WO2023190406A1 - 半導体装置、固体撮像装置 - Google Patents
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Definitions
- the present invention relates to a semiconductor device and a solid-state imaging device.
- Patent Document 1 discloses a structure including a potential barrier layer between a BOX oxide film of an SOI substrate and a support substrate.
- the imaging device of Patent Document 1 uses an n+ semiconductor region to detect photogenerated carriers in the pixel area.
- the n+ semiconductor region is formed as follows.
- the BOX oxide film of the SOI substrate is processed by photolithography and etching to form an opening (BOX opening or BOX window) in the BOX oxide film that reaches the semiconductor region under the BOX oxide film.
- a donor element is introduced at high concentration into the n-type charge collection layer through this opening area by ion implantation.
- the opening has a semiconductor region exposed by etching, and the surface of the semiconductor region has an interface state due to dangling bonds.
- a low impurity concentration is provided in the n-type charge collection layer so as not to reduce the charge collection efficiency.
- the n-type charge collection layer is surrounded by a p-type pixel isolation layer. The depletion layer from the pixel isolation layer spreads to the n-type charge collection layer with a low impurity concentration and reaches the opening of the BOX oxide film.
- Dangling bonds on the semiconductor surface in the opening are exposed to the potential within the depletion layer.
- the depletion layer facilitates the capture (trap) of carriers in the dangling bonds and the desorption (detrap) of carriers from the dangling bonds.
- the association between the depletion layer in an individual pixel and the dangling bonds at the semiconductor interface of the BOX oxide opening results in the generation of dark current in the imager.
- An object of the present invention is to provide a semiconductor device having a structure capable of reducing dark current, and a solid-state imaging device having the semiconductor device.
- a semiconductor device includes a semiconductor region including a semiconductor layer of a first conductivity type, and an opening extending along a surface of the semiconductor region and a BOX window area on the surface of the semiconductor region.
- the doped region has a dopant concentration of the first conductivity type or the second conductivity type that is greater than a dopant concentration of the first conductivity type of the semiconductor layer.
- a semiconductor device includes a semiconductor region including a semiconductor layer of a first conductivity type, and an opening extending along a surface of the semiconductor region and a BOX window area on the surface of the semiconductor region.
- a semiconductor region, the semiconductor layer is in contact with an inner side surface and a bottom surface of the pixel isolation region, and the conductive semiconductor region has a higher dopant concentration than the dopant concentration of the semiconductor layer.
- a solid-state imaging device includes an imaging area that is two-dimensionally arranged and includes a plurality of semiconductor devices described in the first aspect or the second aspect, and a plurality of semiconductor devices in the imaging area. and a control section that controls reading out charges from each.
- FIG. 1 is a drawing showing an example of the configuration of a solid-state imaging device according to an embodiment of the present invention.
- FIG. 2 is a plan view showing a semiconductor device for a pixel according to an embodiment of the present invention.
- FIG. 3 is a drawing showing a cross section of the semiconductor device according to one embodiment, taken along line III-III shown in FIG.
- FIG. 4 is a drawing showing a cross section of a semiconductor device according to another embodiment, taken along line IV-IV shown in FIG.
- FIG. 5 is a drawing showing a cross section of a semiconductor device according to yet another embodiment, taken along the line VV shown in FIG.
- FIG. 6A is a diagram showing an outline of a method for manufacturing a semiconductor device according to this embodiment.
- FIG. 6A is a diagram showing an outline of a method for manufacturing a semiconductor device according to this embodiment.
- FIG. 6B is a diagram showing an outline of a method for manufacturing a semiconductor device according to this embodiment.
- FIG. 6C is a diagram showing an outline of a method for manufacturing a semiconductor device according to this embodiment.
- FIG. 6D is a diagram showing an outline of a method for manufacturing a semiconductor device according to this embodiment.
- FIG. 1 is a schematic diagram showing an example of the configuration of a solid-state imaging device according to the present embodiment.
- the solid-state imaging device 100 is used, for example, as a two-dimensional image sensor. As shown in FIG. 1, the solid-state imaging device 100 includes an imaging region 102, a control section 110, a vertical shift register 112, a horizontal shift register 114, and a signal processing circuit 116.
- the imaging area 102 includes a plurality of pixels 101.
- Each of the pixels 101 is a sensor element that detects charges (electrons) generated within the pixel 101, and the pixels 101 are arranged, for example, one-dimensionally or two-dimensionally in the imaging region 102.
- Each of the pixels 101 will be referred to as a back-illuminated semiconductor device 11 in the description below.
- the imaging region 102 can have a rectangular shape, for example, but the shape of the imaging region 102 is not limited to this. Further, in the imaging region 102, a plurality of pixels 101 are arranged in a matrix, but the arrangement of the pixels 101 is not limited to this.
- the solid-state imaging device 100 includes a plurality of signal lines 122 for controlling the pixels 101 for each row of pixels 101.
- the solid-state imaging device 100 includes a vertical shift register 112 provided along one side of the imaging region 102, and the vertical shift register 112 is connected to the control unit 110.
- the vertical shift register 112 controls the operation of the pixel 101 under the control of the control unit 110.
- the solid-state imaging device 100 includes a signal line 120 and a signal processing circuit 116 for selecting the pixels 101 for each column of pixels 101. Charges read out from each pixel 101 are provided to each signal processing circuit 116 via a signal line 120.
- the solid-state imaging device 100 includes a horizontal shift register 114, and the horizontal shift register 114 is provided on another side of the imaging region 102 that is different from the side on which the vertical shift register 112 is provided. Horizontal shift register 114 is connected to control section 110. The horizontal shift register 114 sequentially selects the signal processing circuits 116 under the control of the control unit 110 and outputs a signal related to the amount of the read charge to the outside.
- Each of the signal processing circuits 116 performs signal processing on the signal for one pixel row selected by the vertical shift register 112, and generates a readout signal (analog signal) containing image information. After this processing, an A/D conversion circuit converts the analog signal from the pixel into a digital signal. The digital signal (image data for one pixel row) generated in this way is horizontally scanned by the horizontal shift register 114 and output to the outside of the solid-state imaging device 100.
- FIG. 2 is a plan view showing the semiconductor device 11 according to the embodiment.
- some solid lines indicate the electrodes appearing on the top surface, and some dashed lines indicate boundaries of dopant concentration or conductivity type within the semiconductor region, or the outer edge of the conductor.
- a pixel circuit that receives a signal from the detection area 25 is not depicted.
- FIG. 3 is a drawing showing a semiconductor device according to one embodiment.
- FIG. 4 is a diagram showing a semiconductor device according to another embodiment.
- FIG. 5 is a diagram showing a semiconductor device according to yet another embodiment. These semiconductor devices have a back-illuminated pixel structure. 2 to 5 show one pixel area 10a. 3 to 5 are cross sections taken along lines III-III, IV-IV, and VV shown in FIG. 2, respectively.
- semiconductor device 11 includes semiconductor region 13. As shown in FIG.
- the semiconductor region 13 includes a semiconductor layer 15 of a first conductivity type (for example, n-type) and a base semiconductor region 17 of a second conductivity type (for example, p-type). ) can be provided on a semiconductor substrate.
- the substrate for the semiconductor device 11 can be, for example, an SOI (Silicon On Insulator) substrate, but the present embodiment is not limited thereto.
- the base semiconductor region 17 is provided between the first surface 13a of the semiconductor region 13 (for example, the back surface of the semiconductor substrate) and the semiconductor layer 15.
- the semiconductor layer 15 forms a pn junction 20a with the base semiconductor region 17.
- the semiconductor device 11 receives incident light on the first surface 13a of the semiconductor region 13, and collects one carrier (for example, an electron) from a pair of carriers generated by photoelectric conversion.
- the semiconductor device 11 includes a BOX insulating layer 19 that extends along the surface (second surface 13b) of the semiconductor region 13 and extends in the BOX window area 10b of the second surface 13b of the semiconductor region 13. It has an opening 19a.
- the semiconductor device 11 includes a pixel isolation region 21 of a second conductivity type and a floating semiconductor region 23 of a first conductivity type.
- the pixel isolation region 21 is provided in the semiconductor region 13 so as to surround one pixel area 10a including the BOX window area 10b. The inner edge of the pixel isolation region 21 is separated from the opening 19a of the BOX window area 10b.
- the floating semiconductor region 23 is provided in the semiconductor layer 15 in the BOX window area 10b.
- the floating semiconductor region 23 is separated from the pixel isolation region 21.
- Floating semiconductor region 23 has a dopant concentration greater than the dopant concentration of semiconductor layer 15 and can also have a dopant concentration greater than the dopant concentration of pixel isolation region 21 .
- the side and bottom surfaces of the pixel isolation region 21 are covered with the semiconductor layer 15 and form a pn junction 20b with the semiconductor layer 15.
- the pixel isolation region 21 has a higher dopant concentration than the dopant concentration of the semiconductor layer 15 . Therefore, the depletion layer in the pn junction 20b mainly spreads to the semiconductor layer 15.
- the semiconductor device 11 has a first conductivity type detection region 25 provided in the semiconductor layer 15 between the floating semiconductor region 23 and the pixel isolation region 21 outside the BOX window area 10b.
- the semiconductor device 11 has a transfer gate 27 provided on the BOX insulating layer 19, and the transfer gate 27 is configured to change the electric field near the surface of the semiconductor region 13 between the sensing region 25 and the floating semiconductor region 23. It is composed of The modification of the surface electric field allows the transfer gate 27 to transfer carriers in the floating semiconductor region 23 to the sensing region 25.
- the semiconductor device 11 has a BOX insulating layer 19, a transfer gate 27, and a covering insulating film 31 that covers the surface (13b) of the semiconductor region 13 in the BOX window area 10b.
- the covering insulating film 31 is in contact with the surface (13b) of the semiconductor region 13 in the BOX window area 10b, and in particular, the surface (13b) of the semiconductor region 13 in the BOX window area 10b is damaged by etching when the BOX window is opened. This leaves a large number of dangling bonds.
- the semiconductor device 11 has electrodes 29a, 29b, 29c, 29d, and 29e that apply potential to the transfer gate 27, the sensing region 25, the pixel isolation region 21, the floating semiconductor region 23, and the base semiconductor region 17, respectively.
- the semiconductor device 11a (11) further includes a conductive semiconductor region 33 of a first conductivity type (for example, n-type).
- the conductive semiconductor region 33 is provided between the semiconductor layer 15 and the pixel isolation region 21 and extends within the semiconductor region 13 along the second surface 13b of the semiconductor region 13.
- Conductive semiconductor region 33 has a dopant concentration greater than the dopant concentration of semiconductor layer 15 .
- the conductive semiconductor region 33 having a higher dopant concentration than the semiconductor layer 15 is located between the pixel isolation region 21 and the floating semiconductor region 23, and converts the depletion layer from the pixel isolation region 21 into a floating semiconductor region. It can be separated from area 23. When the depletion layer is separated from the floating semiconductor region 23, the generation of dark current in the pixel can be reduced.
- the conductive semiconductor region 33 can be configured to surround the floating semiconductor region 23 between the pixel isolation region 21 and the floating semiconductor region 23.
- the conductive semiconductor region 33 prevents the depletion layer from the pixel isolation region 21 from reaching the BOX window area 10b and/or the floating semiconductor region 23 in one pixel area 10a.
- the conductive semiconductor region 33 can be configured to have a lower dopant concentration than the floating semiconductor region 23. In one pixel area 10a, the possibility that carriers in semiconductor region 13 will reach floating semiconductor region 23 is not reduced.
- the conductive semiconductor region 33 in addition to being provided between the semiconductor layer 15 and the pixel isolation region 21, the conductive semiconductor region 33 has the following types 1, 2, and/or Or form 3 can be provided.
- the conductive semiconductor region 33 is further separated from the floating semiconductor region 23 based on the interface IF between the semiconductor region 13 and the BOX insulating layer 19, as in the first embodiment shown in FIG. Set deep. It can be configured to cover the side and bottom surfaces of the floating semiconductor region 23.
- the conductive semiconductor region 33 can have a structure that covers part or all of the side surface of the floating semiconductor region 23.
- the conductive semiconductor region 33 is provided deeper than the floating semiconductor region 23 with reference to the interface IF between the semiconductor region 13 and the BOX insulating layer 19, and has a structure that covers the entire side surface of the floating semiconductor region 23. shall be.
- the dopant concentration of conductive semiconductor region 33 is higher than the dopant concentration of semiconductor layer 15 . Therefore, the conductive semiconductor region 33 prevents the spread of the depletion layer from the pixel isolation region 21 from reaching the vicinity of the floating semiconductor region 23 .
- a conductive semiconductor region 33 with a higher dopant concentration extends along the interface between the BOX insulating layer 19 and the semiconductor region 13, contributing to the reduction of dark current. do.
- the conductive semiconductor region 33 can further form a junction with the inner surface of the pixel isolation region 21 as a second embodiment according to the embodiment shown in FIG. 3, thereby forming a pn junction 20c.
- the spread of the depletion layer at the pn junction 20c is smaller than the spread of the depletion layer at the pn junction 20b near the interface between the BOX insulating layer 19 and the semiconductor region 13.
- the conductive semiconductor region 33 has a lower dopant concentration than the dopant concentration of the pixel isolation region 21 . Further, the dopant concentration of the conductive semiconductor region 33 is higher than the dopant concentration of the semiconductor layer 15.
- the conductive semiconductor region 33 with a higher dopant concentration reduces the spread of the depletion layer in the conductive semiconductor region 33 at the pn junction 20c, contributing to the reduction of dark current. do.
- the outer edge of the conductive semiconductor region 33 can extend along the entire inner surface of the pixel isolation region 21 , and the outer edge of the conductive semiconductor region 33 can be bonded to the entire inner surface of the pixel isolation region 21 . can be accomplished.
- the conductive semiconductor region 33 can further be separated from the pixel isolation region 21 and/or the floating semiconductor region 23 as a third form different from the second form according to the embodiment shown in FIG.
- the conductive semiconductor region 33 is provided shallower than the pixel isolation region 21 with respect to the interface IF.
- a semiconductor layer 15 with a lower dopant concentration than the conductive semiconductor region 33 extends between the conductive semiconductor region 33 and the base semiconductor region 17 . Thereby, the semiconductor layer 15 can contribute to the generation and collection of photogenerated carriers.
- the semiconductor device 11b (11) can further include an added region 35 containing a dopant of the same conductivity type as the floating semiconductor region 23.
- the doped region 35 has a thin layer 36 extending along the surface of the semiconductor region 13 in part or all of the BOX window area 10b.
- thin layer 36 in BOX window area 10b has a dopant concentration of the same type with a greater peak concentration than the dopant concentration (eg, n-type dopant concentration) of semiconductor layer 15.
- thin layer 36 can have a dopant concentration of the same type that is greater than the dopant concentration of floating semiconductor region 23 (eg, an n-type dopant concentration).
- the thin layer 36 is in contact with the insulating cover film 31 covering the surface (13b) of the semiconductor region 13, and forms an interface with the insulating cover film 31. Along this interface, the thin layer 36 extends within the semiconductor region 13 at a shallower depth than the floating semiconductor region 23 in the BOX window area 10b. Thin layer 36 includes the upper side of floating semiconductor region 23 .
- the thin layer 36 can be configured such that the peak concentration of the dopant is, for example, 1 ⁇ 10 18 cm ⁇ 3 (1E18 cm ⁇ 3 ) or more.
- the thin layer 36 can be provided over the entire BOX window area 10b.
- the thin layer 36 may have a dopant concentration that prevents the depletion layer from the pixel isolation region 21 from approaching the dangling bonds at the interface of the BOX window area 10b.
- the doped region 35 has a pinning layer 37 of the second conductivity type (for example, p-type).
- the pinning layer 37 may extend over the entire BOX window area 10b.
- the pinning layer 37 can form a pn junction with the floating semiconductor region 23.
- the pinning layer 37 can reduce dark current related to dangling bonds (interface states) related to the interface IF.
- the pinning layer 37 can be configured to have a dopant concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 (1E18 cm ⁇ 3 ) or more.
- an added region 35 such as a thin layer 36 or a pinning layer 37 is formed on the surface of the semiconductor region 13, specifically also in the area of the floating semiconductor region 23.
- the thin layer 36 and the pinning layer 37 provide a high concentration of carriers to the surface of the semiconductor region 13 in the BOX window area 10b and reduce the movement of carriers from or to the interface state existing on this surface. do.
- the conductive semiconductor region 33 can be applied to the semiconductor device 11b and the semiconductor device 11c, and in the applied semiconductor device 11b and the semiconductor device 11c, the conductive semiconductor region 33 is , as in semiconductor device 11a, and this function can be added to the existing function in semiconductor device 11b and semiconductor device 11c.
- the floating semiconductor region 23 can be provided over a portion or the entire BOX window area 10b.
- the floating semiconductor region 23 can be formed in a self-aligned manner with the opening 19a of the BOX insulating layer 19 as a reference.
- the solid-state imaging device 100 includes a two-dimensionally arranged imaging region 102 including the semiconductor devices 11 (11a, 11b, 11c) according to the present embodiment as pixels 101, and It includes a control unit 110 that performs control to read charges from each of the semiconductor devices 11 (11a, 11b, 11c) in the imaging region 102. According to this solid-state imaging device 100, dark current is reduced when reading charges from each of the semiconductor devices (11a, 11b, 11c).
- FIG. 6 is a drawing showing an outline of a method for manufacturing the semiconductor device 11 (11a, 11b, 11c) according to this embodiment.
- reference numerals used in the description with reference to FIGS. 1 to 5 will be used where possible.
- BOX insulating film (19) for a BOX insulating layer 19
- a first conductivity type semiconductor layer 15, a second conductivity type pixel isolation region 21, and a first conductivity type conductive semiconductor region 33 are formed directly below the semiconductor region 13.
- the BOX insulating film (19) is processed using a resist 41 from photolithography and etching to form a BOX insulating layer 19 having an opening 19a. do.
- the surface (13b) of the semiconductor region 13 exposed in the opening 19a is exposed to etching. After etching, resist 41 is removed.
- a floating semiconductor region 23 is formed using a resist 43 from photolithography and ion implantation.
- the resist 43 is used when forming the floating semiconductor region 23 in an area smaller than the BOX window area 10b. After ion implantation, resist 43 is removed.
- the floating semiconductor region 23 When forming the floating semiconductor region 23 in the entire BOX window area 10b, the floating semiconductor region 23 is formed in a self-aligned manner with respect to the BOX insulating layer 19 having the opening 19a. Specifically, a BOX insulating layer 19 having an opening 19a is used instead of the resist 43.
- a semiconductor layer of the first conductivity type is formed in the semiconductor region 13 directly under the BOX insulating film (19) using photolithography and ion implantation. 15 and the pixel isolation region 21 of the second conductivity type are formed, but the conductive semiconductor region 33 of the first conductivity type is not formed.
- FIGS. 6B and 6C are performed in the same manner as in manufacturing the semiconductor device 11 (11a) to form the opening 19a and the floating semiconductor region 23.
- ion implantation is performed using a desired dopant, a desired dose, and a desired acceleration energy to form a thin layer 36 or pinning layer 37 for the doped region 35.
- This ion implantation can be performed prior to the formation of the floating semiconductor region 23 or after the formation of the floating semiconductor region 23.
- an insulating film for example, silicon oxide
- an insulating film for the covering insulating film 31 is deposited over the entire surface of the substrate. This deposition is performed by chemical vapor deposition. After forming an insulating film for the covering insulating film 31, electrodes are formed.
- a semiconductor device having a structure capable of reducing dark current and a solid-state imaging device having the semiconductor device are provided.
- This embodiment has various aspects exemplified below.
- the first side surface includes a semiconductor device.
- the semiconductor device includes: a semiconductor region including a semiconductor layer of a first conductivity type; a BOX insulating layer extending along a surface of the semiconductor region and having an opening in a BOX window area on the surface of the semiconductor region; a pixel isolation region of a second conductivity type different from the first conductivity type provided in the semiconductor region so as to surround one pixel area including a window area; and the first conductivity region provided in the semiconductor layer in the BOX window area.
- the first conductivity type dopant concentration or the second conductivity type dopant concentration is greater than the first conductivity type dopant concentration of the semiconductor layer.
- the doped region includes the pinning layer of the second conductivity type extending over the entire BOX window area, and the pinning layer forms a pn junction with the floating semiconductor region. I can do it.
- the doped region includes a thin layer having a dopant of the same conductivity type as the floating semiconductor region at a peak concentration greater than the first conductivity type dopant concentration of the semiconductor layer; is provided deeper than the doped region with respect to the surface of the semiconductor region, and the thin layer may include the floating semiconductor region.
- the fourth side includes a semiconductor device.
- the semiconductor device includes: a semiconductor region including a semiconductor layer of a first conductivity type; a BOX insulating layer extending along a surface of the semiconductor region and having an opening in a BOX window area on the surface of the semiconductor region; a pixel separation region of a second conductivity type different from the first conductivity type provided in the semiconductor region so as to surround one pixel area including a window area; and a pixel separation region of a second conductivity type different from the first conductivity type provided in the semiconductor region in the BOX window area; and a conductive semiconductor region of the first conductivity type provided in the semiconductor layer so as to surround the floating semiconductor region between the floating semiconductor region and the pixel isolation region,
- a semiconductor layer is in contact with an inner side surface and a bottom surface of the pixel isolation region, and the conductive semiconductor region has a higher dopant concentration than the dopant concentration of the semiconductor layer.
- the conductive semiconductor region is provided deeper than the floating semiconductor region with reference to the interface between the semiconductor region and the BOX insulating layer, and the conductive semiconductor region
- the pixel isolation region may be provided shallower than the pixel isolation region as a reference.
- the conductive semiconductor region can form a junction with the pixel isolation region.
- the conductive semiconductor region may have a structure that covers a side surface of the floating semiconductor region.
- the conductive semiconductor region may be separated from the floating semiconductor region and the pixel isolation region.
- a ninth side surface that follows any one of the first side surface to the eighth side surface is a transfer gate that is provided on the BOX insulating layer outside the BOX window area and is provided to transfer carriers in the floating semiconductor region. a sensing region configured to receive carriers transferred by the transfer gate; and a covering insulating film that fills the opening of the BOX insulating layer and is provided on the BOX insulating layer and the transfer gate. It can further include. The covering insulating film may be in contact with the semiconductor region in the BOX window area.
- the floating semiconductor region may be provided over the entire BOX window area.
- the eleventh aspect according to the present embodiment includes a solid-state imaging device.
- the solid-state imaging device is arranged two-dimensionally, has an imaging region including a plurality of semiconductor devices according to any one of a first side surface to a tenth side surface, and reads out charges from each of the semiconductor devices in the imaging region.
- a control unit that performs control.
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Abstract
【解決手段】半導体装置は、第１導電型の半導体層を含む半導体領域と、半導体領域の表面に沿って延在すると共に半導体領域の表面のＢＯＸ窓エリアに開口を有するＢＯＸ絶縁層と、ＢＯＸ窓エリアを含む一画素エリアを囲むように半導体領域に設けられ第１導電型と異なる第２導電型の画素分離領域と、ＢＯＸ窓エリアにおいて半導体層に設けられた第１導電型の浮遊半導体領域と、ＢＯＸ窓エリアにおいて半導体領域の表面に沿って半導体層の内を延在しｐ型又はｎ型のドーパントを含む添加領域と、を備え、添加領域は、半導体層の第１導電型ドーパント濃度より大きな第１導電型又は第２導電型のドーパント濃度を有する。
Description
本発明は、半導体装置、及び固体撮像装置に関する。
本出願は、２０２２年３月２９日に出願された日本国特許出願第2022-054394号の優先権を主張し、その全内容は、参照により本明細書に組み込まれる。
本出願は、２０２２年３月２９日に出願された日本国特許出願第2022-054394号の優先権を主張し、その全内容は、参照により本明細書に組み込まれる。
特許文献１は、ＳＯＩ基板のＢＯＸ酸化膜と支持基板との間に電位障壁層を含む構造を開示する。
特許文献１の撮像装置は、画素エリアにおいて光生成キャリアを検出するためにｎ＋半導体領域を用いる。ｎ＋半導体領域は、以下のように形成される。フォトリソグラフィ及びエッチングによりＳＯＩ基板のＢＯＸ酸化膜を加工して、ＢＯＸ酸化膜下の半導体領域に到達する開口（ＢＯＸ開口又はＢＯＸ窓）をＢＯＸ酸化膜に形成する。この開口エリアを介して高濃度でドナー元素をイオン注入によりｎ型電荷収集層に導入する。開口には、エッチングにより露出された半導体領域があり、半導体領域の表面は、ダングリングボンドに起因して界面準位を有する。
撮像装置では、電荷の収集効率を低下させないように、ｎ型電荷収集層には低い不純物濃度を提供する。ｎ型電荷収集層は、ｐ型の画素分離層に囲まれる。画素分離層からの空乏層は、低い不純物濃度のｎ型電荷収集層に広がって、ＢＯＸ酸化膜の開口にまで到達する。
開口における半導体表面のダングリングボンドは、空乏層内の電位にさらされる。空乏層は、キャリアがダングリングボンドに捕獲（トラップ）されること及びダングリングボンドから脱離（デトラップ）することを容易にする。個々の画素における空乏層とＢＯＸ酸化膜の開口の半導体界面のダングリングボンドとの関連は、撮像装置において暗電流の生成という結果になる。
本発明は、暗電流を低減可能な構造を有する半導体装置、及び半導体装置を有する固体撮像装置を提供することを目的とする。
本発明の第１態様に係る半導体装置は、第１導電型の半導体層を含む半導体領域と、前記半導体領域の表面に沿って延在すると共に前記半導体領域の前記表面のＢＯＸ窓エリアに開口を有するＢＯＸ絶縁層と、前記ＢＯＸ窓エリアを含む一画素エリアを囲むように前記半導体領域に設けられ前記第１導電型と異なる第２導電型の画素分離領域と、前記ＢＯＸ窓エリアにおいて前記半導体層に設けられた前記第１導電型の浮遊半導体領域と、前記ＢＯＸ窓エリアにおいて前記半導体領域の前記表面に沿って前記半導体層の内を延在しｐ型又はｎ型のドーパントを含む添加領域と、を備え、前記添加領域は、前記半導体層の第１導電型ドーパント濃度より大きな前記第１導電型又は前記第２導電型のドーパント濃度を有する。
本発明の第２態様に係る半導体装置は、第１導電型の半導体層を含む半導体領域と、前記半導体領域の表面に沿って延在すると共に前記半導体領域の前記表面のＢＯＸ窓エリアに開口を有するＢＯＸ絶縁層と、前記ＢＯＸ窓エリアを含む一画素エリアを囲むように前記半導体領域に設けられ前記第１導電型と異なる第２導電型の画素分離領域と、前記ＢＯＸ窓エリアにおいて前記半導体領域に設けられ前記第１導電型の浮遊半導体領域と、前記浮遊半導体領域と前記画素分離領域との間において前記浮遊半導体領域を囲むように前記半導体層に設けられた前記第１導電型の導電性半導体領域と、を備え、前記半導体層は、前記画素分離領域の内側面及び底面に接合を成し、前記導電性半導体領域は、前記半導体層のドーパント濃度より高いドーパント濃度を有する。
本発明の第３態様に係る固体撮像装置は、２次元に配置されており第１態様又は第２態様に記載された複数の半導体装置を含む撮像領域と、前記撮像領域内の前記半導体装置の各々から電荷を読み出す制御を行う制御部と、を備えた。
以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明では、同一又は類似の部分には、同一又は類似の符号を付して、複写的な説明を省略する。
まず、固体撮像装置の構成について説明する。
図１は、本実施の形態に係る固体撮像装置の構成の一例を示す概略図である。固体撮像装置１００は、例えば二次元のイメージセンサとして用いられる。図１に示されるように、固体撮像装置１００は、撮像領域１０２、制御部１１０、垂直シフトレジスタ１１２、水平シフトレジスタ１１４、及び信号処理回路１１６を備える。
撮像領域１０２は、複数の画素１０１を備える。画素１０１の各々は、画素１０１内で発生した電荷（電子）を検出するセンサ素子であり、画素１０１は、撮像領域１０２において、例えば１次元又は２次元に配列される。画素１０１の各々は、後述される説明において裏面入射型の半導体装置１１として参照される。
固体撮像装置１００では、撮像領域１０２が、例えば矩形の形状を有することができ、しかしながら、撮像領域１０２の形状は、これに限定されない。また、撮像領域１０２では、複数の画素１０１がマトリクス状に配置されているが、画素１０１の配置は、これに限定されるものではない。
固体撮像装置１００は、画素１０１の行毎に、画素１０１を制御するための複数の信号線１２２を備える。固体撮像装置１００は、撮像領域１０２の一辺に沿って設けられた垂直シフトレジスタ１１２を備え、垂直シフトレジスタ１１２は、制御部１１０に接続される。垂直シフトレジスタ１１２は、制御部１１０の制御に応じて、画素１０１の動作を制御する。
固体撮像装置１００は、画素１０１の列毎に、画素１０１を選択するための信号線１２０及び信号処理回路１１６を備える。各画素１０１から読み出された電荷は、信号線１２０を介してそれぞれの信号処理回路１１６に提供される。
固体撮像装置１００は、水平シフトレジスタ１１４を備え、水平シフトレジスタ１１４は、垂直シフトレジスタ１１２が設けられた一辺と異なる撮像領域１０２の別辺に設けられる。水平シフトレジスタ１１４は、制御部１１０に接続される。水平シフトレジスタ１１４は、制御部１１０の制御に応じて、信号処理回路１１６を順次選択して、読み出された電荷の量に係る信号を外部に出力する。
信号処理回路１１６の各々が、垂直シフトレジスタ１１２によって選択された１画素行分の信号に対して信号処理を行って、画像の情報を含む読み出し信号（アナログ信号）を生成する。この処理の後に、Ａ／Ｄ変換回路が、画素からのアナログ信号をデジタル信号に変換する。このように生成されたデジタル信号（１画素行分の画像データ）は、水平シフトレジスタ１１４により水平走査されて、固体撮像装置１００の外部に出力される。
次に、いくつかの実施の形態に係る画素１０１のための半導体装置の構成を説明する。図２は、実施の形態に係る半導体装置１１を示す平面図である。図２において、いくつかの実線は、最表面に現れている電極を示し、いくつかの破線は、半導体領域内のドーパント濃度若しくは導電型の境界、又は導電体の外縁を示す。また、図２において、検知領域２５からの信号を受ける画素回路は描かれていない。
図３は、一実施の形態に係る半導体装置を示す図面である。図４は、別の実施の形態に係る半導体装置を示す図面である。図５は、更なる別の実施の形態に係る半導体装置を示す図面である。これらの半導体装置は、裏面入射型の画素構造を有する。図２から図５は、一画素エリア１０ａを示す。図３から図５は、それぞれ、図２に示されたＩＩＩ－ＩＩＩ線、ＩＶ－ＩＶ線、Ｖ－Ｖ線に沿って取られた断面である。
まず、図３から図５に示された半導体装置に共通の構造を説明する。図２及び図３から図５を参照すると、半導体装置１１は、半導体領域１３を含む。半導体領域１３は、第１導電型（例えばｎ型）の半導体層１５及び第２導電型（例えばｐ型）のベース半導体領域１７を含み、半導体領域１３は、例えば第２導電型（例えばｐ型）の半導体基板に設けられることができる。半導体装置１１のための基板は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であることができ、しかしながら、本形態はこれに限定されない。ベース半導体領域１７は、半導体領域１３の第１面１３ａ（例えば、半導体基板の裏面）から半導体層１５までの間に設けられる。半導体層１５は、ベース半導体領域１７とｐｎ接合２０ａを成す。半導体装置１１は、半導体領域１３の第１面１３ａに入射光を受けて、光電変換により生成されたキャリア対のうち一方のキャリア（例えば、電子）を収集する。
半導体装置１１は、ＢＯＸ絶縁層１９を含み、ＢＯＸ絶縁層１９は、半導体領域１３の表面（第２面１３ｂ）に沿って延在すると共に半導体領域１３の第２面１３ｂのＢＯＸ窓エリア１０ｂに開口１９ａを有する。半導体装置１１は、第２導電型の画素分離領域２１と、第１導電型の浮遊半導体領域２３とを含む。画素分離領域２１は、ＢＯＸ窓エリア１０ｂを含む一画素エリア１０ａを囲むように半導体領域１３に設けられる。画素分離領域２１の内縁は、ＢＯＸ窓エリア１０ｂの開口１９ａから離れている。
浮遊半導体領域２３は、ＢＯＸ窓エリア１０ｂにおいて半導体層１５に設けられる。浮遊半導体領域２３は、画素分離領域２１から離れている。浮遊半導体領域２３は、半導体層１５のドーパント濃度より大きなドーパント濃度を有し、また画素分離領域２１のドーパント濃度より大きなドーパント濃度を有することができる。
画素分離領域２１の側面及び底面は、半導体層１５によって覆われて、半導体層１５とｐｎ接合２０ｂを成す。画素分離領域２１は、半導体層１５のドーパント濃度より大きなドーパント濃度を有する。これ故に、ｐｎ接合２０ｂにおける空乏層は、主に半導体層１５に広がる。
半導体装置１１は、ＢＯＸ窓エリア１０ｂの外側において、浮遊半導体領域２３と画素分離領域２１との間の半導体層１５に設けられた第１導電型の検知領域２５を有する。半導体装置１１は、ＢＯＸ絶縁層１９上に設けられた転送ゲート２７を有し、転送ゲート２７は、検知領域２５と浮遊半導体領域２３との間の半導体領域１３の表面付近の電界を変更するように構成される。表面電界の変更は、転送ゲート２７が浮遊半導体領域２３のキャリアを検知領域２５に転送することを可能にする。
半導体装置１１は、ＢＯＸ絶縁層１９、転送ゲート２７、及びＢＯＸ窓エリア１０ｂの半導体領域１３の表面（１３ｂ）を覆う被覆絶縁膜３１を有する。被覆絶縁膜３１は、ＢＯＸ窓エリア１０ｂの半導体領域１３の表面（１３ｂ）に接触を成して、特にＢＯＸ窓エリア１０ｂの半導体領域１３の表面（１３ｂ）にはＢＯＸ窓開口時のエッチングのダメージにより多数のダングリングボンドが残る。
半導体装置１１は、転送ゲート２７、検知領域２５、画素分離領域２１、浮遊半導体領域２３及びベース半導体領域１７に電位を与えるそれぞれの電極２９ａ、２９ｂ、２９ｃ、２９ｄ及び２９ｅを有する。
図３を参照すると、半導体装置１１ａ（１１）は、更に、第１導電型（例えばｎ型）の導電性半導体領域３３を有する。導電性半導体領域３３は、半導体層１５と画素分離領域２１との間に設けられ、半導体領域１３内において半導体領域１３の第２面１３ｂに沿って延在する。導電性半導体領域３３は、半導体層１５のドーパント濃度より大きなドーパント濃度を有する。
半導体装置１１ａによれば、半導体層１５より大きなドーパント濃度の導電性半導体領域３３は、画素分離領域２１と浮遊半導体領域２３との間に位置して、画素分離領域２１からの空乏層を浮遊半導体領域２３から隔てることができる。空乏層が浮遊半導体領域２３から隔てられると、当該画素における暗電流の生成を低減できる。
導電性半導体領域３３は、画素分離領域２１と浮遊半導体領域２３との間において浮遊半導体領域２３を囲むように構成されることができる。導電性半導体領域３３は、一画素エリア１０ａにおいて、画素分離領域２１からの空乏層が、ＢＯＸ窓エリア１０ｂ及び／又は浮遊半導体領域２３に到達することを妨げる。
半導体装置１１ａによれば、導電性半導体領域３３は、浮遊半導体領域２３より低いドーパント濃度を有するように構成されることができる。一画素エリア１０ａにおいて、半導体領域１３におけるキャリアが浮遊半導体領域２３に到達する可能性を低下させない。
半導体装置１１ａでは、導電性半導体領域３３の配置に関して、半導体層１５と画素分離領域２１との間に設けられることに加えて、導電性半導体領域３３には、以下の形態１、形態２及び／又は形態３が提供されることができる。
具体的には、導電性半導体領域３３は、さらに、図３に示された一実施例に係る形態１として、半導体領域１３とＢＯＸ絶縁層１９との界面ＩＦを基準にして浮遊半導体領域２３より深く設けられる。浮遊半導体領域２３の側面及び底面を覆うように構成されることができる。導電性半導体領域３３は、浮遊半導体領域２３の側面の一部分又は全体を覆う構造とすることができる。
半導体装置１１ａによれば、導電性半導体領域３３が、半導体領域１３とＢＯＸ絶縁層１９との界面ＩＦを基準にして浮遊半導体領域２３より深く設けられると共に浮遊半導体領域２３の側面の全体にわたって覆う構造とする。導電性半導体領域３３のドーパント濃度は、半導体層１５のドーパント濃度より高い。これ故に、導電性半導体領域３３は、画素分離領域２１からの空乏層の広がりが浮遊半導体領域２３の近傍に到達することを妨げる。
形態１を追加的に半導体装置１１ａに提供すると、より大きなドーパント濃度の導電性半導体領域３３が、ＢＯＸ絶縁層１９と半導体領域１３との界面に沿って延在して、暗電流の低減に寄与する。
また、導電性半導体領域３３は、さらに、図３に示された一実施例に係る形態２として、画素分離領域２１の内側面に接合を成すことができ、これによってｐｎ接合２０ｃが形成される。形態２を追加的に半導体装置１１ａに提供すると、ＢＯＸ絶縁層１９と半導体領域１３との界面近傍において、ｐｎ接合２０ｃでの空乏層の広がりは、ｐｎ接合２０ｂでの空乏層の広がりより小さい。導電性半導体領域３３は、画素分離領域２１のドーパント濃度より小さいドーパント濃度を有する。また、導電性半導体領域３３のドーパント濃度は、半導体層１５のドーパント濃度より大きい。
形態２を追加的に半導体装置１１ａに提供すると、より大きなドーパント濃度の導電性半導体領域３３は、ｐｎ接合２０ｃにおいて導電性半導体領域３３内の空乏層広がりを低減して、暗電流の低減に寄与する。
導電性半導体領域３３の外縁は、画素分離領域２１の内側面の全体に沿って延在することができ、また導電性半導体領域３３の外縁は、画素分離領域２１の内側面の全体に接合を成すことができる。
導電性半導体領域３３は、さらに、図３に示された一実施例に係る形態２と異なる形態３として、画素分離領域２１及び／又は浮遊半導体領域２３から離れていることができる。
形態１、形態２及び形態３のいずれか１つを備える半導体装置１１ａにおいて、導電性半導体領域３３は、界面ＩＦを基準に画素分離領域２１より浅く設けられる。導電性半導体領域３３より小さいドーパント濃度の半導体層１５は、導電性半導体領域３３とベース半導体領域１７との間に延在する。これによって、半導体層１５は、光生成キャリアの生成及び収集に寄与できる。
図４を参照すると、半導体装置１１ｂ（１１）は、更に、浮遊半導体領域２３と同じ導電型のドーパントを含む添加領域３５を含むことができる。添加領域３５は、ＢＯＸ窓エリア１０ｂの一部又は全体において、半導体領域１３の表面に沿って延在する薄層３６を有する。具体的には、ＢＯＸ窓エリア１０ｂの薄層３６は、半導体層１５のドーパント濃度（例えば、ｎ型ドーパント濃度）より大きなピーク濃度の同型のドーパント濃度を有する。例えば、薄層３６は、浮遊半導体領域２３のドーパント濃度（例えば、ｎ型ドーパント濃度）より大きな同型のドーパント濃度を有することができる。薄層３６は、半導体領域１３の表面（１３ｂ）を覆う被覆絶縁膜３１に接触して、被覆絶縁膜３１と界面を形成する。この界面に沿って、薄層３６は、ＢＯＸ窓エリア１０ｂにおいて浮遊半導体領域２３よりも浅く半導体領域１３の内を延在する。薄層３６は、浮遊半導体領域２３の上側を含む。
半導体領域１３では、ＢＯＸ窓エリア１０ｂの界面ＩＦに多数のダングリングボンドが残る。薄層３６のドーパント濃度は、大多数のダングリングボンドを多数キャリアで終端することによりダングリングボンドは、キャリアの捕獲（トラップ）及び脱離（デトラップ）を介する暗電流生成に寄与できない。
半導体装置１１ｂ（１１）によれば、薄層３６は、例えばドーパントのピーク濃度が１×１０１８ｃｍ－３（1E18cm-3）以上であるように構成されることができる。
薄層３６は、ＢＯＸ窓エリア１０ｂの全体にわたって設けられることができる。薄層３６は、画素分離領域２１からの空乏層がＢＯＸ窓エリア１０ｂの界面のダングリングボンドに近づくことを妨げるようなドーパント濃度であることができる。
図５を参照すると、半導体装置１１ｃ（１１）では、添加領域３５は、第２導電型（例えばｐ型）のピニング層３７を有する。ピニング層３７は、ＢＯＸ窓エリア１０ｂの全体にわたって延在することができる。ピニング層３７は、浮遊半導体領域２３とｐｎ接合を成すことができる。
半導体領域１３では、ＢＯＸ窓エリア１０ｂの界面ＩＦに多数のダングリングボンドが残る。ピニング層３７により界面ＩＦ付近のキャリア密度を低減することができるためダングリングボンドが存在していてもキャリアの捕獲（トラップ）及び脱離（デトラップ）を介する暗電流生成に寄与できない。
半導体装置１１ｃ（１１）によれば、ピニング層３７は界面ＩＦに係るダングリングボンド（界面準位）に係る暗電流を低減できる。
ピニング層３７は、例えばドーパント濃度が１×１０１８ｃｍ－３（1E18cm-3）以上であるように構成されることができる。
半導体装置１１ｂ、１１ｃによれば、ＢＯＸ窓エリア１０ｂにおいて、薄層３６又はピニング層３７といった添加領域３５が、半導体領域１３の表面に、具体的には浮遊半導体領域２３のエリアにも形成される。薄層３６及びピニング層３７は、ＢＯＸ窓エリア１０ｂの半導体領域１３の表面に高濃度のキャリアを提供して、この表面に存在する界面準位からの又は界面準位へのキャリアの移動を低減する。
上記の実施の形態において、必要な場合には、導電性半導体領域３３を半導体装置１１ｂ及び半導体装置１１ｃに適用することができ、適用された半導体装置１１ｂ及び半導体装置１１ｃにおいて導電性半導体領域３３は、半導体装置１１ａのように同様に働くことができ、この働きは、半導体装置１１ｂ及び半導体装置１１ｃにおける既存の作用に追加されることができる。
半導体装置１１（１１ａ、１１ｂ、１１ｃ）において、浮遊半導体領域２３は、ＢＯＸ窓エリア１０ｂの一部分又は全体にわたって設けられることができる。
半導体装置１１（１１ａ、１１ｂ、１１ｃ）によれば、浮遊半導体領域２３は、ＢＯＸ絶縁層１９の開口１９ａを基準に自己整合的に形成されることができる。
既に図１を参照して説明されたように、固体撮像装置１００は、本実施の形態に係る半導体装置１１（１１ａ、１１ｂ、１１ｃ）を画素１０１として含む２次元配置の撮像領域１０２と、この撮像領域１０２内の半導体装置１１（１１ａ、１１ｂ、１１ｃ）の各々から電荷を読み出す制御を行う制御部１１０と、を備える。この固体撮像装置１００によれば、半導体装置（１１ａ、１１ｂ、１１ｃ）の各々から電荷を読み出す際に、暗電流が低減される。
図６は、本実施の形態に係る半導体装置１１（１１ａ、１１ｂ、１１ｃ）を作製する方法の概要を示す図面である。引き続く説明において、理解の容易のために、可能な場合には、図１から図５を参照した説明において使用された参照符号を使用する。
本実施の形態に係る半導体装置１１（１１ａ）の作製における主要な工程を説明する。
図６Ａを参照すると、ＢＯＸ絶縁層１９のためのＢＯＸ絶縁膜（以下「ＢＯＸ絶縁膜（１９）」として参照される）を有するＳＯＩ基板において、フォトリソグラフィ及びイオン注入を用いて、ＢＯＸ絶縁膜（１９）直下の半導体領域１３に、第１導電型の半導体層１５、第２導電型の画素分離領域２１、及び第１導電型の導電性半導体領域３３を形成する。
図６Ｂを参照すると、ＢＯＸ絶縁膜（１９）を有するＳＯＩ基板において、フォトリソグラフィからのレジスト４１及びエッチングを用いてＢＯＸ絶縁膜（１９）を加工して、開口１９ａを有するＢＯＸ絶縁層１９を形成する。開口１９ａに現れた半導体領域１３の表面（１３ｂ）は、エッチングにさらされる。エッチングの後に、レジスト４１は除去される。
図６Ｃを参照すると、ＢＯＸ絶縁膜（１９）に開口１９ａを形成した後に、フォトリソグラフィからのレジスト４３及びイオン注入を用いて、浮遊半導体領域２３を形成する。レジスト４３は、ＢＯＸ窓エリア１０ｂより小さいエリアに浮遊半導体領域２３を形成するときに使用される。イオン注入の後に、レジスト４３は除去される。
ＢＯＸ窓エリア１０ｂの全体に浮遊半導体領域２３を形成するときには、浮遊半導体領域２３は、開口１９ａを有するＢＯＸ絶縁層１９に対して自己整合的に形成される。具体的には、開口１９ａを有するＢＯＸ絶縁層１９がレジスト４３に替えて使用される。
本実施の形態に係る半導体装置１１（１１ｂ、１１ｃ）の作製における主要な工程を説明する。
図６Ａに示された工程において、ＢＯＸ絶縁膜（１９）を有するＳＯＩ基板において、フォトリソグラフィ及びイオン注入を用いて、ＢＯＸ絶縁膜（１９）直下の半導体領域１３に、第１導電型の半導体層１５、及び第２導電型の画素分離領域２１を形成するけれども、第１導電型の導電性半導体領域３３は形成されない。
図６Ｂ及び図６Ｃに示された工程を、半導体装置１１（１１ａ）の作製と同様に行って、開口１９ａ及び浮遊半導体領域２３を形成する。
図６Ｄを参照すると、添加領域３５に係る薄層３６又はピニング層３７を形成するために、所望のドーパント、所望のドーズ量、及び所望の加速エネルギーを用いてイオン注入を行う。このイオン注入は、浮遊半導体領域２３の形成に先立って、又は浮遊半導体領域２３の形成の後に行われることができる。
薄層３６又はピニング層３７、及び浮遊半導体領域２３をイオン注入によって形成した後に、被覆絶縁膜３１のための絶縁膜（例えば、シリコン酸化物）を基板全面に堆積する。この堆積は、化学的気相成長法によって行われる。被覆絶縁膜３１のための絶縁膜を形成した後に、電極を形成する。
以上説明したように、本実施の形態によれば、暗電流を低減可能な構造を有する半導体装置、及び半導体装置を有する固体撮像装置が提供される。
本実施の形態は、以下に例示的に示される様々な側面を有する。
本実施形態に係る第１側面は、半導体装置を含む。半導体装置は、第１導電型の半導体層を含む半導体領域と、前記半導体領域の表面に沿って延在すると共に前記半導体領域の前記表面のＢＯＸ窓エリアに開口を有するＢＯＸ絶縁層と、前記ＢＯＸ窓エリアを含む一画素エリアを囲むように前記半導体領域に設けられ前記第１導電型と異なる第２導電型の画素分離領域と、前記ＢＯＸ窓エリアにおいて前記半導体層に設けられた前記第１導電型の浮遊半導体領域と、前記ＢＯＸ窓エリアにおいて前記半導体領域の前記表面に沿って前記半導体層の内を延在しｐ型又はｎ型のドーパントを含む添加領域と、を備え、前記添加領域は、前記半導体層の第１導電型ドーパント濃度より大きな前記第１導電型又は前記第２導電型のドーパント濃度を有する。
第１側面に従う第２側面では、前記添加領域は、前記ＢＯＸ窓エリアの全体にわたって延在する前記第２導電型のピニング層を含み、前記ピニング層は、前記浮遊半導体領域とｐｎ接合を成すことができる。
第１側面に従う第３側面では、前記添加領域は、前記半導体層の第１導電型ドーパント濃度より大きなピーク濃度の前記浮遊半導体領域と同じ導電型のドーパントを有する薄層を含み、前記浮遊半導体領域は、前記半導体領域の前記表面を基準に前記添加領域に比べて深く設けられ、前記薄層は、前記浮遊半導体領域を含むことができる。
本実施形態に係る第４側面は、半導体装置を含む。半導体装置は、第１導電型の半導体層を含む半導体領域と、前記半導体領域の表面に沿って延在すると共に前記半導体領域の前記表面のＢＯＸ窓エリアに開口を有するＢＯＸ絶縁層と、前記ＢＯＸ窓エリアを含む一画素エリアを囲むように前記半導体領域に設けられ前記第１導電型と異なる第２導電型の画素分離領域と、前記ＢＯＸ窓エリアにおいて前記半導体領域に設けられ前記第１導電型の浮遊半導体領域と、前記浮遊半導体領域と前記画素分離領域との間において前記浮遊半導体領域を囲むように前記半導体層に設けられた前記第１導電型の導電性半導体領域と、を備え、前記半導体層は、前記画素分離領域の内側面及び底面に接合を成し、前記導電性半導体領域は、前記半導体層のドーパント濃度より高いドーパント濃度を有する。
第４側面に従う第５側面では、前記導電性半導体領域は、前記半導体領域と前記ＢＯＸ絶縁層との界面を基準にして前記浮遊半導体領域より深く設けられ、前記導電性半導体領域は、前記界面を基準に前記画素分離領域より浅く設けられることができる。
第４側面又は第５側面に従う第６側面では、前記導電性半導体領域は、前記画素分離領域に接合を成すことができる。
第４側面から第６側面のいずれか一側面に従う第７側面では、前記導電性半導体領域は、前記浮遊半導体領域の側面を覆う構造を成すことができる。
第４側面又は第５側面に従う第８側面では、前記導電性半導体領域は、前記浮遊半導体領域及び前記画素分離領域から離れていることができる。
第１側面から第８側面のいずれか一側面に従う第９側面は、前記ＢＯＸ窓エリアの外において前記ＢＯＸ絶縁層の上に設けられ前記浮遊半導体領域のキャリアを転送するように設けられた転送ゲートと、前記転送ゲートにより転送されるキャリアを受けるように構成された検知領域と、前記ＢＯＸ絶縁層の前記開口を埋め込むと共に前記ＢＯＸ絶縁層及び前記転送ゲートの上に設けられた被覆絶縁膜と、を更に備えることができる。前記被覆絶縁膜は、前記ＢＯＸ窓エリアにおいて前記半導体領域に接触を成すことができる。
第１側面から第９側面のいずれか一側面に従う第１０側面では、前記浮遊半導体領域は、前記ＢＯＸ窓エリアの全体にわたって設けられることができる。
本実施形態に係る第１１側面は、固体撮像装置を含む。固体撮像装置は、２次元に配置されており、第１側面から第１０側面のいずれか一側面に従う複数の半導体装置を含む撮像領域と、前記撮像領域内の前記半導体装置の各々から電荷を読み出す制御を行う制御部と、を備える。
本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。
Claims (15)
- 第１導電型の半導体層を含む半導体領域と、
前記半導体領域の表面に沿って延在すると共に前記半導体領域の前記表面のＢＯＸ窓エリアに開口を有するＢＯＸ絶縁層と、
前記ＢＯＸ窓エリアを含む一画素エリアを囲むように前記半導体領域に設けられ前記第１導電型と異なる第２導電型の画素分離領域と、
前記ＢＯＸ窓エリアにおいて前記半導体層に設けられた前記第１導電型の浮遊半導体領域と、
前記ＢＯＸ窓エリアにおいて前記半導体領域の前記表面に沿って前記半導体層の内を延在しｐ型又はｎ型のドーパントを含む添加領域と、
を備え、
前記添加領域は、前記半導体層の第１導電型ドーパント濃度より大きな前記第１導電型又は前記第２導電型のドーパント濃度を有する、
半導体装置。 - 前記添加領域は、前記ＢＯＸ窓エリアの全体にわたって延在する前記第２導電型のピニング層を含み、
前記ピニング層は、前記浮遊半導体領域とｐｎ接合を成す、
請求項１に記載された半導体装置。 - 前記添加領域は、前記半導体層の第１導電型ドーパント濃度より大きなピーク濃度の前記浮遊半導体領域と同じ導電型のドーパントを有する薄層を含み、
前記浮遊半導体領域は、前記半導体領域の前記表面を基準に前記添加領域に比べて深く設けられ、
前記薄層は、前記浮遊半導体領域を含む、
請求項１に記載された半導体装置。 - 第１導電型の半導体層を含む半導体領域と、
前記半導体領域の表面に沿って延在すると共に前記半導体領域の前記表面のＢＯＸ窓エリアに開口を有するＢＯＸ絶縁層と、
前記ＢＯＸ窓エリアを含む一画素エリアを囲むように前記半導体領域に設けられ前記第１導電型と異なる第２導電型の画素分離領域と、
前記ＢＯＸ窓エリアにおいて前記半導体領域に設けられ前記第１導電型の浮遊半導体領域と、
前記浮遊半導体領域と前記画素分離領域との間において前記浮遊半導体領域を囲むように前記半導体層に設けられた前記第１導電型の導電性半導体領域と、
を備え、
前記半導体層は、前記画素分離領域の内側面及び底面に接合を成し、
前記導電性半導体領域は、前記半導体層のドーパント濃度より高いドーパント濃度を有する、
半導体装置。 - 前記導電性半導体領域は、前記半導体領域と前記ＢＯＸ絶縁層との界面を基準にして前記浮遊半導体領域より深く設けられ、
前記導電性半導体領域は、前記界面を基準に前記画素分離領域より浅く設けられる、
請求項４に記載された半導体装置。 - 前記導電性半導体領域は、前記画素分離領域に接合を成す、
請求項４に記載された半導体装置。 - 前記導電性半導体領域は、前記浮遊半導体領域の側面を覆う構造を成す、
請求項４に記載された半導体装置。 - 前記導電性半導体領域は、前記浮遊半導体領域及び前記画素分離領域から離れている、
請求項４に記載された半導体装置。 - 前記ＢＯＸ窓エリアの外において前記ＢＯＸ絶縁層の上に設けられ前記浮遊半導体領域のキャリアを転送するように設けられた転送ゲートと、
前記転送ゲートにより転送されるキャリアを受けるように構成された検知領域と、
前記ＢＯＸ絶縁層の前記開口を埋め込むと共に前記ＢＯＸ絶縁層及び前記転送ゲートの上に設けられた被覆絶縁膜と、
を更に備え、
前記被覆絶縁膜は、前記ＢＯＸ窓エリアにおいて前記半導体領域に接触を成す、
請求項１に記載された半導体装置。 - 前記浮遊半導体領域は、前記ＢＯＸ窓エリアの全体にわたって設けられる、
請求項１に記載された半導体装置。 - 前記ＢＯＸ窓エリアの外において前記ＢＯＸ絶縁層の上に設けられ前記浮遊半導体領域のキャリアを転送するように設けられた転送ゲートと、
前記転送ゲートにより転送されるキャリアを受けるように構成された検知領域と、
前記ＢＯＸ絶縁層の前記開口を埋め込むと共に前記ＢＯＸ絶縁層及び前記転送ゲートの上に設けられた被覆絶縁膜と、
を更に備え、
前記被覆絶縁膜は、前記ＢＯＸ窓エリアにおいて前記半導体領域に接触を成す、
請求項２に記載された半導体装置。 - 前記浮遊半導体領域は、前記ＢＯＸ窓エリアの全体にわたって設けられる、
請求項２に記載された半導体装置。 - 前記ＢＯＸ窓エリアの外において前記ＢＯＸ絶縁層の上に設けられ前記浮遊半導体領域のキャリアを転送するように設けられた転送ゲートと、
前記転送ゲートにより転送されるキャリアを受けるように構成された検知領域と、
前記ＢＯＸ絶縁層の前記開口を埋め込むと共に前記ＢＯＸ絶縁層及び前記転送ゲートの上に設けられた被覆絶縁膜と、
を更に備え、
前記被覆絶縁膜は、前記ＢＯＸ窓エリアにおいて前記半導体領域に接触を成す、
請求項４に記載された半導体装置。 - 前記浮遊半導体領域は、前記ＢＯＸ窓エリアの全体にわたって設けられる、
請求項４に記載された半導体装置。 - ２次元に配置されており請求項１から請求項１４のいずれか一項に記載された複数の半導体装置を含む撮像領域と、
前記撮像領域内の前記半導体装置の各々から電荷を読み出す制御を行う制御部と、
を備えた固体撮像装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022054394 | 2022-03-29 | ||
| JP2022-054394 | 2022-03-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2023190406A1 true WO2023190406A1 (ja) | 2023-10-05 |
Family
ID=88202376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2023/012330 WO2023190406A1 (ja) | 2022-03-29 | 2023-03-27 | 半導体装置、固体撮像装置 |
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| Country | Link |
|---|---|
| WO (1) | WO2023190406A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2023
- 2023-03-27 WO PCT/JP2023/012330 patent/WO2023190406A1/ja unknown
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