KR20230173669A - 수광 소자 및 x선 촬상 소자 그리고 전자 기기 - Google Patents

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히로키 도진바라
가즈노부 오타
도루 시라카타
히카루 이와타
아츠히로 안도
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소니 세미컨덕터 솔루션즈 가부시키가이샤
고쿠리쓰 겐큐 가이하쓰 호징 리가가쿠 겐큐소
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Abstract

본 개시의 일 실시 형태의 수광 소자는, 광전 변환 영역을 포함하는 반도체 기판(11)과, 반도체 기판(11)의 제1 면의 계면에 마련됨과 함께, 제1 전극(16)에 접속된 제1의 제1 도전형 영역(13A)과, 제1 면의 계면에 있어서, 제1의 제1 도전형 영역(13A)의 주위에 마련됨과 함께, 제2 전극(17)에 접속된 제2의 제1 도전형 영역(13B)과, 제1 면의 계면에 있어서, 제2의 제1 도전형 영역(13B)의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역(13C)과, 적어도 제1의 제1 도전형 영역(13A)과 제2의 제1 도전형 영역(13B) 사이의, 제1 면의 상방에 마련된 도전막(21)을 구비한다.

Description

수광 소자 및 X선 촬상 소자 그리고 전자 기기
본 개시는, 예를 들어 의료용이나 비파괴 검사용 X선 촬영에 적합한 수광 소자 및 이것을 구비한 X선 촬상 소자 그리고 전자 기기에 관한 것이다.
고체 촬상 장치는, 예를 들어 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 촬상 기능을 갖는 휴대 단말 장치 등의 전자 기기, 혹은 가시광 이외의 다양한 파장을 검지하는 전자파 센서 등, 여러 가지 용도로 사용된다. 고체 촬상 장치에는, 화소마다 증폭 소자를 구비한 APS(Active Pixel Sensor)가 있고, 광전 변환 소자인 포토다이오드에 축적된 신호 전하를 MOS(Metal Oxide Semiconductor) 트랜지스터를 통해 읽어내는 CMOS(complementary MOS) 이미지 센서(CIS)가 널리 이용되고 있다.
고감도의 계측이 요구되는 과학 용도용 센서에서는, 광전 변환 영역과 부유 확산 영역(Floating Diffusion; FD)이 일체화된 구조를 갖는 수광 소자(PIN 포토다이오드)가 사용되고 있다(예를 들어, 특허문헌 1 참조). 이러한 수광 소자는, 심플한 구조로부터 제조하기 쉽다. 또한, 광전 변환 영역을 형성하는 pn 접합에 임의의 전위차를 가할 수 있다. 이 때문에, 광전 변환 영역을 두껍게 하는 것이 용이하게 되어 있다.
일본특허공개 평11-4012호 공보
그런데, X선 촬상 소자에 사용되는 수광 소자에는, X선 조사에 의한 용량 및 전계의 변동에 대한 내성의 향상이 요구되고 있다.
X선 조사에 의한 용량 및 전계의 변동에 대하여 높은 내성을 갖는 수광 소자 및 X선 촬상 소자 그리고 전자 기기를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 수광 소자는, 광전 변환 영역을 포함하는 반도체 기판과, 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과, 제1 면의 계면에 있어서, 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과, 제1 면의 계면에 있어서, 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과, 적어도 제1의 제1 도전형 영역과 제2의 제1 도전형 영역 사이의, 제1 면의 상방에 마련된 도전막을 구비한 것이다.
본 개시의 일 실시 형태의 X선 촬상 소자는, X선에 기초한 신호 전하를 발생시키는, 상기 본 개시의 일 실시 형태의 수광 소자를 복수 구비한 것이다.
본 개시의 일 실시 형태의 전자 기기는, 상기 본 개시의 일 실시 형태의 X선 촬상 소자를 구비한 것이다.
본 개시의 일 실시 형태의 수광 소자 및 일 실시 형태의 X선 촬상 소자 그리고 일 실시 형태의 전자 기기에서는, 광전 변환 영역을 포함하는 반도체 기판의 제1 면의 계면에, 제1 전극에 접속된 제1의 제1 도전형 영역 및 제2 전극에 접속된 제2의 제1 도전형 영역을 마련하고, 적어도 이 제1의 제1 도전형 영역과 제2의 제1 도전형 영역 사이의, 반도체 기판의 제1 면의 상방에 도전막을 마련하도록 했다. 이에 의해, X선 조사 시에 제1의 제1 도전형 영역과 제2의 제1 도전형 영역 사이의 제1 면 근방에 있어서의 고정 전하의 발생 및 계면 준위의 발생을 억제한다.
도 1은 본 개시의 제1 실시 형태에 따른 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 2는 도 1에 도시한 수광 소자의 p형 도전형 영역 및 게이트 전극의 패턴의 일례를 나타내는 평면 모식도이다.
도 3은 도 1에 도시한 수광 소자의 p형 도전형 영역의 패턴의 다른 예를 나타내는 평면 모식도이다.
도 4는 도 1에 도시한 수광 소자의 p형 도전형 영역의 패턴의 다른 예를 나타내는 평면 모식도이다.
도 5는 도 1에 도시한 수광 소자의 n형 도전형 영역에의 전원 접속의 일례를 나타내는 모식도이다.
도 6은 도 1에 도시한 수광 소자의 n형 도전형 영역에의 전원 접속의 다른 예를 나타내는 모식도이다.
도 7a는 도 1에 도시한 수광 소자의 게이트 전극의 구성의 다른 예를 나타내는 단면 모식도이다.
도 7b는 도 1에 도시한 수광 소자의 게이트 전극의 구성의 다른 예를 나타내는 단면 모식도이다.
도 7c는 도 1에 도시한 수광 소자의 게이트 전극의 구성의 다른 예를 나타내는 단면 모식도이다.
도 7d는 도 1에 도시한 수광 소자의 게이트 전극의 구성의 다른 예를 나타내는 단면 모식도이다.
도 7e는 도 1에 도시한 수광 소자의 게이트 전극의 구성의 다른 예를 나타내는 단면 모식도이다.
도 8은 도 1에 도시한 수광 소자의 게이트 전극의 구성의 다른 예를 나타내는 단면 모식도이다.
도 9는 본 개시의 변형예 1에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 10은 도 9에 나타낸 수광 소자의 배선층 패턴을 나타내는 평면 모식도이다.
도 11은 본 개시의 변형예 2에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 12는 도 11에 나타낸 수광 소자의 게이트 전극 및 배선층의 패턴을 나타내는 평면 모식도이다.
도 13은 본 개시의 변형예 3에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 14는 본 개시의 변형예 4에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 15는 도 14에 나타낸 수광 소자의 게이트 전극 및 배선층의 패턴을 나타내는 평면 모식도이다.
도 16은 본 개시의 변형예 5에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 17은 본 개시의 변형예 6에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 18은 본 개시의 제2 실시 형태에 따른 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 19는 본 개시의 변형예 7에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 20은 본 개시의 변형예 8에 관한 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 21은 본 개시의 제3 실시 형태에 따른 수광 소자의 구성의 일례를 나타내는 단면 모식도이다.
도 22는 X선 촬상 소자의 구성을 나타내는 블록도이다.
도 23은 도 22에 도시한 열 선택부의 상세 구성예를 나타내는 블록도이다.
이하, 본 개시에 있어서의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 이하의 설명은 본 개시의 일 구체예이며, 본 개시는 이하의 양태에 한정되는 것은 아니다. 또한, 본 개시는 각 도면에 나타내는 각 구성 요소의 배치나 치수, 치수비 등에 대해서도, 그들에 한정되는 것은 아니다. 또한, 설명하는 순서는, 하기와 같다.
1. 제1 실시 형태(애노드와 드레인 사이의 반도체 기판 상에 게이트 전극을 마련하고, 반도체 기판의 계면에 전계를 인가하는 수광 소자의 예)
1-1. 수광 소자의 구성
1-2. 수광 소자의 제조 방법
1-3. 작용·효과
2. 변형예
2-1. 변형예 1(절연층 내의 배선층을 사용해서 반도체 기판의 계면에 전계를 인가하는 예)
2-2. 변형예 2(게이트 전극 및 배선층을 사용해서 반도체 기판의 계면에 전계를 인가하는 예)
2-3. 변형예 3(배선층의 패턴의 다른 예)
2-4. 변형예 4(배선층의 패턴의 다른 예)
2-5. 변형예 5(게이트 전극과 배선층을 단락시킨 예)
2-6. 변형예 6(게이트 전극과 배선층과 드레인을 단락시킨 예)
3. 제2 실시 형태(매립층과 대향하는 배리어층을 반도체 기판의 이면측에 갖는 수광 소자의 예)
4. 변형예
4-1. 변형예 7(애노드와 배리어층을 접속한 예)
4-2. 변형예 8(배리어 층 내에 불순물 농도가 다른 영역을 마련한 예)
5. 제3 실시 형태(반도체 기판의 계면에 전계를 인가하는 도전막 및 매립층과 대향하는 배리어층을 갖는 수광 소자의 예)
6. 적용예
<1. 제1 실시 형태>
도 1은 본 개시의 제1 실시 형태에 따른 수광 소자(수광 소자(1))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 수광 소자(1)는, 예를 들어 반도체 기판(11)의 표면과 이면 사이에 역 바이어스를 인가하는 PIN(Positive Intrinsic Negative)형 포토다이오드를 포함하고, 예를 들어 방사선(예를 들어, α선, β선, γ선 및 X선 등)에 기초하여 피사체의 정보를 판독하는(피사체를 촬상하는) 방사선 촬상 소자(예를 들어, X선 촬상 소자(100); 도 22 참조)나 전자파 검출 장치에 있어서 하나의 화소(단위 화소 P)를 구성하는 것이다.
(1-1. 수광 소자의 구성)
수광 소자(1)는, 예를 들어 n형의 반도체 기판(11)의 표면 S1(제1 면)의 계면에 p형 도전형 영역(제1 도전형 영역)(13)이 부분적으로 형성되고, 표면 S1과는 반대측의 면(이면 S2; 제2 면)의 계면에 n형 도전층(제2 도전형층)(12)이 형성되어 있다. p형 도전형 영역(13)은 복수의 영역으로 이루어지고, 수광 소자(1)는, 예를 들어 애노드(13A)를 구성하는 영역(제1의 제1 도전형 영역)과, 드레인(13B)을 구성하는 영역(제2의 제1 도전형 영역)과, 가드 링(13C)을 구성하는 영역(제3의 제1 도전형 영역)을 갖고 있다. 수광 소자(1)는, 또한 반도체 기판(11)의 내부에 매립층(14)으로서 n형 도전형 영역(제2 도전형 영역)이 형성되어 있다. 본 실시 형태의 수광 소자(1)는, 또한 반도체 기판(11)의 표면 S1 상에 절연층(15)을 갖고, 애노드(13A)와 드레인(13B) 사이의 절연층(15) 내에, 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1 계면에 전계를 인가하거나, 또는 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시키는 게이트 전극(21)을 갖고 있다.
또한, 본 실시 형태에서는, 광전 변환에 의해 발생하는 여기자(전자정공쌍) 중, 정공을 신호 전하로서 판독하는 경우에 대해서 설명한다. 또한, 도면 중에 있어서, 「p」 「n」에 붙여진 「-(마이너스)」는 p형 또는 n형의 불순물 농도가 낮다는 것을 나타내고, 「+(플러스)」는 p형 또는 n형의 불순물 농도가 높다는 것을 나타내고 있다. p형 및 n형의 불순물 농도의 대소 관계는 각각, p-<p<p+, n-<n<n+이다.
반도체 기판(11)은, 예를 들어 n형 또는 p형 혹은 i형(진성 반도체)의 반도체로 구성되어 있고, 내부에, 광전 변환 영역이 되는 pn 접합 또는 pin 접합을 갖고 있다. 구체적으로는, 본 실시 형태에서는, 반도체 기판(11)으로서 n형의 반도체 기판을 사용하고 있고, 표면 S1의 계면에는, 상기와 같이 p형 도전형 영역(제1 도전형 영역)(13)이 형성되어 있다. 반도체 기판(11)의 적층 방향(Y축 방향)의 막 두께(이하, 단순히 두께라 한다)는, 예를 들어 10㎛ 이상 700㎛ 이하이다.
p형 도전형 영역(13)은, p형의 불순물을 포함하는 영역(p형의 불순물 영역)이며, 반도체 기판(11)의 표면 S1의 계면에 복수 형성되어 있다. 구체적으로는, p형 도전형 영역(13)은, 애노드(13A)를 구성하는 영역, 드레인(13B)을 구성하는 영역 및 가드 링(13C)을 구성하는 영역의 3개의 영역을 갖고 있다. 각 영역은 각각 이격해서 마련되어 있고, 드레인(13B)는 애노드(13A)의 주위에 링 형상으로 형성되어 있다. 가드 링(13C)은 드레인(13B)의 주위에 링 형상으로 형성되어 있다. p형 도전형 영역(13)의 두께는, 단위 화소 P의 구성에 따라 다르기도 하지만, 예를 들어 단위 화소 P의 피치가 10㎛ 이상 100㎛ 이하인 경우에는, 예를 들어 반도체 기판(11)의 표면 S1의 계면으로부터, 예를 들어 2㎛ 내지 3㎛의 두께로 형성되어 있다.
애노드(13A)는, 광전 변환에 의해 발생한 캐리어 중, 예를 들어 신호 전하로서 정공(h+)을 읽어내기 위한 전압이 인가되는 것이며, 예를 들어 전극(16)(제1 전극)에 접속되어 있다. 애노드(13A)는, 예를 들어 단위 화소 P의 대략 중앙에 개별로 형성되어 있다. 애노드(13A)의 평면 형상은 특별히 한정되지 않고, 원 형상(예를 들어, 도 2 참조)이어도 되고, 다각 형상이어도 된다. 애노드(13A)는, 예를 들어 일부가 후술하는 매립층(14)의 저면보다 이면 S2 측으로 돌출되어 있다. 애노드(13A)의 크기는, 단위 화소 P의 크기에 따라 다르기도 하지만, 예를 들어 단위 화소 P의 피치가 10㎛ 이상 100㎛ 이하인 경우에는, 예를 들어 0.1㎛ 이상 10㎛ 이하이다.
드레인(13B)은 반도체 기판(11)으로의 광 조사 시에 표면 S1의 계면에 발생하는 암전류를 배출하기 위한 전압이 인가되는 것이며, 예를 들어 전극(17)(제2 전극)에 접속되어 있다. 드레인(13B)은 애노드(13A)의 주위에 링 형상으로 형성되어 있고, 반도체 기판(11)에의 광 조사 시에 표면 S1의 계면에 발생하는 암전류는 드레인(13B)로부터 상시 배출되도록 된다. 이에 의해, 암전류가 애노드(13A)로 유입하는 것을 방지할 수 있다. 드레인(13B)의 평면 형상은 특별히 한정되지 않고, 원환 형상이어도 되고, 다각 형상(예를 들어, 도 2 참조)이어도 된다.
가드 링(13C)은 드레인(13B)에의 전계 집중을 완화하고, 동시에 수평 방향(예를 들어, XY 평면 방향)으로 신호 전하(정공)의 수송을 보조하는 수평 방향 전계를 발생시키기 위한 것이다. 가드 링(13C)은, 애노드(13A) 및 드레인(13B)을 둘러싸도록, 드레인(13B) 주위에 링 형상으로 형성되어 있다. 가드 링(13C)은, 애노드(13A) 및 드레인(13B)과는 다르게, 전기적으로 부유 상태로 되어 있다. 가드 링(13C)은, 예를 들어 반도체 기판(11)의 표면 S1의 계면에 복수 형성되어 있다. 구체적으로는, 도 1 및 도 2에 도시한 바와 같이, 가드 링(13C)은, 예를 들어 3개의 p형 도전형 영역으로 이루어지고, 드레인(13B)의 주위에 삼중(가드 링(13C1, 13C2, 13C3))으로 형성되어 있다. 이와 같이, 가드 링(13C)을 복수 마련함으로써, 전계 집중을 복수 개소로 분산함과 동시에 수평 방향 전계를 넓은 영역에 발생시킬 수 있다.
드레인(13B) 및 가드 링(13C)을 다각 형상(예를 들어, 직사각 형상)으로 하는 경우에는, 모서리부는, 도 2에 도시한 바와 같이 곡선상으로 형성하는 것이 바람직하다. 이에 의해, 모서리부에 있어서의 전계의 집중이 완화된다. 또한, 드레인(13B) 및 가드 링(13C)은, 도 2에서는, 애노드(13A)의 주위에 연속해서 마련된 예를 나타냈지만, 이것에 한정되지 않는다. 예를 들어, 도 3에 도시한 바와 같이 일부가 절단되어 있어도 된다. 혹은, 단속적으로 형성되어 있어도 된다.
드레인(13B) 및 가드 링(13C)을 구성하는 링의 선폭은, 예를 들어 0.100㎛ 이상 10㎛ 이하이다. 드레인(13B)과 가드 링(13C)의 간격은, 예를 들어 0.100㎛ 이상 10㎛ 이하이다. 단, 드레인(13B)과 가드 링(13C)의 간격 그리고 드레인(13B) 및 가드 링(13C)의 선폭은, 반드시 일정할 필요는 없다. 예를 들어, 드레인(13B) 및 복수의 가드 링(13C)을 각각 다각 형상(예를 들어, 직사각 형상)으로 하는 경우에는, 도 4에 도시한 바와 같이, 드레인(13B)과 가드 링(13C) 및 각 가드 링(13C1, 13C2, 13C3)의 간격은, 직선부(Wa)보다 모서리부(Wb)가 넓어지도록 형성하도록 해도 된다. 이에 의해, 모서리부에 있어서의 전계의 집중이 더욱 완화된다.
n형 도전층(12)은 n형의 반도체 기판(11)보다 고농도의 n형의 불순물을 포함하는 영역(n형의 불순물 영역)이고, 반도체 기판(11)의 이면 S2의 계면에 형성되어 있다. n형 도전층(12)에는, 예를 들어 전원 VDD(도 5 참조)에 접속되어 있고, 광전 변환에 의해 발생한 캐리어 중, 예를 들어 정공이 애노드(13A)를 통해서 신호 전하로서 읽어내어지는 경우에는, 이 n형 도전층(12)을 통해서 전자(e-)가 배출된다. n형 도전층(12)의 두께는, 단위 화소 P의 구성에 따라 다르기도 하지만, 예를 들어 단위 화소 P의 피치가 10㎛ 이상 100㎛ 이하의 경우에는, 예를 들어 반도체 기판(11)의 이면 S2의 계면으로부터, 예를 들어 1㎛의 두께로 형성된다.
도 5 및 도 6은 각각, n형 도전층(12)에의 전원의 접속 방법의 일례를 나타낸 것이다. 도 5는 n형 도전층(12) 상에 투명 전극(18)을 형성하고, 이것에 전원 VDD를 접속해서 반도체 기판(11)의 이면 S2 측으로부터 전압을 인가하는 예를 나타낸 것이다. 도 6은 복수의 단위 화소 P가 예를 들어 행렬상으로 배열된 화소 영역(110A)의 주위의 주변 영역(110B)에 있어서, 반도체 기판(11)에 형성되어 있는 공핍 영역(11D)의 외측에 중성 영역(11N)을 형성하고, 이것을 통해 반도체 기판(11)의 표면 S1의 계면에 마련된 n형 도전형 영역(19)을 통해 전압을 인가하는 예를 나타낸 것이다. 또한, 이 경우, 도 6에 도시한 바와 같이, 주변 영역(110B)에 있어서의 반도체 기판(11)의 표면 S1의 계면에는, 화소 영역(110A)에 형성되어 있는 단위 화소 P와, n형 도전형 영역(19) 사이에, 복수의 고내압 가드 링(13D)을 형성하는 것이 바람직하다. 복수의 고내압 가드 링(13D) 중, 가장 화소 영역(110A)에 근접 배치된 고내압 가드 링은 그라운드 GND에 접속되어 있는 것이 바람직하다.
매립층(14)은 광전 변환에 의해 반도체 기판(11) 내에 발생한 캐리어(여기서는, 신호 전하(정공))가 드레인(13B)이나 가드 링(13C)으로 전송되는 것을 방지하기 위한 것이다. 매립층(14)은, 반도체 기판(11)의 내부, 구체적으로는, p형 도전형 영역(13)의 근방에 매설되는, n형의 반도체 기판(11)보다 고농도의 n형의 불순물을 포함하는 n형 도전형 영역이다. 보다 상세하게는, 매립층(14)은 p형 도전형 영역(13) 중, 드레인(13B) 및 가드 링(13C)에 대응하는 영역에 마련됨과 함께, 애노드(13A)와 대향하는 영역에 개구를 갖고 있다. 이에 의해, 반도체 기판(11) 내에 발생한 신호 전하(정공)는 애노드(13A)로부터 효율적으로 읽어내지게 된다. 또한, 매립층(14)은 드레인(13B) 및 가드 링(13C)과 직접 접하지 않도록 형성되어 있다. 매립층(14)의 두께는, 반도체 기판(11)의 표면 S1과 이면 S2 사이에 인가되는 역 바이어스의 인가 전압의 크기에 따라 변화하지만, 예를 들어 0.100㎛ 이상 10㎛ 이하이다.
절연층(15)은 반도체 기판(11)의 표면 S1 상에 형성된 것이다. 절연층(15)은, 예를 들어 게이트 절연막(15A)과 층간 절연막(15B)이 반도체 기판(11) 측으로부터 이 순으로 형성되어 있고, 게이트 절연막(15A)에는, 상기 게이트 전극(21)이 마련된다(예를 들어, 도 7a 참조). 게이트 절연막(15A) 및 층간 절연막(15B)으로 이루어지는 절연층(15)은 무기 절연 재료를 사용해서 형성되어 있다. 무기 절연 재료로서는, 산화 실리콘(SiO2), 질화 실리콘(SiN), 산화 알루미늄(Al2O3) 및 산화하프늄(HfO2)을 들 수 있다. 절연층(15)은 이들 중 적어도 1종을 포함해서 형성되어 있다.
게이트 전극(21)은, 상기와 같이, 예를 들어 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1 계면에 전계를 인가하기 위한 것이다. 구체적으로는, 반도체 기판(11)의 표면 S1 계면 근방에 생성된 정공을, 반도체 기판(11)으로부터 멀리 떨어지는 방향으로 전계를 인가하는 것이다. 보다 구체적으로는, 게이트 전극(21)에는, 반도체 기판(11)의 전위에 대하여 마이너스(-)의 전압이 인가되고, 이에 의해, 반도체 기판(11)의 표면 S1 계면에, 예를 들어 0.5MV/㎝ 이상의 전계를 인가하는 것이다. 또한, 게이트 전극(21)은, 예를 들어 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시키기 위한 것이다. 이에 의해, X선 조사에 의해 절연층(15)의 반도체 기판(11)의 표면 S1과의 계면 부근에 생성되는 정의 고정 전하의 증가 및 반도체 기판(11)의 표면 S1의 계면 준위의 증가가 저감된다.
또한, 게이트 전극(21)은, 상기한 바와 같이 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1 계면에 전계를 인가 및/또는 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시키는 것이며, 반드시 게이트 동작을 수반하는 것이 아니어도 되고, 본 명세서에서는, 편의상 「게이트 전극」이라고 칭한다.
게이트 전극(21)은, 예를 들어 도 2에 도시한 바와 같이, 평면으로 보아 애노드(13A)를 둘러싸도록, 게이트 절연막(15A)을 통해 애노드(13A)와 드레인(13B) 사이에 마련되어 있다. 게이트 전극(21)은, 예를 들어 폴리실리콘(poly-Si)을 사용해서 형성할 수 있다. 이 게이트 전극(21)을 구성하는 폴리실리콘은, 불순물을 포함하지 않는 진성 반도체여도 되고, n형 또는 p형의 불순물을 포함하는 불순물 반도체여도 된다. 이 외에, 게이트 전극(21)을 구성하는 폴리실리콘은, 예를 들어 불순물 농도가 다른 복수의 반도체 영역을 갖고 있어도 된다. 구체적으로는, 폴리실리콘은 불순물을 포함하지 않거나, 또는 불순물을 거의 포함하지 않는 제1 영역(21A)과, 제1 영역(21A)보다 불순물 농도가 높은 제2 영역(21B)을 갖고 있어도 된다. 제1 영역(21A) 및 제2 영역(21B)은, 예를 들어 이하와 같이 형성되어 있다.
예를 들어, 도 7a에 도시한 바와 같이, 제1 영역(21A)을 애노드(13A) 측에, 예를 들어 n형의 제2 영역(21B)을 드레인(13B)측에 형성하도록 해도 된다. 이에 의해, 암전류원이 될 우려가 있는 애노드(13A)와 애노드(13A) 측의 게이트 전극(21) 단부와의 사이의 전계가 완화됨과 함께, 당해 부의 절연막(게이트 절연막15A)의 내압의 열화가 저감된다.
또한, 제1 영역(21A)은, 도 7b에 도시한 바와 같이, 애노드(13A) 측의 측면으로부터, n형의 제2 영역(21B)의 하방(제2 영역(21B)과 게이트 절연막(15A) 사이)으로 연장되어 있어도 된다. 혹은, 예를 들어 도 7c에 도시한 바와 같이, 제1 영역(21A) 및 n형의 제2 영역(21B)이, 게이트 절연막(15A) 측으로부터 이 순으로 적층되어 있어도 된다. 이와 같이, 게이트 절연막(15A)과 제2 영역(21B) 사이에 제1 영역(21A)을 마련함으로써, 게이트 전극(21) 하방 전체의 전계가 완화됨과 함께, 게이트 절연막(15A)의 내압의 열화가 더욱 저감된다.
또한, 예를 들어 도 7d에 도시한 바와 같이, 드레인(13B)측에도 제1 영역(21A)을 마련하도록 해도 된다. 이에 의해, 드레인(13B)과 드레인(13B)측의 게이트 전극(21) 단부 사이의 전계가 완화된다. 추가로 또한, 예를 들어 도 7e에 도시한 바와 같이, 폴리실리콘 전체를 제1 영역(21A)으로 하고, 배선과의 콘택트부에만, n형의 제2 영역(21B)을 국소적으로 마련하도록 해도 된다. 이에 의해, 게이트 전극(21) 하방 전체의 전계가 더욱 완화된다.
또한, 제2 영역(21B)에 포함되는 불순물은 n형의 불순물에 한정되는 것은 아니고, 제2 영역(21B)은, 예를 들어 도 8에 도시한 바와 같이, p형의 불순물을 폴리실리콘에 도입한 p형의 불순물 영역이어도 된다. 이와 같이, p형의 불순물을 사용함으로써, n형의 불순물을 사용한 경우와 비교하여, 게이트 전극(21)의 하방 전계가 더욱 완화되어, 암전류의 발생 및 게이트 절연막(15A)의 내압의 열화를 더 저감 할 수 있다.
절연층(15) 상에는, 도시하지 않았지만, 예를 들어 상기 전극(16, 17)이나 로직 회로 등이 형성되어 기판이 배치되어 있다.
(1-2. 수광 소자의 제조 방법)
수광 소자(1)는, 예를 들어 다음과 같이 해서 제조할 수 있다. 먼저, 반도체 기판(11)의 이면 S2에 이온 임플란트 기술을 사용해서 n형 도전층(12)을 형성한다. 계속해서, 반도체 기판(11)의 표면 S1의 소정의 영역에 마스크를 형성한 뒤, 이온 임플란트 기술을 사용해서 n형의 불순물(예를 들어 인(P))을 도핑해서 n형 도전형 영역(매립층(14))을 형성한다. 이어서, 반도체 기판(11)의 표면 S1의 소정의 영역에 마스크를 형성한 뒤, 이온 임플란트 기술을 사용해서 p형의 불순물(예를 들어 붕소(B))을 도핑해서 p형 도전형 영역(애노드(13A), 드레인(13B) 및 가드 링(13C))을 형성한다. 계속해서, 반도체 기판(11)의 표면 S1 상에 예를 들어 CVD(Chemical Vapor Deposition)법을 사용해서 게이트 절연막(15A)을 형성한다. 이어서, 게이트 절연막(15A) 상에 예를 들어 CVD법을 사용해서 폴리실리콘막을 성막한 후, 예를 들어 포토리소그래피법을 사용해서 폴리실리콘막을 패터닝하고, 애노드(13A)와 드레인(13B) 사이에 게이트 전극(21)을 형성한다. 그 후, 이온 임플란트 기술을 사용해서 게이트 전극(21)에 적절히 제1 영역(21A)과 제2 영역(21B)을 형성한다. 마지막으로, 예를 들어 CVD법을 사용해서 층간 절연막(15B)을 성막하고, 절연층(15)을 형성한다. 이에 의해, 도 1에 도시한 수광 소자(1)가 완성된다.
(1-3. 작용·효과)
본 실시 형태의 수광 소자(1)에서는, 광전 변환 영역을 포함하는 반도체 기판(11)의 표면 S1의 계면에, 전극(16)에 접속된 애노드(13A) 및 전극(17)에 접속된 드레인(13B)을 마련하고, 또한 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1에 게이트 절연막(15A)을 통해 게이트 전극(21)을 마련하도록 했다. 이에 의해, X선 조사 시에, 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1에 있어서의 계면 준위의 발생 및 고정 전하의 발생이 억제된다. 이하, 이것에 대해서 설명한다.
전술한 바와 같이, 고체 촬상 장치는, 예를 들어 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 촬상 기능을 갖는 휴대 단말 장치 등의 전자 기기, 혹은, 가시광 이외의 다양한 파장을 검지하는 전자파 센서 등, 여러 가지 용도로 사용된다. 이들 고체 촬상 장치에서는, 광전 변환 소자인 포토다이오드에 축적된 신호 전하를, MOS 트랜지스터를 통해 읽어내는 CMOS 이미지 센서가 널리 이용되고 있다.
CMOS 이미지 센서의 단위 화소는, 예를 들어 반도체 기판 내에 HAD(Hole Accumulated Diode) 구조로 이루어지는 포토다이오드(PD)와, 포토다이오드에 대하여 전송 게이트를 사이에 끼운 위치에 배치되는 부유 확산 영역(FD)을 구비하고 있다. 이들에 더하여, 단위 화소는, 예를 들어 리셋 트랜지스터, 셀렉트 트랜지스터 및 앰프 트랜지스터를 갖고 있다.
또한, CMOS 이미지 센서의 단위 화소의 별도 형태로서는, HAD를 갖지 않고, 반도체 기판 내에 있어서 광전 변환 영역과 FD가 일체화된 구조가 있다. 이 구조는 심플하고 제조하기 쉬운 것에 더하여, 광전 변환 영역을 형성하는 pn 접합에 임의의 전위차를 가할 수 있다. 그 때문에, 광전 변환 영역을 두껍게 하는 것이 용이하고, 그 이점을 살려서, 고감도의 계측이 요구되는 과학 용도용 센서에 많이 사용되고 있다.
그런데, HAD를 갖지 않고, 반도체 기판 내에 있어서 광전 변환 영역과 FD가 일체화된 구조를 갖는 CMOS 이미지 센서에서는, 반도체 기판의 표면이 공핍층에 접하기 때문에, 예를 들어 X선 등의 강한 방사선이 조사된 경우, 반도체 기판 상에 마련되는 절연막이나 그 계면에 고정 전하가 생성됨으로써 용량이나 전계가 크게 변동한다. 이 때문에, 고에너지 입력에 대한 내성의 향상이 요구되고 있었다.
이에 반해 본 실시 형태에서는, 반도체 기판(11)의 표면 S1의 계면에 마련된 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1에 게이트 절연막(15A)을 통해 게이트 전극(21)을 마련하도록 했다. 이에 의해, 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적이 감소하고, X선의 조사에 의해 X선 조사에 의해 절연층(15)의 반도체 기판(11)의 표면 S1과의 계면 부근에 생성되는 전자 정공쌍의 양이 감소한다. 또한, 게이트 전극(21)에, 예를 들어 마이너스(-)의 전압을 인가하고, 반도체 기판(11)의 표면 S1의 계면에 전계를 인가하는 경우에는, X선 조사에 의해 절연층(15)의 반도체 기판(11)의 표면 S1과의 계면 근방의 절연층(절연층(15)) 내에 발생하는 전하(예를 들어, 정공)가 배출된다.
이상과 같이, 본 실시 형태의 수광 소자(1)에서는, 반도체 기판(11)의 표면 S1의 계면에 마련된 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1에 게이트 절연막(15A)을 통해 게이트 전극(21)을 마련하도록 했으므로, X선이 조사되었을 때에 반도체 기판(11)의 표면 S1의 계면에 생성되는 정의 고정 전하의 증가가 저감된다. 따라서, 애노드의 용량이나 반도체 기판(11)의 표면 S1의 계면에 있어서의 전계의 변동을 저감하는 것이 가능해진다. 이에 더해서, 반도체 기판(11)의 표면 S1에 있어서의 계면 준위의 발생이 억제된다. 따라서, 암전류의 발생을 저감하는 것이 가능해진다. 즉, X선 조사에 의한 용량 및 전계의 변동에 대하여 높은 내성을 갖는 수광 소자를 실현하는 것이 가능해진다.
또한, 본 실시 형태의 수광 소자(1)에서는, 폴리실리콘을 사용해서 게이트 전극(21)을 형성하고, 폴리실리콘 내에 불순물을 포함하지 않거나, 또는 불순물을 거의 포함하지 않는 제1 영역(21A) 및 제1 영역(21A)보다 불순물 농도가 높은 반도체 영역(22B)을 마련하도록 했다. 구체적으로는, 애노드(13A) 근방이나 게이트 절연막(15A) 측에 제1 영역(21A)을 형성하고, 반도체 영역(22B)을 부분적으로 마련하도록 했다. 이에 의해, 게이트 전극(21)의 하방 전계가 너무 강해지는 것에 의한 암전류의 증가나, 게이트 절연막(15A)의 내압의 열화가 저감된다. 즉, X선에 대한 내성을 향상시키면서, 암전류의 발생 저감 및 절연막의 내압의 향상을 도모하는 것이 가능해진다.
이어서, 제2, 제3 실시 형태 및 변형예 1 내지 8 그리고 적용예에 대해서 설명한다. 이하에서는, 상기 제1 실시 형태와 마찬가지 구성 요소에 대해서는 동일한 부호를 붙이고, 적절히 그 설명을 생략한다.
<2. 변형예>
(2-1. 변형예 1)
도 9는 본 개시의 변형예 1에 관한 수광 소자(수광 소자(1A))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 수광 소자(1A)는, 상기 제1 실시 형태와 마찬가지로, 예를 들어 반도체 기판(11)의 표면과 이면 사이에 역 바이어스를 인가하는 PIN형 포토다이오드로 이루어지고, 예를 들어 방사선(예를 들어, α선, β선, γ선 및 X선 등)에 기초하여 피사체의 정보를 판독하는(피사체를 촬상하는) 방사선 촬상 소자(예를 들어, X선 촬상 소자(100))나 전자파 검출 장치에 있어서 하나의 화소(단위 화소 P)을 구성하는 것이다. 본 변형예의 수광 소자(1A)는, 게이트 전극(21) 대신에, 층간 절연막(15B) 내에 형성되는 배선층(22)을 사용해서 반도체 기판(11)의 표면 S1의 계면에 전계를 인가, 또는 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시킨 점이, 상기 제1 실시 형태와는 다르다.
배선층(22)은, 상기한 바와 같이 반도체 기판(11)의 표면 S1의 계면에 전계를 인가하기 위한 것이고, 예를 들어 배선층(22)에 반도체 기판(11)의 전위에 대하여 마이너스(-)의 전압을 인가하고, 반도체 기판(11)의 표면 S1의 계면에, 예를 들어 0.5MV/㎝ 이상의 전계를 인가하는 것이다. 또한, 배선층(22)은, 예를 들어 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시키기 위한 것이다. 배선층(22)은, 층간 절연막(15B) 내에 마련되어, 예를 들어 도 10에 도시한 바와 같이, 예를 들어 애노드(13A)와 드레인(13B) 사이에서 가드 링(13C)의 일부까지 연장되어 있다. 배선층(22)은, 예를 들어 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 금속 재료를 사용해서 형성되어 있다.
이와 같이 본 변형예에서는, 층간 절연막(15B) 내에 마련된, 예를 들어 애노드(13A)와 드레인(13B) 사이에서 가드 링(13C)의 일부까지 연장되는 배선층(22)을 사용해서 반도체 기판(11)의 표면 S1 계면에 전계를 인가하거나, 또는 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시키도록 했다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, X선이 조사되었을 때에 반도체 기판(11)의 표면 S1의 계면에 생성되는 정의 고정 전하의 증가가 저감된다. 따라서, 애노드의 용량이나 반도체 기판(11)의 표면 S1의 계면에 있어서의 전계의 변동을 저감하는 것이 가능해진다. 즉, X선 조사에 의한 용량 및 전계의 변동에 대하여 높은 내성을 갖는 수광 소자를 실현하는 것이 가능해진다.
(2-2. 변형예 2)
도 11은 본 개시의 변형예 2에 관한 수광 소자(수광 소자(1B))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 도 12는 도 11에 나타낸 배선층(22)의 평면 패턴을 모식적으로 나타낸 것이다. 상기 변형예 1에서는, 게이트 전극(21) 대신에, 애노드(13A)와 드레인(13B) 사이에서 가드 링(13C)의 일부까지 연장되는 배선층(22)을 사용해서 반도체 기판(11)의 표면 S1 계면에 전계를 인가, 또는 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시킨 예를 나타냈지만, 상기 제1 실시 형태와 변형예 1을 조합한 구성으로 해도 된다.
즉, 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1에 게이트 절연막(15A)을 통해 마련된 게이트 전극(21)과, 층간 절연막(15B) 내에 마련된 애노드(13A)와 드레인(13B) 사이에서 가드 링(13C)의 일부까지 연장되는 배선층(22)을 사용해서 반도체 기판(11)의 표면 S1의 계면에 전계를 인가, 또는 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시키도록 해도 된다. 이 경우에 있어서도, 상기 제1 실시 형태와 마찬가지로, X선이 조사되었을 때에 반도체 기판(11)의 표면 S1의 계면에 생성되는 정의 고정 전하의 증가가 저감된다. 따라서, 반도체 기판(11)의 표면 S1의 계면에 있어서의 전계의 변동을 저감하는 것이 가능해진다. 즉, X선 조사에 의한 용량 및 전계의 변동에 대하여 높은 내성을 갖는 수광 소자를 실현하는 것이 가능해진다.
(2-3. 변형예 3)
도 13은 본 개시의 변형예 3에 관한 수광 소자(수광 소자(1C))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 상기 변형예 1 및 변형예 2에서는, 배선층(22)로서, 애노드(13A)와 드레인(13B) 사이에서 가드 링(13C)의 일부를 덮는 배선을 사용한 예를 나타냈지만, 배선층(22)의 패턴은 이것에 한정되는 것은 아니다.
예를 들어, 도 13에 도시한 바와 같이, 애노드(13A)와 드레인(13B) 사이로부터 모든 가드 링(13C)을 덮는, 환언하면, 애노드(13A)의 상방을 제외하고, 인접하는 단위 화소 P 사이를 연속해서 연장되는 배선층을 마련하고, 이것을 배선층(22)으로서 사용하도록 해도 된다. 이 경우에 있어서도, 상기 제1 실시 형태와 마찬가지로, X선이 조사되었을 때에 반도체 기판(11)의 표면 S1의 계면에 생성되는 정의 고정 전하의 증가가 저감된다. 따라서, 반도체 기판(11)의 표면 S1의 계면에 있어서의 전계의 변동을 저감하는 것이 가능해진다. 즉, X선 조사에 의한 용량 및 전계의 변동에 대하여 높은 내성을 갖는 수광 소자를 실현하는 것이 가능해진다.
(2-4. 변형예 4)
도 14는 본 개시의 변형예 4에 관한 수광 소자(수광 소자(1D))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 도 15는 도 14에 나타낸 배선층(22)의 평면 패턴을 모식적으로 나타낸 것이다. 상기 변형예 2에서는, 애노드(13A)의 상방을 제외하고, 인접하는 단위 화소 P의 사이를 연속해서 균일하게 연장되는 배선층을 배선층(22)로서 사용한 예를 나타냈지만, 이 배선층은, 예를 들어 도 15에 나타낸 바와 같은 격자상으로 패턴되어 있어도 된다.
(2-5. 변형예 5)
도 16은 본 개시의 변형예 5에 관한 수광 소자(수광 소자(1E))의 단면 구성의 일례를 나타낸 것이다. 도 16에 도시한 바와 같이, 게이트 전극(21)과 배선층(22)은 단락시켜도 된다. 이에 의해, 절연층(15) 내에 있어서 Z축 방향으로 연신하는 배선수 및 단자수를 삭감하는 것이 가능해진다.
(2-6. 변형예 6)
도 17은 본 개시의 변형예 6에 관한 수광 소자(수광 소자(1F))의 단면 구성의 일례를 나타낸 것이다. 도 17에 도시한 바와 같이, 게이트 전극(21)과 배선층(22)과 함께 드레인(13B)을 단락시켜도 된다. 이에 의해, 절연층(15) 내에 있어서 Z축 방향으로 연신하는 배선수 및 단자수를 더욱 삭감하는 것이 가능해진다.
<3. 제2 실시 형태>
도 18은 본 개시의 제2 실시 형태에 따른 수광 소자(수광 소자(2))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 수광 소자(2)는, 상기 제1 실시 형태와 마찬가지로, 예를 들어 반도체 기판(11)의 표면과 이면 사이에 역 바이어스를 인가하는 PIN형 포토다이오드로 이루어지고, 예를 들어 방사선(예를 들어, α선, β선, γ선 및 X선 등)에 기초하여 피사체의 정보를 판독하는(피사체를 촬상하는) 방사선 촬상 소자(예를 들어, X선 촬상 소자(100))나 전자파 검출 장치에 있어서 하나의 화소(단위 화소 P)을 구성하는 것이다.
수광 소자(2)는, 예를 들어 n형의 반도체 기판(11)의 표면 S1의 계면에 p형 도전형 영역(13)이 부분적으로 형성되고, 표면 S1과는 반대측의 면(이면 S2)의 계면에 n형 도전층(12)이 형성되어 있다. p형 도전형 영역(13)은 복수의 영역으로 구성되어 있고, 수광 소자(2)는, 예를 들어 애노드(13A)를 구성하는 영역과, 드레인(13B)을 구성하는 영역과, 가드 링(13C)을 구성하는 영역을 갖고 있다. 수광 소자(2)는, 또한 반도체 기판(11)의 내부에 매립층(14)으로서 n형 도전형 영역이 형성되어 있다. 본 실시 형태의 수광 소자(2)는, 또한 p형 도전형 영역(13) 측과는 반대측의 반도체 기판(11)의 내부의 매립층(14)과 대향하는 위치에 배리어층(23)이 형성되어 있다.
배리어층(23)은, 광전 변환에 의해 반도체 기판(11) 내에 발생한 캐리어(여기서는, 신호 전하(정공))이 드레인(13B)이나 가드 링(13C)으로 전송되는 것을 방지하기 위한 것이다. 또한, 배리어층(23)은, 광전 변환에 의해 반도체 기판(11) 내에 발생한 캐리어가 가드 링(13C)으로부터 드레인(13B)에 소실하지 않도록 하기 위한 것이다. 배리어층(23)은, 상기한 바와 같이 p형 도전형 영역(13) 측과는 반대측의 반도체 기판(11)의 내부의 매립층(14)과 대향하는 위치에 마련된 p형 도전형 영역(제4의 제1 도전형 영역)이다. 이 p형 도전형 영역의 불순물(예를 들어, B(붕소))농도는, 공핍화되도록, 애노드(13A), 드레인(13B) 및 가드 링(13C)을 형성하는 p형 도전형 영역의 불순물 농도보다 낮고, 예를 들어 1e10㎝-2 내지 1e12㎝-2 정도의 저농도로 되어 있다.
수광 소자(1) 등에서는, 반도체 기판(11)의 내부의 p형 도전형 영역(13)의 근방에 매립층(14)이 형성되어 있다. 이 매립층(14)은, 본 실시 형태의 배리어층(23)과 마찬가지로, 광전 변환에 의해 반도체 기판(11) 내에 발생한 캐리어(신호 전하(정공))가 드레인(13B)이나 가드 링(13C)으로 전송되는 것을 방지하기 위한 것이다. 매립층(14)은, n형의 반도체 기판(11)보다 고농도의 n형의 불순물을 포함하는 n형 도전형 영역이며, 반도체 기판(11)의 n형의 불순물 농도와, 매립층(14)의 n형의 불순물 농도의 농도차에 의한 포텐셜 배리어이다. 이 때문에, 반도체 기판(11)의 불순물 농도에 변동이 발생한 경우, 원하는 효과를 얻지 못할 우려가 있다. 매립층(14)에 의한 포텐셜 배리어는, 매립층(14)를 구성하는 n형 도전형 영역의 불순물 농도를 높게 함으로써 강화할 수는 있지만, 그 경우, 매립층(14) 및 반도체 기판(11)의 표면 S1의 포텐셜이 상승하여, 반도체 기판(11)의 표면 S1의 내압이 저하되어버린다.
이에 반해 본 실시 형태의 수광 소자(2)에서는, p형 도전형 영역(13) 측과는 반대측의 반도체 기판(11)의 내부의 매립층(14)과 대향하는 위치에 p형 도전형 영역으로 이루어지는 배리어층(23)을 마련하도록 했다. 이에 의해, 광전 변환에 의해 반도체 기판(11) 내에 발생한 캐리어(여기서는, 신호 전하(정공))에 대한 포텐셜 배리어가 강화되어, 신호 전하(정공)가 드레인(13B)이나 가드 링(13C)으로 전송되는 것을 보다 방지하는 것이 가능해진다. 따라서, 반도체 기판(11) 내에서 발생한 신호 전하(정공)의 전송 효율을 더욱 향상시키는 것이 가능해진다.
또한, 본 실시 형태에서는, 배리어층(23)을 공핍화 가능한 저농도의 p형 도전형 영역으로 했으므로, 수평 방향(예를 들어, XY 평면 방향)의 전계의 형성은 저해되지 않는다. 따라서, 신호 전하(정공)의 전송 효율의 저하를 방지할 수 있음과 함께, 인접하는 단위 화소 P간에 있어서의 혼색의 발생을 억제할 수 있다. 또한, 애노드(13A)의 용량의 증가에 의한 변환 효율의 저하에 의한 SN비의 열화도 방지하는 것이 가능해진다.
<4. 변형예>
(4-1. 변형예 7)
도 19는 본 개시의 변형예 7에 관한 수광 소자(수광 소자(2A))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 수광 소자(2A)는, 상기 제1 실시 형태와 마찬가지로, 예를 들어 반도체 기판(11)의 표면과 이면 사이에 역 바이어스를 인가하는 PIN형 포토다이오드로 이루어지고, 예를 들어 방사선(예를 들어, α선, β선, γ선 및 X선 등)에 기초하여 피사체의 정보를 판독하는(피사체를 촬상하는) 방사선 촬상 소자(예를 들어, X선 촬상 소자(100))나 전자파 검출 장치에 있어서 하나의 화소(단위 화소 P)를 구성하는 것이다. 본 변형예의 수광 소자(2A)는, 배리어층(23)을 단위 화소 P 전체에 연장 형성하고, 또한 애노드(13A)와 접속한 점이, 상기 제2 실시 형태와는 다르다.
이와 같이 본 변형예에서는, 단위 화소 P 전체에 배리어층(23)을 형성하고, 배리어층(23)과 애노드(13A)를 접속했으므로, 상기 제2 실시 형태의 효과와 비교하고, 신호 전하(정공)가 드레인(13B)이나 가드 링(13C)으로 전송되는 것을 더욱 방지하는 것이 가능해진다.
(4-2. 변형예 8)
도 20은 본 개시의 변형예 8에 관한 수광 소자(수광 소자(2B))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 단위 화소 P 전체에 연장되는 배리어층(23)은, 또한 면 내에 불순물 농도가 다른 p형 불순물 영역을 갖고 있어도 된다. 구체적으로는, 애노드(13A)와의 접속부 및 그 주위에 다른 영역보다 높은 불순물 농도를 갖는 p형 반도체 영역을 형성하도록 해도 된다. 이에 의해, 상기 제2 실시 형태의 효과에 더해서, 수평 방향(예를 들어, XY 평면 방향)의 전계의 형성이 촉진되도록 되어, 애노드(13A)에의 신호 전하(정공)의 전송 효율을 향상시키는 것이 가능해진다.
<5. 제3 실시 형태>
도 21은 본 개시의 제3 실시 형태에 따른 수광 소자(수광 소자(3))의 단면 구성의 일례를 모식적으로 나타낸 것이다. 수광 소자(3)는, 상기 제1 실시 형태와 마찬가지로, 예를 들어 반도체 기판(11)의 표면과 이면 사이에 역 바이어스를 인가하는 PIN형 포토다이오드로 이루어지고, 예를 들어 방사선(예를 들어, α선, β선, γ선 및 X선 등)에 기초하여 피사체의 정보를 판독하는(피사체를 촬상하는) 방사선 촬상 소자(예를 들어, X선 촬상 소자(100))나 전자파 검출 장치에 있어서 하나의 화소(단위 화소 P)를 구성하는 것이다.
본 실시 형태의 수광 소자(3)는, 상기 제1 실시 형태 등의 기술과 제2 실시 형태 등의 기술을 조합한 것이다. 즉, 수광 소자(3)는, 애노드(13A)와 드레인(13B) 사이의 절연층(15) 내에 마련된, 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11)의 표면 S1 계면에 전계를 인가하거나, 또는 애노드(13A)와 드레인(13B) 사이의 반도체 기판(11) 상에 마련되는 절연층(15)의 체적을 감소시키는 게이트 전극(21) 및 배선층(22)과, p형 도전형 영역(13) 측과는 반대측의 반도체 기판(11)의 내부에 마련된 매립층(14)과 대향하는 배리어층(23)을 갖고 있다.
이에 의해, 본 실시 형태의 수광 소자(3)에서는, X선 조사에 의한 용량 및 전계의 변동에 대한 내성을 향상시키면서, 반도체 기판(11) 내에서 발생한 신호 전하(정공)의 전송 효율을 향상시키는 것이 가능해진다.
<6. 적용예>
도 22는 상기 제1 내지 제3 실시 형태 및 변형예 1 내지 8에 있어서 설명한 수광 소자(예를 들어, 수광 소자(1))를 사용한 전자 기기의 일례로서의 X선 촬상 소자(100)의 기능 구성을 나타낸 것이다. X선 촬상 소자(100)는, 예를 들어 입사하는 방사선 Rrad(예를 들어 α선, β선, γ선, X선 등)에 기초하여 피사체의 정보를 판독하는(피사체를 촬상하는) 것이다. 이 X선 촬상 소자(100)는, 화소부(화소 영역(110A))를 구비함과 함께, 이 화소 영역(110A)의 구동 회로(주변 회로부)로서, 행 주사부(121), A/D 변환부(122), 열 주사부(123) 및 시스템 제어부(124)를 구비하고 있다.
(화소 영역(110A))
화소 영역(110A)은, 방사선에 기초하여 신호 전하를 발생시키는 복수의 단위 화소(촬상 화소) P를 구비한 것이다. 복수의 단위 화소 P는, 행렬상(매트릭스상)으로 2차원 배치되어 있다. 또한, 도 1에 도시한 바와 같이, 화소 영역(110A) 내에 있어서의 수평 방향(행 방향)을 「H」 방향이라 하고, 수직 방향(열 방향)을 「V」 방향이라 하자.
(행 주사부(121))
행 주사부(121)는, 후술하는 시프트 레지스터 회로나 소정의 논리 회로 등을 포함해서 구성되어 있고, 화소 영역(110A) 내의 복수의 단위 화소 P에 대하여 행 단위(수평 라인 단위)로 구동(선 순차 주사)을 행하는 화소 구동부(행 주사 회로)이다. 구체적으로는, 행 주사부(121)는, 각 단위 화소 P의 읽어내기 동작이나 리셋 동작 등의 촬상 동작을 예를 들어 선 순차 주사에 의해 행하는 것이다. 또한, 선 순차 주사는, 읽어내기 제어선 Lread를 통해 전술한 행 주사 신호를 각 단위 화소 P에 공급함으로써 행해진다.
(A/D 변환부(122))
A/D 변환부(122)는, 복수(여기서는 4개)의 신호선 Lsig마다 1개 마련된 복수의 열 선택부(125)를 갖고 있고, 신호선 Lsig을 통해 입력된 신호 전압(신호 전하에 따른 전압)에 기초하여 A/D 변환(아날로그/ 디지털 변환)을 행하는 것이다. 이에 의해, 디지털 신호로 이루어지는 출력 데이터 Dout(촬상 신호)이 생성되어, 외부로 출력된다.
각 열 선택부(125)는, 예를 들어 도 23에 도시한 바와 같이, 차지 앰프(172), 용량 소자(콘덴서 혹은 피드백 용량 소자 등) C1, 스위치 SW1, 샘플 홀드(S/H) 회로(173), 4개의 스위치 SW2를 포함하는 멀티플렉서 회로(선택 회로)(174) 및 A/D 컨버터(175)를 갖고 있다. 이들 중, 차지 앰프(172), 용량 소자 C1, 스위치 SW1, S/H 회로(173) 및 스위치 SW2는 각각, 신호선 Lsig마다 마련되어 있다. 멀티플렉서 회로(174) 및 A/D 컨버터(175)는 열 선택부(125)마다 마련되어 있다. 또한, 차지 앰프(172), 용량 소자 C1 및 스위치 SW1은 차지 앰프 회로를 구성하는 것이다.
차지 앰프(172)는, 신호선 Lsig로부터 읽어내진 신호 전하를 전압으로 변환(Q-V 변환)하기 위한 앰프(증폭기)이다. 이 차지 앰프(172)에서는, 마이너스측(-측)의 입력 단자에 신호선 Lsig의 일단부가 접속되고, 플러스측(+측)의 입력 단자에는 소정의 리셋 전압 Vrst가 입력되도록 되어 있다. 차지 앰프(172)의 출력 단자와 마이너스측의 입력 단자 사이는, 용량 소자 C1과 스위치 SW1의 병렬 접속 회로를 통해 귀환 접속(피드백 접속)되어 있다. 즉, 용량 소자 C1의 한쪽의 단자가 차지 앰프(172)의 마이너스측 입력 단자에 접속되고, 다른 쪽의 단자가 차지 앰프(172)의 출력 단자에 접속되어 있다. 마찬가지로, 스위치 SW1의 한쪽의 단자가 차지 앰프(172)의 마이너스측 입력 단자에 접속되고, 다른 쪽의 단자가 차지 앰프(172)의 출력 단자에 접속되어 있다. 또한, 이 스위치 SW1의 온·오프 상태는, 시스템 제어부(124)로부터 앰프 리셋 제어선 Lcarst를 통해 공급되는 제어 신호(앰프 리셋 제어 신호)에 의해 제어된다.
S/H 회로(173)는 차지 앰프(172)와 멀티플렉서 회로(174)(스위치 SW2) 사이에 배치되어 있고, 차지 앰프(172)로부터의 출력 전압 Vca를 일시적으로 유지하기 위한 회로이다.
멀티플렉서 회로(174)는 열 주사부(123)에 의한 주사 구동을 따라서 4개의 스위치 SW2 중 1개가 순차 온 상태로 되는 것에 의해, 각 S/H 회로(173)와 A/D 컨버터(175) 사이를 선택적으로 접속 또는 차단하는 회로이다.
A/D 컨버터(175)는, 스위치 SW2를 통해 입력된 S/H 회로(173)로부터의 출력 전압에 대하여 A/D 변환을 행함으로써, 상기한 출력 데이터 Dout를 생성해서 출력하는 회로이다.
(열 주사부(123))
열 주사부(123)는, 예를 들어 도시하지 않은 시프트 레지스터나 어드레스 디코더 등을 포함해서 구성되어 있고, 상기한 열 선택부(125) 내의 각 스위치 SW2를 주사하면서 차례로 구동하는 것이다. 이러한 열 주사부(123)에 의한 선택 주사에 의해, 신호선 Lsig의 각각을 통해 읽어내진 각 단위 화소 P의 신호(상기 출력 데이터 Dout)가, 차례로 외부로 출력되도록 되어 있다.
(시스템 제어부(124))
시스템 제어부(124)는, 행 주사부(121), A/D 변환부(122) 및 열 주사부(123)의 각 동작을 제어하는 것이다. 구체적으로는, 시스템 제어부(124)는, 전술한 각종 타이밍 신호(제어 신호)를 생성하는 타이밍 제너레이터를 갖고 있고, 이 타이밍 제너레이터에 있어서 생성되는 각종 타이밍 신호를 기초로, 행 주사부(121), A/D 변환부(122) 및 열 주사부(123)의 구동 제어를 행한다. 이 시스템 제어부(124)의 제어에 기초하여, 행 주사부(121), A/D 변환부(122) 및 열 주사부(123)가 각각 화소 영역(110A) 내의 복수의 단위 화소 P에 대한 촬상 구동(선 순차 촬상 구동)을 행함으로써, 화소 영역(110A)으로부터 출력 데이터 Dout가 취득되도록 되어 있다.
이상, 제1 내지 제3 실시 형태 및 변형예 1 내지 8 그리고 적용예를 들어 설명했지만, 본 개시 내용은 상기 실시 형태 등에 한정되는 것은 아니고, 여러 가지 변형이 가능하다. 예를 들어, 상기 실시 형태 등에서는, 신호 전하로서 정공을 사용한 예를 나타냈지만, 전자를 신호 전하로서 사용하도록 해도 된다. 또한, 그 경우에는, 각 부재의 도전형은 각각 역의 도전형이 된다.
또한, 상기 실시 형태 등에 있어서 설명한 수광 소자(1)의 층 구성은 일례이며, 또 다른 층을 구비하고 있어도 된다. 또한, 각 층의 재료나 두께도 일례이며, 상술한 것에 한정되는 것은 아니다. 또한, 상기 적용예에서는 X선 촬상 소자(100)를 예로 들었지만, 상기 실시 형태 등에 있어서 설명한 수광 소자(1)는, X선에 한하지 않는 방사선 촬상 소자나 전자파 검출 장치에도 적용할 수 있다.
또한, 본 명세서 중에 기재된 효과는 어디까지나 예시이며 한정되는 것이 아니고, 또한 다른 효과가 있어도 된다.
또한, 본 개시는 이하와 같은 구성을 취하는 것도 가능하다. 이하의 구성의 본 기술에 따르면, 광전 변환 영역을 포함하는 반도체 기판의 제1 면의 계면에, 제1 전극에 접속된 제1의 제1 도전형 영역 및 제2 전극에 접속된 제2의 제1 도전형 영역을 마련하고, 적어도 이 제1의 제1 도전형 영역과, 제2의 제1 도전형 영역 사이의, 반도체 기판의 제1 면의 상방에 제1 면의 계면에 전계를 인가하는 도전막을 마련하도록 했다. 이에 의해, 제1 면의 계면 근방이 있어서의 고정 전하의 발생 및 계면 준위의 발생이 억제되도록 된다. 따라서, X선 조사에 의한 용량 및 전계의 변동에 대한 내성을 향상시키는 것이 가능해진다. 이에 더해서, 암전류의 발생을 저감하는 것이 가능해진다.
(1)
광전 변환 영역을 포함하는 반도체 기판과,
상기 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과,
적어도 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의, 상기 제1 면의 상방에 마련된 도전막
을 구비한 수광 소자.
(2)
상기 도전막은, 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의 상기 제1 면의 계면에 전계를 인가하는, 상기 (1)에 기재된 수광 소자.
(3)
상기 반도체 기판의 상기 제1 면측에 마련된 절연층을 더 갖고,
상기 도전막은, 상기 반도체 기판의 상기 제1 면에 마련된 게이트 전극 및 상기 절연층 내에 마련된 배선층의 적어도 한쪽에 의해 형성되어 있는, 상기 (1) 또는 (2)에 기재된 수광 소자.
(4)
상기 게이트 전극과, 상기 배선층은 서로 전기적으로 접속되어 있는, 상기 (3)에 기재된 수광 소자.
(5)
상기 게이트 전극과, 상기 배선층과, 상기 제2의 제1 도전형 영역은 서로 전기적으로 접속되어 있는, 상기 (3)에 기재된 수광 소자.
(6)
상기 배선층은, 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이로부터 상기 제3의 제1 도전형 영역의 상방까지 연속 또는 단속적으로 형성되어 있는, 상기 (3) 내지 (5) 중 어느 하나에 기재된 수광 소자.
(7)
상기 게이트 전극은, 반도체 재료를 사용해서 형성되어 있고, 불순물 농도가 다른 제1 영역 및 제2 영역을 갖고 있는, 상기 (3) 내지 (6) 중 어느 하나에 기재된 수광 소자.
(8)
상기 제1 영역은, 상기 제2 영역보다 불순물 농도가 낮고, 상기 제1의 제1 도전형 영역의 근방에 마련되어 있는, 상기 (7)에 기재된 수광 소자.
(9)
상기 제1 영역은, 상기 제2 영역보다 불순물 농도가 낮고, 상기 제2 영역의 주위에 마련되어 있는, 상기 (7)에 기재된 수광 소자.
(10)
상기 제1 영역은, 상기 제2 영역보다 불순물 농도가 낮고, 상기 제1 면측으로부터 상기 제1 영역 및 상기 제2 영역의 순으로 적층되어 있는, 상기 (7)에 기재된 수광 소자.
(11)
상기 반도체 기판 내에 매립되어 형성되고, 상기 제2의 제1 도전형 영역 및 상기 제3의 제1 도전형 영역과 대향하는 제2 도전형 영역을 더 갖는, 상기 (1) 내지 (10) 중 어느 하나에 기재된 수광 소자.
(12)
상기 반도체 기판 내에 매립되어 형성되고, 상기 반도체 기판의 상기 제1 면과 대향하는 제2 면측에 있어서 상기 제2 도전형 영역과 대향하는 제4의 제1 도전형 영역을 더 갖는, 상기 (11)에 기재된 수광 소자.
(13)
상기 제4의 제1 도전형 영역은, 상기 제1의 제1 도전형 영역의 하방까지 연장되고, 상기 제1의 제1 도전형 영역과 접속되어 있는, 상기 (12)에 기재된 수광 소자.
(14)
상기 제4의 제1 도전형 영역은, 불순물 농도가 다른 영역을 갖고 있는, 상기 (13)에 기재된 수광 소자.
(15)
상기 반도체 기판은 제2 도전형을 가짐과 함께, 상기 제1 면과 대향하는 제2 면의 계면에 제2 도전형층을 더 갖고,
상기 제2 도전형층 및 상기 제2 도전형 영역은, 상기 반도체 기판보다 불순물 농도가 높은, 상기 (11) 내지 (14) 중 어느 하나에 기재된 수광 소자.
(16)
상기 반도체 기판은 진성 반도체에 의해 구성되어 있는, 상기 (1) 내지 (15) 중 어느 하나에 기재된 수광 소자.
(17)
X선에 기초한 신호 전하를 발생시키는 복수의 수광 소자를 구비하고,
상기 수광 소자는,
광전 변환 영역을 포함하는 반도체 기판과,
상기 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과,
적어도 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의, 상기 제1 면의 상방에 마련된 도전막
을 갖는 X선 촬상 소자.
(18)
복수의 화소가 배열된 화소 영역과,
상기 화소 영역의 주위에 마련된 주변 영역을 갖고,
상기 반도체 기판은, 상기 화소 영역에 공핍 영역을, 상기 주변 영역에 중성 영역을 갖는 상기 (17)에 기재된 X선 촬상 소자.
(19)
상기 수광 소자는 상기 복수의 화소마다 마련되고, 상기 반도체 기판의 상기 제1 면과 상기 제1 면과 대향하는 제2 면 사이에 역 바이어스를 인가하는 pn 접합형 수광 소자인, 상기 (18)에 기재된 X선 촬상 소자.
(20)
X선 촬상 소자를 구비하고,
상기 X선 촬상 소자는, X선에 기초한 신호 전하를 발생시키는 복수의 수광 소자를 갖고,
상기 수광 소자는,
광전 변환 영역을 포함하는 반도체 기판과,
상기 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과,
적어도 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의, 상기 제1 면의 상방에 마련된 도전막
을 구비하는 전자 기기.
(21)
광전 변환 영역을 포함하는 반도체 기판과,
상기 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과,
상기 제1 면의 계면에 있어서, 상기 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과,
상기 반도체 기판 내에 매립되어 형성되고, 상기 제2의 제1 도전형 영역 및 상기 제3의 제1 도전형 영역과 대향하는 제2 도전형 영역과,
상기 반도체 기판 내에 매립되어 형성되고, 상기 반도체 기판의 상기 제1 면과 대향하는 제2 면측에 있어서 상기 제2 도전형 영역과 대향하는 제4의 제1 도전형 영역
을 구비한 수광 소자.
(22)
상기 제4의 제1 도전형 영역은, 상기 제1의 제1 도전형 영역의 하방까지 연장되고,
상기 제1의 제1 도전형 영역과 상기 제4의 제1 도전형 영역은 전기적으로 접속되어 있는, 상기 (21)에 기재된 수광 소자.
(23)
상기 제4의 제1 도전형 영역은, 불순물 농도가 다른 영역을 갖고 있는, 상기 (21) 또는 (22)에 기재된 수광 소자.
본 출원은 일본특허청에 있어서 2021년 4월 28일에 출원된 일본특허 출원번호 제2021-075731호를 기초로 해서 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 따라, 다양한 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있지만, 그들은 첨부한 청구범위나 그 균등물의 범위에 포함되는 것인 것이 이해된다.

Claims (20)

  1. 광전 변환 영역을 포함하는 반도체 기판과,
    상기 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과,
    상기 제1 면의 계면에 있어서, 상기 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과,
    상기 제1 면의 계면에 있어서, 상기 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과,
    적어도 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의, 상기 제1 면의 상방에 마련된 도전막
    을 구비한 수광 소자.
  2. 제1항에 있어서,
    상기 도전막은, 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의 상기 제1 면의 계면에 전계를 인가하는, 수광 소자.
  3. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 면측에 마련된 절연층을 더 갖고,
    상기 도전막은, 상기 반도체 기판의 상기 제1 면에 마련된 게이트 전극 및 상기 절연층 내에 마련된 배선층의 적어도 한쪽에 의해 형성되어 있는, 수광 소자.
  4. 제3항에 있어서,
    상기 게이트 전극과, 상기 배선층은 서로 전기적으로 접속되어 있는, 수광 소자.
  5. 제3항에 있어서,
    상기 게이트 전극과, 상기 배선층과, 상기 제2의 제1 도전형 영역은 서로 전기적으로 접속되어 있는, 수광 소자.
  6. 제3항에 있어서,
    상기 배선층은, 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이로부터 상기 제3의 제1 도전형 영역의 상방까지 연속 또는 단속적으로 형성되어 있는, 수광 소자.
  7. 제3항에 있어서,
    상기 게이트 전극은, 반도체 재료를 사용해서 형성되어 있고, 불순물 농도가 다른 제1 영역 및 제2 영역을 갖고 있는, 수광 소자.
  8. 제7항에 있어서,
    상기 제1 영역은, 상기 제2 영역보다 불순물 농도가 낮고, 상기 제1의 제1 도전형 영역의 근방에 마련되어 있는, 수광 소자.
  9. 제7항에 있어서,
    상기 제1 영역은, 상기 제2 영역보다 불순물 농도가 낮고, 상기 제2 영역의 주위에 마련되어 있는, 수광 소자.
  10. 제7항에 있어서,
    상기 제1 영역은, 상기 제2 영역보다 불순물 농도가 낮고, 상기 제1 면측으로부터 상기 제1 영역 및 상기 제2 영역의 순으로 적층되어 있는, 수광 소자.
  11. 제1항에 있어서,
    상기 반도체 기판 내에 매립되어 형성되고, 상기 제2의 제1 도전형 영역 및 상기 제3의 제1 도전형 영역과 대향하는 제2 도전형 영역을 더 갖는, 수광 소자.
  12. 제11항에 있어서,
    상기 반도체 기판 내에 매립되어 형성되고, 상기 반도체 기판의 상기 제1 면과 대향하는 제2 면측에 있어서 상기 제2 도전형 영역과 대향하는 제4의 제1 도전형 영역을 더 갖는, 수광 소자.
  13. 제12항에 있어서,
    상기 제4의 제1 도전형 영역은, 상기 제1의 제1 도전형 영역의 하방까지 연장되고, 상기 제1의 제1 도전형 영역과 접속되어 있는, 수광 소자.
  14. 제13항에 있어서,
    상기 제4의 제1 도전형 영역은, 불순물 농도가 다른 영역을 갖고 있는, 수광 소자.
  15. 제11항에 있어서,
    상기 반도체 기판은 제2 도전형을 가짐과 함께, 상기 제1 면과 대향하는 제2 면의 계면에 제2 도전형층을 더 갖고,
    상기 제2 도전형층 및 상기 제2 도전형 영역은, 상기 반도체 기판보다 불순물 농도가 높은, 수광 소자.
  16. 제1항에 있어서,
    상기 반도체 기판은 진성 반도체에 의해 구성되어 있는, 수광 소자.
  17. X선에 기초한 신호 전하를 발생시키는 복수의 수광 소자를 구비하고,
    상기 수광 소자는,
    광전 변환 영역을 포함하는 반도체 기판과,
    상기 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과,
    상기 제1 면의 계면에 있어서, 상기 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과,
    상기 제1 면의 계면에 있어서, 상기 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과,
    적어도 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의, 상기 제1 면의 상방에 마련된 도전막
    을 갖는 X선 촬상 소자.
  18. 제17항에 있어서,
    복수의 화소가 배열된 화소 영역과,
    상기 화소 영역의 주위에 마련된 주변 영역을 갖고,
    상기 반도체 기판은, 상기 화소 영역에 공핍 영역을, 상기 주변 영역에 중성 영역을 갖는, X선 촬상 소자.
  19. 제18항에 있어서,
    상기 수광 소자는 상기 복수의 화소마다 마련되고, 상기 반도체 기판의 상기 제1 면과 상기 제1 면과 대향하는 제2 면 사이에 역 바이어스를 인가하는 pn 접합형 수광 소자인, X선 촬상 소자.
  20. X선 촬상 소자를 구비하고,
    상기 X선 촬상 소자는, X선에 기초한 신호 전하를 발생시키는 복수의 수광 소자를 갖고,
    상기 수광 소자는,
    광전 변환 영역을 포함하는 반도체 기판과,
    상기 반도체 기판의 제1 면의 계면에 마련됨과 함께, 제1 전극에 접속된 제1의 제1 도전형 영역과,
    상기 제1 면의 계면에 있어서, 상기 제1의 제1 도전형 영역의 주위에 마련됨과 함께, 제2 전극에 접속된 제2의 제1 도전형 영역과,
    상기 제1 면의 계면에 있어서, 상기 제2의 제1 도전형 영역의 주위에 마련됨과 함께, 전기적으로 부유 상태의 제3의 제1 도전형 영역과,
    적어도 상기 제1의 제1 도전형 영역과 상기 제2의 제1 도전형 영역 사이의, 상기 제1 면의 상방에 마련된 도전막
    을 구비하는 전자 기기.
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