WO2022230499A1 - 受光素子およびｘ線撮像素子ならびに電子機器 - Google Patents

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light receiving
conductivity
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宇記 初井
隆宏 河村
裕樹 唐仁原
和伸 太田
徹 白方
晃 岩田
厚博 安藤
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ソニーセミコンダクタソリューションズ株式会社
国立研究開発法人理化学研究所
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    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type

Definitions

  • the present disclosure relates to, for example, a light-receiving element suitable for X-ray imaging for medical use and non-destructive inspection, an X-ray imaging element including the same, and an electronic device.
  • Solid-state imaging devices are used in a variety of applications, such as imaging devices such as digital still cameras and video cameras, electronic devices such as mobile terminal devices having an imaging function, and electromagnetic wave sensors that detect various wavelengths other than visible light.
  • a solid-state imaging device has an APS (Active Pixel Sensor) equipped with an amplifying element for each pixel.
  • complementary MOS) image sensors (CIS) are widely used.
  • a light-receiving element PIN photodiode
  • FD floating diffusion
  • Such a light receiving element has a simple structure and is easy to manufacture. Also, any potential difference can be applied to the pn junction forming the photoelectric conversion region. Therefore, it is easy to increase the thickness of the photoelectric conversion region.
  • the light-receiving element used in the X-ray imaging element is required to have improved resistance to fluctuations in capacitance and electric field due to X-ray irradiation.
  • a light receiving element includes a semiconductor substrate including a photoelectric conversion region, and a first first conductivity type region provided at an interface between a first surface of the semiconductor substrate and connected to a first electrode. and a second first conductivity type region provided around the first first conductivity type region and connected to the second electrode at the interface of the first surface, and at the interface of the first surface , an electrically floating third first conductivity type region provided around the second first conductivity type region, and at least the first first conductivity type region and the second first conductivity type region; and a conductive film provided above the first surface.
  • An X-ray imaging element includes a plurality of light receiving elements according to the embodiment of the present disclosure, which generate signal charges based on X-rays.
  • An electronic device includes the X-ray imaging device according to the embodiment of the present disclosure.
  • the first electrode is connected to the interface of the first surface of the semiconductor substrate including the photoelectric conversion region. a first first conductivity type region and a second first conductivity type region connected to the second electrode, wherein at least the first first conductivity type region and the second first conductivity type region A conductive film is provided above the first surface of the semiconductor substrate between the substrates. This suppresses generation of fixed charges and generation of interface states in the vicinity of the first surface between the first first-conductivity-type region and the second first-conductivity-type region during X-ray irradiation.
  • FIG. 2 is a schematic plan view showing an example of patterns of p-type conductivity regions and gate electrodes of the light receiving element shown in FIG. 1.
  • FIG. 3 is a schematic plan view showing another example of the pattern of the p-type conductivity type region of the light receiving element shown in FIG. 1.
  • FIG. 3 is a schematic plan view showing another example of the pattern of the p-type conductivity type region of the light receiving element shown in FIG. 1.
  • FIG. 2 is a schematic diagram showing an example of power supply connection to an n-type conductivity type region of the light receiving element shown in FIG. 1.
  • FIG. 3 is a schematic diagram showing another example of power supply connection to the n-type conductivity region of the light receiving element shown in FIG. 1.
  • FIG. 2 is a schematic cross-sectional view showing another example of the configuration of the gate electrode of the light receiving element shown in FIG. 1;
  • FIG. 2 is a schematic cross-sectional view showing another example of the configuration of the gate electrode of the light receiving element shown in FIG. 1;
  • FIG. 2 is a schematic cross-sectional view showing another example of the configuration of the gate electrode of the light receiving element shown in FIG. 1;
  • FIG. 2 is a schematic cross-sectional view showing another example of the configuration of the gate electrode of the light receiving element shown in FIG. 1;
  • FIG. 1 is a schematic cross-sectional view showing another example of the configuration of the gate electrode of the light receiving element shown in FIG. 1;
  • FIG. 2 is a schematic cross-sectional view showing another example of the configuration of the gate electrode of the light receiving element shown in FIG. 1;
  • FIG. 2 is a schematic cross-sectional view showing another example of the configuration of the gate electrode of the light receiving element shown in FIG. 1;
  • FIG. It is a cross-sectional schematic diagram showing an example of a structure of the light receiving element which concerns on the modified example 1 of this indication.
  • 10 is a schematic plan view showing a wiring layer pattern of the light receiving element shown in FIG. 9.
  • FIG. FIG. 11 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to Modification 2 of the present disclosure;
  • 12 is a schematic plan view showing a pattern of a gate electrode and a wiring layer of the light receiving element shown in FIG.
  • FIG. 11 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to Modification 3 of the present disclosure
  • FIG. 11 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to Modification 4 of the present disclosure
  • 15 is a schematic plan view showing a pattern of a gate electrode and a wiring layer of the light receiving element shown in FIG. 14
  • FIG. FIG. 11 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to Modification 5 of the present disclosure
  • FIG. 11 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to Modification 6 of the present disclosure; It is a cross-sectional schematic diagram showing an example of a configuration of a light receiving element according to a second embodiment of the present disclosure.
  • FIG. 12 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to Modification 7 of the present disclosure;
  • FIG. 12 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to Modification 8 of the present disclosure;
  • FIG. 11 is a schematic cross-sectional view showing an example of a configuration of a light receiving element according to a third embodiment of the present disclosure; It is a block diagram showing the structure of an X-ray imaging element.
  • 23 is a block diagram showing a detailed configuration example of a column selection unit shown in FIG. 22;
  • First embodiment an example of a light receiving element in which a gate electrode is provided on a semiconductor substrate between an anode and a drain and an electric field is applied to the interface of the semiconductor substrate
  • Configuration of Light Receiving Element 1-2 Manufacturing method of light receiving element 1-3.
  • Modification 1 (Example of applying an electric field to the interface of a semiconductor substrate using a wiring layer in an insulating layer) 2-2.
  • Modification 2 (an example of applying an electric field to the interface of a semiconductor substrate using a gate electrode and a wiring layer) 2-3.
  • Modification 3 (Other Examples of Wiring Layer Patterns) 2-4.
  • Modified Example 4 (Another Example of Wiring Layer Pattern) 2-5.
  • Modification 5 (example in which the gate electrode and wiring layer are short-circuited) 2-6.
  • Modified example 6 (an example in which the gate electrode, wiring layer, and drain are short-circuited) 3.
  • Second Embodiment (Example of a light receiving element having a barrier layer facing a buried layer on the back surface side of a semiconductor substrate) 4.
  • Modification 4-1 Modification 7 (example in which anode and barrier layer are connected) 4-2.
  • Modification 8 an example in which regions with different impurity concentrations are provided in the barrier layer) 5.
  • Third Embodiment Example of a light receiving element having a barrier layer facing a conductive film for applying an electric field to an interface of a semiconductor substrate and a buried layer 6.
  • FIG. 1 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 1) according to the first embodiment of the present disclosure.
  • the light receiving element 1 is composed of, for example, a PIN (Positive Intrinsic Negative) type photodiode that applies a reverse bias between the front surface and the back surface of the semiconductor substrate 11.
  • a PIN Positive Intrinsic Negative
  • a radiation imaging device for example, an X-ray imaging device 100; see FIG. 22
  • subject information imaging based on radio waves and X-rays, etc.
  • electromagnetic wave detection device for example, an electromagnetic wave detection device.
  • the light receiving element 1 has, for example, a p-type conductivity type region (first conductivity type region) 13 partially formed at the interface of a surface S1 (first surface) of an n-type semiconductor substrate 11, opposite to the surface S1.
  • An n-type conductive layer (second conductive layer) 12 is formed at the interface of the side surface (back surface S2; second surface).
  • the p-type conductivity type region 13 is composed of a plurality of regions, and the light receiving element 1 includes, for example, a region (first first conductivity type region) forming the anode 13A and a region (second first conductivity type region) forming the drain 13B.
  • the light receiving element 1 further includes an n-type conductivity region (second conductivity type region) formed as a buried layer 14 inside the semiconductor substrate 11 .
  • Light-receiving element 1 of the present embodiment further has insulating layer 15 on surface S1 of semiconductor substrate 11. Insulating layer 15 between anode 13A and drain 13B has an insulating layer 15 between anode 13A and drain 13B. or to reduce the volume of the insulating layer 15 provided on the semiconductor substrate 11 between the anode 13A and the drain 13B.
  • the semiconductor substrate 11 is composed of, for example, an n-type, p-type, or i-type (intrinsic semiconductor) semiconductor, and has a pn junction or pin junction serving as a photoelectric conversion region inside.
  • an n-type semiconductor substrate is used as the semiconductor substrate 11, and the p-type conductivity type region (first conductivity type region) 13 is formed at the interface of the surface S1 as described above. formed.
  • the film thickness (hereinafter simply referred to as thickness) of the semiconductor substrate 11 in the lamination direction (Y-axis direction) is, for example, 10 ⁇ m or more and 700 ⁇ m or less.
  • the p-type conductivity type regions 13 are regions containing p-type impurities (p-type impurity regions), and are formed in plurality at the interface of the surface S1 of the semiconductor substrate 11 .
  • p-type conductivity type region 13 has three regions: a region forming anode 13A, a region forming drain 13B, and a region forming guard ring 13C. Each region is spaced apart from each other, and the drain 13B is formed in a ring shape around the anode 13A.
  • the guard ring 13C is formed in a ring shape around the drain 13B.
  • the thickness of the p-type conductivity region 13 depends on the configuration of the unit pixel P, but when the pitch of the unit pixel P is 10 ⁇ m or more and 100 ⁇ m or less, for example, from the interface of the surface S1 of the semiconductor substrate 11, for example, It is formed with a thickness of 2 ⁇ m to 3 ⁇ m.
  • the anode 13A is applied with a voltage for reading out, for example, holes (h+) as signal charges among carriers generated by photoelectric conversion, and is connected to, for example, the electrode 16 (first electrode).
  • the anode 13A is individually formed substantially in the center of the unit pixel P, for example.
  • the planar shape of the anode 13A is not particularly limited, and may be circular (eg, see FIG. 2) or polygonal.
  • the anode 13A for example, partially protrudes toward the rear surface S2 from the bottom surface of the embedding layer 14, which will be described later.
  • the size of the anode 13A depends on the size of the unit pixel P, but is, for example, 0.1 ⁇ m or more and 10 ⁇ m or less when the pitch of the unit pixels P is 10 ⁇ m or more and 100 ⁇ m or less.
  • the drain 13B is applied with a voltage for discharging dark current generated at the interface of the surface S1 when the semiconductor substrate 11 is irradiated with light, and is connected to the electrode 17 (second electrode), for example.
  • the drain 13B is formed in a ring shape around the anode 13A, and the dark current generated at the interface of the surface S1 when the semiconductor substrate 11 is irradiated with light is always discharged from the drain 13B. This can prevent dark current from flowing into the anode 13A.
  • the planar shape of the drain 13B is not particularly limited, and may be an annular shape or a polygonal shape (see FIG. 2, for example).
  • the guard ring 13C is for alleviating electric field concentration on the drain 13B, and at the same time generating a horizontal electric field that assists the transport of signal charges (holes) in the horizontal direction (eg, in the XY plane direction).
  • Guard ring 13C is formed in a ring shape around drain 13B so as to surround anode 13A and drain 13B.
  • the guard ring 13C is electrically floating unlike the anode 13A and the drain 13B.
  • a plurality of guard rings 13C are formed at the interface of the surface S1 of the semiconductor substrate 11, for example. Specifically, as shown in FIGS.
  • the guard ring 13C is composed of, for example, three p-type conductivity regions, and is formed in triplicate (guard rings 13C1, 13C2, 13C3) around the drain 13B. It is By providing a plurality of guard rings 13C in this way, it is possible to disperse electric field concentration at a plurality of locations and at the same time generate a horizontal electric field over a wide area.
  • FIG. 2 shows an example in which the drain 13B and the guard ring 13C are provided continuously around the anode 13A, the present invention is not limited to this. For example, it may be partially cut off as shown in FIG. Alternatively, it may be formed intermittently.
  • the line width of the rings forming the drain 13B and guard ring 13C is, for example, 0.100 ⁇ m or more and 10 ⁇ m or less.
  • the distance between the drain 13B and the guard ring 13C is, for example, 0.100 ⁇ m or more and 10 ⁇ m or less.
  • the distance between the drain 13B and the guard ring 13C and the line width of the drain 13B and the guard ring 13C are not necessarily constant.
  • the drain 13B and the plurality of guard rings 13C are polygonal (for example, rectangular)
  • the drain 13B, the guard ring 13C, and the guard rings 13C1, 13C2, and 13C3 are arranged as shown in FIG.
  • the interval may be formed so that the corner portion (Wb) is wider than the straight portion (Wa). This further reduces the concentration of the electric field at the corners.
  • the n-type conductive layer 12 is a region (n-type impurity region) containing n-type impurities at a higher concentration than the n-type semiconductor substrate 11 and is formed at the interface of the back surface S2 of the semiconductor substrate 11 .
  • the n-type conductive layer 12 is connected to, for example, a power supply VDD (see FIG. 5), and among carriers generated by photoelectric conversion, for example, holes are read out as signal charges through the anode 13A. Electrons (e ⁇ ) are discharged through the type conductive layer 12 .
  • the thickness of the n-type conductive layer 12 depends on the configuration of the unit pixels P, but when the pitch of the unit pixels P is 10 ⁇ m or more and 100 ⁇ m or less, for example, the thickness of the n-type conductive layer 12 is, for example, 1 ⁇ m from the interface of the back surface S2 of the semiconductor substrate 11. is formed with a thickness of
  • FIG. 5 and 6 each show an example of a method of connecting a power supply to the n-type conductive layer 12.
  • FIG. FIG. 5 shows an example in which a transparent electrode 18 is formed on the n-type conductive layer 12, a power supply VDD is connected to this, and a voltage is applied from the back surface S2 side of the semiconductor substrate 11.
  • a neutral region 11N is formed outside a depletion region 11D formed in a semiconductor substrate 11 in a peripheral region 110B around a pixel region 110A in which a plurality of unit pixels P are arranged, for example, in a matrix.
  • This shows an example in which a voltage is applied via the n-type conductivity type region 19 provided at the interface of the surface S1 of the semiconductor substrate 11 via this.
  • the high breakdown voltage guard ring closest to the pixel region 110A is preferably connected to the ground GND.
  • the embedded layer 14 is for preventing carriers (here, signal charges (holes)) generated in the semiconductor substrate 11 by photoelectric conversion from being transferred to the drain 13B and the guard ring 13C.
  • the embedded layer 14 is embedded in the semiconductor substrate 11 , more specifically, in the vicinity of the p-type conductivity region 13 . It is a type region. More specifically, embedded layer 14 is provided in a region of p-type conductivity region 13 corresponding to drain 13B and guard ring 13C, and has an opening in a region facing anode 13A. As a result, signal charges (holes) generated in the semiconductor substrate 11 are efficiently read out from the anode 13A.
  • the embedded layer 14 is formed so as not to be in direct contact with the drain 13B and the guard ring 13C.
  • the thickness of the embedded layer 14 varies depending on the magnitude of the reverse bias voltage applied between the front surface S1 and the back surface S2 of the semiconductor substrate 11, and is, for example, 0.100 ⁇ m or more and 10 ⁇ m or less.
  • the insulating layer 15 is formed on the surface S ⁇ b>1 of the semiconductor substrate 11 .
  • the insulating layer 15 includes, for example, a gate insulating film 15A and an interlayer insulating film 15B formed in this order from the semiconductor substrate 11 side. ).
  • the insulating layer 15 composed of the gate insulating film 15A and the interlayer insulating film 15B is formed using an inorganic insulating material.
  • Inorganic insulating materials include silicon oxide ( SiO2 ), silicon nitride (SiN), aluminum oxide ( Al2O3 ) and hafnium oxide ( HfO2). Insulating layer 15 is formed including at least one of these.
  • the gate electrode 21 is for applying an electric field to the surface S1 interface of the semiconductor substrate 11 between the anode 13A and the drain 13B, as described above. Specifically, an electric field is applied in a direction in which the holes generated in the vicinity of the surface S1 interface of the semiconductor substrate 11 are moved away from the semiconductor substrate 11 . More specifically, a negative (-) voltage is applied to the gate electrode 21 with respect to the potential of the semiconductor substrate 11, thereby causing the surface S1 interface of the semiconductor substrate 11 to have a voltage of, for example, 0.5 MV/cm or more. An electric field is applied. Also, the gate electrode 21 is for reducing the volume of the insulating layer 15 provided on the semiconductor substrate 11 between the anode 13A and the drain 13B, for example. As a result, an increase in positive fixed charge generated near the interface of insulating layer 15 with surface S1 of semiconductor substrate 11 and an increase in the interface level of surface S1 of semiconductor substrate 11 due to X-ray irradiation are reduced.
  • the gate electrode 21 applies an electric field to the surface S1 interface of the semiconductor substrate 11 between the anode 13A and the drain 13B and/or is provided on the semiconductor substrate 11 between the anode 13A and the drain 13B. It is intended to reduce the volume of the insulating layer 15 to be formed, and does not necessarily involve a gate operation, and is hereinafter referred to as a "gate electrode" for convenience.
  • the gate electrode 21 is provided between the anode 13A and the drain 13B via the gate insulating film 15A so as to surround the anode 13A in plan view.
  • the gate electrode 21 can be formed using, for example, polysilicon (poly-Si).
  • the polysilicon forming the gate electrode 21 may be an intrinsic semiconductor containing no impurities, or an impurity semiconductor containing n-type or p-type impurities.
  • the polysilicon forming the gate electrode 21 may have, for example, a plurality of semiconductor regions with different impurity concentrations.
  • the polysilicon may have a first region 21A that contains no impurities or almost no impurities, and a second region 21B that has a higher impurity concentration than the first region 21A.
  • the first region 21A and the second region 21B are formed, for example, as follows.
  • the first region 21A may be formed on the anode 13A side and, for example, the n-type second region 21B may be formed on the drain 13B side.
  • the electric field between the anode 13A and the end portion of the gate electrode 21 on the side of the anode 13A, which may become a dark current source, is relaxed, and the breakdown voltage of the insulating film (gate insulating film 15A) in this portion is prevented from deteriorating. reduced.
  • the first region 21A extends below the n-type second region 21B (between the second region 21B and the gate insulating film 15A) from the side surface on the anode 13A side.
  • the first region 21A and the n-type second region 21B may be stacked in this order from the gate insulating film 15A side.
  • the first region 21A may also be provided on the drain 13B side. This relaxes the electric field between the drain 13B and the end of the gate electrode 21 on the drain 13B side.
  • the entire polysilicon may be the first region 21A, and the n-type second region 21B may be locally provided only at the contact portion with the wiring. As a result, the electric field under the entire gate electrode 21 is further relaxed.
  • the impurities contained in the second region 21B are not limited to n-type impurities. It may be a type impurity region. By using p-type impurities in this manner, the electric field under the gate electrode 21 is further relaxed as compared with the case of using n-type impurities. Degradation can be further reduced.
  • the electrodes 16 and 17, a logic circuit, etc. are formed on the insulating layer 15, and a substrate is arranged.
  • the light receiving element 1 can be manufactured, for example, as follows. First, the n-type conductive layer 12 is formed on the back surface S2 of the semiconductor substrate 11 using the ion implantation technique. Subsequently, after forming a mask on a predetermined region of the surface S1 of the semiconductor substrate 11, an n-type impurity (for example, phosphorus (P)) is doped using an ion implantation technique to form an n-type conductive region (buried layer). 14).
  • n-type impurity for example, phosphorus (P)
  • ion implantation technology is used to dope p-type impurities (for example, boron (B)) to form p-type conductive regions (anode 13A, A drain 13B and a guard ring 13C) are formed.
  • p-type impurities for example, boron (B)
  • p-type conductive regions anode 13A, A drain 13B and a guard ring 13C
  • the gate insulating film 15A is formed on the surface S1 of the semiconductor substrate 11 using, for example, a CVD (Chemical Vapor Deposition) method.
  • the polysilicon film is patterned using, for example, the photolithography method to form a gate electrode between the anode 13A and the drain 13B. 21 is formed. After that, the first region 21A and the second region 21B are appropriately formed in the gate electrode 21 using the ion implantation technique. Finally, the insulating layer 15 is formed by depositing the interlayer insulating film 15B using, for example, the CVD method. Thereby, the light receiving element 1 shown in FIG. 1 is completed.
  • an anode 13A connected to the electrode 16 and a drain 13B connected to the electrode 17 are provided at the interface of the surface S1 of the semiconductor substrate 11 including the photoelectric conversion region.
  • a gate electrode 21 is provided on the surface S1 of the semiconductor substrate 11 between the drain 13B and the gate insulating film 15A. This suppresses the generation of interface states and generation of fixed charges on the surface S1 of the semiconductor substrate 11 between the anode 13A and the drain 13B during X-ray irradiation. This will be explained below.
  • the solid-state imaging device is, for example, an imaging device such as a digital still camera or a video camera, an electronic device such as a mobile terminal device having an imaging function, or an electromagnetic wave sensor that detects various wavelengths other than visible light. etc., are used for various purposes.
  • These solid-state imaging devices widely use CMOS image sensors that read out signal charges accumulated in photodiodes, which are photoelectric conversion elements, via MOS transistors.
  • a unit pixel of a CMOS image sensor includes, for example, a photodiode (PD) having a HAD (Hole Accumulated Diode) structure in a semiconductor substrate, and a floating diffusion region (FD) arranged at a position across a transfer gate from the photodiode. and
  • the unit pixel has, for example, a reset transistor, a select transistor and an amplifier transistor.
  • the unit pixel of the CMOS image sensor there is a structure in which the photoelectric conversion region and the FD are integrated in the semiconductor substrate without having the HAD.
  • This structure is simple and easy to manufacture, and any potential difference can be applied to the pn junction forming the photoelectric conversion region. Therefore, it is easy to thicken the photoelectric conversion region, and taking advantage of this advantage, it is often used in sensors for scientific applications that require high-sensitivity measurement.
  • CMOS image sensor which does not have a HAD and has a structure in which a photoelectric conversion region and an FD are integrated in a semiconductor substrate
  • the surface of the semiconductor substrate is in contact with a depletion layer. is irradiated, the capacitance and the electric field greatly fluctuate due to the generation of fixed charges in the insulating film provided on the semiconductor substrate and its interface. Therefore, there has been a demand for improved resistance to high energy input.
  • the gate electrode 21 is provided on the surface S1 of the semiconductor substrate 11 between the anode 13A and the drain 13B provided on the interface of the surface S1 of the semiconductor substrate 11 with the gate insulating film 15A interposed therebetween. I made it As a result, the volume of the insulating layer 15 provided on the semiconductor substrate 11 between the anode 13A and the drain 13B is reduced, and the interface between the insulating layer 15 and the surface S1 of the semiconductor substrate 11 is reduced by X-ray irradiation. The amount of electron-hole pairs generated in the vicinity is reduced.
  • the gate insulating film 15A is interposed on the surface S1 of the semiconductor substrate 11 between the anode 13A and the drain 13B provided at the interface of the surface S1 of the semiconductor substrate 11. Since the gate electrode 21 is provided, an increase in positive fixed charges generated at the interface of the surface S1 of the semiconductor substrate 11 when X-rays are irradiated is reduced. Therefore, it is possible to reduce fluctuations in the capacitance of the anode and in the electric field at the interface of the surface S1 of the semiconductor substrate 11 . In addition, the generation of interface states on surface S1 of semiconductor substrate 11 is suppressed. Therefore, it is possible to reduce the occurrence of dark current. In other words, it is possible to realize a photodetector that is highly resistant to fluctuations in capacitance and electric field due to X-ray irradiation.
  • the gate electrode 21 is formed using polysilicon, and the first region 21A containing no impurities or almost no impurities in the polysilicon and the first region 21A A semiconductor region 22B having a high impurity concentration is also provided. Specifically, the first region 21A is formed in the vicinity of the anode 13A and the side of the gate insulating film 15A, and the semiconductor region 22B is partially provided. As a result, an increase in dark current due to an excessively strong electric field under the gate electrode 21 and deterioration in breakdown voltage of the gate insulating film 15A are reduced. That is, it is possible to reduce the generation of dark current and improve the withstand voltage of the insulating film while improving the resistance to X-rays.
  • FIG. 9 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 1A) according to Modification 1 of the present disclosure.
  • the light-receiving element 1A is, for example, a PIN-type photodiode that applies a reverse bias between the front surface and the rear surface of the semiconductor substrate 11, as in the first embodiment. , ⁇ -rays, ⁇ -rays, X-rays, etc.).
  • the wiring layer 22 formed in the interlayer insulating film 15B is used to apply an electric field to the interface of the surface S1 of the semiconductor substrate 11, or to apply an electric field to the interface between the anode 13A and the drain.
  • the difference from the first embodiment is that the volume of the insulating layer 15 provided on the semiconductor substrate 11 between 13B is reduced.
  • the wiring layer 22 is for applying an electric field to the interface of the surface S1 of the semiconductor substrate 11 as described above. Then, an electric field of, for example, 0.5 MV/cm or more is applied to the interface of the surface S1 of the semiconductor substrate 11 . Also, the wiring layer 22 is for reducing the volume of the insulating layer 15 provided on the semiconductor substrate 11 between the anode 13A and the drain 13B, for example. The wiring layer 22 is provided in the interlayer insulating film 15B, and extends, for example, from between the anode 13A and the drain 13B to a part of the guard ring 13C, as shown in FIG. The wiring layer 22 is formed using a metal material such as aluminum (Al), copper (Cu), tungsten (W), or the like.
  • the wiring layer 22 provided in the interlayer insulating film 15B is used to form the surface of the semiconductor substrate 11.
  • An electric field is applied to the S1 interface, or the volume of the insulating layer 15 provided on the semiconductor substrate 11 between the anode 13A and the drain 13B is reduced.
  • FIG. 11 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 1B) according to Modification 2 of the present disclosure.
  • FIG. 12 schematically shows a planar pattern of the wiring layer 22 shown in FIG.
  • the wiring layer 22 extending from between the anode 13A and the drain 13B to a part of the guard ring 13C is used to apply an electric field to the surface S1 interface of the semiconductor substrate 11.
  • the volume of the insulating layer 15 provided on the semiconductor substrate 11 between the anode 13A and the drain 13B is reduced has been shown, a configuration obtained by combining the first embodiment and the modification 1 good too.
  • FIG. 13 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 1C) according to Modification 3 of the present disclosure.
  • the wiring layer 22 used is the wiring that covers part of the guard ring 13C from between the anode 13A and the drain 13B. It is not limited.
  • all the guard rings 13C are covered from between the anode 13A and the drain 13B, in other words, they extend continuously between adjacent unit pixels P except above the anode 13A.
  • a wiring layer may be provided and used as the wiring layer 22 .
  • an increase in positive fixed charges generated at the interface of the surface S1 of the semiconductor substrate 11 when X-rays are irradiated is reduced. Therefore, it is possible to reduce the fluctuation of the electric field at the interface of the surface S1 of the semiconductor substrate 11 . In other words, it is possible to realize a photodetector that is highly resistant to fluctuations in capacitance and electric field due to X-ray irradiation.
  • FIG. 14 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 1D) according to Modification 4 of the present disclosure.
  • FIG. 15 schematically shows a plane pattern of the wiring layer 22 shown in FIG. In the modification 2, an example is shown in which a wiring layer continuously and uniformly extending between the adjacent unit pixels P except for the area above the anode 13A is used as the wiring layer 22.
  • this wiring layer is For example, it may be patterned in a grid as shown in FIG.
  • FIG. 16 illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 1E) according to Modification 5 of the present disclosure.
  • the gate electrode 21 and the wiring layer 22 may be short-circuited. This makes it possible to reduce the number of wires and terminals extending in the Z-axis direction in the insulating layer 15 .
  • FIG. 17 illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 1F) according to Modification 6 of the present disclosure.
  • the gate electrode 21 and the wiring layer 22 may be short-circuited together with the drain 13B. This makes it possible to further reduce the number of wires and terminals extending in the Z-axis direction in the insulating layer 15 .
  • FIG. 18 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 2) according to the second embodiment of the present disclosure.
  • the light-receiving element 2 is, for example, a PIN-type photodiode that applies a reverse bias between the front surface and the rear surface of the semiconductor substrate 11, as in the first embodiment. , ⁇ -rays, ⁇ -rays, X-rays, etc.). constitutes
  • a p-type conductivity region 13 is partially formed at the interface of the surface S1 of an n-type semiconductor substrate 11, and the interface of the surface opposite to the surface S1 (back surface S2) has n-type conductivity.
  • a layer 12 is formed.
  • the p-type conductivity type region 13 is composed of a plurality of regions, and the light receiving element 2 has, for example, a region forming the anode 13A, a region forming the drain 13B, and a region forming the guard ring 13C. ing.
  • the light receiving element 2 has an n-type conductivity region formed as a buried layer 14 inside the semiconductor substrate 11 .
  • a barrier layer 23 is further formed at a position facing the buried layer 14 inside the semiconductor substrate 11 on the side opposite to the p-type conductivity region 13 side.
  • the barrier layer 23 prevents carriers (here, signal charges (holes)) generated in the semiconductor substrate 11 by photoelectric conversion from being transferred to the drain 13B and the guard ring 13C.
  • the barrier layer 23 is for preventing carriers generated in the semiconductor substrate 11 by photoelectric conversion from disappearing from the guard ring 13C to the drain 13B.
  • the barrier layer 23 is a p-type conductivity region (fourth layer) provided at a position facing the buried layer 14 inside the semiconductor substrate 11 on the side opposite to the p-type conductivity region 13 side. 1 conductivity type region).
  • the impurity (for example, B (boron)) concentration of this p-type conductivity region is lower than the impurity concentration of the p-type conductivity region forming the anode 13A, the drain 13B and the guard ring 13C so as to be depleted. , 1e10 cm ⁇ 2 to 1e12 cm ⁇ 2 .
  • a buried layer 14 is formed in the vicinity of the p-type conductivity type region 13 inside the semiconductor substrate 11 .
  • the embedded layer 14 is an n-type conductivity region containing n-type impurities at a higher concentration than the n-type semiconductor substrate 11 . It is a potential barrier due to the concentration difference from the impurity concentration. Therefore, if the impurity concentration of the semiconductor substrate 11 varies, the desired effect may not be obtained.
  • the potential barrier by the buried layer 14 can be strengthened by increasing the impurity concentration of the n-type conductivity type region forming the buried layer 14, in that case, the surface S1 of the buried layer 14 and the semiconductor substrate 11 will be reduced. increases, and the breakdown voltage of the surface S1 of the semiconductor substrate 11 decreases.
  • a barrier layer made of a p-type conductivity type region is provided at a position facing the embedded layer 14 inside the semiconductor substrate 11 on the side opposite to the p-type conductivity type region 13 side. 23 was set.
  • the potential barrier against carriers (here, signal charges (holes)) generated in the semiconductor substrate 11 by photoelectric conversion is strengthened, and the signal charges (holes) are transferred to the drain 13B and the guard ring 13C. can be further prevented. Therefore, it is possible to further improve the transfer efficiency of signal charges (holes) generated in the semiconductor substrate 11 .
  • the barrier layer 23 is a low-concentration p-type conductivity region that can be depleted, so the formation of an electric field in the horizontal direction (for example, the XY plane direction) is not hindered. Therefore, it is possible to prevent the transfer efficiency of signal charges (holes) from being lowered, and to suppress the occurrence of color mixture between adjacent unit pixels P. FIG. Also, it is possible to prevent deterioration of the SN ratio due to a decrease in conversion efficiency due to an increase in the capacity of the anode 13A.
  • FIG. 19 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 2A) according to Modification 7 of the present disclosure.
  • the light-receiving element 2A is, for example, a PIN-type photodiode that applies a reverse bias between the front surface and the back surface of the semiconductor substrate 11, as in the first embodiment. , ⁇ -rays, ⁇ -rays, X-rays, etc.). constitutes
  • a light-receiving element 2A of this modified example differs from the second embodiment in that a barrier layer 23 is formed to extend over the entire unit pixel P and is connected to an anode 13A.
  • the barrier layer 23 is formed over the entire unit pixel P, and the barrier layer 23 and the anode 13A are connected. holes) are further prevented from being transferred to the drain 13B and the guard ring 13C.
  • FIG. 20 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 2B) according to Modification 8 of the present disclosure.
  • the barrier layer 23 extending over the entire unit pixel P may further have p-type impurity regions with different impurity concentrations in the plane. Specifically, a p-type semiconductor region having a higher impurity concentration than other regions may be formed in the connecting portion with the anode 13A and its surroundings.
  • the formation of an electric field in the horizontal direction for example, the XY plane direction
  • the transfer efficiency of signal charges (holes) to the anode 13A is increased. can be improved.
  • FIG. 21 schematically illustrates an example of a cross-sectional configuration of a light receiving element (light receiving element 3) according to the third embodiment of the present disclosure.
  • the light-receiving element 3 is, for example, a PIN-type photodiode that applies a reverse bias between the front surface and the rear surface of the semiconductor substrate 11, as in the first embodiment. , ⁇ -rays, ⁇ -rays, X-rays, etc.). constitutes
  • the light receiving element 3 of the present embodiment is a combination of the technology of the first embodiment and the like and the technology of the second embodiment and the like. That is, the light receiving element 3 applies an electric field to the surface S1 interface of the semiconductor substrate 11 between the anode 13A and the drain 13B provided in the insulating layer 15 between the anode 13A and the drain 13B, or the anode A gate electrode 21 and a wiring layer 22 for reducing the volume of the insulating layer 15 provided on the semiconductor substrate 11 between 13A and the drain 13B, and a gate electrode 21 and a wiring layer 22 inside the semiconductor substrate 11 opposite to the p-type conductivity region 13 side. It has a buried layer 14 provided and a barrier layer 23 facing each other.
  • the light-receiving element 3 of the present embodiment it is possible to improve the transfer efficiency of signal charges (holes) generated in the semiconductor substrate 11 while improving resistance to capacitance and electric field fluctuations due to X-ray irradiation. It becomes possible.
  • FIG. 22 shows the functional configuration of an X-ray imaging element 100 as an example of an electronic device using the light receiving element (for example, light receiving element 1) described in the first to third embodiments and modified examples 1 to 8. It is represented.
  • the X-ray imaging device 100 reads information about a subject (captures an image of the subject) based on, for example, incident radiation Rrad (eg, ⁇ -rays, ⁇ -rays, ⁇ -rays, X-rays, etc.).
  • incident radiation Rrad eg, ⁇ -rays, ⁇ -rays, ⁇ -rays, X-rays, etc.
  • the X-ray imaging device 100 includes a pixel section (pixel area 110A), and a row scanning section 121, an A/D conversion section 122, a column scanning section 123 and a driving circuit (peripheral circuit section) for the pixel area 110A.
  • a system control unit 124 is provided.
  • the pixel region 110A includes a plurality of unit pixels (imaging pixels) P that generate signal charges based on radiation.
  • the plurality of unit pixels P are two-dimensionally arranged in a matrix. As shown in FIG. 1, the horizontal direction (row direction) in the pixel region 110A is the "H" direction, and the vertical direction (column direction) is the "V" direction.
  • the row scanning unit 121 includes a shift register circuit, a predetermined logic circuit, etc., which will be described later, and drives a plurality of unit pixels P in the pixel area 110A in row units (horizontal line units). It is a pixel drive section (row scanning circuit) that performs sequential scanning. Specifically, the row scanning unit 121 performs an imaging operation such as a readout operation and a reset operation for each unit pixel P by, for example, line sequential scanning. The line-sequential scanning is performed by supplying the above-described row scanning signal to each unit pixel P via the readout control line Lread.
  • the A/D conversion unit 122 has a plurality of column selection units 125 provided for each of the plurality (here, four) of signal lines Lsig, and selects the signal voltage ( A/D conversion (analog/digital conversion) is performed based on the voltage corresponding to the signal charge). As a result, output data Dout (imaging signal) composed of digital signals is generated and output to the outside.
  • Each column selector 125 includes, for example, as shown in FIG. 23, a charge amplifier 172, a capacitive element (capacitor or feedback capacitive element) C1, a switch SW1, a sample hold (S/H) circuit 173, and four switches SW2. , and an A/D converter 175 .
  • the charge amplifier 172, the capacitive element C1, the switch SW1, the S/H circuit 173 and the switch SW2 are provided for each signal line Lsig.
  • a multiplexer circuit 174 and an A/D converter 175 are provided for each column selection section 125 .
  • the charge amplifier 172, the capacitive element C1 and the switch SW1 constitute a charge amplifier circuit.
  • the charge amplifier 172 is an amplifier (amplifier) for converting the signal charge read from the signal line Lsig into a voltage (QV conversion).
  • this charge amplifier 172 one end of the signal line Lsig is connected to a negative (-) input terminal, and a predetermined reset voltage Vrst is inputted to a positive (+) input terminal. .
  • a feedback connection is established between the output terminal of the charge amplifier 172 and the negative input terminal via a parallel connection circuit of the capacitive element C1 and the switch SW1. That is, one terminal of the capacitive element C ⁇ b>1 is connected to the negative input terminal of the charge amplifier 172 , and the other terminal is connected to the output terminal of the charge amplifier 172 .
  • one terminal of the switch SW1 is connected to the negative input terminal of the charge amplifier 172 and the other terminal is connected to the output terminal of the charge amplifier 172 .
  • the on/off state of the switch SW1 is controlled by a control signal (amplifier reset control signal) supplied from the system control section 124 via the amplifier reset control line Lcarst.
  • the S/H circuit 173 is arranged between the charge amplifier 172 and the multiplexer circuit 174 (switch SW2), and is a circuit for temporarily holding the output voltage Vca from the charge amplifier 172.
  • the multiplexer circuit 174 selectively connects each S/H circuit 173 and the A/D converter 175 by sequentially turning on one of the four switches SW2 according to the scanning drive by the column scanning section 123. Or it is a circuit to cut off.
  • the A/D converter 175 is a circuit that performs A/D conversion on the output voltage from the S/H circuit 173 input via the switch SW2 to generate and output the output data Dout described above. .
  • the column scanning section 123 includes, for example, a shift register and an address decoder (not shown), and sequentially drives the switches SW2 in the column selecting section 125 while scanning them. By such selective scanning by the column scanning unit 123, the signal of each unit pixel P (the output data Dout) read out via each of the signal lines Lsig is sequentially output to the outside. .
  • the system control section 124 controls each operation of the row scanning section 121 , the A/D conversion section 122 and the column scanning section 123 .
  • the system control unit 124 has a timing generator that generates the various timing signals (control signals) described above. 121 , A/D conversion unit 122 and column scanning unit 123 are controlled. Under the control of the system control unit 124, the row scanning unit 121, the A/D conversion unit 122, and the column scanning unit 123 each perform imaging driving (line sequential imaging driving) for the plurality of unit pixels P in the pixel region 110A. As a result, the output data Dout is obtained from the pixel area 110A.
  • the layer structure of the light receiving element 1 described in the above embodiment and the like is an example, and may further include other layers. Furthermore, the material and thickness of each layer are also examples, and are not limited to those described above. Furthermore, although the X-ray imaging device 100 is used in the above application example, the light receiving device 1 described in the above embodiments and the like can also be applied to radiation imaging devices and electromagnetic wave detection devices, not limited to X-rays.
  • a first first-conductivity-type region connected to a first electrode and a second electrode are connected to an interface of a first surface of a semiconductor substrate including a photoelectric conversion region. a second region of the first conductivity type, and a first region above the first surface of the semiconductor substrate between at least the first region of the first conductivity type and the second region of the first conductivity type;
  • a conductive film is provided to apply an electric field to the interface between the surfaces.
  • a semiconductor substrate including a photoelectric conversion region; a first first conductivity type region provided at the interface of the first surface of the semiconductor substrate and connected to a first electrode; a second first-conductivity-type region provided around the first first-conductivity-type region at the interface of the first surface and connected to a second electrode; an electrically floating third first-conductivity-type region provided around the second first-conductivity-type region at the interface of the first surface; a conductive film provided above the first surface and between at least the first region of the first conductivity type and the second region of the first conductivity type.
  • the wiring layer is formed continuously or intermittently from between the first first conductivity type region and the second first conductivity type region to above the third first conductivity type region,
  • the light receiving element according to any one of (3) to (5) above.
  • Light receiving element (8) The light receiving element according to (7) above, wherein the first region has a lower impurity concentration than the second region and is provided in the vicinity of the first first conductivity type region.
  • the light receiving element according to (7), wherein the first region has a lower impurity concentration than the second region and is provided around the second region.
  • the semiconductor substrate has a second conductivity type and further has a second conductivity type layer at an interface of a second surface facing the first surface;
  • the semiconductor substrate is made of an intrinsic semiconductor.
  • the light receiving element is a semiconductor substrate including a photoelectric conversion region; a first first conductivity type region provided at the interface of the first surface of the semiconductor substrate and connected to a first electrode; a second first-conductivity-type region provided around the first first-conductivity-type region at the interface of the first surface and connected to a second electrode; an electrically floating third first-conductivity-type region provided around the second first-conductivity-type region at the interface of the first surface; and a conductive film provided above the first surface between at least the first region of the first conductivity type and the second region of the first conductivity type.
  • the X-ray imaging device (18) a pixel region in which a plurality of pixels are arranged; a peripheral region provided around the pixel region; The X-ray imaging device according to (17), wherein the semiconductor substrate has a depletion region in the pixel region and a neutral region in the peripheral region.
  • the light receiving element is a pn junction type light receiving element provided for each of the plurality of pixels and applying a reverse bias between the first surface of the semiconductor substrate and a second surface opposite to the first surface.
  • the X-ray imaging element has a plurality of light receiving elements that generate signal charges based on X-rays
  • the light receiving element is a semiconductor substrate including a photoelectric conversion region; a first first conductivity type region provided at the interface of the first surface of the semiconductor substrate and connected to a first electrode; a second first-conductivity-type region provided around the first first-conductivity-type region at the interface of the first surface and connected to a second electrode; an electrically floating third first-conductivity-type region provided around the second first-conductivity-type region at the interface of the first surface; and a conductive film provided above the first surface between at least the first region of the first conductivity type and the second region of the first conductivity type.
  • a semiconductor substrate including a photoelectric conversion region; a first first conductivity type region provided at the interface of the first surface of the semiconductor substrate and connected to a first electrode; a second first-conductivity-type region provided around the first first-conductivity-type region at the interface of the first surface and connected to a second electrode; an electrically floating third first-conductivity-type region provided around the second first-conductivity-type region at the interface of the first surface; a second conductivity type region embedded in the semiconductor substrate and opposed to the second first conductivity type region and the third first conductivity type region; a light-receiving element comprising a fourth first-conductivity-type region embedded in the semiconductor substrate and facing the second-conductivity-type region on a second surface side of the semiconductor substrate facing the first surface.
  • the fourth first-conductivity-type region extends below the first first-conductivity-type region;

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Abstract

本開示の一実施形態の受光素子は、光電変換領域を含む半導体基板（１１）と、半導体基板（１１）の第１の面の界面に設けられると共に、第１の電極（１６）に接続された第１の第１導電型領域（１３Ａ）と、第１の面の界面において、第１の第１導電型領域（１３Ａ）の周囲に設けられると共に、第２の電極（１７）に接続された第２の第１導電型領域（１３Ｂ）と、第１の面の界面において、第２の第１導電型領域（１３Ｂ）の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域（１３Ｃ）と、少なくとも第１の第１導電型領域（１３Ａ）と第２の第１導電型領域（１３Ｂ）との間の、第１の面の上方に設けられた導電膜（２１）とを備える。

Description

受光素子およびＸ線撮像素子ならびに電子機器
　本開示は、例えば医療用や非破壊検査用のＸ線撮影に好適な受光素子およびこれを備えたＸ線撮像素子ならびに電子機器に関する。
　固体撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置等の電子機器、あるいは、可視光以外の様々な波長を検知する電磁波センサ等、様々な用途に用いられる。固体撮像装置には、画素毎に増幅素子を備えたＡＰＳ（Active Pixel Sensor）があり、光電変換素子であるフォトダイオードに蓄積された信号電荷をＭＯＳ（Metal Oxide Semiconductor）トランジスタを介して読み出すＣＭＯＳ（complementary ＭＯＳ）イメージセンサ（ＣＩＳ）が広く利用されている。
　高感度な計測が求められる科学用途向けセンサでは、光電変換領域と浮遊拡散領域（Floating Diffusion；ＦＤ）とが一体化した構造を有する受光素子（ＰＩＮフォトダイオード）が用いられている（例えば、特許文献１参照）。このような受光素子は、シンプルな構造から製造しやすい。また、光電変換領域を形成するｐｎ接合に任意の電位差を加えることができる。このため、光電変換領域を厚くすることが容易となっている。
特開平１１－４０１２号公報
　ところで、Ｘ線撮像素子に用いられる受光素子には、Ｘ線照射による容量および電界の変動に対する耐性の向上が求められている。
　Ｘ線照射による容量および電界の変動に対して高い耐性を有する受光素子およびＸ線撮像素子ならびに電子機器を提供することが望ましい。
　本開示の一実施形態の受光素子は、光電変換領域を含む半導体基板と、半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、第１の面の界面において、第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、第１の面の界面において、第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、少なくとも第１の第１導電型領域と第２の第１導電型領域との間の、第１の面の上方に設けられた導電膜とを備えたものである。
　本開示の一実施形態のＸ線撮像素子は、Ｘ線に基づく信号電荷を発生する、上記本開示の一実施形態の受光素子を複数備えたものである。
　本開示の一実施形態の電子機器は、上記本開示の一実施形態のＸ線撮像素子を備えたものである。
　本開示の一実施形態の受光素子および一実施形態のＸ線撮像素子ならびに一実施形態の電子機器では、光電変換領域を含む半導体基板の第１の面の界面に、第１の電極に接続された第１の第１導電型領域および第２の電極に接続された第２の第１導電型領域を設け、少なくともこの第１の第１導電型領域と第２の第１導電型領域との間の、半導体基板の第１の面の上方に導電膜を設けるようにした。これにより、Ｘ線照射時に第１の第１導電型領域と第２の第１導電型領域との間の第１の面近傍における固定電荷の発生および界面準位の発生を抑制する。
本開示の第１の実施の形態に係る受光素子の構成の一例を表す断面模式図である。 図１に示した受光素子のｐ型導電型領域およびゲート電極のパターンの一例を表す平面模式図である。 図１に示した受光素子のｐ型導電型領域のパターンの他の例を表す平面模式図である。 図１に示した受光素子のｐ型導電型領域のパターンの他の例を表す平面模式図である。 図１に示した受光素子のｎ型導電型領域への電源接続の一例を表す模式図である。 図１に示した受光素子のｎ型導電型領域への電源接続の他の例を表す模式図である。 図１に示した受光素子のゲート電極の構成の他の例を表す断面模式図である。 図１に示した受光素子のゲート電極の構成の他の例を表す断面模式図である。 図１に示した受光素子のゲート電極の構成の他の例を表す断面模式図である。 図１に示した受光素子のゲート電極の構成の他の例を表す断面模式図である。 図１に示した受光素子のゲート電極の構成の他の例を表す断面模式図である。 図１に示した受光素子のゲート電極の構成の他の例を表す断面模式図である。 本開示の変形例１に係る受光素子の構成の一例を表す断面模式図である。 図９に示した受光素子の配線層のパターンを表す平面模式図である。 本開示の変形例２に係る受光素子の構成の一例を表す断面模式図である。 図１１に示した受光素子のゲート電極および配線層のパターンを表す平面模式図である。 本開示の変形例３に係る受光素子の構成の一例を表す断面模式図である。 本開示の変形例４に係る受光素子の構成の一例を表す断面模式図である。 図１４に示した受光素子のゲート電極および配線層のパターンを表す平面模式図である。 本開示の変形例５に係る受光素子の構成の一例を表す断面模式図である。 本開示の変形例６に係る受光素子の構成の一例を表す断面模式図である。 本開示の第２の実施の形態に係る受光素子の構成の一例を表す断面模式図である。 本開示の変形例７に係る受光素子の構成の一例を表す断面模式図である。 本開示の変形例８に係る受光素子の構成の一例を表す断面模式図である。 本開示の第３の実施の形態に係る受光素子の構成の一例を表す断面模式図である。 Ｘ線撮像素子の構成を表すブロック図である。 図２２に示した列選択部の詳細構成例を表すブロック図である。
　以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．第１の実施の形態（アノードとドレインとの間の半導体基板上にゲート電極を設け、半導体基板の界面に電界を印加する受光素子の例）
　　　１－１．受光素子の構成
　　　１－２．受光素子の製造方法
　　　１－３．作用・効果
　２．変形例
　　　２－１．変形例１（絶縁層内の配線層を用いて半導体基板の界面に電界を印加する例）
　　　２－２．変形例２（ゲート電極および配線層を用いて半導体基板の界面に電界を印加する例）
　　　２－３．変形例３（配線層のパターンの他の例）
　　　２－４．変形例４（配線層のパターンの他の例）
　　　２－５．変形例５（ゲート電極と配線層とを短絡させた例）
　　　２－６．変形例６（ゲート電極と配線層とドレインとを短絡させた例）
　３．第２の実施の形態（埋込層と対向するバリア層を半導体基板の裏面側に有する受光素子の例）
　４．変形例
　　　４－１．変形例７（アノードとバリア層とを接続した例）
　　　４－２．変形例８（バリア層内に不純物濃度の異なる領域を設けた例）
　５．第３の実施の形態（半導体基板の界面に電界を印加する導電膜および埋込層と対向するバリア層を有する受光素子の例）
　６．適用例
＜１．第１の実施の形態＞
　図１は、本開示の第１の実施形態に係る受光素子（受光素子１）の断面構成の一例を模式的に表したものである。受光素子１は、例えば、半導体基板１１の表面と裏面との間に逆バイアスを印加するＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードからなり、例えば、放射線（例えば、α線、β線、γ線およびＸ線等）に基づいて被写体の情報を読み取る（被写体を撮像する）放射線撮像素子（例えば、Ｘ線撮像素子１００；図２２参照）や電磁波検出装置において１つの画素（単位画素Ｐ）を構成するものである。
（１－１．受光素子の構成）
　受光素子１は、例えば、ｎ型の半導体基板１１の表面Ｓ１（第１の面）の界面にｐ型導電型領域（第１導電型領域）１３が部分的に形成され、表面Ｓ１とは反対側の面（裏面Ｓ２；第２の面）の界面にｎ型導電層（第２導電型層）１２が形成されている。ｐ型導電型領域１３は複数の領域からなり、受光素子１は、例えば、アノード１３Ａを構成する領域（第１の第１導電型領域）と、ドレイン１３Ｂを構成する領域（第２の第１導電型領域）と、ガードリング１３Ｃを構成する領域（第３の第１導電型領域）とを有している。受光素子１は、さらに、半導体基板１１の内部に埋込層１４としてｎ型導電型領域（第２導電型領域）が形成されている。本実施の形態の受光素子１は、さらに、半導体基板１１の表面Ｓ１上に絶縁層１５を有し、アノード１３Ａとドレイン１３Ｂとの間の絶縁層１５内に、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１界面に電界を印加する、または、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させるゲート電極２１を有している。
　なお、本実施の形態では、光電変換によって生じる励起子（電子正孔対）のうち、正孔を信号電荷として読み出す場合について説明する。また、図中において、「ｐ」「ｎ」に付した「－（マイナス）」は、ｐ型またはｎ型の不純物濃度が低ことを表し、「＋（プラス）」は、ｐ型またはｎ型の不純物濃度が高いことを表している。ｐ型およびｎ型の不純物濃度の大小関係は、それぞれ、ｐ－＜ｐ＜ｐ＋，ｎ－＜ｎ＜ｎ＋である。
　半導体基板１１は、例えば、ｎ型またはｐ型あるいはｉ型（真性半導体）の半導体から構成されており、内部に、光電変換領域となるｐｎ接合またはｐｉｎ接合を有している。具体的には、本実施の形態では、半導体基板１１としてｎ型の半導体基板を用いており、表面Ｓ１の界面には、上記のようにｐ型導電型領域（第１導電型領域）１３が形成されている。半導体基板１１の積層方向（Ｙ軸方向）の膜厚（以下、単に厚みという）は、例えば、１０μｍ以上７００μｍ以下である。
　ｐ型導電型領域１３は、ｐ型の不純物を含む領域（ｐ型の不純物領域）であり、半導体基板１１の表面Ｓ１の界面に複数形成されている。具体的には、ｐ型導電型領域１３は、アノード１３Ａを構成する領域、ドレイン１３Ｂを構成する領域およびガードリング１３Ｃを構成する領域の３つの領域を有している。各領域は各々離間して設けられており、ドレイン１３Ｂはアノード１３Ａの周囲にリング状に形成されている。ガードリング１３Ｃは、ドレイン１３Ｂの周囲にリング状に形成されている。ｐ型導電型領域１３の厚みは、単位画素Ｐの構成にもよるが、例えば、単位画素Ｐのピッチが１０μｍ以上１００μｍ以下の場合には、例えば、半導体基板１１の表面Ｓ１の界面から、例えば２μｍ～３μｍの厚みで形成されている。
　アノード１３Ａは、光電変換によって発生したキャリアのうち、例えば、信号電荷として正孔（ｈ＋）を読み出すための電圧が印加されるものであり、例えば電極１６（第１電極）に接続されている。アノード１３Ａは、例えば、単位画素Ｐの略中央に個別に形成されている。アノード１３Ａの平面形状は特に限定されず、円形状（例えば、図２参照）でもよいし、多角形状であってもよい。アノード１３Ａは、例えば、一部が後述する埋込層１４の底面よりも裏面Ｓ２側に突出している。アノード１３Ａの大きさは、単位画素Ｐの大きさにもよるが、例えば、単位画素Ｐのピッチが１０μｍ以上１００μｍ以下の場合には、例えば、０．１μｍ以上１０μｍ以下である。
　ドレイン１３Ｂは、半導体基板１１への光照射時に表面Ｓ１の界面に発生する暗電流を排出するための電圧が印加されるものであり、例えば電極１７（第２電極）に接続されている。ドレイン１３Ｂは、アノード１３Ａの周囲にリング状に形成されており、半導体基板１１への光照射時に表面Ｓ１の界面に発生する暗電流はドレイン１３Ｂから常時排出されるようになる。これにより、暗電流がアノード１３Ａに流れ込むのを防ぐことができる。ドレイン１３Ｂの平面形状は特に限定されず、円環形状でもよいし、多角形状（例えば、図２参照）であってもよい。
　ガードリング１３Ｃは、ドレイン１３Ｂへの電界集中を緩和し、同時に水平方向（例えば、ＸＹ平面方向）に信号電荷（正孔）の輸送を補助する水平方向電界を発生させるためのものである。ガードリング１３Ｃは、アノード１３Ａおよびドレイン１３Ｂを囲むように、ドレイン１３Ｂの周囲にリング状に形成されている。ガードリング１３Ｃは、アノード１３Ａおよびドレイン１３Ｂとは異なり、電気的に浮遊状態となっている。ガードリング１３Ｃは、例えば、半導体基板１１の表面Ｓ１の界面に複数形成されている。具体的には、図１および図２に示したように、ガードリング１３Ｃは、例えば、３つのｐ型導電型領域からなり、ドレイン１３Ｂの周囲に三重（ガードリング１３Ｃ１，１３Ｃ２，１３Ｃ３）に形成されている。このように、ガードリング１３Ｃを複数設けることにより、電界集中を複数個所に分散すると同時に水平方向電界を広い領域に発生させることができる。
　ドレイン１３Ｂおよびガードリング１３Ｃを多角形状（例えば、矩形状）とする場合には、角部は、図２に示したように曲線状に形成することが好ましい。これにより、角部における電界の集中が緩和される。また、ドレイン１３Ｂおよびガードリング１３Ｃは、図２では、アノード１３Ａの周囲に連続して設けられた例を示したが、これに限らない。例えば、図３に示したように一部が切断されていてもよい。あるいは、断続的に形成されていてもよい。
　ドレイン１３Ｂおよびガードリング１３Ｃを構成するリングの線幅は、例えば、０．１００μｍ以上１０μｍ以下である。ドレイン１３Ｂとガードリング１３Ｃとの間隔は、例えば、０．１００μｍ以上１０μｍ以下である。但し、ドレイン１３Ｂとガードリング１３Ｃとの間隔ならびにドレイン１３Ｂおよびガードリング１３Ｃの線幅は、必ずしも一定である必要はない。例えば、ドレイン１３Ｂおよび複数のガードリング１３Ｃをそれぞれ多角形状（例えば、矩形状）とする場合には、図４に示したように、ドレイン１３Ｂとガードリング１３Ｃおよび各ガードリング１３Ｃ１，１３Ｃ２，１３Ｃ３の間隔は、直線部（Ｗａ）よりも角部（Ｗｂ）が広くなるように形成するようにしてもよい。これにより、角部における電界の集中がさらに緩和される。
　ｎ型導電層１２は、ｎ型の半導体基板１１よりも高濃度なｎ型の不純物を含む領域（ｎ型の不純物領域）であり、半導体基板１１の裏面Ｓ２の界面に形成されている。ｎ型導電層１２には、例えば、電源ＶＤＤ（図５参照）に接続されており、光電変換によって発生したキャリアのうち、例えば正孔がアノード１３Ａを通じて信号電荷として読み出される場合には、このｎ型導電層１２を通じて電子（ｅ－）が排出される。ｎ型導電層１２の厚みは、単位画素Ｐの構成にもよるが、例えば、単位画素Ｐのピッチが１０μｍ以上１００μｍ以下の場合には、例えば、半導体基板１１の裏面Ｓ２の界面から、例えば１μｍの厚みで形成される。
　図５および図６は、それぞれ、ｎ型導電層１２への電源の接続方法の一例を表したものである。図５は、ｎ型導電層１２上に透明電極１８を形成し、これに電源ＶＤＤを接続して半導体基板１１の裏面Ｓ２側から電圧を印加する例を表したものである。図６は、複数の単位画素Ｐが例えば行列状に配列された画素領域１１０Ａの周囲の周辺領域１１０Ｂにおいて、半導体基板１１に形成されている空乏領域１１Ｄの外側に中性領域１１Ｎを形成し、これを介して半導体基板１１の表面Ｓ１の界面に設けられたｎ型導電型領域１９を介して電圧を印加する例を表したものである。なお、この場合、図６に示したように、周辺領域１１０Ｂにおける半導体基板１１の表面Ｓ１の界面には、画素領域１１０Ａに形成されている単位画素Ｐと、ｎ型導電型領域１９との間に、複数の高耐圧ガードリング１３Ｄを形成するのが好ましい。複数の高耐圧ガードリング１３Ｄのうち、最も画素領域１１０Ａに近接配置された高耐圧ガードリングはグランドＧＮＤに接続されていることが好ましい。
　埋込層１４は、光電変換によって半導体基板１１内に発生したキャリア（ここでは、信号電荷（正孔））がドレイン１３Ｂやガードリング１３Ｃに転送されるのを防ぐためのものである。埋込層１４は、半導体基板１１の内部、具体的には、ｐ型導電型領域１３の近傍に埋設される、ｎ型の半導体基板１１よりも高濃度なｎ型の不純物を含むｎ型導電型領域である。より詳細には、埋込層１４は、ｐ型導電型領域１３のうち、ドレイン１３Ｂおよびガードリング１３Ｃに対応する領域に設けられると共に、アノード１３Ａと対向する領域に開口を有している。これにより、半導体基板１１内に発生した信号電荷（正孔）は、アノード１３Ａから効率よく読み出されるようになる。なお、埋込層１４は、ドレイン１３Ｂおよびガードリング１３Ｃと直接接しないように形成されている。埋込層１４の厚みは、半導体基板１１の表面Ｓ１と裏面Ｓ２との間に印加される逆バイアスの印加電圧の大きさによって変化するが、例えば０．１００μｍ以上１０μｍ以下である。
　絶縁層１５は、半導体基板１１の表面Ｓ１上に形成されたものである。絶縁層１５は、例えば、ゲート絶縁膜１５Ａと層間絶縁膜１５Ｂとが半導体基板１１側からこの順に形成されており、ゲート絶縁膜１５Ａには、上記ゲート電極２１が設けられる（例えば、図７Ａ参照）。ゲート絶縁膜１５Ａおよび層間絶縁膜１５Ｂからなる絶縁層１５は、無機絶縁材料を用いて形成されている。無機絶縁材料としては、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）および酸化ハフニウム（ＨｆＯ２）が挙げられる。絶縁層１５は、これらのうちの少なくとも１種を含んで形成されている。
　ゲート電極２１は、上記のように、例えば、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１界面に電界を印加するためのものである。具体的には、半導体基板１１の表面Ｓ１界面近傍に生成された正孔を、半導体基板１１から遠ざける方向に電界を印加するものである。より具体的には、ゲート電極２１には、半導体基板１１の電位に対してマイナス（－）の電圧が印加され、これにより、半導体基板１１の表面Ｓ１界面に、例えば０．５ＭＶ／ｃｍ以上の電界を印加するものである。また、ゲート電極２１は、例えば、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させるためのものである。これにより、Ｘ線照射によって絶縁層１５の半導体基板１１の表面Ｓ１との界面付近に生成される正の固定電荷の増加および半導体基板１１の表面Ｓ１の界面準位の増加が低減される。
　なお、ゲート電極２１は、上記のように、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１界面に電界を印加および／またはアノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させるものであり、必ずしもゲート動作を伴うものでなくてもよく、本明細書では、便宜上「ゲート電極」と称する。
　ゲート電極２１は、例えば、図２に示したように、平面視においてアノード１３Ａを囲むように、ゲート絶縁膜１５Ａを介してアノード１３Ａとドレイン１３Ｂとの間に設けられている。ゲート電極２１は、例えば、ポリシリコン（ｐｏｌｙ－Ｓｉ）を用いて形成することができる。このゲート電極２１を構成するポリシリコンは、不純物を含まない真性半導体でもよいし、ｎ型またはｐ型の不純物を含む不純物半導体でもよい。この他、ゲート電極２１を構成するポリシリコンは、例えば、不純物濃度が異なる複数の半導体領域を有していてもよい。具体的には、ポリシリコンは、不純物を含まない、または、不純物をほとんど含まない第１領域２１Ａと、第１領域２１Ａよりも不純物濃度が高い第２領域２１Ｂとを有していてもよい。第１領域２１Ａおよび第２領域２１Ｂは、例えば以下のように形成されている。
　例えば、図７Ａに示したように、第１領域２１Ａをアノード１３Ａ側に、例えば、ｎ型の第２領域２１Ｂをドレイン１３Ｂ側に形成するようにしてもよい。これにより、暗電流源となる虞のあるアノード１３Ａとアノード１３Ａ側のゲート電極２１端部との間の電界が緩和されると共に、当該部の絶縁膜（ゲート絶縁膜１５Ａ）の耐圧の劣化が低減される。
　また、第１領域２１Ａは、図７Ｂに示したように、アノード１３Ａ側の側面から、ｎ型の第２領域２１Ｂの下方（第２領域２１Ｂとゲート絶縁膜１５Ａとの間）に延在していてもよい。あるいは、例えば、図７Ｃに示したように、第１領域２１Ａおよびｎ型の第２領域２１Ｂが、ゲート絶縁膜１５Ａ側からこの順に積層されていてもよい。このように、ゲート絶縁膜１５Ａと第２領域２１Ｂとの間に第１領域２１Ａを設けることにより、ゲート電極２１下方全体の電界が緩和されると共に、ゲート絶縁膜１５Ａの耐圧の劣化がさらに低減される。
　更に、例えば、図７Ｄに示したように、ドレイン１３Ｂ側にも第１領域２１Ａを設けるようにしてもよい。これにより、ドレイン１３Ｂとドレイン１３Ｂ側のゲート電極２１端部との間の電界が緩和される。更にまた、例えば、図７Ｅに示したように、ポリシリコン全体を第１領域２１Ａとし、配線とのコンタクト部にのみ、ｎ型の第２領域２１Ｂを局所的に設けるようにしてもよい。これにより、ゲート電極２１下方全体の電界がさらに緩和される。
　なお、第２領域２１Ｂに含まれる不純物はｎ型の不純物に限定されるものではなく、第２領域２１Ｂは、例えば、図８に示したように、ｐ型の不純物をポリシリコンに導入したｐ型の不純物領域であってもよい。このように、ｐ型の不純物を用いることにより、ｎ型の不純物を用いた場合と比較して、ゲート電極２１の下方の電界がさらに緩和され、暗電流の発生およびゲート絶縁膜１５Ａの耐圧の劣化をさらに低減することができる。
　絶縁層１５上には、図示していないが、例えば、上記電極１６，１７やロジック回路等が形成され基板が配置されている。
（１－２．受光素子の製造方法）
　受光素子１は、例えば次のようにして製造することができる。まず、半導体基板１１の裏面Ｓ２にイオンインプラント技術を用いてｎ型導電層１２を形成する。続いて、半導体基板１１の表面Ｓ１の所定の領域にマスクを形成したのち、イオンインプラント技術を用いてｎ型の不純物（例えばリン（Ｐ））をドーピングしてｎ型導電型領域（埋込層１４）を形成する。次に、半導体基板１１の表面Ｓ１の所定の領域にマスクを形成したのち、イオンインプラント技術を用いてｐ型の不純物（例えばホウ素（Ｂ））をドーピングしてｐ型導電型領域（アノード１３Ａ、ドレイン１３Ｂおよびガードリング１３Ｃ）を形成する。続いて、半導体基板１１の表面Ｓ１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いてゲート絶縁膜１５Ａを形成する。次に、ゲート絶縁膜１５Ａ上に、例えばＣＶＤ法を用いてポリシリコン膜を成膜した後、例えばフォトリソグラフィ法を用いてポリシリコン膜をパターニングし、アノード１３Ａとドレイン１３Ｂとの間にゲート電極２１を形成する。その後、イオンインプラント技術を用いてゲート電極２１に適宜第１領域２１Ａと第２領域２１Ｂとを形成する。最後に、例えばＣＶＤ法を用いて層間絶縁膜１５Ｂを成膜し、絶縁層１５を形成する。これにより、図１に示した受光素子１が完成する。
（１－３．作用・効果）
　本実施の形態の受光素子１では、光電変換領域を含む半導体基板１１の表面Ｓ１の界面に、電極１６に接続されたアノード１３Ａおよび電極１７に接続されたドレイン１３Ｂを設け、さらに、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１にゲート絶縁膜１５Ａを介してゲート電極２１を設けるようにした。これにより、Ｘ線照射時に、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１における界面準位の発生および固定電荷の発生が抑制される。以下、これについて説明する。
　前述したように、固体撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置等の電子機器、あるいは、可視光以外の様々な波長を検知する電磁波センサ等、様々な用途に用いられる。これら固体撮像装置では、光電変換素子であるフォトダイオードに蓄積された信号電荷を、ＭＯＳトランジスタを介して読み出すＣＭＯＳイメージセンサが広く利用されている。
　ＣＭＯＳイメージセンサの単位画素は、例えば、半導体基板内にＨＡＤ（Hole Accumulated Diode）構造からなるフォトダイオード（ＰＤ）と、フォトダイオードに対し転送ゲートを挟んだ位置に配置される浮遊拡散領域（ＦＤ）とを備えている。これらに加えて、単位画素は、例えば、リセットトランジスタ、セレクトトランジスタおよびアンプトランジスタを有している。
　また、ＣＭＯＳイメージセンサの単位画素の別形態としては、ＨＡＤを有さず、半導体基板内において光電変換領域とＦＤとが一体化された構造がある。この構造はシンプルで製造しやすいことに加え、光電変換領域を形成するｐｎ接合に任意の電位差を加えることができる。そのため、光電変換領域を厚くすることが容易で、その利点を活かし、高感度な計測が求められる科学用途向けセンサに多く用いられている。
　ところで、ＨＡＤを有さず、半導体基板内において光電変換領域とＦＤとが一体化された構造を有するＣＭＯＳイメージセンサでは、半導体基板の表面が空乏層に接するため、例えば、Ｘ線等の強い放射線が照射された場合、半導体基板上に設けられる絶縁膜やその界面に固定電荷が生成されることにより容量や電界が大きく変動する。このため、高エネルギー入力への耐性の向上が求められていた。
　これに対して本実施の形態では、半導体基板１１の表面Ｓ１の界面に設けられたアノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１にゲート絶縁膜１５Ａを介してゲート電極２１を設けるようにした。これにより、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積が減少し、Ｘ線の照射によってＸ線照射によって絶縁層１５の半導体基板１１の表面Ｓ１との界面付近に生成される電子正孔対の量が減少する。また、ゲート電極２１に、例えばマイナス（－）の電圧を印加し、半導体基板１１の表面Ｓ１の界面に電界を印加する場合には、Ｘ線照射によって絶縁層１５の半導体基板１１の表面Ｓ１との界面近傍の絶縁層（絶縁層１５）内に発生する電荷（例えば、正孔）が排出される。
　以上のように、本実施の形態の受光素子１では、半導体基板１１の表面Ｓ１の界面に設けられたアノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１にゲート絶縁膜１５Ａを介してゲート電極２１を設けるようにしたので、Ｘ線が照射された際に半導体基板１１の表面Ｓ１の界面に生成される正の固定電荷の増加が低減される。よって、アノードの容量や半導体基板１１の表面Ｓ１の界面における電界の変動を低減することが可能となる。加えて、半導体基板１１の表面Ｓ１における界面準位の発生が抑制される。よって、暗電流の発生を低減することが可能となる。即ち、Ｘ線照射による容量および電界の変動に対して高い耐性を有する受光素子を実現することが可能となる。
　また、本実施の形態の受光素子１では、ポリシリコンを用いてゲート電極２１を形成し、ポリシリコン内に不純物を含まない、または、不純物をほとんど含まない第１領域２１Ａおよび第１領域２１Ａよりも不純物濃度が高い半導体領域２２Ｂを設けるようにした。具体的には、アノード１３Ａ近傍やゲート絶縁膜１５Ａ側に第１領域２１Ａを形成し、半導体領域２２Ｂを部分的に設けるようにした。これにより、ゲート電極２１の下方の電界が強くなりすぎることによる暗電流の増加や、ゲート絶縁膜１５Ａの耐圧の劣化が低減される。即ち、Ｘ線に対する耐性を向上させつつ、暗電流の発生の低減および絶縁膜の耐圧の向上を図ることが可能となる。
　次に、第２，第３の実施の形態および変形例１～８ならびに適用例について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．変形例＞
（２－１．変形例１）
　図９は、本開示の変形例１に係る受光素子（受光素子１Ａ）の断面構成の一例を模式的に表したものである。受光素子１Ａは、上記第１の実施の形態と同様に、例えば、半導体基板１１の表面と裏面との間に逆バイアスを印加するＰＩＮ型のフォトダイオードからなり、例えば、放射線（例えば、α線、β線、γ線およびＸ線等）に基づいて被写体の情報を読み取る（被写体を撮像する）放射線撮像素子（例えば、Ｘ線撮像素子１００）や電磁波検出装置において１つの画素（単位画素Ｐ）を構成するものである。本変形例の受光素子１Ａは、ゲート電極２１に代えて、層間絶縁膜１５Ｂ内に形成される配線層２２を用いて半導体基板１１の表面Ｓ１の界面に電界を印加、または、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させた点が、上記第１の実施の形態とは異なる。
　配線層２２は、上記のように、半導体基板１１の表面Ｓ１の界面に電界を印加するためのものであり、例えば、配線層２２に半導体基板１１の電位に対してマイナス（－）の電圧を印加して、半導体基板１１の表面Ｓ１の界面に、例えば０．５ＭＶ／ｃｍ以上の電界を印加するものである。また、配線層２２は、例えば、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させるためのものである。配線層２２は、層間絶縁膜１５Ｂ内に設けられ、例えば、図１０に示したように、例えば、アノード１３Ａとドレイン１３Ｂとの間からガードリング１３Ｃの一部まで延在している。配線層２２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）またはタングステン（Ｗ）等の金属材料を用いて形成されている。
　このように本変形例では、層間絶縁膜１５Ｂ内に設けられた、例えば、アノード１３Ａとドレイン１３Ｂとの間からガードリング１３Ｃの一部まで延在する配線層２２を用いて半導体基板１１の表面Ｓ１界面に電界を印加する、または、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させるようにした。これにより、上記第１の実施の形態と同様に、Ｘ線が照射された際に半導体基板１１の表面Ｓ１の界面に生成される正の固定電荷の増加が低減される。よって、アノードの容量や半導体基板１１の表面Ｓ１の界面における電界の変動を低減することが可能となる。即ち、Ｘ線照射による容量および電界の変動に対して高い耐性を有する受光素子を実現することが可能となる。
（２－２．変形例２）
　図１１は、本開示の変形例２に係る受光素子（受光素子１Ｂ）の断面構成の一例を模式的に表したものである。図１２は、図１１に示した配線層２２の平面パターンを模式的に表したものである。上記変形例１では、ゲート電極２１に代えて、アノード１３Ａとドレイン１３Ｂとの間からガードリング１３Ｃの一部まで延在する配線層２２を用いて半導体基板１１の表面Ｓ１界面に電界を印加、または、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させた例を示したが、上記第１の実施の形態と変形例１とを組み合わせた構成としてもよい。
　即ち、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１にゲート絶縁膜１５Ａを介して設けられたゲート電極２１と、層間絶縁膜１５Ｂ内に設けられたアノード１３Ａとドレイン１３Ｂとの間からガードリング１３Ｃの一部まで延在する配線層２２とを用いて半導体基板１１の表面Ｓ１の界面に電界を印加、または、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させるようにしてもよい。この場合においても、上記第１の実施の形態と同様に、Ｘ線が照射された際に半導体基板１１の表面Ｓ１の界面に生成される正の固定電荷の増加が低減される。よって、半導体基板１１の表面Ｓ１の界面における電界の変動を低減することが可能となる。即ち、Ｘ線照射による容量および電界の変動に対して高い耐性を有する受光素子を実現することが可能となる。
（２－３．変形例３）
　図１３は、本開示の変形例３に係る受光素子（受光素子１Ｃ）の断面構成の一例を模式的に表したものである。上記変形例１および変形例２では、配線層２２として、アノード１３Ａとドレイン１３Ｂとの間からガードリング１３Ｃの一部を覆う配線を用いた例を示したが、配線層２２のパターンはこれに限定されるものではない。
　例えば、図１３に示したように、アノード１３Ａとドレイン１３Ｂとの間から全てのガードリング１３Ｃを覆う、換言すると、アノード１３Ａの上方を除き、隣り合う単位画素Ｐの間を連続して延在する配線層を設け、これを配線層２２として用いるようにしてもよい。この場合においても、上記第１の実施の形態と同様に、Ｘ線が照射された際に半導体基板１１の表面Ｓ１の界面に生成される正の固定電荷の増加が低減される。よって、半導体基板１１の表面Ｓ１の界面における電界の変動を低減することが可能となる。即ち、Ｘ線照射による容量および電界の変動に対して高い耐性を有する受光素子を実現することが可能となる。
（２－４．変形例４）
　図１４は、本開示の変形例４に係る受光素子（受光素子１Ｄ）の断面構成の一例を模式的に表したものである。図１５は、図１４に示した配線層２２の平面パターンを模式的に表したものである。上記変形例２では、アノード１３Ａの上方を除き、隣り合う単位画素Ｐの間を連続して一様に延在する配線層を配線層２２として用いた例を示したが、この配線層は、例えば、図１５に示したような格子状にパターンされていてもよい。
（２－５．変形例５）
　図１６は、本開示の変形例５に係る受光素子（受光素子１Ｅ）の断面構成の一例を表したものである。図１６に示したように、ゲート電極２１と配線層２２とは短絡させてもよい。これにより、絶縁層１５内においてＺ軸方向に延伸する配線数および端子数を削減することが可能となる。
（２－６．変形例６）
　図１７は、本開示の変形例６に係る受光素子（受光素子１Ｆ）の断面構成の一例を表したものである。図１７に示したように、ゲート電極２１と配線層２２と共にドレイン１３Ｂを短絡させてもよい。これにより、絶縁層１５内においてＺ軸方向に延伸する配線数および端子数をさらに削減することが可能となる。
＜３．第２の実施の形態＞
　図１８は、本開示の第２の実施形態に係る受光素子（受光素子２）の断面構成の一例を模式的に表したものである。受光素子２は、上記第１の実施の形態と同様に、例えば、半導体基板１１の表面と裏面との間に逆バイアスを印加するＰＩＮ型のフォトダイオードからなり、例えば、放射線（例えば、α線、β線、γ線およびＸ線等）に基づいて被写体の情報を読み取る（被写体を撮像する）放射線撮像素子（例えば、Ｘ線撮像素子１００）や電磁波検出装置において１つの画素（単位画素Ｐ）を構成するものである。
　受光素子２は、例えば、ｎ型の半導体基板１１の表面Ｓ１の界面にｐ型導電型領域１３が部分的に形成され、表面Ｓ１とは反対側の面（裏面Ｓ２）の界面にｎ型導電層１２が形成されている。ｐ型導電型領域１３は複数の領域から構成されており、受光素子２は、例えば、アノード１３Ａを構成する領域と、ドレイン１３Ｂを構成する領域と、ガードリング１３Ｃを構成する領域とを有している。受光素子２は、さらに、半導体基板１１の内部に埋込層１４としてｎ型導電型領域が形成されている。本実施の形態の受光素子２は、さらに、ｐ型導電型領域１３側とは反対側の半導体基板１１の内部の埋込層１４と対向する位置にバリア層２３が形成されている。
　バリア層２３は、光電変換によって半導体基板１１内に発生したキャリア（ここでは、信号電荷（正孔））がドレイン１３Ｂやガードリング１３Ｃに転送されるのを防ぐためのものである。また、バリア層２３は、光電変換によって半導体基板１１内に発生したキャリアがガードリング１３Ｃからドレイン１３Ｂに消失しないようにするためのものである。バリア層２３は、上記のように、ｐ型導電型領域１３側とは反対側の半導体基板１１の内部の埋込層１４と対向する位置に設けられたｐ型導電型領域（第４の第１導電型領域）である。このｐ型導電型領域の不純物（例えば、Ｂ（ホウ素））濃度は、空乏化するように、アノード１３Ａ、ドレイン１３Ｂおよびガードリング１３Ｃを形成するｐ型導電型領域の不純物濃度よりも低く、例えば、１ｅ１０ｃｍ－２～１ｅ１２ｃｍ－２程度の低濃度となっている。
　受光素子１等では、半導体基板１１の内部のｐ型導電型領域１３の近傍に埋込層１４が形成されている。この埋込層１４は、本実施の形態のバリア層２３と同様に、光電変換によって半導体基板１１内に発生したキャリア（信号電荷（正孔））がドレイン１３Ｂやガードリング１３Ｃに転送されるのを防ぐためのものである。埋込層１４は、ｎ型の半導体基板１１よりも高濃度なｎ型の不純物を含むｎ型導電型領域であり、半導体基板１１のｎ型の不純物濃度と、埋込層１４のｎ型の不純物濃度との濃度差によるポテンシャルバリアである。このため、半導体基板１１の不純物濃度にばらつきが生じた場合、所望の効果が得られない虞がある。埋込層１４によるポテンシャルバリアは、埋込層１４を構成するｎ型導電型領域の不純物濃度を高くすることで強化することはできるものの、その場合、埋込層１４および半導体基板１１の表面Ｓ１のポテンシャルが上昇し、半導体基板１１の表面Ｓ１の耐圧が低下してしまう。
　これに対して本実施の形態の受光素子２では、ｐ型導電型領域１３側とは反対側の半導体基板１１の内部の埋込層１４と対向する位置にｐ型導電型領域からなるバリア層２３を設けるようにした。これにより、光電変換によって半導体基板１１内に発生したキャリア（ここでは、信号電荷（正孔））に対するポテンシャルバリアが強化され、信号電荷（正孔）がドレイン１３Ｂやガードリング１３Ｃに転送されるのをより防ぐことが可能となる。よって、半導体基板１１内で発生した信号電荷（正孔）の転送効率をさらに向上させることが可能となる。
　また、本実施の形態では、バリア層２３を空乏化可能な低濃度のｐ型導電型領域としたので、水平方向（例えば、ＸＹ平面方向）の電界の形成は阻害されない。よって、信号電荷（正孔）の転送効率の低下を防ぐことができると共に、隣り合う単位画素Ｐ間における混色の発生を抑制することができる。また、アノード１３Ａの容量の増加による変換効率の低下によるＳＮ比の劣化も防ぐことが可能となる。
＜４．変形例＞
（４－１．変形例７）
　図１９は、本開示の変形例７に係る受光素子（受光素子２Ａ）の断面構成の一例を模式的に表したものである。受光素子２Ａは、上記第１の実施の形態と同様に、例えば、半導体基板１１の表面と裏面との間に逆バイアスを印加するＰＩＮ型のフォトダイオードからなり、例えば、放射線（例えば、α線、β線、γ線およびＸ線等）に基づいて被写体の情報を読み取る（被写体を撮像する）放射線撮像素子（例えば、Ｘ線撮像素子１００）や電磁波検出装置において１つの画素（単位画素Ｐ）を構成するものである。本変形例の受光素子２Ａは、バリア層２３を単位画素Ｐ全体に延在形成し、さらにアノード１３Ａと接続した点が、上記第２の実施の形態とは異なる。
　このように本変形例では、単位画素Ｐ全体にバリア層２３を形成し、バリア層２３とアノード１３Ａとを接続したので、上記第２の実施の形態の効果と比較して、信号電荷（正孔）がドレイン１３Ｂやガードリング１３Ｃに転送されるのをさらに防ぐことが可能となる。
（４－２．変形例８）
　図２０は、本開示の変形例８に係る受光素子（受光素子２Ｂ）の断面構成の一例を模式的に表したものである。単位画素Ｐ全体に延在するバリア層２３は、さらに、面内に不純物濃度が異なるｐ型不純物領域を有していてもよい。具体的には、アノード１３Ａとの接続部およびその周囲に他の領域よりも高い不純物濃度を有するｐ型半導体領域を形成するようにしてもよい。これにより、上記第２の実施の形態の効果に加えて、水平方向（例えば、ＸＹ平面方向）の電界の形成が促進されるようになり、アノード１３Ａへの信号電荷（正孔）の転送効率を向上させることが可能となる。
＜５．第３の実施の形態＞
　図２１は、本開示の第３の実施形態に係る受光素子（受光素子３）の断面構成の一例を模式的に表したものである。受光素子３は、上記第１の実施の形態と同様に、例えば、半導体基板１１の表面と裏面との間に逆バイアスを印加するＰＩＮ型のフォトダイオードからなり、例えば、放射線（例えば、α線、β線、γ線およびＸ線等）に基づいて被写体の情報を読み取る（被写体を撮像する）放射線撮像素子（例えば、Ｘ線撮像素子１００）や電磁波検出装置において１つの画素（単位画素Ｐ）を構成するものである。
　本実施の形態の受光素子３は、上記第１の実施の形態等の技術と第２の実施の形態等の技術とを組み合わせたものである。即ち、受光素子３は、アノード１３Ａとドレイン１３Ｂとの間の絶縁層１５内に設けられた、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１の表面Ｓ１界面に電界を印加する、または、アノード１３Ａとドレイン１３Ｂとの間の半導体基板１１上に設けられる絶縁層１５の体積を減少させるゲート電極２１および配線層２２と、ｐ型導電型領域１３側とは反対側の半導体基板１１の内部に設けられた埋込層１４と対向するバリア層２３とを有している。
　これにより、本実施の形態の受光素子３では、Ｘ線照射による容量および電界の変動に対する耐性を向上させつつ、半導体基板１１内で発生した信号電荷（正孔）の転送効率を向上させることが可能となる。
＜６．適用例＞
　図２２は、上記第１～第３の実施の形態および変形例１～８において説明した受光素子（例えば、受光素子１）を用いた電子機器の一例としてのＸ線撮像素子１００の機能構成を表したものである。Ｘ線撮像素子１００は、例えば入射する放射線Ｒｒａｄ（例えばα線，β線，γ線，Ｘ線等）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。このＸ線撮像素子１００は、画素部（画素領域１１０Ａ）を備えると共に、この画素領域１１０Ａの駆動回路（周辺回路部）として、行走査部１２１、Ａ／Ｄ変換部１２２、列走査部１２３およびシステム制御部１２４を備えている。
（画素領域１１０Ａ）
　画素領域１１０Ａは、放射線に基づいて信号電荷を発生させる複数の単位画素（撮像画素）Ｐを備えたものである。複数の単位画素Ｐは、行列状（マトリクス状）に２次元配置されている。なお、図１に示したように、画素領域１１０Ａ内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向とする。
（行走査部１２１）
　行走査部１２１は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、画素領域１１０Ａ内の複数の単位画素Ｐに対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、行走査部１２１は、各単位画素Ｐの読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行うものである。なお、線順次走査は、読み出し制御線Ｌｒｅａｄを介して前述した行走査信号を各単位画素Ｐへ供給することによって行われる。
（Ａ／Ｄ変換部１２２）
　Ａ／Ｄ変換部１２２は、複数（ここでは４つ）の信号線Ｌｓｉｇごとに１つ設けられた複数の列選択部１２５を有しており、信号線Ｌｓｉｇを介して入力された信号電圧（信号電荷に応じた電圧）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤｏｕｔ（撮像信号）が生成され、外部へ出力される。
　各列選択部１２５は、例えば、図２３に示したように、チャージアンプ１７２、容量素子（コンデンサあるいはフィードバック容量素子等）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌｓｉｇ毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１２５毎に設けられている。なお、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１は、チャージアンプ回路を構成するものである。
　チャージアンプ１７２は、信号線Ｌｓｉｇから読み出された信号電荷を電圧に変換（Ｑ－Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（－側）の入力端子に信号線Ｌｓｉｇの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖｒｓｔが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。なお、このスイッチＳＷ１のオン・オフ状態は、システム制御部１２４からアンプリセット制御線Ｌｃａｒｓｔを介して供給される制御信号（アンプリセット制御信号）によって制御される。
　Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖｃａを一時的に保持するための回路である。
　マルチプレクサ回路１７４は、列走査部１２３による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。
　Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤｏｕｔを生成して出力する回路である。
（列走査部１２３）
　列走査部１２３は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１２５内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１２３による選択走査によって、信号線Ｌｓｉｇの各々を介して読み出された各単位画素Ｐの信号（上記出力データＤｏｕｔ）が、順番に外部へ出力されるようになっている。
（システム制御部１２４）
　システム制御部１２４は、行走査部１２１、Ａ／Ｄ変換部１２２および列走査部１２３の各動作を制御するものである。具体的には、システム制御部１２４は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１２１、Ａ／Ｄ変換部１２２および列走査部１２３の駆動制御を行う。このシステム制御部１２４の制御に基づいて、行走査部１２１、Ａ／Ｄ変換部１２２および列走査部１２３がそれぞれ画素領域１１０Ａ内の複数の単位画素Ｐに対する撮像駆動（線順次撮像駆動）を行うことにより、画素領域１１０Ａから出力データＤｏｕｔが取得されるようになっている。
　以上、第１～第３の実施の形態および変形例１～８ならびに適用例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、信号電荷として正孔を用いた例を示したが、電子を信号電荷として用いるようにしてもよい。なお、その場合には、各部材の導電型はそれぞれ逆の導電型となる。
　また、上記実施の形態等において説明した受光素子１の層構成は一例であり、更に他の層を備えていてもよい。更に、各層の材料や厚みも一例であって、上述のものに限定されるものではない。更に、上記適用例ではＸ線撮像素子１００を挙げたが、上記実施の形態等において説明した受光素子１は、Ｘ線に限らない放射線撮像素子や電磁波検出装置にも適用することができる。
　なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
　なお、本開示は以下のような構成をとることも可能である。以下の構成の本技術によれば、光電変換領域を含む半導体基板の第１の面の界面に、第１の電極に接続された第１の第１導電型領域および第２の電極に接続された第２の第１導電型領域を設け、少なくともこの第１の第１導電型領域と、第２の第１導電型領域との間の、半導体基板の第１の面の上方に第１の面の界面に電界を印加する導電膜を設けるようにした。これにより、第１の面の界面近傍における固定電荷の発生および界面準位の発生が抑制されるようになる。よって、Ｘ線照射による容量および電界の変動に対する耐性を向上させることが可能となる。加えて、暗電流の発生を低減することが可能となる。
（１）
　光電変換領域を含む半導体基板と、
　前記半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、
　前記第１の面の界面において、前記第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、
　前記第１の面の界面において、前記第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、
　少なくとも前記第１の第１導電型領域と前記第２の第１導電型領域との間の、前記第１の面の上方に設けられた導電膜と
　を備えた受光素子。
（２）
　前記導電膜は、前記第１の第１導電型領域と前記第２の第１導電型領域との間の前記第１の面の界面に電界を印加する、前記（１）に記載の受光素子。
（３）
　前記半導体基板の前記第１の面側に設けられた絶縁層をさらに有し、
　前記導電膜は、前記半導体基板の前記第１の面に設けられたゲート電極および前記絶縁層内に設けられた配線層の少なくとも一方によって形成されている、前記（１）または（２）に記載の受光素子。
（４）
　前記ゲート電極と、前記配線層とは互いに電気的に接続されている、前記（３）に記載の受光素子。
（５）
　前記ゲート電極と、前記配線層と、前記第２の第１導電型領域とは互いに電気的に接続されている、前記（３）に記載の受光素子。
（６）
　前記配線層は、前記第１の第１導電型領域と前記第２の第１導電型領域との間から前記第３の第１導電型領域の上方まで連続または断続的に形成されている、前記（３）乃至（５）のうちのいずれか１つに記載の受光素子。
（７）
　前記ゲート電極は、半導体材料を用いて形成されており、不純物濃度の異なる第１領域および第２領域を有している、前記（３）乃至（６）のうちのいずれか１つに記載の受光素子。
（８）
　前記第１領域は、前記第２領域よりも不純物濃度が低く、前記第１の第１導電型領域の近傍に設けられている、前記（７）に記載の受光素子。
（９）
　前記第１領域は、前記第２領域よりも不純物濃度が低く、前記第２領域の周囲に設けられている、前記（７）に記載の受光素子。
（１０）
　前記第１領域は、前記第２領域よりも不純物濃度が低く、前記第１の面側から前記第１領域および前記第２領域の順に積層されている、前記（７）に記載の受光素子。
（１１）
　前記半導体基板内に埋め込み形成され、前記第２の第１導電型領域および前記第３の第１導電型領域と対向する第２導電型領域をさらに有する、前記（１）乃至（１０）のうちのいずれか１つに記載の受光素子。
（１２）
　前記半導体基板内に埋め込み形成され、前記半導体基板の前記第１の面と対向する第２の面側において前記第２導電型領域と対向する第４の第１導電型領域をさらに有する、前記（１１）に記載の受光素子。
（１３）
　前記第４の第１導電型領域は、前記第１の第１導電型領域の下方まで延在し、前記第１の第１導電型領域と接続されている、前記（１２）に記載の受光素子。
（１４）
　前記第４の第１導電型領域は、不純物濃度の異なる領域を有している、前記（１３）に記載の受光素子。
（１５）
　前記半導体基板は第２導電型を有すると共に、前記第１の面と対向する第２の面の界面に第２導電型層をさらに有し、
　前記第２導電型層および前記第２導電型領域は、前記半導体基板よりも不純物濃度が高い、前記（１１）乃至（１４）のうちのいずれか１つに記載の受光素子。
（１６）
　前記半導体基板は真性半導体によって構成されている、前記（１）乃至（１５）のうちのいずれか１つに記載の受光素子。
（１７）
　Ｘ線に基づく信号電荷を発生する複数の受光素子を備え、
　前記受光素子は、
　光電変換領域を含む半導体基板と、
　前記半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、
　前記第１の面の界面において、前記第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、
　前記第１の面の界面において、前記第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、
　少なくとも前記第１の第１導電型領域と前記第２の第１導電型領域との間の、前記第１の面の上方に設けられた導電膜と
　を有するＸ線撮像素子。
（１８）
　複数の画素が配列された画素領域と、
　前記画素領域の周囲に設けられた周辺領域とを有し、
　前記半導体基板は、前記画素領域に空乏領域を、前記周辺領域に中性領域を有する、前記（１７）に記載のＸ線撮像素子。
（１９）
　前記受光素子は前記複数の画素毎に設けられ、前記半導体基板の前記第１の面と前記第１の面と対向する第２の面との間に逆バイアスを印加するｐｎ接合型受光素子である、前記（１８）に記載のＸ線撮像素子。
（２０）
　Ｘ線撮像素子を備え、
　前記Ｘ線撮像素子は、Ｘ線に基づく信号電荷を発生する複数の受光素子を有し、
　前記受光素子は、
　光電変換領域を含む半導体基板と、
　前記半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、
　前記第１の面の界面において、前記第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、
　前記第１の面の界面において、前記第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、
　少なくとも前記第１の第１導電型領域と前記第２の第１導電型領域との間の、前記第１の面の上方に設けられた導電膜と
　を備える電子機器。
（２１）
　光電変換領域を含む半導体基板と、
　前記半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、
　前記第１の面の界面において、前記第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、
　前記第１の面の界面において、前記第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、
　前記半導体基板内に埋め込み形成され、前記第２の第１導電型領域および前記第３の第１導電型領域と対向する第２導電型領域と、
　前記半導体基板内に埋め込み形成され、前記半導体基板の前記第１の面と対向する第２の面側において前記第２導電型領域と対向する第４の第１導電型領域と
　を備えた受光素子。
（２２）
　前記第４の第１導電型領域は、前記第１の第１導電型領域の下方まで延在し、
　前記第１の第１導電型領域と前記第４の第１導電型領域とは電気的に接続されている、前記（２１）に記載の受光素子。
（２３）
　前記第４の第１導電型領域は、不純物濃度の異なる領域を有している、前記（２１）または（２２）に記載の受光素子。
　本出願は、日本国特許庁において２０２１年４月２８日に出願された日本特許出願番号２０２１－０７５７３１号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　光電変換領域を含む半導体基板と、
    　前記半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、
    　前記第１の面の界面において、前記第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、
    　前記第１の面の界面において、前記第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、
    　少なくとも前記第１の第１導電型領域と前記第２の第１導電型領域との間の、前記第１の面の上方に設けられた導電膜と
    　を備えた受光素子。
  2. 　前記導電膜は、前記第１の第１導電型領域と前記第２の第１導電型領域との間の前記第１の面の界面に電界を印加する、請求項１に記載の受光素子。
  3. 　前記半導体基板の前記第１の面側に設けられた絶縁層をさらに有し、
    　前記導電膜は、前記半導体基板の前記第１の面に設けられたゲート電極および前記絶縁層内に設けられた配線層の少なくとも一方によって形成されている、請求項１に記載の受光素子。
  4. 　前記ゲート電極と、前記配線層とは互いに電気的に接続されている、請求項３に記載の受光素子。
  5. 　前記ゲート電極と、前記配線層と、前記第２の第１導電型領域とは互いに電気的に接続されている、請求項３に記載の受光素子。
  6. 　前記配線層は、前記第１の第１導電型領域と前記第２の第１導電型領域との間から前記第３の第１導電型領域の上方まで連続または断続的に形成されている、請求項３に記載の受光素子。
  7. 　前記ゲート電極は、半導体材料を用いて形成されており、不純物濃度の異なる第１領域および第２領域を有している、請求項３に記載の受光素子。
  8. 　前記第１領域は、前記第２領域よりも不純物濃度が低く、前記第１の第１導電型領域の近傍に設けられている、請求項７に記載の受光素子。
  9. 　前記第１領域は、前記第２領域よりも不純物濃度が低く、前記第２領域の周囲に設けられている、請求項７に記載の受光素子。
  10. 　前記第１領域は、前記第２領域よりも不純物濃度が低く、前記第１の面側から前記第１領域および前記第２領域の順に積層されている、請求項７に記載の受光素子。
  11. 　前記半導体基板内に埋め込み形成され、前記第２の第１導電型領域および前記第３の第１導電型領域と対向する第２導電型領域をさらに有する、請求項１に記載の受光素子。
  12. 　前記半導体基板内に埋め込み形成され、前記半導体基板の前記第１の面と対向する第２の面側において前記第２導電型領域と対向する第４の第１導電型領域をさらに有する、請求項１１に記載の受光素子。
  13. 　前記第４の第１導電型領域は、前記第１の第１導電型領域の下方まで延在し、前記第１の第１導電型領域と接続されている、請求項１２に記載の受光素子。
  14. 　前記第４の第１導電型領域は、不純物濃度の異なる領域を有している、請求項１３に記載の受光素子。
  15. 　前記半導体基板は第２導電型を有すると共に、前記第１の面と対向する第２の面の界面に第２導電型層をさらに有し、
    　前記第２導電型層および前記第２導電型領域は、前記半導体基板よりも不純物濃度が高い、請求項１１に記載の受光素子。
  16. 　前記半導体基板は真性半導体によって構成されている、請求項１に記載の受光素子。
  17. 　Ｘ線に基づく信号電荷を発生する複数の受光素子を備え、
    　前記受光素子は、
    　光電変換領域を含む半導体基板と、
    　前記半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、
    　前記第１の面の界面において、前記第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、
    　前記第１の面の界面において、前記第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、
    　少なくとも前記第１の第１導電型領域と前記第２の第１導電型領域との間の、前記第１の面の上方に設けられた導電膜と
    　を有するＸ線撮像素子。
  18. 　複数の画素が配列された画素領域と、
    　前記画素領域の周囲に設けられた周辺領域とを有し、
    　前記半導体基板は、前記画素領域に空乏領域を、前記周辺領域に中性領域を有する、請求項１７に記載のＸ線撮像素子。
  19. 　前記受光素子は前記複数の画素毎に設けられ、前記半導体基板の前記第１の面と前記第１の面と対向する第２の面との間に逆バイアスを印加するｐｎ接合型受光素子である、請求項１８に記載のＸ線撮像素子。
  20. 　Ｘ線撮像素子を備え、
    　前記Ｘ線撮像素子は、Ｘ線に基づく信号電荷を発生する複数の受光素子を有し、
    　前記受光素子は、
    　光電変換領域を含む半導体基板と、
    　前記半導体基板の第１の面の界面に設けられると共に、第１の電極に接続された第１の第１導電型領域と、
    　前記第１の面の界面において、前記第１の第１導電型領域の周囲に設けられると共に、第２の電極に接続された第２の第１導電型領域と、
    　前記第１の面の界面において、前記第２の第１導電型領域の周囲に設けられると共に、電気的に浮遊状態な第３の第１導電型領域と、
    　少なくとも前記第１の第１導電型領域と前記第２の第１導電型領域との間の、前記第１の面の上方に設けられた導電膜と
    　を備える電子機器。
     
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