WO2022219987A1 - 撮像装置 - Google Patents

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WO2022219987A1
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plug
pixel electrode
imaging device
insulating layer
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大介 若林
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パナソニックＩｐマネジメント株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K30/00—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation
    • H10K30/50—Photovoltaic [PV] devices
    • H10K30/57—Photovoltaic [PV] devices comprising multiple junctions, e.g. tandem PV cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/38—Interconnections, e.g. terminals

Definitions

  • the present disclosure relates to imaging devices.
  • An image sensor includes a plurality of pixels arranged one-dimensionally or two-dimensionally, including a photodetector element that generates an electrical signal according to the amount of incident light.
  • a stacked image sensor is an image sensor having, as a pixel, a photodetector having a structure in which a photoelectric conversion film is stacked above a substrate.
  • Patent Document 1 discloses a stacked image sensor.
  • Patent Document 2 discloses a stacked image sensor in which a plurality of photoelectric conversion films are stacked.
  • the present disclosure provides a high-performance imaging device.
  • An imaging device includes a semiconductor substrate, a first pixel electrode, a first counter electrode facing the first pixel electrode, and a a first photoelectric conversion section located above the semiconductor substrate and configured to convert light in a first wavelength band into a first charge; and located above the first photoelectric conversion section, a second photoelectric conversion unit that converts light in a second wavelength region into a second charge; a plug penetrating through the first photoelectric conversion layer and connected to the second photoelectric conversion unit; and the first photoelectric conversion layer. an insulating layer positioned between the plug and covering side surfaces of the plug. The insulating layer has a tapered shape that tapers upward.
  • FIG. 1 is a schematic diagram showing a circuit configuration of an imaging device according to an embodiment.
  • FIG. 2 is a cross-sectional view schematically showing a cross-sectional structure of a pixel of the imaging device according to the embodiment.
  • FIG. 3 is a plan view showing an electrode layout of pixels of the imaging device according to the embodiment. 4 is a cross-sectional view of a photoelectric conversion portion of a pixel taken along line IV-IV of FIG. 3.
  • FIG. FIG. 5A is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • FIG. 5B is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • FIG. 5C is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • FIG. 5D is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • 5E is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • FIG. 5F is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • 5G is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • FIG. 5H is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • FIG. 5I is a cross-sectional view showing one step of the method for manufacturing the imaging device according to the embodiment.
  • 6 is a cross-sectional view showing a plug penetrating the photoelectric conversion layer of the imaging device according to Modification 1.
  • FIG. 7 is a cross-sectional view showing a plug penetrating the photoelectric conversion layer of the imaging device according to Modification 2.
  • FIG. 8 is a cross-sectional view showing a plug penetrating the photoelectric conversion layer of the imaging device according to Modification 3.
  • FIG. 9 is a cross-sectional view showing a plug passing through a photoelectric conversion layer of an imaging device according to Modification 4.
  • Etching back with oxygen plasma or polishing with CMP can be considered as processing examples for removing the remaining coating film.
  • CMP Chemical Mechanical Polishing
  • the performance of the photoelectric conversion film may deteriorate due to the exposure of the photoelectric conversion film to oxygen.
  • polishing by CMP there is a concern that the performance of the photoelectric conversion film may deteriorate due to mechanical damage to the film interface due to polishing stress.
  • the conventional technology may cause performance deterioration of the photoelectric conversion film, and there is a problem that it is difficult to realize a high-performance imaging device.
  • an imaging device includes a semiconductor substrate, a first photoelectric conversion unit, a second photoelectric conversion unit, a plug, and an insulating layer.
  • the first photoelectric conversion unit is located above the semiconductor substrate and converts light in a first wavelength band into first charges.
  • the second photoelectric conversion unit is positioned above the first photoelectric conversion unit and converts light in a second wavelength band into second charges.
  • the first photoelectric conversion section includes a first pixel electrode, a first counter electrode facing the first pixel electrode, and a first photoelectric conversion layer positioned between the first pixel electrode and the first counter electrode. and including.
  • the plug penetrates the first photoelectric conversion layer and is connected to the second photoelectric conversion section.
  • the insulating layer is positioned between the first photoelectric conversion layer and the plug and covers side surfaces of the plug.
  • the insulating layer has a tapered shape that tapers upward. Further, for example, the first photoelectric conversion layer may contain an organic substance.
  • the insulating layer covering the side surface of the plug has an upwardly tapered shape
  • the flat portion of the upper surface of the plug and the insulating layer has a relatively small area. Therefore, there is little risk of the coating film remaining on the flat portion.
  • the centrifugal force generated during spin coating and the reflow during drying of the coating may cause can be expected to slide down.
  • the first photoelectric conversion layer with a flat upper surface without performing additional processing for removing the coating film on the upper surface of the plug and the insulating layer. Specifically, etching for forming an opening in the first photoelectric conversion layer, or polishing or etching back for flattening the first photoelectric conversion layer may not be performed. For this reason, deterioration of the performance of the first photoelectric conversion layer is less likely to occur, so a high-performance imaging device can be realized.
  • the second photoelectric conversion unit includes a second pixel electrode, a second counter electrode positioned above the second pixel electrode, and a portion between the second pixel electrode and the second counter electrode. and a second photoelectric conversion layer, wherein the plug may be connected to the second pixel electrode.
  • each of the first counter electrode, the second pixel electrode, and the second counter electrode may have translucency with respect to light in the first wavelength range.
  • the imaging device further includes a charge accumulation region that is located within the semiconductor substrate and that accumulates the second charge, and the second photoelectric conversion unit receives the charge through the plug. , may be connected to the charge storage region.
  • the signal charges generated in the second photoelectric conversion layer can be temporarily accumulated, and the accumulated signal charges can be read and processed at desired timing.
  • the top surface of the plug may be located above the top surface of the first photoelectric conversion layer.
  • the imaging device may further include a via connected to the lower end of the plug, and the width of the plug may be shorter than the width of the via.
  • An imaging device includes a semiconductor substrate, a first photoelectric conversion section, a second photoelectric conversion section, and a plug.
  • the first photoelectric conversion unit is located above the semiconductor substrate and converts light in a first wavelength band into first charges.
  • the second photoelectric conversion unit is positioned above the first photoelectric conversion unit and converts light in a second wavelength band into second charges.
  • the first photoelectric conversion section includes a first pixel electrode, a first counter electrode facing the first pixel electrode, and a first photoelectric conversion layer positioned between the first pixel electrode and the first counter electrode. and including.
  • the plug penetrates the first photoelectric conversion layer and is connected to the second photoelectric conversion section.
  • the plug has a tapered shape that tapers upward.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, scales and the like do not necessarily match in each drawing. Moreover, in each figure, substantially the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted or simplified.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship. In other words, in actual use, the term “above” in this specification does not necessarily mean vertically upward, but may mean vertically downward, horizontally, or diagonally with respect to the vertical or horizontal direction. It is not limited.
  • the terms “above” and “below” are used not only when two components are spaced apart from each other and there is another component between the two components, It also applies when two components are placed in close contact with each other so that the two components are in contact.
  • the x-axis, y-axis and z-axis indicate three axes of a three-dimensional orthogonal coordinate system.
  • the x-axis and the y-axis are parallel to the main surface of the semiconductor substrate and correspond to two directions perpendicular to each other.
  • the z-axis coincides with the direction perpendicular to the main surface of the semiconductor substrate.
  • the direction perpendicular to the main surface of the semiconductor substrate is also referred to as the thickness direction or lamination direction.
  • plane view means viewing the principal surface of the semiconductor substrate from the front, that is, viewing from a direction perpendicular to the principal surface of the semiconductor substrate.
  • FIG. 1 is a schematic diagram showing the circuit configuration of an imaging device 100 according to this embodiment. As shown in FIG. 1, the imaging device 100 includes multiple pixels 110 and a peripheral circuit 120 .
  • a plurality of pixels 110 are arranged two-dimensionally, that is, in row and column directions on a semiconductor substrate to form a pixel region.
  • the plurality of pixels 110 may be arranged in a line. That is, the imaging device 100 may be a line image sensor.
  • the terms row direction and column direction refer to directions in which rows and columns extend, respectively. Specifically, the vertical direction in the drawings is the column direction, and the horizontal direction is the row direction.
  • Each pixel 110 includes multiple sub-pixels 111 and 112 .
  • Each of the sub-pixels 111 and 112 receives light in a predetermined wavelength range and generates an electrical signal according to the intensity of the received light.
  • sub-pixels 111 and 112 each include a photoelectric conversion portion 50 or 60 and a charge detection circuit 25 .
  • the photoelectric conversion unit 50 includes pixel electrodes 51 , photoelectric conversion layers 52 and transparent electrodes 53 .
  • the photoelectric conversion unit 60 includes pixel electrodes 61 , photoelectric conversion layers 62 and transparent electrodes 63 . A specific configuration of the photoelectric conversion units 50 and 60 will be described later.
  • Charge detection circuit 25 includes amplification transistor 11 , reset transistor 12 , and address transistor 13 .
  • the imaging device 100 has voltage control elements for applying a predetermined voltage to the transparent electrodes 53 and 63 .
  • Voltage control elements include, for example, a voltage control circuit, a voltage generation circuit such as a constant voltage source, and a voltage reference line such as a ground line.
  • the voltage applied by the voltage control element is called the control voltage.
  • the imaging device 100 includes a voltage control circuit 30 as a voltage control element.
  • the voltage control circuit 30 may generate a constant control voltage, or may generate a plurality of control voltages with different values. For example, the voltage control circuit 30 may generate control voltages having two or more different values, or may generate control voltages that vary continuously within a predetermined range.
  • the voltage control circuit 30 determines the value of the control voltage to be generated based on the command of the operator who operates the image capturing device 100 or the command of another control unit provided in the image capturing device 100, and determines the control voltage of the determined value. to generate
  • the voltage control circuit 30 is provided outside the photosensitive area as part of the peripheral circuit 120 . Note that the photosensitive area is substantially the same as the pixel area.
  • the voltage control circuit 30 applies a control voltage via the counter electrode signal line 16 to the transparent electrodes 53 or 63 of the pixels 110 arranged in the row direction. Thereby, the voltage control circuit 30 changes the voltage between the pixel electrode 51 and the transparent electrode 53 or the voltage between the pixel electrode 61 and the transparent electrode 63 to change the spectral sensitivity characteristic of the photoelectric conversion section 50 or 60. switch.
  • the pixel electrode 61 is set to a potential higher than that of the transparent electrode 63 so that the photoelectric conversion unit 60 is irradiated with light and electrons are accumulated in the pixel electrode 61 as signal charges. At this time, since the moving direction of electrons is opposite to the moving direction of holes, a current flows from the pixel electrode 61 to the transparent electrode 63 . Further, the pixel electrode 61 is set to a potential lower than that of the transparent electrode 63 so that the photoelectric conversion unit 60 is irradiated with light and holes are accumulated in the pixel electrode 61 as signal charges. At this time, current flows from the transparent electrode 63 toward the pixel electrode 61 .
  • the photoelectric conversion unit 50 is similar to the photoelectric conversion unit 60.
  • the configuration of the charge detection circuit 25 connected to the photoelectric conversion section 50 is the same as the configuration of the charge detection circuit 25 connected to the photoelectric conversion section 60 .
  • the following description focuses on the photoelectric conversion unit 60 and the charge detection circuit 25 connected to the photoelectric conversion unit 60, that is, the circuit configuration of the sub-pixel 112. FIG.
  • the pixel electrode 61 is connected to the gate electrode of the amplification transistor 11, and the signal charges collected by the pixel electrode 61 are stored in the charge storage node 24 located between the pixel electrode 61 and the gate electrode of the amplification transistor 11. .
  • Charge storage node 24 is an example of a charge storage region.
  • the signal charges are holes.
  • the signal charges may be electrons.
  • the signal charge accumulated in the charge accumulation node 24 is applied to the gate electrode of the amplification transistor 11 as a voltage corresponding to the amount of signal charge.
  • the amplification transistor 11 is included in the charge detection circuit 25 and amplifies the voltage applied to the gate electrode.
  • the address transistor 13 selectively reads out the amplified voltage as the signal voltage. Address transistor 13 is also referred to as a row select transistor.
  • the reset transistor 12 has one of its source electrode and drain electrode connected to the pixel electrode 61 and resets the signal charge accumulated in the charge accumulation node 24 . In other words, the reset transistor 12 resets the potentials of the gate electrode of the amplification transistor 11 and the pixel electrode 61 .
  • the imaging device 100 includes a power supply line 21, a vertical signal line 17, an address signal line 26, and a reset signal line 27 in order to selectively perform the above-described operations in a plurality of sub-pixels 111 or 112. These wirings and signal lines are connected to sub-pixels 111 and 112, respectively.
  • the power wiring 21 is connected to one of the source electrode and the drain electrode of the amplification transistor 11 .
  • the vertical signal line 17 is connected to the other of the source electrode and the drain electrode of the address transistor 13 , ie, the one that is not connected to the amplification transistor 11 .
  • the address signal line 26 is connected to the gate electrode of the address transistor 13 .
  • the reset signal line 27 is connected to the gate electrode of the reset transistor 12 .
  • the peripheral circuit 120 includes a vertical scanning circuit 15, a horizontal signal readout circuit 20, a plurality of column signal processing circuits 19, a plurality of load circuits 18, a plurality of differential amplifiers 22, and a voltage control circuit 30.
  • the vertical scanning circuit 15 is also called a row scanning circuit.
  • the horizontal signal readout circuit 20 is also called a column scanning circuit.
  • the column signal processing circuit 19 is also called a row signal storage circuit.
  • Differential amplifier 22 is also referred to as a feedback amplifier.
  • the vertical scanning circuit 15 is connected to the address signal line 26 and the reset signal line 27, selects a plurality of sub-pixels 111 or 112 arranged in each row by row, reads out the signal voltage, and scans the pixel electrode 51 or 61. reset the potential of A power supply line 21 supplies a predetermined power supply voltage to each of the sub-pixels 111 and 112 .
  • the horizontal signal readout circuit 20 is electrically connected to a plurality of column signal processing circuits 19 .
  • the column signal processing circuit 19 is electrically connected to the sub-pixels 111 and 112 arranged in each column via vertical signal lines 17 corresponding to each column.
  • a load circuit 18 is electrically connected to each vertical signal line 17 .
  • the load circuit 18 and the amplification transistor 11 form a source follower circuit.
  • a plurality of differential amplifiers 22 are provided corresponding to each column.
  • a negative input terminal of the differential amplifier 22 is connected to the corresponding vertical signal line 17 .
  • the output terminal of the differential amplifier 22 is connected to the sub-pixel 111 or 112 via the feedback line 23 corresponding to each column.
  • the vertical scanning circuit 15 applies a row selection signal for controlling ON/OFF of the address transistor 13 to the gate electrode of the address transistor 13 through the address signal line 26 . This scans and selects the row to be read. A signal voltage is read out to the vertical signal line 17 from the sub-pixel 111 or 112 in the selected row. Also, the vertical scanning circuit 15 applies a reset signal for controlling ON/OFF of the reset transistor 12 to the gate electrode of the reset transistor 12 via the reset signal line 27 . This selects the row of the sub-pixels 111 or 112 to be reset. The vertical signal line 17 transmits the signal voltage read from the sub-pixel 111 or 112 selected by the vertical scanning circuit 15 to the column signal processing circuit 19 .
  • the column signal processing circuit 19 performs noise suppression signal processing typified by correlated double sampling and analog-digital conversion (AD conversion). Specifically, the column signal processing circuit 19 includes a sample hold circuit.
  • the sample-and-hold circuit includes capacitors, transistors, and the like. The sample hold circuit samples the signal voltage read out via the vertical signal line 17 and temporarily holds it. A digital value corresponding to the held voltage value is read out to the horizontal signal readout circuit 20 .
  • the horizontal signal readout circuit 20 sequentially reads signals from the plurality of column signal processing circuits 19 to the horizontal common signal line 28 .
  • the differential amplifier 22 is connected via a feedback line 23 to the other of the drain electrode and the source of the reset transistor 12, which is not connected to the pixel electrode 51 or 61. Therefore, differential amplifier 22 receives the output value of address transistor 13 at its negative input terminal when address transistor 13 and reset transistor 12 are in a conducting state.
  • the differential amplifier 22 performs a feedback operation so that the gate potential of the amplification transistor 11 becomes a predetermined feedback voltage. At this time, the output voltage value of the differential amplifier 22 is 0V or a positive voltage near 0V. Feedback voltage means the output voltage of the differential amplifier 22 .
  • FIG. 2 is a cross-sectional view schematically showing the cross section of the device structure of the pixel 110 of the imaging device 100 according to this embodiment.
  • pixel 110 includes semiconductor substrate 31 , charge detection circuit 25 (not shown), and photoelectric conversion units 50 and 60 .
  • the semiconductor substrate 31 is, for example, a p-type silicon substrate.
  • the charge detection circuit 25 detects signal charge captured by the pixel electrode 51 or 61 and outputs a signal voltage.
  • the charge detection circuit 25 includes an amplification transistor 11 , a reset transistor 12 and an address transistor 13 , and is at least partially formed on a semiconductor substrate 31 .
  • Each of the amplification transistor 11 , the reset transistor 12 and the address transistor 13 is an example of an electric element at least partially formed on the semiconductor substrate 31 .
  • Each of the amplification transistor 11, reset transistor 12 and address transistor 13 is, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • each of the amplification transistor 11, the reset transistor 12 and the address transistor 13 is an n-channel MOSFET, but may be a p-channel MOSFET.
  • the amplification transistor 11 has n-type impurity regions 41C and 41D, a gate insulating layer 38B, and a gate electrode 39B.
  • N-type impurity regions 41C and 41D are formed in semiconductor substrate 31 and function as drains and sources, respectively.
  • a gate insulating layer 38B is located on the semiconductor substrate 31 .
  • Gate electrode 39B is located on gate insulating layer 38B.
  • the reset transistor 12 has n-type impurity regions 41A and 41B, a gate insulating layer 38A, and a gate electrode 39A.
  • N-type impurity regions 41A and 41B are formed in semiconductor substrate 31 and function as drains and sources, respectively.
  • a gate insulating layer 38A is located on the semiconductor substrate 31 .
  • Gate electrode 39A is located on gate insulating layer 38A.
  • the address transistor 13 has n-type impurity regions 41D and 41E, a gate insulating layer 38C, and a gate electrode 39C.
  • N-type impurity regions 41D and 41E are formed in semiconductor substrate 31 and function as drains and sources, respectively.
  • a gate insulating layer 38C is located on the semiconductor substrate 31 .
  • a gate electrode 39C is located on the gate insulating layer 38C.
  • the gate insulating layers 38A, 38B and 38C are formed using an insulating material.
  • the gate insulating layers 38A, 38B and 38C have a single layer structure of silicon oxide film or silicon nitride film, or a laminated structure of these.
  • the gate electrodes 39A, 39B and 39C are each formed using a conductive material.
  • the gate electrodes 39A, 39B and 39C are formed using polysilicon to which conductivity is imparted by adding impurities.
  • gate electrodes 39A, 39B and 39C may be formed using a metal material such as copper.
  • the n-type impurity regions 41A, 41B, 41C, 41D and 41E are formed by doping the semiconductor substrate 31 with n-type impurities such as phosphorus (P) by ion implantation or the like.
  • n-type impurities such as phosphorus (P) by ion implantation or the like.
  • the n-type impurity region 41D is shared by the amplifying transistor 11 and the address transistor 13.
  • the amplification transistor 11 and the address transistor 13 are connected in series.
  • the n-type impurity region 41D may be separated into two n-type impurity regions. These two n-type impurity regions may be electrically connected via a wiring layer.
  • element isolation regions 42 are provided between the adjacent pixels 110 and between the amplification transistor 11 and the reset transistor 12 .
  • the element isolation region 42 provides electrical isolation between adjacent pixels 110 .
  • the provision of the element isolation region 42 suppresses leakage of the signal charges accumulated in the charge accumulation node 24 .
  • the element isolation region 42 is formed by, for example, doping the semiconductor substrate 31 with a p-type impurity at a high concentration.
  • a multilayer wiring structure is provided on the upper surface of the semiconductor substrate 31 .
  • a multilayer wiring structure includes a plurality of interlayer insulating layers, one or more wiring layers, one or more vias and one or more contact plugs.
  • interlayer insulating layers 43A, 43B and 43C are laminated in this order on the upper surface of the semiconductor substrate 31 .
  • the interlayer insulating layers 43A, 43B, and 43C are, for example, TEOS (tetraethyl orthosilicate) films, but may be single-layer or laminated films such as silicon oxide films, silicon nitride films, silicon oxynitride films, and aluminum oxide films. .
  • the interlayer insulating layers 43A, 43B and 43C may be formed using the same insulating material, or may be formed using different insulating materials.
  • Wiring 46A and via 47A are embedded in the interlayer insulating layer 43A.
  • Wirings 46B and 48B and vias 47B are embedded in the interlayer insulating layer 43B.
  • Wirings 46C and 48C, vias 47C, pixel electrodes 51 and conductive films 71 are embedded in the interlayer insulating layer 43C.
  • the upper surface of the interlayer insulating layer 43C is flat and parallel to the upper surface of the semiconductor substrate 31, for example.
  • the contact plug 45A is connected to the n-type impurity region 41B of the reset transistor 12.
  • Contact plug 45B is connected to gate electrode 39B of amplifying transistor 11 .
  • the wiring 46A connects the contact plug 45A and the contact plug 45B.
  • the n-type impurity region 41B of the reset transistor 12 is electrically connected to the gate electrode 39B of the amplification transistor 11 .
  • the wiring 46A is connected to the pixel electrode 61 via vias 47A, 47B and 47C, the wirings 46B and 46C, the conductive film 71 and the plug 70.
  • the n-type impurity region 41B, the gate electrode 39B, the contact plugs 45A and 45B, the wirings 46A, 46B and 46C, the vias 47A, 47B and 47C, the conductive film 71, the plug 70, and the pixel electrode 61 are connected to the charge storage node 24. configure.
  • vias and wiring connected to the pixel electrodes 51 are also embedded in the interlayer insulating layers 43A, 43B or 43C.
  • the amplification transistor 11 , reset transistor 12 and address transistor 13 included in the sub-pixel 111 are also formed on the semiconductor substrate 31 .
  • the photoelectric conversion units 50 and 60 are provided above the semiconductor substrate 31 respectively.
  • the photoelectric conversion units 50 and 60 are stacked in this order above the semiconductor substrate 31 .
  • the photoelectric conversion unit 50 is an example of a first photoelectric conversion unit that converts light in the first wavelength band into first charges.
  • the photoelectric conversion unit 50 is provided on the interlayer insulating layer 43C.
  • the photoelectric conversion unit 60 is an example of a second photoelectric conversion unit that is positioned above the photoelectric conversion unit 50 and converts light in the second wavelength band into second charges.
  • the photoelectric conversion section 60 is provided above the photoelectric conversion section 50 with an insulating layer 81 interposed therebetween.
  • the first wavelength band and the second wavelength band are wavelength bands different from each other.
  • the first wavelength band and the second wavelength band are different wavelength bands that do not overlap at all, but may partially overlap.
  • the light in the first wavelength band is near-infrared light.
  • the light in the second wavelength band is visible light.
  • An insulating layer 82 is provided above the photoelectric conversion section 60 .
  • the insulating layer 82 covers at least part of the upper surface of the transparent electrode 63 .
  • the insulating layer 82 is formed using an insulating material.
  • the insulating layer 82 is made of silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), aluminum oxide (AlO), organic or inorganic polymer materials, or the like.
  • the insulating layer 82 is transparent to, for example, light of wavelengths to be detected by the imaging device 100, specifically light of the first wavelength range and light of the second wavelength range.
  • the insulating layer 82 functions as a protective film for the photoelectric conversion section 60 .
  • the pixel 110 has a color filter 91 above the photoelectric conversion section 60 .
  • pixel 110 comprises microlens 92 above color filter 91 . Note that the pixel 110 does not have to include the insulating layer 82 , the color filter 91 and the microlens 92 .
  • FIG. 3 is a plan view showing the electrode layout of the pixels 110 of the imaging device 100 according to this embodiment.
  • FIG. 4 is a schematic cross-sectional view of the photoelectric conversion units 50 and 60 of the pixel 110 along line IV-IV in FIG.
  • the photoelectric conversion section 50 includes a pixel electrode 51, a photoelectric conversion layer 52, and a transparent electrode 53.
  • the pixel electrode 51 is an example of a first pixel electrode.
  • the pixel electrode 51 faces the transparent electrode 53 with the photoelectric conversion layer 52 interposed therebetween.
  • a pixel electrode 51 is provided for each pixel 110 .
  • one pixel electrode 51 is provided for one pixel 110 as shown in FIG. good too.
  • the pixel electrode 51 is formed using, for example, a metal such as aluminum or copper, or a conductive material such as polysilicon doped with impurities to impart conductivity.
  • the pixel electrode 51 is connected to a charge accumulation region (not shown) provided below. Specifically, as shown in FIG. 4, the bottom surface of the pixel electrode 51 is connected to a via 47D.
  • the via 47D is electrically connected to an impurity region (also called floating diffusion) provided in the semiconductor substrate 31 via wiring, other vias, contact plugs, and the like (not shown). Note that the via 47D may be directly connected to the impurity region.
  • the via 47D, the impurity region, and the like are each part of the charge storage region. As a result, charges generated by photoelectric conversion in the photoelectric conversion layer 52 are accumulated in the charge accumulation regions via the pixel electrodes 51 .
  • the photoelectric conversion layer 52 is an example of a first photoelectric conversion layer.
  • the photoelectric conversion layer 52 photoelectrically converts light incident from the transparent electrode 53 side, thereby generating signal charges corresponding to the intensity of the incident light. Specifically, the photoelectric conversion layer 52 receives near-infrared light and generates signal charges according to the intensity of the received near-infrared light.
  • the photoelectric conversion layer 52 contains an organic matter.
  • the photoelectric conversion layer 52 is composed of an organic semiconductor.
  • Photoelectric conversion layer 52 may include one or more organic semiconductor layers.
  • the photoelectric conversion layer 52 may include a photoelectric conversion layer that generates hole-electron pairs, a carrier transport layer that transports electrons or holes, a blocking layer that blocks carriers, and the like.
  • Organic p-type semiconductors and organic n-type semiconductors of known materials can be used for these organic semiconductor layers.
  • the photoelectric conversion layer 52 may be, for example, a mixed film of organic donor molecules and acceptor molecules, a mixed film of semiconducting carbon nanotubes and acceptor molecules, or a film containing quantum dots.
  • the photoelectric conversion layer 52 may be formed using an inorganic material such as amorphous silicon.
  • the photoelectric conversion layer 52 is positioned between the pixel electrode 51 and the transparent electrode 53 .
  • the photoelectric conversion layer 52 is continuously formed over the plurality of pixels 110 .
  • the photoelectric conversion layer 52 is formed in a single flat plate shape so as to cover most of the imaging region in plan view. Note that the photoelectric conversion layer 52 may be provided separately for each pixel 110 .
  • the transparent electrode 53 is an example of a first counter electrode and is positioned above the pixel electrode 51 .
  • the transparent electrode 53 has translucency with respect to light in the first wavelength band to be detected by the photoelectric conversion layer 52 .
  • the transparent electrode 53 is transparent to light in the first wavelength band.
  • transparent refers to a state in which the transmittance for light in a predetermined wavelength range is sufficiently high, for example, a state in which the transmittance is greater than 50%.
  • the transparent electrode 53 is formed using a conductive material.
  • the transparent electrode 53 is formed using a transparent conductive semiconductor oxide film such as indium tin oxide (ITO), aluminum-added zinc oxide (AZO), or gallium-added zinc oxide (GZO).
  • ITO indium tin oxide
  • AZO aluminum-added zinc oxide
  • GZO gallium-added zinc oxide
  • the transparent electrode 53 may be formed using another transparent conductive semiconductor, or may be formed using a metal thin film thin enough to transmit light in the first wavelength band.
  • the transparent electrode 53 is formed continuously over a plurality of pixels 110 in the same manner as the photoelectric conversion layer 52 . Specifically, the transparent electrode 53 is formed in a single flat plate shape so as to cover most of the imaging region in plan view. The transparent electrode 53 continuously covers substantially the entire upper surface of the photoelectric conversion layer 52 .
  • the photoelectric conversion section 60 includes a pixel electrode 61, a photoelectric conversion layer 62, and a transparent electrode 63.
  • the pixel electrode 61 is an example of a second pixel electrode.
  • the pixel electrode 61 faces the transparent electrode 63 with the photoelectric conversion layer 62 interposed therebetween.
  • a pixel electrode 61 is provided for each pixel 110 .
  • four pixel electrodes 61 are provided for one pixel 110, as shown in FIG. Note that the four pixel electrodes 61 may be one pixel electrode connected to each other.
  • the photoelectric conversion layer 62 is an example of a second photoelectric conversion layer.
  • the photoelectric conversion layer 62 photoelectrically converts light incident from the transparent electrode 63 side, thereby generating signal charges corresponding to the intensity of the incident light. Specifically, the photoelectric conversion layer 62 receives visible light and generates signal charges according to the intensity of the received visible light.
  • the photoelectric conversion layer 62 contains an organic substance.
  • the photoelectric conversion layer 62 is composed of an organic semiconductor.
  • Photoelectric conversion layer 62 may include one or more organic semiconductor layers.
  • the photoelectric conversion layer 62 may contain a carrier transport layer, a blocking layer, and the like.
  • the photoelectric conversion layer 62 may be, for example, a mixed film of organic donor molecules and acceptor molecules, a mixed film of semiconducting carbon nanotubes and acceptor molecules, or a film containing quantum dots.
  • the photoelectric conversion layer 62 may be formed using an inorganic material such as amorphous silicon.
  • the photoelectric conversion layer 62 is positioned between the pixel electrode 61 and the transparent electrode 63 .
  • the photoelectric conversion layer 62 is continuously formed over the plurality of pixels 110 .
  • the photoelectric conversion layer 62 may be provided separately for each pixel 110 .
  • the transparent electrode 63 is an example of a second counter electrode and is positioned above the pixel electrode 61 .
  • the transparent electrode 63 has translucency with respect to the light in the second wavelength range to be detected by the photoelectric conversion layer 62 .
  • the transparent electrode 63 is transparent to light in the second wavelength band.
  • the transparent electrode 63 is formed using a conductive material.
  • the transparent electrode 63 is formed using a transparent conductive semiconductor oxide film such as ITO, AZO, GZO.
  • the transparent electrode 63 may be formed using another transparent conductive semiconductor, or may be formed using a metal thin film thin enough to transmit light.
  • the photoelectric conversion section 60 is positioned on the incident side of the light in the first wavelength band received by the photoelectric conversion section 50 . Therefore, the pixel electrode 61, the photoelectric conversion layer 62, and the transparent electrode 63, which constitute the photoelectric conversion section 60, all transmit light in the first wavelength band. Specifically, the pixel electrode 61, the photoelectric conversion layer 62, and the transparent electrode 63 are all transparent to light in the first wavelength band.
  • An insulating layer 81 is provided between the photoelectric conversion section 50 and the photoelectric conversion section 60 .
  • the insulating layer 81 is provided to electrically insulate the photoelectric conversion units 50 and 60 from each other. Since the photoelectric conversion section 50 is arranged below the photoelectric conversion section 60 , the insulating layer 81 is also formed using a material that transmits light in the first wavelength band received by the photoelectric conversion section 50 . Specifically, the insulating layer 81 is formed using AlO, SiON, or the like.
  • the pixel electrode 61 of the photoelectric conversion section 60 is connected to a conductive plug 70 penetrating through the photoelectric conversion layer 52 .
  • the pixel electrode 61 is connected through a plug 70 to a conductive film 71 formed below the photoelectric conversion layer 52, and further to a charge storage region for storing charges generated during photoelectric conversion.
  • pixel electrode 61 is connected to n-type impurity region 41B through plug 70, conductive film 71, via 47C, and the like.
  • the n-type impurity region 41B is part of the charge storage region.
  • the plug 70 is formed using a metal material such as Cu.
  • the plug 70 is, for example, a columnar plug and has a height approximately equal to the thickness of the photoelectric conversion layer 52 .
  • An insulating layer 80 for electrically insulating the photoelectric conversion layer 52 is provided around the plug 70 .
  • the insulating layer 80 is located between the plug 70 and the photoelectric conversion layer 52 and covers the side surface 70 c of the plug 70 .
  • the insulating layer 80 is formed using an insulating material such as TEOS, SiO2 or SiN.
  • the insulating layer 80 has a tapered shape that tapers upward. Specifically, the shape of the insulating layer 80 is a truncated cone shape with a through hole provided in the center. As shown in FIGS. 3 and 4, a plug 70 is embedded in the central through hole.
  • the insulating layer 80 has an upper surface 80a and a lower surface 80b. The area of the upper surface 80a is smaller than the area of the lower surface 80b. Specifically, in a plan view, the inner circumference of the upper surface 80 a and the inner circumference of the lower surface 80 b overlap each other and match the outer shape of the plug 70 . In addition, the outer circumference of the upper surface 80a is located inside the outer circumference of the lower surface 80b.
  • the lower surface 80 b is larger than the conductive film 71 and prevents the conductive film 71 from contacting the photoelectric conversion layer 52 .
  • the inclination angle of the outer surface 80c of the insulating layer 80 is constant.
  • the angle of inclination is the angle formed between the outer side surface 80c and the xy plane in the xz cross section passing through the center of the plug 70 (that is, the cross section shown in FIG. 4).
  • the xy plane is a plane parallel to the main surface of the semiconductor substrate 31 .
  • the shape of the insulating layer 80 is not limited to a truncated cone shape with a through hole provided in the center.
  • the outer surface 80c of the insulating layer 80 may be curved downward or convex upward. That is, the inclination of the outer side surface 80c of the insulating layer 80 may not be constant.
  • the outer surface 80c of the insulating layer 80 may be formed stepwise.
  • FIGS. 5A to 5I are cross-sectional views showing each step of the manufacturing method of the imaging device according to this embodiment.
  • the charge detection circuit 25 is formed inside the semiconductor substrate 31 .
  • the amplification transistor 11, the reset transistor 12, the address transistor 13, the element isolation region 42, and the like are formed using a known technique such as the CMOS process.
  • FIG. 5A illustrates the uppermost interlayer insulating layer 43C, vias 47C and 47D provided inside the interlayer insulating layer 43C, the pixel electrode 51 and the conductive film 71.
  • the illustration of the semiconductor substrate 31 and the like is omitted in FIGS. 5A to 5I.
  • the interlayer insulating layer 43C is a TEOS film, for example, and is formed by a CVD (Chemical Vapor Deposition) method or the like. Contact holes are formed in the TEOS film by photolithography and etching, and vias 47C and 47D are formed by burying Cu therein. Further, a buried TiN electrode is formed as the conductive film 71 and the pixel electrode 51 on the upper layer of the TEOS film.
  • CVD Chemical Vapor Deposition
  • the TEOS film 80A is deposited over the entire surface, the portion corresponding to the lower portion of the pixel electrode 61 of the photoelectric conversion section 60, that is, the upper portion of the conductive film 71 is removed by etching. to form a via hole 70A. As a result, the upper surface of the conductive film 71 is exposed at the bottom of the via hole 70A.
  • plugs 70 are formed by filling the via holes 70A with Cu.
  • the embedding of Cu is performed using, for example, electrolytic plating. Therefore, although not shown, a seed layer used for plating and a barrier layer for preventing diffusion of Cu are formed on the bottom surface and side surfaces of the plug 70 made of Cu. Ti or Ta, for example, is used for the barrier layer.
  • the TEOS film 80A except for the TEOS film 80A near the plug 70 is removed by dry etching, for example.
  • etching conditions are controlled so that the width of the TEOS film covering the side surface 70c of the plug 70 increases from the top to the bottom of the plug 70 .
  • the shape of the insulating layer 80 which is the remaining TEOS film, can be tapered upward.
  • the etching gas is mixed with a gas that causes reaction products to adhere to the side walls of the etched portion.
  • the shape of the insulating layer 80 formed by etching can be controlled.
  • the shape of the insulating layer 80 can also be controlled by selecting a resist that serves as a protective material during etching.
  • the insulating layer 80 having a tapered shape can be formed by using a resist having a characteristic that the end portion is easily inclined. That is, the outer side surface 80c of the insulating layer 80 is obliquely inclined.
  • a photoelectric conversion material that will form the photoelectric conversion layer 52 is applied onto the interlayer insulating layer 43C by spin coating.
  • the coating film formed by spin coating is less likely to run on the upper surfaces of the plugs 70 and the insulating layer 80 .
  • the coating film on the plug 70 and the insulating layer 80 slides down to the surroundings via the oblique outer surface 80c of the insulating layer 80 . Therefore, as shown in FIG.
  • the upper surface 70a of the plug 70, the upper surface 80a of the insulating layer 80, and the upper surface 52a of the photoelectric conversion layer 52 can be flush with each other.
  • a step of optimizing various parameters such as the rotation speed of spin coating or the viscosity of the coating material may be performed separately so that the height of the coating film is the same as that of the plug 70 .
  • an electrode material is deposited on the upper surface 52a of the photoelectric conversion layer 52, the upper surface 70a of the plug 70, and the upper surface 80a of the insulating layer 80.
  • Film formation of the electrode material is performed, for example, by sputtering, vapor deposition, or the like.
  • the electrode material on the upper surface 80a of the insulating layer 80 is removed by patterning the deposited electrode material. Thereby, the electrode material on the photoelectric conversion layer 52 and the electrode material on the plug 70 are separated.
  • the electrode material above the photoelectric conversion layer 52 is the transparent electrode 53 of the photoelectric conversion section 50 .
  • an insulating film is deposited on the entire surface, and only the insulating film above the plugs 70 is removed by etching.
  • insulating layer 81 is formed so as to expose only the electrode material electrically connected to plug 70 .
  • an electrode material is deposited on the upper surface of the insulating layer 81 and patterned into a predetermined shape by etching. Thereby, the pixel electrode 61 of the photoelectric conversion unit 60 is formed.
  • a photoelectric conversion layer 62 is formed.
  • the photoelectric conversion layer 62 is formed by, for example, spin coating, similarly to the photoelectric conversion layer 52 .
  • a transparent electrode 63 is formed on the photoelectric conversion layer 62, and an insulating layer 82 is formed on the upper surface thereof as a protective film. Thereby, the laminated structure of the photoelectric conversion units 50 and 60 shown in FIG. 4 is formed.
  • the imaging device 100 shown in FIG. 2 is manufactured by forming the color filter 91 and the microlens 92 as necessary.
  • FIG. 6 is a cross-sectional view showing a plug 170 penetrating through the photoelectric conversion layer 52 of the imaging device according to Modification 1.
  • top surface 170 a of plug 170 and top surface 180 a of insulating layer 180 are located above top surface 52 a of photoelectric conversion layer 52 . That is, the top surface 170a of the plug 170 and the top surface 180a of the insulating layer 180 do not have to be flush with the top surface 52a of the photoelectric conversion layer 52 .
  • FIG. 6 shows an example in which the upper surface 170a of the plug 170 and the upper surface 180a of the insulating layer 180 are flush with each other, the upper surface 170a and the upper surface 180a may have a step.
  • the top surface 170 a of the plug 170 may be positioned above the top surface 180 a of the insulating layer 180 .
  • FIG. 7 is a cross-sectional view showing a plug 270 penetrating through the photoelectric conversion layer 52 of the imaging device according to Modification 2.
  • width d1 of plug 270 is shorter than width d2 of via 47C to which plug 270 is connected.
  • Widths d1 and d2 are the maximum widths of plug 270 or via 47C, respectively. If the shape of the plug 270 is cylindrical, the width d1 is the diameter of the bottom surface. For example, in plan view, the entire plug 270 is positioned inside the contour of the via 47C.
  • the areas of the upper surface 70a of the plug 270 and the upper surface 80a of the insulating layer 80 become smaller. This makes it difficult for the coating film to remain on the upper surface 70a of the plug 270 and the upper surface 80a of the insulating layer 80, so that the photoelectric conversion layer 52 can be easily planarized.
  • FIG. 8 is a cross-sectional view showing a plug 370 penetrating through the photoelectric conversion layer 52 of the imaging device according to Modification 3.
  • the plug 370 has an upwardly tapered shape. That is, the side surface 370c of the plug 370 is inclined with respect to the xy plane.
  • the shape of the plug 370 is, for example, an upwardly tapering truncated cone or pyramid.
  • the width of the insulating layer 380 is constant. That is, the outer side surface 80c of the insulating layer 380 and the side surface 370c of the plug 370 are parallel in a cross section perpendicular to the xy plane. Since the plug 370 has such a tapered shape, the insulating layer 380 covering the side surface 370c of the plug 370 may also have an upwardly tapered shape. Even in this case, it is possible to obtain the same effects as in the above-described embodiment.
  • the width of the insulating layer 380 may not be constant.
  • the thickness of the insulating layer 380 may be thicker at the lower end than at the upper end.
  • the tapered shape of the insulating layer 380 has a smaller inclination angle than the tapered shape of the plug 370 .
  • the thickness of the insulating layer 380 may be thinner at the lower end than at the upper end as long as the outer surface 80c of the insulating layer 380 tapers upward.
  • FIG. 9 is a cross-sectional view showing a plug 470 penetrating through the photoelectric conversion layer 52 of the imaging device according to Modification 4.
  • the plug 470 has a tapered shape that tapers downward, that is, a reverse tapered shape. That is, the side surface 470c of the plug 470 is inclined opposite to the side surface 370c in FIG. 8 with respect to the z-axis direction.
  • the shape of the plug 470 is, for example, a downwardly tapering truncated cone or pyramid.
  • the width of the insulating layer 480 is greater at the lower end than at the upper end.
  • the insulating layer 480 is provided to fill the space between the plug 470 and the conductive film 71, and has an upwardly tapering outer side surface 80c. Even in this case, it is possible to obtain the same effects as in the above-described embodiment.
  • the shape of the plug and the insulating layer according to each modification can be formed by appropriately adjusting the etching conditions, the film forming conditions, and the like.
  • the photoelectric conversion unit 50 located on the semiconductor substrate 31 side receives near-infrared light
  • the photoelectric conversion unit 60 located above receives visible light.
  • the photoelectric conversion unit 60 may receive near-infrared light
  • the photoelectric conversion unit 50 may receive visible light.
  • the photoelectric conversion units 50 and 60 may receive light in mutually different wavelength ranges, such as mutually different visible light.
  • the photoelectric conversion units 50 and 60 may receive light in the same wavelength range. That is, the first wavelength band and the second wavelength band may completely match.
  • the range in which light in the same wavelength range can be received is widened, and the dynamic range of the imaging device can be widened.
  • three or more photoelectric conversion units may be stacked.
  • the wavelength regions of light detected by each of the three photoelectric conversion units may at least partially overlap each other, or may be completely different.
  • the arrangement of the pixel electrode 61 and the transparent electrode 63 may be reversed. That is, the transparent electrode 63, the photoelectric conversion layer 62, and the pixel electrode 61 may be arranged in this order from the photoelectric conversion section 50 side. In this case, the transparent electrode 53 of the photoelectric conversion section 50 and the transparent electrode 63 of the photoelectric conversion section 60 may be one common electrode. Also, the plug 70 and the insulating layer 80 may penetrate the photoelectric conversion layer 62 . In this case, the insulating layer 80 is tapered upward at a portion located between the plug 70 and the photoelectric conversion layer 52 and at a portion located between the plug 70 and the photoelectric conversion layer 62 . have a shape. That is, the insulating layer 80 has, for example, two frustoconical portions.
  • the arrangement of the pixel electrode 51 and the transparent electrode 53 may be reversed. That is, the transparent electrode 53, the photoelectric conversion layer 52, and the pixel electrode 51 may be arranged in this order from the semiconductor substrate 31 side.
  • the present disclosure can be used as a high-performance imaging device, such as a camera or rangefinder.

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Abstract

撮像装置は、半導体基板と、半導体基板の上方に位置し、第１波長域の光を第１電荷に変換する第１光電変換部と、第１光電変換部の上方に位置し、第２波長域の光を第２電荷に変換する第２光電変換部と、を備える。第１光電変換部は、第１画素電極と、第１画素電極に対向する第１対向電極と、第１画素電極と第１対向電極との間に位置する第１光電変換層と、を含む。撮像装置は、さらに、第１光電変換層を貫通し、第２光電変換部に接続されるプラグと、第１光電変換層とプラグとの間に位置し、プラグの側面を覆う絶縁層と、を備える。絶縁層は、上方に向かって先細るテーパ形状を有する。

Description

撮像装置
　本開示は、撮像装置に関する。
　イメージセンサは、入射した光量に応じた電気信号を発生させる光検出素子を含み、一次元または二次元に配置された複数の画素を備える。積層型イメージセンサは、イメージセンサのうち、基板上方に光電変換膜が積層された構造の光検出素子を画素として持つものを言う。例えば、特許文献１には、積層型イメージセンサが開示されている。また、特許文献２には、複数の光電変換膜が積層された積層型イメージセンサが開示されている。
特開２０１９－１６６６７号公報 特開２００５－３４０５７１号公報
　本開示は、高性能な撮像装置を提供する。
　本開示の一態様に係る撮像装置は、半導体基板と、第１画素電極、前記第１画素電極に対向する第１対向電極、及び前記第１画素電極と前記第１対向電極との間に位置する第１光電変換層を含み、前記半導体基板の上方に位置し、第１波長域の光を第１電荷に変換する第１光電変換部と、前記第１光電変換部の上方に位置し、第２波長域の光を第２電荷に変換する第２光電変換部と、前記第１光電変換層を貫通し、前記第２光電変換部に接続されるプラグと、前記第１光電変換層と前記プラグとの間に位置し、前記プラグの側面を覆う絶縁層と、を備える。前記絶縁層は、上方に向かって先細るテーパ形状を有する。
　本開示によれば、高性能な撮像装置を提供することができる。
図１は、実施の形態に係る撮像装置の回路構成を示す模式図である。 図２は、実施の形態に係る撮像装置の画素の断面構造を模式的に示す断面図である。 図３は、実施の形態に係る撮像装置の画素の電極レイアウトを示す平面図である。 図４は、図３のＩＶ－ＩＶ線における画素の光電変換部の断面図である。 図５Ａは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｂは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｃは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｄは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｅは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｆは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｇは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｈは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図５Ｉは、実施の形態に係る撮像装置の製造方法の一工程を示す断面図である。 図６は、変形例１に係る撮像装置の光電変換層を貫通するプラグを示す断面図である。 図７は、変形例２に係る撮像装置の光電変換層を貫通するプラグを示す断面図である。 図８は、変形例３に係る撮像装置の光電変換層を貫通するプラグを示す断面図である。 図９は、変形例４に係る撮像装置の光電変換層を貫通するプラグを示す断面図である。
　（本開示の基礎となった知見）
　特許文献２に開示された撮像装置のように、複数の光電変換膜が積層された構造では、下層の光電変換膜を貫通し、上層の光電変換膜に接続される縦配線を形成する必要がある。具体的には、光電変換膜を形成した後、光電変換膜に開口を形成し、形成した開口を埋めるように絶縁膜を形成する。さらに、絶縁膜の一部であって開口を埋める部分に縦配線用の開口を形成し、形成した開口に縦配線を形成している。
　しかしながら、この工程では、光電変換膜に開口を形成する際に、エッチングダメージが光電変換膜に与えられるので、光電変換膜の性能劣化の懸念がある。
　これに対して、縦配線と、当該縦配線の側面を覆う絶縁膜とを形成した後、塗布材料を用いて光電変換膜を形成する方法がある。しかしながら、例えばスピンコートによって塗膜を形成した場合、塗布材料が縦配線の上部にも乗り上げて残存する。このため、残存した塗膜を除去するための加工を実施する必要がある。
　残存した塗膜を除去するための加工例として、酸素プラズマによるエッチバック、または、ＣＭＰ（Chemical Mechanical Polishing）による研磨が考えられる。しかし、酸素プラズマによるエッチバックの場合は、光電変換膜が酸素に暴露されることにより、光電変換膜の性能劣化の懸念がある。また、ＣＭＰによる研磨の場合は、研磨ストレスにより膜界面への機械的ダメージが発生することにより、光電変換膜の性能劣化の懸念がある。
　このように、従来技術では、光電変換膜の性能劣化が生じる恐れがあり、高性能な撮像装置を実現することが難しいという問題がある。
　これに対して、本開示の一態様に係る撮像装置は、半導体基板と、第１光電変換部と、第２光電変換部と、プラグと、絶縁層と、を備える。前記第１光電変換部は、前記半導体基板の上方に位置し、第１波長域の光を第１電荷に変換する。前記第２光電変換部は、前記第１光電変換部の上方に位置し、第２波長域の光を第２電荷に変換する。前記第１光電変換部は、第１画素電極と、前記第１画素電極に対向する第１対向電極と、前記第１画素電極と前記第１対向電極との間に位置する第１光電変換層と、を含む。前記プラグは、前記第１光電変換層を貫通し、前記第２光電変換部に接続される。前記絶縁層は、前記第１光電変換層と前記プラグとの間に位置し、前記プラグの側面を覆う。前記絶縁層は、上方に向かって先細るテーパ形状を有する。また、例えば、前記第１光電変換層は、有機物を含んでもよい。
　本態様によれば、プラグの側面を覆う絶縁層が上方に向かって先細るテーパ形状を有するので、プラグおよび絶縁層の上面の平坦部は、比較的小さな面積となる。このため、当該平坦部に塗膜が残ってしまうリスクが少ない。また、仮に、塗布直後にプラグおよび絶縁層の上面に塗膜が残っていたとしても、スピンコート時に発生する遠心力、および、塗膜乾燥時の再流動によって、絶縁層の斜めの側面を経由して滑り落ちることが期待できる。
　このように、プラグおよび絶縁層の上面の塗膜を除去するための追加加工を実施せずに、上面が平坦な第１光電変換層の形成が可能となる。具体的には、第１光電変換層に開口を形成するためのエッチング、または、第１光電変換層の平坦化のための研磨もしくはエッチバックなどを行わなくてよい。このため、第１光電変換層の性能劣化が起こりにくくなるので、高性能な撮像装置を実現することができる。
　また、例えば、前記第２光電変換部は、第２画素電極と、前記第２画素電極の上方に位置する第２対向電極と、前記第２画素電極と前記第２対向電極との間に位置する第２光電変換層と、を含み、前記プラグは、前記第２画素電極に接続されてもよい。
　また、例えば、前記第１対向電極、前記第２画素電極および前記第２対向電極はそれぞれ、前記第１波長域の光に対して透光性を有してもよい。
　これにより、第１対向電極、第２画素電極および第２対向電極による第１波長域の光の減衰が抑えられるので、第１光電変換層による光電変換効率を高めることができる。
　また、例えば、本開示の一態様に係る撮像装置は、さらに、前記半導体基板内に位置し、前記第２電荷を蓄積する電荷蓄積領域を備え、前記第２光電変換部は、前記プラグを介して前記電荷蓄積領域に接続されていてもよい。
　これにより、第２光電変換層で発生した信号電荷を一時的に蓄積することができ、蓄積された信号電荷を所望のタイミングで読み出して処理することができる。
　また、例えば、前記プラグの上面は、前記第１光電変換層の上面より上方に位置していてもよい。
　これにより、プラグの上面と第１光電変換層の上面との平坦化処理などを行わなくてよくなり、撮像装置の製造が容易になる。
　また、例えば、本開示の一態様に係る撮像装置は、さらに、前記プラグの下端に接続されたビアを備え、前記プラグの幅は、前記ビアの幅より短くてもよい。
　これにより、プラグが細いので、プラグおよび絶縁層の上部に塗膜が残存しにくくなる。よって、平坦化のための処理などを行わなくてよく、第１光電変換層の性能劣化が起こりにくくなり、高性能な撮像装置を実現することができる。
　また、本開示の他の一態様に係る撮像装置は、半導体基板と、第１光電変換部と、第２光電変換部と、プラグと、を備える。前記第１光電変換部は、前記半導体基板の上方に位置し、第１波長域の光を第１電荷に変換する。前記第２光電変換部は、前記第１光電変換部の上方に位置し、第２波長域の光を第２電荷に変換する。前記第１光電変換部は、第１画素電極と、前記第１画素電極に対向する第１対向電極と、前記第１画素電極と前記第１対向電極との間に位置する第１光電変換層と、を含む。前記プラグは、前記第１光電変換層を貫通し、前記第２光電変換部に接続される。前記プラグは、上方に向かって先細るテーパ形状を有する。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、平行または垂直などの要素間の関係性を示す用語、および、円形または正方形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。つまり、実際の使用時には、本明細書における「上方」は、鉛直上方に一致するとは限らず、鉛直下方、水平方向、または、鉛直もしくは水平に対して斜め方向に一致してもよく、方向が限定されるものではない。
　また、本明細書において、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。ｘ軸およびｙ軸はそれぞれ、半導体基板の主面に平行で、互いに直交する２つの方向に一致する。ｚ軸は、半導体基板の主面に垂直な方向に一致する。なお、半導体基板の主面に垂直な方向とは、厚み方向または積層方向とも称される。本明細書において、「平面視」とは、半導体基板の主面を正面から見ること、すなわち、半導体基板の主面に垂直な方向から見ることを意味する。
　（実施の形態）
　［１．撮像装置の回路構成］
　まず、本実施の形態に係る撮像装置の回路構成について、図１を用いて概括的に説明する。
　図１は、本実施の形態に係る撮像装置１００の回路構成を示す模式図である。図１に示されるように、撮像装置１００は、複数の画素１１０と、周辺回路１２０とを備えている。
　複数の画素１１０は、半導体基板に二次元、すなわち行方向および列方向に配列されて、画素領域を形成している。なお、複数の画素１１０は、一列に配列されていてもよい。つまり、撮像装置１００は、ラインイメージセンサであってもよい。本明細書では、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。具体的には、図面における垂直方向が列方向であり、水平方向が行方向である。
　各画素１１０は、複数のサブ画素１１１および１１２を含む。サブ画素１１１および１１２はそれぞれ、所定の波長域の光を受光し、受光した光の強度に応じた電気信号を生成する。具体的には、サブ画素１１１および１１２はそれぞれ、光電変換部５０または６０と、電荷検出回路２５とを含む。光電変換部５０は、画素電極５１、光電変換層５２および透明電極５３を含む。光電変換部６０は、画素電極６１、光電変換層６２および透明電極６３を含む。光電変換部５０および６０の具体的な構成は、後で説明する。電荷検出回路２５は、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ１３とを含む。
　撮像装置１００は、透明電極５３および６３に所定の電圧を印加するための電圧制御要素を備える。電圧制御要素は、例えば、電圧制御回路、定電圧源などの電圧発生回路、および、接地線などの電圧基準線を含む。電圧制御要素が印加する電圧を制御電圧と呼ぶ。本実施の形態では、撮像装置１００は、電圧制御要素として電圧制御回路３０を備えている。
　電圧制御回路３０は、一定の制御電圧を発生させてもよく、値の異なる複数の制御電圧を発生させてもよい。例えば、電圧制御回路３０は、２以上の異なる値の制御電圧を発生させてもよく、所定の範囲で連続的に変化する制御電圧を発生させてもよい。電圧制御回路３０は、撮像装置１００を操作する操作者の指令、または、撮像装置１００が備える他の制御部などの指令に基づき、発生させる制御電圧の値を決定し、決定した値の制御電圧を生成する。電圧制御回路３０は、周辺回路１２０の一部として、感光領域外に設けられる。なお、感光領域は、画素領域と実質的に同一である。
　本実施の形態では、図１に示されるように、電圧制御回路３０は、行方向に配列された画素１１０の透明電極５３または６３に、対向電極信号線１６を介して制御電圧を印加する。これにより、電圧制御回路３０は、画素電極５１と透明電極５３との間の電圧、または、画素電極６１と透明電極６３との間の電圧を変化させ、光電変換部５０または６０における分光感度特性を切り替える。
　例えば、光が光電変換部６０に照射され、画素電極６１に電子を信号電荷として蓄積するためには、画素電極６１は、透明電極６３よりも高い電位に設定される。このとき、電子の移動方向が正孔の移動方向とは逆であるため、画素電極６１から透明電極６３に向かって電流が流れる。また、光が光電変換部６０に照射され、画素電極６１に正孔を信号電荷として蓄積するためには、画素電極６１は、透明電極６３よりも低い電位に設定される。このとき、透明電極６３から画素電極６１に向かって電流が流れる。
　光電変換部５０についても、光電変換部６０と同様である。光電変換部５０に接続される電荷検出回路２５の構成は、光電変換部６０に接続される電荷検出回路２５の構成と同じである。以下では、光電変換部６０と、光電変換部６０に接続される電荷検出回路２５と、すなわち、サブ画素１１２の回路構成を中心に説明を行う。
　画素電極６１は、増幅トランジスタ１１のゲート電極に接続され、画素電極６１によって集められた信号電荷は、画素電極６１と増幅トランジスタ１１のゲート電極との間に位置する電荷蓄積ノード２４に蓄積される。電荷蓄積ノード２４は、電荷蓄積領域の一例である。本実施の形態では、信号電荷は正孔である。あるいは、信号電荷は電子であってもよい。
　電荷蓄積ノード２４に蓄積された信号電荷は、信号電荷の量に応じた電圧として増幅トランジスタ１１のゲート電極に印加される。増幅トランジスタ１１は、電荷検出回路２５に含まれており、ゲート電極に印加された電圧を増幅する。アドレストランジスタ１３は、信号電圧として、増幅された電圧を選択的に読み出す。アドレストランジスタ１３は、行選択トランジスタとも称される。リセットトランジスタ１２は、そのソース電極およびドレイン電極の一方が、画素電極６１に接続されており、電荷蓄積ノード２４に蓄積された信号電荷をリセットする。換言すると、リセットトランジスタ１２は、増幅トランジスタ１１のゲート電極および画素電極６１の電位をリセットする。
　複数のサブ画素１１１または１１２において上述した動作を選択的に行うため、撮像装置１００は、電源配線２１と、垂直信号線１７と、アドレス信号線２６と、リセット信号線２７とを含む。これらの配線および信号線は、サブ画素１１１または１１２にそれぞれ接続されている。
　具体的には、電源配線２１は、増幅トランジスタ１１のソース電極およびドレイン電極の一方に接続される。垂直信号線１７は、アドレストランジスタ１３のソース電極およびドレイン電極の他方、すなわち、増幅トランジスタ１１に接続されていない方に接続される。アドレス信号線２６は、アドレストランジスタ１３のゲート電極に接続される。また、リセット信号線２７は、リセットトランジスタ１２のゲート電極に接続される。
　周辺回路１２０は、垂直走査回路１５と、水平信号読出し回路２０と、複数のカラム信号処理回路１９と、複数の負荷回路１８と、複数の差動増幅器２２と、電圧制御回路３０とを含む。垂直走査回路１５は、行走査回路とも称される。水平信号読出し回路２０は、列走査回路とも称される。カラム信号処理回路１９は、行信号蓄積回路とも称される。差動増幅器２２は、フィードバックアンプとも称される。
　垂直走査回路１５は、アドレス信号線２６およびリセット信号線２７に接続されており、各行に配置された複数のサブ画素１１１または１１２を行単位で選択し、信号電圧の読出しおよび画素電極５１または６１の電位のリセットを行う。電源配線２１は、各サブ画素１１１および１１２に所定の電源電圧を供給する。水平信号読出し回路２０は、複数のカラム信号処理回路１９に電気的に接続されている。カラム信号処理回路１９は、各列に対応した垂直信号線１７を介して、各列に配置されたサブ画素１１１および１１２に電気的に接続されている。負荷回路１８は、各垂直信号線１７に電気的に接続されている。負荷回路１８と増幅トランジスタ１１とは、ソースフォロア回路を形成する。
　複数の差動増幅器２２は、各列に対応して設けられている。差動増幅器２２の負側の入力端子は、対応した垂直信号線１７に接続されている。また、差動増幅器２２の出力端子は、各列に対応したフィードバック線２３を介してサブ画素１１１または１１２に接続されている。
　垂直走査回路１５は、アドレス信号線２６によって、アドレストランジスタ１３のオンおよびオフを制御する行選択信号をアドレストランジスタ１３のゲート電極に印加する。これにより、読出し対象の行が走査され、選択される。選択された行のサブ画素１１１または１１２から垂直信号線１７に信号電圧が読み出される。また、垂直走査回路１５は、リセット信号線２７を介して、リセットトランジスタ１２のオンおよびオフを制御するリセット信号をリセットトランジスタ１２のゲート電極に印加する。これにより、リセット動作の対象となるサブ画素１１１または１１２の行が選択される。垂直信号線１７は、垂直走査回路１５によって選択されたサブ画素１１１または１１２から読み出された信号電圧をカラム信号処理回路１９へ伝達する。
　カラム信号処理回路１９は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。具体的には、カラム信号処理回路１９は、サンプルホールド回路を含んでいる。サンプルホールド回路は、コンデンサおよびトランジスタなどを含んでいる。サンプルホールド回路は、垂直信号線１７を介して読み出された信号電圧をサンプリングし、一時的に保持する。保持された電圧値に応じたデジタル値が水平信号読出し回路２０に読み出される。
　水平信号読出し回路２０は、複数のカラム信号処理回路１９から水平共通信号線２８に信号を順次読み出す。
　差動増幅器２２は、フィードバック線２３を介してリセットトランジスタ１２のドレイン電極およびソースの他方であって、画素電極５１または６１に接続されていない方に接続されている。したがって、差動増幅器２２は、アドレストランジスタ１３とリセットトランジスタ１２とが導通状態にあるときに、アドレストランジスタ１３の出力値を負側の入力端子に受ける。増幅トランジスタ１１のゲート電位が所定のフィードバック電圧となるように、差動増幅器２２はフィードバック動作を行う。このとき、差動増幅器２２の出力電圧値は、０Ｖまたは０Ｖ近傍の正電圧である。フィードバック電圧とは、差動増幅器２２の出力電圧を意味する。
　［２．画素の構成］
　以下では、撮像装置１００の画素１１０の詳細なデバイス構造について、図２を用いて説明する。図２は、本実施の形態に係る撮像装置１００の画素１１０のデバイス構造の断面を模式的に示す断面図である。
　図２に示されるように、画素１１０は、半導体基板３１と、電荷検出回路２５（図示せず）と、光電変換部５０および６０とを含む。半導体基板３１は、例えば、ｐ型シリコン基板である。電荷検出回路２５は、画素電極５１または６１によって捕捉された信号電荷を検出し、信号電圧を出力する。電荷検出回路２５は、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ１３とを含み、少なくとも一部が半導体基板３１に形成されている。
　増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３の各々は、少なくとも一部が半導体基板３１に形成された電気素子の一例である。増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３の各々は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。具体的には、増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３の各々は、ｎチャネルＭＯＳＦＥＴであるが、ｐチャネルＭＯＳＦＥＴであってもよい。
　増幅トランジスタ１１は、ｎ型不純物領域４１Ｃおよび４１Ｄと、ゲート絶縁層３８Ｂと、ゲート電極３９Ｂとを有する。ｎ型不純物領域４１Ｃおよび４１Ｄは、半導体基板３１内に形成され、それぞれがドレインまたはソースとして機能する。ゲート絶縁層３８Ｂは、半導体基板３１上に位置する。ゲート電極３９Ｂは、ゲート絶縁層３８Ｂ上に位置する。
　リセットトランジスタ１２は、ｎ型不純物領域４１Ａおよび４１Ｂと、ゲート絶縁層３８Ａと、ゲート電極３９Ａとを有する。ｎ型不純物領域４１Ａおよび４１Ｂは、半導体基板３１内に形成され、それぞれがドレインまたはソースとして機能する。ゲート絶縁層３８Ａは、半導体基板３１上に位置する。ゲート電極３９Ａは、ゲート絶縁層３８Ａ上に位置する。
　アドレストランジスタ１３は、ｎ型不純物領域４１Ｄおよび４１Ｅと、ゲート絶縁層３８Ｃと、ゲート電極３９Ｃとを有する。ｎ型不純物領域４１Ｄおよび４１Ｅは、半導体基板３１内に形成され、それぞれがドレインまたはソースとして機能する。ゲート絶縁層３８Ｃは、半導体基板３１上に位置する。ゲート電極３９Ｃは、ゲート絶縁層３８Ｃ上に位置する。
　ゲート絶縁層３８Ａ、３８Ｂおよび３８Ｃは、絶縁性の材料を用いて形成されている。例えば、ゲート絶縁層３８Ａ、３８Ｂおよび３８Ｃは、シリコン酸化膜もしくはシリコン窒化膜の単層構造、または、これらの積層構造を有する。
　ゲート電極３９Ａ、３９Ｂおよび３９Ｃはそれぞれ、導電性の材料を用いて形成されている。例えば、ゲート電極３９Ａ、３９Ｂおよび３９Ｃは、不純物が添加されることで導電性を付与されたポリシリコンを用いて形成されている。あるいは、ゲート電極３９Ａ、３９Ｂおよび３９Ｃは、銅などの金属材料を用いて形成されていてもよい。
　ｎ型不純物領域４１Ａ、４１Ｂ、４１Ｃ、４１Ｄおよび４１Ｅは、例えばリン（Ｐ）などのｎ型不純物が、イオン注入などにより半導体基板３１にドープされることにより形成される。図２に示される例では、ｎ型不純物領域４１Ｄは、増幅トランジスタ１１とアドレストランジスタ１３とで共用されている。これにより、増幅トランジスタ１１とアドレストランジスタ１３とが直列に接続される。なお、ｎ型不純物領域４１Ｄは、２つのｎ型不純物領域に分離されていてもよい。この２つのｎ型不純物領域は、配線層を介して電気的に接続されていてもよい。
　半導体基板３１において、隣接する画素１１０との間および増幅トランジスタ１１とリセットトランジスタ１２との間には素子分離領域４２が設けられている。素子分離領域４２によって隣接する画素１１０間の電気的な分離が行われる。また、素子分離領域４２が設けられることによって、電荷蓄積ノード２４で蓄積される信号電荷のリークが抑制される。素子分離領域４２は、例えば、ｐ型不純物が半導体基板３１に高濃度でドープされることにより形成される。
　半導体基板３１の上面には、多層配線構造が設けられている。多層配線構造は、複数の層間絶縁層、１つ以上の配線層、１つ以上のビアおよび１つ以上のコンタクトプラグを含んでいる。具体的には、半導体基板３１の上面には、層間絶縁層４３Ａ、４３Ｂおよび４３Ｃがこの順で積層されている。層間絶縁層４３Ａ、４３Ｂおよび４３Ｃは、例えばＴＥＯＳ（オルトケイ酸テトラエチル）膜であるが、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの単層または積層膜であってもよい。層間絶縁層４３Ａ、４３Ｂおよび４３Ｃは、互いに同じ絶縁材料を用いて形成されていてもよく、互いに異なる絶縁材料を用いて形成されていてもよい。
　層間絶縁層４３Ａの中には、コンタクトプラグ４５Ａおよび４５Ｂ、配線４６Ａならびにビア４７Ａが埋設されている。層間絶縁層４３Ｂの中には、配線４６Ｂおよび４８Ｂならびにビア４７Ｂが埋設されている。層間絶縁層４３Ｃの中には、配線４６Ｃおよび４８Ｃ、ビア４７Ｃ、画素電極５１ならびに導電膜７１が埋設されている。層間絶縁層４３Ｃの上面は、例えば、平坦であり、半導体基板３１の上面に平行である。
　コンタクトプラグ４５Ａは、リセットトランジスタ１２のｎ型不純物領域４１Ｂと接続されている。コンタクトプラグ４５Ｂは、増幅トランジスタ１１のゲート電極３９Ｂと接続されている。配線４６Ａは、コンタクトプラグ４５Ａとコンタクトプラグ４５Ｂとを接続している。これにより、リセットトランジスタ１２のｎ型不純物領域４１Ｂが増幅トランジスタ１１のゲート電極３９Ｂと電気的に接続されている。
　また、配線４６Ａは、ビア４７Ａ、４７Ｂおよび４７Ｃ、配線４６Ｂおよび４６Ｃ、導電膜７１およびプラグ７０を介して画素電極６１に接続されている。これにより、ｎ型不純物領域４１Ｂ、ゲート電極３９Ｂ、コンタクトプラグ４５Ａおよび４５Ｂ、配線４６Ａ、４６Ｂおよび４６Ｃ、ビア４７Ａ、４７Ｂおよび４７Ｃ、導電膜７１、プラグ７０、ならびに、画素電極６１が電荷蓄積ノード２４を構成する。
　なお、図２には示されていないが、画素電極５１に接続されたビアおよび配線なども層間絶縁層４３Ａ、４３Ｂまたは４３Ｃに埋設されている。また、サブ画素１１１に含まれる増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３も、半導体基板３１には形成されている。
　光電変換部５０および６０はそれぞれ、半導体基板３１の上方に設けられている。光電変換部５０および６０は、半導体基板３１の上方において、この順で積層されている。
　光電変換部５０は、第１波長域の光を第１電荷に変換する第１光電変換部の一例である。光電変換部５０は、層間絶縁層４３Ｃ上に設けられている。
　光電変換部６０は、光電変換部５０の上方に位置し、第２波長域の光を第２電荷に変換する第２光電変換部の一例である。光電変換部６０は、絶縁層８１を間に挟んで光電変換部５０の上方に設けられている。
　第１波長域と第２波長域とは、互いに異なる波長帯域である。具体的には、第１波長域と第２波長域とは、全く重複なく異なる波長帯域であるが、一部が重複していてもよい。例えば、第１波長域の光は、近赤外光である。例えば、第２波長域の光は、可視光である。光電変換部５０および６０の具体的な構造については、後で説明する。
　また、光電変換部６０の上方には、絶縁層８２が設けられている。絶縁層８２は、透明電極６３の上面の少なくとも一部を覆っている。
　絶縁層８２は、絶縁性を有する材料を用いて形成されている。例えば、絶縁層８２は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、酸化アルミニウム（ＡｌＯ）、または、有機もしくは無機高分子材料などによって形成される。絶縁層８２は、例えば、撮像装置１００が検出すべき波長の光、具体的には、第１波長域の光および第２波長域の光に対して透明である。絶縁層８２は、光電変換部６０に対する保護膜として機能する。
　図２に示されるように、画素１１０は、光電変換部６０の上方にカラーフィルター９１を備える。さらに、画素１１０は、カラーフィルター９１上にマイクロレンズ９２を備える。なお、画素１１０は、絶縁層８２、カラーフィルター９１およびマイクロレンズ９２を備えなくてもよい。
　［３．光電変換部］
　以下では、図３および図４を用いて、本実施の形態に係る２つの光電変換部５０および６０の構造について説明する。
　図３は、本実施の形態に係る撮像装置１００の画素１１０の電極レイアウトを示す平面図である。図４は、図３のＩＶ－ＩＶ線における画素１１０の光電変換部５０および６０の模式的な断面図である。
　図２および図４に示されるように、光電変換部５０は、画素電極５１と、光電変換層５２と、透明電極５３とを含む。
　画素電極５１は、第１画素電極の一例である。画素電極５１は、光電変換層５２を間に挟んで透明電極５３に対向している。画素電極５１は、画素１１０ごとに設けられている。本実施の形態では、図３に示されるように、１つの画素１１０に対して１つの画素電極５１が設けられているが、１つの画素１１０に対して複数の画素電極５１が設けられていてもよい。画素電極５１は、例えば、アルミニウム、銅などの金属、または、不純物がドープされて導電性が付与されたポリシリコンなどの導電性材料を用いて形成されている。
　画素電極５１は、下方に設けられた電荷蓄積領域（図示せず）に接続されている。具体的には、図４に示されるように、画素電極５１の下面にはビア４７Ｄが接続されている。ビア４７Ｄは、図示されていない配線、他のビア、コンタクトプラグなどを介して、半導体基板３１に設けられた不純物領域（フローティングディフュージョンとも呼ばれる）に電気的に接続されている。なお、ビア４７Ｄは、不純物領域に直接接続されていてもよい。ビア４７Ｄ及び不純物領域などはそれぞれ、電荷蓄積領域の一部である。これにより、光電変換層５２内で光電変換により発生した電荷が、画素電極５１を介して電荷蓄積領域に蓄積される。
　光電変換層５２は、第１光電変換層の一例である。光電変換層５２は、透明電極５３側から入射した光を光電変換することで、入射した光の強度に応じた信号電荷を生成する。具体的には、光電変換層５２は、近赤外光を受光し、受光した近赤外光の強度に応じた信号電荷を生成する。
　光電変換層５２は、有機物を含んでいる。例えば、光電変換層５２は、有機半導体によって構成されている。光電変換層５２は、１または複数の有機半導体層を含んでいてもよい。例えば、光電変換層５２は、正孔－電子対を生成する光電変換層に加えて、電子または正孔を輸送するキャリア輸送層、および、キャリアをブロックするブロッキング層などを含んでいてもよい。これらの有機半導体層には、公知の材料の有機ｐ型半導体および有機ｎ型半導体を用いることができる。
　なお、光電変換層５２は、例えば、有機ドナー分子とアクセプター分子との混合膜、半導体型カーボンナノチューブとアクセプター分子との混合膜、または、量子ドット含有膜などであってもよい。光電変換層５２は、アモルファスシリコンなどの無機材料を用いて形成されていてもよい。
　光電変換層５２は、画素電極５１と透明電極５３との間に位置している。本実施の形態では、光電変換層５２は、複数の画素１１０に亘って連続的に形成されている。具体的には、光電変換層５２は、平面視において、撮像領域の大部分を覆うように一枚の平板状に形成されている。なお、光電変換層５２は、画素１１０ごとに分離して設けられていてもよい。
　透明電極５３は、第１対向電極の一例であり、画素電極５１の上方に位置する。透明電極５３は、光電変換層５２が検出すべき第１波長域の光に対して透光性を有する。具体的には、透明電極５３は、第１波長域の光に対して透明である。なお、透明とは、所定の波長域の光に対する透過率が十分に高い状態を言い、例えば、透過率が５０％よりも大きい状態を言う。
　透明電極５３は、導電性を有する材料を用いて形成されている。例えば、透明電極５３は、酸化インジウム錫（ＩＴＯ）、アルミニウム添加酸化亜鉛（ＡＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）などの透明導電性半導体酸化膜を用いて形成されている。なお、透明電極５３は、他の透明導電性半導体を用いて形成されてもよく、第１波長域の光を透過できる程度に薄い金属薄膜を用いて形成されてもよい。
　透明電極５３は、光電変換層５２と同様に、複数の画素１１０に亘って連続的に形成されている。具体的には、透明電極５３は、平面視において、撮像領域の大部分を覆うように一枚の平板状に形成されている。透明電極５３は、光電変換層５２の上面のほぼ全体を連続的に覆っている。
　図２および図４に示されるように、光電変換部６０は、画素電極６１と、光電変換層６２と、透明電極６３とを含む。
　画素電極６１は、第２画素電極の一例である。画素電極６１は、光電変換層６２を間に挟んで透明電極６３に対向している。画素電極６１は、画素１１０ごとに設けられている。本実施の形態では、図３に示されるように、１つの画素１１０に対して４つの画素電極６１が設けられている。なお、４つの画素電極６１は、互いに繋がった１つの画素電極であってもよい。
　光電変換層６２は、第２光電変換層の一例である。光電変換層６２は、透明電極６３側から入射した光を光電変換することで、入射した光の強度に応じた信号電荷を生成する。具体的には、光電変換層６２は、可視光を受光し、受光した可視光の強度に応じた信号電荷を生成する。
　光電変換層６２は、有機物を含む。例えば、光電変換層６２は、有機半導体によって構成されている。光電変換層６２は、１または複数の有機半導体層を含んでいてもよい。光電変換層６２は、キャリア輸送層およびブロッキング層などを含んでいてもよい。
　光電変換層６２は、例えば、有機ドナー分子とアクセプター分子との混合膜、半導体型カーボンナノチューブとアクセプター分子との混合膜、または、量子ドット含有膜などであってもよい。光電変換層６２は、アモルファスシリコンなどの無機材料を用いて形成されていてもよい。
　光電変換層６２は、画素電極６１と透明電極６３との間に位置している。本実施の形態では、光電変換層６２は、複数の画素１１０に亘って連続的に形成されている。光電変換層６２は、画素１１０ごとに分離して設けられていてもよい。
　透明電極６３は、第２対向電極の一例であり、画素電極６１の上方に位置する。透明電極６３は、光電変換層６２が検出すべき第２波長域の光に対して透光性を有する。具体的には、透明電極６３は、第２波長域の光に対して透明である。
　透明電極６３は、導電性を有する材料を用いて形成されている。例えば、透明電極６３は、ＩＴＯ、ＡＺＯ、ＧＺＯなどの透明導電性半導体酸化膜を用いて形成されている。なお、透明電極６３は、他の透明導電性半導体を用いて形成されてもよく、光を透過できる程度に薄い金属薄膜を用いて形成されてもよい。
　光電変換部６０は、光電変換部５０が受光する第１波長域の光の入射側に位置している。このため、光電変換部６０を構成する画素電極６１、光電変換層６２および透明電極６３はいずれも、第１波長域の光に対して透光性を有する。具体的には、画素電極６１、光電変換層６２および透明電極６３はいずれも、第１波長域の光に対して透明である。
　光電変換部５０と光電変換部６０との間には、絶縁層８１が設けられている。絶縁層８１は、光電変換部５０と光電変換部６０とを電気的に絶縁するために設けられている。なお、光電変換部５０が光電変換部６０の下部に配置されるため、絶縁層８１も、光電変換部５０が受光する第１波長域の光を透過する材質を用いて形成されている。具体的には、絶縁層８１は、ＡｌＯまたはＳｉＯＮなどを用いて形成されている。
　光電変換部６０の画素電極６１は、光電変換層５２を貫通する導電性のプラグ７０に接続されている。画素電極６１は、プラグ７０を通じて光電変換層５２の下側に形成された導電膜７１と接続され、さらには光電変換の際に発生した電荷を蓄積するための電荷蓄積領域に接続される。例えば、図２に示されるように、画素電極６１は、プラグ７０および導電膜７１、ならびに、ビア４７Ｃなどを介してｎ型不純物領域４１Ｂに接続される。ｎ型不純物領域４１Ｂは、電荷蓄積領域の一部である。
　プラグ７０は、Ｃｕなどの金属材料を用いて形成されている。プラグ７０は、例えば円柱状のプラグであり、光電変換層５２の厚さとほぼ同じ高さを有する。プラグ７０の周囲には、光電変換層５２と電気的に絶縁するための絶縁層８０が設けられている。
　絶縁層８０は、プラグ７０と光電変換層５２との間に位置し、プラグ７０の側面７０ｃを覆っている。絶縁層８０は、ＴＥＯＳ、ＳｉＯ２またはＳｉＮなどの絶縁材料を用いて形成される。
　絶縁層８０は、上方に向かって先細るテーパ形状を有する。具体的には、絶縁層８０の形状は、中心に貫通孔が設けられた円錐台形状である。図３および図４に示されるように、中心の貫通孔にプラグ７０が埋め込まれている。絶縁層８０は、上面８０ａおよび下面８０ｂを有する。上面８０ａの面積は、下面８０ｂの面積より小さい。具体的には、平面視において、上面８０ａの内周と下面８０ｂの内周とは、互いに重なっており、プラグ７０の外形に一致する。また、上面８０ａの外周は、下面８０ｂの外周よりも内側に位置している。なお、下面８０ｂは、導電膜７１よりも大きく、導電膜７１が光電変換層５２に接触するのを防いでいる。
　絶縁層８０の外側面８０ｃの傾斜角は、一定である。なお、傾斜角は、プラグ７０の中心を通るｘｚ断面（すなわち、図４に示される断面）における外側面８０ｃとｘｙ平面とがなす角度である。ｘｙ平面は、半導体基板３１の主面に平行な面である。
　なお、例えば、絶縁層８０の形状は、中心に貫通孔が設けられた円錐台形状には限定されない。例えば、絶縁層８０の外側面８０ｃは、下方に向かって凸に湾曲していてもよく、または、上方に向かって凸に湾曲していてもよい。つまり、絶縁層８０の外側面８０ｃの傾斜は一定でなくてもよい。あるいは、絶縁層８０の外側面８０ｃは、階段状に形成されていてもよい。
　［４．製造方法］
　次に、図４に示される光電変換部の積層構造の製造方法について、図５Ａから図５Ｉを用いて説明する。図５Ａから図５Ｉは、本実施の形態に係る撮像装置の製造方法の各工程を示す断面図である。
　まず、図２に示されるように、半導体基板３１の内部に電荷検出回路２５を形成する。具体的には、増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３、ならびに、素子分離領域４２などをＣＭＯＳプロセスなどの公知の技術を用いて形成する。
　その後、半導体基板３１の上面を覆うように、複数の層間絶縁層４３Ａ、４３Ｂおよび４３Ｃ、ならびに、各層間絶縁層内の配線およびビアなどを形成する。図５Ａは、最上層である層間絶縁層４３Ｃと、層間絶縁層４３Ｃの内部に設けられたビア４７Ｃおよび４７Ｄならびに画素電極５１および導電膜７１を図示している。なお、層間絶縁層４３Ｃには断面を表す網掛けの図示が省略されている。図５Ａから図５Ｉにおいて半導体基板３１などの図示は省略されている。
　層間絶縁層４３Ｃは、例えばＴＥＯＳ膜であり、ＣＶＤ（Chemical Vapor Deposition）法などで形成される。ＴＥＯＳ膜に、フォトリソグラフィおよびエッチングによってコンタクトホールを形成し、Ｃｕを埋め込むことによって、ビア４７Ｃおよび４７Ｄが形成される。さらに、ＴＥＯＳ膜の上層部にはＴｉＮ電極の埋め込み体を導電膜７１および画素電極５１として形成する。
　次に、図５Ｂに示されるように、ＴＥＯＳ膜８０Ａを全体に堆積した後に、光電変換部６０の画素電極６１の下部に対応する箇所、すなわち、導電膜７１の上方部分をエッチングで除去することにより、ビアホール７０Ａを形成する。これにより、ビアホール７０Ａの底には導電膜７１の上面が露出する。
　その後、図５Ｃに示されるように、ビアホール７０ＡをＣｕで埋め込むことで、プラグ７０を形成する。Ｃｕの埋め込みは、例えば電解メッキを用いて行う。そのため、図示はされていないが、Ｃｕからなるプラグ７０の底面および側面にはメッキに用いるシード層、および、Ｃｕの拡散を防ぐバリア層が形成されている。バリア層には、例えばＴｉまたはＴａなどが用いられる。
　次に、図５Ｄに示されるように、例えば、ドライエッチングを行うことで、プラグ７０の近傍のＴＥＯＳ膜８０Ａを除くＴＥＯＳ膜８０Ａを除去する。このとき、プラグ７０の上部から下部に向かうにつれて、プラグ７０の側面７０ｃを覆うＴＥＯＳ膜が幅広になるようにエッチング条件を制御して加工を行う。これにより、残存したＴＥＯＳ膜である絶縁層８０の形状を、上方に向かって先細るテーパ形状にすることができる。
　エッチングの異方性を実現するために、エッチングされた部分の側壁に反応生成物を付着させるようなガスをエッチングガスに混入させることが一般的には考えられる。例えば、そのガスの混合比率を調整することにより、エッチングにより形成される絶縁層８０の形状を制御することができる。また、エッチング時の保護材であるレジストの選定でも、絶縁層８０の形状を制御可能である。つまり、端部に傾斜が付きやすい性質を有するレジストを用いることで、テーパ形状の絶縁層８０を形成することができる。つまり、絶縁層８０の外側面８０ｃは、斜めに傾斜している。
　その後、図５Ｅに示されるように、光電変換層５２の元になる光電変換材料をスピン塗布により層間絶縁層４３Ｃ上に塗布する。そのとき、プラグ７０および絶縁層８０の上面の面積が比較的小さいため、プラグ７０および絶縁層８０の上面にスピン塗布により形成された塗膜が乗り上げる可能性が低い。また、塗布直後から完全乾燥までに発生する塗布材の再流動により、絶縁層８０の斜めの外側面８０ｃを経由して、プラグ７０および絶縁層８０の上部の塗膜が周囲に滑り落ちる。このため、図５Ｅに示されるように、プラグ７０の上面７０ａと、絶縁層８０の上面８０ａと、光電変換層５２の上面５２ａとを面一に揃えることが可能となる。なお、塗膜の高さがプラグ７０と同一の高さになるように、スピン塗布の回転数または塗布材料の粘度などの種々のパラメータを最適化する工程を別途行っても良い。
　次に、図５Ｆに示されるように、電極材料を光電変換層５２の上面５２ａ、プラグ７０の上面７０ａおよび絶縁層８０の上面８０ａに成膜する。電極材料の成膜は、例えばスパッタリング、蒸着などによって行われる。さらに、成膜した電極材料のパターニングを行うことによって、絶縁層８０の上面８０ａ上の電極材料を除去する。これにより、光電変換層５２の上部の電極材料とプラグ７０の上部の電極材料とを分離する。光電変換層５２の上部の電極材料は、光電変換部５０の透明電極５３である。
　その後、図５Ｇに示されるように、絶縁膜を全面に堆積させ、エッチングによりプラグ７０の上方部分の絶縁膜のみ除去する。これにより、プラグ７０と電気的に接続する電極材料のみを露出させるように絶縁層８１が形成される。
　次に、図５Ｈに示されるように、電極材料を絶縁層８１の上面に成膜し、エッチングにより所定形状にパターニングする。これにより、光電変換部６０の画素電極６１が形成される。
　次に、図５Ｉに示されるように、光電変換層６２を形成する。光電変換層６２の形成は、光電変換層５２と同様に、例えばスピン塗布によって形成される。
　次に、光電変換層６２の上部に透明電極６３を形成し、その上面に保護膜として絶縁層８２を形成する。これにより、図４に示される光電変換部５０および６０の積層構造が形成される。なお、必要に応じて、カラーフィルター９１およびマイクロレンズ９２を形成することにより、図２に示される撮像装置１００が製造される。
　以上の製造方法によれば、光電変換層５２を形成するための、例えば酸素プラズマによるエッチバックまたはＣＭＰによる機械研磨といった平坦化加工を施す必要が無い。このため、光電変換層５２の特性劣化および膜界面の強度劣化がもたらされる可能性を低減することが可能となる。
　［５．変形例］
　続いて、実施の形態の変形例について説明する。
　図６は、変形例１に係る撮像装置の光電変換層５２を貫通するプラグ１７０を示す断面図である。図６に示されるように、プラグ１７０の上面１７０ａおよび絶縁層１８０の上面１８０ａは、光電変換層５２の上面５２ａより上方に位置している。つまり、プラグ１７０の上面１７０ａおよび絶縁層１８０の上面１８０ａは、光電変換層５２の上面５２ａと面一でなくてもよい。これにより、光電変換層５２の形成に関わるスピン塗布の回転数または塗布材料の粘度などのパラメータを最適化する工程において厳格な精度が求められず、多少のばらつきを許容できるので、撮像装置１００の製造が容易になる。
　なお、図６では、プラグ１７０の上面１７０ａと絶縁層１８０の上面１８０ａとが面一である例を示しているが、上面１７０ａと上面１８０ａとは段差を有してもよい。例えば、プラグ１７０の上面１７０ａは、絶縁層１８０の上面１８０ａよりも上方に位置してもよい。
　図７は、変形例２に係る撮像装置の光電変換層５２を貫通するプラグ２７０を示す断面図である。図７に示されるように、プラグ２７０の幅ｄ１は、プラグ２７０が接続されるビア４７Ｃの幅ｄ２よりも短い。幅ｄ１およびｄ２はそれぞれ、プラグ２７０またはビア４７Ｃの最大幅である。プラグ２７０の形状が円柱形状である場合、幅ｄ１は、底面の直径である。例えば、平面視において、プラグ２７０の全体がビア４７Ｃの外郭の内側に位置している。
　このように、プラグ２７０が細くなることで、プラグ２７０の上面７０ａおよび絶縁層８０の上面８０ａの面積がより小さくなる。これにより、プラグ２７０の上面７０ａおよび絶縁層８０の上面８０ａに塗膜が残存しにくくなるので、光電変換層５２の平坦化を容易に行うことができる。
　図８は、変形例３に係る撮像装置の光電変換層５２を貫通するプラグ３７０を示す断面図である。図８に示されるように、プラグ３７０は、上方に向かって先細るテーパ形状を有する。つまり、プラグ３７０の側面３７０ｃがｘｙ平面に対して傾斜している。プラグ３７０の形状は、例えば、上方に向かって先細る円錐台又は角錐台である。
　本変形例では、絶縁層３８０の幅が一定である。つまり、ｘｙ平面に対して垂直な断面において、絶縁層３８０の外側面８０ｃとプラグ３７０の側面３７０ｃとは平行である。このように、プラグ３７０がテーパ形状を有することにより、プラグ３７０の側面３７０ｃを覆う絶縁層３８０も、上方に向かって先細るテーパ形状を有してもよい。この場合であっても、上述した実施の形態と同様の効果を得ることができる。
　なお、絶縁層３８０の幅は一定でなくてもよい。例えば、絶縁層３８０の厚みは、上端に比べて下端の方が厚くてもよい。この場合、絶縁層３８０のテーパ形状は、プラグ３７０のテーパ形状よりも傾斜角が小さくなる。あるいは、絶縁層３８０の外側面８０ｃが上方に向かって先細るように傾斜している限り、絶縁層３８０の厚みは、上端に比べて下端の方が薄くてもよい。
　図９は、変形例４に係る撮像装置の光電変換層５２を貫通するプラグ４７０を示す断面図である。図９に示されるように、プラグ４７０は、下方に向かって先細るテーパ形状、すなわち、逆テーパ形状を有する。つまり、プラグ４７０の側面４７０ｃは、ｚ軸方向を基準とした場合、図８の側面３７０ｃとは反対側に傾斜している。プラグ４７０の形状は、例えば、下方に向かって先細る円錐台又は角錐台である。
　本変形例では、絶縁層４８０の幅は、上端より下端の方が大きい。絶縁層４８０は、プラグ４７０と導電膜７１との間を埋めるように設けられ、かつ、外側面８０ｃが上方に向かって先細るように傾斜している。この場合であっても、上述した実施の形態と同様の効果を得ることができる。
　なお、各変形例に係るプラグ及び絶縁層の形状は、エッチング条件及び成膜条件などを適宜調整することによって形成することができる。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、上記の実施の形態では、半導体基板３１側に位置する光電変換部５０が近赤外光を受光し、上方に位置する光電変換部６０が可視光を受光する例を示したが、これに限らない。光電変換部６０が近赤外光を受光し、光電変換部５０が可視光を受光してもよい。あるいは、光電変換部５０および６０はそれぞれ、互いに異なる可視光など、互いに異なる波長域の光を受光してもよい。
　また、光電変換部５０および６０は、互いに同じ波長域の光を受光してもよい。つまり、第１波長域と第２波長域とは、完全に一致していてもよい。同じ波長域の光に対して受光できる範囲が広がり、撮像装置のダイナミックレンジを広げることができる。
　また、例えば、３つ以上の光電変換部が積層されていてもよい。３つの光電変換部の各々が検出する光の波長域は、少なくとも一部が互いに重複していてもよく、完全に異なっていてもよい。
　また、例えば、光電変換部６０では、画素電極６１と透明電極６３との配置が逆であってもよい。つまり、光電変換部５０側から透明電極６３、光電変換層６２、画素電極６１の順に並んで配置されていてもよい。この場合において、光電変換部５０の透明電極５３と光電変換部６０の透明電極６３とは、共通の１つの電極であってもよい。また、プラグ７０および絶縁層８０は、光電変換層６２を貫通していてもよい。この場合に、絶縁層８０は、プラグ７０と光電変換層５２との間に位置する部分と、プラグ７０と光電変換層６２との間に位置する部分とでそれぞれ、上方に向かって先細るテーパ形状を有する。つまり、絶縁層８０は、例えば２つの円錐台状の部分を有する。
　また、例えば、光電変換部５０では、画素電極５１と透明電極５３との配置が逆であってもよい。つまり、半導体基板３１側から透明電極５３、光電変換層５２、画素電極５１の順に並んで配置されていてもよい。
　また、上記の各実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、高性能な撮像装置として利用でき、例えば、カメラまたは測距装置などに利用することができる。
１１　増幅トランジスタ
１２　リセットトランジスタ
１３　アドレストランジスタ
１５　垂直走査回路
１６　対向電極信号線
１７　垂直信号線
１８　負荷回路
１９　カラム信号処理回路
２０　水平信号読出し回路
２１　電源配線
２２　差動増幅器
２３　フィードバック線
２４　電荷蓄積ノード
２５　電荷検出回路
２６　アドレス信号線
２７　リセット信号線
２８　水平共通信号線
３０　電圧制御回路
３１　半導体基板
３８Ａ、３８Ｂ、３８Ｃ　ゲート絶縁層
３９Ａ、３９Ｂ、３９Ｃ　ゲート電極
４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４１Ｅ　ｎ型不純物領域
４２　素子分離領域
４３Ａ、４３Ｂ、４３Ｃ　層間絶縁層
４５Ａ、４５Ｂ　コンタクトプラグ
４６Ａ、４６Ｂ、４６Ｃ、４８Ｂ、４８Ｃ　配線
４７Ａ、４７Ｂ、４７Ｃ、４７Ｄ　ビア
５０、６０　光電変換部
５１、６１　画素電極
５２、６２　光電変換層
５２ａ、７０ａ、８０ａ、１７０ａ、１８０ａ　上面
５３、６３　透明電極
７０、１７０、２７０、３７０、４７０　プラグ
７０Ａ　ビアホール
７０ｃ、３７０ｃ、４７０ｃ　側面
７１　導電膜
８０、８１、８２、１８０、３８０、４８０　絶縁層
８０Ａ　ＴＥＯＳ膜
８０ｂ　下面
８０ｃ　外側面
９１　カラーフィルター
９２　マイクロレンズ
１００　撮像装置
１１０　画素
１１１、１１２　サブ画素
１２０　周辺回路

Claims (8)

  1. 　半導体基板と、
    　第１画素電極、前記第１画素電極に対向する第１対向電極、及び前記第１画素電極と前記第１対向電極との間に位置する第１光電変換層を含み、前記半導体基板の上方に位置し、第１波長域の光を第１電荷に変換する第１光電変換部と、
    　前記第１光電変換部の上方に位置し、第２波長域の光を第２電荷に変換する第２光電変換部と、
    　前記第１光電変換層を貫通し、前記第２光電変換部に接続されるプラグと、
    　前記第１光電変換層と前記プラグとの間に位置し、前記プラグの側面を覆う絶縁層と、を備え、
    　前記絶縁層は、上方に向かって先細るテーパ形状を有する、
    　撮像装置。
  2. 　前記第１光電変換層は、有機物を含む、
    　請求項１に記載の撮像装置。
  3. 　前記第２光電変換部は、
    　第２画素電極と、
    　前記第２画素電極の上方に位置する第２対向電極と、
    　前記第２画素電極と前記第２対向電極との間に位置する第２光電変換層と、を含み、
    　前記プラグは、前記第２画素電極に接続される、
    　請求項１または２に記載の撮像装置。
  4. 　前記第１対向電極、前記第２画素電極および前記第２対向電極はそれぞれ、前記第１波長域の光に対して透光性を有する、
    　請求項３に記載の撮像装置。
  5. 　さらに、
    　前記半導体基板内に位置し、前記第２電荷を蓄積する電荷蓄積領域を備え、
    　前記第２光電変換部は、前記プラグを介して前記電荷蓄積領域に接続されている、
    　請求項１から４のいずれか１項に記載の撮像装置。
  6. 前記プラグの上面は、前記第１光電変換層の上面より上方に位置している、
    　請求項１から５のいずれか１項に記載の撮像装置。
  7. 　さらに、
    　前記プラグの下端に接続されたビアを備え、
    　前記プラグの幅は、前記ビアの幅より短い、
    　請求項１から６のいずれか１項に記載の撮像装置。
  8. 　半導体基板と、
    　第１画素電極、前記第１画素電極に対向する第１対向電極、及び前記第１画素電極と前記第１対向電極との間に位置する第１光電変換層を含み、前記半導体基板の上方に位置し、第１波長域の光を第１電荷に変換する第１光電変換部と、
    　前記第１光電変換部の上方に位置し、第２波長域の光を第２電荷に変換する第２光電変換部と、
    　前記第１光電変換層を貫通し、前記第２光電変換部に接続されるプラグと、を備え、
    　前記プラグは、上方に向かって先細るテーパ形状を有する、
    　撮像装置。
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