KR20170134550A - 측장 소자 및 고체 촬상 장치 - Google Patents
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Abstract
대면적의 수광 면적을 갖고, 고감도, 저 암전류로 고속 변조에 유리한 측장 소자 및 이 측장 소자를 이용한 고체 촬상 장치를 제공한다. 포토 다이오드를 구성하도록 화소 형성층(22)의 상부에 선택적으로 배치되고, 수광부로부터 차광판(51)에서 차광된 위치까지 화소 형성층(22)의 상부를 연장하는 n형의 표면 매립 영역(25)과, n형이고 표면 매립 영역(25)보다 고불순물 밀도의 전하 축적 영역(24b, 24d.24c)과, 전하 축적 영역에 인접해서 배치된 복수의 전송 게이트 전극(42, 44, 43)과, 차광판(51)의 개구부의 아래쪽에 한쪽의 단부가 배치되고, 다른쪽의 단부가 전송 게이트 전극의 일부까지 도달하는 n형으로 표면 매립 영역(25)보다 고불순물 밀도이고, 전하 축적 영역보다 저불순물 밀도의 가이드 영역(26a)을 구비한다.
Description
본 발명은 광 펄스와 동기해서 광 전하 검출을 실행하는 록 인 픽셀의 기능을 가진 측장(길이 측정) 소자 및 이 측장 소자를 화소로서 복수개 배열한 고체 촬상 장치에 관한 것이다.
반도체를 이용한 광 비행 시간 거리 화상 센서의 개발이 최근 활발하게 실행되고 있다. 거리 화상 센서의 실현을 위해, 포토 다이오드에서 발생한 캐리어를 광원과 동기해서 복수의 전하 축적부에 전송하는 록 인 픽셀에 있어서, 전하 전송 동작을 고속으로 실행하기 위해, 단위의 록 인 소자를 작게 구성하고, 이것을 어레이형상으로 배치하여, 병렬 접속하는 방법이 있다(특허문헌 1 참조.).
특허문헌 1에 기재된 발명에서는 병렬 접속된 복수의 전송 게이트의 부하 용량이 증가하고, 또한 화소수도 다(多) 화소가 되면 이미지 센서 전체로서의 소비 전력이 증대한다. 또, 단위 록 인 소자를 복수 접속하는 것은 신호 검출부의 확산층의 면적이 커지고, 암(暗) 전류의 발생 원인으로 된다.
본 발명은 대면적의 수광 면적을 갖고, 고감도, 저 암전류에서 고속 변조에 유리한 측장 소자 및 이 측장 소자를 화소로서 복수개 반도체칩상에 배열한 고체 촬상 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제 1 양태는 (a) 제 1 도전형의 반도체로 이루어지는 화소 형성층과, (b) 개구부를 갖고, 해당 개구부의 아래쪽의 화소 형성층에 수광부의 위치를 정의하도록, 화소 형성층의 위쪽에 배치된 차광판과, (c) 수광부에 있어서, 화소 형성층과의 접합 구조로 포토 다이오드를 구성하도록, 화소 형성층의 상부에 선택적으로 배치되고, 또한 수광부의 위치로부터 차광판에 의해 차광된 복수의 위치까지 도달하도록, 화소 형성층의 상부를 연장하여 분기 형상으로 복수의 볼록부를 구성하는 제 2 도전형의 표면 매립 영역과, (d) 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과, (e) 복수의 볼록부의 각각에, 전하 축적 영역에 인접해서 배치되고, 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와, (f) 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 표면 매립 영역의 상부의 일부에 배치된 제 2 도전형이고 표면 매립 영역보다 고불순물 밀도이고, 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비한 측장 소자인 것을 요지로 한다.
본 발명의 제 2 양태는 (a) 제 1 도전형의 반도체로 이루어지는 화소 형성층과, (b) 복수의 개구부를 갖고, 이 복수의 개구부의 아래쪽의 화소 형성층에 각각 수광부의 위치를 정의하도록, 화소 형성층의 위쪽에 배치된 차광판과, (c) 차광판에 의해 차광된 위치에 복수의 볼록부를 갖는 전하 변조부 배치 영역을 배치하고, 이 전하 변조부 배치 영역의 양단부로부터 복수의 개구부의 수에 대응한 수의 수광 단부를 복수의 개구부를 향해 돌출시키고, 각각의 수광 단부의 점유 영역이 복수의 개구부의 각각의 면적을 커버할 수 있는 크기로 설정되고, 수광부의 각각에 있어서, 화소 형성층과의 접합 구조로 각각 포토 다이오드를 구성하도록, 화소 형성층의 상부에 매립된 제 2 도전형의 표면 매립 영역과, (d) 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과, (e) 복수의 볼록부의 각각에, 전하 축적 영역에 인접해서 배치되고, 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와, (f) 복수의 개구부의 수에 대응한 수의 분기 단부를 갖고, 전하 변조부 배치 영역의 위로 되는 차광판으로 차광된 위치로부터 복수의 개구부의 아래쪽에 각각의 분기 단부의 선단 부분이 배치된 제 2 도전형이고 표면 매립 영역보다 고불순물 밀도이고, 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비한 측장 소자인 것을 요지로 한다.
본 발명의 제 3 양태는 (a) 제 1 도전형의 반도체로 이루어지는 화소 형성층과, (b) 화소 형성층에 의해서 정의되는 화소 영역의 주변에 복수의 개구부를 갖고, 이 복수의 개구부의 아래쪽의 화소 형성층에 각각 수광부의 위치를 정의하도록, 화소 형성층의 위쪽에 배치된 차광판과, (c) 차광판에 의해 차광된 화소 영역의 중앙의 위치에 복수의 볼록부를 갖는 전하 변조부 배치 영역을 배치하고, 이 전하 변조부 배치 영역으로부터 복수의 개구부의 수에 대응한 수의 수광 단부를 복수의 개구부를 향해 방사상으로 돌출시키고, 각각의 수광 단부의 점유 영역이 복수의 개구부의 각각의 면적을 커버할 수 있는 크기로 설정되고, 수광부의 각각에 있어서, 화소 형성층과의 접합 구조로 각각 포토 다이오드를 구성하도록, 화소 형성층의 상부에 매립된 제 2 도전형의 표면 매립 영역과, (d) 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과, (e) 복수의 볼록부의 각각에, 전하 축적 영역에 인접해서 배치되고, 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와, (f) 복수의 개구부의 수에 대응한 수의 분기 단부를 갖고, 전하 변조부 배치 영역의 위로 되는 차광판에 의해 차광된 위치로부터 복수의 개구부의 아래쪽에 방사상으로 각각의 분기 단부의 선단 부분을 향한 제 2 도전형이고 표면 매립 영역보다 고불순물 밀도이고, 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비한 측장 소자인 것을 요지로 한다.
본 발명의 제 4 양태는 제 1 양태에 관한 측장 소자를 화소로 하고, 이 화소를 복수개 반도체칩상에 배열한 고체 촬상 장치인 것을 요지로 한다.
본 발명의 제 5 양태는 제 2 양태에 관한 측장 소자를 화소로 하고, 이 화소를 복수개 반도체칩상에 배열한 고체 촬상 장치인 것을 요지로 한다.
본 발명의 제 6 양태는 제 3 양태에 관한 측장 소자를 화소로 하고, 이 화소를 복수개 반도체칩상에 배열한 고체 촬상 장치인 것을 요지로 한다.
본 발명에 따르면, 대면적의 수광 면적을 갖고, 고감도, 저 암전류에서 고속 변조에 유리한 측장 소자 및 이 측장 소자를 화소로서 복수개 반도체칩상에 배열한 고체 촬상 장치를 제공할 수 있다.
도 1은 본 발명의 제 1 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 2의 (a)는 도 1의 Ⅱ-Ⅱ 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 2의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 3의 (a)는 도 1의 Ⅲ-Ⅲ 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 3의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 4의 (a)는 도 1의 IV-Ⅳ 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 4의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 5의 (a)는 도 1의 V-V 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 5의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 6은 제 1 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 7은 제 2 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 8은 제 3 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 9는 제 1 배출 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 전하의 배출 경로를 설명하는 도면이다.
도 10은 제 1 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 11은 제 1 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 다른 회로도이다.
도 12는 제 1 실시형태에 관한 측장 소자를 거리 화상 센서의 화소로서 동작시키는 경우의 타이밍도이다.
도 13은 본 발명의 제 1 실시형태의 변형예에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 14는 도 13의 XⅣ-XⅣ 방향에서 본 제 1 실시형태의 변형예에 관한 측장 소자의 단면 구조를 나타내는 도면이다.
도 15은 본 발명의 제 2 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 16은 본 발명의 제 3 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 17은 제 3 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 18은 본 발명의 제 4 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 19는 제 4 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 20은 본 발명의 제 5 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 21은 도 20에 나타낸 제 5 실시형태에 관한 측장 소자의 중앙부를 확대해서 나타내는 평면도이다.
도 22는 제 5 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 23은 본 발명의 제 5 실시형태의 변형예 1에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 24는 본 발명의 제 5 실시형태의 변형예 2에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 25는 본 발명의 제 5 실시형태의 변형예 3에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 26은 본 발명의 제 6 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 27은 제 6 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 28은 본 발명의 제 7 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 29의 (a)는 도 28의 XXIX-XXIX 방향에서 본 제 7 실시형태에 관한 측장 소자의 단면 구조이고, 도 29의 (b)는 도 29의 (a) 및 도 29의 (c)에 대응하는 전위 분포를 나타내고, 도 29의 (c)는 도 1의 V-V 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조를 나타내는 도면이다.
도 30의 (a)는 도 28의 XXX-XXX 방향에서 본 제 7 실시형태에 관한 측장 소자의 단면 구조이고, 도 30의 (b)는 제 1 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 각각 인가한 경우의 도 30의 (a) 및 도 30의 (c)에 대응하는 전위 분포를 나타내고, 도 30의 (c)는 도 1의 Ⅲ-Ⅲ 방향의 역방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조를 나타내는 도면이다.
도 31의 (a)는 도 28의 XXX-XXX 방향에서 본 제 7 실시형태에 관한 측장 소자의 단면 구조이고, 도 31의 (b)는 도 1의 Ⅲ-Ⅲ 방향의 역방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 31의 (c)는 제 3 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 각각 인가한 경우의 도 31의 (a) 및 도 31의 (b)에 대응하는 전위 분포를 나타내는 도면이다.
도 32는 제 1 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 33은 제 2 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 34는 제 3 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 35는 제 1 배출 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 전하의 배출 경로를 설명하는 도면이다.
도 36의 (a)는 도 1의 Ⅱ-Ⅱ 방향에서 본 단면에 대응하는 개소에 있어서의 반도체 기판이 n형인, 그 밖의 실시형태에 관한 측장 소자의 단면 구조이고, 도 36의 (b)는 도 36의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 37의 (a)는 도 1의 Ⅲ-Ⅲ 방향에서 본 단면에 대응하는 개소에 있어서의 반도체 기판이 n형인, 그 밖의 실시형태에 관한 측장 소자의 단면 구조이고, 도 37의 (b)는 도 37의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 38의 (a)는 도 1의 Ⅳ-Ⅳ 방향에서 본 단면에 대응하는 개소에 있어서의 반도체 기판이 n형인, 그 밖의 실시형태에 관한 측장 소자의 단면 구조이고, 도 38의 (b)는 도 38의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 39는 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 40의 (a)는 도 39의 XXXXⅣ-XXXXⅣ 방향에서 본 단면 구조이고, 도 40의 (b)는 도 40의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 41의 (a)는 도 40의 (a)에 나타낸 단면에 대응하는 개소에 있어서의 또 다른 실시형태에 관한 측장 소자의 단면 구조이고, 도 41의 (b)는 도 41의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 42는 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 43은 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 44은 도 43의 Ⅱ-Ⅱ 방향에서 본 단면 구조를 나타내는 도면이다.
도 45는 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 2의 (a)는 도 1의 Ⅱ-Ⅱ 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 2의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 3의 (a)는 도 1의 Ⅲ-Ⅲ 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 3의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 4의 (a)는 도 1의 IV-Ⅳ 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 4의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 5의 (a)는 도 1의 V-V 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 5의 (b)는 대응하는 전위 분포를 나타내는 도면이다.
도 6은 제 1 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 7은 제 2 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 8은 제 3 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 9는 제 1 배출 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 1 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 전하의 배출 경로를 설명하는 도면이다.
도 10은 제 1 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 11은 제 1 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 다른 회로도이다.
도 12는 제 1 실시형태에 관한 측장 소자를 거리 화상 센서의 화소로서 동작시키는 경우의 타이밍도이다.
도 13은 본 발명의 제 1 실시형태의 변형예에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 14는 도 13의 XⅣ-XⅣ 방향에서 본 제 1 실시형태의 변형예에 관한 측장 소자의 단면 구조를 나타내는 도면이다.
도 15은 본 발명의 제 2 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 16은 본 발명의 제 3 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 17은 제 3 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 18은 본 발명의 제 4 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 19는 제 4 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 20은 본 발명의 제 5 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 21은 도 20에 나타낸 제 5 실시형태에 관한 측장 소자의 중앙부를 확대해서 나타내는 평면도이다.
도 22는 제 5 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 23은 본 발명의 제 5 실시형태의 변형예 1에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 24는 본 발명의 제 5 실시형태의 변형예 2에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 25는 본 발명의 제 5 실시형태의 변형예 3에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 26은 본 발명의 제 6 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 27은 제 6 실시형태에 관한 측장 소자의 주요부의 구조를 등가 회로로 표현한 회로도이다.
도 28은 본 발명의 제 7 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 29의 (a)는 도 28의 XXIX-XXIX 방향에서 본 제 7 실시형태에 관한 측장 소자의 단면 구조이고, 도 29의 (b)는 도 29의 (a) 및 도 29의 (c)에 대응하는 전위 분포를 나타내고, 도 29의 (c)는 도 1의 V-V 방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조를 나타내는 도면이다.
도 30의 (a)는 도 28의 XXX-XXX 방향에서 본 제 7 실시형태에 관한 측장 소자의 단면 구조이고, 도 30의 (b)는 제 1 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 각각 인가한 경우의 도 30의 (a) 및 도 30의 (c)에 대응하는 전위 분포를 나타내고, 도 30의 (c)는 도 1의 Ⅲ-Ⅲ 방향의 역방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조를 나타내는 도면이다.
도 31의 (a)는 도 28의 XXX-XXX 방향에서 본 제 7 실시형태에 관한 측장 소자의 단면 구조이고, 도 31의 (b)는 도 1의 Ⅲ-Ⅲ 방향의 역방향에서 본 제 1 실시형태에 관한 측장 소자의 단면 구조이고, 도 31의 (c)는 제 3 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 각각 인가한 경우의 도 31의 (a) 및 도 31의 (b)에 대응하는 전위 분포를 나타내는 도면이다.
도 32는 제 1 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 33은 제 2 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 34는 제 3 전송 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 신호 전하의 이동 경로를 설명하는 도면이다.
도 35는 제 1 배출 게이트 전극에 중간 전위(M)의 게이트 신호를 인가한 경우의 제 7 실시형태에 관한 측장 소자의 주요부에 있어서의 등전위선에서 전위 분포와 전하의 배출 경로를 설명하는 도면이다.
도 36의 (a)는 도 1의 Ⅱ-Ⅱ 방향에서 본 단면에 대응하는 개소에 있어서의 반도체 기판이 n형인, 그 밖의 실시형태에 관한 측장 소자의 단면 구조이고, 도 36의 (b)는 도 36의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 37의 (a)는 도 1의 Ⅲ-Ⅲ 방향에서 본 단면에 대응하는 개소에 있어서의 반도체 기판이 n형인, 그 밖의 실시형태에 관한 측장 소자의 단면 구조이고, 도 37의 (b)는 도 37의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 38의 (a)는 도 1의 Ⅳ-Ⅳ 방향에서 본 단면에 대응하는 개소에 있어서의 반도체 기판이 n형인, 그 밖의 실시형태에 관한 측장 소자의 단면 구조이고, 도 38의 (b)는 도 38의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 39는 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 40의 (a)는 도 39의 XXXXⅣ-XXXXⅣ 방향에서 본 단면 구조이고, 도 40의 (b)는 도 40의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 41의 (a)는 도 40의 (a)에 나타낸 단면에 대응하는 개소에 있어서의 또 다른 실시형태에 관한 측장 소자의 단면 구조이고, 도 41의 (b)는 도 41의 (a)에 대응하는 전위 분포를 나타내는 도면이다.
도 42는 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 43은 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
도 44은 도 43의 Ⅱ-Ⅱ 방향에서 본 단면 구조를 나타내는 도면이다.
도 45는 또 다른 실시형태에 관한 측장 소자의 주요부의 개략을 상면측에서 본 평면도이다.
이하에 본 발명의 제 1∼제 7 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께의 비율은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작해서 판단해야 하는 것이다. 또, 도면 상호간에 있어서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
이하의 제 1∼제 7 실시형태의 설명에서는 제 1 도전형이 p 형태, 제 2 도전형이 n형인 경우에 대해 예시적으로 설명하겠지만, 도전형을 반대의 관계로 선택해서, 제 1 도전형이 n형, 제 2 도전형이 p형으로 해도 좋다. 제 1 도전형이 p형, 제 2 도전형이 n형인 경우에는 신호 전하로서의 캐리어는 전자로 되지만, 제 1 도전형이 n형, 제 2 도전형이 p형인 경우에는 신호 전하로서의 캐리어는 정공(홀)으로 되는 것은 물론이다. 또, 이하의 설명에 있어서의 「좌우」나 「상하」의 방향은 단지 설명의 편의상의 정의이며, 본 발명의 기술적 사상을 한정하는 것은 아니다. 따라서, 예를 들면, 지면을 90도 회전하면 「좌우」와 「상하」는 서로 교환해서 읽히고, 지면을 180도 회전하면 「좌」가 「우」로, 「우」가 「좌」로 되는 것은 물론이다.
(제 1 실시형태)
본 발명의 제 1 실시형태에 관한 측장 소자는 도 1에 1점 쇄선으로 나타내는 개구부(조리개부)를 갖는 차광판(51)에 의해서 수광부의 위치를 정의한 록 인 픽셀이다. 즉, 제 1 실시형태에 관한 측장 소자는 도 1에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 수광부의 포토 다이오드의 영역에 개구부(조리개부)를 개구한 차광판(51)이 있고, 조리개부 이외의 화소의 영역은 차광판(51)에 의해서 그 위쪽을 피복받고, 광에 대한 실드가 이루어져 있다.
도 2∼도 4의 단면도를 참조해서 이해할 수 있는 바와 같이, 제 1 실시형태에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 개구부(조리개부)를 갖고, 이 개구부의 아래쪽의 화소 형성층(22)에 수광부의 위치를 정의하도록, 화소 형성층(22)의 위쪽에 배치된 차광판(51)과, 수광부에 있어서, 화소 형성층(22)과의 접합 구조로 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한, 수광부의 위치에서 차광판(51)으로 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장하여 선단측이 T자형의 분기 형상을 이루도록 복수의 볼록부를 구성하는 제 2 도전형(n형)의 표면 매립 영역(25)과, 볼록부의 선단부에 각각 접속되고, n형이고 표면 매립 영역(25)보다 고불순물 밀도의 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)과, 복수의 볼록부의 각각에, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)에 인접해서 각각 배치되고, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)으로의 신호 전하의 전송을 제어하는 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)와, 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 표면 매립 영역(25)의 상부의 일부에 배치된 n형이고 표면 매립 영역(25)보다 고불순물 밀도이며, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)보다 저불순물 밀도의 가이드 영역(26a)을 구비하여, 록 인 픽셀을 구성하고 있다. 여기서 「볼록부」는 평면 패턴상에서의 볼록부의 의미이며, 포토리도그래피 기술에 의한 마스크 레벨의 형상으로서는 직사각형 형상의 볼록부가 채용 가능하다.
또한, 제 1 실시형태에 관한 측장 소자는 도 2∼도 4의 단면도로부터 알 수 있는 바와 같이, 표면 매립 영역(25)의 표면을 접해서 마련된 p형의 피닝층(27)을 구비한다. 그리고, 화소 형성층(22)은 p형의 반도체 기판(21)상에 마련되어 있다.
제 1 실시형태에 관한 측장 소자에서는 도 1에 나타내는 바와 같은 화소 사이즈가 5㎛스퀘어 이상으로 되는 대면적의 수광부에 있어서 발생한 광전자를 신호 전하로 해서, 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)를 구비한 전하 변조부에 고속으로 수송하기 위해, 포토 다이오드를 구성하는 n형의 표면 매립 영역(25)의 평면 형상을 빗형(포크의 형상)으로 하고, 광전자가 포크의 근원의 중앙부에 신호 전하로서 모이도록 하고 있다. 포크의 티스의 각각은 도 1에 나타내는 바와 같이, 티스의 폭이 도 1의 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 제 1 실시형태에 관한 측장 소자에서는 수광부에 있어서의 표면 매립 영역(25)의 평면 패턴에 있어서의 포크의 티스를 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 포크의 티스의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 하고 있으므로, 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 수광부에서도, 신호 전하로서의 광전자를 포크의 티스의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다.
제 1 실시형태에 관한 측장 소자의 가이드 영역(26a)은 포크의 근원의 중앙부에 모인 광전자를 전하 변조부의 좁은 전송로(전송 채널)에 보내기 위한 반도체 영역이며, 가이드 영역(26a)의 평면 패턴에 있어서의 형상은 도 1에 나타내는 바와 같이, 가이드 영역(26a)의 긴쪽 방향(도 1의 상하 방향)에 직교하는 방향에서 측정한 폭이 도 1의 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 제 1 실시형태에 관한 측장 소자에서는 가이드 영역(26a)의 평면 패턴을 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 가이드 영역(26a)의 부분의 모든 영역에서 높은 드리프트 전계가 발생한다. 따라서, 신호 전하로서의 광전자를 가이드 영역(26a)의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다. 도 1의 평면도 및 도 5의 (b)에 나타낸 전위 분포도로부터 알 수 있는 바와 같이, 발생한 캐리어의 이동지로 되는 표면 매립 영역(25)의 전위 분포의 가장 바닥으로 되는 곳에, 가이드 영역(26a)의 가느다란 선단부가 접촉하고 있다. 가이드 영역(26a)은 예를 들면, 표면 매립 영역(25)을 형성하는 이온 주입을 한 영역의 일부에, 도 1에 나타낸 평면 패턴에 따라, 2중의 이온 주입을 하는 것에 의해, 표면 매립 영역(25)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다.
여기서, 도 3의 (a) 및 도 4의 (a)에 나타내는 바와 같이, 제 1 실시형태에 관한 측장 소자를 구성하고 있는 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)의 각각은 복수의 볼록부의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44) 및 제 3 전송 게이트 전극(43)을 구비하고 있다. 도 3의 (a) 및 도 4의 (a)의 단면도에 나타내는 바와 같이, 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44) 및 제 3 전송 게이트 전극(43)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다. 이 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44) 및 제 3 전송 게이트 전극(43)에 인가되는 각각의 전압에 의해서, 복수의 볼록부의 각각에 정의되는 전송로의 전위를 제어하고, 신호 전하의 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)으로의 이동을 각각 제어할 수 있다.
도 3의 (a), 도 4의 (a) 및 도 5의 (a)로부터 알 수 있는 바와 같이, 표면 매립 영역(25)의 일부에는 p형의 피닝층(27)이 존재하므로, 두꺼운 부분의 절연막(31)의 일부는 피닝층(27)을 통해 형성되어 있다. 절연막(31)이나 피닝층(27) 등의 상층측의 구조가 있으므로, 실제로는 보이지 않지만, 가이드 영역(26a)은 차광판(51)을 위에서 본 평면도에 있어서, 차광판(51)의 개구부에 가이드 영역(26a)의 포토 다이오드측의 단부가 노출하는 평면 패턴이며, 다른 부분은 차광판(51)에 의해서 차폐되어 있다. 도 3의 (a)의 가이드 영역(26a)의 깊이는 일정으로 해도 좋고, 혹은 부분적으로 다르게 해도 좋지만, 가이드 영역(26a)의 깊이를 일정으로 한 쪽이 제조 공정은 용이하다.
게이트 절연막으로서 기능을 고려한 경우, 절연막(31)의 재료로서는 실리콘 산화막(SiO2막)이 바람직하지만, 실리콘 산화막(SiO2막) 이외의 각종 절연막을 이용한 절연 게이트형 트랜지스터(MIS 트랜지스터)의 절연 게이트 구조를 이루어도 좋다. 예를 들면, 실리콘 산화막(SiO2막)/실리콘 질화막(Si3N4막)/실리콘 산화막(SiO2막)의 3층 적층막으로 이루어지는 ONO막이라도 좋다. 또한, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 비스머스(Bi) 중의 어느 1개의 원소를 적어도 포함하는 산화물, 또는 이들 원소를 포함하는 실리콘 질화물 등이 게이트 절연막으로서 사용 가능하다.
현실의 구조로서는 게이트 절연막으로서 기능하는 얇은 절연막의 위에, 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44) 및 제 3 전송 게이트 전극(43)을 둘러싸도록, 층간 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상을 갖는 2층 구조로 해도 좋다. 혹은 게이트 절연막으로서 기능하는 부분 이외의 영역에, 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44) 및 제 3 전송 게이트 전극(43)을 둘러싸도록, 게이트 절연막과 두께가 다른 또 다른 층간 절연막이나 필드 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상으로 구성해도 좋다.
이 경우의 층간 절연막이나 필드 절연막의 재료는 게이트 절연막의 재료와 동일해도 다른 유전체라도 좋고, 예를 들면, 층간 절연막의 부분은 게이트 절연막의 부분보다 비유전율이 작은 유전체로 구성해도 좋다. 또한, 도 1에 있어서 부호 '32'는 필드 절연막의 단부를 의미하고, 이 필드 절연막의 단부(32)에 의해서 둘러싸인 영역이 활성 영역이 된다. 도 3의 (a), 도 4의 (a) 및 도 5의 (a)에 나타내는 바와 같이, 필드 절연막의 아래에는 p형의 웰 영역(23)이 형성되어 있다.
도 3의 (a) 및 도 4의 (a)로부터 알 수 있는 바와 같이, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)은 주변이 웰 영역(23)으로 둘러싸여, 화소 형성층(22)의 위에 부유 확산층으로서 형성되어 있다. 또한, 제 1 실시형태에 관한 측장 소자에서는 설명의 편의상, 신호 전하가 축적되는 부유 확산층이 3개인 경우에 대해 설명하지만, 부유 확산층의 수는 2개라도 4개 이상이라도 상관없다. 또한, 도 3의 (a), 도 4의 (a) 및 도 5의 (a)에는 웰 영역(23)을 화소마다 포토 다이오드 영역 이외의 곳을 커버하도록 형성하고 있지만 예시에 불과하다. 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)에 의해서 구성되는 「전하 변조부」의 트랜지스터(도 10 참조)의 곳에만 웰 영역(23)을 가능한 한 한정적으로 넣고, 웰 영역(23)이 전위 분포에 영향을 주지 않도록 하는 것이 바람직하므로, 도 3의 (a), 도 4의 (a) 및 도 5의 (a)에 나타낸 바와 같은 웰 영역(23)의 배치 패턴에 한정되는 것은 아니다(중복되는 설명을 생략하겠지만, 제 2∼제 7 실시형태의 웰 영역(23)의 배치 패턴에 대해서도 마찬가지이다.).
여기서, 도 1의 상면도에 있어서, 표면 매립 영역(25)이 이루는 T자의 중심봉의 부분으로 연장되는 개소에 해당하고, 또한 수광부 근방측에 위치하는 직선형상의 부분을 본 발명에서는 「줄기 경로」로 정의한다. 그리고, 제 1 실시형태에 관한 측장 소자에 있어서는 표면 매립 영역(25)이 이루는 줄기 경로의 수광부측의 위치에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향에 돌출된 새로운 볼록부를 더 마련하고 있다. 새로운 볼록부를 줄기 경로의 수광부측의 위치에 마련하는 것에 의해, 차광판(51)의 아래쪽의 부분으로 되는 표면 매립 영역(25)의 전체로서의 형상이 줄기 경로의 연장 방향을 등뼈(척추뼈)로 하는 생선뼈형(피쉬 본형 또는 역「土」자형)의 평면 토폴러지가 된다. 이 생선뼈형을 실현하는 새로운 볼록부의 선단에, n형이고 표면 매립 영역(25)보다 고불순물 밀도의 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)이 접속되어 있다.
그리고, 도 1에 나타내는 바와 같이, 제 1 실시형태에 관한 측장 소자는 제 1 배출 드레인 영역(24a)에 인접해서 배치되고, 표면 매립 영역(25)의 좌측방향으로 연장하는 새로운 볼록부를 경유해서 제 1 배출 드레인 영역(24a)을 향하는 전하의 배출을 제어하는 제 1 배출 제어 기구(31, 41a)와, 제 2 배출 드레인 영역(24e)에 인접해서 배치되고, 표면 매립 영역(25)의 우측방향으로 연장하는 새로운 볼록부를 경유해서 제 2 배출 드레인 영역(24e)을 향하는 전하의 배출을 제어하는 제 2 배출 제어 기구(31, 41b)를 더 구비한다.
이 제 1 배출 제어 기구(31, 41a) 및 제 2 배출 제어 기구(31, 41b)의 각각은 도 2의 (a)에 나타내는 바와 같이, 표면 매립 영역(25)의 새로운 볼록부의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)을 구비한다. 도 2의 (a)의 단면도에 나타내는 바와 같이, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다. 도 2의 (a)로부터 알 수 있는 바와 같이, 표면 매립 영역(25)의 일부에는 p형의 피닝층(27)이 존재하므로, 두꺼운 부분의 절연막(31)의 일부는 피닝층(27)을 통해 형성되어 있다. 또, 도 2의 (a)에 나타내는 바와 같이, 필드 절연막으로 되는 두꺼운 부분의 절연막(31)의 아래에는 p형의 웰 영역(23)이 형성되어 있다.
즉, 도 1에 나타내는 바와 같이, 제 1 실시형태에 관한 측장 소자의 포토 다이오드부와 전하 변조부의 사이에는 T자형으로 분기하는 부분의 바로 앞측에 있어서, 줄기 경로를 양측으로부터 사이에 두도록 좌우 대칭으로 배치된 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)을 배치하고 있으므로, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 의해서, 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
도 2의 (a)는 도 1의 Ⅱ-Ⅱ 방향에서 본 단면 구조이고, 도 2의 (b)는 도 2의 (a)의 단면 구조에 대응하는 포텐셜 분포이다. 도 3의 (a)는 도 1의 Ⅲ-Ⅲ 방향에서 본 단면 구조이고, 도 3의 (b)는 도 3의 (a)의 단면 구조에 대응하는 포텐셜 분포를 나타내고 있다. 좌우 대칭에 대향 배치된 2개의 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 중간 전위(M)를 인가하면, 도 2의 (b)와 같이 Ⅱ-Ⅱ 방향에서 본 단면 방향으로의 전위 장벽을 유지한 채, T자의 중심 봉 부분을 향하는 줄기 경로의 정전 유도 채널부에 U자형의 전위 채널이 형성되고, 또, 도 3의 (b)의 포텐셜 분포와 같이 줄기 경로에서 전하 변조부의 제 3 전하 축적 영역(24c)을 향한 Ⅲ-Ⅲ 방향에서 본 단면 방향을 따른 정전 유도 채널부에는 전위 장벽이 없는 포텐셜 분포가 형성된다. 정전 유도 채널부에 형성된 U자형의 전위 채널을 경유해서, 포토 다이오드에서 발생한 광전자는 신호 전하로서 고속으로 전하 변조부에 수송된다.
다음에, 제 1 실시형태에 관한 측장 소자의 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 중간 전위(M)보다 높은 고전위(H)의 게이트 신호 GD를 인가하면, 도 2의 (b)에 나타내는 바와 같이 Ⅱ-Ⅱ 방향에서 본 단면 방향을 따른 전위 분포에 있어서 파선으로 나타낸 바와 같이, 양측의 전위 장벽이 없어진다. 즉, 제 1 배출 게이트 전극(41a)에 중간 전위(M)보다 높은 고전위(H)의 게이트 신호 GD를 인가하면, 평면내에서는 도 9에 나타낸 바와 같은 등전위선으로 나타나는 전위 분포로 되고, 줄기 경로 부분에 형성된 정전 유도 채널부에 도달한 전자는 도 9에 극히 두꺼운 실선으로 나타낸 경로를 따라, 제 1 배출 드레인 영역(24a)측으로 분기해서 배출된다. 도 9에 있어서, 굵은 실선(도 9에서는 「-0.2V」로 표기)은 전위 -0.2V의 등전위선을 나타내고, 1점 쇄선(도 9에서는 「0V」로 표기)은 전위 0V이상 또한 1V미만(0V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 실선(도 9에서는 「1V」로 표기)은 전위 1V이상 또한 2V미만(1V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 파선(도 9에서는 「2V」로 표기)은 전위 2V 또한 3V미만(2V에서 0.25V 간격)의 등전위선을 나타내고, 긴 파선(도 9에서는 「3V」로 표기)는 전위 3V이상 또한 4V미만(3V에서 0.25V 간격)의 등전위선을 나타낸다. 전위 분포의 도시를 생략하고 있지만, 제 2 배출 게이트 전극(41b)에 높은 고전위(H)의 게이트 신호 GD를 인가하면, 줄기 경로 부분에 형성된 정전 유도 채널부에 도달한 전자는 제 2 배출 드레인 영역(24e)으로 분기해서 배출된다.
또, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 고전위(H)를 인가한 경우에는 전하 변조부의 제 3 전하 축적 영역(24c)을 향한 포텐셜 분포는 제 3 전송 게이트 전극(43) 바로 아래 근방의 정전 유도 채널부의 전위가 높고, 도 3의 (b)의 파선으로 나타낸 바와 같이 가이드 영역(26a)에 있어서 딥을 갖기 때문에, 포토 다이오드에서 발생한 광전자는 전하 변조부의 제 3 전하 축적 영역(24c)에 도달할 수 없다.
제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)의 각각을 중간 전위(M)로 설정함으로써, 도 3의 (b)의 실선으로 나타낸 바와 같이 가이드 영역(26a)의 딥은 소멸하고, 포토 다이오드에서 발생한 광전자는 전하 변조부의 제 3 전하 축적 영역(24c)에 신호 전하로서 도달한다. 포토 다이오드의 근방의 줄기 경로 및 줄기 경로에서 전하 변조부에 도달하는 정전 유도 채널부 및, 전하 변조부를 구성하는 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)는 광이 직접 입사하지 않도록 차광판(51)에 의해서 광 실드가 이루어져 있다.
이와 같이, 수광부 근방측에 위치하는 줄기 경로에서 전하 변조부에 도달하는 정전 유도 채널부를 충분한 길이로서, 정전 유도 채널부를 포함시켜 전하 변조부를 차광판(51)에 의해서 광 실드할 수 있는 점이 제 1 실시형태에 관한 측장 소자의 중요한 점이며, 단시간 펄스를 이용해서 배경광의 영향을 경감하는데 있어서, 큰 효과가 있다.
도 1에 나타내는 바와 같이 제 1 실시형태에 관한 측장 소자의 전하 변조부에는 3개의 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44), 제 3 전송 게이트 전극(43)이 배치되어 있다. 제 1 전송 게이트 전극(42)에 중간 전위(M)의 게이트 신호 G1을 인가하는 것에 의해서 도 6에 나타내는 바와 같은 전위 분포가 형성된다. 또, 제 2 전송 게이트 전극(44)에 중간 전위(M)의 게이트 신호 G2를 인가하는 것에 의해서 도 7에 나타내는 바와 같은 전위 분포가 형성되고, 제 3 전송 게이트 전극(43)에 중간 전위(M)의 게이트 신호 G3을 인가하는 것에 의해서 도 8에 나타내는 바와 같은 전위 분포가 형성된다. 이와 같이, 3개의 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44), 제 3 전송 게이트 전극(43)의 각각에 중간 전위(M)의 게이트 신호를 인가하는 것에 의해서, 대응하는 3개의 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d), 제 3 전하 축적 영역(24c)의 각각에 도 6∼도 8에 굵은 실선으로 나타낸 바와 같은 경로를 따라, 신호 전하가 고속 전송되고, 광 펄스와 동기한 광 전하 검출을 실행하는 측장 소자의 기본 동작이 이루어진다. 도 6∼도 8에 있어서, 굵은 실선(도 6∼도 8에서는「-0.2V」로 표기)은 전위 -0.2V의 등전위선을 나타내고, 1점 쇄선(도 6∼도 8에서는「0V」로 표기)은 전위 0V이상 또한 1V미만(0V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 실선(도 6∼도 8에서는 「1V」로 표기)는 전위 1V이상 또한 2V미만(1V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 파선(도 6∼도 8에서는 「2V」로 표기)은 전위 2V 또한 3V미만(2V에서 0.25V 간격)의 등전위선을 나타내고, 긴 파선(도 6∼도 8에서는「3V」로 표기)은 전위 3V이상 또한 4V미만(3V에서 0.25V 간격)의 등전위선을 나타낸다.
전하 변조부에 마련하는 전송 게이트 전극의 수는 2개라도 좋고, 4개 이상으로 하는 것도 가능하지만, 전하 변조부의 면적은 가능한 한 작게 하는 것이 바람직하다. 예를 들면, 포토 다이오드부의 면적의 1/4이하로 전하 변조부의 면적을 설정하는 것이 바람직하다.
제 1 실시형태에 관한 측장 소자를 배경광의 영향(오프셋)을 캔슬하면서, 광 비행 시간 계측을 실행하는 거리 화상 센서에 응용하는 경우에는 3개의 출력을 마련하는 것이 유용하다. 3출력의 경우의 제 1 실시형태에 관한 측장 소자에 대해, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1의 전압 레벨, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3의 전압 레벨 및 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2의 전압 레벨과, 대응하는 전하 변조부의 전위 분포의 변화를 도 3의 (b) 및 도 4(b)에 나타낸다.
2개의 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)의 각각에 중간 전위(M)를 인가한 상태에서, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호의 전압 레벨 G1=L, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호의 전압 레벨 G2=L로 하고, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호의 전압 레벨 G3으로서 중간 전위(M), 또는 중간 전위(M)보다 낮은 저위 전위(L)로 설정함으로써, 도 3에 나타내는 바와 같이 광전자를 부유 확산층으로서 구성된 제 3 전하 축적 영역(24c)에 전송할지 어떨지의 제어를 실행할 수 있다.
또, 도 4에 나타내는 바와 같이, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호의 전압 레벨 G3=L로 하고, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호의 전압 레벨 G1, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호의 전압 레벨 G2로서 저위 전위(L) 또는 중간 전위(M)의 서로 다른 전위를 인가함으로써 광전자를 제 1 전하 축적 영역(24b) 및 제 2 전하 축적 영역(24d)의 어느 한쪽에 전송할 수 있다.
제 1 실시형태에 관한 측장 소자의 실제의 1화소의 회로 구성의 예를 도 10에 나타낸다. 도 10의 중앙부에 기재한 제 1 전송 제어 기구(31, 42)로서의 제 1 전송 트랜지스터 Q1T, 제 2 전송 제어 기구(31, 44)로서의 제 2 전송 트랜지스터 Q2T 및 제 3 전송 제어 기구(31, 43)로서의 제 3 전송 트랜지스터 Q3T의 3개의 트랜지스터의 병렬 회로로 제 1 실시형태에 관한 측장 소자의 「전하 변조부」를 구성하고 있다.
도 10에 있어서, 포토 다이오드로부터 전하 변조부에 이르는 정전 유도 채널부는 자기의 게이트가 접지된 접합형 전계 효과 트랜지스터 QP1, QP2로 나타내고 있다. 직렬 접속한 2개의 접합형 전계 효과 트랜지스터 QP1 및 QP2의 중간 탭에 전하 배출용 MOS 트랜지스터 QD의 소스 단자가 접속되고, MOS 트랜지스터 QD의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다.
도 10 중의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 10에 있어서, 포토 다이오드 Dij에서 발생한 광전자는 MOS 트랜지스터 QD를 각각 구성하는 2개의 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)의 각각에 인가하는 전압 GD=L이면, 전하 변조부에 즉시 도달하고, 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44), 제 3 전송 게이트 전극(43)의 어느 1개에 중간 전위(M)의 전압, 다른 2개에 저위 전위(L)의 전압을 인가함으로써, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d), 제 3 전하 축적 영역(24c)의 어느 하나에 광전자를 전송한다. 등가 회로 표시로서는 전하 변조부를 구성하고 있는 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 한쪽의 단부가 접합형 전계 효과 트랜지스터 QP2에 T자형으로 접속된 회로 구성으로 된다.
그리고, 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 다른쪽의 단부는 노드 D1로서의 제 1 전하 축적 영역(24), 노드 D2로서의 제 2 전하 축적 영역(24i) 및 노드 D3으로서의 제 3 전하 축적 영역(24l)에 접속되는 회로 구성으로 된다.
도 10의 회로 구성의 3개의 노드 D1, D3, D2를 각각 정의하는 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d), 제 3 전하 축적 영역(24c)에는 전하 축적용의 캐패시터 C1, C3, C2가 접속되어 있다. 이 캐패시터 C1, C3, C2는 전압 의존성을 저감하기 위해, 임계값 전압을 부전압으로 설정한 공핍 모드의 MOS 캐패시터를 이용하는 것이 적합하다. 제 1 노드 D1에는 제 1 노드 D1의 전하량의 변화에 수반하는 전위 변화를 읽어내기 위한 소스 폴로워 회로를 구성하는 제 1 증폭 트랜지스터 Q1A의 게이트 단자에 접속되고, 제 1 노드 D1에는 또한, 신호의 리드(읽어냄) 후, 신호 전하를 초기화하기 위해, 제 1 리세트 트랜지스터 Q1R이 접속되어 있다. 또, 제 1 증폭 트랜지스터 Q1A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 1 선택 트랜지스터 Q1S가 접속되고, 제 1 선택 트랜지스터 Q1S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
마찬가지로, 제 2 노드 D2에는 제 2 노드 D2의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 2 증폭 트랜지스터 Q2A의 게이트 단자에 접속되고, 제 2 노드 D2에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 2 리세트 트랜지스터 Q2R이 접속되어 있다. 또, 제 2 증폭 트랜지스터 Q2A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 2 선택 트랜지스터 Q2S가 접속되고, 제 2 선택 트랜지스터 Q2S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
또한, 제 3 노드 D3에는 제 3 노드 D3의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 3 증폭 트랜지스터 Q3A의 게이트 단자에 접속되고, 제 3 노드 D3에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 3 리세트 트랜지스터 Q3R이 접속되어 있다. 또, 제 3 증폭 트랜지스터 Q3A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 3 선택 트랜지스터 Q3S가 접속되고, 제 3 선택 트랜지스터 Q3S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
제 1 실시형태에 관한 측장 소자로부터의 신호의 리드 방법으로서는 도 10과 같이, 3개의 신호 리드선을 3개 달리게 하여 병렬로 리드하는 방법이라도 좋고, 도 11에 나타내는 바와 같이, 신호 리드선을 1개로 해서 선택 신호 SL1, SL2, SL3에 의한 스위치를 차례로 온으로 하여, 시계열 신호로서 리드하는 방법이라도 좋다.
도 12는 제 1 실시형태에 관한 측장 소자를 거리 화상 센서로서 이용하는 경우의 타이밍도를 나타내고 있다. 출사광의 펄스 폭 T0과 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1의 펄스 폭, 제 3 전송 게이트 전극(43) 인가하는 게이트 신호 G3의 펄스 폭 및 제 2 전송 게이트 전극(44) 인가하는 게이트 신호 G2의 펄스 폭은 동일하게 한다. 도 12의 출사광의 펄스에 대해, 제 1 도래광(수신광)의 펄스의 지연 시간(광 비행 시간)이 Td1인 경우에는 제 1 전하 축적 영역(24b)에 축적되는 제 1 축적 전하 Q1, 제 2 전하 축적 영역(24d)에 축적되는 제 2 축적 전하 Q2, 제 3 전하 축적 영역(24c)에 축적되는 제 3 축적 전하 Q3은 발생하는 광전류를 Iph로 하여, 각각 이하와 같이 된다:
Q1=Iph(T0-Td) +IaT0 … …(1)
Q2=IphTd+IaT0 … …(2)
Q3=IaT0 … …(3)
식 (1)∼(3)으로부터, 제 1 도래광에 대응하는 지연 시간 Td1은 다음식으로 구할 수 있다:
Td1=T0(Q2-Q3)/(Q1+Q2-2Q3) … …(4)
도 12에 나타내는 바와 같이, 출사광 펄스에 대한 제 2 도래광의 펄스의 지연 시간(광 비행 시간)이 Td2인 경우에는 제 1 전하 축적 영역(24b)에 축적되는 제 1 축적 전하 Q1, 제 2 전하 축적 영역(24d)에 축적되는 제 2 축적 전하 Q2, 제 3 전하 축적 영역(24c)에 축적되는 제 3 축적 전하 Q3은 이하와 같이 된다.
Q1=IaT0 … …(5)
Q2=Iph(2T0-Td2) +IaT0 … …(6)
Q3=Iph(Td2-T0) +IaT0 … …(7)
식 (5)∼(7)에 있어서, 제 2 도래광에 대응하는 지연 시간 Td2는 다음 식으로 구할 수 있다:
Td2=T0+T0(Q3-Q1)/(Q2+Q3-2Q1) … …(8)
광 펄스의 비행 시간이 출사광의 펄스 폭 T0보다 크거나, 제 1 축적 전하 Q1과 제 3 축적 전하 Q3을 비교함으로써 알 수 있다. Q1> Q3이면, 광 펄스의 비행 시간은 식 (4)를 사용하고, Q1≤Q3이면, 식 (8)을 사용해서 계산한다.
식 (4) 또는 식 (8)을 이용하는 것에 의해, 제 1 실시형태에 관한 측장 소자는 광 비행 시간 측정에 바람직한 기능을 갖고 있다. 이 때문에, 제 1 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로서, 동일 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하며 고감도 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
<제 1 실시형태의 변형예>
도 13에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 1 실시형태의 변형예에 관한 측장 소자는 개구부(조리개부)를 갖는 차광판(51)에 의해서 수광부의 위치를 정의한 록 인 픽셀이다. 단면도의 도시를 생략하고 있지만, 도 2∼도 4에 나타낸 단면 구조와 마찬가지로, 제 1 실시형태의 변형예에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 개구부(조리개부)를 갖고, 이 개구부의 아래쪽의 화소 형성층(22)에 수광부의 위치를 정의하도록, 화소 형성층(22)의 위쪽에 배치된 차광판(51)과, 수광부에 있어서, 화소 형성층(22)과의 접합 구조로 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한 수광부의 위치로부터 차광판(51)에서 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장하여 선단측이 T자형의 분기 형상을 이루도록 복수의 볼록부를 구성하는 제 2 도전형(n형)의 표면 매립 영역(25)과, 볼록부의 선단부에 각각 접속되고, n형이고 표면 매립 영역(25)보다 고불순물 밀도의 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)과, 복수의 볼록부의 각각에, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)에 인접해서 각각 배치되고, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)으로의 신호 전하의 전송을 제어하는 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)를 구비하여, 록 인 픽셀을 구성하고 있다.
그리고, 제 1 실시형태의 변형예에 관한 측장 소자에 있어서도, 도 1에 나타낸 토폴러지와 마찬가지로, 표면 매립 영역(25)이 이루는 줄기 경로의 수광부측의 위치에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출된 새로운 볼록부를 더 마련하고 있다. 새로운 볼록부의 선단에, n형이고 표면 매립 영역(25)보다 고불순물 밀도의 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)이 접속되어 있다.
그러나, 도 14에 나타낸 단면도로부터 알 수 있는 바와 같이, 표면 매립 영역(25)의 상부의 일부에 배치되고, n형이고 표면 매립 영역(25)보다 고불순물 밀도이고, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)보다 저불순물 밀도의 가이드 영역(26b)의 토폴러지가 도 1에 나타낸 가이드 영역(26a)의 토폴러지와는 다르다. 즉, 제 1 실시형태의 변형예에 관한 측장 소자에 있어서는 가이드 영역(26b)은 차광판(51)의 개구부(조리개부)의 아래쪽의 일부에 배치된 한쪽의 단부에서 다른쪽의 단부측의 전송 제어 기구의 적어도 일부까지 도달하는 경로와, 줄기 경로의 긴쪽 방향에 직교하는 방향에 마련된 새로운 볼록부를 따라, 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)에 도달하는 경로를 구비하고 있는 점에서, 도 1에 나타낸 가이드 영역(26a)의 토폴러지와는 다르다.
그리고, 도 13에 나타내는 바와 같이, 제 1 실시형태의 변형예에 관한 측장 소자는 제 1 배출 드레인 영역(24a)에 인접해서 배치되고, 표면 매립 영역(25)의 좌측방향으로 연장하는 새로운 볼록부를 경유해서 제 1 배출 드레인 영역(24a)을 향하는 전하의 배출을 제어하는 제 1 배출 제어 기구(31, 41a)가 좌측으로 연장하는 새로운 볼록부에 배치된 가이드 영역(26b)에도 마련되고, 또한, 제 2 배출 드레인 영역(24e)에 인접해서 배치되고, 표면 매립 영역(25)의 우측방향으로 연장하는 새로운 볼록부를 경유해서 제 2 배출 드레인 영역(24e)을 향하는 전하의 배출을 제어하는 제 2 배출 제어 기구(31, 41b)가 우측으로 연장하는 새로운 볼록부에 배치된 가이드 영역(26b)에도 마련되어 있다.
즉, 도 14에 나타내는 바와 같이, 가이드 영역(26b)이 제 1 배출 제어 기구(31, 41a)를 구성하는 제 1 배출 게이트 전극(41a)의 아래 및 제 2 배출 제어 기구(31, 41b)를 구성하는 제 2 배출 게이트 전극(41b)의 각각의 아래에 마련되어 있다. 도 13에 나타내는 바와 같이, 가이드 영역(26b)을 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)의 각각의 아래를 경유해서, 또한 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)까지 확장해서 형성하는 것에 의해, 비교적 낮은 배출 게이트 전압 GD로, 광 전하의 배출 제어를 실행할 수 있다.
제 1 실시형태의 변형예에 관한 측장 소자도 표면 매립 영역(25)의 표면에 접해서 마련된 p형의 피닝층(27)을 구비하고, 화소 형성층(22)은 p형의 반도체 기판(21)상에 마련되어 있는 점도 도 3의 (a) 및 도 4의 (a)에 나타낸 구조와 마찬가지이다. 또, 도 13에 나타내는 바와 같은 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 수광부에 있어서 발생한 광전자를 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)를 구비한 전하 변조부에 고속으로 수송하기 위해, 도 1과 마찬가질, 포토 다이오드를 구성하는 n형의 표면 매립 영역(25)의 평면 형상을 빗형(포크의 형상)으로 하고, 광전자가 포크의 근원의 중앙부에 모이도록 하고 있는 점등 다른 구조는 이미 설명한 제 1 실시형태의 변형예에 관한 측장 소자와 마찬가지이므로, 중복된 설명을 생략한다.
도 13에 나타내는 가이드 영역(26b)의 평면 토폴러지로 하는 것에 의해, 제 1 실시형태의 변형예에 관한 측장 소자에 의하면, 비교적 낮은 배출 게이트 전압 GD로, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 의해서, 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
(제 2 실시형태)
본 발명의 제 2 실시형태에 관한 측장 소자는 도 15에 1점 쇄선으로 나타내는 개구부(조리개부)를 갖는 차광판(51)에 의해서 수광부의 위치를 정의한 록 인 픽셀이다. 도 2∼도 4에 나타낸 단면도에 나타낸 것과 마찬가지로, 제 2 실시형태에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 개구부(조리개부)를 갖고, 이 개구부의 아래쪽의 화소 형성층(22)에 수광부의 위치를 정의하도록, 화소 형성층(22)의 위쪽에 배치된 차광판(51)과, 수광부에 있어서, 화소 형성층(22)과의 접합 구조로 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한 수광부의 위치로부터 차광판(51)에서 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장하여 선단측이 T자형의 분기 형상을 이루도록 복수의 볼록부를 구성하는 제 2 도전형(n형)의 표면 매립 영역(25)과, 볼록부의 선단부에 각각 접속되고, n형이고 표면 매립 영역(25)보다 고불순물 밀도의 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)과, 볼록부의 각각에, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)에 인접해서 각각 배치되고, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)으로의 신호 전하의 전송을 제어하는 제 1 전송 제어 기구(31, 42p, 42q), 제 2 전송 제어 기구(31, 44p, 44q) 및 제 3 전송 제어 기구(31, 43p, 43q)와, 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 표면 매립 영역(25)의 상부의 일부에 배치된 n형이고 표면 매립 영역(25)보다 고불순물 밀도이고, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)보다 저불순물 밀도의 가이드 영역(26a)을 구비하여, 록 인 픽셀을 구성하고 있는 점에서, 개략으로서는 제 1 실시형태에 관한 측장 소자와 기본적으로 마찬가지의 구조이다.
그러나, 제 2 실시형태에 관한 측장 소자를 구성하고 있는 제 1 전송 제어 기구(31, 42p, 42q)는 T자형의 토폴러지 중의 좌측으로 연장하는 볼록부를 사이에 두도록 화소 형성층(22)상에 절연막을 통해 배열된 한 쌍의 제 1 전계 제어 전극(42p, 42q)을 구비하고 있는 점에서, 제 1 실시형태에 관한 측장 소자의 전송 제어 기구와는 구체적인 구조가 다르다. 한 쌍의 제 1 전계 제어 전극(42p, 42q) 의 아래의 절연막은 도 3의 (a) 및 도 4의 (a)에 나타낸 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44) 및 제 3 전송 게이트 전극(43)의 바로 아래의 부분의 절연막(31)과 마찬가지로, 제 1 전계 제어 전극(42p, 42q)의 바로 아래의 부분의 두께가 다른 부분보다 얇은 「게이트 절연막」이다. 제 2 실시형태에 관한 측장 소자의 절연막으로서는 제 1 실시형태에 관한 측장 소자의 절연막(31)과 마찬가지의 재료가 채용 가능하다.
제 1 전계 제어 전극(42p, 42q)은 좌측으로 연장하는 볼록부를 따른 신호 전하의 전송 방향과 직교하는 방향을 따라, 볼록부를 사이에 두도록 대향해서 배열되어 있다. 각각의 제 1 전계 제어 전극(42p, 42q)에 전계 제어 전압을 인가하고, 좌측으로 연장하는 볼록부의 공핍화 전위를 변화시키는 것에 의해, 좌측으로 연장하는 볼록부 전체를 전송되는 신호 전하의 이동을 제어한다는 「횡방향 전계 제어 효과」를 실행하는 점에서, 제 1 실시형태에 관한 측장 소자의 전송 제어 기구와는 동작 메커니즘이 다르다.
또, 제 2 실시형태에 관한 측장 소자를 구성하고 있는 제 2 전송 제어 기구(31, 44p, 44q)는 T자형의 토폴러지 중의 우측으로 연장하는 볼록부를 사이에 두도록 화소 형성층(22)상에 절연막을 통해 배열된 한 쌍의 제 2 전계 제어 전극(44p, 44q)을 구비하고 있다. 한 쌍의 제 2 전계 제어 전극(44p, 44q)의 아래의 절연막은 제 2 전계 제어 전극(44p, 44q)의 바로 아래의 부분의 두께가 다른 부분보다 얇은 「게이트 절연막」이다. 제 2 전계 제어 전극(44p, 44q)은 우측으로 연장하는 볼록부를 따른 신호 전하의 전송 방향과 직교하는 방향을 따라, 볼록부를 사이에 두도록 대향해서 배열되어 있다. 각각의 제 2 전계 제어 전극(44p, 44q)에, 제 1 전계 제어 전극(42p, 42q)과는 다른 전계 제어 전압을 인가하고, 우측으로 연장하는 볼록부의 공핍화 전위를 변화시키는 것에 의해, 우측으로 연장하는 볼록부내를 전송받는 신호 전하의 이동을 제어할 수 있다.
마찬가지로, 제 2 실시형태에 관한 측장 소자를 구성하고 있는 제 3 전송 제어 기구(31, 43p, 43q)는 T자형의 토폴러지 중의 하측으로 연장하는 볼록부를 사이에 두도록 화소 형성층(22)상에 절연막을 통해 배열된 한 쌍의 제 3 전계 제어 전극(43p, 43q)을 구비하고 있다. 한 쌍의 제 3 전계 제어 전극(43p, 43q)의 아래의 절연막은 제 3 전계 제어 전극(43p, 43q)의 바로 아래의 부분의 두께가 다른 부분보다 얇은 「게이트 절연막」이다. 제 3 전계 제어 전극(43p, 43q)은 하측으로 연장하는 볼록부를 따른 신호 전하의 전송 방향과 직교하는 방향을 따라, 볼록부를 사이에 두도록 대향해서 배열되어 있다. 각각의 제 3 전계 제어 전극(43p, 43q)에, 제 1 전계 제어 전극(42p, 42q) 및 제 2 전계 제어 전극(44p, 44q)과는 다른 전계 제어 전압을 인가하고, 하측으로 연장하는 볼록부의 공핍화 전위를 변화시키는 것에 의해, 하측으로 연장하는 볼록부 내를 전송받는 신호 전하의 이동을 제어할 수 있다.
여기서, 도 15의 상면도에 있어서도, 표면 매립 영역(25)이 이루는 줄기 경로의 수광부측의 위치에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출된 새로운 볼록부를 더 마련하고, 이 새로운 볼록부의 선단에, n형이고 표면 매립 영역(25)보다 고불순물 밀도의 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)이 접속되어 있다.
그리고, 도 15에 나타내는 바와 같이, 제 2 실시형태에 관한 측장 소자는 제 1 배출 드레인 영역(24a)에 인접해서 배치되고, 표면 매립 영역(25)의 좌측방향으로 연장하는 새로운 볼록부를 경유해서 제 1 배출 드레인 영역(24a)을 향하는 전하의 배출을 제어하는 제 1 배출 제어 기구(31, 41a)와, 제 2 배출 드레인 영역(24e)에 인접해서 배치되고, 표면 매립 영역(25)의 우측방향으로 연장하는 새로운 볼록부를 경유해서 제 2 배출 드레인 영역(24e)을 향하는 전하의 배출을 제어하는 제 2 배출 제어 기구(31, 41b)를 더 구비하는 점은 제 1 실시형태에 관한 측장 소자와 마찬가지이다.
또, 제 1 배출 제어 기구(31, 41a) 및 제 2 배출 제어 기구(31, 41b)의 각각은 도 2의 (a)에 나타낸 단면 구조와 마찬가지로, 표면 매립 영역(25)의 새로운 볼록부의 각각의 위에 마련된 절연막과, 이 절연막의 위에 각각 마련된 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)을 구비하는 점, 혹은 도 2∼도 4의 단면도에 나타낸 것과 마찬가지로, 표면 매립 영역(25)의 표면에 접해서 마련된 p형의 피닝층(27)을 구비하고, 화소 형성층(22)은 p형의 반도체 기판(21)상에 마련되는 점 등의 다른 구조는 제 1 실시형태에 관한 측장 소자와 실질적으로 마찬가지이므로, 중복된 설명을 생략한다.
도 15에 나타내는 바와 같이, 제 2 실시형태에 관한 측장 소자의 포토 다이오드부와 전하 변조부의 사이에는 T자형으로 분기하는 부분의 바로 앞측에 있어서, 줄기 경로를 양측으로부터 사이에 두도록 좌우 대칭으로 배치된 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)을 배치하고 있으므로 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 의해서 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42p, 42q), 제 2 전송 제어 기구(31, 44p, 44q) 및 제 3 전송 제어 기구(31, 43p, 43q)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
제 2 실시형태에 관한 측장 소자에 있어서도, 제 1 실시형태에서 설명한 식 (4) 또는 식 (8)을 이용하는 것에 의해, 제 2 실시형태에 관한 측장 소자는 광 비행 시간 측정에 바람직한 기능을 갖고 있는 것을 알 수 있다. 이 때문에, 제 2 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로 하여, 동일 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고 고감도, 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
특히, 제 1 실시형태에 관한 측장 소자와 마찬가지로, 제 2 실시형태에 관한 측장 소자에 있어서도, 수광부 근방측에 위치하는 줄기 경로에서 전하 변조부에 도달하는 정전 유도 채널부를 충분한 길이로 하고, 전하 변조부를 차광판(51)에 의해 광 실드하고 있으므로, 단시간 펄스를 이용하여 배경광의 영향을 경감하는데 있어서 큰 효과가 있다.
제 2 실시형태에 관한 측장 소자 및 고체 촬상 장치에 의하면, 도 15에 나타내는 바와 같이 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)으로의 전하 전송에, 각각 제 1 전계 제어 전극(42p, 42q), 제 2 전계 제어 전극(44p, 44q) 및 제 3 전계 제어 전극(43p, 43q)에 인가하는 전계 제어 전압에 의해서, 횡방향 전계 제어 효과를 이용하는 것에 의해, 제 1 실시형태에 관한 측장 소자에서 설명한 「전송 게이트 방식」보다 고속으로 전하 전송을 실행할 수 있다.
(제 3 실시형태)
도 16에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 3 실시형태에 관한 측장 소자는 1점 쇄선으로 나타낸 1개의 개구부(조리개부)를 갖는 차광판(51)에 의해서 정의하는 수광부의 내부에, 서로 인터 디지털로 대향한 제 1 표면 매립 영역(25u)과 제 2 표면 매립 영역(25v)을 갖는 록 인 픽셀이다. 도 16에 있어서 부호 '32b'는 필드 절연막의 단부를 의미한다. 즉, 필드 절연막의 단(32b)에 의해서 둘러싸인 영역이 록 인 픽셀의 활성 영역이 되므로, 제 3 실시형태에 관한 측장 소자는 1화소에 2개의 표면 매립 영역이 존재한다. 도시를 생략하고 있지만, 도 2의 (a), 도 3의 (a) 및 도 4의 (a)에 나타낸 단면 구조와 마찬가지로, 필드 절연막의 아래에는 p형의 웰 영역(23)이 형성되어 있다.
도 16의 수광부의 상측에 나타낸 제 1 표면 매립 영역(25u)에 주목하면, 도 2∼도 4에 나타낸 단면도에 나타낸 것과 마찬가지로, 제 3 실시형태에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 화소 형성층(22)과의 접합 구조로 제 1 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한 수광부의 위치로부터 차광판(51)에서 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장하여 선단측이 T자형으로 분기한 제 1 분기 구조를 구성하는 제 2 도전형(n형)의 제 1 표면 매립 영역(25u)과, T자형의 제 1 분기 구조의 선단부에 각각 접속되고, n형이고 제 1 표면 매립 영역(25u)보다 고불순물 밀도의 상측 제 1 전하 축적 영역(24ub), 상측 제 2 전하 축적 영역(24ud) 및 상측 제 3 전하 축적 영역(24uc)과, T자형의 제 1 분기 구조의 각각의 볼록부에, 상측 제 1 전하 축적 영역(24ub), 상측 제 2 전하 축적 영역(24ud) 및 상측 제 3 전하 축적 영역(24uc)에 인접해서 각각 배치되고, 상측 제 1 전하 축적 영역(24ub), 상측 제 2 전하 축적 영역(24ud) 및 상측 제 3 전하 축적 영역(24uc)으로의 신호 전하의 전송을 제어하는 상측 제 1 전송 제어 기구(31, 42u), 상측 제 2 전송 제어 기구(31, 44u) 및 상측 제 3 전송 제어 기구(31, 43u)와, 제 1 표면 매립 영역(25u)의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 제 1 표면 매립 영역(25u)의 상부의 일부에 배치된 n형이고 제 1 표면 매립 영역(25u)보다 고불순물 밀도이고, 상측 제 1 전하 축적 영역(24ub), 상측 제 2 전하 축적 영역(24ud) 및 상측 제 3 전하 축적 영역(24uc)보다 저불순물 밀도의 제 1 가이드 영역(26u)을 구비하여, 록 인 픽셀의 편측을 구성하고 있다.
단면도의 도시를 생략하고 있지만, 도 2의 (a) 도 3의 (a) 및 도 4의 (a)에 나타낸 것과 마찬가지로, 상측 제 1 전하 축적 영역(24ub), 상측 제 2 전하 축적 영역(24ud) 및 상측 제 3 전하 축적 영역(24uc)은 주변이 웰 영역(23)으로 둘러싸여, 화소 형성층(22)의 위에 부유 확산층으로서 형성되어 있다. 또한, 제 3 실시형태에 관한 측장 소자에서는 설명의 편의상, 수광부로부터의 신호 전하가 축적되는 부유 확산층이 3개인 경우에 대해 설명하겠지만, 부유 확산층의 수는 2개여 4개 이상이어도 상관없다.
도시를 생략하고 있지만, 제 3 실시형태에 관한 측장 소자는 도 2∼도 4에 나타낸 단면도와 마찬가지로, 제 1 표면 매립 영역(25u)의 표면에 접해서 마련된 p형의 제 1 피닝층을 구비한다. 그리고, 화소 형성층(22)은 p형의 반도체 기판상에 마련되어 있다.
제 3 실시형태에 관한 측장 소자에서는 도 16에 나타내는 바와 같은 수광부에 있어서 발생한 광전자를 신호 전하로 해서, 상측 제 1 전송 제어 기구(31, 42u), 상측 제 2 전송 제어 기구(31, 44u) 및 상측 제 3 전송 제어 기구(31, 43u)를 구비한 제 1 전하 변조부에 고속으로 수송하기 위해, 제 1 포토 다이오드를 구성하는 n형의 제 1 표면 매립 영역(25u)의 평면 형상을 포크형의 형상으로 하고, 광전자가 포크의 무늬의 부분에 모이도록 하고 있다. 포크의 티스의 각각은 도 16에 나타내는 바와 같이, 티스의 폭이 도 16의 지면의 아래쪽에서 위쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 제 3 실시형태에 관한 측장 소자에서는 수광부에 있어서의 표면 매립 영역(25u)의 평면 패턴에 있어서의 포크의 티스를 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 포크의 티스의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 하고 있으므로, 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 수광부에서도, 신호 전하로서의 광전자를 포크의 티스의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다.
제 3 실시형태에 관한 측장 소자의 제 1 가이드 영역(26u)은 포크의 근원의 중앙부에 모인 광전자를 전하 변조부의 좁은 전송로(전송 채널)에 보내기 위한 반도체 영역이며, 제 1 가이드 영역(26u)의 평면 패턴에 있어서의 형상은 도 16에 나타내는 바와 같이, 제 1 가이드 영역(26u)의 긴쪽 방향(도 16의 상하 방향)에 직교하는 방향에서 측정한 폭이 도 16의 지면의 아래쪽에서 위쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝)형상을 이루고 있다. 제 3 실시형태에 관한 측장 소자에서는 수광부에 있어서의 표면 매립 영역(25u)의 평면 패턴에 있어서의 포크의 티스를 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 포크의 티스의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 하고 있으므로, 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 수광부라도, 신호 전하로서의 광전자를 포크의 티스의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다.
제 3 실시형태에 관한 측장 소자의 제 1 가이드 영역(26u)은 포크의 근원의 중앙에 모인 광전자를 전하 변조부의 좁은 전송로(전송 채널)로 보내기 위한 반도체 영역이고, 제 1 가이드 영역(26u)의 평면 패턴에 있어서의 형상은 도 16에 나타내는 바와 같이, 제 1 가이드 영역(26u)의 긴쪽 방향(도 16의 상하 방향)에 직교하는 방향에서 측정한 폭이 도 16의 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 제 3 실시형태에 관한 측장 소자에서는 제 1 가이드 영역(26u)의 평면 패턴을 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 제 1 가이드 영역(26u)의 부분의 모든 영역에서 높은 드리프트 전계가 발생한다. 따라서, 신호 전하로서 광전자를 제 1 가이드 영역(26u)의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다. 도 16의 평면도로부터 알 수 있는 바와 같이, 발생한 캐리어의 이동지로 되는 제 1 표면 매립 영역(25u)의 전위 분포의 가장 바닥이 되는 곳에 제 1 가이드 영역(26u)의 가느다란 선단부가 접촉하고 있다.
도 3의 (a) 및 도 4의 (a)에 나타낸 구조와 마찬가지로, 제 3 실시형태에 관한 측장 소자를 구성하고 있는 상측 제 1 전송 제어 기구(31, 42u), 상측 제 2 전송 제어 기구(31, 44u) 및 상측 제 3 전송 제어 기구(31, 43u)의 각각은 T자형의 제 1 분기 구조의 각각의 볼록부의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 상측 제 1 전송 게이트 전극(42u), 상측 제 2 전송 게이트 전극(44u) 및 상측 제 3 전송 게이트 전극(43u)을 구비하고 있다.
도 3의 (a) 및 도 4의 (a)의 단면도에 나타낸 구조와 마찬가지로, 상측 제 1 전송 게이트 전극(42u), 상측 제 2 전송 게이트 전극(44u) 및 상측 제 3 전송 게이트 전극(43u)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다. 이 상측 제 1 전송 게이트 전극(42u), 상측 제 2 전송 게이트 전극(44u) 및 상측 제 3 전송 게이트 전극(43u)에 인가되는 각각의 전압에 의해서, T자형의 제 1 분기 구조의 각각의 볼록부에 정의되는 전송로(전송 채널)의 전위를 제어하고, 신호 전하의 복수의 상측 제 1 전하 축적 영역(24ub), 상측 제 2 전하 축적 영역(24ud) 및 상측 제 3 전하 축적 영역(24uc)으로의 이동을 각각 제어할 수 있다.
현실의 구조로서는 게이트 절연막으로서 기능하는 얇은 절연막의 위에, 상측 제 1 전송 게이트 전극(42u), 상측 제 2 전송 게이트 전극(44u) 및 상측 제 3 전송 게이트 전극(43u)을 둘러싸도록, 층간 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상을 갖는 2층 구조로 해도 좋다. 혹은 게이트 절연막으로서 기능하는 부분 이외의 영역에, 상측 제 1 전송 게이트 전극(42u), 상측 제 2 전송 게이트 전극(44u) 및 상측 제 3 전송 게이트 전극(43u)을 둘러싸도록, 게이트 절연막과 두께가 다른 또 다른 층간 절연막이나 필드 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상으로 구성해도 좋다. 이 경우의 층간 절연막이나 필드 절연막의 재료는 게이트 절연막의 재료와 동일해도 다른 유전체라도 좋고, 예를 들면, 층간 절연막의 부분은 게이트 절연막의 부분보다 비유전율이 작은 유전체로 구성해도 좋다.
절연막(31)이나 피닝층(27) 등의 상층측의 구조가 있으므로, 실제로는 보이지 않지만, 제 1 가이드 영역(26u)은 차광판(51)을 위에서 본 평면도에 있어서, 차광판(51)의 개구부에 제 1 가이드 영역(26u)의 제 1 포토 다이오드측의 단부가 노출되는 평면 패턴이며, 다른 부분은 차광판(51)에 의해서 차폐되어 있다.
제 3 실시형태에 관한 측장 소자에 있어서는 제 1 표면 매립 영역(25u)이 이루는 제 1 분기 구조의 줄기 부분으로 되는 줄기 경로에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향에 돌출된 새로운 볼록부를 또한 좌우 방향에 마련하고 있다. 좌우 방향을 향하는 새로운 볼록부의 각각의 선단에, n형이고 제 1 표면 매립 영역(25u)보다 고불순물 밀도의 상측 제 1 배출 드레인 영역(24ua) 및 상측 제 2 배출 드레인 영역(24ue)이 접속되어 있다. 그리고, 도 16에 나타내는 바와 같이, 제 3 실시형태에 관한 측장 소자는 상측 제 1 배출 드레인 영역(24ua)에 인접해서 배치되고, 제 1 표면 매립 영역(25u)의 좌측방향으로 연장하는 새로운 볼록부를 경유해서 상측 제 1 배출 드레인 영역(24ua)을 향하는 전하의 배출을 제어하는 상측 제 1 배출 제어 기구(31, 41ua)와, 상측 제 2 배출 드레인 영역(24ue)에 인접해서 배치되고, 제 1 표면 매립 영역(25u)의 우측방향으로 연장하는 새로운 볼록부를 경유해서 상측 제 2 배출 드레인 영역(24ue)을 향하는 전하의 배출을 제어하는 상측 제 2 배출 제어 기구(31, 41ub)를 더 구비한다.
이 상측 제 1 배출 제어 기구(31, 41ua) 및 상측 제 2 배출 제어 기구(31, 41ub)의 각각은 도 2의 (a)에 나타낸 구조와 마찬가지로, 제 1 표면 매립 영역(25u)의 새로운 볼록부의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 상측 제 1 배출 게이트 전극(41ua) 및 상측 제 2 배출 게이트 전극(41ub)을 구비한다. 도 2의 (a)의 단면도에 나타낸 구조와 마찬가지로, 상측 제 1 배출 게이트 전극(41ua) 및 상측 제 2 배출 게이트 전극(41ub)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다.
한편, 도 16의 수광부의 하측에 나타낸 제 2 표면 매립 영역(25v)에 주목하면, 제 3 실시형태에 관한 측장 소자는 수광부에 있어서, 화소 형성층(22)과의 접합 구조로 제 2 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한 수광부의 위치로부터 차광판(51)에서 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장하여 선단측이 T자형으로 분기한 제 2 분기 구조를 구성하는 제 2 도전형(n형)의 제 2 표면 매립 영역(25v)과, T자형의 제 2 분기 구조의 선단부에 각각 접속되고, n형이고 제 2 표면 매립 영역(25v)보다 고불순물 밀도의 하측 제 1 전하 축적 영역(24vb), 하측 제 2 전하 축적 영역(24vd) 및 하측 제 3 전하 축적 영역(24vc)과, T자형의 제 2 분기 구조의 각각의 볼록부에, 하측 제 1 전하 축적 영역(24vb), 하측 제 2 전하 축적 영역(24vd) 및 하측 제 3 전하 축적 영역(24vc)에 인접해서 각각 배치되고, 하측 제 1 전하 축적 영역(24vb), 하측 제 2 전하 축적 영역(24vd) 및 하측 제 3 전하 축적 영역(24vc)으로의 신호 전하의 전송을 제어하는, 하측 제 1 전송 제어 기구(31, 42v), 하측 제 2 전송 제어 기구(31, 44v) 및 하측 제 3 전송 제어 기구(31, 43v)와, 제 2 표면 매립 영역(25v)의 하부의 일부에 한쪽의 단부가 배치되고 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 제 2 표면 매립 영역(25v)의 상부의 일부에 배치된 n형이고 제 2 표면 매립 영역(25v)보다 고불순물 밀도이고, 하측 제 1 전하 축적 영역(24vb), 하측 제 2 전하 축적 영역(24vd) 및 하측 제 3 전하 축적 영역(24vc)보다 저불순물 밀도의 제 2 가이드 영역(26v)을 구비하여, 록 인 픽셀의 다른 한쪽의 측을 구성하고 있다.
단면도의 도시를 생략하고 있지만, 도 2의 (a) 도 3의 (a) 및 도 4의 (a)에 나타낸 것과 마찬가지로, 하측 제 1 전하 축적 영역(24vb), 하측 제 2 전하 축적 영역(24vd) 및 하측 제 3 전하 축적 영역(24vc)은 주변이 웰 영역(23)으로 둘러싸여, 화소 형성층(22)의 위에 부유 확산층으로서 형성되어 있다. 또한, 제 3 실시형태에 관한 측장 소자에서는 설명의 편의상, 수광부로부터의 신호 전하가 축적되는 부유 확산층이 3개인 경우에 대해 설명하지만, 부유 확산층의 수는 2개라도 4개 이상이라도 상관없다.
도시를 생략하고 있지만, 제 3 실시형태에 관한 측장 소자는 도 2∼도 4에 나타낸 단면도와 마찬가지로, 제 2 표면 매립 영역(25v)의 표면을 접해서 마련된 p형의 제 2 피닝층을 구비한다. 제 3 실시형태에 관한 측장 소자에서는 도 16에 나타내는 바와 같은 수광부에 있어서 발생한 광전자를, 하측 제 1 전송 제어 기구(31, 42v), 하측 제 2 전송 제어 기구(31, 44v) 및 하측 제 3 전송 제어 기구(31, 43v)를 구비한 제 2 전하 변조부에 고속으로 수송하기 위해, 제 2 포토 다이오드를 구성하는 n형의 제 2 표면 매립 영역(25v)의 평면 형태를 포크형의 형상으로 하고, 광전자가 포크의 모양의 부분에 모이도록 하고 있다. 포크의 티스의 각각은 도 16에 나타내는 바와 같이, 티스의 폭이 도 16의 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 제 3 실시형태에 관한 측장 소자에서는 수광부에 있어서의 표면 매립 영역(25v)의 평면 패턴에 있어서의 포크의 티스를 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 포크의 티스의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 하고 있으므로, 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 수광부라도, 신호 전하로서의 광전자를 포크의 티스의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다.
제 3 실시형태에 관한 측장 소자의 제 2 가이드 영역(26v)은 포크의 근원의 중앙부에 모인 광전자를 전하 변조부의 좁은 전송로(전송 채널)로 보내기 위한 반도체 영역이며, 제 2 가이드 영역(26v)의 평면 패턴에 있어서의 형태는 도 16에 나타내는 바와 같이, 제 2 가이드 영역(26v)의 긴쪽 방향(도 16의 상하 방향)에 직교하는 방향에서 측정한 폭이 도 16의 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 제 3 실시형태에 관한 측장 소자에서는 제 2 가이드 영역(26v)의 평면 패턴을 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 제 2 가이드 영역(26v)의 부분의 모든 영역에서 높은 드리프트 전계가 발생한다. 따라서, 신호 전하로서의 광전자를 제 2 가이드 영역(26v)의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다. 도 16의 평면도로부터 알 수 있는 바와 같이, 발생한 캐리어의 이동지로 되는 제 2 표면 매립 영역(25v)의 전위 분포의 가장 바닥이 되는 곳에, 제 2 가이드 영역(26v)의 가느다란 선단부가 접촉하고 있다.
제 1 가이드 영역(26u) 및 제 2 가이드 영역(26v)은 예를 들면, 제 1 표면 매립 영역(25u) 및 제 2 표면 매립 영역(25v)을 형성하는 이온 주입을 한 영역의 일부에, 도 16에 나타낸 평면 패턴에 따라, 2중의 이온 주입을 하는 것에 의해, 제 1 표면 매립 영역(25u) 및 제 2 표면 매립 영역(25v)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다.
도 3의 (a) 및 도 4의 (a)에 나타낸 구조와 마찬가지로, 제 3 실시형태에 관한 측장 소자를 구성하고 있는 하측 제 1 전송 제어 기구(31, 42v), 하측 제 2 전송 제어 기구(31, 44v) 및 하측 제 3 전송 제어 기구(31, 43v)의 각각은 T자형의 제 2 분기 구조의 각각의 볼록부의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 하측 제 1 전송 게이트 전극(42v), 하측 제 2 전송 게이트 전극(44v) 및 하측 제 3 전송 게이트 전극(43v)을 구비하고 있다.
도 3의 (a) 및 도 4의 (a)의 단면도에 나타낸 구조와 마찬가지로, 하측 제 1 전송 게이트 전극(42v), 하측 제 2 전송 게이트 전극(44v) 및 하측 제 3 전송 게이트 전극(43v)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다. 이 하측 제 1 전송 게이트 전극(42v), 하측 제 2 전송 게이트 전극(44v) 및 하측 제 3 전송 게이트 전극(43v)에 인가되는 각각의 전압에 의해서, T자형의 제 2 분기 구조의 각각의 볼록부에 정의되는 전송로의 전위를 제어하고, 신호 전하의 복수의 하측 제 1 전하 축적 영역(24vb), 하측 제 2 전하 축적 영역(24vd) 및 하측 제 3 전하 축적 영역(24vc)으로의 이동을 각각 제어할 수 있다.
현실의 구조로서는 게이트 절연막으로서 기능하는 얇은 절연막의 위에, 하측 제 1 전송 게이트 전극(42v), 하측 제 2 전송 게이트 전극(44v) 및 하측 제 3 전송 게이트 전극(43v)을 둘러싸도록, 층간 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상을 갖는 2층 구조로 해도 좋다. 혹은 게이트 절연막으로서 기능하는 부분 이외의 영역에, 하측 제 1 전송 게이트 전극(42v), 하측 제 2 전송 게이트 전극(44v) 및 하측 제 3 전송 게이트 전극(43v)을 둘러싸도록, 게이트 절연막과 두께가 다른 또 다른 층간 절연막이나 필드 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상으로 구성해도 좋다.
절연막(31)이나 피닝층(27) 등의 상층측의 구조가 있으므로, 실제로는 보이지 않지만, 제 2 가이드 영역(26v)은 차광판(51)을 위에서 본 평면도에 있어서, 차광판(51)의 개구부에 제 2 가이드 영역(26v)의 제 2 포토 다이오드측의 단부가 노출되는 평면 패턴이며, 다른 부분은 차광판(51)에 의해서 차폐되어 있다.
제 3 실시형태에 관한 측장 소자에 있어서는 제 2 표면 매립 영역(25v)이 이루는 제 2 분기 구조의 줄기 부분으로 되는 줄기 경로에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출된 새로운 볼록부를 또한 좌우 방향에 마련하고 있다. 좌우 방향을 향하는 새로운 볼록부의 각각의 선단에, n형이고 제 2 표면 매립 영역(25v)보다 고불순물 밀도의 하측 제 1 배출 드레인 영역(24va) 및 하측 제 2 배출 드레인 영역(24ve)이 접속되어 있다. 그리고, 도 16에 나타내는 바와 같이, 제 3 실시형태에 관한 측장 소자는 하측 제 1 배출 드레인 영역(24va)에 인접해서 배치되고, 제 2 표면 매립 영역(25v)의 좌측방향으로 연장하는 새로운 볼록부를 경유해서 하측 제 1 배출 드레인 영역(24va)을 향하는 전하의 배출을 제어하는 하측 제 1 배출 제어 기구(31, 41va)와, 하측 제 2 배출 드레인 영역(24ve)에 인접해서 배치되고, 제 2 표면 매립 영역(25v)의 우측방향으로 연장하는 새로운 볼록부를 경유해서 하측 제 2 배출 드레인 영역(24ve)을 향하는 전하의 배출을 제어하는 하측 제 2 배출 제어 기구(31, 41vb)를 더 구비한다.
이 하측 제 1 배출 제어 기구(31, 41va) 및 하측 제 2 배출 제어 기구(31, 41vb)의 각각은 도 2의 (a)에 나타낸 구조와 마찬가지로, 제 2 표면 매립 영역(25v)의 새로운 볼록부의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 하측 제 1 배출 게이트 전극(41va) 및 하측 제 2 배출 게이트 전극(41vb)을 구비한다. 도 2의 (a)의 단면도에 나타낸 구조와 마찬가지로, 하측 제 1 배출 게이트 전극(41va) 및 하측 제 2 배출 게이트 전극(41vb)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다.
화소 면적이 큰 고체 촬상 장치(이미지 센서)의 경우이고, 제 1 및 제 2 실시형태에 관한 측장 소자와 같은 1개의 포토 다이오드에서는 충분한 고속의 응답을 할 수 없는 경우에는 도 16에 나타내는 구조와 같이, 1화소(픽셀) 중에 포토 다이오드를 복수개 배치하고, 복수의 포토 다이오드로부터의 출력을 가산하여 신호의 증강을 도모할 수 있다. 도 16에 나타내는 제 3 실시형태에 관한 측장 소자는 1화소 중에 제 1 및 제 2 실시형태에 관한 측장 소자의 구조를 2개분 갖는 경우에 대응한다.
즉, 도 16에 나타내는 바와 같이, 제 3 실시형태에 관한 측장 소자의 하측에 배치한 제 1 포토 다이오드부와, 제 1 포토 다이오드부의 좌측에서 상승하는 제 1 전하 변조부의 사이에는 T자형으로 분기하는 부분의 바로 앞측(하측)에 있어서, 줄기 경로를 양측으로부터 사이에 두도록 좌우 대칭으로 배치된 상측 제 1 배출 게이트 전극(41ua) 및 상측 제 2 배출 게이트 전극(41ub)을 배치하고 있으므로 상측 제 1 배출 게이트 전극(41ua) 및 상측 제 2 배출 게이트 전극(41ub)에 의해서, 상측 제 1 배출 드레인 영역(24ua) 및 상측 제 2 배출 드레인 영역(24ue)으로의 광 전하의 배출과, 상측 제 1 전송 제어 기구(31, 42u), 상측 제 2 전송 제어 기구(31, 44u) 및 상측 제 3 전송 제어 기구(31, 43u)를 구비한 제 1 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
마찬가지로, 상측에 배치한 제 2 포토 다이오드부와 제 2 포토 다이오드부의 우측으로부터 하측에 매달리는 제 2 전하 변조부의 사이에는 T자형으로 분기하는 부분의 바로 앞측(위쪽)에 있어서, 줄기 경로를 양측으로부터 사이에 두도록 좌우 대칭으로 배치된 하측 제 1 배출 게이트 전극(41va) 및 하측 제 2 배출 게이트 전극(41vb)을 배치하고 있으므로, 하측 제 1 배출 게이트 전극(41va) 및 하측 제 2 배출 게이트 전극(41vb)에 의해서, 하측 제 1 배출 드레인 영역(24va) 및 하측 제 2 배출 드레인 영역(24ve)으로의 광 전하의 배출과, 하측 제 1 전송 제어 기구(31, 42v), 하측 제 2 전송 제어 기구(31, 44v) 및 하측 제 3 전송 제어 기구(31, 43v)를 구비한 제 2 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
1화소 내부에 제 1 포토 다이오드 Duij 및 제 2 포토 다이오드 Dvij의 2개의 포토 다이오드를 갖는 제 3 실시형태에 관한 측장 소자의 등가 회로 표현을 도 17에 나타낸다. 도 17의 중앙부에 기재한, 상측 제 1 전송 제어 기구(31, 42u)로서의 상측 제 1 전송 트랜지스터 Qu1T, 상측 제 2 전송 제어 기구(31, 44u)로서의 상측 제 2 전송 트랜지스터 Qu2T 및 상측 제 3 전송 제어 기구(31, 43u)로서의 상측 제 3 전송 트랜지스터 Qu3T가 「제 1 전하 변조부」를 구성하고 있다. 또, 제 1 전하 변조부에 인접한 우측에 배치된 하측 제 1 전송 제어 기구(31, 42v)로서의 하측 제 1 전송 트랜지스터 Qv1T, 하측 제 2 전송 제어 기구(31, 44v)로서의 하측 제 2 전송 트랜지스터 Qv2T 및 하측 제 3 전송 제어 기구(31, 43v)로서의 하측 제 3 전송 트랜지스터 Qv3T가 「제 2 전하 변조부」를 구성하고 있다.
도 17에 있어서, 상단의 좌단에 기재한 제 1 포토 다이오드 Duij로부터 제 1 전하 변조부에 이르는 정전 유도 채널부가 파선을 포함한 회로 구성으로서 나타나 있다. 상단의 좌측에는 자기의 게이트가 접지된 2개의 제 1 접합형 전계 효과 트랜지스터 QuP1 및 QuP2로 정전 유도 채널부를 나타내고 있다. 직렬 접속한 2개의 제 1 접합형 전계 효과 트랜지스터 QuP1 및 QuP2의 중간 탭에 전하 배출용 제 1 전하 배출 MOS 트랜지스터 QuD의 소스 단자가 접속되고, 제 1 전하 배출 MOS 트랜지스터 QuD의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다.
도 17 중의 상단의 좌측의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 17에 있어서, 제 1 포토 다이오드 Duij에서 발생한 광전자는 제 1 전하 배출 MOS 트랜지스터 QuD를 각각 구성하는 상측 제 1 배출 게이트 전극(41ua) 및 상측 제 2 배출 게이트 전극(41ub)의 각각에 인가하는 전압 GDu=L이면, 제 1 전하 변조부에 즉시 도달한다. 여기서, 제 1 전하 변조부에는 상측 제 1 전송 트랜지스터 Qu1T, 상측 제 2 전송 트랜지스터 Qu2T 및 상측 제 3 전송 트랜지스터 Qu3T가 구비되어 있으므로, 등가 회로 표시로서는 상측 제 1 전송 트랜지스터 Qu1T, 상측 제 2 전송 트랜지스터 Qu2T 및 상측 제 3 전송 트랜지스터 Qu3T의 각각의 한쪽의 단부가 제 1 접합형 전계 효과 트랜지스터 QuP2에 T자형으로 접속된 회로 구성으로 된다.
그리고, 상측 제 1 전송 트랜지스터 Qu1T, 상측 제 2 전송 트랜지스터 Qu2T 및 상측 제 3 전송 트랜지스터 Qu3T의 각각의 다른쪽의 단부는 노드 D1로서의 상측 제 1 전하 축적 영역(24ub), 노드 D2로서의 상측 제 2 전하 축적 영역(24ud) 및 노드 D3으로서의 상측 제 3 전하 축적 영역(24uc)에 접속되는 회로 구성으로 되므로, 상측 제 1 전송 게이트 전극(42u), 상측 제 2 전송 게이트 전극(44u), 상측 제 3 전송 게이트 전극(43u)의 어느 1개에 중간 전위(M)의 전압, 다른 2개에 저위 전위(L)의 전압을 인가함으로써, 상측 제 1 전하 축적 영역(24ub), 상측 제 2 전하 축적 영역(24ud), 상측 제 3 전하 축적 영역(24uc)의 어느 하나에 광전자를 전송한다.
도 17에 있어서, 하단의 좌단에 기재한 제 2 포토 다이오드 Dvij로부터 하단측에 접속되는 중앙부에 기재한 제 2 전하 변조부에 이르는 정전 유도 채널부는 자기의 게이트가 접지된 제 2 접합형 전계 효과 트랜지스터 QvP1, QvP2로 나타내고 있다. 하단의 좌측에는 직렬 접속한 2개의 제 2 접합형 전계 효과 트랜지스터 QvP1 및 QvP2의 중간 탭에 전하 배출용 제 2 전하 배출 MOS 트랜지스터 QvD의 소스 단자가 접속되고, 제 2 전하 배출 MOS 트랜지스터 QvD의 드레인 단자가 고전위의 전원 VDD에 접속된 회로 구성이 나타나 있다.
도 17 중의 하단의 좌측에 기재한 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 17에 있어서, 제 2 포토 다이오드 Dvij에서 발생한 광전자는 제 2 전하 배출 MOS 트랜지스터 QvD를 각각 구성하는 2개의 하측 제 1 배출 게이트 전극(41va) 및 하측 제 2 배출 게이트 전극(41vb)의 각각에 인가하는 전압 GDv=L이면, 제 2 전하 변조부에 즉시 도달한다. 여기서, 제 2 전하 변조부에는 하측 제 1 전송 트랜지스터 Qv1T, 하측 제 2 전송 트랜지스터 Qv2T 및 하측 제 3 전송 트랜지스터 Qv3T가 구비되어 있으므로, 등가 회로 표시로서는 하측 제 1 전송 트랜지스터 Qv1T, 하측 제 2 전송 트랜지스터 Qv2T 및 하측 제 3 전송 트랜지스터 Qv3T의 각각의 한쪽의 단부가 제 2 접합형 전계 효과 트랜지스터 QvP2에 T자형에 접속된 회로 구성으로 된다.
그리고, 하측 제 1 전송 트랜지스터 Qv1T, 하측 제 2 전송 트랜지스터 Qv2T 및 하측 제 3 전송 트랜지스터 Qv3T의 각각의 다른쪽의 단부는 하측 제 1 전하 축적 영역(24vb), 하측 제 2 전하 축적 영역(24vd) 및 하측 제 3 전하 축적 영역(24vc)에 접속된다.
도시를 생략하고 있지만, 도 16에 있어서, 하측 제 1 전하 축적 영역(24vb)은 메탈 배선 등의 표면선에서 상측 제 1 전하 축적 영역(24ub)과 단락되고, 하측 제 2 전하 축적 영역(24vd)은 표면선에서 상측 제 2 전하 축적 영역(24ud)과 단락되고, 하측 제 3 전하 축적 영역(24vc)은 표면선에서 상측 제 3 전하 축적 영역(24uc)과 단락되어 있다. 이 때문에, 하측 제 1 전송 게이트 전극(42v), 하측 제 2 전송 게이트 전극(44v), 하측 제 3 전송 게이트 전극(43v)의 어느 1개에 중간 전위(M)의 전압, 다른 2개에 저위 전위(L)의 전압을 인가함으로써, 공통 노드 D1로서의 하측 제 1 전하 축적 영역(24vb), 공통 노드 D2로서의 하측 제 2 전하 축적 영역(24vd) 및 공통 노드 D3으로서의 하측 제 3 전하 축적 영역(24vc)의 어느 하나에 광전자가 전송된다.
도 17의 3개의 공통 노드 D1, D3, D2에는 전하 축적용의 캐패시터 C1, C3, C2가 접속되어 있다. 이 캐패시터 C1, C3, C2는 전압 의존성을 저감하기 위해, 임계값 전압을 부 전압으로 설정한 공핍 모드의 MOS 캐패시터를 이용하는 것이 적합하다. 제 1 공통 노드 D1에는 제 1 공통 노드 D1의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 1 증폭 트랜지스터 Q1A의 게이트 단자에 접속되고, 제 1 공통 노드 D1에는 또한, 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 1 리세트 트랜지스터 Q1R이 접속되어 있다. 또, 제 1 증폭 트랜지스터 Q1A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 1 선택 트랜지스터 Q1S가 접속되고, 제 1 선택 트랜지스터 Q1S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
마찬가지로, 제 2 공통 노드 D2에는 제 2 공통 노드 D2의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 2 증폭 트랜지스터 Q2A의 게이트 단자에 접속되고 제 2 공통 노드 D2에는 또한, 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 2 리세트 트랜지스터 Q2R이 접속되어 있다. 또, 제 2 증폭 트랜지스터 Q2A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 2 선택 트랜지스터 Q2S가 접속되고, 제 2 선택 트랜지스터 Q2S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다. 또한, 제 3 공통 노드 D3에는 제 3 공통 노드 D3의 전하량의 변화에 수반하는 전위 변화를, 리드하기 위한 소스 폴로워 회로를 구성하는 제 3 증폭 트랜지스터 Q3A의 게이트 단자에 접속되고, 제 3 공통 노드 D3에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 3 리세트 트랜지스터 Q3R이 접속되어 있다. 또, 제 3 증폭 트랜지스터 Q3A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 3 선택 트랜지스터 Q3S가 접속되고, 제 3 선택 트랜지스터 Q3S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
제 3 실시형태에 관한 측장 소자로부터의 신호의 리드 방법으로서는 도 17과 같이, 3개의 신호 리드선을 3개 달리게 하여, 병렬로 읽어내는 방법이라도 좋고, 도 11에 나타낸 회로 구성과 마찬가지로, 신호 리드선을 1개로 해서 선택 신호 SL1, SL2, SL3에 의한 스위치를 차례로 온으로 하여, 시계열 신호로서 읽어내는 방법이라도 좋다.
제 3 실시형태에 관한 측장 소자 및 고체 촬상 장치에 의하면, 도 17에 나타내는 바와 같이 하측 제 1 전하 축적 영역(24vb)과 상측 제 1 전하 축적 영역(24ub)을 단락하고, 하측 제 2 전하 축적 영역(24vd)과 상측 제 2 전하 축적 영역(24ud)을 단락하고, 하측 제 3 전하 축적 영역(24vc)과 상측 제 3 전하 축적 영역(24uc)을 단락하는 것에 의해, 제 1 포토 다이오드 Duij 및 제 2 포토 다이오드 Dvij의 2개소의 포토 다이오드에서 각각 수광하고, 제 1 및 제 2 전하 변조부에서 각각에서 전하 변조를 받은 후의 신호를 전하로서 가산하고, 신호의 증강을 도모할 수 있다.
또한, 제 1 및 제 2 실시형태에 관한 측장 소자와 마찬가지로, 제 3 실시형태에 관한 측장 소자에 있어서도, 제 1 및 수광부 근방측에 위치하는 줄기 경로로부터 제 1 및 제 2 전하 변조부에 이르는 정전 유도 채널부를 충분한 길이로 하고, 제 1 및 제 2 전하 변조부를 차광판(51)에 의해서 광 실드하고 있으므로, 단시간 펄스를 이용하여 배경광의 영향을 경감하는데 있어서 큰 효과가 있다.
제 1 실시형태에서 설명한 식 (4) 또는 식 (8)을 이용하는 것에 의해, 제 3 실시형태에 관한 측장 소자는 광 비행 시간 측정에 바람직한 기능을 갖고 있는 것을 알 수 있다. 이 때문에, 제 3 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로서, 동일한 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고 고감도, 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
(제 4 실시형태)
도 18에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 4 실시형태에 관한 측장 소자는 1화소에 1점 쇄선으로 나타낸 2개의 개구부(조리개부)를 갖는 차광판(51)에 의해서 수광부의 위치를 정의한 록 인 픽셀이다. 도 18에 있어서 부호 '32a 및 32c'는 필드 절연막의 단부를 의미한다. 즉, 필드 절연막의 단부(32a 및 32c)에 의해서 둘러싸인 영역이 록 인 픽셀의 활성 영역이 되므로, 제 4 실시형태에 관한 측장 소자는 1화소에 2개의 활성 영역이 존재한다. 도시를 생략하고 있지만, 도 2의 (a), 도 3의 (a) 및 도 4의 (a)에 나타낸 단면 구조와 마찬가지로, 필드 절연막의 아래에는 p형의 웰 영역(23)이 형성되어 있다.
도 18의 하측에 1점 쇄선으로 나타낸 제 1 개구부(조리개부)에 주목하면, 도 2∼도 4에 나타낸 단면도에 나타낸 것과 마찬가지로, 제 4 실시형태에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 제 1 개구부에서 정의한 제 1 수광부의 위치에 있어서, 화소 형성층(22)과의 접합 구조로 제 1 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치하고, 또한 제 1 수광부의 위치로부터 차광판(51)으로 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장하여 선단측이 T자형으로 분기한 제 1 분기 구조를 구성하는 제 2 도전형(n형)의 제 1 표면 매립 영역(25a)과, T자형의 제 1 분기 구조의 선단부에 각각 접속되고, n형이고 제 1 표면 매립 영역(25a)보다 고불순물 밀도의 좌측 제 1 전하 축적 영역(24ab), 좌측 제 2 전하 축적 영역(24ad) 및 좌측 제 3 전하 축적 영역(24ac)과, T자형의 제 1 분기 구조의 각각의 볼록부에, 좌측 제 1 전하 축적 영역(24ab), 좌측 제 2 전하 축적 영역(24ad) 및 좌측 제 3 전하 축적 영역(24ac)에 인접해서 각각 배치되고, 좌측 제 1 전하 축적 영역(24ab), 좌측 제 2 전하 축적 영역(24ad) 및 좌측 제 3 전하 축적 영역(24ac)으로의 신호 전하의 전송을 제어하는 좌측 제 1 전송 제어 기구(31, 42a), 좌측 제 2 전송 제어 기구(31, 44a) 및 좌측 제 3 전송 제어 기구(31, 43a)와, 제 1 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 제 1 표면 매립 영역(25a)의 상부의 일부에 배치된 n형이고 제 1 표면 매립 영역(25a)보다 고불순물 밀도이고, 좌측 제 1 전하 축적 영역(24ab), 좌측 제 2 전하 축적 영역(24ad) 및 좌측 제 3 전하 축적 영역(24ac)보다 저불순물 밀도의 제 1 가이드 영역(26d)을 구비하여, 록 인 픽셀의 편측을 구성하고 있다.
단면도의 도시를 생략하고 있지만, 도 2의 (a) 도 3의 (a) 및 도 4의 (a)에 나타낸 것과 마찬가지로, 좌측 제 1 전하 축적 영역(24ab), 좌측 제 2 전하 축적 영역(24ad) 및 좌측 제 3 전하 축적 영역(24ac)은 주변이 웰 영역(23)으로 둘러싸이고, 화소 형성층(22)의 위에 부유 확산층으로서 형성되어 있다. 또한, 제 4 실시형태에 관한 측장 소자에서는 설명의 편의상, 제 1 수광부로부터의 신호 전하가 축적되는 부유 확산층이 3개인 경우에 대해 설명하지만, 부유 확산층의 수는 2개라도 4개 이상이어도 상관없다.
도시를 생략하고 있지만, 제 4 실시형태에 관한 측장 소자는 도 2∼도 4에 나타낸 단면도와 마찬가지로, 제 1 표면 매립 영역(25a)의 표면을 접해서 마련된 p형의 제 1 피닝층을 구비한다. 그리고, 화소 형성층(22)은 p형의 반도체 기판상에 마련되어 있다.
제 4 실시형태에 관한 측장 소자에서는 도 18에 나타내는 바와 같은 제 1 수광부에 있어서 발생한 광전자를 신호 전하로 해서, 좌측 제 1 전송 제어 기구(31, 42a), 좌측 제 2 전송 제어 기구(31, 44a) 및 좌측 제 3 전송 제어 기구(31, 43a)를 구비한 제 1 전하 변조부에 고속으로 수송하기 위해, 제 1 포토 다이오드를 구성하는 n형의 제 1 표면 매립 영역(25a)의 평면 형상을 피스톨형의 형상으로 하고, 광전자가 피스톨의 손잡이(그립)의 부분에 모이도록 하고 있다.
제 4 실시형태에 관한 측장 소자의 제 1 가이드 영역(26d)은 피스톨의 그립 부분에 모인 광전자를 신호 전하로서 제 1 전하 변조부의 좁은 채널로 보내기 위한 반도체 영역이며, 제 1 표면 매립 영역(25a)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다. 도 3의 (a) 및 도 4의 (a)에 나타낸 구조와 마찬가지로, 제 4 실시형태에 관한 측장 소자를 구성하고 있는 좌측 제 1 전송 제어 기구(31, 42a), 좌측 제 2 전송 제어 기구(31, 44a) 및 좌측 제 3 전송 제어 기구(31, 43a)의 각각은 T자형의 제 1 분기 구조의 각각의 볼록부의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 좌측 제 1 전송 게이트 전극(42a), 좌측 제 2 전송 게이트 전극(44a) 및 좌측 제 3 전송 게이트 전극(43a)을 구비하고 있다.
도 3의 (a) 및 도 4의 (a)의 단면도에 나타낸 구조와 마찬가지로, 좌측 제 1 전송 게이트 전극(42a), 좌측 제 2 전송 게이트 전극(44a) 및 좌측 제 3 전송 게이트 전극(43a)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다. 이 좌측 제 1 전송 게이트 전극(42a), 좌측 제 2 전송 게이트 전극(44a) 및 좌측 제 3 전송 게이트 전극(43a)에 인가되는 각각의 전압에 의해서, T자형의 제 1 분기 구조의 각각의 볼록부에 정의된 전송로(전송 채널)의 전위를 제어하고, 신호 전하의 복수의 좌측 제 1 전하 축적 영역(24ab), 좌측 제 2 전하 축적 영역(24ad) 및 좌측 제 3 전하 축적 영역(24ac)으로의 이동을 각각 제어할 수 있다.
현실의 구조로서는 게이트 절연막으로서 기능하는 얇은 절연막의 위에, 좌측 제 1 전송 게이트 전극(42a), 좌측 제 2 전송 게이트 전극(44a) 및 좌측 제 3 전송 게이트 전극(43a)을 둘러싸도록 층간 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상을 갖는 2층 구조로 해도 좋다. 혹은 게이트 절연막으로서 기능하는 부분 이외의 영역에, 좌측 제 1 전송 게이트 전극(42a), 좌측 제 2 전송 게이트 전극(44a) 및 좌측 제 3 전송 게이트 전극(43a)을 둘러싸도록, 게이트 절연막과 두께의 다른 또 다른 층간 절연막이나 필드 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상으로 구성해도 좋다. 이 경우의 층간 절연막이나 필드 절연막의 재료는 게이트 절연막의 재료와 동일해도 다른 유전체라도 좋고, 예를 들면, 층간 절연막의 부분은 게이트 절연막의 부분보다 비유전율의 작은 유전체로 구성해도 좋다.
절연막(31)이나 피닝층(27) 등의 상층측의 구조가 있으므로, 실제로는 보이지 않지만, 제 1 가이드 영역(26d)은 차광판(51)을 위에서 본 평면도에 있어서, 차광판(51)의 개구부에 제 1 가이드 영역(26d)의 제 1 포토 다이오드측의 단부가 노출되는 평면 패턴이며, 다른 부분은 차광판(51)에 의해서 차폐되어 있다.
제 4 실시형태에 관한 측장 소자에 있어서는 제 1 표면 매립 영역(25a)이 이루는 제 1 분기 구조의 줄기 부분으로 되는 줄기 경로에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 또한 좌우 방향에 마련하고 있다. 좌우 방향을 향하는 새로운 볼록부의 각각의 선단에, n형이고 제 1 표면 매립 영역(25a)보다 고불순물 밀도의 좌측 제 1 배출 드레인 영역(24aa) 및 좌측 제 2 배출 드레인 영역(24ae)이 접속되어 있다.
그리고, 도 18에 나타내는 바와 같이, 제 4 실시형태에 관한 측장 소자는 좌측 제 1 배출 드레인 영역(24aa)에 인접해서 배치되고, 제 1 표면 매립 영역(25a)의 좌측방향으로 연장하는 새로운 볼록부를 경유해서 좌측 제 1 배출 드레인 영역(24aa)을 향하는 전하의 배출을 제어하는 좌측 제 1 배출 제어 기구(31, 41aa)와, 좌측 제 2 배출 드레인 영역(24ae)에 인접해서 배치되고, 제 1 표면 매립 영역(25a)의 우측방향으로 연장하는 새로운 볼록부를 경유해서 좌측 제 2 배출 드레인 영역(24ae)을 향하는 전하의 배출을 제어하는 좌측 제 2 배출 제어 기구(31, 41ab)를 더 구비한다.
이 좌측 제 1 배출 제어 기구(31, 41aa) 및 좌측 제 2 배출 제어 기구(31, 41ab)의 각각은 도 2의 (a)에 나타낸 구조와 마찬가지로, 제 1 표면 매립 영역(25a)의 새로운 볼록부의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 좌측 제 1 배출 게이트 전극(41aa) 및 좌측 제 2 배출 게이트 전극(41ab)을 구비한다. 도 2의 (a)의 단면도에 나타낸 구조와 마찬가지로, 좌측 제 1 배출 게이트 전극(41aa) 및 좌측 제 2 배출 게이트 전극(41ab)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다.
한편, 도 18의 상측에 1점 쇄선으로 나타낸 제 2 개구부(조리개부)에 주목하면, 제 4 실시형태에 관한 측장 소자는 제 2 개구부의 아래쪽에 정의된 제 2 수광부에 있어서, 화소 형성층(22)과의 접합 구조로 제 2 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한, 제 2 수광부의 위치로부터 차광판(51)으로 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장하여 선단측이 T자형으로 분기한 제 2 분기 구조를 구성하는 제 2 도전형(n형)의 제 2 표면 매립 영역(25b)과, T자형의 제 2 분기 구조의 선단부에 각각 접속되고, n형이고 제 2 표면 매립 영역(25b)보다 고불순물 밀도의 우측 제 1 전하 축적 영역(24bb), 우측 제 2 전하 축적 영역(24bd) 및 우측 제 3 전하 축적 영역(24bc)과, T자형의 제 2 분기 구조의 각각의 볼록부에, 우측 제 1 전하 축적 영역(24bb), 우측 제 2 전하 축적 영역(24bd) 및 우측 제 3 전하 축적 영역(24bc)에 인접해서 각각 배치되고, 우측 제 1 전하 축적 영역(24bb), 우측 제 2 전하 축적 영역(24bd) 및 우측 제 3 전하 축적 영역(24bc)으로의 신호 전하의 전송을 제어하는 우측 제 1 전송 제어 기구(31, 42b), 우측 제 2 전송 제어 기구(31, 44b) 및 우측 제 3 전송 제어 기구(31, 43b)와, 제 2 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 제 2 표면 매립 영역(25b)의 상부의 일부에 배치된 n형이고 제 2 표면 매립 영역(25b)보다 고불순물 밀도이며, 우측 제 1 전하 축적 영역(24bb), 우측 제 2 전하 축적 영역(24bd) 및 우측 제 3 전하 축적 영역(24bc)보다 저불순물 밀도의 제 2 가이드 영역(26e)을 구비하여, 록 인 픽셀의 다른 한쪽의 측을 구성하고 있다.
단면도의 도시를 생략하고 있지만, 도 2의 (a) 도 3의 (a) 및 도 4의 (a)에 나타낸 것과 마찬가지로, 우측 제 1 전하 축적 영역(24bb), 우측 제 2 전하 축적 영역(24bd) 및 우측 제 3 전하 축적 영역(24bc)은 주변이 웰 영역(23)으로 둘러싸여, 화소 형성층(22)의 위에 부유 확산층으로서 형성되어 있다. 또한, 제 4 실시형태에 관한 측장 소자에서는 설명의 편의상, 제 2 수광부로부터의 신호 전하가 축적되는 부유 확산층이 3개인 경우에 대해 설명하겠지만, 부유 확산층의 수는 2개이어도 4개 이상이어도 상관없다.
도시를 생략하고 있지만, 제 4 실시형태에 관한 측장 소자는 도 2∼도 4에 나타낸 단면도와 마찬가지로, 제 2 표면 매립 영역(25b)의 표면을 접해서 마련된 p형의 제 2 피닝층을 구비한다. 제 4 실시형태에 관한 측장 소자에서는 도 18에 나타내는 바와 같은 제 2 수광부에 있어서 발생한 광전자를 우측 제 1 전송 제어 기구(31, 42b), 우측 제 2 전송 제어 기구(31, 44b) 및 우측 제 3 전송 제어 기구(31, 43b)를 구비한 제 2 전하 변조부에 고속으로 수송하기 위해, 제 2 포토 다이오드를 구성하는 n형의 제 2 표면 매립 영역(25b)의 평면 형상을 피스톨형의 형상으로 하고, 광전자가 피스톨의 손잡이(그립)의 부분에 모이도록 하고 있다.
제 4 실시형태에 관한 측장 소자의 제 2 가이드 영역(26e)은 피스톨의 그립 부분에 모인 광전자를 제 2 전하 변조부의 좁은 전송로(전송 채널)로 보내기 위한 반도체 영역이고, 제 2 표면 매립 영역(25b)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다. 도 3의 (a) 및 도 4의 (a)에 나타낸 구조와 마찬가지로, 제 4 실시형태에 관한 측장 소자를 구성하고 있는 우측 제 1 전송 제어 기구(31, 42b), 우측 제 2 전송 제어 기구(31, 44b) 및 우측 제 3 전송 제어 기구(31, 43b)의 각각은 T자형의 제 2 분기 구조의 각각의 볼록부의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 우측 제 1 전송 게이트 전극(42b), 우측 제 2 전송 게이트 전극(44b) 및 우측 제 3 전송 게이트 전극(43b)을 구비하고 있다.
도 3의 (a) 및 도 4의 (a)의 단면도에 나타낸 구조와 마찬가지로, 우측 제 1 전송 게이트 전극(42b), 우측 제 2 전송 게이트 전극(44b) 및 우측 제 3 전송 게이트 전극(43b)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다. 이 우측 제 1 전송 게이트 전극(42b), 우측 제 2 전송 게이트 전극(44b) 및 우측 제 3 전송 게이트 전극(43b)에 인가되는 각각의 전압에 의해서, T자형의 제 2 분기 구조의 각각의 볼록부에 정의되는 전송로의 전위를 제어하고, 신호 전하의 복수의 우측 제 1 전하 축적 영역(24bb), 우측 제 2 전하 축적 영역(24bd) 및 우측 제 3 전하 축적 영역(24bc)으로의 이동을 각각 제어할 수 있다.
현실의 구조로서는 게이트 절연막으로서 기능하는 얇은 절연막의 위에, 우측 제 1 전송 게이트 전극(42b), 우측 제 2 전송 게이트 전극(44b) 및 우측 제 3 전송 게이트 전극(43b)을 둘러싸도록, 층간 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상을 갖는 2층 구조로 해도 좋다. 혹은 게이트 절연막으로서 기능하는 부분 이외의 영역에, 우측 제 1 전송 게이트 전극(42b), 우측 제 2 전송 게이트 전극(44b) 및 우측 제 3 전송 게이트 전극(43b)을 둘러싸도록, 게이트 절연막과 두께가 다른 또 다른 층간 절연막이나 필드 절연막을 선택적으로 구성하여, 절연막(31)을 단차 형상으로 구성해도 좋다.
절연막(31)이나 피닝층(27) 등의 상층측의 구조가 있으므로, 실제로는 보이지 않지만, 제 2 가이드 영역(26e)은 차광판(51)을 위에서 본 평면도에 있어서, 차광판(51)의 개구부에 제 2 가이드 영역(26e)의 제 2 포토 다이오드측의 단부가 노출되는 평면 패턴이며, 다른 부분은 차광판(51)에 의해서 차폐되어 있다.
제 4 실시형태에 관한 측장 소자에 있어서는 제 2 표면 매립 영역(25b)이 이루는 제 2 분기 구조의 줄기 부분으로 되는 줄기 경로에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 또한 좌우 방향에 마련하고 있다. 좌우 방향을 향하는 새로운 볼록부의 각각의 선단에, n형이고 제 2 표면 매립 영역(25b)보다 고불순물 밀도의 우측 제 1 배출 드레인 영역(24ba) 및 우측 제 2 배출 드레인 영역(24be)이 접속되어 있다. 그리고, 도 18에 나타내는 바와 같이, 제 4 실시형태에 관한 측장 소자는 우측 제 1 배출 드레인 영역(24ba)에 인접해서 배치되고, 제 2 표면 매립 영역(25b)의 좌측방향으로 연장하는 새로운 볼록부를 경유해서 우측 제 1 배출 드레인 영역(24ba)을 향하는 전하의 배출을 제어하는 우측 제 1 배출 제어 기구(31, 41ba)와, 우측 제 2 배출 드레인 영역(24be)에 인접해서 배치되고, 제 2 표면 매립 영역(25b)의 우측방향으로 연장하는 새로운 볼록부를 경유해서 우측 제 2 배출 드레인 영역(24be)을 향하는 전하의 배출을 제어하는 우측 제 2 배출 제어 기구(31, 41bb)를 더 구비한다.
이 우측 제 1 배출 제어 기구(31, 41ba) 및 우측 제 2 배출 제어 기구(31, 41bb)의 각각은 도 2의 (a)에 나타낸 구조와 마찬가지로, 제 2 표면 매립 영역(25b)의 새로운 볼록부의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 우측 제 1 배출 게이트 전극(41ba) 및 우측 제 2 배출 게이트 전극(41bb)을 구비한다. 도 2의 (a)의 단면도에 나타낸 구조와 마찬가지로, 우측 제 1 배출 게이트 전극(41ba) 및 우측 제 2 배출 게이트 전극(41bb)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다.
화소 면적이 큰 고체 촬상 장치(이미지 센서)의 경우이고, 제 1 및 제 2 실시형태에 관한 측장 소자와 같은 1개의 포토 다이오드에서는 충분한 고속의 응답을 할 수 없는 경우에는 도 18에 나타내는 구조와 같이, 1화소(픽셀) 중에 포토 다이오드를 복수개 배치하고, 복수의 포토 다이오드로부터의 출력을 가산하여 신호의 증강을 도모할 수 있다. 도 18에 나타내는 제 4 실시형태에 관한 측장 소자는 1화소 중에 제 1 및 제 2 실시형태에 관한 측장 소자의 구조를 2개 분유하는 경우에 대응한다.
즉, 도 18에 나타내는 바와 같이, 제 4 실시형태에 관한 측장 소자의 하측에 배치한 제 1 포토 다이오드부와, 제 1 포토 다이오드부의 좌측으로부터 상승하는 제 1 전하 변조부의 사이에는 T자형으로 분기하는 부분의 바로 앞측(하측)에 있어서, 줄기 경로를 양측으로부터 사이에 두도록 좌우 대칭으로 배치된 좌측 제 1 배출 게이트 전극(41aa) 및 좌측 제 2 배출 게이트 전극(41ab)을 배치하고 있으므로 좌측 제 1 배출 게이트 전극(41aa) 및 좌측 제 2 배출 게이트 전극(41ab)에 의해서, 좌측 제 1 배출 드레인 영역(24aa) 및 좌측 제 2 배출 드레인 영역(24ae)으로의 광 전하의 배출과, 좌측 제 1 전송 제어 기구(31, 42a), 좌측 제 2 전송 제어 기구(31, 44a) 및 좌측 제 3 전송 제어 기구(31, 43a)를 구비한 제 1 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
마찬가지로, 상측에 배치한 제 2 포토 다이오드부와 제 2 포토 다이오드부의 우측으로부터 하측에 매달리는 제 2 전하 변조부의 사이에는 T자형으로 분기하는 부분의 바로 앞측(상측)에 있어서, 줄기 경로를 양측으로부터 사이에 두도록 좌우 대칭으로 배치된 우측 제 1 배출 게이트 전극(41ba) 및 우측 제 2 배출 게이트 전극(41bb)을 배치하고 있으므로 우측 제 1 배출 게이트 전극(41ba) 및 우측 제 2 배출 게이트 전극(41bb)에 의해서, 우측 제 1 배출 드레인 영역(24ba) 및 우측 제 2 배출 드레인 영역(24be)으로의 광 전하의 배출과, 우측 제 1 전송 제어 기구(31, 42b), 우측 제 2 전송 제어 기구(31, 44b) 및 우측 제 3 전송 제어 기구(31, 43b)를 구비한 제 2 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
1화소 내부에 제 1 포토 다이오드 Daij 및 제 2 포토 다이오드 Dbij의 2개의 포토 다이오드를 갖는 제 4 실시형태에 관한 측장 소자의 등가 회로 표현을 도 19에 나타낸다. 도 19의 중앙부에 기재한 좌측 제 1 전송 제어 기구(31, 42a)로서의 좌측 제 1 전송 트랜지스터 Qa1T, 좌측 제 2 전송 제어 기구(31, 44a)로서의 좌측 제 2 전송 트랜지스터 Qa2T 및 좌측 제 3 전송 제어 기구(31, 43a)로서의 좌측 제 3 전송 트랜지스터 Qa3T가 「제 1 전하 변조부」를 구성하고 있다. 또, 제 1 전하 변조부에 인접한 우측에 배치된 우측 제 1 전송 제어 기구(31, 42b)로서의 우측 제 1 전송 트랜지스터 Qb1T, 우측 제 2 전송 제어 기구(31, 44b)로서의 우측 제 2 전송 트랜지스터 Qb2T 및 우측 제 3 전송 제어 기구(31, 43b)로서의 우측 제 3 전송 트랜지스터 Qb3T가 「제 2 전하 변조부」를 구성하고 있다.
도 19에 있어서, 상단의 좌측끝에 기재한 제 1 포토 다이오드 Daij에서 제 1 전하 변조부에 이르는 정전 유도 채널부가 파선을 포함한 회로 구성으로서 나타나 있다. 상단의 좌측에는 자기의 게이트가 접지된 2개의 제 1 접합형 전계 효과 트랜지스터 QaP1 및 QaP2로 정전 유도 채널부를 나타내고 있다. 직렬 접속한 2개의 제 1 접합형 전계 효과 트랜지스터 QaP1 및 QaP2의 중간 탭에 전하 배출용의 제 1 전하 배출 MOS 트랜지스터 QaD의 소스 단자가 접속되고, 제 1 전하 배출 MOS 트랜지스터 QaD의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다.
도 19 중의 상단의 좌측의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 19에 있어서, 제 1 포토 다이오드 Daij에서 발생한 광전자는 제 1 전하 배출 MOS 트랜지스터 QaD를 각각 구성하는 좌측 제 1 배출 게이트 전극(41aa) 및 좌측 제 2 배출 게이트 전극(41ab)의 각각에 인가하는 전압 GaD=L이면, 제 1 전하 변조부에 즉시 도달한다. 여기서, 제 1 전하 변조부에는 좌측 제 1 전송 트랜지스터 Qa1T, 좌측 제 2 전송 트랜지스터 Qa2T 및 좌측 제 3 전송 트랜지스터 Qa3T가 구비되어 있으므로, 등가 회로 표시로서는 좌측 제 1 전송 트랜지스터 Qa1T, 좌측 제 2 전송 트랜지스터 Qa2T 및 좌측 제 3 전송 트랜지스터 Qa3T의 각각의 한쪽의 단부가 제 1 접합형 전계 효과 트랜지스터 QaP2에 T자형으로 접속된 회로 구성으로 된다.
그리고, 좌측 제 1 전송 트랜지스터 Qa1T, 좌측 제 2 전송 트랜지스터 Qa2T 및 좌측 제 3 전송 트랜지스터 Qa3T의 각각의 다른쪽의 단부는 노드 D1로서의 좌측 제 1 전하 축적 영역(24ab), 노드 D2로서의 좌측 제 2 전하 축적 영역(24ad) 및 노드 D3으로서의 좌측 제 3 전하 축적 영역(24ac)에 접속되는 회로 구성으로 되므로, 좌측 제 1 전송 게이트 전극(42a), 좌측 제 2 전송 게이트 전극(44a), 좌측 제 3 전송 게이트 전극(43a)의 어느 1개에 중간 전위(M)의 전압, 다른 2개에 저위 전위(L)의 전압을 인가함으로서, 좌측 제 1 전하 축적 영역(24ab), 좌측 제 2 전하 축적 영역(24ad), 좌측 제 3 전하 축적 영역(24ac)의 어느 하나에 광전자를 전송한다.
도 19에 있어서, 하단의 좌측끝에 기재한 제 2 포토 다이오드 Dbij로부터 하단측에 접속되는 중앙부에 기재한 제 2 전하 변조부에 이르는 정전 유도 채널부는 자기의 게이트가 접지된 제 2 접합형 전계 효과 트랜지스터 QbP1, QbP2로 나타내고 있다. 하단의 좌측에는 직렬 접속한 2개의 제 2 접합형 전계 효과 트랜지스터 QbP1 및 QbP2의 중간 탭에 전하 배출용 제 2 전하 배출 MOS 트랜지스터 QbD의 소스 단자가 접속되고, 제 2 전하 배출 MOS 트랜지스터 QbD의 드레인 단자가 고전위의 전원 VDD에 접속된 회로 구성이 나타나 있다.
도 19 중의 하단의 좌측에 기재한 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 19에 있어서, 제 2 포토 다이오드 Dbij에서 발생한 광전자는 제 2 전하 배출 MOS 트랜지스터 QbD를 각각 구성하는 2개의 우측 제 1 배출 게이트 전극(41ba) 및 우측 제 2 배출 게이트 전극(41bb)의 각각에 인가하는 전압 GbD=L이면, 제 2 전하 변조부에 즉시 도달한다. 여기서, 제 2 전하 변조부에는 우측 제 1 전송 트랜지스터 Qb1T, 우측 제 2 전송 트랜지스터 Qb2T 및 우측 제 3 전송 트랜지스터 Qb3T가 구비되어 있으므로, 등가 회로 표시로서는 우측 제 1 전송 트랜지스터 Qb1T, 우측 제 2 전송 트랜지스터 Qb2T 및 우측 제 3 전송 트랜지스터 Qb3T의 각각의 한쪽의 단부가 제 2 접합형 전계 효과 트랜지스터 QbP2에 T자형으로 접속된 회로 구성으로 된다.
그리고, 우측 제 1 전송 트랜지스터 Qb1T, 우측 제 2 전송 트랜지스터 Qb2T 및 우측 제 3 전송 트랜지스터 Qb3T의 각각의 다른쪽의 단부는 우측 제 1 전하 축적 영역(24bb), 우측 제 2 전하 축적 영역(24bd) 및 우측 제 3 전하 축적 영역(24bc)에 접속된다.
도시를 생략하고 있지만, 도 18에 있어서, 우측 제 1 전하 축적 영역(24bb)는 메탈 배선 등의 표면선에서 좌측 제 1 전하 축적 영역(24ab)과 단락되고, 우측 제 2 전하 축적 영역(24bd)은 표면선에서 좌측 제 2 전하 축적 영역(24ad)과 단락되고, 우측 제 3 전하 축적 영역(24bc)은 표면선에서 좌측 제 3 전하 축적 영역(24ac)과 단락되어 있다. 이 때문에, 우측 제 1 전송 게이트 전극(42b), 우측 제 2 전송 게이트 전극(44b), 우측 제 3 전송 게이트 전극(43b)의 어느 1개에 중간 전위(M)의 전압, 다른 2개에 저위 전위(L)의 전압을 인가함으로써, 공통 노드 D1로서의 우측 제 1 전하 축적 영역(24bb), 공통 노드 D2로서의 우측 제 2 전하 축적 영역(24bd) 및 공통 노드 D3으로서의 우측 제 3 전하 축적 영역(24bc)의 어느 하나에 광전자가 전송된다.
도 19의 3개의 공통 노드 D1, D3, D2에는 전하 축적용의 캐패시터 C1, C3, C2가 접속되어 있다. 이 캐패시터 C1, C3, C2는 전압 의존성을 저감하기 위해, 임계값 전압을 부 전압으로 설정한 공핍 모드의 MOS 캐패시터를 이용하는 것이 적합하다. 제 1 공통 노드 D1에는 제 1 공통 노드 D1의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 1 증폭 트랜지스터 Q1A의 게이트 단자에 접속되고, 제 1 공통 노드 D1에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 1 리세트 트랜지스터 Q1R이 접속되어 있다. 또, 제 1 증폭 트랜지스터 Q1A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 1 선택 트랜지스터 Q1S가 접속되고, 제 1 선택 트랜지스터 Q1S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
마찬가지로, 제 2 공통 노드 D2에는 제 2 공통 노드 D2의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 2 증폭 트랜지스터 Q2A의 게이트 단자에 접속되고, 제 2 공통 노드 D2에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 2 리세트 트랜지스터 Q2R이 접속되어 있다. 또, 제 2 증폭 트랜지스터 Q2A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 2 선택 트랜지스터 Q2S가 접속되고, 제 2 선택 트랜지스터 Q2S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다. 또한, 제 3 공통 노드 D3에는 제 3 공통 노드 D3의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 3 증폭 트랜지스터 Q3A의 게이트 단자에 접속되고, 제 3 공통 노드 D3에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 3 리세트 트랜지스터 Q3R이 접속되어 있다. 또, 제 3 증폭 트랜지스터 Q3A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 3 선택 트랜지스터 Q3S가 접속되고, 제 3 선택 트랜지스터 Q3S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
제 4 실시형태에 관한 측장 소자로부터의 신호의 리드 방법으로서는 도 19와 같이, 3개의 신호 리드선을 3개 달리게 하여, 병렬로 읽어내는 방법이어도 좋고, 도 11에 나타낸 회로 구성과 마찬가지로, 신호 리드선을 1개로서 선택 신호 SL1, SL2, SL3에 의한 스위치를 차례로 온으로 하여, 시계열 신호로서 읽어내는 방법이어도 좋다.
제 4 실시형태에 관한 측장 소자 및 고체 촬상 장치에 의하면, 도 19에 나타내는 바와 같이 우측 제 1 전하 축적 영역(24bb)과 좌측 제 1 전하 축적 영역(24ab)을 단락하고, 우측 제 2 전하 축적 영역(24bd)과 좌측 제 2 전하 축적 영역(24ad)을 단락하고, 우측 제 3 전하 축적 영역(24bc)과 좌측 제 3 전하 축적 영역(24ac)을 단락하는 것에 의해, 제 1 포토 다이오드 Daij 및 제 2 포토 다이오드 Dbij의 2개소의 포토 다이오드에서 각각 수광하고, 제 1 및 제 2 전하 변조부에서 각각에서 전하 변조를 받은 후의 신호를 전하로서 가산하고, 신호의 증강을 도모할 수 있다.
또한, 제 1 및 제 2 실시형태에 관한 측장 소자와 마찬가지로, 제 4 실시형태에 관한 측장 소자에 있어서도, 제 1 및 제 2 수광부 근방측에 위치하는 줄기 경로로부터 제 1 및 제 2 전하 변조부에 이르는 정전 유도 채널부를 충분한 길이로 하고, 제 1 및 제 2 전하 변조부를 차광판(51)에 의해서 광 실드하고 있으므로, 단시간 펄스를 이용하여 배경광의 영향을 경감하는데 있어서 큰 효과가 있다.
제 1 실시형태에서 설명한 식 (4) 또는 식 (8)을 이용하는 것에 의해, 제 4 실시형태에 관한 측장 소자는 광 비행 시간 측정에 바람직한 기능을 갖고 있는 것을 알 수 있다. 이 때문에, 제 4 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로서, 동일한 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고 고감도, 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
(제 5 실시형태)
도 20에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 5 실시형태에 관한 측장 소자는 좌측 상단에 1점 쇄선으로 나타내는 제 1 개구부(조리개부), 좌측 하단에 1점 쇄선으로 나타내는 제 2 개구부, 우측 하단에 1점 쇄선으로 나타내는 제 3 개구부 및 우측 상단에 1점 쇄선으로 나타내는 제 4 개구부를 배치한, 1화소에 4개의 개구부를 갖는 차광판(51)에 의해서 4개의 수광부의 위치를 정의한 록 인 픽셀이다.
도 20에 2점 쇄선으로 나타내는 바와 같이, 제 1 개구부가 정의하는 제 1 수광부의 위에는 제 1 마이크로 렌즈(25p)가 배치되고, 제 2 개구부가 정의하는 제 2 수광부의 위에는 제 2 마이크로 렌즈(25q)가 배치되고, 제 3 개구부가 정의하는 제 3 수광부의 위에는 제 3 마이크로 렌즈(25r)가 배치되고, 제 4 개구부가 정의하는 제 4 수광부의 위에는 제 4 마이크로 렌즈(25s)가 배치되어 있다. 4개의 수광부의 각각에 마련되는 4개의 포토 다이오드는 각각 독립된 마이크로 렌즈(25p, 25q, 25r, 25s)에서 집광된 광을 받는다. 또한, 마이크로 렌즈(25p, 25q, 25r, 25s)는 반드시 필수가 아니며, 입력광(도래광)의 강도가 강한 경우 등에는 마이크로 렌즈(25p, 25q, 25r, 25s)를 생략해도 좋다.
우선, 도 20의 좌측 상단에 배치한 제 1 개구부 및 좌측 하단에 배치한 제 1 개구부에 주목하면, 도 2∼도 4에 나타낸 단면도에 나타낸 것과 마찬가지로, 제 5 실시형태에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 제 1 개구부에서 정의된 제 1 수광부의 위치에 있어서 화소 형성층(22)의 접합 구조로 제 1 포토 다이오드를 구성하고, 제 2 개구부에서 정의된 제 2 수광부의 위치에 있어서 화소 형성층(22)과의 접합 구조로 제 2 포토 다이오드를 구성하도록 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한 제 1 및 제 2 수광부를 상하에 접속하고, 상하에 접속한 위치로부터 차광판(51)으로 차광된 위치를 우측방향으로 화소 형성층(22)의 상부를 전하 변조부 배치 영역으로서 연장하는 제 2 도전형(n형)의 표면 매립 영역(25p)을 구비하고 있다.
즉, 제 5 실시형태에 관한 측장 소자의 표면 매립 영역(25p)은 제 1∼제 4 수광 단부를 전하 변조부 배치 영역의 양단부에 4잎의 클로버형상으로 마련하고 있고, 좌측상부로 연장하는 제 1 수광 단부가 제 1 수광부를 향해 돌출되도록 배치되고, 표면 매립 영역(25p)의 좌측 하부로 연장하는 제 2 수광 단부가 제 2 수광부를 향해 돌출되도록 배치되어 있다. 마찬가지로, 표면 매립 영역(25p)의 우측 하부로 연장하는 제 3 수광 단부가 제 3 수광부를 향해 돌출하도록 배치되고, 표면 매립 영역(25p)의 우측 상부로 연장하는 제 4 수광 단부가 제 4 수광부를 향해 돌출하도록 배치되어 있다.
그 결과, 도 21에 확대한 평면도를 나타내는 바와 같이, 표면 매립 영역(25p)의 전하 변조부 배치 영역은 차광판(51)에서 차광된 위치를 또한 화소 형성층(22)의 상부를 우측방향으로 연장하고, 우측 단부에 있어서 화소 형성층(22)의 상부에 있어서 분기하고, 우측 하단에 배치한 제 3 개구부의 아래쪽에 정의된 제 3 수광부에서 화소 형성층(22)과의 접합 구조로 제 3 포토 다이오드를 구성하고, 우측 상단에 배치한 제 4 개구부의 아래쪽에 정의된 제 4 수광부에서 화소 형성층(22)과의 접합 구조로 제 4 포토 다이오드를 구성하고 있다. 이 때문에, 표면 매립 영역(25p)의 전체로서는 도 20에 나타내는 바와 같은 좌우 대칭의 4잎의 클로버형상의 형상을 이루고, 중앙부에 전하 변조부 배치 영역을 배치하는 것에 의해, 서로 연속된 반도체 영역을 구성하고 있다.
단, 표면 매립 영역(25p)의 전하 변조부 배치 영역의 중앙부는 도 21에 나타낸 확대한 평면도로부터 알 수 있는 바와 같이, 띠형상으로 수평 방향으로 좌우로 연장하는 직사각형 영역이 아닌, 생선뼈형(피쉬본형)의 분기를 수직 방향에 구비한 다각형의 형상이다. 즉, 표면 매립 영역(25p)은 표면 매립 영역(25p)이 구성하는 전하 변조부 배치 영역의 중앙에 있어서, 전하 변조부 배치 영역의 하측에 평행하게 연장하는 제 1 분기 및 제 2 분기가 형성되고, 제 1 및 제 2 분기의 반대측으로 되는 전하 변조부 배치 영역의 상측에는 상측으로 연장하는 제 3 분기가 형성되어 있다.
도 20으로부터 알 수 있는 바와 같이, 좌측 상부의 제 1 수광 단부의 점유 영역은 제 1 개구부의 면적을 대략 커버할 수 있는 크기로 설정되고, 좌측 하부의 제 2 수광 단부의 점유 영역은 제 2 개구부의 면적을 대략 커버할 수 있는 크기로 설정되고, 우측 하부의 제 3 수광 단부의 점유 영역은 제 3 개구부의 면적을 대략 커버할 수 있는 크기로 설정되고, 우측 상부의 제 4 수광 단부의 점유 영역은 제 4 개구부의 면적을 대략 커버할 수 있는 크기로 설정되어 있다.
전하 변조부 배치 영역의 중앙부의 제 1 분기 및 제 2 분기로 되는 볼록부의 선단부의 각각에는 n형이고 표면 매립 영역(25p)보다 고불순물 밀도의 제 1 전하 축적 영역(24h) 및 제 2 전하 축적 영역(24i)이 접속되고, 전하 변조부 배치 영역의 중앙부의 제 3 분기로 되는 볼록부의 선단부에는 n형이고 표면 매립 영역(25p)보다 고불순물 밀도의 제 3 전하 축적 영역(24l)이 접속되어 있다.
도 20에 있어서 부호 '32p'는 두꺼운 필드 절연막의 단부를 의미하고 있다. 도시를 생략하고 있지만, 도 2의 (a), 도 3의 (a) 및 도 4의 (a)에 나타낸 단면 구조와 마찬가지로, 필드 절연막의 아래에는 p형의 웰 영역이 형성되어 있다. 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)은 주변이 웰 영역으로 둘러싸이고, 화소 형성층(22)의 위에 부유 확산층으로서 형성되어 있다. 또한, 제 5 실시형태에 관한 측장 소자에서는 설명의 편의상, 4개의 수광부로부터의 신호 전하가 축적되는 부유 확산층이 3개인 경우에 대해 설명하겠지만, 부유 확산층의 수는 2개라도 4개 이상이어도 상관없다.
그리고, 제 5 실시형태에 관한 측장 소자는 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)에 인접해서 각각 배치되거, 제1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)으로의 신호 전하의 전송을 제어하는 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)를 구비하고 있다.
또한, 제 5 실시형태에 관한 측장 소자는 도 21의 좌측에서 제 1 및 제 2 포토 다이오드의 단부를 상하 방향으로 연결하는 제 1 및 제 2 분기 단부와, 우측에서 제 3 및 제 4 포토 다이오드를 상하 방향으로 연결하는 제 3 및 제 4 분기 단부를 갖고, H자형을 이루고 표면 매립 영역(25p)의 상부의 일부에 배치된 n형이고 표면 매립 영역(25p)보다 고불순물 밀도이고, 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)보다 저불순물 밀도의 가이드 영역(26f)을 구비하고 있다.
제 5 실시형태에 관한 측장 소자가 4개의 수광부를 갖는 록 인 픽셀을 구성하고 있으므로, 가이드 영역(26f)의 전체 형상은 4개의 개구부의 수에 동등한 4개의 분기 단부를 가진 H자형이다. 단, 가이드 영역(26f)의 4개의 분기 단부에서 H자형으로 사이에 배치된 중앙부는 도 21에 나타낸 확대한 평면도로부터 알 수 있는 바와 같이, 띠형상으로 수평 방향으로 좌우로 연장하는 직사각형 영역이 아닌, 상하에 요철을 구비하고 있으므로, 정확하게는 가이드 영역(26f)의 전체 형상은 H자형은 아니다.
도시를 생략하고 있지만, 제 5 실시형태에 관한 측장 소자는 도 2∼도 4에 나타낸 단면도와 마찬가지로, 표면 매립 영역(25p)의 표면을 접해서 마련된 p형의 제 1 피닝층을 구비한다. 그리고, 화소 형성층(22)은 p형의 반도체 기판상에 마련되어 있다.
제 5 실시형태에 관한 측장 소자에 있어서는 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)에 의해서 전하 변조부를 구성하고 있다. 그리고, 가이드 영역(26f)은 개략으로서는 H자형을 이루는 평면 구조에 의해서, 4개의 위치로부터 광전자를 신호 전하로서 모으고, 모은 신호 전하를 H자의 중앙에 배치한 전하 변조부의 좁은 전송로(전송 채널)로 보내기 위한 반도체 영역이며, 표면 매립 영역(25p)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다.
도 3의 (a) 및 도 4의 (a)에 나타낸 구조와 마찬가지로, 제 5 실시형태에 관한 측장 소자를 구성하고 있는 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)의 각각은 제 1, 제 2 및 제 3 분기의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 제 1 전송 게이트 전극(42h), 제 2 전송 게이트 전극(44h) 및 제 3 전송 게이트 전극(43h)을 구비하고 있다.
도 3의 (a) 및 도 4의 (a)의 단면도에 나타낸 구조와 마찬가지로, 제 1 전송 게이트 전극(42h), 제 2 전송 게이트 전극(44h) 및 제 3 전송 게이트 전극(43h)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다.
절연막(31)이나 피닝층(27) 등의 상층측의 구조가 있으므로, 실제로는 보이지 않지만, 가이드 영역(26f)은 차광판(51)을 위에서 본 평면도에 있어서, 차광판(51)의 4개의 개구부의 각각에, 대략 H자형의 가이드 영역(26f)의 4개의 포토 다이오드측의 단부가 각각 노출되는 평면 패턴이며, 다른 부분은 차광판(51)에 의해서 차폐되어 있다.
제 5 실시형태에 관한 측장 소자에 있어서는 제 1 전송 게이트 전극(42h), 제 2 전송 게이트 전극(44h) 및 제 3 전송 게이트 전극(43h)에 인가되는 각각의 전압에 의해서, 제 1, 제 2 및 제 3 분기의 각각에 정의되는 전송로의 전위를 제어하고, 신호 전하의 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)으로의 이동을 각각 제어할 수 있다.
상술한 바와 같이, 제 5 실시형태에 관한 측장 소자의 표면 매립 영역(25p)의 중앙부는 생선뼈형을 이루고 있고, 이 생선뼈형의 등뼈(척추뼈) 부분으로 되는 전하 변조부 배치 영역의 양단측에 있어서, 전하 변조부 배치 영역에 직교하는 방향으로 돌출되는 새로운 볼록부를 또한 상하 방향에 마련하고 있다. 전하 변조부 배치 영역의 좌단부측에서 상하 방향을 향하는 새로운 볼록부의 각각의 선단에, n형이고 표면 매립 영역(25p)보다 고불순물 밀도의 제 1 배출 드레인 영역(24g) 및 제 2 배출 드레인 영역(24f)이 접속되어 있다. 또, 전하 변조부 배치 영역의 우단부측에서 상하 방향을 향하는 새로운 볼록부의 각각의 선단에, n형이고 표면 매립 영역(25p)보다 고불순물 밀도의 제 3 배출 드레인 영역(24j) 및 제 4 배출 드레인 영역(24k)이 접속되어 있다.
그리고, 도 20에 나타내는 바와 같이, 제 5 실시형태에 관한 측장 소자는 제 1 배출 드레인 영역(24g)에 인접해서 배치되고, 표면 매립 영역(25p)의 하부 방향으로 연장하는 새로운 볼록부를 경유해서 제 1 배출 드레인 영역(24g)을 향하는 전하의 배출을 제어하는 제 1 배출 제어 기구(31, 41m)와, 제 2 배출 드레인 영역(24f)에 인접해서 배치되고, 표면 매립 영역(25p)의 위방향으로 연장하는 새로운 볼록부를 경유해서 제 2 배출 드레인 영역(24f)을 향하는 전하의 배출을 제어하는 제 2 배출 제어 기구(31, 41l)와, 제 3 배출 드레인 영역(24j)에 인접해서 배치되고, 표면 매립 영역(25p)의 아래 방향으로 연장하는 새로운 볼록부를 경유해서 제 3 배출 드레인 영역(24j)을 향하는 전하의 배출을 제어하는 제 3 배출 제어 기구(31, 41n)와, 제 4 배출 드레인 영역(24k)에 인접해서 배치되고, 표면 매립 영역(25p)의 위방향으로 연장하는 새로운 볼록부를 경유해서 제 4 배출 드레인 영역(24k)을 향하는 전하의 배출을 제어하는 제 4 배출 제어 기구(31, 41o)를 더 구비한다.
이 제 1 배출 제어 기구(31, 41m), 제 2 배출 제어 기구(31, 41l), 제 3 배출 제어 기구(31, 41n) 및 제 4 배출 제어 기구(31, 41o)의 각각은 도 2의 (a)에 나타낸 구조와 마찬가지로, 표면 매립 영역(25p)의 새로운 볼록부의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 제 1 배출 게이트 전극(41m), 제 2 배출 게이트 전극(41l), 제 3 배출 게이트 전극(41n) 및 제 4 배출 게이트 전극(41o)을 각각 구비한다. 도 2의 (a)의 단면도에 나타낸 구조와 마찬가지로, 제 1 배출 게이트 전극(41m), 제 2 배출 게이트 전극(41l), 제 3 배출 게이트 전극(41n) 및 제 4 배출 게이트 전극(41o)의 바로 아래의 부분의 절연막(31)의 두께는 다른 부분보다 얇고, 소위 「게이트 절연막」으로서 기능하고 있다. 제 1 배출 게이트 전극(41m), 제 2 배출 게이트 전극(41l), 제 3 배출 게이트 전극(41n) 및 제 4 배출 게이트 전극(41o)은 개략으로서 H자형을 이루는 가이드 영역(26f)의 평면 구조의 4모서리의 코너부에 대칭 구조로 배치되어 있다.
화소 면적이 큰 고체 촬상 장치(이미지 센서)의 경우이고, 제 1 및 제 2 실시형태에 관한 측장 소자와 같은 1개의 포토 다이오드에서는 충분한 고속의 응답을 할 수 없는 경우는 도 20에 나타내는 구조와 같이, 포토 다이오드를 1화소내에 복수개 배치하고, 복수의 포토 다이오드로부터의 출력을 가산하여, 화소마다의 신호의 증강을 도모할 수 있다. 도 20에 나타내는 제 5 실시형태에 관한 측장 소자는 1화소(픽셀) 중에 제 1 및 제 2 실시형태에 관한 측장 소자의 구조를 4개분 갖는 경우에 대응한다.
즉, 도 20에 나타내는 바와 같이, 제 5 실시형태에 관한 측장 소자의 좌측 상단과 하단에 각각 배치된 제 1 및 제 2 포토 다이오드를 상하 방향으로 연결한 개소와, 이 연결한 개소로부터 또한 우측 방향으로 연장하는 전하 변조부 배치 영역의 중앙부에 존재하는 전하 변조부의 사이에는 전하 변조부 배치 영역을 양측으로부터 사이에 두도록 상하 대칭으로 배치된 제 1 배출 게이트 전극(41m) 및 제 2 배출 게이트 전극(41l)을 배치하고 있으므로 제 1 배출 게이트 전극(41m) 및 제 2 배출 게이트 전극(41l)에 의해서, 제 1 배출 드레인 영역(24g) 및 제 2 배출 드레인 영역(24f)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
마찬가지로, 우측 상단과 하단에 각각 배치된 제 3 및 제 4 포토 다이오드를 상하 방향으로 연결한 개소와, 이 연결한 개소의 또한 좌측의 방향으로 연장하는 전하 변조부 배치 영역의 중앙부에 존재하는 전하 변조부의 사이에는 전하 변조부 배치 영역을 양측으로부터 사이에 두도록 상하 대칭으로 배치된 제 3 배출 게이트 전극(41n) 및 제 4 배출 게이트 전극(41o)을 배치하고 있으므로, 제 3 배출 게이트 전극(41n) 및 제 4 배출 게이트 전극(41o)에 의해서, 제 3 배출 드레인 영역(24j) 및 제 4 배출 드레인 영역(24k)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
1화소 내부에 제 1 포토 다이오드 Dpij, 제 2 포토 다이오드 Dqij, 제 3 포토 다이오드 Drij 및 제 4 포토 다이오드 Dsij의 4개의 포토 다이오드를 갖는 제 5 실시형태에 관한 측장 소자의 등가 회로 표현을 도 22에 나타낸다. 도 22의 중앙부에 기재한 제 1 전송 제어 기구(31, 42h)로서의 제 1 전송 트랜지스터 Q1T, 제 2 전송 제어 기구(31, 44h)로서의 제 2 전송 트랜지스터 Q2T 및 제 3 전송 제어 기구(31, 43h)로서의 제 3 전송 트랜지스터 Q3T의 3개의 트랜지스터의 병렬 회로로 제 5 실시형태에 관한 측장 소자의 4개의 포토 다이오드에 공통의 전하 변조부를 구성하고 있다.
그리고, 도 22의 상단의 좌단측에 기재한 제 1 포토 다이오드 Dpij 및 제 2 포토 다이오드 Dqij로부터 「공통의 전하 변조부」에 이르는 정전 유도 채널부가 파선을 포함한 회로 구성으로서 나타나 있다. 상단의 좌측에는 자기의 게이트가 접지된 2개의 제 1 접합형 전계 효과 트랜지스터 QuP1 및 QuP2로 정전 유도 채널부를 나타내고 있다. 직렬 접속한 2개의 제 1 접합형 전계 효과 트랜지스터 QuP1 및 QuP2의 중간 탭에 전하 배출용의 제 1 전하 배출 MOS 트랜지스터 QuD의 소스 단자가 접속되고, 제 1 전하 배출 MOS 트랜지스터 QuD의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다.
도 22 중의 상단의 좌측의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 22에 있어서, 제 1 포토 다이오드 Dpij 및 제 2 포토 다이오드 Dqij에서 발생한 광전자는 제 1 전하 배출 MOS 트랜지스터 QuD를 각각 구성하는 제 1 배출 게이트 전극(41m) 및 제 2 배출 게이트 전극(41l)의 각각에 인가하는 전압 GD=L이면, 공통의 전하 변조부에 신호 전하로서 즉시 도달한다. 등가 회로 표시로서는 공통의 전하 변조부를 구성하고 있는 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 한쪽의 단부가 제 1 접합형 전계 효과 트랜지스터 QuP2에 T자형으로 접속된 회로 구성으로 된다.
도 22에 있어서, 하단의 좌측끝에 기재한 제 3 포토 다이오드 Drij 및 제 4 포토 다이오드 Dsij로부터 공통의 전하 변조부에 이르는 정전 유도 채널부는 자기의 게이트가 접지된 제 2 접합형 전계 효과 트랜지스터 QvP1, QvP2로 나타내고 있다. 하단의 좌측에는 직렬 접속한 2개의 제 2 접합형 전계 효과 트랜지스터 QvP1 및 QvP2의 중간 탭에 전하 배출용 제 2 전하 배출 MOS 트랜지스터 QvD의 소스 단자가 접속되고, 제 2 전하 배출 MOS 트랜지스터 QvD의 드레인 단자가 고전위의 전원 VDD에 접속된 회로 구성이 나타나 있다.
도 22 중의 하단의 좌측에 기재한 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 22에 있어서, 제 3 포토 다이오드 Drij 및 제 4 포토 다이오드 Dsij에서 발생한 광전자는 제 2 전하 배출 MOS 트랜지스터 QvD를 각각 구성하는 2개의 제 3 배출 게이트 전극(41n) 및 제 4 배출 게이트 전극(41o)의 각각에 인가하는 전압 GD=L이면, 공통의 전하 변조부에 즉시 도달한다.
등가 회로 표시로서는 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 한쪽의 단부가 제 2 접합형 전계 효과 트랜지스터 QvP2에 T자형으로 접속되어 있다.
즉, 제 1 접합형 전계 효과 트랜지스터 QuP2의 출력단과 제 2 접합형 전계 효과 트랜지스터 QvP2의 출력단은 병렬 회로로서 T자형으로 배열된 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 입력 단으로 되는 한쪽의 단부에 접속된 회로 구성으로 된다.
그리고, 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 다른쪽의 단부는 노드 D1로서의 제 1 전하 축적 영역(24h), 노드 D2로서의 제 2 전하 축적 영역(24i) 및 노드 D3으로서의 제 3 전하 축적 영역(24l)에 접속되는 회로 구성으로 되므로, 제 1 전송 게이트 전극(42h), 제 2 전송 게이트 전극(44h), 제 3 전송 게이트 전극(43h)의 어느 1개에 중간 전위(M)의 전압, 다른 2개에 저위 전위(L)의 전압을 인가함으로써, 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i), 제 3 전하 축적 영역(24l)의 어느 하나에 광전자를 신호 전하로서 전송한다.
도 22의 3개의 노드 D1, D3, D2에는 전하 축적용의 캐패시터 C1, C3, C2가 접속되어 있다. 이 캐패시터 C1, C3, C2는 전압 의존성을 저감하기 위해, 임계값 전압을 부 전압으로 설정한 공핍 모드의 MOS 캐패시터를 이용하는 것이 적합하다. 제 1 노드 D1에는 제 1 노드 D1의 전하량의 변화에 수반하는 전위 변화를, 읽어내기 위한 소스 폴로워 회로를 구성하는 제 1 증폭 트랜지스터 Q1A의 게이트 단자에 접속되고, 제 1 노드 D1에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 1 리세트 트랜지스터 Q1R이 접속되어 있다. 또, 제 1 증폭 트랜지스터 Q1A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 1 선택 트랜지스터 Q1S가 접속되고, 제 1 선택 트랜지스터 Q1S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
마찬가지로, 제 2 노드 D2에는 제 2 노드 D2의 전하량의 변화에 수반하는 전위 변화를 읽어내기 위한 소스 폴로워 회로를 구성하는 제 2 증폭 트랜지스터 Q2A의 게이트 단자에 접속되고, 제 2 노드 D2에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 2 리세트 트랜지스터 Q2R이 접속되어 있다. 또, 제 2 증폭 트랜지스터 Q2A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 2 선택 트랜지스터 Q2S가 접속되고, 제 2 선택 트랜지스터 Q2S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다. 또한, 제 3 노드 D3에는 제 3 노드 D3의 전하량의 변화에 수반하는 전위 변화를 읽어내기 위한 소스 폴로워 회로를 구성하는 제 3 증폭 트랜지스터 Q3A의 게이트 단자에 접속되고, 제 3 노드 D3에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 3 리세트 트랜지스터 Q3R이 접속되어 있다. 또, 제 3 증폭 트랜지스터 Q3A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 3 선택 트랜지스터 Q3S가 접속되고, 제 3 선택 트랜지스터 Q3S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
제 5 실시형태에 관한 측장 소자로부터의 신호의 리드 방법으로서는 도 22와 같이, 3개의 신호 리드선을 3개 달리게 하여, 병렬로 읽어내는 방법이라도 좋고, 도 11에 나타낸 회로 구성과 마찬가지로, 신호 리드선을 1개로 해서 선택 신호 SL1, SL2, SL3에 의한 스위치를 차례로 온으로 하여, 시계열 신호로서 읽어내는 방법이라도 좋다.
제 5 실시형태에 관한 측장 소자 및 고체 촬상 장치에 의하면, 제 1 포토 다이오드 Dpij, 제 2 포토 다이오드 Dqij, 제 3 포토 다이오드 Drij 및 제 4 포토 다이오드 Dsij의 4개소의 포토 다이오드에서 각각 수광하고, 화소의 중앙에 배치한 공통의 전하 변조부에서 각각 전하 변조를 받은 후의 신호를 전하로서 가산하고, 신호의 증강을 도모할 수 있다.
이상과 같이, 화소 면적이 큰 고체 촬상 장치(이미지 센서)의 경우이고, 1개의 수광 영역에서는 충분한 고속의 응답을 할 수 없는 경우에는 제 1 실시형태에 관한 측장 소자에서 예시한 구조를 기본으로 해서, 제 5 실시형태에 관한 측장 소자의 구조와 같이, 복수의 포토 다이오드를 화소의 주변부에 배치하고, 화소의 중앙의 공통으로 되는 부분을 통합함으로써, 제 1 실시형태에 관한 측장 소자와 등가인 기능을 강화해서 실현하고, 또한 고속 응답과 고감도화(전하 수집 효율의 향상)를 도모할 수 있다.
제 1 실시형태에서 설명한 식 (4) 또는 식 (8)을 이용하는 것에 의해, 제 5 실시형태에 관한 측장 소자는 광 비행 시간 측정에 바람직한 기능을 갖고 있는 것을 알 수 있다. 이 때문에, 제 5 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로서, 동일 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고, 고감도 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
특히, 제 1∼제 4 실시형태에 관한 측장 소자와 마찬가지로, 제 5 실시형태에 관한 측장 소자에 있어서도, 전하 변조부 배치 영역의 양단부로부터 중앙의 전하 변조부에 이르는 정전 유도 채널부를 충분한 길이로 하고, 전하 변조부를 차광판(51)에 의해서 광 실드하고 있으므로, 단시간 펄스를 이용해서 배경광의 영향을 경감하는데 있어서 큰 효과가 있다.
또한, 제 5 실시형태에 관한 측장 소자에서는 편의상, 화소의 주변부의 4개소의 포토 다이오드에서 각각 수광하고, 화소의 중앙에 배치한 공통의 전하 변조부에서 각각 전하 변조를 받은 후의 신호를 전하로서 가산하고, 신호의 증강을 도모하는 경우에 대해 예시적으로 설명했지만, 화소 면적의 크기나 요구되는 응답 속도나 감도 등에 따라, 화소의 주변부에 배치하는 포토 다이오드의 개수는 2개소라도 좋고, 6개소나 8개소 등 다른 개수라도 상관없다.
<제 5 실시형태의 변형예 1>
도 23에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 5 실시형태의 변형예(변형예 1)에 관한 측장 소자는 1점 쇄선으로 각각 나타낸 좌측 상단의 제 1 개구부(조리개부), 좌측 하단의 제 2 개구부, 우측 하단의 제 3 개구부 및 우측 상단의 제 4 개구부를 갖는 차광판(51)에 의해서 4개의 수광부의 위치를 정의한 록 인 픽셀인 특징은 도 20 및 도 21에 나타낸 구조와 마찬가지이다. 그러나, p형의 반도체로 이루어지는 화소 형성층(22)의 상부에 매립되는 n형의 표면 매립 영역(25q)의 평면 패턴이 도 20 및 도 21에 나타낸 4잎의 클로버형상의 표면 매립 영역(25p)의 평면 패턴과는 다르다.
즉, 제 5 실시형태의 변형예 1에 관한 측장 소자의 표면 매립 영역(25q)은 제 1 개구부가 정의하는 제 1 수광부로 제 1 포토 다이오드를 구성하고, 제 2 개구부가 정의하는 제 2 수광부로 제 2 포토 다이오드를 구성하도록 화소 형성층(22)의 상부에 선택적으로 각각 배치되고, 또한 제 1 및 제 2 수광 단부의 평면 패턴을 상하 일체 영역으로 되도록 접속하고 있는 점이 도 20 및 도 21에 나타낸 표면 매립 영역(25p)의 평면 패턴과는 다르다.
또한, 제 3 개구부가 정의하는 제 3 수광부로 제 3 포토 다이오드를 구성하고, 제 4 개구부가 정의하는 제 4 수광부로 제 4 포토 다이오드를 구성하도록 표면 매립 영역(25q)이 화소 형성층(22)의 상부에 선택적으로 각각 배치되고, 또한, 제 3 및 제 4 수광 단부의 평면 패턴을 상하 일체 영역으로 되도록 접속하고 있는 표면 매립 영역(25q)의 평면 패턴의 특징도 도 20 및 도 21에 나타낸 표면 매립 영역(25p)의 평면 패턴과는 다르다.
도 23에 나타내는 평면 패턴에 있어서도, 좌측 상부에 표면 매립 영역(25q)이 구성하는 제 1 수광 단부의 점유 영역은 제 1 개구부의 면적을 대략 커버할 수 있는 크기로 설정되고, 좌측 하부에 표면 매립 영역(25q)이 구성하는 제 2 수광 단부의 점유 영역은 제 2 개구부의 면적을 대략 커버할 수 있는 크기로 설정되고, 우측 하부에 표면 매립 영역(25q)이 구성하는 제 3 수광 단부의 점유 영역은 제 3 개구부의 면적을 대략 커버할 수 있는 크기로 설정되고, 우측 상부에 표면 매립 영역(25q)이 구성하는 제 4 수광 단부의 점유 영역은 제 4 개구부의 면적을 대략 커버할 수 있는 크기로 설정된 크기로 설계되어 있다.
제 1 및 제 2 수광 단부의 평면 패턴이 일체 영역으로서 형성되고, 제 3 및 제 4 수광 단부의 평면 패턴이 일체 영역으로서 형성되어 있으므로, 제 1 및 제 2 수광부측의 표면 매립 영역(25p)의 각각의 좌변은 공통의 변을 구성하고, 제 3 및 제 4 수광부측의 표면 매립 영역(25p)의 각각의 우변은 공통의 변을 구성하고 있으므로 리도그래피상 더욱 단순한 평면 패턴이다. 또, 제 1 및 제 2 수광 단부의 평면 패턴이 일체 영역으로서 형성되고, 제 3 및 제 4 수광 단부의 평면 패턴이 일체 영역으로서 형성되어 있으므로, 도 20 및 도 21에 나타낸 표면 매립 영역(25p)의 평면 패턴보다 차광판(51)으로 피복된 영역의 면적이 넓게 되어 있다.
제 1 및 제 2 수광 단부의 평면 패턴이 일체 영역으로서 집합된 좌측의 패턴과, 제 3 및 제 4 수광 단부의 평면 패턴이 일체 영역으로서 집합된 우측의 패턴은 생선뼈형(피쉬본형)으로 분기를 수직 방향에 구비한 전하 변조부 배치 영역에서 결합되어 있는 점은 도 20 및 도 21에 나타낸 표면 매립 영역(25p)의 평면 패턴과 마찬가지이다.
따라서, 표면 매립 영역(25q)이 구성하는 전하 변조부 배치 영역의 중앙에 있어서, 전하 변조부 배치 영역의 하측으로 평행하게 연장하는 제 1 분기 및 제 2 분기로 되는 볼록부의 선단부의 각각에 n형이고 표면 매립 영역(25q)보다 고불순물 밀도의 제 1 전하 축적 영역(24h) 및 제 2 전하 축적 영역(24i)이 접속되고, 전하 변조부 배치 영역의 상측으로 연장하는 제 3 분기로 되는 볼록부의 선단부에 n형이고 표면 매립 영역(25q)보다 고불순물 밀도의 제 3 전하 축적 영역(24l)이 접속되어 있는 구성이나, 가이드 영역(26f)의 평면 패턴 등 다른 구조는 도 20 및 도 21에 나타낸 표면 매립 영역(25p)의 평면 패턴과 마찬가지이므로 중복된 설명을 생략한다.
제 5 실시형태의 변형예 1에 관한 측장 소자에 의하면, 도 23에 나타내는 바와 같이, 제 1 및 제 2 수광 단부의 평면 패턴이 일체 영역으로서 결합되고, 제 3 및 제 4 수광 단부의 평면 패턴이 일체 영역으로서 결합된 단순한 평면 패턴이어도, 주변부의 4개소의 포토 다이오드에서 각각 수광하고, 화소의 중앙에 배치한 공통의 전하 변조부에서 각각 전하 변조를 받은 후의 신호를 전하로서 가산하고, 신호의 증강을 도모할 수 있다.
이상과 같이, 제 5 실시형태의 변형예 1에 관한 측장 소자의 구조와 같이, 더욱 단순한 평면 패턴으로 복수의 포토 다이오드를 주변부에 배치해도, 중앙의 공통으로 되는 부분을 통합함으로써, 제 1 실시형태에 관한 측장 소자와 등가인 기능을 강화해서 실현하고, 또한 고속 응답과 고감도화(전하 수집 효율의 향상)를 도모할 수 있다.
<제 5 실시형태의 변형예 2>
도 24에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 5 실시형태의 변형예 2에 관한 측장 소자는 좌측 상단에 1점 쇄선으로 나타내는 제 1 개구부(조리개부), 좌측 하단에 1점 쇄선으로 나타내는 제 2 개구부, 우측 하단에 1점 쇄선으로 나타내는 제 3 개구부 및 우측 상단에 1점 쇄선으로 나타내는 제 4 개구부를 배치한 1화소에 4개의 개구부를 갖는 차광판(51)에 의해서 4개의 수광부의 위치를 정의하고 있는 점에서는 도 20에 나타낸 록 인 픽셀의 평면 패턴과 마찬가지이다. 또, 4개의 수광부의 각각에 마련되는 4개의 포토 다이오드는 각각 독립된 마이크로 렌즈(25p, 25q, 25r, 25s)에서 집광된 광을 받는 것도 도 20에 나타낸 록 인 픽셀의 평면 패턴과 마찬가지이다.
제 5 실시형태의 변형예 2에 관한 측장 소자는 도 24의 좌측 상부의 제 1 포토 다이오드를 향해 가이드 영역(26g)이 Z자형으로 끝이 가늘어지는 제 1 분기 단부를 이루어 좌측 상부 방향으로 연장하고 있고, 좌측 하부의 제 2 포토 다이오드를 향해 가이드 영역(26g)이 Z자형으로 끝이 가늘어지는 제 2 분기 단부를 이루어 좌측 하부 방향으로 연장하고 있다. 또, 우측 하부의 제 3 포토 다이오드를 향해 가이드 영역(26g)이 Z자형으로 끝이 가늘어지는 제 3 분기 단부를 이루어 우측 하부 방향으로 연장하고, 우측 상부의 제 4 포토 다이오드를 향해 가이드 영역(26g)이 Z자형으로 끝이 가늘어지는 제 4 분기 단부를 이루어 우측 상부 방향으로 연장하고 있다.
이것에 의해, 도 24의 좌측에서 제 1 및 제 2 포토 다이오드를 Z자형의 제 1 및 제 2 분기 단부에서 상하 방향으로 연결하고, 우측에서 제 3 및 제 4 포토 다이오드를 Z자형의 제 3 및 제 4 분기 단부에서 상하 방향에 연결하는 가이드 영역(26g)을 구비하고 있는 점에서, 도 20에 나타낸 록 인 픽셀의 평면 패턴과는 다르다.
도 24에 나타내는 바와 같이, 제 5 실시형태의 변형예 2에 관한 가이드 영역(26g)은 배열의 좌측에 있어서 대칭 구조로 상하를 향하는 Z자형의 제 1 및 제 2 분기 단부를 갖고, 배열의 우측에 있어서 대칭 구조로 상하를 향하는 Z자형의 제 3 및 제 4 분기 단부를 갖고 있으므로, 4개의 분기 단부가 구성하는 다리부에 주목하면 개략으로서는 4다리의 정(방정)형을 이루지만, 전체로서는 H자형을 이루어 표면 매립 영역(25p)의 상부의 일부에 배치되어 있다. 가이드 영역(26g)은 표면 매립 영역(25p)과 동일한 n형의 도전형이며, 표면 매립 영역(25p)보다 고불순물 밀도의 반도체 영역이다.
단, 가이드 영역(26g)의 4개의 분기 단부에서 H자형으로 사이에 배치된 중앙부는 도 24에 나타낸 확대한 평면도로부터 알 수 있는 바와 같이, 띠형상으로 수평 방향으로 좌우로 연장하는 직사각형 영역이 아니라, 상하에 요철을 구비하고 있으므로, 정확하게는 가이드 영역(26g)의 전체 형상은 H자형은 아니다. 제 5 실시형태의 변형예 2에 관한 측장 소자에 있어서는 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)에 의해서 전하 변조부를 구성하고 있다. 그리고, 가이드 영역(26g)은 개략으로서는 H자형을 이루는 평면 구조에 의해서, 4개의 위치로부터 광전자를 신호 전하로서 모으고, 모은 신호 전하를 H자의 중앙에 배치한 전하 변조부의 좁은 전송로(전송 채널)로 보내기 위한 반도체 영역이며, 표면 매립 영역(25p)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다.
가이드 영역(26g)의 제 1∼제 4 분기 단부는 각각 포토 다이오드측의 단부에서 H자의 중앙부을 향하는 방향으로 진행함에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 제 5 실시형태의 변형예 2에 관한 측장 소자에서는 가이드 영역(26g)의 제 1∼제 4 분기 단부의 평면 패턴을 H자의 중앙부을 향하는 방향을 따라 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 가이드 영역(26g)의 제 1∼제 4 분기 단부의 모든 영역에서 높은 드리프트 전계가 발생한다. 따라서, 신호 전하로서의 광전자를 가이드 영역(26g)의 제 1∼제 4 분기 단부의 긴쪽 방향을 따라 고속으로 H자의 중앙부를 향하도록 이동시킬 수 있다.
도 3의 (a) 및 도 4의 (a)에 나타낸 구조와 마찬가지로, 제 5 실시형태의 변형예 2에 관한 측장 소자를 구성하고 있는 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)의 각각은 제 1, 제 2 및 제 3 분기의 각각의 위에 마련된 절연막(31)과, 이 절연막(31)의 위에 각각 마련된 제 1 전송 게이트 전극(42h), 제 2 전송 게이트 전극(44h) 및 제 3 전송 게이트 전극(43h)을 구비하고 있는 구조는 도 20에 나타낸 특징과 마찬가지이다. 또, 제 5 실시형태의 변형예 2에 관한 측장 소자의 표면 매립 영역(25p)의 중앙부는 생선뼈형을 이루고 있으며, 전하 변조부 배치 영역의 좌단부측에서 상하 방향을 향하는 새로운 볼록부의 각각의 선단에 n형이고 표면 매립 영역(25p)보다 고불순물 밀도의 제 1 배출 드레인 영역(24g) 및 제 2 배출 드레인 영역(24f)이 접속되어 있다. 또, 전하 변조부 배치 영역의 우단부측에서 상하 방향을 향하는 새로운 볼록부의 각각의 선단에 n형이고 표면 매립 영역(25p)보다 고불순물 밀도의 제 3 배출 드레인 영역(24j) 및 제 4 배출 드레인 영역(24k)이 접속되어 있는 구조도 도 20에 나타낸 특징과 마찬가지이다.
그리고, 도 24에 나타내는 바와 같이, 제 5 실시형태의 변형예 2에 관한 측장 소자는 제 1 배출 드레인 영역(24g)에 인접해서 배치되고, 표면 매립 영역(25p)의 아래 방향으로 연장하는 새로운 볼록부를 경유해서 제 1 배출 드레인 영역(24g)을 향하는 전하의 배출을 제어하는 제 1 배출 제어 기구(31, 41q)와, 제 2 배출 드레인 영역(24f)에 인접해서 배치되고, 표면 매립 영역(25p)의 위방향으로 연장하는 새로운 볼록부를 경유해서 제 2 배출 드레인 영역(24f)을 향하는 전하의 배출을 제어하는 제 2 배출 제어 기구(31, 41p)와, 제 3 배출 드레인 영역(24j)에 인접해서 배치되고, 표면 매립 영역(25p)의 아래방향으로 연장하는 새로운 볼록부를 경유해서 제 3 배출 드레인 영역(24j)을 향하는 전하의 배출을 제어하는 제 3 배출 제어 기구(31, 41r)와, 제 4 배출 드레인 영역(24k)에 인접해서 배치되고, 표면 매립 영역(25p)의 위방향으로 연장하는 새로운 볼록부를 경유해서 제 4 배출 드레인 영역(24k)을 향하는 전하의 배출을 제어하는 제 4 배출 제어 기구(31, 41s)를 더 구비하지만, 제 1 배출 제어 기구(31, 41q), 제 2 배출 제어 기구(31, 41p), 제 3 배출 제어 기구(31, 41r) 및 제 4 배출 제어 기구(31, 41s)를 구성하는 제 1 배출 게이트 전극(41q), 제 2 배출 게이트 전극(41p), 제 3 배출 게이트 전극(41r) 및 제 4 배출 게이트 전극(41s)의 평면 패턴이 L자형인 점이 도 20에 나타낸 평면 패턴과는 다르다.
도 24에 나타내는 구조와 같이, 포토 다이오드를 1화소내에 복수개 배치하고, 복수의 포토 다이오드로부터의 출력을 가산하여, 화소마다의 신호의 증강을 도모할 수 있다. 즉, 도 24에 나타내는 바와 같이, 제 5 실시형태의 변형예 2에 관한 측장 소자의 좌측 상단과 하단에 각각 배치된 제 1 및 제 2 포토 다이오드를 상하 방향으로 연결한 개소와, 이 연결한 개소로부터 또한 우측 방향으로 연장하는 전하 변조부 배치 영역의 중앙부에 존재하는 전하 변조부의 사이에는 전하 변조부 배치 영역을 양측으로부터 사이에 두도록 상하 대칭으로 배치된 제 1 배출 게이트 전극(41q) 및 제 2 배출 게이트 전극(41p)을 배치하고 있으므로 제 1 배출 게이트 전극(41q) 및 제 2 배출 게이트 전극(41p)에 의해서, 제 1 배출 드레인 영역(24g) 및 제 2 배출 드레인 영역(24f)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
이와 같이, 우측 상단과 하단에 각각 배치된 제 3 및 제 4 포토 다이오드를 상하 방향으로 연결한 개소와, 이 연결한 개소의 또한 좌측 방향으로 연장하는 전하 변조부 배치 영역의 중앙부에 존재하는 전하 변조부의 사이에는 전하 변조부 배치 영역을 양측으로부터 사이에 두도록 상하 대칭으로 배치된 제 3 배출 게이트 전극(41r) 및 제 4 배출 게이트 전극(41s)을 배치하고 있으므로, 제 3 배출 게이트 전극(41r) 및 제 4 배출 게이트 전극(41s)에 의해서, 제 3 배출 드레인 영역(24j) 및 제 4 배출 드레인 영역(24k)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있는 것은 도 20에 나타낸 특징과 마찬가지이다.
<제 5 실시형태의 변형예 3>
도 25에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 5 실시형태의 변형예 3에 관한 측장 소자는 좌측 상단에 1점 쇄선으로 나타내는 제 1 개구부(조리개부), 좌측 하단에 1점 쇄선으로 나타내는 제 2 개구부, 우측 하단에 1점 쇄선으로 나타내는 제 3 개구부 및 우측 상단에 1점 쇄선으로 나타내는 제 4 개구부를 배치한 1화소에 4개의 개구부를 갖는 차광판(51)에 의해서 4개의 수광부의 위치를 정의한 록 인 픽셀이며, 4개의 수광부의 각각에 마련되는 4개의 포토 다이오드는 각각 독립된 마이크로 렌즈(25p, 25q, 25r, 25s)에서 집광된 광을 받는 점에서 도 20 및 도 24에 나타낸 구조와 마찬가지이다.
도 25의 좌측 상단에 배치한 제 1 개구부 및 좌측 하단에 배치한 제 1 개구부에 주목하면, 도 2∼도 4에 나타낸 단면도에 나타낸 것과 마찬가지로, 제 5 실시형태의 변형예 3에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 제 1 개구부에서 정의한 제 1 수광부의 위치에 있어서 화소 형성층(22)과의 접합 구조로 제 1 포토 다이오드를 구성하고, 제 2 개구부에서 정의한 제 2 수광부의 위치에 있어서 화소 형성층(22)과의 접합 구조로 제 2 포토 다이오드를 구성하도록 화소 형성층(22)의 상부에 선택적으로 배치되고, 또한, 제 1 및 제 2 수광부를 상하에 접속하고, 상하에 접속한 위치로부터 차광판(51)으로 차광된 위치를 우측방향으로 화소 형성층(22)의 상부를 전하 변조부 배치 영역으로서 연장하는 제 2 도전형(n형)의 표면 매립 영역(25r)을 구비하고 있다.
표면 매립 영역(25r)의 평면 패턴에 주목하면, 표면 매립 영역(25r)의 좌측의 평면 패턴은 좌측 상부로 연장하는 삼엽 형상의 제 1 수광 단부가 제 1 수광부를 향해 돌출하도록 배치되고, 표면 매립 영역(25r)의 좌측 하단으로 연장하는 삼엽 형상의 제 2 수광 단부가 제 2 수광부를 향해 돌출하도록 배치되어 있다. 「삼엽」은 2개의 슬릿에 의해 3개로 분열한 「중국단풍의 잎」과 같은 형상을 말한다.
한편, 표면 매립 영역(25r)의 우측의 평면 패턴은 표면 매립 영역(25r)의 우측 하부로 연장하는 삼엽 형상의 제 3 수광 단부가 제 3 수광부를 향해 돌출하도록 배치되고, 표면 매립 영역(25r)의 우측 상부로 연장하는 삼엽 형상의 제 4 수광 단부가 제 4 수광부를 향해 돌출하도록 배치되어 있다. 그 결과, 도 25의 평면 패턴의 우측에 있어서, 우측 하단에 배치한 제 3 개구부의 아래쪽에 정의된 제 3 수광부에서 화소 형성층(22)과의 접합 구조로 제 3 포토 다이오드를 구성하고, 우측 상단에 배치한 제 4 개구부의 아래쪽에 정의된 제 4 수광부에서 화소 형성층(22)과의 접합 구조로 제 4 포토 다이오드를 구성하고 있다.
도 25의 평면 패턴에 있어서 좌측의 제 1 및 제 2 수광부를 구성하는 2개의 삼엽의 패턴과, 우측의 제 3 및 제 4 수광부를 구성하는 2개의 삼엽의 패턴은 중앙에 있어서 좌우 방향으로 연장하는 전하 변조부 배치 영역에 의해서 서로 접속되어 있다. 즉, 제 5 실시형태의 변형예 3에 관한 측장 소자의 표면 매립 영역(25r)은 도 25에 나타낸 바와 같은 삼엽 형상의 제 1∼제 4 수광 단부를 제 1∼제 4 수광부에 각각 배치한 4륜생의 잎과 같은 평면 패턴이다.
도 25로부터 알 수 있는 바와 같이, 좌측 상부의 제 1 수광 단부로 되는 삼엽 형상의 점유 영역은 제 1 개구부의 면적을 대략 커버할 수 있는 크기로, 좌측 하부의 제 2 수광 단부로 되는 삼엽 형상의 점유 영역은 제 2 개구부의 면적을 대략 커버할 수 있는 크기로, 우측 하부의 제 3 수광 단부로 되는 삼엽 형상의 점유 영역은 제 3 개구부의 면적을 대략 커버할 수 있는 크기로, 우측 상부의 제 4 수광 단부로 되는 삼엽 형상의 점유 영역은 제 4 개구부의 면적을 대략 커버할 수 있는 크기로 각각 설정되어 있다.
단, 표면 매립 영역(25r)의 중앙부의 전하 변조부 배치 영역의 평면 패턴은 도 20 및 도 24에 나타낸 평면 패턴과 마찬가지로, 띠형상으로 수평 방향에 좌우로 연장하는 직사각형 영역이 아니라, 생선뼈형(피쉬본형)의 분기를 수직 방향으로 구비한 다각형의 형상이다. 즉, 표면 매립 영역(25r)은 표면 매립 영역(25r)이 구성하는 전하 변조부 배치 영역의 중앙에 있어서, 전하 변조부 배치 영역의 하측으로 평행하게 연장하는 제 1 분기 및 제 2 분기가 형성되고, 제 1 및 제 2 분기의 반대측으로 되는 전하 변조부 배치 영역의 상측에는 위쪽으로 연장하는 제 3 분기가 형성되어 있다.
도 25에 나타낸 전하 변조부 배치 영역의 중앙부의 제 1 분기 및 제 2 분기로 되는 볼록부의 선단부의 각각에는 n형이고 표면 매립 영역(25r)보다 고불순물 밀도의 제 1 전하 축적 영역(24h) 및 제 2 전하 축적 영역(24i)이 접속되고, 전하 변조부 배치 영역의 중앙부의 제 3 분기로 되는 볼록부의 선단부에는 n형이고 표면 매립 영역(25r)보다 고불순물 밀도의 제 3 전하 축적 영역(24l)이 접속되어 있다. 그리고, 제 5 실시형태의 변형예 3에 관한 측장 소자는 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)에 인접해서 각각 배치되고, 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)으로의 신호 전하의 전송을 제어하는 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)를 구비하고 있다.
또한, 제 5 실시형태의 변형예 3에 관한 측장 소자는 도 25의 좌측에서 제 1 및 제 2 포토 다이오드의 단부를 상하 방향으로 연결하는 Z자형의 제 1 및 제 2 분기 단부와, 우측에서 제 3 및 제 4 포토 다이오드를 상하 방향에 연결하는 Z자형의 제 3 및 제 4 분기 단부를 갖고, 4다리의 정(방정)형을 이루어 표면 매립 영역(25r)의 상부의 일부에 배치된 n형이고 표면 매립 영역(25r)보다 고불순물 밀도이고, 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)보다 저불순물 밀도의 가이드 영역(26g)을 구비하고 있다. 가이드 영역(26g)의 구조에 대해서는 도 24에 있어서 설명한 바와 같기 때문에 중복된 설명을 생략한다.
도 24에 나타낸 바와 마찬가지로. 제 5 실시형태의 변형예 3에 관한 측장 소자도 제 1 배출 드레인 영역(24g)에 인접해서 배치되고, 표면 매립 영역(25r)의 하부 방향으로 연장하는 새로운 볼록부를 경유해서 제 1 배출 드레인 영역(24g)을 향하는 전하의 배출을 제어하는 제 1 배출 제어 기구(31, 41q)와, 제 2 배출 드레인 영역(24f)에 인접해서 배치되고, 표면 매립 영역(25r)의 위방향으로 연장하는 새로운 볼록부를 경유해서 제 2 배출 드레인 영역(24f)을 향하는 전하의 배출을 제어하는 제 2 배출 제어 기구(31, 41p)와, 제 3 배출 드레인 영역(24j)에 인접해서 배치되고, 표면 매립 영역(25r)의 아래쪽 방향으로 연장하는 새로운 볼록부를 경유해서 제 3 배출 드레인 영역(24j)을 향하는 전하의 배출을 제어하는 제 3 배출 제어 기구(31, 41r)와, 제 4 배출 드레인 영역(24k)에 인접해서 배치되고, 표면 매립 영역(25r)의 위방향으로 연장하는 새로운 볼록부를 경유해서 제 4 배출 드레인 영역(24k)을 향하는 전하의 배출을 제어하는 제 4 배출 제어 기구(31, 41s)를 더 구비하므로, 제 1 배출 드레인 영역(24g), 제 2 배출 드레인 영역(24f) 또는 제 3 배출 드레인 영역(24j), 제 4 배출 드레인 영역(24k)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 42h), 제 2 전송 제어 기구(31, 44h) 및 제 3 전송 제어 기구(31, 43h)를 구비한 전하 변조부측으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
이상과 같이, 제 5 실시형태의 변형예 3에 관한 측장 소자에 의하면, 삼엽 형상의 복수의 포토 다이오드를 화소의 주변부에 방사상으로 배치하고, 화소의 중앙의 공통으로 되는 부분을 통합함으로써, 제 1 실시형태에 관한 측장 소자보다 또한 고속 응답과 고감도화(전하 수집 효율의 향상)를 도모할 수 있다. 또, 제 5 실시형태의 변형예 3에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로 해서, 동일한 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고, 고감도 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
(제 6 실시형태)
도 26에 주요부의 개략을 상면측에서 본 평면도를 나타내는 바와 같이, 본 발명의 제 6 실시형태에 관한 측장 소자는 좌측 상단에 1점 쇄선으로 나타내는 제 1 개구부(조리개부), 좌측 하단에 1점 쇄선으로 나타내는 제 2 개구부, 우측 하단에 1점 쇄선으로 나타내는 제 3 개구부 및 우측 상단에 1점 쇄선으로 나타내는 제 4 개구부를 배치한, 1화소에 4개의 개구부를 갖는 차광판(51)에 의해서 4개의 수광부의 위치를 정의한 록 인 픽셀이며, 4개의 수광부의 각각에 마련되는 4개의 포토 다이오드는 각각 독립된 마이크로 렌즈(25p, 25q, 25r, 25s)에서 집광된 광을 받는 점에서는 도 20, 도 24 및 도 25에 나타낸 구조와 마찬가지이다.
도 26의 좌측 상단에 나타낸 제 1 개구부에서 정의한 제 1 수광부의 위치에는 도 2∼도 4에 나타낸 단면도에 나타낸 것과 마찬가지로, 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 이 화소 형성층(22)과의 접합 구조로 제 1 포토 다이오드를 구성하는 제 2 도전형(n형)의 표면 매립 영역의 수광 단부(제 1 수광 단부)(25s1)가 삼엽 형상으로 배치되어 있다. 좌측 하단에 나타낸 제 2 개구부에서 정의된 제 2 수광부의 위치에는 화소 형성층(22)과, 이 화소 형성층(22)과의 접합 구조로 제 2 포토 다이오드를 구성하는 n형의 표면 매립 영역의 수광 단부(제 2 수광 단부)(25s2)가 삼엽 형상으로 배치되어 있다.
한편, 우측 하단에 나타낸 제 3 개구부의 아래쪽에 정의된 제 3 수광부의 위치에는 화소 형성층(22)과, 이 화소 형성층(22)과의 접합 구조로 제 3 포토 다이오드를 구성하는 n형의 표면 매립 영역의 수광 단부(제 3 수광 단부)(25s3)가 삼엽 형상으로 배치되고, 우측 상단에 나타낸 제 4 개구부의 아래쪽에 정의된 제 4 수광부의 위치에는 화소 형성층(22)과, 이 화소 형성층(22)과의 접합 구조로 제 4 포토 다이오드를 구성하는 n형의 표면 매립 영역의 수광 단부(제 4 수광 단부)(25s4)가 삼엽 형상으로 배치되어 있다. 여기서 삼엽 형상의 제 1 수광 단부(25s1), 제 2 수광 단부(25s2), 제 3 수광 단부(25s3) 및 제 4 수광 단부(25s4)는 서로 독립된 반도체 영역이 아니라, 공통의 화소 형성층(22)의 상부에 평면 패턴으로서는 X자형으로 매립된 n형의 전하 변조부 배치 영역을 통해 일체의 영역으로서 형성되어 있다. 즉, 제 6 실시형태에 관한 측장 소자의 표면 매립 영역(25s1, 25s2, 25s3, 25s4)은 도 26에 나타낸 바와 같은 삼엽 형상의 제 1∼제 4 수광 단부(25s1, 25s2, 25s3, 25s4))를 제 1∼제 4 수광부에 각각 방사상으로 배치한 4륜생의 잎과 같은 평면 패턴으로 되어 있다.
도 26으로부터 알 수 있는 바와 같이, 좌측 상부의 제 1 수광 단부(25s1)로 되는 삼엽 형상의 점유 영역은 제 1 개구부의 면적을 대략 커버할 수 있는 크기로, 좌측 하부의 제 2 수광 단부(25s2)로 되는 삼엽 형상의 점유 영역은 제 2 개구부의 면적을 대략 커버할 수 있는 크기로, 우측 하부의 제 3 수광 단부(25s3)로 되는 삼엽 형상의 점유 영역은 제 3 개구부의 면적을 대략 커버할 수 있는 크기로, 우측 상부의 제 4 수광 단부(25s4)로 되는 삼엽 형상의 점유 영역은 제 4 개구부의 면적을 대략 커버할 수 있는 크기로 각각 설정되어 있다.
단, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 중앙부의 전하 변조부 배치 영역의 평면 패턴의 도시를 생략하고 있지만, 중앙부의 전하 변조부 배치 영역은 단순한 X자형이 아닌, 2회 날개형상 복엽의 패턴으로 가지를 갖는 복잡한 형상이다. 「2회 날개형상 복엽」은 「타라노키」의 잎과 같이 새의 날개형상에 분기를 갖는 프랙탈 도형이다. 즉, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)은 큰 X자와 작은 X자를 중심을 일치시켜 45 ° 어긋나게 해서 겹친 형상을 이루고 있다. 작은 X자는 45 ° 회전하고 있으므로 사방으로 볼록부를 구성한 +의 형상으로 되고, +의 형상의 볼록부 세로봉의 상측 단부에는 n형이고 표면 매립 영역(25s1, 25s2, 25s3, 25s4)보다 고불순물 밀도의 제 1 전하 축적 영역(24r)이 접속되고, +의 형상의 볼록부 세로봉의 하측 단부에는 n형이고 표면 매립 영역(25s1, 25s2, 25s3, 25s4)보다 고불순물 밀도의 제 3 전하 축적 영역(24p)이 접속되어 있다. 또, +의 형상의 볼록부 가로봉의 좌측 단부에는 n형이고 표면 매립 영역(25s1, 25s2, 25s3, 25s4)보다 고불순물 밀도의 제 2 전하 축적 영역(24o)이 접속되어 있다. 또한, +의 형상의 볼록부 가로봉의 우측 단부에는 n형이고 표면 매립 영역(25s1, 25s2, 25s3, 25s4)보다 고불순물 밀도의 중심부 배출 드레인 영역(24q)이 접속되어 있다.
표면 매립 영역(25s1, 25s2, 25s3, 25s4)을 구성하는 큰 X자의 좌측 상부 방향으로 연장하는 전하 변조부 배치 영역의 제 1 수광 단부(25s1)측에는 전하 변조부 배치 영역에 직교하는 방향으로 양측에 볼록부(가지부)가 마련되고, 양측의 볼록부의 선단에는 각각 상측 제 1 배출 드레인 영역(24m1a) 및 하측 제 1 배출 드레인 영역(24m1b)이 접속되어 있다. 큰 X자의 좌측 하부 방향으로 연장하는 전하 변조부 배치 영역의 제 2 수광 단부(25s2)측에는 전하 변조부 배치 영역에 직교하는 방향으로 양측에 볼록부(가지부)가 마련되고, 양측의 볼록부의 선단에는 각각 상측 제 2 배출 드레인 영역(24m2a) 및 하측 제 2 배출 드레인 영역(24m2b)이 접속되어 있다. 큰 X자의 우측 하부 방향으로 연장하는 전하 변조부 배치 영역의 제 3 수광 단부(25s3)측에는 전하 변조부 배치 영역에 직교하는 방향으로 양측에 볼록부(가지부)가 마련되고, 양측의 볼록부의 선단에는 각각 하측 제 3 배출 드레인 영역(24m3a) 및 하측 제 3 배출 드레인 영역(24m3b)이 접속되어 있다. 큰 X자의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역의 제 1 수광 단부(25s4)측에는 전하 변조부 배치 영역에 직교하는 방향으로 양측에 볼록부(가지부)가 마련되고, 양측의 볼록부의 선단에는 각각 하측 제 4 배출 드레인 영역(24m4a) 및 상측 제 4 배출 드레인 영역(24m4b)이 접속되어 있다.
그리고, 제 6 실시형태에 관한 측장 소자는 제 1 전하 축적 영역(24r), 제 2 전하 축적 영역(24o) 및 제 3 전하 축적 영역(24p)에 인접해서 각각 배치되고, 제 1 전하 축적 영역(24r), 제 2 전하 축적 영역(24o) 및 제 3 전하 축적 영역(24p)으로의 신호 전하의 전송을 제어하는 제 1 전송 제어 기구(31, 48), 제 2 전송 제어 기구(31, 45) 및 제 3 전송 제어 기구(31, 46)를 구비하고 있다.
또한, 제 6 실시형태에 관한 측장 소자는 도 26에 나타내는 바와 같이, 큰 X과 작은 X자를 중심을 일치시켜 45 °어긋나서 겹친 형상으로, n형이고 표면 매립 영역(25s1, 25s2, 25s3, 25s4)보다 고불순물 밀도이고, 제 1 전하 축적 영역(24r), 제 2 전하 축적 영역(24o) 및 제 3 전하 축적 영역(24p)보다 저불순물 밀도의 가이드 영역(26h)을 구비하고 있다. 가이드 영역(26h)은 도시를 생략하고 있지만, 도 2의 (a), 도 3의 (a), 도 4의 (a) 및 도 5의 (a)에 나타낸 단면도와 마찬가지로, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 상부의 일부에 매립되어 있다. 큰 X자의 좌측 상부로 연장하는 가이드 영역(26h)의 경사봉은 봉의 굵기가 외주측의 제 1 수광 단부(25s1)측으로부터 X의 중앙으로 내려감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다. 또, 큰 X자의 좌측 하부로 연장하는 경사봉은 봉의 굵기가 외주측의 제 2 수광 단부(25s2)측으로부터 X자의 중앙으로 올라감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차 형상을 이루고 있다. 또, 큰 X자의 우측 하부로 연장하는 경사봉은 봉의 굵기가 외주측의 제 3 수광 단부(25s3)측으로부터 X자의 중앙으로 올라감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차 형상을 이루고, 큰 X자의 우측 상부로 연장하는 경사봉은 봉의 굵기가 외주측의 제 4 수광 단부(25s4)측으로부터 X의 중앙으로 내려감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차 형상을 이루고 있다.
제 6 실시형태에 관한 측장 소자에서는 가이드 영역(26h)의 평면 패턴에 있어서의 X자의 각 봉의 굵기를 중앙을 향함에 따라 점차 끝이 확대되는 형상이 되도록 하고 있으므로, 공핍화된 X자의 각 봉의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 할 수 있다. 이 때문에, 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 수광부에서도, 신호 전하로서의 광전자를 외주측으로부터 X자의 각 봉의 긴쪽 방향을 따라 고속으로 가이드 영역(26h) 중을 중앙을 향해 이동시킬 수 있다.
제 6 실시형태에 관한 측장 소자는 X자의 좌측 상부 방향으로 연장하는 전하 변조부 배치 영역을 따라 상측 제 1 배출 드레인 영역(24m1a)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 좌측 상부 방향으로 연장하는 전하 변조부 배치 영역으로부터 우측 상부 방향으로 연장하는 볼록부를 경유해서 상측 제 1 배출 드레인 영역(24m1a)을 향하는 전하의 배출을 제어하는 상측 제 1 배출 제어 기구(31, 41t1a)와, X자의 좌측 상부 방향으로 연장하는 전하 변조부 배치 영역을 따라 하측 제 1 배출 드레인 영역(24m1b)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 좌측 상부 방향으로 연장하는 전하 변조부 배치 영역으로부터 좌측 하부 방향으로 연장하는 볼록부를 경유해서 하측 제 1 배출 드레인 영역(24m1b)을 향하는 전하의 배출을 제어하는 하측 제 1 배출 제어 기구(31, 41t1b)를 구비한다.
또, X자의 좌측 하부 방향으로 연장하는 전하 변조부 배치 영역을 따라 상측 제 2 배출 드레인 영역(24m2a)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 좌측 하부 방향으로 연장하는 전하 변조부 배치 영역으로부터 좌측 상부 방향으로 연장하는 볼록부를 경유해서 상측 제 2 배출 드레인 영역(24m2a)을 향하는 전하의 배출을 제어하는 상측 제 2 배출 제어 기구(31, 41t2a)와, X자의 좌측 하부 방향으로 연장하는 전하 변조부 배치 영역을 따라 하측 제 2 배출 드레인 영역(24m2b)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 좌측 하부 방향으로 연장하는 전하 변조부 배치 영역으로부터 우측 하부 방향으로 연장하는 볼록부를 경유해서 하측 제 2 배출 드레인 영역(24m2b)을 향하는 전하의 배출을 제어하는 하측 제 2 배출 제어 기구(31, 41t2b)를 구비한다.
또한, X자의 우측 하부 방향으로 연장하는 전하 변조부 배치 영역을 따라 하측 제 3 배출 드레인 영역(24m3a)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 우측 하부 방향으로 연장하는 전하 변조부 배치 영역으로부터 좌측 하부 방향으로 연장하는 볼록부를 경유해서 하측 제 3 배출 드레인 영역(24m3a)을 향하는 전하의 배출을 제어하는 하측 제 3 배출 제어 기구(31, 41t3a)와, X자의 우측 하부 방향으로 연장하는 전하 변조부 배치 영역을 따라 상측 제 3 배출 드레인 영역(24m3b)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 우측 하부 방향으로 연장하는 전하 변조부 배치 영역으로부터 우측 상부 방향으로 연장하는 볼록부를 경유해서 상측 제 3 배출 드레인 영역(24m3b)을 향하는 전하의 배출을 제어하는 상측 제 3 배출 제어 기구(31, 41t3b)를 구비한다.
또한, X자의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역을 따라 하측 제 4 배출 드레인 영역(24m4a)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역으로부터 우측 하부 방향으로 연장하는 볼록부를 경유해서 하측 제 4 배출 드레인 영역(24m4a)을 향하는 전하의 배출을 제어하는 하측 제 4 배출 제어 기구(31, 41t4a)와, X자의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역을 따라 상측 제 4 배출 드레인 영역(24m4b)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역으로부터 좌측 상부 방향으로 연장하는 볼록부를 경유해서 상측 제 4 배출 드레인 영역(24m4b)을 향하는 전하의 배출을 제어하는 상측 제 4 배출 제어 기구(31, 41t4b)를 구비한다.
또한, X자의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역을 따라 하측 제 4 배출 드레인 영역(24m4a)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역으로부터 우측 하부 방향으로 연장하는 볼록부를 경유해서 하측 제 4 배출 드레인 영역(24m4a)을 향하는 전하의 배출을 제어하는 하측 제 4 배출 제어 기구(31, 41t4a)와, X자의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역을 따라 상측 제 4 배출 드레인 영역(24m4b)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 우측 상부 방향으로 연장하는 전하 변조부 배치 영역으로부터 좌측 상부 방향으로 연장하는 볼록부를 경유해서 상측 제 4 배출 드레인 영역(24m4b)을 향하는 전하의 배출을 제어하는 상측 제 4 배출 제어 기구(31, 41t4b)를 구비한다.
또한, +의 볼록부 가로봉의 좌측 단부에 마련된 중심부 배출 드레인 영역(24q)에 인접해서 배치되고, 표면 매립 영역(25s1, 25s2, 25s3, 25s4)으로부터 +의 볼록부 가로봉을 경유해서 중심부 배출 드레인 영역(24q)을 향하는 전하의 배출을 제어하는 중심부 배출 제어 기구(31, 47)도 구비하고 있다.
제 6 실시형태에 관한 측장 소자는 상술한 상측 제 1 배출 제어 기구(31, 41t1a), 하측 제 1 배출 제어 기구(31, 41t1b), 상측 제 2 배출 제어 기구(31, 41t2a), 하측 제 2 배출 제어 기구(31, 41t2b), 하측 제 3 배출 제어 기구(31, 41t3a), 상측 제 3 배출 제어 기구(31, 41t3b), 하측 제 4 배출 제어 기구(31, 41t4a), 상측 제 4 배출 제어 기구(31, 41t4b), 하측 제 4 배출 제어 기구(31, 41t4a), 상측 제 4 배출 제어 기구(31, 41t4b), 중심부 배출 제어 기구(31, 47)에 의해서, 상측 제 1 배출 드레인 영역(24m1a), 하측 제 1 배출 드레인 영역(24m1b), 상측 제 2 배출 드레인 영역(24m2a), 하측 제 2 배출 드레인 영역(24m2b), 하측 제 3 배출 드레인 영역(24m3a), 하측 제 3 배출 드레인 영역(24m3b), 하측 제 4 배출 드레인 영역(24m4a), 상측 제 4 배출 드레인 영역(24m4b) 중심부 배출 드레인 영역(24q)으로의 광 전하의 배출과, 제 1 전송 제어 기구(31, 48), 제 2 전송 제어 기구(31, 45) 및 제 3 전송 제어 기구(31, 46)에 의한 제 1 전하 축적 영역(24r), 제 2 전하 축적 영역(24o) 및 제 3 전하 축적 영역(24p)으로의 광 전하의 수송의 전환 제어를 실행할 수 있다.
1화소 내부에 제 1 포토 다이오드 Dij1, 제 2 포토 다이오드 Dij2, 제 3 포토 다이오드 Dij3 및 제 4 포토 다이오드 Dij4의 4개의 포토 다이오드를 갖는 제 6 실시형태에 관한 측장 소자의 등가 회로 표현을 도 27에 나타낸다. 도 27의 중앙부에 기재한 제 1 전송 제어 기구(31, 48)로서의 제 1 전송 트랜지스터 Q1T, 제 2 전송 제어 기구(31, 45)로서의 제 2 전송 트랜지스터 Q2T 및 제 3 전송 제어 기구(31, 46)로서의 제 3 전송 트랜지스터 Q3T의 3개의 트랜지스터의 병렬 회로로 제 6 실시형태에 관한 측장 소자의 4개의 포토 다이오드에 공통의 전하 변조부를 구성하고 있다.
그리고, 도 27의 좌단측에 기재한 제 1 포토 다이오드 Dij1, 제 2 포토 다이오드 Dij2, 제 3 포토 다이오드 Dij3 및 제 4 포토 다이오드 Dij4로부터 「공통의 전하 변조부」에 이르는 정전 유도 채널부가 파선을 포함한 회로 구성으로서 나타나 있다.
좌측의 최상단에는 자기의 게이트가 접지된 2개의 제 1 접합형 전계 효과 트랜지스터 Qp11 및 Qp12로 정전 유도 채널부를 나타내고 있다. 직렬 접속한 2개의 제 1 접합형 전계 효과 트랜지스터 Qp11 및 Qp12의 중간 탭에 전하 배출용 제 1 전하 배출 MOS 트랜지스터 QD1의 소스 단자가 접속되고, 제 1 전하 배출 MOS 트랜지스터 QD1의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다. 도 27 중의 좌측의 최상단의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 27에 있어서, 제 1 포토 다이오드 Dij1에서 발생한 광전자는 상측 제 1 배출 제어 기구(31, 41t1a) 및 하측 제 1 배출 제어 기구(31, 41t1b)를 각각 구성하는 배출 게이트 전극(41t1a) 및 배출 게이트 전극(41t1b)의 각각에 인가하는 전압 GD1=L이면, 공통의 전하 변조부에 신호 전하로서 즉시 도달한다.
2단째에는 자기의 게이트가 접지된 2개의 제 2 접합형 전계 효과 트랜지스터 QP21 및 QP22로 정전 유도 채널부를 나타내고 있다. 직렬 접속한 2개의 제 2 접합형 전계 효과 트랜지스터 QP21 및 QP22의 중간 탭에 전하 배출용의 제 1 전하 배출 MOS 트랜지스터 QD2의 소스 단자가 접속되고, 제 2 전하 배출 MOS 트랜지스터 QD2의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다. 도 27 중의 좌측의 2단째의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 27에 있어서, 제 2 포토 다이오드 Dij2에서 발생한 광전자는 상측 제 2 배출 제어 기구(31, 41t2a) 및 하측 제 2 배출 제어 기구(31, 41t2b)를 각각 구성하는 배출 게이트 전극(41t2a) 및 배출 게이트 전극(41t2b)의 각각에 인가하는 전압 GD2=L이면, 공통의 전하 변조부에 신호 전하로서 즉시 도달한다.
3단째에는 자기의 게이트가 접지된 2개의 제 3 접합형 전계 효과 트랜지스터 Qp31 및 Qp32로 정전 유도 채널부를 나타내고 있다. 직렬 접속한 2개의 제 3 접합형 전계 효과 트랜지스터 Qp31 및 Qp32의 중간 탭에 전하 배출용의 제 3 전하 배출 MOS 트랜지스터 QD3의 소스 단자가 접속되고, 제 3 전하 배출 MOS 트랜지스터 QD3의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다. 도 27 중의 좌측의 3단째의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 27에 있어서, 제 3 포토 다이오드 Dij3에서 발생한 광전자는 하측 제 3 배출 제어 기구(31, 41t3a) 및 상측 제 3 배출 제어 기구(31, 41t3b)를 각각 구성하는 배출 게이트 전극(41t3a) 및 배출 게이트 전극(41t3b)의 각각에 인가하는 전압 GD3=L이면, 공통의 전하 변조부에 신호 전하로서 즉시 도달한다.
최하단에는 자기의 게이트가 접지된 2개의 제 4 접합형 전계 효과 트랜지스터 Qp41 및 Qp42로 정전 유도 채널부를 나타내고 있다. 직렬 접속한 2개의 제 4 접합형 전계 효과 트랜지스터 Qp41 및 Qp42의 중간 탭에 전하 배출용의 제 4 전하 배출 MOS 트랜지스터 QD4의 소스 단자가 접속되고, 제 4 전하 배출 MOS 트랜지스터 QD4의 드레인 단자가 고전위의 전원 VDD에 접속되어 있다. 도 27 중의 좌측의 최하단의 파선부는 반도체 영역 중에서의 접속을 위해, 공핍화에 의한 전계에 의해서 고속으로 전자가 흐르는 경로인 것을 의미하고 있다. 도 27에 있어서, 제 4 포토 다이오드 Dij4에서 발생한 광전자는 하측 제 4 배출 제어 기구(31, 41t4a) 및 상측 제 4 배출 제어 기구(31, 41t4b)를 각각 구성하는 배출 게이트 전극(41t4a) 및 배출 게이트 전극(41t4b)의 각각에 인가하는 전압 GD4=L이면, 공통의 전하 변조부에 신호 전하로서 즉시 도달한다.
등가 회로 표시로서는 공통의 전하 변조부를 구성하고 있는 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 한쪽의 단부가 병렬 회로를 구성하고 있는 제 1 접합형 전계 효과 트랜지스터 Qp12, 제 2 접합형 전계 효과 트랜지스터 QP22, 제 3 접합형 전계 효과 트랜지스터 Qp32 및 제 4 접합형 전계 효과 트랜지스터 Qp42에 접속된 회로 구성으로 된다.
즉, 제 1 접합형 전계 효과 트랜지스터 Qp12, 제 2 접합형 전계 효과 트랜지스터 QP22, 제 3 접합형 전계 효과 트랜지스터 Qp32 및 제 4 접합형 전계 효과 트랜지스터 Qp42의 각각의 출력단은 병렬 회로로서 배열된 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T 및 중앙 배출 트랜지스터 QDD의 각각의 입력단으로 되는 한쪽의 단부에 접속된 회로 구성으로 된다.
그리고, 제 1 전송 트랜지스터 Q1T, 제 2 전송 트랜지스터 Q2T 및 제 3 전송 트랜지스터 Q3T의 각각의 다른쪽의 단부는 노드 D1로서의 제 1 전하 축적 영역(24r), 노드 D2로서의 제 2 전하 축적 영역(24o) 및 노드 D3으로서의 제 3 전하 축적 영역(24p)에 접속되는 회로 구성으로 되므로, 제 1 전송 게이트 전극(48), 제 2 전송 게이트 전극(45), 제 3 전송 게이트 전극(46)의 어느 1개에 중간 전위(M)의 전압, 다른 2개에 저위 전위(L)의 전압을 인가함으로써 제 1 전하 축적 영역(24r), 제 2 전하 축적 영역(24o), 제 3 전하 축적 영역(24p)의 어느 하나에 광전자를 신호 전하로서 전송한다.
3개의 노드 D1, D2, D3에는 전하 축적용의 캐패시터 C1, C2, C3이 접속되어 있다. 이 캐패시터 C1, C2, C3은 전압 의존성을 저감하기 위해, 임계값 전압을 부 전압으로 설정한 공핍 모드의 MOS 캐패시터를 이용하는 것이 적합하다. 제 1 노드 D1에는 제 1 노드 D1의 전하량의 변화에 수반하는 전위 변화를 읽어내기 위한 소스 폴로워 회로를 구성하는 제 1 증폭 트랜지스터 Q1A의 게이트 단자에 접속되고, 제 1 노드 D1에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 1 리세트 트랜지스터 Q1R이 접속되어 있다. 또, 제 1 증폭 트랜지스터 Q1A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 1 선택 트랜지스터 Q1S가 접속되고, 제 1 선택 트랜지스터 Q1S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
마찬가지로, 제 2 노드 D2에는 제 2 노드 D2의 전하량의 변화에 수반하는 전위 변화를 읽어내기 위한 소스 폴로워 회로를 구성하는 제 2 증폭 트랜지스터 Q2A의 게이트 단자에 접속되고, 제 2 노드 D2에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 2 리세트 트랜지스터 Q2R이 접속되어 있다. 또, 제 2 증폭 트랜지스터 Q2A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 2 선택 트랜지스터 Q2S가 접속되고, 제 2 선택 트랜지스터 Q2S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다. 또한, 제 3 노드 D3에는 제 3 노드 D3의 전하량의 변화에 수반하는 전위 변화를 읽어내기 위한 소스 폴로워 회로를 구성하는 제 3 증폭 트랜지스터 Q3A의 게이트 단자에 접속되고, 제 3 노드 D3에는 또한 신호의 리드 후, 신호 전하를 초기화하기 위해, 제 3 리세트 트랜지스터 Q3R이 접속되어 있다. 또, 제 3 증폭 트랜지스터 Q3A의 소스 단자에는 리드 화소 선택용의 스위치로서의 제 3 선택 트랜지스터 Q3S가 접속되고, 제 3 선택 트랜지스터 Q3S의 출력은 수직 방향으로 달리는 신호 리드선에 접속되어 있다.
제 6 실시형태에 관한 측장 소자로부터의 신호의 읽어냄 방법으로서는 도 27과 같이, 3개의 신호 리드선을 3개 달리게 하여, 병렬로 읽어내는 방법이라도 좋고, 도 11에 나타낸 회로 구성과 마찬가지로, 신호 리드선을 1개로 해서 선택 신호 SL1, SL2, SL3에 의한 스위치를 차례로 온으로 하고, 시계열 신호로서 읽어내는 방법이라도 좋다.
제 6 실시형태에 관한 측장 소자 및 고체 촬상 장치에 의하면, 제 1 포토 다이오드 Dij1, 제 2 포토 다이오드 Dij2, 제 3 포토 다이오드 Dij3 및 제 4 포토 다이오드 Dij4의 4개소의 포토 다이오드에서 각각 수광하고, 화소의 중앙에 배치한 공통의 전하 변조부에서 각각 전하 변조를 받은 후의 신호를 전하로서 가산하고, 신호의 증강을 도모할 수 있다.
이상과 같이, 화소 면적이 큰 고체 촬상 장치(이미지 센서)의 경우, 1개의 수광 영역에서는 충분한 고속의 응답을 할 수 없는 경우에는 제 1 실시형태에 관한 측장 소자로 예시한 구조를 기본으로 하여, 제 6 실시형태에 관한 측장 소자의 구조와 같이, 다수의 포토 다이오드를 화소의 주변부에 배치하고, 화소의 중앙의 공통으로 되는 부분을 통합함으로써, 제 1 실시형태에 관한 측장 소자와 등가인 기능을 강화해서 실현되고, 또한 고속 응답과 고감도화(전하 수집 효율의 향상)를 도모할 수 있다.
제 1 실시형태에서 설명한 식 (4) 또는 식 (8)을 이용하는 것에 의해, 제 6 실시형태에 관한 측장 소자는 광 비행 시간 측정에 바람직한 기능을 갖고 있는 것을 알 수 있다. 이 때문에, 제 6 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로서, 동일 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고 고감도 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
특히, 제 1∼제 5 실시형태에 관한 측장 소자와 마찬가지로, 제 6 실시형태에 관한 측장 소자에 있어서도, X자형 전하 변조부 배치 영역의 4개의 단부로부터 중앙의 전하 변조부에 이르는 정전 유도 채널부를 충분한 길이로 하고, 전하 변조부를 차광판(51)에 의해서 광 실드하고 있으므로, 단시간 펄스를 이용하여 배경광의 영향을 경감하는데 있어서 큰 효과가 있다.
또한, 제 6 실시형태에 관한 측장 소자에서는 편의상, 화소의 주변부의 4개소의 포토 다이오드에서 각각 수광하고, 화소의 중앙에 배치한 공통의 전하 변조부에서 각각 전하 변조를 받은 후의 신호를 전하로서 가산하고, 신호의 증강을 도모하는 경우에 대해 예시적으로 설명했지만, 화소 면적의 크기나 요구되는 응답 속도나 감도 등에 따라, 화소의 주변부에 배치하는 포토 다이오드의 개수는 2개소라도 좋고, 6개소나 8개소 등 다른 개수라도 상관없다.
이상과 같이, 제 6 실시형태에 관한 측장 소자에 의하면, 삼엽 형상의 복수의 포토 다이오드를 화소의 주변부에 방사상으로 배치하고, 화소의 중앙의 공통으로 되는 부분을 통합함으로써, 제 1 실시형태에 관한 측장 소자보다 또한 고속 응답과 고감도화(전하 수집 효율의 향상)를 도모할 수 있다. 또, 제 6 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로서, 동일 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고 고감도 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
(제 7 실시형태)
본 발명의 제 7 실시형태에 관한 측장 소자는 도 28에 1점 쇄선으로 나타내는 개구부(조리개부)를 갖는 차광판(51)에 의해서 수광부의 위치를 정의한 록 인 픽셀이다. 도 28의 평면도, 도 29의 (a) 및 도 30의 (a)의 단면도에 나타내는 바와 같이, 제 7 실시형태에 관한 측장 소자는 제 1 도전형(p형)의 반도체로 이루어지는 화소 형성층(22)과, 개구부(조리개부)를 갖고, 이 개구부의 아래쪽의 화소 형성층(22)에 수광부의 위치를 정의하도록, 화소 형성층(22)의 위쪽에 배치된 차광판(51)과, 수광부에 있어서, 화소 형성층(22)과의 접합 구조로 포토 다이오드를 구성하도록, 화소 형성층(22)의 상부에 선택적으로 배치하고, 또한 수광부의 위치로부터 차광판(51)으로 차광된 복수의 위치까지 도달하도록, 화소 형성층(22)의 상부를 연장해서 선단측이 T자형의 분기 형상을 이루도록 복수의 볼록부를 구성하는 제 2 도전형(n형)의 표면 매립 영역(62)과, 볼록부의 선단부에 각각 접속되고, n형이고 표면 매립 영역(62)보다 고불순물 밀도의 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)과, 볼록부의 각각에, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)에 인접해서 각각 배치되고, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)으로의 신호 전하의 전송을 제어하는 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)와, 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하도록, 표면 매립 영역(62)의 상부의 일부에 배치된 n형이고 표면 매립 영역(62)보다 고불순물 밀도이고, 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)보다 저불순물 밀도의 가이드 영역(63, 64)을 구비하여, 록 인 픽셀을 구성하고 있는 점에서, 개략으로서는 제 1 실시형태에 관한 측장 소자와 기본적으로 마찬가지의 구조이다.
그러나, 도 28에 나타내는 바와 같이, 제 7 실시형태에 관한 측장 소자를 구성하고 있는 표면 매립 영역(62)이 수광부의 위치에 있어서, 평면 패턴상, 가이드 영역(63, 64)을 둘러싸도록 역 U자형으로 국소적으로 마련된 평면 형상을 갖는 점에서, 제 1 실시형태에 관한 측장 소자의, 수광부의 위치에 있어서의 포크의 형상(제 7 실시형태에 있어서 「포크의 형상」을 「E자형」으로도 함)의 표면 매립 영역(25)과는 구체적인 구조가 다르다. 표면 매립 영역(62)의 평면 패턴의, 도 28의 상하 방향에 직교하는 방향에서 측정한 폭은 도 28의 지면의 위쪽에서 아래쪽으로 감에 따라, 다단의 단차(스텝)를 이루어 점차 끝이 확대되도록 퍼진다. 즉, 표면 매립 영역(62)의 평면 패턴의 외측의 형상은 역 U자형으로 근사할 수 있는 포락선을 구성하고 있다.
또한, 도 28, 도 29의 (a) 및 도 30의 (a)에 나타내는 바와 같이, 가이드 영역(63, 64)이 보조 가이드 영역(63)과 보조 가이드 영역(63)의 내측의 주 가이드 영역(64)의 2층 구조(복합 구조)를 이루고 있는 점에서, 제 1 실시형태에 관한 가이드 영역(26a)의 단일적인 구조와는 다르다. 제 7 실시형태에 관한 측장 소자의 가이드 영역(63, 64)의 보조 가이드 영역(63)은 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 다른쪽의 단부가 제 1 전송 제어 기구(31, 42), 제 2 전송 제어 기구(31, 44) 및 제 3 전송 제어 기구(31, 43)를 향하는 n(n2)형으로 표면 매립 영역보다 고불순물 밀도의 반도체 영역이다. 한편, 주 가이드 영역(64)은 보조 가이드 영역(63)에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 전송 제어 기구의 적어도 일부까지 도달하는 n(n3)형으로 보조 가이드 영역(63)보다 고불순물 밀도의 반도체 영역이다. 주 가이드 영역(64)은 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d) 및 제 3 전하 축적 영역(24c)보다 저불순물 밀도의 반도체 영역이다.
즉, 제 7 실시형태에 관한 측장 소자에서는 표면 매립 영역(62)의 중앙부에, 표면 매립 영역(62)보다 고불순물 밀도의 보조 가이드 영역(63)을 마련하고 있다. 보조 가이드 영역(63)이 표면 매립 영역(62)으로부터 주 가이드 영역(64)으로 신호 전하를 보내는 것에 의해, 표면 매립 영역(62)의 신호 전하가 주 가이드 영역(64)으로 이동하기 쉽게 하고 있다. 수광부의 위치에 있어서의 보조 가이드 영역(63)의 평면 패턴의 상부측의 외형선은 도 28의 상하 방향에 직교하는 방향에서 측정한 폭이 도 28의 지면의 위쪽에서 아래쪽으로 감에 따라, 다단의 단차(스텝) 형상을 이루어 점차 끝이 확대되도록 퍼지는 역 V자로 근사할 수 있는 포락선을 구성하고 있다.
주 가이드 영역(64)은 보조 가이드 영역(63)에 의해 보내진 신호 전하를 또한 전하 변조부의 좁은 전송로(전송 채널)로 보내기 위한 반도체 영역으로 된다. 주 가이드 영역(64)의 평면 패턴에 있어서의 형상은 도 28에 나타내는 바와 같이, 주 가이드 영역(64)의 긴쪽 방향(도 28의 상하 방향)에 직교하는 방향에서 측정한 폭이 도 28의 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되도록 퍼지는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다.
도 28에 나타내는 바와 같이 불순물 밀도가 다른 n형의 반도체 영역을 3단으로 하면, 화소 사이즈가 10㎛ 스퀘어 이상 등의 매우 큰 포토 다이오드라도, 모든 영역에서 전위 경사가 커지고, 전계를 크게 할 수 있으며, 고속화할 수 있다. 즉, 도 28의 평면도 및 도 29의 (b)에 나타낸 전위 분포도로부터 알 수 있는 바와 같이, 발생한 캐리어의 이동지로 되는 표면 매립 영역(62)의 전위 분포의 가장 바닥이 되는 곳을 보조 가이드 영역(63)의 선단부측을 배치하고 있다. 그리고, 평면 패턴상, 이 보조 가이드 영역(63)의 내부로 되는 위치에, 보조 가이드 영역(63)보다 폭이 가늘어지는 바와 같은 토폴러지로 주 가이드 영역(64)의 선단부가 배치되어 있다. 보조 가이드 영역(63)의 선단부측에 가까운 위치에, 보조 가이드 영역(63)의 선단부로부터 일정한 거리를 두고, 주 가이드 영역(64)이 접촉하고 있으므로, 모든 영역에서 전위 경사가 커지고, 전계를 크게 할 수 있으며, 측장 소자의 고속 동작을 실현할 수 있다.
보조 가이드 영역(63)은 예를 들면, 표면 매립 영역(62)을 형성하는 이온 주입을 한 영역의 일부에, 도 28에 나타낸 평면 패턴에 따라, 2중의 이온 주입을 하는 것에 의해, 표면 매립 영역(62)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다. 그리고, 주 가이드 영역(64)은 표면 매립 영역(62)을 형성하는 이온 주입을 한 영역의 일부에, 도 28에 나타낸 평면 패턴에 따라 이온 주입하고, 합계 3중의 이온 주입을 하는 것에 의해, 보조 가이드 영역(63)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다.
도 29의 (a)는 도 28의 XXIX-XXIX 방향에서 본 단면 구조이고, 도 29의 (b)는 도 29의 (a)의 단면상의 일점 쇄선을 따른 포텐셜 분포를 가느다란 실선으로 나타낸다. 제 1 실시형태에 관한 측장 소자와 비교하기 위해, 도 29의 (c)에는 제 1 실시형태에 관한 측장 소자의 단면 구조의 설명에 이용한 도 5를 재게하고 있다. 그리고, 도 29의 (b)에는 도 29의 (c)의 단면상의 일점 쇄선을 따른 포텐셜 분포도 굵은 실선으로 겹쳐서 나타내고, 제 1 실시형태에 관한 측장 소자의 포텐셜 분포와 비교하고 있다.
도 5의 포텐셜 분포로부터 알 수 있는 바와 같이, 제 1 실시형태에 관한 측장 소자에서는 발생한 캐리어의 이동지로 되는 표면 매립 영역(25)의 전위 분포의 가장 바닥이 되는 곳에, 가이드 영역(26a)의 가느다란 선단부가 접촉하고 있고, 그 주변은 플랫에 가깝다. 한편, 제 7 실시형태에 관한 측장 소자에서는 도 29의 (b)의 포텐셜 분포로부터 알 수 있는 바와 같이, 표면 매립 영역(25)의 전위 분포의 가장 바닥을 향해, 대략 V자 형상으로 급준한 구배의 전위 분포로 되어 있다.
도 30의 (a)는 도 28의 XXX-XXX 방향에서 본 단면 구조이고, 도 30의 (b)는 제 1 전송 게이트 전극(42)에 중간 전위(M)의 게이트 신호 G1을 인가한 경우의 도 30의 (a)의 단면 구조에 대응하는 포텐셜 분포를 가느다란 실선으로 나타낸다. 도 30의 (c)에는 제 1 실시형태에 관한 측장 소자와 비교하기 위해, 제 1 실시형태에 관한 측장 소자의 단면 구조에서 설명한 도 3을 좌우 반대로 해서 재게하고 있다. 도 30의 (b)에는 도 30의 (c)의 단면 구조에 대응하는 포텐셜 분포도 굵은 실선으로 겹쳐서 나타내고, 제 1 실시형태에 관한 측장 소자의 포텐셜 분포와 비교하고 있다.
또, 도 31의 (a)는 도 28의 XXX-XXX 방향에서 본 단면 구조이고, 도 31의 (b)는 제 3 전송 게이트 전극(43)에 중간 전위(M)의 게이트 신호 G3을 인가한 경우의 도 31의 (a)의 단면 구조에 대응하는 포텐셜 분포를 가느다란 실선으로 나타낸다. 도 30의 (c)와 마찬가지로, 도 31의 (c)는 제 1 실시형태에 관한 측장 소자와 비교하기 위한 도면이며, 도 3을 좌우 반대로 해서 재게하고 있다. 도 31의 (b)에는 도 31의 (c)의 단면 구조에 대응하는 포텐셜 분포도 굵은 실선으로 겹쳐서 나타내어, 제 1 실시형태에 관한 측장 소자의 포텐셜 분포와 비교하고 있다.
도 30의 (b) 및 도 31의 (b)의 포텐셜 분포로부터 알 수 있는 바와 같이, 줄기 경로로부터 전하 변조부의 제 3 전하 축적 영역(24c)을 향해 정전 유도 채널부에는 전위 장벽이 없는 포텐셜 분포가 형성되지만, 제 7 실시형태에 관한 측장 소자 쪽이 제 1 실시형태에 관한 측장 소자보다 정전 유도 채널부의 포텐셜의 구배가 급준한 프로파일인 것을 알 수 있다.
따라서, 제 7 실시형태에 관한 측장 소자에서는 제 1 실시형태에 관한 측장 소자에 비해 정전 유도 채널부의 포텐셜의 구배가 급준한 프로파일이므로, 정전 유도 채널부에 형성된 V자 형상의 전위 채널을 경유해서, 포토 다이오드에서 발생한 광전자는 신호 전하로서, 제 1 실시형태에 관한 측장 소자에 비해 더욱 고속으로 전하 변조부에 수송 가능하게 된다.
도 28에 나타내는 바와 같이 제 7 실시형태에 관한 측장 소자의 전하 변조부에는 3개의 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44), 제 3 전송 게이트 전극(43)이 배치되어 있다. 제 1 전송 게이트 전극(42)에 중간 전위(M)의 게이트 신호 G1을 인가하는 것에 의해서 도 32에 나타내는 바와 같은 전위 분포가 형성된다. 또, 제 2 전송 게이트 전극(44)에 중간 전위(M)의 게이트 신호 G2를 인가하는 것에 의해서 도 33에 나타내는 바와 같은 전위 분포가 형성되고, 제 3 전송 게이트 전극(43)에 중간 전위(M)의 게이트 신호 G3을 인가하는 것에 의해서 도 34에 나타내는 바와 같은 전위 분포가 형성된다. 도 32∼도 34에 있어서, 굵은 실선(도 32∼도 34에서는「-0.2V」로 표기)은 전위 -0.2V의 동전위선을 나타내고, 1점 쇄선(도 32∼도 34에서는 「0V」로 표기)은 전위 0V이상 또한 1V미만(0V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 실선(도 32∼도 34에서는 「1V」로 표기)은 전위 1V이상 또한 2V미만(1V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 파선(도 32∼도 34에서는 「2V」로 표기)은 전위 2V 또한 3V미만(2V에서 0.25V 간격)의 등전위선을 나타내고, 긴 파선(도 32∼도 34에서는 「3V」로 표기)은 전위 3V이상 또한 4V미만(3V에서 0.25V 간격)의 등전위선을 나타낸다. 이와 같이, 3개의 제 1 전송 게이트 전극(42), 제 2 전송 게이트 전극(44), 제 3 전송 게이트 전극(43)의 각각에 중간 전위(M)의 게이트 신호를 인가하는 것에 의해서, 대응하는 3개의 제 1 전하 축적 영역(24b), 제 2 전하 축적 영역(24d), 제 3 전하 축적 영역(24c)의 각각에 도 32∼도 34에 굵은 실선으로 나타낸 바와 같은 경로를 따라, 신호 전하가 고속 전송되고, 광 펄스와 동기한 광 전하 검출을 실행하는 측장 소자의 기본 동작이 이루어진다.
또, 제 7 실시형태에 관한 측장 소자의 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 중간 전위(M)보다 높은 고전위(H)의 게이트 신호 GD를 인가하면, 평면내에서는 도 35에 나타낸 바와 같은 등전위선에서 나타나는 전위 분포로 되고, 줄기 경로 부분에 형성된 정전 유도 채널부에 도달한 전자는 도 35에 극히 굵은 실선으로 나타낸 경로를 따라, 제 1 배출 드레인 영역(24a)측에 분기해서 배출된다. 도 35에 있어서, 굵은 실선(도 35에서는「-0.2V」로 표기)은 전위 -0.2V의 동전위선을 나타내고, 1점 쇄선(도 35에서는 「0V」로 표기)은 전위 0V이상 또한 1V미만(0V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 실선(도 35에서는 「1V」로 표기)은 전위 1V이상 또한 2V미만(1V에서 0.25V 간격)의 등전위선을 나타내고, 가느다란 파선(도 35에서는 「2V」로 표기)은 전위 2V 또한 3V미만(2V에서 0.25V 간격)의 등전위선을 나타내고, 긴 파선(도 35에서는 「3V」로 표기)은 전위 3V이상 또한 4V미만(3V에서 0.25V 간격)의 등전위선을 나타낸다. 전위 분포의 도시를 생략하고 있지만, 제 2 배출 게이트 전극(41b)에 높은 고전위(H)의 게이트 신호 GD를 인가하면, 줄기 경로 부분에 형성된 정전 유도 채널부에 도달한 전자는 제 2 배출 드레인 영역(24e)에 분기해서 배출된다.
제 7 실시형태에 관한 역 U자형의 평면 패턴 형상을 갖는 측장 소자에 대해, 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자와 대비하여, 도 32∼도 35에 나타낸 제 7 실시형태에 관한 역 U자형의 평면 패턴 형상을 갖는 측장 소자의 XY 좌표계와, 도 6∼도 9에 나타낸 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자의 XY 좌표계에서 대응하는 전하의 위치 a∼e에 있어서의 각 전하 축적 영역으로의 전하의 전송 시간을 시뮬레이션에 의해 계산하였다.
전하의 위치 a는 X축=5.4㎛, Y축=13㎛, Z축(깊이)=3㎛의 위치 좌표에 설정하였다. 전하의 위치 b는 X축=8.4㎛, Y축=1.3㎛, Z축(깊이)=3㎛의 위치 좌표에 설정하였다. 전하의 위치 c는 X축=12㎛, Y축=12㎛, Z축(깊이)=3㎛의 위치 좌표에 설정하였다. 전하의 위치 d는 X축=8.4㎛, Y축=5.5㎛, Z축(깊이)=0.2㎛의 위치 좌표에 설정하였다. 전하의 위치 e는 X축=11㎛, Y축=3㎛, Z축(깊이)=3㎛의 위치 좌표에 설정하였다. 표 1에 계산 결과를 나타낸다.
[표 1]
표 1의 「G1」의 란은 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자에 대해, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1을 온(3.3V)으로 하고, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 인가하는 게이트 신호 GD를 오프(1.5V)로 한 경우와, 제 7 실시형태에 관한 역 U자형의 평면 패턴 형상을 갖는 측장 소자에 대해, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1을 온(3.3V)으로 하고, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 인가하는 게이트 신호 GD를 오프(0V)로 한 경우를 나타낸다.
표 1의 「G2」의 란은 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자에 대해, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2를 온(3.3V)으로 하고, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 인가하는 게이트 신호 GD를 오프(1.5V)로 한 경우와, 제 7 실시형태에 관한 역 U자형의 평면 패턴 형상을 갖는 측장 소자에 대해, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2를 온(3.3V)로 하고, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 인가하는 게이트 신호 GD를 오프(0V)로 한 경우를 나타낸다.
표 1의 「G3」의 란은 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자에 대해, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3을 온(3.3V)으로 하고, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 인가하는 게이트 신호 GD를 오프(1.5V)로 한 경우와, 제 7 실시형태에 관한 역 U자형의 평면 패턴 형상을 갖는 측장 소자에 대해, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3을 온(3.3V)으로 하고, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 인가하는 게이트 신호 GD를 오프(0V)로 한 경우를 나타낸다.
표 1의 「GD」의 란은 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자 및 제 7 실시형태에 관한 역 U자형의 평면 패턴 형상을 갖는 측장 소자의 각각에 대해, 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 인가하는 게이트 신호 GD를 온(3.3V)으로 하고, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호 G1, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호 G2, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호 G3을 오프(0V)로 한 경우를 나타낸다.
표 1로부터, 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자에 비해, 제 7 실시형태에 관한 역 U자형의 평면 패턴 형상을 갖는 측장 소자의 전송 시간은 1/2∼1/3 정도이며, 제 1 실시형태에 관한 E자형의 평면 패턴 형상을 갖는 측장 소자보다 고속의 전하 전송이 가능한 것을 알 수 있다.
제 7 실시형태에 관한 측장 소자에 있어서도 식 (4) 또는 식 (8)을 이용하는 것에 의해, 제 2 실시형태에 관한 측장 소자는 광 비행 시간 측정에 바람직한 기능을 갖고 있는 것을 알 수 있다. 이 때문에, 제 7 실시형태에 관한 측장 소자를 고체 촬상 장치의 화소(록 인 픽셀)로서, 동일한 반도체칩상에 화소 사이즈가 5㎛ 스퀘어 이상으로 되는 대면적의 화소를 복수개 배열한 경우에도, 고속의 신호 전하의 전송이 가능하고 고감도 또한 저 암전류의 광 비행 시간 거리 화상 센서를 실현할 수 있다.
특히, 제 1 실시형태에 관한 측장 소자와 마찬가지로, 제 2 실시형태에 관한 측장 소자에 있어서도, 수광부 근방측에 위치하는 줄기 경로로부터 전하 변조부에 이르는 정전 유도 채널부를 충분한 길이로 하고, 전하 변조부를 차광판(51)에 의해서 광 실드하고 있으므로, 단시간 펄스를 이용해서 배경광의 영향을 경감하는데 있어서 큰 효과가 있다.
또한, 제7의 실시형태에 관한 측장 소자에 있어서, 포토 다이오드를 구성하는 표면 매립 영역(62)이 역 U자형의 평면 형상을 갖는 것에 의해, 포텐셜의 구배가 제 1 실시형태에 관한 포토 다이오드의 E자형의 평면 형상의 표면 매립 영역의 경우보다 급준한 프로파일이므로, 제1의 실시형태에 관한 측장 소자보다 고속의 전하 전송이 가능하게 된다.
또한, 도 28에서는 가이드 영역을 2단으로 해서, 표면 매립 영역(62)을 포함시키면 불순물 밀도가 다른 n형의 반도체 영역을 3단으로 한 예를 나타냈지만, 불순물 밀도가 다른 n형의 반도체 영역을 3차 가이드 영역, 4차 가이드 영역, …으로 해서 3단 이상의 다단의 가이드 영역을 구성하면, 또한 화소 사이즈가 큰 포토 다이오드라도, 모든 영역에서 전위 경사가 커져 고속화할 수 있다. 또, 제 2∼제 7 실시형태에서 설명한 측장 소자의 구조에 대해서도, n형의 반도체 영역을 3단 이상의 다단으로 구성하면, 화소 사이즈가 큰 포토 다이오드라도, 모든 영역에서 전위 경사가 커져 고속화할 수 있다는 유리한 효과를 갖는 것이 가능하다.
(그 밖의 실시형태)
상기와 같이, 본 발명은 본 발명의 제 1∼제 7 실시형태에 의해서 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것으로 이해해서는 안 된다. 이 개시로부터 당업자에게는 각종 대체 실시형태, 실시예 및 운용 기술이 명백하게 될 것이다.
이미 기술한 본 발명의 제 1∼제 7 실시형태의 설명에서는 제 1 도전형(p형)을 p형, 제 2 도전형(n형)을 n형으로서 설명했지만, 제 1 도전형(p형)을 n형, 제 2 도전형(n형)을 p형으로 해도, 상기적인 극성을 반대로 하면 마찬가지의 효과가 얻어지는 것은 용이하게 이해할 수 있을 것이다.
제 1∼제 7 실시형태의 설명에서는 수송, 축적 등의 처리가 이루어지는 신호 전하를 전자로 하고, 포텐셜도에 있어서, 도면의 아래 방향(깊이 방향)이 전위(포텐셜)의 정방향으로 했지만, 상기적인 극성을 반대로 하는 경우에 있어서는 처리되는 전하는 정공으로 되기 때문에, 측장 소자내의 전위 장벽, 포텐셜골, 포텐셜 웰 등을 나타내는 포텐셜 형상은 도면의 아래 방향(깊이 방향)이 전위의 부 방향으로서 표현된다.
제 1 실시형태에 관한 측장 소자에서는 도 2의 (a), 도 3의 (a) 및 도 4의 (a)의 단면도로부터 알 수 있는 바와 같이, 화소 형성층(22)이 p형의 반도체 기판(21)상에 마련된 경우를 설명했지만, 반도체 기판의 도전형은 도 36의 (a), 도 37의 (a) 및 도 38의 (a)의 단면도에 나타내는 바와 같이 n형의 반도체 기판(61)이어도 좋다. 여기서, 도 36의 (a)는 도 1의 Ⅱ-Ⅱ 방향에서 본 단면에 대응하는 단면 구조이고, 도 36의 (b)는 도 36의 (a)의 단면 구조에 대응하는 포텐셜 분포이다. 또, 도 37의 (a)는 도 1의 Ⅲ-Ⅲ 방향에서 본 단면에 대응하는 단면 구조이고, 도 37의 (b)는 도 37의 (a)의 단면 구조에 대응하는 포텐셜 분포를 나타내고, 도 38의 (a)는 도 1의 Ⅳ-Ⅳ 방향에서 본 단면에 대응하는 단면 구조이고, 도 38의 (b)는 도 38의 (a)의 단면 구조에 대응하는 포텐셜 분포를 나타내고 있다.
도 36의 (a), 도 37의 (a) 및 도 38의 (a)에 나타내는 바와 같이, 화소 형성층(22)이 n형의 반도체 기판(61)상에 마련되는 것으로 되지만, 다른 구조는 도 1, 도 2의 (a), 도 3의 (a) 및 도 4의 (a)에 나타낸 제 1 실시형태에 관한 측장 소자의 구조와 완전히 동일해도 좋다. 화소 형성층(22)이 n형의 반도체 기판(61)상에 마련된 경우에도, 좌우 대칭으로 대향 배치된 2개의 제 1 배출 게이트 전극(41a) 및 제 2 배출 게이트 전극(41b)에 중간 전위(M)를 인가하면, 도 36의 (b)와 같이 도 1의 Ⅱ-Ⅱ 방향에서 본 단면 방향으로의 전위 장벽을 유지한 채, T자의 중심봉 부분을 향하는 줄기 경로의 정전 유도 채널부에 U자 형상의 전위 채널이 형성되고, 또, 도 37의 (b)의 포텐셜 분포와 같이 줄기 경로로부터 전하 변조부의 제 3 전하 축적 영역(24c)을 향한 도 1의 Ⅲ-Ⅲ 방향에서 본 단면 방향을 따른 정전 유도 채널부에는 전위 장벽이 없는 포텐셜 분포가 형성된다. 정전 유도 채널부에 형성된 U자 형상의 전위 채널을 경유해서, 포토 다이오드에서 발생한 광전자는 신호 전하로서 고속으로 전하 변조부에 수송된다.
또한, 도 38의 (b)에 나타내는 바와 같이, 제 3 전송 게이트 전극(43)에 인가하는 게이트 신호의 전압 레벨 G3=L로 하고, 제 1 전송 게이트 전극(42)에 인가하는 게이트 신호의 전압 레벨 G1, 제 2 전송 게이트 전극(44)에 인가하는 게이트 신호의 전압 레벨 G2로서 저위 전위(L) 또는 중간 전위(M)의 서로 다른 전위를 인가함으로써, 광전자를 제 1 전하 축적 영역(24b) 및 제 2 전하 축적 영역(24d)의 어느 하나에 전송할 수 있으므로, 화소 형성층(22)이 n형의 반도체 기판(61)상에 마련된 경우에도, 제 1 실시형태에 관한 측장 소자와 기본적으로 마찬가지의 동작이 가능한 것을 알 수 있다.
제 1 실시형태에 관한 측장 소자에서는 반도체 기판(21)이 고불순물 밀도의 p+ 영역으로 되어 있으므로, 반도체 기판(21)의 깊은 위치에서 발생하는 암 전류(확산 전류 성분)를 낮게 하고, 또, 광 비행 시간의 센서로서의 응답을 빨리 하기 위해, 반도체 기판(21)의 깊은 위치에서 발생한 캐리어이고, 또한 확산 성분으로 되어 늦게 반도체 기판(21)의 표면으로 오는 성분을 고불순물 밀도의 p+ 영역에 의한 오거 재결합에서 소멸시킨다고 하는 것이 가능하다.
이에 대해, 도 36의 (a), 도 37의 (a) 및 도 38의 (a)에 나타내는 바와 같이, 반도체 기판(61)으로서 n형의 반도체 영역을 이용하고, 화소 형성층(22)을 p형 반도체 영역으로서, pn 접합을 구성하면, pn 접합의 전위 장벽을 이용하여, 반도체 기판(61)의 깊은 곳으로부터의 암 전류의 확산 성분을 억제하고, 반도체 기판(61)의 깊은 곳으로부터의 지연된 캐리어 성분이 표면에 오지 않도록 한다는 유리한 효과를 얻을 수 있다.
마찬가지로, 제 2∼제 7 실시형태에 관한 측장 소자에 있어서도, 반도체 기판의 도전형을 n형으로 하는 것에 의해, pn 접합의 전위 장벽을 이용하여, 반도체 기판(61)의 깊은 곳으로부터의 암 전류의 확산 성분을 억제하고, 반도체 기판(61)의 깊은 곳으로부터의 지연된 캐리어 성분이 표면에 오지 않도록 한다는 유리한 효과를 얻을 수 있다.
또한, 포토 다이오드를 구성하는 n형의 표면 매립 영역(62)의 평면 형상을 제 1 실시형태에 관한 측장 소자와 마찬가지의 포크의 형상으로 하고, 도 39 및 도 40의 (a)에 나타내는 바와 같이, 포크의 근원의 중앙부에, 표면 매립 영역(62)보다 고불순물 밀도의 n형의 보조 가이드 영역(2차 가이드 영역)(63)을 마련하고, 보조 가이드 영역(63)에 신호 전하가 모이도록 해도 좋다. 또한, 도 40의 (a)는 도 39의 XXXXⅣ-XXXXⅣ 방향에서 본 단면에 대응하는 단면 구조이고, 도 40의 (b)는 도 40의 (a)의 단면 구조에 대응하는 포텐셜 분포를 나타내고 있다.
보조 가이드 영역(63)의 평면 패턴은 도 39에 나타내는 바와 같이 좌우 대칭의 새가 날개를 펼친 형태를 하여 새의 머리가 포크의 근원의 중앙부에 위치하고 있다. 포크의 티스의 각각이 도 39에 나타내는 바와 같이, 티스의 폭이 도 39의 지면의 위쪽에서 아래쪽으로 감에 따라 저마 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있는 점은 제 1 실시형태에 관한 측장 소자와 마찬가지의 평면 패턴이다. 도 39에 나타내는 바와 같은 다른 실시형태에 관한 측장 소자라도, 수광부에 있어서의 표면 매립 영역(62)의 평면 패턴에 있어서의 포크의 티스를 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 포크의 티스의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 할 수 있고, 대면적의 수광부라도, 신호 전하로서의 광전자를 포크의 티스의 긴쪽 방향을 따라 고속으로 보조 가이드 영역(63)을 향해 이동시킬 수 있다.
그리고, 도 39에 나타내는 다른 실시형태에 관한 측장 소자에 있어서는 도 40의 (a)에 나타내는 바와 같이 보조 가이드 영역(63)의 중앙부에, 보조 가이드 영역(63)보다 고불순물 밀도의 n형의 가이드 영역(주 가이드 영역)(64)을 마련하고, 가이드 영역(64)에 신호 전하로서 모이도록 하고 있다. 즉, 가이드 영역(64)은 보조 가이드 영역(63)에 모인 광전자를 전하 변조부의 좁은 전송로(전송 채널)로 보내기 위한 반도체 영역으로 된다. 가이드 영역(64)의 평면 패턴에 있어서의 형상은 도 39에 나타내는 바와 같이, 가이드 영역(64)의 긴쪽 방향(도 39의 상하 방향)에 직교하는 방향에서 측정한 폭이 도 39의 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 이루고 있다.
도 39에 나타내는 다른 실시형태에 관한 측장 소자라도, 가이드 영역(64)의 평면 패턴을 점차 끝이 확대되는 형상으로 하고 있으므로, 공핍화된 가이드 영역(64)의 부분의 모든 영역에서 높은 드리프트 전계가 발생한다. 따라서, 신호 전하로서의 광전자를 가이드 영역(64)의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다.
도 39에 나타내는 바와 같이 불순물 밀도의 다른 n형의 반도체 영역을 3단으로 하면, 화소 사이즈가 10㎛ 스퀘어 이상 등의 매우 큰 포토 다이오드라도, 모든 영역에서 전위 경사가 커지고, 전계를 크게 할 수 있으며, 고속화할 수 있다. 즉, 도 39의 평면도 및 도 40의 (b)에 나타낸 전위 분포도로부터 알 수 있는 바와 같이, 발생한 캐리어의 이동지로 되는 표면 매립 영역(62)의 전위 분포의 가장 바닥이 되는 곳을 보조 가이드 영역(2차 가이드 영역)(63)에 의해서 설정하고, 이 보조 가이드 영역(63)에 가이드 영역(주 가이드 영역)(64)의 가느다란 선단부가 접촉하는 바와 같은 구조로 하고 있으므로, 모든 영역에서 전위 경사가 커지고, 전계를 크게 할 수 있으며, 측장 소자의 고속 동작을 실현할 수 있다. 도 40의 (b)에 나타내는 바와 같이, 보조 가이드 영역(63)의 개소가 도 5의 (b)에 나타낸 전위 분포보다 또한 깊은 프로파일로 되는 전위 분포이다.
보조 가이드 영역(63)은 예를 들면, 표면 매립 영역(62)을 형성하는 이온 주입을 한 영역의 일부에, 도 39에 나타낸 평면 패턴에 따라, 2중의 이온 주입을 하는 것에 의해, 표면 매립 영역(62)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다. 그리고, 가이드 영역(64)은 표면 매립 영역(62)을 형성하는 이온 주입을 한 영역의 일부에, 도 39에 나타낸 평면 패턴에 따라, 3중의 이온 주입을 하는 것에 의해, 보조 가이드 영역(63)보다 고불순물 밀도의 반도체 영역으로서 형성할 수 있다.
또한, 도 39에서는 가이드 영역을 2단으로 해서, 표면 매립 영역(62)을 포함시키면 불순물 밀도의 다른 n형의 반도체 영역을 3단으로 한 예를 나타냈지만, 불순물 밀도의 다른 n형의 반도체 영역을 3차 가이드 영역, 4차 가이드 영역, …으로 해서, 3단 이상의 다단의 가이드 영역을 구성하면, 또한 화소 사이즈가 큰 포토 다이오드라도, 모든 영역에서 전위 경사가 커져 고속화할 수 있다. 또, 제 2∼제 7 실시형태에서 설명한 측장 소자의 구조에 대해서도, n형의 반도체 영역을 3단 이상의 다단으로 구성하면, 화소 사이즈가 큰 포토 다이오드라도, 모든 영역에서 전위 경사가 커져 고속화할 수 있다는 유리한 효과를 얻을 수 있다.
이 때, 제 5 실시형태의 표면 매립 영역(25r) 및 제 6 실시형태의 표면 매립 영역(25s1, 25s2, 25s3, 25s4)의 평면 패턴과 같이 삼엽 형상의 수광 단부를 갖는 경우에는 보조 가이드 영역(2차 가이드 영역)의 형상을 수광 단부보다 작은 삼엽 형상으로 하여, 4개의 개구부의 각각에 1개씩 배치하면 좋다.
예를 들면, 제 5 실시형태의 경우의 평면 패턴은 도 25에 나타낸 4개의 개구부의 아래쪽의 각각에 삼엽 형상를 이루는 한쪽의 단부를 배치하고, 다른쪽의 단부가 차광판(51)에서 차광된 전하 변조부 배치 영역의 방향을 향하는 n형이고 표면 매립 영역(25r)보다 고불순물 밀도의 4개의 보조 가이드 영역을 배치하도록 할 수 있다. 즉, 4개의 보조 가이드 영역과, 이 4개의 보조 가이드 영역에 각각의 분기 단부의 선단 부분이 도달하고, 다른쪽의 단부가 전하 변조부 배치 영역에 배치된 n형이고 보조 가이드 영역보다 고불순물 밀도이고, 제 1 전하 축적 영역(24h), 제 2 전하 축적 영역(24i) 및 제 3 전하 축적 영역(24l)보다 저불순물 밀도의 주 가이드 영역에 의해서, 도 25에 나타낸 가이드 영역(26g)이 2단으로 구성되게 된다.
제 6 실시형태의 경우에는 예를 들면, 도 26에 나타낸 4개의 개구부의 아래쪽의 각각에 삼엽 형상를 이루는 한쪽의 단부가 배치되고, 다른쪽의 단부가 차광판(51)에서 차광된 전하 변조부 배치 영역의 방향을 향하는 토폴러지로 되는 n형이고 표면 매립 영역(25s1, 25s2, 25s3, 25s4)보다 고불순물 밀도의 4개의 보조 가이드 영역을 배치하도록 해도 좋다. 이 경우에는 4개의 보조 가이드 영역과, 전하 변조부 배치 영역의 위치로부터 4개의 보조 가이드 영역의 아래쪽에 방사상(X자형)으로 4개의 분기 단부의 각각의 선단 부분을 향하는 토폴러지로 되는 n형이고 보조 가이드 영역보다 고불순물 밀도이고, 제 1 전하 축적 영역(24r), 제 2 전하 축적 영역(24o), 제 3 전하 축적 영역(24p)보다 저불순물 밀도의 주 가이드 영역에서 도 26의 가이드 영역(26h)이 2단으로 구성되게 된다.
또한, 도 41의 (a)에 나타내는 바와 같이, 보조 가이드 영역(2차 가이드 영역)(63)의 바로 아래에 p형의 제 1 블록 영역(65)을 선택적으로 마련하고, 가이드 영역(64)의 바로 아래에 p형이고 제 1 블록 영역(65)보다 고불순물 밀도의 제 2 블록 영역(66)을 선택적으로 마련하면, 전하 변조되지 않고 받아들여지는 성분을 줄일 수 있다. 도 41의 (a)에서는 제 1 블록 영역(65)은 표면 매립 영역(62)의 하부의 일부에 중복되도록 형성되어 있다. 또, 제 2 블록 영역(66)은 제 1 블록 영역(65)의 상부의 일부에 하부가 중복되도록 형성되고, 제 2 블록 영역(66)의 상부는 표면 매립 영역(62)의 하부 및 보조 가이드 영역(63)의 하부의 일부에 잠식되는 바와 같은 양태로 형성되어 있다.
도 41의 (a)에 나타내는 바와 같이, 제 1 블록 영역(65) 및 제 2 블록 영역(66)을 마련한 경우에도, 도 41의 (b)에 나타낸 전위 분포도로부터 알 수 있는 바와 같이, 발생한 캐리어의 이동지로 되는 표면 매립 영역(62)의 전위 분포의 가장 바닥이 되는 곳을 보조 가이드 영역(63)이 설정하고, 보조 가이드 영역(63)에 가이드 영역(64)의 가느다란 선단부가 접촉하는 바와 같은 구조로 할 수 있으므로, 모든 영역에서 전위 경사가 커지고, 측장 소자의 고속 동작을 실현할 수 있다. 또, 제 1 블록 영역(65) 및 제 2 블록 영역(66)은 이온 주입의 2중 박아넣음으로 형성할 수 있다.
또, 제 2∼제 7 실시형태에서 설명한 측장 소자의 구조에 대해서도, n형의 반도체 영역을 3단 이상의 다단으로 구성하고, 보조 가이드 영역(2차 가이드 영역) 및 가이드 영역(주 가이드 영역)의 바로 아래에 각각 블록 영역을 형성하면, 전하 변조되지 않고 받아들여지는 성분을 줄일 수 있다는 유리한 효과와 함께, 화소 사이즈가 큰 포토 다이오드라도, 모든 영역에서 전위 경사가 커져 고속화할 수 있다.
또한, 예를 들면, 제 1 실시형태에 관한 측장 소자에서는 포크형의 평면 형상을 이루는 표면 매립 영역(25)에 있어서, 포크의 티스의 각각이 도 1에 나타낸 바와 같이 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상을 예시적으로 나타내었다. 그러나, 단차를 무한소에 작게 하고, 단수를 무한대로 하면, 도 42에 나타내는 바와 같이, 직선형상으로 점차 끝이 확대되는 형상을 얻을 수 있다.
현실로는 포토리도그래피 기술에 있어서의 마스크 레벨의 형상이 도 1에 나타낸 바와 같은 다단의 단차 형상이라도, 노광 기술 등의 제조 프로세스의 제한으로부터, 다단의 단차 형상이 완만하게 되고, 도 42에 나타내는 바와 같은 형상으로 되는 경우도 있다. 도 42에 나타내는 바와 같은 직선형상으로 끝이 확대되는 형상이라도, 공핍화된 포크의 티스의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 할 수 있다. 따라서, 도 42에 나타내는 바와 같은 직선형상의 점차 끝이 확대되는 형상의 경우에 있어서도, 신호 전하로서의 광전자를 포크의 티스의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다.
제 1 실시형태에 관한 측장 소자의 가이드 영역(26a)에 관해서도, 도 1에 나타낸 바와 같은 형상이 아닌 도 42에 나타내는 바와 같은 형상이라도, 공핍화된 가이드 영역(26a)의 부분의 모든 영역에서 높은 드리프트 전계가 발생하도록 할 수 있다. 따라서, 도 42에 나타내는 바와 같은 가이드 영역(26a)의 평면 형상이라도 신호 전하로서의 광전자를 가이드 영역(26a)의 긴쪽 방향을 따라 고속으로 이동시킬 수 있다.
또, 제 2 실시형태에서 설명한 횡방향 전계 제어 효과를 이용하는 구조를 제 3∼제 7 실시형태에 관한 측장 소자에 적용하는 것에 의해, 제 3∼제 7 실시형태에 관한 측장 소자에서 설명한 「전송 게이트 방식」보다 고속으로 전하 전송을 실행할 수 있는 것도, 상기의 설명과 본 발명의 취지로부터 용이하게 이해할 수 있을 것이다.
또, 제 1 실시형태에 관한 측장 소자에서는 도 1에 나타내는 바와 같이, 표면 매립 영역(25)이 이루는 줄기 경로의 수광부측의 위치에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 더 마련하고, 이 새로운 볼록부의 선단에 n형이고 표면 매립 영역(25)보다 고불순물 밀도의 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)이 접속되어 있는 경우를 예시하였다. 그러나, 도 43 및 도 44에 나타내는 바와 같이, 표면 매립 영역(25)이 이루는 줄기 경로의 수광부측의 위치에 있어서, 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 마련하고 있지 않은 구조라도 좋다. 즉, 표면 매립 영역(25)이 제 1 배출 드레인 영역(24a) 및 제 2 배출 드레인 영역(24e)에서 이간되어 마련되어 있어도 좋다.
또, 제 7 실시형태에 관한 측장 소자에서는 도 28에 나타내는 바와 같이, 표면 매립 영역(25)이 지면의 위쪽에서 아래쪽으로 감에 따라 점차 끝이 확대되는 바와 같은 다단의 단차(스텝) 형상인 역 U자형의 평면 형태를 예시적으로 나타내었다. 그러나 단차를 무한소로 작게 하고, 단수를 무한대로 하면, 도 45에 나타내는 바와 같이, 직선형상으로 번창하는 모양에 되는 사다리꼴 형상의 표면 매립 영역(62)이나, 도시를 생략하지만 곡선형상으로 끝이 확대되는 포물선에 가까운 역 U자형의 형상의 표면 매립 영역을 얻을 수 있다. 또, 현실로는 포토리도그래피 기술에 있어서의 마스크 레벨의 형상이 도 28에 나타낸 바와 같은 다단의 단차 형상이라도, 노광 기술 등의 제조 프로세스의 제한으로부터, 다단의 단차 형상이 완만하게 되고, 도 45에 나타내는 바와 같은 사다리꼴 형상의 형상으로 되는 경우도 있다. 도 45에 나타내는 바와 같이 직선형상으로 끝이 확대되는 형상이라도, 신호 전하로서의 광전자를 고속으로 이동시킬 수 있다. 표면 매립 영역(62)의 선단이 도 45의 또한 위쪽까지 연장하는 경우에는 표면 매립 영역(62)의 외형이 역 V자형(이등변 삼각형)에 근사할 수 있는 포락선 형상을 갖고 있어도 좋다.
즉, 표면 매립 영역(63)의 외형 또는 그 외형의 포락선의 형상은 수광부의 위치에 있어서, 평면 패턴상, 가이드 영역(64, 65)의 보조 가이드 영역(63)의 주위를 둘러싸도록 사다리꼴, 포물 곡선, 역 U자형, 혹은 역 V자형을 이루도록, 신호 전하의 수송 방향에 수직 방향에서 측정한 폭이 점차 넓게 되어 있으면 좋다. 또 예를 들면 도 45에 나타낸 가이드 영역(64, 65)의 보조 가이드 영역(63)이 없고, 주 가이드 영역(64)만이 마련되어 있어도 좋다.
또한, 본 발명의 측장 소자내의 포토 다이오드를 구성하는 반도체 재료는 실리콘(Si)에 한정되는 것은 아니다. Ⅲ-V족간 화합물 반도체나 Ⅱ-VI족간 화합물 반도체 등의 각종 화합물 반도체를 이용한 측장 소자나 고체 촬상 장치에 있어서도, 제 1∼제 7 실시형태에서 예시적으로 설명한 측장 소자나 고체 촬상 장치의 구조나 그 기술적 사상은 적용 가능하다.
이와 같이, 본 발명은 여기서는 기재하지 않은 각종 실시형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 관한 발명 특정 사항에 의해서만 정해지는 것이다.
21, 61 … 반도체 기판
22 … 화소 형성층
23 … 웰 영역
24a, 24aa, 24ba,24g … 제 1 배출 드레인 영역
24be, 24ae, 24e, 24f … 제 2 배출 드레인 영역
24j … 제 3 배출 드레인 영역
24k … 제 4 배출 드레인 영역
24, 24ab, 24b, 24bb, 24h … 제 1 전하 축적 영역
24ad, 24bd, 24i, 24d … 제 2 전하 축적 영역
24ac, 24bc, 24l, 24c … 제 3 전하 축적 영역
25, 25p, 25q, 62 … 표면 매립 영역
25a … 제 1 표면 매립 영역
25b … 제 2 표면 매립 영역
25p, 25q, 25r, 25s … 마이크로 렌즈
26a, 26b, 26f, 64 … 가이드 영역(주 가이드 영역)
26d … 제 1 가이드 영역(26e) … 제 2 가이드 영역
27 … 피닝층
31 … 절연막
32.32a, 32b, 32c … 필드 절연막의 단부
41a, 41aa, 41ba, 41m … 제 1 배출 게이트 전극
41ab, 41b, 41bb, 41l … 제 2 배출 게이트 전극
41n … 제 3 배출 게이트 전극
41o … 제 4 배출 게이트 전극
42a, 42, 42b, 42h … 제 1 전송 게이트 전극
44a, 44, 44b, 44h … 제 2 전송 게이트 전극
43a, 43, 43b, 43h … 제 3 전송 게이트 전극
42p … 제 1 전계 제어 전극
44p … 제 2 전계 제어 전극
43p … 제 3 전계 제어 전극
51 … 차광판
65 … 제 1 블록 영역
66 … 제 2 블록 영역
22 … 화소 형성층
23 … 웰 영역
24a, 24aa, 24ba,24g … 제 1 배출 드레인 영역
24be, 24ae, 24e, 24f … 제 2 배출 드레인 영역
24j … 제 3 배출 드레인 영역
24k … 제 4 배출 드레인 영역
24, 24ab, 24b, 24bb, 24h … 제 1 전하 축적 영역
24ad, 24bd, 24i, 24d … 제 2 전하 축적 영역
24ac, 24bc, 24l, 24c … 제 3 전하 축적 영역
25, 25p, 25q, 62 … 표면 매립 영역
25a … 제 1 표면 매립 영역
25b … 제 2 표면 매립 영역
25p, 25q, 25r, 25s … 마이크로 렌즈
26a, 26b, 26f, 64 … 가이드 영역(주 가이드 영역)
26d … 제 1 가이드 영역(26e) … 제 2 가이드 영역
27 … 피닝층
31 … 절연막
32.32a, 32b, 32c … 필드 절연막의 단부
41a, 41aa, 41ba, 41m … 제 1 배출 게이트 전극
41ab, 41b, 41bb, 41l … 제 2 배출 게이트 전극
41n … 제 3 배출 게이트 전극
41o … 제 4 배출 게이트 전극
42a, 42, 42b, 42h … 제 1 전송 게이트 전극
44a, 44, 44b, 44h … 제 2 전송 게이트 전극
43a, 43, 43b, 43h … 제 3 전송 게이트 전극
42p … 제 1 전계 제어 전극
44p … 제 2 전계 제어 전극
43p … 제 3 전계 제어 전극
51 … 차광판
65 … 제 1 블록 영역
66 … 제 2 블록 영역
Claims (26)
- 제 1 도전형의 반도체로 이루어지는 화소 형성층과,
개구부를 갖고, 해당 개구부의 아래쪽의 상기 화소 형성층에 수광부의 위치를 정의하도록, 상기 화소 형성층의 위쪽에 배치된 차광판과,
상기 수광부에 있어서, 상기 화소 형성층과의 접합 구조로 포토 다이오드를 구성하도록, 상기 화소 형성층의 상부에 선택적으로 배치되고, 또한, 상기 수광부의 위치로부터 상기 차광판에 의해 차광된 복수의 위치까지 도달하도록, 상기 화소 형성층의 상부를 연장하여 분기 형상으로 복수의 볼록부를 구성하는 제 2 도전형의 표면 매립 영역과,
상기 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과,
상기 복수의 볼록부의 각각에, 상기 전하 축적 영역에 인접해서 배치되고, 상기 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와,
상기 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 상기 전송 제어 기구의 적어도 일부까지 도달하도록, 상기 표면 매립 영역의 상부의 일부에 배치된 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 1 항에 있어서,
상기 가이드 영역이,
상기 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 다른쪽의 단부가 상기 전송 제어 기구를 향하는 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 보조 가이드 영역과,
상기 보조 가이드 영역에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 상기 전송 제어 기구의 적어도 일부까지 도달하는 제 2 도전형이고 상기 보조 가이드 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 주 가이드 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 1 항 또는 제 2 항에 있어서,
상기 가이드 영역의 바로 아래로 되는 상기 화소 형성층의 상부에, 제 1 도전형이고 상기 화소 형성층보다 고불순물 밀도의 블록 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
상기 표면 매립 영역의 상기 수광부의 위치로부터 상기 분기 형상의 위치에 이르기까지의 줄기 경로의 도중에, 해당 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 더 마련하고,
상기 새로운 볼록부의 선단에, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 배출 드레인 영역을 접속한 것을 특징으로 하는 측장 소자. - 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
상기 표면 매립 영역의 외형 또는 해당 외형의 포락선의 형상이 상기 수광부의 위치에 있어서, 평면 패턴상, 상기 가이드 영역의 주위를 둘러싸도록 사다리꼴, 포물 곡선, 역 U자형, 혹은 역 V자형을 이루도록, 상기 신호 전하의 수송 방향에 수직인 방향에서 측정한 폭이 점차 넓어지는 것을 특징으로 하는 측장 소자. - 제 1 도전형의 반도체로 이루어지는 화소 형성층과,
복수의 개구부를 갖고, 해당 복수의 개구부의 아래쪽의 상기 화소 형성층에 각각 수광부의 위치를 정의하도록, 상기 화소 형성층의 위쪽에 배치된 차광판과,
상기 차광판에 의해 차광된 위치에 복수의 볼록부를 갖는 전하 변조부 배치 영역을 배치하고, 해당 전하 변조부 배치 영역의 양단부로부터 상기 복수의 개구부의 수에 대응한 수의 수광 단부를 상기 복수의 개구부를 향해 돌출시키고, 각각의 상기 수광 단부의 점유 영역이 상기 복수의 개구부의 각각의 면적을 커버할 수 있는 크기로 설정되고, 상기 수광부의 각각에 있어서, 상기 화소 형성층과의 접합 구조로 각각 포토 다이오드를 구성하도록, 상기 화소 형성층의 상부에 매립된 제 2 도전형의 표면 매립 영역과,
상기 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과,
상기 복수의 볼록부의 각각에, 상기 전하 축적 영역에 인접해서 배치되고, 상기 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와,
상기 복수의 개구부의 수에 대응한 수의 분기 단부를 갖고, 상기 전하 변조부 배치 영역의 위로 되는 상기 차광판에 의해 차광된 위치로부터 상기 복수의 개구부의 아래쪽에 각각의 분기 단부의 선단 부분이 배치된 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 6 항에 있어서,
상기 가이드 영역이,
상기 복수의 개구부의 아래쪽의 각각에 배치된 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 보조 가이드 영역과,
상기 보조 가이드 영역에 각각의 분기 단부의 선단 부분이 도달하고, 다른쪽의 단부가 상기 전하 변조부 배치 영역에 배치된 제 2 도전형이고 상기 보조 가이드 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 주 가이드 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 6 항 또는 제 7 항에 있어서,
상기 가이드 영역의 바로 아래로 되는 상기 화소 형성층의 상부에, 제 1 도전형이고 상기 화소 형성층보다 고불순물 밀도의 블록 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 6 항 내지 제 8 항 중의 어느 한 항에 있어서,
상기 표면 매립 영역의 상기 양단부측에 상기 전하 변조부 배치 영역의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 또한 각각 마련하고,
상기 새로운 볼록부의 선단의 각각에, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 배출 드레인 영역을 접속한 것을 것을 특징으로 하는 측장 소자. - 제 1 도전형의 반도체로 이루어지는 화소 형성층과,
상기 화소 형성층에 의해서 정의되는 화소 영역의 주변에 복수의 개구부를 갖고, 해당 복수의 개구부의 아래쪽의 상기 화소 형성층에 각각 수광부의 위치를 정의하도록, 상기 화소 형성층의 위쪽에 배치된 차광판과,
상기 차광판에 의해 차광된 상기 화소 영역의 중앙의 위치에 복수의 볼록부를 갖는 전하 변조부 배치 영역을 배치하고, 해당 전하 변조부 배치 영역으로부터 상기 복수의 개구부의 수에 대응한 수의 수광 단부를 상기 복수의 개구부를 향해 방사상으로 돌출시키고, 각각의 상기 수광 단부의 점유 영역이 상기 복수의 개구부의 각각의 면적을 커버할 수 있는 크기로 설정되고, 상기 수광부의 각각에 있어서, 상기 화소 형성층과의 접합 구조로 각각 포토 다이오드를 구성하도록, 상기 화소 형성층의 상부에 매립된 제 2 도전형의 표면 매립 영역과,
상기 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과,
상기 복수의 볼록부의 각각에, 상기 전하 축적 영역에 인접해서 배치되고, 상기 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와,
상기 복수의 개구부의 수에 대응한 수의 분기 단부를 갖고, 상기 전하 변조부 배치 영역의 위로 되는 상기 차광판에 의해 차광된 위치로부터 상기 복수의 개구부의 아래쪽에 방사상으로 각각의 분기 단부의 선단 부분을 향한 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 10 항에 있어서,
상기 가이드 영역이,
상기 복수의 개구부의 아래쪽의 각각에 배치된 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 보조 가이드 영역과,
상기 보조 가이드 영역의 수에 대응한 수의 분기 단부를 갖고, 상기 전하 변조부 배치 영역의 위치로부터 상기 복수의 보조 가이드 영역의 아래쪽에 방사상으로 각각의 분기 단부의 선단 부분을 향한 제 2 도전형이고 상기 보조 가이드 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 주 가이드 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 10 항 또는 제 11 항에 있어서,
상기 가이드 영역의 바로 아래로 되는 상기 화소 형성층의 상부에, 제 1 도전형이고 상기 화소 형성층보다 고불순물 밀도의 블록 영역을 구비하는 것을 특징으로 하는 측장 소자. - 제 10 항 내지 제 12 항 중의 어느 한 항에 있어서,
상기 표면 매립 영역의 상기 방사상으로 돌출된 개소의 상기 수광 단부에 가까운 측에, 상기 방사상 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 더 더 각각 마련하고,
상기 새로운 볼록부의 선단의 각각에, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 배출 드레인 영역을 접속한 것을 특징으로 하는 측장 소자. - 제 5 항, 제 9 항 또는 제 13 항에 있어서,
상기 배출 드레인 영역에 인접해서 배치되고, 상기 새로운 볼록부를 경유한 상기 배출 드레인 영역으로의 전하의 배출을 제어하는 배출 제어 기구를 더 구비하는 것을 특징으로 하는 측장 소자. - 제 1 항 내지 제 14 항 중의 어느 한 항에 있어서,
상기 복수의 전송 제어 기구의 각각이,
상기 복수의 볼록부의 각각의 위에 마련된 게이트 절연막과,
상기 게이트 절연막의 위에 각각 마련된 전송 게이트 전극을 구비하고,
상기 전송 게이트 전극에 인가되는 각각의 전압에 의해서, 상기 복수의 볼록부의 각각에 정의되는 전송로의 전위를 제어하고, 상기 신호 전하의 상기 복수의 전하 축적 영역으로의 이동을 각각 제어하는 것을 특징으로 하는 측장 소자. - 제 1 항 내지 제 15 항 중의 어느 한 항에 있어서,
상기 복수의 전송 제어 기구의 각각이,
상기 신호 전하의 전송 방향과 직교하는 방향을 따라, 평면 패턴상, 상기 복수의 볼록부의 각각을 사이에 두도록 상기 화소 형성층상에 절연막을 통해 배열된 한 쌍의 전계 제어 전극을 구비하고,
각각의 전계 제어 전극에 서로 다른 전계 제어 전압을 인가하고, 상기 복수의 볼록부의 공핍화 전위를 변화시키는 것에 의해, 상기 복수의 볼록부 중을 전송하는 상기 신호 전하의 이동을 제어하는 것을 특징으로 하는 측장 소자. - 제 1 도전형의 반도체로 이루어지는 화소 형성층과,
개구부를 갖고, 해당 개구부의 아래쪽의 상기 화소 형성층에 수광부의 위치를 정의하도록, 상기 화소 형성층의 위쪽에 배치된 차광판과,
상기 수광부에 있어서, 상기 화소 형성층과의 접합 구조로 포토 다이오드를 구성하도록, 상기 화소 형성층의 상부에 선택적으로 배치되고, 또한, 상기 수광부의 위치로부터 상기 차광판에 의해 차광된 복수의 위치까지 도달하도록, 상기 화소 형성층의 상부를 연장하여 분기 형상으로 복수의 볼록부를 구성하는 제 2 도전형의 표면 매립 영역과,
상기 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과,
상기 복수의 볼록부의 각각에, 상기 전하 축적 영역에 인접해서 배치되고, 상기 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와,
상기 개구부의 아래쪽의 일부에 한쪽의 단부가 배치되고, 복수로 분기한 다른쪽의 단부가 상기 전송 제어 기구의 적어도 일부까지 도달하도록, 상기 표면 매립 영역의 상부의 일부에 배치된 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비하는 화소를 복수개 반도체칩상에 배열한 것을 특징으로 하는 고체 촬상 장치. - 제 17 항에 있어서,
상기 화소의 각각에 있어서, 상기 표면 매립 영역의 상기 수광부의 위치로부터 상기 분기 형상의 위치에 도달하기까지의 줄기 경로의 도중에, 해당 줄기 경로의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 더 마련하고,
상기 새로운 볼록부의 선단에, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 배출 드레인 영역을 접속한 것을 특징으로 하는 고체 촬상 장치. - 제 17 항 또는 제 18 항에 있어서,
상기 화소의 각각에 있어서, 상기 표면 매립 영역의 외형 또는 해당 외형의 포락선의 형상이 상기 수광부의 위치에 있어서, 평면 패턴상, 상기 가이드 영역의 주위를 둘러싸도록 사다리꼴, 포물 곡선, 역 U자형, 혹은 역 V자형을 이루도록, 상기 신호 전하의 수송 방향에 수직인 방향에서 측정한 폭이 점차 넓어지는 것을 특징으로 하는 고체 촬상 장치. - 제 1 도전형의 반도체로 이루어지는 화소 형성층과,
복수의 개구부를 갖고, 해당 복수의 개구부의 아래쪽의 상기 화소 형성층에 각각 수광부의 위치를 정의하도록, 상기 화소 형성층의 위쪽에 배치된 차광판과,
상기 차광판에 의해 차광된 위치에 복수의 볼록부를 갖는 전하 변조부 배치 영역을 배치하고, 해당 전하 변조부 배치 영역의 양단부로부터 상기 복수의 개구부의 수에 대응한 수의 수광 단부를 상기 복수의 개구부를 향해 돌출시키고, 각각의 상기 수광 단부의 점유 영역이 상기 복수의 개구부의 각각의 면적을 커버할 수 있는 크기로 설정되고, 상기 수광부의 각각에 있어서, 상기 화소 형성층과의 접합 구조로 각각 포토 다이오드를 구성하도록, 상기 화소 형성층의 상부에 매립된 제 2 도전형의 표면 매립 영역과,
상기 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과,
상기 복수의 볼록부의 각각에, 상기 전하 축적 영역에 인접해서 배치되고, 상기 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와,
상기 복수의 개구부의 수에 대응한 수의 분기 단부를 갖고, 상기 전하 변조부 배치 영역의 위로 되는 상기 차광판에 의해 차광된 위치로부터 상기 복수의 개구부의 아래쪽에 각각의 분기 단부의 선단 부분이 배치된 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비하는 화소를 복수개 반도체칩상에 배열한 것을 특징으로 하는 고체 촬상 장치. - 제 20 항에 있어서,
상기 화소의 각각에 있어서, 상기 표면 매립 영역의 상기 양단부측에 상기 전하 변조부 배치 영역의 긴쪽 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 더 각각 마련하고,
상기 새로운 볼록부의 선단의 각각에, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 배출 드레인 영역을 접속한 것을 특징으로 하는 고체 촬상 장치. - 제 1 도전형의 반도체로 이루어지는 화소 형성층과,
상기 화소 형성층에 의해서 정의되는 화소 영역의 주변에 복수의 개구부를 갖고, 해당 복수의 개구부의 아래쪽의 상기 화소 형성층에 각각 수광부의 위치를 정의하도록, 상기 화소 형성층의 위쪽에 배치된 차광판과,
상기 차광판에 의해 차광된 상기 화소 영역의 중앙의 위치에 복수의 볼록부를 갖는 전하 변조부 배치 영역을 배치하고, 해당 전하 변조부 배치 영역으로부터 상기 복수의 개구부의 수에 대응한 수의 수광 단부를 상기 복수의 개구부를 향해 방사상으로 돌출시키고, 각각의 상기 수광 단부의 점유 영역이 상기 복수의 개구부의 각각의 면적을 커버할 수 있는 크기로 설정되고, 상기 수광부의 각각에 있어서, 상기 화소 형성층과의 접합 구조로 각각 포토 다이오드를 구성하도록, 상기 화소 형성층의 상부에 매립된 제 2 도전형의 표면 매립 영역과,
상기 복수의 볼록부의 선단부에 각각 접속되고, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 전하 축적 영역과,
상기 복수의 볼록부의 각각에, 상기 전하 축적 영역에 인접해서 배치되고, 상기 전하 축적 영역으로의 신호 전하의 전송을 제어하는 복수의 전송 제어 기구와,
상기 복수의 개구부의 수에 대응한 수의 분기 단부를 갖고, 상기 전하 변조부 배치 영역의 위로 되는 상기 차광판에 의해 차광된 위치로부터 상기 복수의 개구부의 아래쪽에 방사상으로 각각의 분기 단부의 선단 부분을 향한 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도이고, 상기 전하 축적 영역보다 저불순물 밀도의 가이드 영역을 구비하는 화소를 복수개 반도체칩상에 배열한 것을 특징으로 하는 고체 촬상 장치. - 제 22 항에 있어서,
상기 화소의 각각에 있어서, 상기 표면 매립 영역의 상기 방사상으로 돌출된 개소의 상기 수광 단부에 가까운 측에, 상기 방사상 방향에 직교하는 방향으로 돌출되는 새로운 볼록부를 더 각각 마련하고,
상기 새로운 볼록부의 선단의 각각에, 제 2 도전형이고 상기 표면 매립 영역보다 고불순물 밀도의 배출 드레인 영역을 접속한 것을 특징으로 하는 고체 촬상 장치. - 제 18 항, 제 21 항 또는 제 23 항에 있어서,
상기 화소의 각각에 있어서, 상기 배출 드레인 영역에 인접해서 배치되고, 상기 새로운 볼록부를 경유한 상기 배출 드레인 영역으로의 전하의 배출을 제어하는 배출 제어 기구를 더 구비하는 것을 특징으로 하는 고체 촬상 장치. - 제 18 항 내지 제 24 항 중의 어느 한 항에 있어서,
상기 화소의 각각에 있어서, 상기 복수의 전송 제어 기구의 각각이,
상기 복수의 볼록부의 각각의 위에 마련된 게이트 절연막과,
상기 게이트 절연막의 위에 각각 마련된 전송 게이트 전극을 구비하고,
상기 전송 게이트 전극에 인가되는 각각의 전압에 의해서, 상기 복수의 볼록부의 각각에 정의되는 전송로의 전위를 제어하고, 상기 신호 전하의 상기 복수의 전하 축적 영역으로의 이동을 각각 제어하는 것을 특징으로 하는 고체 촬상 장치. - 제 18 항 내지 제 25 항 중의 어느 한 항에 있어서,
상기 화소의 각각에 있어서, 상기 복수의 전송 제어 기구의 각각이,
상기 신호 전하의 전송 방향과 직교하는 방향을 따라, 평면 패턴상, 상기 복수의 볼록부의 각각을 사이에 두도록 상기 화소 형성층상에 절연막을 통해 배열된 한 쌍의 전계 제어 전극을 구비하고,
각각의 전계 제어 전극에 서로 다른 전계 제어 전압을 인가하고, 상기 복수의 볼록부의 공핍화 전위를 변화시키는 것에 의해, 상기 복수의 볼록부 중을 전송하는 상기 신호 전하의 이동을 제어하는 것을 특징으로 하는 고체 촬상 장치.
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