CN108336101B - 飞行时间探测像素 - Google Patents

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Abstract

本申请涉及飞行时间探测像素。该像素包括半导体衬底，该像素包括：光敏区域，包括第一导电类型的第一掺杂层和所述第一类型的电荷收集区域，电荷收集区域比第一层更重掺杂并且延伸穿过第一层的全部或部分；至少两个电荷存储区域，每个电荷存储区域包括第一类型的阱，阱比电荷收集区域更重掺杂并且至少通过第一层的第一部分与电荷收集区域隔开，第一部分被第一栅极覆盖，每个电荷存储区域在横向上由两个绝缘的导电电极界定，所述两个绝缘的导电电极彼此平行且面对；以及第二导电类型的第二掺杂层，覆盖收集区域和电荷存储区域。

Description

飞行时间探测像素
相关申请的交叉引用
本申请要求2015年12月30日提交的法国专利申请号15/63457以及2016年12月12日提交的法国专利申请号16/62341的优先权权益，据此在法律允许的最大程度上通过参考将这些专利申请的内容整体并入。
技术领域
本公开涉及基于飞行时间测量原理操作的距离传感器或TOF传感器。
背景技术
在TOF传感器中，光源朝场景发出光。传感器的飞行时间探测像素或TOF像素接收由场景中的与该像素相关联的点反射的光。飞行时间的测量，也就是，光从光源行进到场景中的和像素相关联的点并且从该点行进到像素所花费的时间的测量，使得能够计算像素与该点隔开的距离。
在其中期望获得场景的三维图像的情况中，TOF传感器包括TOF像素的阵列，以用于测量每个像素与场景中的和像素相关联的点隔开的距离。这提供传感器与场景中的和像素相关联的不同点隔开的距离的映射，并且然后可以从这种距离映射重构场景的三维图像。然而，现有的TOF像素具有相对较大的尺寸。例如，包括SPAD类型的光电二极管(“单光子雪崩二极管”)的TOF像素可以具有30μm*30μm量级的表面面积。
发明内容
将期望提供克服现有TOF像素的至少一些缺陷的TOF像素。例如，将期望提供具有小于10μm*10μm并且例如小于5μm*5μm的表面面积的TOF像素。
因而，一种实施例提供一种飞行时间探测像素，包括半导体衬底，该飞行时间探测像素包括：光敏区域，包括第一导电类型的第一掺杂层和第一类型的电荷收集区域，电荷收集区域比第一层更重掺杂并且延伸穿过第一层的全部或部分；至少两个电荷存储区域，每个电荷存储区域包括第一类型的阱，阱比电荷收集区域更重掺杂并且至少通过第一层的第一部分与所述电荷收集区域隔开，该第一部分被第一栅极覆盖，每个电荷存储区域在横向上由两个绝缘的导电电极界定，所述两个绝缘的导电电极彼此平行且面对；以及第二导电类型的第二掺杂层，覆盖收集区域和电荷存储区域。
根据一个实施例，第一层的每个第一部分包括与对应的存储区域相邻的第一中间区域，第一中间区域为第一掺杂类型、比所述第一部分更重掺杂且比所述存储区域的阱更轻掺杂。
根据一个实施例，每个电荷存储区域包括第二中间区域，第二中间区域插入在存储区域的阱与光敏区域之间，第二中间区域为第一掺杂类型、比第一部分更重掺杂且比阱更轻掺杂。
根据一个实施例，光敏区域在顶视图中为方形，并且每个存储区域沿着光敏区域的边缘延伸。
根据一个实施例，光敏区域在顶视图中为基本方形，并且每个存储区域从光敏区域的边缘、与该边缘垂直地延伸。
根据一个实施例，第一层定位在衬底的部分上，所述衬底为第二掺杂类型且具有随着与第一层的距离减小而减小的掺杂水平。
根据一个实施例，像素还包括第一类型的重置区域，重置区域比电荷收集区域更重掺杂且通过第一层的第二部分与电荷收集区域隔开，所述第二部分由布置在光敏区域上的第二栅极所覆盖。
根据一个实施例，第一栅极布置在光敏区域上，并且电荷收集区域包括中央部分和臂，中央部分基本布置在光敏区域的中心处，臂在布置于光敏区域上的栅极之间从中央部分延伸。
根据一个实施例，像素针对每个电荷存储区域还包括：第一类型的感测区域，所述感测区域比阱更重掺杂，通过第一层的第三部分与阱隔开，所述第三部分由第三栅极所覆盖，所述第三部分布置在光敏区域之外。
根据一个实施例，像素用于接收周期性光信号，布置在光敏区域上的栅极由对于接收到的周期性信号的波长透明的材料制成。
根据一个实施例，不透光的屏幕覆盖像素，除了光敏区域。
根据一个实施例，每个第一栅极能够接收或不接收第一电位，以便允许或禁止从光敏区域到对应的存储区域的电荷传送。
根据一个实施例，半导体衬底是绝缘体上半导体类型的半导体层。
另一种实施例提供一种图像传感器，该图像传感器包括：诸如上述的像素的阵列，与发出周期性光信号的源相关联；以及部件，能够同步所述源和施加到每个像素的晶体管的栅极的控制电位。
另一种实施例提供一种用于制造飞行时间探测像素的方法，该方法包括以下的接连步骤：形成成对的绝缘的垂直电极，所述垂直电极彼此平行且面对，每个电极对在横向上界定存储区域，所述存储区域从光敏区域纵向延伸；在光敏区域中通过注入形成第一导电类型的第一掺杂层；在光敏区域上、在第一层的第一部分上形成第一栅极，所述第一部分具有从其延伸的存储区域；在光敏区域中、在第一栅极之间通过注入形成第一类型的电荷收集区域，所述电荷收集区域比所述第一层更重掺杂，所述收集区域具有与所述第一栅极对齐的边缘；在每个存储区域中通过注入形成第一类型的阱，所述阱比所述电荷收集区域更重掺杂；以及在存储区域上且在电荷收集区域上，通过注入形成第二类型的第二掺杂层。
在下面结合附图的具体实施例的非限制性描述中将详细讨论前述以及其它特征和优势。
附图说明
图1是示意性示出TOF传感器的示例的顶视图；
图2示出TOF像素电路的示例；
图3是图示用于图2的TOF像素的控制模式的时序图；
图4A至图4D示意性示出图2类型的TOF像素的实施例；
图5A至图5D示意性图示在电荷传送步骤期间在图4A至图4D的像素的各种区域中的静电电位的变化；
图6示意性示出图4A至图4D的像素的备选实施例；以及
图7示意性示出图4A至图4D的像素的另一备选实施例。
具体实施方式
在各个附图中利用相同的参考标号标示相同的元件，并且各个附图不是按比例绘制。为了清楚起见，仅有助于理解所述实施例的那些元件被示出和详细描述。
在以下描述中，术语“高”、“低”、“下方”、“上方”、“垂直”和“上部”指代在对应附图中的有关元件。除非另外指明，否则表述“基本上”、“大致”和“量级”是指在10％以内、优选地在5％以内。
图1是TOF传感器的示例的简化顶视图。传感器1包括TOF像素的阵列3，例如1000行*1000列的阵列。阵列3与行解码器7和列解码器9相关联。行解码器7递送信号11，以使得能够选择阵列的行中的一行或另一行。列解码器9使得能够读取来自所选择的行中的像素的信息。行解码器7和列解码器9由信号13控制，信号13由控制和处理部件15递送。控制和处理部件15例如包括与一个存储器或多个存储器相关联的处理器。传感器1与光源17相关联，光源17用于照亮期望获得其三维图像的场景。光源17例如为激光器，该激光器的波长可以在从500nm到1000nm的范围内。光源17连接到控制和处理部件15，以将施加到阵列3的TOF像素的控制信号和光源17同步。
在以下描述中，考虑传感器1的如下情况：其中光源17发出正弦信号LE，该正弦信号具有可以在从20MHz到100MHz范围内、例如在25MHz的频率。针对每个像素，确定在所发出的光信号LE与由该像素接收到的光信号LR之间的相位偏移
Figure BSA0000158509760000051
然后从相位偏移
Figure BSA0000158509760000052
确定像素与其共轭点隔开的距离。
图2示出TOF像素电路的示例。
TOF像素包括光敏元件PD，光敏元件PD的一端连接到节点21并且其另一端连接到低参考电位、例如接地。节点21经由三个相同的集合S1、S2和S3而耦合到传感器节点SN，该三个相同的集合并联连接在节点21和节点SN之间。每个集合Si(其中在本例中i等于1、2和3)包括传输N沟道MOS晶体管Tmemi、电荷存储区域memi和感测N沟道MOS晶体管Tsni。晶体管Tmemi的源极连接至节点21，并且晶体管Tmemi的漏极连接至存储区域memi的端子。晶体管Tmemi由施加到其栅极的信号Vmemi控制。晶体管Tsni的源极连接至存储区域memi的另一端子，并且晶体管Tsni的漏极连接至感测节点SN。晶体管Tsni由施加至其栅极的信号Vsni控制。存储区域memi的示例将在下面给出。
TOF像素与感测器件相关联，该感测器件对于多个像素(例如四个像素)可以是共用的。感测器件包括如所示那样连接的预充电N沟道MOS晶体管Tres、组装为源跟随器的N沟道MOS晶体管Tsuiv和选择N沟道MOS晶体管Tsel。感测节点SN通过晶体管Tres耦合到电源导轨，该电源导轨被设置为高参考电位、例如电源电位Vdd。晶体管Tres由施加到其栅极的信号Vres控制。感测节点SN也耦合到晶体管Tsuiv的栅极，晶体管Tsuiv的漏极耦合到电源导轨，晶体管Tsuiv的的源极经由晶体管Tsel耦合到像素电路的输出导轨23，晶体管Tsel由施加到其栅极的信号Vsel控制。
在本示例中，TOF像素还包括N沟道MOS晶体管TresPD，以用于重置光敏元件PD。晶体管TresPD的源极连接至节点21，并且晶体管TresPD的漏极连接至电源导轨Vdd。晶体管TresPD由施加到其栅极的信号VresPD控制。
为了确定所发出的光信号LE与由像素接收到的光信号LR之间的相位偏移
Figure BSA0000158509760000061
通过连续地且以规则间隔地朝向存储区域mem1、然后是存储区域mem2、最后是存储区域mem3传送在光敏元件中光电生成的电荷，从而对信号LR进行采样。执行这三个连续传送所需的总时间等于信号LE和LR的时段。此外，将这三个连续传送重复很多次，例如至少100000次。然后通过向节点SN传送来自区域mem1的电荷、然后是来自区域mem2的电荷、最后是来自区域mem3的电荷，由此读取存储在存储区域中的电荷。
现在将关于图3更详细地描述图2的TOF像素的实施例。
图3是由与传感器1相关联的光源17发出的光信号LE、由TOF像素接收到的光信号LR以及数字信号VresPD、Vres、Vmemi、Vsni和Vsel的时序图。默认地，信号VresPD、Vmemi、Vsni和Vsel处于低电平且信号Vres处于高电平。
首先在时间t0和t1之间通过将晶体管TresPD设置为导通状态(信号VresPD为高状态)来执行光敏元件PD的重置。然后像素的积分周期开始并在信号LE上同步。
在积分周期期间，在光敏区域PD中光电生成的电荷被传送到存储区域memi。为了实现这一点，又将传送晶体管Tmemi均设置为导通状态。更具体地，晶体管Tmem1在时间t2和t3之间设置为导通状态(Vmem1为高)，晶体管Tmem2在时间t4和t5之间设置为导通状态(Vmem2为高)，并且晶体管Tmem3在时间t6和t7之间设置为导通状态(Vmem3为高)。如前面指出的，这三个传送然后被重复很多次。在整个积分周期中，信号Vres都处于高状态，晶体管Tres都为导通，并且感测节点SN的电压都基本等于高参考电位。
在积分周期结束时，从时间t10读取存储在每个存储区域memi中的电荷。为了实现这一点，又均将感测晶体管Tsni设置为导通状态，并且在存储于存储区域memi中的电荷的每次读取之后测量并存储节点SN上的电压电平。更具体地，在时间t10将晶体管Tsel设置为导通状态(Vsel为高)，并且在时间t11将预充电晶体管Tres设置为截止状态(Vres为低)。然后在连续时间t12和t13之间将晶体管Tsn1设置为导通状态(Vsn1为高)，随后在连续时间t14和t15之间将晶体管Tsn2设置为导通状态(Vsn2为高)，随后在连续时间t16和t17之间将晶体管Tsn3设置为导通状态(Vsn3为高)。分别在t13和t14之间、在t15和t16之间以及在t17和t18之间测量并存储节点SN的第一电压电平、第二电压电平以及第三电压电平。在时间t18，将信号Vsel设置为低状态并且将信号Vres设置回到高状态。然后新的积分周期可以开始。
在本实施例中，所测量的第一电压电平、第二电压电平和第三电压电平表示分别存储在存储区域mem1中、存储区域mem1和mem2中、存储区域mem1、mem2和mem3中的电荷。在备选实施例中，在存储于存储区域memi中的电荷的每次读取之后，通过对晶体管Tres施加高电位脉冲来提供感测节点SN的重置。在这种情况下，第一电压电平、第二电压电平和第三电压电平表示分别存储在单个存储区域mem1、mem2和mem3中的电荷。
这三个电压电平使得能够确定光信号LE和LR之间的相位偏移
Figure BSA0000158509760000071
因而由此推导出像素与场景中的和该像素相关联的点隔开的距离。
尽管已经描述了包括三个相同集合Si的TOF像素电路的控制模式和实施例，但也可以通过使用包括多于三个的集合Si(例如四个集合Si)的TOF像素来确定信号LE和LR之间的相位偏移
Figure BSA0000158509760000072
作为示例，朝向存储区域memi的传送所花费的时间在从5ns至30nm的范围内。当这些信号的频率为25MHz时，至同一存储区域memi的两次传送之间隔开的时间例如是40ns。在这种情况下，当至每个存储区域memi的电荷传送均被执行250000次时，由积分周期所花费的时间可以为大致10ms。由从存储区域memi到传感节点SN的电荷传送所花费的时间例如在从1μs至10μs的范围内。
在像素中，在几纳秒内，在光敏元件PD中光电生成少许电荷，例如，1到10个电荷。这样的电荷应整体传送到存储区域memi。特别地，应没有电荷保持阻挡在光敏元件PD中或对应晶体管Tmemi的沟道中。
现在将关于图4A、图4B、图4C和图4D描述TOF像素的实施例，其允许在光敏区域PD中光电生成的电荷朝向存储区域memi的完整传送。
图4A至图4D示意性地示出TOF像素40的实施例，图4A是像素的顶视图，图4B、图4C和图4D分别是沿图4A的平面BB、CC和DD的横截面图。在本实施例中，像素包括三个集合Si和一个重置晶体管TresPD，其中i等于1、2、3。每个集合Si包括传送晶体管Tmemi、存储区域memi和感测晶体管Tsni。每个集合Si与感测区域SNi相关联。
TOF像素40包括光敏区域PD，该光敏区域PD例如在顶视图中为方形。如图4C所示，光敏区域PD包括掺杂水平N1的N型掺杂层41。N1层41形成在P型掺杂半导体衬底43的上表面处，该P型掺杂半导体衬底43具有可以随着至N1层41的距离减小而减小的掺杂水平。
如图4C所示，TOF像素40在光敏区域PD中还包括N型掺杂的电荷收集区域45，该电荷收集区域45具有比N1大的掺杂水平N2。N2层45由重掺杂的P型层47(P+)所覆盖。N2层45延伸穿过N1层41的厚度的全部或部分。在本例中，N2电荷收集区域45相比N1层41而言更深地穿透到P衬底43中。
如图4C所示，每个感测区域SNi为N型重掺杂(N+)并且在光敏区域PD之外形成在N1层41中。感测区域SNi对应于关于图2所描述的感测节点SN并且可以彼此电连接。
如图4A和图4D所示，每个存储区域memi在横向上在彼此平行且面对的两个绝缘的垂直电极49之间延伸，并且在纵向上从光敏区域PD延伸到对应的感测区域SNi。界定每个存储区域memi的电极49可以包括延伸部50，延伸部50整个界定对应的N+区域SNi，除了在区域memi侧上的边缘。如图4C所示，绝缘的垂直电极49、50从像素40的上表面延伸、跨过N1层41并穿透到P衬底43中。绝缘的垂直电极49包括导电材料51，例如掺杂多晶硅，导电材料51与绝缘层53交界，绝缘层53例如由氧化硅制成。
在本实施例中，如图4A所示，每个存储区域memi从处于光敏区域PD的边缘中的开口54、垂直于该边缘而在纵向上延伸。此外，每个存储区域memi具有与光敏区域PD的边缘对齐的长边，从而每个存储区域memi从光敏区域PD的角落延伸。有利地，界定存储区域memi的绝缘的垂直电极49可以包括延伸部55，该延伸部55界定光敏区域PD。
如图4C和图4D所示，每个存储区域memi包括N型掺杂阱57，该N型掺杂阱57具有比N1大的掺杂水平N5、由P+层47覆盖并在横向上通过对应的绝缘的垂直电极49界定。每个N5阱57在衬底43中向下穿透到大于或等于N1层41且小于绝缘电极49、50和55的深度。每个存储区域memi通过N1层41的部分41A而与N2电荷收集区域45隔开。光敏区域PD的每个N1部分41A整个被对应的传送晶体管Tmemi的栅极59所覆盖，栅极59通过栅极绝缘体层61而与N1部分41A隔开。每个存储区域memi通过N1层41的部分41B而与对应的区域SNi隔开。N1部分41B布置在光敏区域外部并且整个被涂覆有对应的感测晶体管Tsni的栅极63，栅极63通过栅极绝缘体层65而与N1部分41B隔开。
在本实施例中，如图4C所示，每个区域memi包括N型掺杂区域67，该N型掺杂区域67具有比N1大且比N5小的掺杂水平N4、由P+层47覆盖并且与光敏区域PD相邻。每个N4区域67在P衬底43中例如向下穿透到大于或等于N1层41且小于或等于N5阱57的深度。此外，每个N1部分41A包括N型掺杂区域69，该N型掺杂区域69具有比N1大且比N4、N5、N2小的掺杂水平N3、由对应的晶体管Tmemi的栅极59所覆盖并且与对应的存储区域memi相邻。N3区域69在P衬底43中例如向下穿透到基本等于N1层41的深度。因而，从N2电荷收集区域45并且始终到感测区域SNi，可以成功地发现两两接触的N2电荷收集区域45、N1部分41A、N3区域69、N4区域67、N5阱57、N1部分41B和感测区域SNi。
重置晶体管TresPD包括N型重掺杂漏极区域71(N+)，该区域71形成在光敏区域PD外部，例如在N1层41中。N+区域71在横向上在彼此平行且面对的两个绝缘的垂直电极49之间延伸并且在纵向上从光敏区域PD延伸。如图4B所示，N+区域71通过N1层41的部分41C而与N2电荷收集区域45隔开。光敏区域PD的N1部分41C由晶体管TresPD的栅极73所覆盖，栅极73通过栅极绝缘体层75而与光敏区域PD的该N1部分41C隔开。
在本实施例中，如图4A所示，并且类似于存储区域memi，晶体管TresPD的N+区域71从处于光敏区域PD的边缘中的开口54、垂直于该边缘在纵向上延伸，并且具有与光敏区域PD的另一边缘对齐的长边，从而N+区域71从光敏区域PD的角落延伸。有利地，界定N+区域71的绝缘的垂直电极49可以包括界定光敏区域PD的延伸部55和界定与光敏区域PD相对的N+区域71的短边的延伸部50。
在本实施例中，如图4A所示，电荷收集区域45具有十字形，包括中央部分和臂，中央部分布置在光敏区域的中心处，臂在位于光敏区域上的栅极59、73之间从该中央部分延伸。然后可以选择晶体管Tmemi和TresPD的栅极的厚度和材料，使得这些栅极对于由像素接收到的光信号LR的辐射透明。由此，信号LR可以在越过晶体管Tmemi和TresPD的栅极后到达光敏区域PD。例如，具有在150nm至600nm的范围内的厚度的多晶硅栅极59和73以及具有在3nm至12nm的范围内的厚度的氧化硅栅极绝缘体61和75对于波长在800nm至1000nm的范围内的近红外信号LR透明。此外，这种厚度和材料可以有利地对于具有远离信号LR的波长的寄生光辐射不透明。这使得能够过滤至少部分的寄生辐射。例如，以上作为示例指出的栅极和栅极绝缘体吸收至少部分的波长在从400nm至700nm范围内的可见光谱中的寄生光辐射。
在区域memi、区域SNi和可能的晶体管Tsni的栅极之上提供例如由诸如钨、铝或铜之类的金属制成的不透光的遮蔽件(未示出)，使得光信号LR的辐射仅到达像素的光敏区域PD。这有利地使得能够避免存储区域中的寄生电荷的光电生成。布置在每个区域memi上的不透光的遮蔽件可以进一步在对应的晶体管Tmemi的栅极59的全部或部分的上方延伸。特别地，遮蔽件可以进一步在完全覆盖N3部分69的晶体管Tmemi的栅极59的部分上方以及在N1部分41A的与N3部分69相邻的部分上方延伸，以避免电荷在其中被光电生成并且继而被传送到相邻的存储区域memi，而它们应被传送到另一存储区域memi。
为了制造图4A至图4C的TOF像素，根据一个实施例并且参照图4C，从与掺杂的P型硅晶片对应的衬底43开始，或者在通过P型原位掺杂硅的外延获得的衬底中，掺杂剂原子浓度可以在外延期间变化以获得诸如前面所述的掺杂梯度。绝缘的垂直电极59和它们的延伸部50、55从同一沟槽同时形成，该沟槽具有绝缘壁(绝缘体53)并且被填充有导电材料51。然后在掩蔽和掺杂剂原子注入步骤期间，例如利用在从5*1011at.cm-2到5*1013at.cm-2的范围内的掺杂剂原子的剂量，来形成N1层41和N3区域69。尽管在这里所述的实施例中，区域41B和41C具有掺杂水平N1，但可以通过调整在N3区域69的形成期间使用的掩膜的布局来为这些区域提供掺杂水平N3。然后在衬底上形成晶体管Tsni、TresPD和Tmemi的栅极，此后在掩蔽和掺杂剂原子注入步骤期间，例如利用在从5*1011at.cm-2到5*1013at.cm-2的范围内的掺杂剂原子的剂量，来形成N4区域67、N2区域45、N+区域SNi、N+区域71和N5阱57。最后通过注入形成P+层47。
由于N4区域67、N2区域45、N+区域SNi、N+区域71和N5阱57在晶体管Tmemi、Tsni和TresPD的栅极之后形成的事实，这些区域和阱有利地具有与这些栅极对齐的边缘。特别地，N2区域45占用不被栅极59和73覆盖的光敏区域PD的整个表面。存储区域memi均具有与栅极59的边缘对齐的短边，该短边对应于光敏区域PD的边缘的一部分，更具体地对应于在该边缘中的开口54。晶体管TresPD的N+区域71具有与栅极73的边缘对齐的短边，该短边对应于光敏区域PD的边缘的一部分，更具体地对应于在该边缘中的开口54。
此外，由于P+层47在晶体管Tsni、Tmemi和TresPD的栅极之后形成的事实，该P+层不形成在这些晶体管的栅极下方，而仅在这些栅极周围、在整个电荷收集区域51和存储区域memi上方。继而在这些栅极59、73下方的电荷传送有利地被以块体执行。作为结果，传送的电荷没有到达在其中它们可能保持被捕获的栅极绝缘体61、65或75，并且光敏区域PD的所有电荷被有效地传送到区域memi。
为了抑制在两个相邻像素之间的可能的寄生电荷交换，衬底43可以对应于位于绝缘层上的半导体层(绝缘体上半导体类型的衬底)，并且然后可以穿过N1层41和P衬底43的整个厚度形成电极49、50和55，以将光敏区域彼此电绝缘。
在操作中，绝缘的电极49和它们的延伸部50、55连接到负电位或零电位，使得空穴沿着它们的壁存储。这使得能够减少暗电流并且将P+层47和P衬底43设置为施加到衬底43或层47的同一低参考电位，例如接地。光敏区域PD和存储区域memi于是对应于所谓的“针扎”二极管。选择光敏区域PD和存储区域memi的掺杂水平，使得在没有照明的情况下，针扎二极管被完全耗尽。此外，如关于图2所述的，将诸如电源电位Vdd的正电位施加到晶体管TresPD的漏极区域71。
图5A至图5D示意性地示出根据施加到晶体管Tmemi和Tsni的控制电位、在晶体管Tmemi和Tsni的栅极下方且在存储区域memi中、光敏区域PD中的静电电位的电平在图4A的平面CC中的变化。更特别地，图5A至图5C图示了从光敏区域PD至存储区域memi的电荷传送的步骤，图5D图示了从区域memi至对应的感测区域SNi的电荷传送的步骤。在这些附图中，静电电位从头到尾都是增加的。
在图5A的步骤处，通过向晶体管Tmemi和Tsni的栅极施加负电位或零电位，例如接地电位，来将它们保持在截止状态。由于掺杂水平N1、N3、N4、N5、N+增加的事实，分别在部分41A和41B、N3区域69、N4区域67、N5阱57以及区域SNi中的静电电位V1A和V1B、V3、V4、V5和V+是增加的。此外，掺杂水平N2大于水平N1和N3，电荷收集区域中的静电电位V2大于静电电位V1A和V3。
当像素接收光时，在光敏区域PD中光电生成电子-空穴对。空穴被朝向低参考电位排出并且电子(在附图中由叉号表示)被存储在光敏区域PD中。由于电位V2大于电位V1A的事实，光电生成的电子朝向N2电荷收集区域45排出，其中电子在N2电荷收集区域45中累积。N2区域45被选择为足够厚以允许电子在它们传送到存储区域memi之前存储在该N2区域45的体积中。当衬底43具有诸如前述的掺杂水平梯度时和/或当N2电荷收集区域45在比N1层41更深地穿透到衬底中时，电子至N2区域45的这种排出更有效。
在图5B的步骤处，通过在晶体管Tmemi的栅极上施加正电位，将晶体管Tmemi设置为导通状态，使得电位V1A和电位V3变为大于电位V2和V4。栅极完全覆盖N1部分41A和N3区域69，电位V1A保持低于电位V3。存储在N2电荷收集区域45中的电子因而全部传送到N3区域69，由于电子被阻挡在电位势垒V1A和V4之间，电子被临时存储在N3区域69中。此外，由于电位V4小于电位V5的事实，已经传送到存储区域memi中的电子保持约束在N5阱57中，但在本示例中，电位V3大于电位V5。
有利地，由于晶体管Tmemi的栅极覆盖光敏区域PD的一部分的事实，其贡献于将在光敏区域PD中存在的光电生成的电子在它们传送到N3区域69之前吸引到像素的上表面。作为结果，没有光电生成的电子保持在光敏区域PD中。
在图5C的步骤处，将晶体管Tmemi设置回到截止状态，由此电位V1A和V3再次变为小于电位V4和V5。此外，电位V1A保持大于V3。作为结果，位于N3区域69中的电子通过N4区域67全部传送到对应的N5阱57。有利地，电位V1A形成电位势垒，防止电子从N3区域69返回到N2电荷收集区域45。N5阱57中的电子存储能力取决于电位阱的深度，并且特别地取决于电位V5与电位V1B和V4之差，电位V1B和V4形成围绕N5阱57的电位势垒。这种存储能力可以有利地通过相对于电位电平V5修改电位电平V1B和V4而被调整。例如，部分41B的掺杂水平N1和部分69的掺杂水平N4的降低造成电位V5与电位V1B和V4之间较大的差值，并因而造成N5阱57中的电子存储能力的增加。该存储能力也可以通过以下来增加：增加阱57的掺杂水平N5；减小施加到电极49的偏置电位；和/或修改阱的尺寸。特别地，电子存储在N5阱57的体积中，这些阱被选择为具有足够大的厚度以便能够存储给定量的电子。此外，阱的厚度被选择为小于或等于绝缘电极49、50和55的厚度，绝缘电极49、50和55的厚度控制电子在这些阱中的静电约束。
在图5D的步骤处，通过在晶体管Tsni的栅极63上施加正电位，将晶体管Tsni设置为导通状态，使得电位V1B变为大于电位V5且保持小于电位V+。然后电子被从区域memi传送到感测区域SNi。晶体管Tsni然后被设置为截止状态，并且传送到区域SNi中的光电生成的电子的数量可以由连接至区域SNi的读取电路读取。
关于晶体管TresPD，当通过在其栅极73上施加负电位或零电位(例如接地电位)而将其保持在截止状态时，光电生成的电子保持在光敏区域PD的N2电荷收集区域45中。实际上，由于掺杂水平N1小于掺杂水平N2的事实，由晶体管TresPD的栅极73覆盖的N1部分41C中的静电电位V1C小于N2电荷收集区域45中的电位V2。当通过在晶体管TresPD的栅极73上施加正电位而将晶体管TresPD设置在导通状态时，选择该电位使得N1部分41C中的电位电平V1C变为大于电位V2且保持小于施加到晶体管TresPD的漏极区域71的电位。作为结果，存在于光敏区域PD中的光电生成的电子全部从像素排出到电位Vdd。
在备选实施例中，可以将施加到处于截止状态的晶体管TresPD的栅极的电位选择为大于施加到处于截止状态的晶体管Tmemi的栅极的电位，使得当这些晶体管处于截止状态时，电位V1C大于电位V1A。由此，光敏区域PD中多余的光电生成的电子将被排出到N+区域71、而不是存储区域memi。晶体管TresPD因而可以有利地除了用作用于重置光敏区域PD的晶体管之外还用作防眩晶体管。
从上述操作应理解到，N1层41主要是靠近表面的从N2电荷收集区域45到存储区域memi的电荷传输层，并且在本例中是从区域memi到N+区域SNi和71。N1层41的厚度因而可以被选择为低于N5阱57的厚度和N2区域47的厚度。类似地，N3区域69均具有支持从光敏区域到对应的存储区域memi的电荷传输作为主要功能。N3区域69的厚度然后可以被选择为基本等于N1层41的厚度。应进一步理解到的是，N4区域67具有如下的主要功能：当对应的晶体管Tmemi处于导通状态时允许从N1区域41A和N3区域69到N5阱57的电荷传送，并且当对应的晶体管Tmemi处于截止状态时防止电荷从N5阱57流动到N3区域69和N1区域41A。然后可以将N4区域67的厚度选择为大于N1区域41A和N3区域69的厚度且小于或等于N5阱57的厚度。作为示例，晶体管Tmemi在导通状态和截止状态之间高频(例如以25MHz频率)切换。
图6是图4A至图4C的TOF像素的备选实施例的简化顶视图。
图6的TOF像素80包括与图4A至图4C的TOF像素40相同的元件，除了晶体管TresPD的N+漏极71和两个相关联的区域memi和SNi的组件没有关于光敏区域PD以相同方式布置。在该备选实施例中，N+漏极71和组件memi、SNi均沿光敏区域PD的方形中央部分的边缘延伸，而不是如关于图4A至图4C所述那样垂直于该边缘。
对于每个晶体管Tmemi，栅极59和其涂覆的光敏区域PD的部分延伸穿过光敏区域PD侧中与对应的区域memi交界的开口54；从而栅极59具有与区域memi的短边相邻的边缘。类似地，晶体管TresPD的栅极73和其涂覆的光敏区域PD的部分延伸穿过光敏区域PD侧中与晶体管TresPD的N+漏极区域71交界的开口54，从而栅极73具有与该N+区域71的短边相邻的边缘。
因而，沿着图6的虚线BB并穿过N+区域71、栅极73和收集区域45的横截面图以及沿着虚线CC并穿过区域SNi、栅极63、区域memi、栅极59和区域45的横截面图，与图4B和图4C中所示的分别沿着图4A的平面BB和CC的横截面图相同。
在该变型中，在光敏区域PD侧上界定组件memi、SNi的长边或N+区域71的长边的每个电极49、50也部分地界定光敏区域的边缘。此外，在与光敏区域PD相对的侧上界定组件memi、SNi的另一长边或N+区域71的另一长边的每个电极49、50包括形成直线的延伸部55，该延伸部55一直延伸到相邻组件memi、SNi或一直延伸到N+区域71。更特别地，每个延伸部55与相邻的组件memi、SNi的端部对齐或与N+区域71的端部对齐。因而，像素80为方形，这简化了包括以行和列组织的多个像素80的阵列的形成。
像素80的操作类似于像素40的操作，将不对此进行详细描述。
图7是图4A至图4C的像素40的另一变型的简化顶视图。
图7的像素90包括与图6的像素80相同的元件，相对于彼此以与像素80中相同的方式布置，其区别在于：在像素90中，晶体管TresPD的N+漏极71以及两个相关联的区域memi和SNi的组件较长。因而，N+区域71以及组件memi、SNi均具有一端布置在相邻的组件memi、SNi的或N+区域71的与光敏区域PD相对的长边之外。因而，如图7所示，栅极Tsni可以不与晶体管TresPD或Tmemi的栅极相邻，这使得晶体管Tsni、TresPD和Tmemi的栅极的形成容易。
已经描述了TOF像素40、80和90，其中晶体管Tmemi和TresPD的栅极布置在这些像素的光敏区域上。这些栅极贡献于在从光敏区域PD的电荷传送期间朝向这些像素的表面吸引光敏区域PD中光电生成的电荷。实践中，这样的电荷传送应在非常短的时间内执行，例如短于30ns，由此在仍然很短的时间内在晶体管Tmemi或TresPD的对应栅极下方应吸引光敏区域PD中光电生成的电荷。因而期望光敏区域具有小的表面面积，例如小于5μm*5μm，或甚至小于3μm*3μm，以限制电荷在光敏区域PD中的路径。
有利地，由于在TOF像素40、80或90中光敏区域PD可以具有小的表面面积的事实，并且由于存储区域可以具有小的尺寸例如大致0.2μm的宽度和大致1μm的长度的事实，这样的像素可以比SPAD类型的TOF像素占据更小的表面面积。例如，图6的TOF像素80可以占据3μm*3μm量级上的表面面积。
已经描述特定实施例。本领域技术人员将想到各种替换、修改和改进。特别地，第一P型重掺杂层(P+)可以覆盖存储区域memi，而具有与该第一层不同的掺杂水平和/或厚度的第二P型重掺杂层(P+)可以覆盖N2电荷收集区域45。
类似于针对N1部分41A已经描述的内容，晶体管TresPD的N1部分41C可以包括与N+区域71相邻的N3区域69，以改善由晶体管TresPD控制的电荷传送。
每个N1区域41B可以包括与对应的N+区域SNi相邻的、利用大于N1且小于N+的掺杂水平进行N型掺杂的区域，以避免电荷从感测区域SNi流回到存储区域memi。
N+区域SNi和/或71可以形成在具有与层N1不同的掺杂水平的N型掺杂层中，例如掺杂水平N3的层中。N+区域SNi和/或71也可以直接形成在衬底43中。
衬底43可以是N型掺杂的，具有小于N1的掺杂水平，并且然后可以具有随着与N1层42的距离减小而增加的掺杂水平。
前述制造方法的步骤的顺序和数目可以被修改。例如，在不包括区域67和/或69的像素的情况下，将取消与这些区域的形成相对应的注入步骤。特别地，在不包括N4区域67的像素的情况下，提供N5阱57占据整个存储区域memi并且具有与栅极59对齐的短边。此外，尽管已经描述其中在晶体管栅极之后形成N5阱57的制造像素的方法，但这些阱可以在栅极之前形成或者甚至在N1区域41之前形成。
在其中彼此邻近地形成多个TOF像素40、80或90的情况下，例如在图像传感器的像素的阵列中，两个相邻的像素可以共享诸如电极49的部分和/或它们的延伸部50、55的部分、感测区域SNi、晶体管TresPD的漏极区域71和/或耦合到感测区域SNi的读取电路的晶体管之类的元件。
在前述像素中可以省略晶体管TresPD。实际上，在光敏区域PD中光电生成的电荷全部被传送到感测区域SNi，可以取消光电二极管重置步骤。
可能地，可以通过提供光敏区域具有多边形例如规则多边形、而不是方形，可以将集合Si的数目和相关联的区域SNi的数目选择为大于3。例如，在包括6个集合Si且不包括重置晶体管TresPD的像素中，光敏区域例如具有基本六边形。
更一般而言，形成前述像素40、80和90的各种元件的形状、数目和布局可以被修改。例如，可以提供存储区域memi、晶体管Tmemi的栅极、光敏区域PD以及更具体地光敏区域PD的电荷收集区域45相对彼此布置，如2015年12月30日提交的专利申请FR15/63457中所述那样，将该专利申请通过参考并入这里。
尽管在其中累积、收集、传送、存储和读取的电荷是电子的情况下针对像素的各种区域、层和阱描述了导电类型，但这些导电类型也可以反转，使得电荷为空穴。调整施加到像素的各种晶体管的控制电位将在本领域技术人员的能力范围内。
以上描述了具有各种变化的各种实施例。应注意，本领域技术人员可以组合这些各种实施例和变化的各种元件，而不表明任何创造性步骤。
旨在将这样的替换、修改和改进作为本公开内容的一部分，并且旨在将其涵盖在本发明的精神和范围内。因此，前面的描述仅作为示例而并不旨在进行限制。本发明仅如以下权利要求及其等同方案所限定的那样受限制。

Claims (34)

1.一种飞行时间探测像素(40,80,90)，包括半导体衬底(43)，所述飞行时间探测像素包括：
光敏区域(PD)，包括第一导电类型(N1)的第一掺杂层(41)和所述第一导电类型的电荷收集区域(45)，所述电荷收集区域比所述第一掺杂层更重掺杂(N2)并且延伸穿过所述第一掺杂层的全部或部分，其中所述第一掺杂层(41)位于所述半导体衬底(43)的上表面处；
至少两个电荷存储区域(mem1，mem2，mem3)，每个电荷存储区域包括所述第一导电类型的阱(57)，所述阱比所述电荷收集区域更重掺杂(N5)并且至少通过所述第一掺杂层的第一部分与所述电荷收集区域隔开，所述第一部分被第一栅极覆盖，每个电荷存储区域在横向上由两个绝缘的导电电极(49)界定，所述两个绝缘的导电电极彼此平行且面对；以及
第二导电类型(P+)的第二掺杂层(47)，覆盖所述收集区域和所述电荷存储区域。
2.根据权利要求1所述的像素(40,80,90)，其中所述第一掺杂层(41)的每个第一部分包括与对应的电荷存储区域(mem1，mem2，mem3)相邻的第一中间区域，所述第一中间区域为第一掺杂类型(N3)、比所述第一部分更重掺杂且比所述电荷存储区域的阱(57)更轻掺杂。
3.根据权利要求1所述的像素(40,80,90)，其中每个电荷存储区域(mem1，mem2，mem3)包括第二中间区域(67)，所述第二中间区域插入在所述电荷存储区域的阱(57)与所述光敏区域(PD)之间，所述第二中间区域为第一掺杂类型(N4)、比所述第一部分更重掺杂且比所述阱(57)更轻掺杂。
4.根据权利要求1所述的像素(80,90)，其中所述光敏区域(PD)在顶视图中为方形并且具有多个边缘，并且每个电荷存储区域(mem1，mem2，mem3)沿着所述光敏区域(PD)的不同边缘延伸。
5.根据权利要求1所述的像素(40)，其中所述光敏区域(PD)在顶视图中为基本方形，并且每个电荷存储区域(mem1，mem2，mem3)从所述光敏区域的不同边缘、与所述边缘垂直地延伸。
6.根据权利要求1所述的像素(40,80,90)，其中所述第一掺杂层(41)定位在所述半导体衬底(43)的部分上，所述半导体衬底为第二掺杂类型且具有随着与所述第一掺杂层(41)的距离减小而减小的掺杂水平。
7.根据权利要求1所述的像素(40,80,90)，还包括所述第一导电类型(N+)的重置区域(71)，所述重置区域比所述电荷收集区域(45)更重掺杂且通过所述第一掺杂层的第二部分(41C)与所述电荷收集区域(45)隔开，所述第二部分由布置在所述光敏区域(PD)上的第二栅极所覆盖。
8.根据权利要求1所述的像素(40,80,90)，其中所述第一栅极布置在所述光敏区域(PD)上，并且所述电荷收集区域(45)包括中央部分和臂，所述中央部分基本布置在所述光敏区域的中心处，所述臂在布置于所述光敏区域上的栅极之间从所述中央部分延伸。
9.根据权利要求1所述的像素(40,80,90)，针对每个电荷存储区域(mem1，mem2，mem3)还包括：
所述第一导电类型(N+)的感测区域(SN1，SN2，SN3)，所述感测区域比所述阱(57)更重掺杂，通过所述第一掺杂层(41)的第三部分(41B)与所述阱隔开，所述第三部分由第三栅极覆盖，所述第三部分布置在所述光敏区域(PD)之外。
10.根据权利要求8所述的像素(40,80,90)，用于接收周期性光信号(LR)，其中布置在所述光敏区域(PD)上的栅极由对于接收到的所述周期性光信号的波长透明的材料制成。
11.根据权利要求1所述的像素(40,80,90)，其中不透光的屏幕覆盖所述像素，除了所述光敏区域(PD)。
12.根据权利要求1所述的像素(40,80,90)，其中每个第一栅极能够接收或不接收第一电位，以便允许或禁止从所述光敏区域(PD)到对应的所述电荷存储区域(mem1，mem2，mem3)的电荷传送。
13.根据权利要求1所述的像素(40,80,90)，其中所述半导体衬底(43)是绝缘体上半导体类型的半导体层。
14.一种图像传感器(1)，包括：
发出周期性光信号(LE)的源；
根据权利要求1所述的像素的阵列，与发出周期性光信号(LE)的所述源相关联；以及
部件(15)，能够同步所述源和施加到每个像素(40,80,90)的晶体管(Tmemi，Tsni，TresPD)的栅极的控制电位。
15.一种用于制造飞行时间探测像素(40,80,90)的方法，包括以下的接连步骤：
形成成对的绝缘的垂直电极(49)，所述垂直电极彼此平行且面对，每个电极对在横向上界定电荷存储区域(mem1，mem2，mem3)，所述电荷存储区域从光敏区域纵向延伸；
在所述光敏区域(PD)中通过注入形成第一导电类型(N1)的第一掺杂层(41)；
在所述光敏区域(PD)上、在所述第一掺杂层(41)的第一部分上形成第一栅极，所述电荷存储区域(mem1，mem2，mem3)从所述第一部分延伸；
在所述光敏区域(PD)中、在所述第一栅极之间通过注入形成第一类型(N2)的电荷收集区域(45)，所述电荷收集区域比所述第一掺杂层(41)更重掺杂，所述收集区域具有与所述第一栅极对齐的边缘；
在每个电荷存储区域(mem1，mem2，mem3)中通过注入形成所述第一类型(N5)的阱(57)，所述阱比所述电荷收集区域(45)更重掺杂；以及
在所述电荷存储区域(mem1，mem2，mem3)上且在所述电荷收集区域(45)上，通过注入形成第二类型(P+)的第二掺杂层(47)。
16.一种飞行时间探测像素，包括：
光敏区域，包括第一导电类型的第一掺杂层；
电荷收集区域，在所述第一掺杂层中延伸并且具有比所述第一掺杂层更重掺杂的所述第一导电类型；以及
至少两个电荷存储区域，从所述电荷收集区域延伸，并且每个电荷存储区域包括第一阱，所述第一阱具有比所述电荷收集区域更重掺杂的所述第一导电类型并且通过所述第一掺杂层的第一部分与所述电荷收集区域隔开，所述第一部分被涂覆有第一栅极，每个电荷存储区域在横向上由彼此面对的、两个平行绝缘的导电电极界定。
17.根据权利要求16所述的像素，还包括：第二导电类型的第二重掺杂层，涂覆所述光敏区域、所述电荷收集区域和所述第一阱。
18.根据权利要求16所述的像素，其中所述第一掺杂层由第二导电类型的掺杂半导体衬底支撑。
19.根据权利要求16所述的像素，其中所述电荷收集区域在所述第一导电类型的掺杂指状物中延伸，被涂覆有第二重掺杂层，并且在所述光敏区域中延伸，所述掺杂指状物比所述第一掺杂层更重掺杂，并且比与所述电荷收集区域更轻掺杂或者具有与所述电荷收集区域相同的掺杂水平。
20.根据权利要求16所述的像素，其中所述电荷收集区域被布置在所述光敏区域的中央部分中。
21.根据权利要求16所述的像素，在每个栅极下方还包括：所述第一导电类型的掺杂中间区域，插入在所述第一部分和所述第一阱之间，所述掺杂中间区域比所述第一部分更重掺杂并且比所述第一阱更轻掺杂。
22.根据权利要求16所述的像素，还包括：比所述电荷收集区域更重掺杂的所述第一导电类型的区域，被配置为耦合至参考电位，并且通过所述第一掺杂层的第二部分与所述电荷收集区域隔开，所述第二部分被涂覆有第二栅极。
23.根据权利要求16所述的像素，对于每个电荷存储区域，还包括：感应区域，所述感应区域具有比所述第一阱更重掺杂的所述第一导电类型，所述电荷存储区域始终延伸至所述感应区域，并且通过所述第一掺杂层的第三部分与所述感应区域隔开，所述第三部分被涂覆有第三栅极。
24.根据权利要求16所述的像素，对于每个电荷存储区域，还包括：至少一个存储器区域，从所述电荷存储区域延伸并且包括第二阱，所述第二阱具有比所述第一阱更重掺杂的所述第一导电类型、被涂覆有第二重掺杂层、并且通过所述第一掺杂层的第三部分与所述第一阱隔开，所述第三部分被涂覆有第三栅极，所述存储器区域在横向上由彼此面对的、两个平行绝缘的导电电极界定。
25.根据权利要求24所述的像素，包括：两个电荷存储区域，所述两个电荷存储区域中的每个电荷存储区域与两个存储器区域相关联。
26.根据权利要求24所述的像素，对于每个存储器区域，还包括：感应区域，所述感应区域具有比所述第二阱更重掺杂的所述第一导电类型，所述存储器区域始终延伸至所述感应区域，并且通过所述第一掺杂层的第四部分与所述感应区域隔开，所述第四部分被涂覆有第四栅极。
27.根据权利要求16所述的像素，其中，每个感应区域电连接至读取电路的相同端子。
28.根据权利要求16所述的像素，其中，所述第一栅极被配置为接收具有第一电位的信号，以允许或禁止从所述电荷收集区域到所述电荷存储区域的电荷传送。
29.根据权利要求23所述的像素，其中，所述第三栅极被配置为接收具有第二电位的信号，以允许或禁止从所述电荷存储区域到所述感应区域的电荷传送。
30.根据权利要求26所述的像素，其中，所述第三栅极被配置为接收具有第二电位的信号，以允许或禁止从所述电荷存储区域到所述存储器区域的电荷传送，并且其中，所述第四栅极被配置为接收具有第三电位的信号，以允许或禁止从所述存储器区域到所述感应区域的电荷传送。
31.根据权利要求16所述的像素，还包括：第二导电类型的第二重掺杂层，除了被涂覆有所述第一栅极的所述第一掺杂层的每个部分外，所述第二重掺杂层涂覆所述像素。
32.一种图像传感器，包括：
像素的阵列，与发出调制光的源相关联，以及
电路，被配置为将源与施加至所述阵列中的每个像素的晶体管的栅极的控制电位同步，
其中每个像素包括：
光敏区域，包括第一导电类型的第一掺杂层；
电荷收集区域，在所述第一掺杂层中延伸并且具有比所述第一掺杂层更重掺杂的所述第一导电类型；以及
至少两个电荷存储区域，从所述电荷收集区域延伸，并且每个电荷存储区域包括第一阱，所述第一阱具有比所述电荷收集区域更重掺杂的所述第一导电类型并且通过所述第一掺杂层的第一部分与所述电荷收集区域隔开，所述第一部分被涂覆有第一栅极，每个电荷存储区域在横向上由彼此面对的、两个平行绝缘的导电电极界定。
33.根据权利要求32所述的图像传感器，还包括：第二导电类型的第二重掺杂层，除了被涂覆有所述第一栅极的所述第一掺杂层的每个部分外，所述第二重掺杂层涂覆所述像素。
34.根据权利要求32所述的图像传感器，还包括：第二导电类型的第二重掺杂层，所述第二重掺杂层涂覆所述光敏区域、所述电荷收集区域和所述第一阱。
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