JP2021120980A - 光電変換装置、光電変換システム及び移動体 - Google Patents

Abstract

【課題】光子の検出精度が向上された光電変換装置を提供する。【解決手段】入射光に基づく信号電荷を保持する第１導電型の第１半導体領域８を含む電荷保持部と、第１導電型の第２半導体領域２２を含むアヴァランシェフォトダイオードと、を備え、第１導電型とは異なる第２導電型の第３半導体領域１２と、第１導電型の第４半導体領域１と、第２導電型の第５半導体領域３をこの順に介して、第１半導体領域８から第２半導体領域２２に信号電荷を転送する。【選択図】図５

Description

本発明は、光電変換装置、光電変換システム及び移動体に関する。

アヴァランシェフォトダイオード（以下ＡＰＤとも称する）を含む光電変換装置が知られている。ＡＰＤは、入射された光子をアヴァランシェ増倍する。ＡＰＤを含む光電変換装置は、アヴァランシェ増倍により増幅された電流（アヴァランシェ電流）を検出することにより光子の入射を検出することができる。したがって、ＡＰＤを含む光電変換装置は、信号検出回路において生じ得るノイズの影響を受けにくく、更に光子がＡＰＤに入射した時刻を検出することもできる。ＡＰＤを含む光電変換装置は、このような特性を有するため、光通信、医療、科学計測等の分野で広く使用されている。

また、ＡＰＤに入射された光子をカウントするＳｉｎｇｌｅ−ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ（以下ＳＰＡＤとも称する）も知られている。特許文献１及び特許文献２には、複数のＳＰＡＤが２次元配列されたイメージセンサが開示されている。

特開昭６１−１５２１７６号公報 米国特許出願公開第２０１５／０１１５１３１号明細書

アヴァランシェフォトダイオードを用いた光電変換装置において、光子の検出精度の向上が要求されている。

そこで、本発明は、光子の検出精度が向上された光電変換装置を提供することを目的とする。

本発明の一観点によれば、入射光に基づく信号電荷を保持する第１導電型の第１半導体領域を含む電荷保持部と、前記第１導電型の第２半導体領域を含むアヴァランシェフォトダイオードと、を備え、前記第１導電型とは異なる第２導電型の第３半導体領域と、前記第１導電型の第４半導体領域と、前記第２導電型の第５半導体領域をこの順に介して、前記第１半導体領域から前記第２半導体領域に前記信号電荷を転送する、ことを特徴とする光電変換装置が提供される。

本発明の他の観点によれば、入射光に基づく信号電荷を保持する第１導電型の第１半導体領域を含む電荷保持部と、前記第１導電型の第２半導体領域を含むアヴァランシェフォトダイオードと、を備え、前記第１半導体領域から前記第２半導体領域への前記信号電荷の転送経路には複数のポテンシャルバリアが配され、前記複数のポテンシャルバリアのレベルが変化することにより、前記第１半導体領域から前記第２半導体領域に前記信号電荷が転送される、ことを特徴とする光電変換装置が提供される。

本発明によれば、光子の検出精度が向上された光電変換装置が提供される。

第１実施形態に係る光電変換装置の概略構成を示すブロック図である。 第１実施形態に係る光電変換素子の等価回路図である。 第１実施形態に係る画素信号処理部のブロック図である。 第１実施形態に係る光電変換素子の平面模式図である。 第１実施形態に係る光電変換素子の断面模式図である。 第１実施形態に係る光電変換素子の動作を示すタイミング図である。 第１実施形態に係る光電変換素子のポテンシャル図である。 第１実施形態に係る光電変換素子及び画素信号処理部の動作を示すタイミング図である。 第２実施形態に係る光電変換素子の平面模式図である。 第２実施形態に係る光電変換素子の断面模式図である。 第２実施形態に係る光電変換素子の断面模式図である。 第２実施形態に係る光電変換素子の等価回路図である。 第２実施形態に係る画素信号処理部のブロック図である。 第３実施形態に係る光電変換装置の構成を示す図である。 第３実施形態に係る光電変換装置の動作を示すタイミング図である。 第４実施形態に係る光電変換素子の断面模式図である。 第５実施形態に係る光電変換システムの概略構成を示すブロック図である。 第６実施形態に係る撮像システム及び移動体の構成例を示す図である。

以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。

また、以下の実施形態において、信号電荷は電子であるものとする。また、第１導電型がＮ型、第２導電型がＰ型であるものとする。しかしながら、信号電荷は正孔であってもよい。その場合、以下の説明における半導体領域の第１導電型がＰ型、第２導電型がＮ型となる。

［第１実施形態］
図１は、本実施形態に係る光電変換装置１０１０の概略構成を示すブロック図である。光電変換装置１０１０は、垂直選択回路１０３、水平選択回路１０４、列回路１０５、画素部１０６、信号線１０７、出力回路１０８及び制御回路１０９を有している。なお、本実施形態の光電変換装置１０１０は、画像を取得する撮像装置であるものとするが、これに限定されるものではない。例えば、光電変換装置１０１０は、焦点検出装置、測距装置、ＴＯＦ（Ｔｉｍｅ−Ｏｆ−Ｆｌｉｇｈｔ）カメラ等であってもよい。

画素部１０６は、行列状に配された複数の画素１００を有している。画素１００は、光電変換素子１０１及び画素信号処理部１０２を含む。光電変換素子１０１は入射された光を光電変換して電気信号に変換する。画素信号処理部１０２は、変換された電気信号を処理して列回路１０５に出力する。

なお、本明細書において、「光」とはあらゆる波長の電磁波を含み得る。すなわち、「光」は、可視光に限定されるものではなく、赤外線、紫外線、Ｘ線、ガンマ線等の不可視光を含み得る。

制御回路１０９は、垂直選択回路１０３、水平選択回路１０４及び列回路１０５を駆動する制御パルスを生成し、これらの各部に供給する。これにより、制御回路１０９は、各部の駆動タイミング等の制御を行う。

垂直選択回路１０３は、制御回路１０９から供給された制御信号に基づいて、複数の画素１００の各々に制御信号を供給する。図１に示されているように、垂直選択回路１０３は、画素部１０６の行ごとに設けられている制御信号線を介して各画素１００に対して行ごとに制御信号を供給する。垂直選択回路１０３にはシフトレジスタ、アドレスデコーダ等の論理回路が用いられ得る。

信号線１０７は、画素部１０６の列ごとに設けられており、垂直選択回路１０３により選択された行の画素１００から出力された信号をデジタル信号として画素１００の後段の列回路１０５に伝送する。列回路１０５は、信号線１０７を介して入力された各画素１００の信号に対して所定の処理を行う。所定の処理とは、例えば、入力された信号のノイズ除去、増幅、出力形式の変換等の処理である。これらの機能を実現するため、列回路１０５は、センスアンプ、メモリ、パラレル−シリアル変換回路等を有し得る。

水平選択回路１０４は、制御回路１０９から供給された制御パルスに基づいて、所定の処理が行われた信号を出力回路１０８へ順次出力するための制御パルスを列回路１０５に供給する。出力回路１０８は、バッファアンプ、差動増幅器等を含み、列回路１０５から出力された信号を光電変換装置１０１０の外部の記録部又は信号処理部に出力する。

制御回路１０９は、垂直選択回路１０３、水平選択回路１０４、列回路１０５、出力回路１０８の動作やそのタイミングを制御する制御信号を供給するための回路である。なお、垂直選択回路１０３、水平選択回路１０４、列回路１０５、及び出力回路１０８は、光電変換装置１０１０の外部から供給された制御信号によって駆動されてもよい。

図１において、画素部１０６内における画素１００の配列は一次元状であってもよく、画素１００が１つのみであってもよい。画素部１０６内における画素１００がいくつかのブロックに分割されている場合には、垂直選択回路１０３、水平選択回路１０４及び列回路１０５は、各ブロックに対応して複数個配置されていてもよい。

画素信号処理部１０２は、必ずしもすべての画素１００に１つずつ設けられていなくてもよい。例えば、複数の画素１００によって１つの画素信号処理部１０２が共有されていてもよい。この場合、画素信号処理部１０２は、各光電変換素子１０１から出力された信号を順次処理することにより、各画素に対して信号処理の機能を提供する。

また、画素信号処理部１０２は、光電変換素子１０１が設けられている半導体基板とは異なる半導体基板に設けられてもよい。この場合、光電変換素子１０１が受光可能な面積の割合（開口率）を向上させることにより、感度を向上させることができる。光電変換素子１０１と画素信号処理部１０２とは、画素１００ごとに設けられた接続配線を介して信号線１０７に電気的に接続される。信号線１０７のそれぞれはｎビットのデジタル信号を伝送するｎ本の信号線を含み得る。なお、垂直選択回路１０３、水平選択回路１０４、列回路１０５及び信号線１０７は、画素信号処理部１０２と同様に、光電変換素子１０１が設けられている半導体基板とは異なる半導体基板に設けられていてもよい。

図２は、本実施形態に係る光電変換素子１０１の等価回路図である。光電変換素子１０１は、アヴァランシェフォトダイオード（ＡＰＤ）２と、フォトダイオード（ＰＤ）１３と、寄生ダイオード１４、１５と、抵抗５と、容量９と、端子６、１１、１６とを有している。また、光電変換素子１０１は、Ｎ型半導体領域１、４、８と、Ｐ型半導体領域３、１２、電極７、１０とを有している。

ＰＤ１３は、Ｎ型半導体領域１をカソードとし、Ｐ型半導体領域３をアノードとするダイオードである。Ｎ型半導体領域１は、入射光を光電変換することにより、信号電荷を生成する感度領域である。

ＡＰＤ２は、Ｎ型半導体領域４をカソードとし、Ｐ型半導体領域３をアノードとするダイオードである。電極７は、Ｐ型半導体領域３の電位を制御する。抵抗５の第１端子は、Ｎ型半導体領域４に接続されている。Ｎ型半導体領域４のノードは、光電変換素子１０１の出力端子であり、画素信号処理部１０２に接続されている。

寄生ダイオード１４は、Ｎ型半導体領域１をカソードとし、Ｐ型半導体領域１２をアノードとするダイオードである。Ｐ型半導体領域１２とＰ型半導体領域３とは互いに導通している。寄生ダイオード１５は、Ｎ型半導体領域８をカソードとし、Ｐ型半導体領域１２をアノードとするダイオードである。Ｎ型半導体領域８は、電荷保持部として機能する。

電極１０はポリシリコン、金属等の導電性材料により形成されている。容量９は、電極１０とＮ型半導体領域８とが酸化シリコン等の絶縁層を間に介して配されることにより形成されるＭＯＳダイオード（ＭＯＳキャパシタ）である。電極１０は、容量９を介してＮ型半導体領域８の電位を制御する。

端子６は、抵抗５の第２端子のノードである。端子１１は、電極１０のノードである。端子１６は、電極７のノードである。端子６、１１、１６は、いずれも光電変換素子１０１を制御するための制御端子である。端子６、１１、１６は、電圧制御部８０に接続されている。電圧制御部８０は、端子６、１１、１６の電圧を制御することにより、光電変換素子１０１を制御する。

図３は、本実施形態に係る画素信号処理部１０２のブロック図である。画素信号処理部１０２は、インバータ回路２０３、カウンタ回路（カウンタ部）２０４及び選択回路２０６を有する。

インバータ回路２０３は、光電変換素子１０１の出力ノードにおける電位変化を整形して、パルス信号を出力する。Ｎ型半導体領域４（ＡＰＤ２のカソード）の電位がインバータ回路２０３の閾値以上のときはインバータ回路２０３の出力はローレベルになる。一方、Ｎ型半導体領域４の電位がインバータ回路２０３の閾値より低いときはインバータ回路２０３の出力はハイレベルになる。すなわち、インバータ回路２０３からは二値化されたパルス信号が出力される。すなわちインバータ回路２０３は比較器の役目を果たす。ＡＰＤ２によってアヴァランシェ増倍された信号電荷の有無に応じて、矩形パルス信号がインバータ回路２０３から出力される。インバータ回路２０３の代わりに差動アンプを使った比較器を用いてもよいが、図３では回路規模の小さいインバータ回路が使われている。

カウンタ回路２０４（カウント部）は、インバータ回路２０３に接続されており、インバータ回路２０３から出力されたパルスの数をカウントし、累算したカウント値を出力する。カウンタ回路２０４は、例えば、Ｎ−ｂｉｔカウンタ（Ｎ：正の整数）であり得る。この場合、カウンタ回路２０４はパルスの個数を最大で約２のＮ乗個までカウントすることが可能である。カウント数は、検出信号としてカウンタ回路２０４に保持される。また、カウンタ回路２０４には、垂直選択回路１０３から駆動線２０７を介して制御信号ＲＥＳが供給され得る。制御信号ＲＥＳがカウンタ回路２０４に供給されると、保持されているカウント数がリセットされる。このようにして、カウンタ回路２０４は、ＡＰＤ２に少なくとも１つの信号電荷が転送され、かつ、アヴァランシェ増倍されることにより生起するアヴァランシェ電流の生起回数をカウントする。

選択回路２０６は、カウンタ回路２０４と信号線１０７との間の電気的な接続・非接続を切り替える。選択回路２０６には、垂直選択回路１０３から駆動線２０８を介して制御信号ＳＥＬが供給される。制御信号ＳＥＬが選択回路２０６に供給されると、制御信号ＳＥＬのレベルに応じてカウンタ回路２０４と信号線１０７との間の電気的な接続・非接続が切り替わる。選択回路２０６には、例えば、トランジスタ、画素１００の外部に信号を出力するためのバッファ回路等が含まれ得る。カウンタ回路２０４と信号線１０７とが電気的に接続されると、カウンタ回路２０４に保持されているカウント値が信号線１０７に出力される。

なお、選択回路２０６に代えて、端子６とＡＰＤ２との間、又は光電変換素子１０１と画素信号処理部１０２との間のノードにトランジスタ等のスイッチが設けられていてもよい。この場合も、スイッチの接続・非接続を切り替えることにより、選択回路２０６と同様の機能が実現され得る。同様に、電圧制御部８０から端子６への電位の供給をトランジスタ等のスイッチを用いて電気的に切り替えてもよい。

カウンタ回路２０４が複数配された場合には、選択回路２０６に複数の信号が供給され得る。これにより、カウンタ回路２０４に保持されたカウント値を信号線１０７に出力する際に、カウンタ回路２０４毎に信号線１０７への出力を制御することが可能である。

カウンタ回路２０４に保持されたデジタル信号であるカウント値は撮像画像を形成するための信号となる。具体的には、複数の画素１００が行列状に配された画素部１０６において、ローリングシャッタ動作によって撮像画像を取得してもよい。すなわち、カウンタ回路２０４のカウント値を行ごとに順次リセットし、カウンタ回路２０４に保持されたカウント値を行ごとに順次出力してもよい。また、グローバル電子シャッタ動作によって撮像画像を取得してもよい。グローバル電子シャッタ動作においては、全画素行のカウンタ回路２０４のカウント値を同時にリセットし、カウンタ回路２０４に保持された検出した信号を行ごとに順次出力することができる。

なお、グローバル電子シャッタ動作を行う場合には、パルスのカウントを行う時間を各行で同一にするため、カウンタ回路２０４のカウントを実行するか否かを切り替える手段を更に追加することが好ましい。カウントを実行するか否かを切り替える手段は、例えば、トランジスタ等のスイッチであり得る。

また、カウンタ回路２０４に代えて時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＴＤＣと呼称する）及びメモリが設けられていてもよい。この場合、光電変換装置１０１０は、パルスを検出したタイミングを取得することができる。

この変形例において、インバータ回路２０３から出力されたパルス信号の発生タイミングは、ＴＤＣによってデジタル信号に変換される。ＴＤＣには、パルス信号のタイミングの測定に用いる参照信号として、垂直選択回路１０３から駆動線を介して、制御信号ＲＥＳが供給される。ＴＤＣは、制御信号ＲＥＳを時刻の基準として、インバータ回路２０３からのパルスの入力時刻に相当するデジタル信号を取得する。

ＴＤＣの回路には、例えば、バッファ回路を直列接続したＤｅｌａｙ Ｌｉｎｅを用いて遅延回路を形成するＤｅｌａｙ Ｌｉｎｅ方式、Ｄｅｌａｙ Ｌｉｎｅをループ状に繋いだ回路を用いるＬｏｏｐｅｄ ＴＤＣ方式等が用いられ得る。ＴＤＣの回路には、その他の方式を用いてもよいが、十分な時間分解能を確保するため、光電変換素子１０１の時間分解能と同等以上の時間分解能を達成できる方式であることが好ましい。

ＴＤＣにより取得されたデジタル信号は、１つ又は複数のメモリに保持される。メモリの個数が複数である場合には、選択回路２０６に複数の制御信号ＳＥＬを供給することにより、複数のメモリのいずれかから信号線１０７に選択的に信号を出力させることが可能である。

図４は、本実施形態に係る光電変換素子１０１の平面模式図であり、図５は、本実施形態に係る光電変換素子１０１の断面模式図である。図４及び図５は、半導体基板に形成されている複数の光電変換素子１０１のうちの１つを抜き出して示しており、図４の破線で示した範囲が１つの光電変換素子１０１に対応する。光電変換素子１０１への入射光は図５に示されている半導体基板の下面側（裏面側）から入射される。図５は、図４のＡ−Ａ’線における断面を示している。図４及び図５を相互に参照しつつ光電変換素子１０１の構造を説明する。

光電変換素子１０１は、Ｎ型半導体領域１、４、８、２２、２３と、Ｐ型半導体領域３、１２、１８、１９、２０と、電極７、１０と、絶縁層２１とを有している。Ｐ型半導体領域１９は、複数の光電変換素子１０１の間を分離している。また、Ｐ型半導体領域１９の一部の上には、電極７（第２電極）が配されている。Ｐ型半導体領域２０は、容量９が形成されている領域と、ＡＰＤ２が形成されている領域とを分離している。Ｐ型半導体領域１８は、半導体基板の裏面の界面に配されている。

信号電荷を生成する感度領域であるＮ型半導体領域１（第４半導体領域）は、Ｐ型半導体領域１８の上方に配されている。Ｎ型半導体領域１の上方には、Ｐ型半導体領域３（第５半導体領域）と、Ｐ型半導体領域１２（第３半導体領域）とが配されている。Ｐ型半導体領域１２の上方には、Ｎ型半導体領域２３とＮ型半導体領域８（第１半導体領域）とがこの順に配されている。なお、半導体領域２３はＮ型半導体領域とするが、場合によってはＰ型半導体領域１２よりも低不純物濃度のＰ型半導体領域であってもかまわない。Ｐ型半導体領域３の上方には、Ｎ型半導体領域２２とＮ型半導体領域４とがこの順に配されている。Ｐ型半導体領域３、１２、１８、１９、２０は、電気的に接続されている。Ｎ型半導体領域４、８、２２、２３及びＰ型半導体領域１９、２０の上方には絶縁層２１が配されている。Ｎ型半導体領域８の上方には、絶縁層２１を間に介して電極１０（第１電極）が配されている。

Ｐ型半導体領域３及びＮ型半導体領域４、２２は、ＡＰＤ２を構成している。Ｎ型半導体領域２２は、Ｎ型半導体領域４よりも不純物濃度が低い領域である。Ｎ型半導体領域２２（第２半導体領域）は、ＡＰＤ２における空乏化領域である。また、Ｐ型半導体領域３及びＮ型半導体領域１は、ＰＤ１３を構成している。

Ｐ型半導体領域１２及びＮ型半導体領域１は、寄生ダイオード１４を構成しており、Ｐ型半導体領域１２及びＮ型半導体領域８、２３は、寄生ダイオード１５を構成している。Ｎ型半導体領域８、絶縁層２１及び電極１０は、容量９を構成している。

図５に破線で示されている転送経路２４は、電荷保持部として機能するＮ型半導体領域８からＡＰＤ２に信号電荷が転送される経路である。転送経路２４（転送部）の上には、Ｎ型半導体領域２３、Ｐ型半導体領域１２、Ｎ型半導体領域１、Ｐ型半導体領域３、Ｎ型半導体領域２２がこの順に配されている。転送経路２４は、以下では、この信号電荷の転送について説明する。

図６は、本実施形態に係る光電変換素子１０１の動作を示すタイミング図であり、図７は、本実施形態に係る光電変換素子１０１のポテンシャル図である。図８は、本実施形態に係る光電変換素子１０１及び画素信号処理部１０２の動作を示すタイミング図である。

図６には、電圧制御部８０から端子６、１１、１６に供給される電位の時間変化が示されている。図７には、転送経路２４に沿った箇所におけるポテンシャルが模式的に示されている。図７に示されているポテンシャルは負電荷を有する信号電子に対するポテンシャルであるため、図中の下側の方が高電位である。図７のポテンシャル図中に付されている符号は、図５の対応する符号の部材が配された位置を示している。また、図７のポテンシャル図中に付されている丸印は信号電子を示している。図８には、端子１１の電位、Ｎ型半導体領域４の電位（インバータ回路２０３の入力電位）及びインバータ回路２０３の出力電位の時間変化が示されている。なお、図８は、図６における第２転送期間の近傍の期間のみを抜き出して示したものである。

図６に示されているように、光電変換素子１０１の動作は、蓄積期間、第１転送期間及び第２転送期間に大別される。図７には、蓄積期間、第１転送期間及び第２転送期間のポテンシャル図が示されている。図６及び図７を相互に参照しつつ光電変換素子１０１の動作を説明する。

まず、蓄積期間における光電変換素子１０１の動作を説明する。蓄積期間は、半導体基板の裏面からの入射光によって生成された信号電子がＮ型半導体領域１に蓄積される期間である。蓄積期間においては、端子６の電位は、０Ｖであり、端子１６の電位はＶ１であり、端子１１の電位はＶ３である。端子１６の電位Ｖ１は、例えば、−５Ｖである。このとき、ＡＰＤ２のカソード−アノード間には５Ｖの逆バイアス電圧が印加される。ＡＰＤ２においてアヴァランシェ増倍が起こる逆バイアス電圧は、例えば２５Ｖ程度である。したがって、蓄積期間においては、ＡＰＤ２はアヴァランシェ増倍が起こらない不活性状態である。

端子１１の電位Ｖ３は、例えば−１５Ｖである。また、容量９を構成するＭＯＳダイオードの閾値電圧は、例えば−１Ｖである。このとき、ＭＯＳダイオードの半導体側は、いわゆるピニング状態であり、界面にはホールが蓄積されている。Ｎ型半導体領域８は、ＭＯＳダイオードの界面付近に形成されているため、Ｎ型半導体領域８の大部分は、ホールが蓄積されており電子を受け入れられない状態となっている。したがって、半導体基板の裏面からの入射光によって生成された信号電子は、Ｎ型半導体領域８には移動せず、Ｎ型半導体領域１に蓄積される。

図７に示されているように、上述のメカニズムにより、蓄積期間において、Ｎ型半導体領域１に存在する信号電子から見ると、Ｐ型半導体領域３とＰ型半導体領域１２とがポテンシャルバリアになっている。したがって、Ｎ型半導体領域１に信号電子が蓄積される。

なお、Ｎ型半導体領域１において信号電子が飽和した場合には、溢れた信号電子は、Ｎ型半導体領域８ではなくＮ型半導体領域４側に流れる。すなわち、Ｎ型半導体領域４は、蓄積期間においてはオーバーフロードレインの機能を有している。

次に、第１転送期間における光電変換素子１０１の動作を説明する。第１転送期間は、Ｎ型半導体領域１に蓄積された信号電子がＮ型半導体領域８に転送される期間である。第１転送期間において、端子１６の電位はＶ１からＶ２に向かって徐々に変化する。また、蓄積期間と同様に、端子６の電位は、０Ｖであり、端子１１の電位はＶ３である。電位Ｖ２は、例えば−２５Ｖである。

端子１６の電位の変化に伴って、Ｐ型半導体領域３の電位がＶ１からＶ２に向かって変化すると、ＡＰＤ２の逆バイアス電圧が増大し、Ｐ型半導体領域３が空乏化する。これに伴い、Ｎ型半導体領域１に存在する信号電子から見たＰ型半導体領域３のポテンシャルバリアが減少する。

Ｎ型半導体領域８の電位は固定されていないものの、端子１１から与えられる電極１０の電位はＶ３に固定されているため、Ｎ型半導体領域８の電位の変動は小さい。したがって、端子１６の電位の変化に伴って、Ｐ型半導体領域１２の電位がＶ１付近からＶ２付近に向かって変化すると、寄生ダイオード１５の逆バイアス電圧が増大し、Ｐ型半導体領域１２が空乏化する。これに伴い、Ｎ型半導体領域１に存在する信号電子から見たＰ型半導体領域１２のポテンシャルバリアが減少する。

したがって、図７に示されているように、第１転送期間においては、Ｐ型半導体領域３のポテンシャルバリアとＰ型半導体領域１２のポテンシャルバリアとがいずれも減少する。ここで、ＡＰＤ２及び寄生ダイオード１５の形成条件は、第１転送期間においてＰ型半導体領域３の空乏化よりもＰ型半導体領域１２の空乏化の方が早く進むように決められている。これにより、端子１６の電位がＶ１からＶ２に変化する途中の中間状態において、Ｐ型半導体領域１２のポテンシャルバリアがほとんどなく、Ｐ型半導体領域３のポテンシャルバリアが残されている状態が実現される。図７にはこの中間状態のポテンシャルも図示されている。このときの端子１６の電位は、例えば−１８Ｖである。

この中間状態においては、Ｎ型半導体領域１に存在する信号電子から見ると、Ｐ型半導体領域３のポテンシャルバリアよりもＰ型半導体領域１２のポテンシャルバリアの方が低いため、信号電子は、Ｐ型半導体領域１２に向かって転送される。例えば、端子１６の電位が−２０Ｖの状態において、信号電子のＮ型半導体領域８への転送が完了し、Ｐ型半導体領域３のポテンシャルバリアがまだ残っているものとする。

その後、端子１６の電位がＶ２＝−２５Ｖになると、ＡＰＤ２の逆バイアス電圧が２５Ｖとなるため、ＡＰＤ２は活性状態と不活性状態の境界に近づく。この状態では、複数の光電変換素子１０１のばらつきにより、ＡＰＤ２が活性状態である光電変換素子１０１と、ＡＰＤ２が不活性状態である光電変換素子１０１とが混在する状態となる。この時点においては、Ｐ型半導体領域３のポテンシャルバリアがほとんど消失する。

しかしながら、この時点では、信号電子は既にＮ型半導体領域８に転送されている。Ｎ型半導体領域８に保持された信号電子から見たＰ型半導体領域１２のポテンシャルバリアが大きいため、端子１６の電位がＶ２になり、Ｐ型半導体領域３のポテンシャルバリアが消失しても、信号電子は、ＡＰＤ２には移動しない。このようにして、第１転送期間の経過後、入射光に基づく信号電子がＮ型半導体領域８に一時的に保持される。

次に、第２転送期間における光電変換素子１０１の動作を説明する。第２転送期間は、Ｎ型半導体領域８に保持されている信号電子がＡＰＤ２に１つずつ転送される期間である。第２転送期間において、端子１１の電位は、Ｖ３からＶ４に向かって徐々に変化する。電位Ｖ４は、例えば−２７Ｖである。端子１６の電位は、第１転送期間の終期と同様のＶ２である。

端子６の電位は、第２転送期間に先立って０ＶからＶＤＤに変化している。電位ＶＤＤは、例えば３．３Ｖである。このとき、ＡＰＤ２の逆バイアス電圧は、２８．３Ｖとなる。ＡＰＤ２のカソードであるＮ型半導体領域４に接続されているインバータ回路２０３の電源電圧はＶＤＤであり、インバータ回路２０３の閾値電圧ＶｔはＶＤＤ／２に近い１．８Ｖであるものとする。また、ＡＰＤ２においてアヴァランシェ増倍が起こる逆バイアス電圧のばらつきは、１．８Ｖ未満であるものとする。この条件では、Ｎ型半導体領域４の電位、すなわちインバータ回路２０３の入力電位が閾値電圧Ｖｔ以上であるならば、ＡＰＤ２は活性状態である。言い換えると、ＡＰＤ２が不活性状態となるためには、Ｎ型半導体領域４の電位がインバータ回路２０３の閾値電圧Ｖｔ未満となる必要がある。これは、インバータ回路２０３が確実にアヴァランシェ増倍を検出できるための条件である。

Ｎ型半導体領域４の電位がＶＤＤになると、Ｎ型半導体領域１側から見たときのＰ型半導体領域３のポテンシャルバリアが消失する。このとき、図７に示されているように、ＡＰＤ２のアノード−カソード間の大きな逆バイアス電圧の影響により、Ｐ型半導体領域１２からＰ型半導体領域３に向かって電位勾配が生じる。上述のように、端子１１の電位は、Ｖ３からＶ４に向かって徐々に変化することにより、Ｎ型半導体領域８のポテンシャルが徐々に高くなる。すなわち、Ｎ型半導体領域８に蓄積されている信号電子から見たＰ型半導体領域１２のポテンシャルバリアが相対的に小さくなっていく。これにより、信号電子は、徐々にＰ型半導体領域１２のポテンシャルバリアを越え、Ｎ型半導体領域１を経由してＰ型半導体領域３に達する。このようにして、信号電子が徐々にＮ型半導体領域８からＡＰＤ２に転送される。

ＡＰＤ２に到達した信号電子は、ＡＰＤ２においてアヴァランシェ増倍を生じさせる。このとき、ＡＰＤ２にはアヴァランシェ電流が流れ、抵抗５における電圧降下によってＮ型半導体領域４の電位が低下する。ＡＰＤ２が不活性状態となる電位までＮ型半導体領域４の電位が低下するとアヴァランシェ増倍は停止する。この電位は平均的には０Ｖである。その後、端子６から抵抗５を介して与えられている電位により、Ｎ型半導体領域４の電位は再びＶＤＤに戻る。Ｎ型半導体領域４の電位はインバータ回路２０３の入力電位であるため、上述の電位変化の過程で閾値電圧Ｖｔ未満となった期間だけインバータ回路２０３の出力はハイレベルとなる。すなわち、インバータ回路２０３は、１つの信号電子が転送された時刻に、１つのパルスを出力する。なお、１つの信号電子が１つのパルスに対応する関係を保つため、信号電子が転送される時間間隔が閾値電圧Ｖｔ未満となる期間よりも十分に長くなるように、端子１１の電位変化の傾きが設定されている。つまり複数の信号電子がほぼ同時にＡＰＤ２に転送されると、ひとつのパルスしか生ぜずカウントロスとなる。このカウントロスを防ぐため、転送されるひとつひとつの信号電子が十分な時間間隔を持ってＡＰＤ２に転送されるよう端子１１の電位変化の傾きをゆるやかにする。

このようにして、インバータ回路２０３は、信号電子がＡＰＤ２に転送されると、転送された信号電子の数のパルスを出力する。カウンタ回路２０４は、パルスの数をカウントして、累積のカウント値を出力する。このようにして、Ｎ型半導体領域８に保持された信号電子の個数がカウントされる。

図８には、Ｎ型半導体領域８に保持された信号電子が５個である場合の例が示されている。時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５の各々は、１つの信号電子がＮ型半導体領域８からＡＰＤ２に転送された時刻を示している。時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５において、Ｎ型半導体領域４の電位が一時的に低下する。これに伴って、インバータ回路２０３は、時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５にパルスを出力する。このようにして、インバータ回路２０３は、Ｎ型半導体領域８に保持された信号電子と同数のパルスを出力する。カウンタ回路２０４は、パルスの個数をカウントすることで、信号電子の個数を示すデジタル値を取得することができる。

なお、図８にはＮ型半導体領域４の電位がＶＤＤから０Ｖまで低下する例が示されているがこれは一例であり、Ｎ型半導体領域４の下限電圧は、アヴァランシェ増倍が起こる逆バイアス電圧のばらつきによって異なり得る。しかしながら、上述のとおり、このばらつきを考慮して各端子の電圧等が設定されているため、インバータ回路２０３から出力されるパルスの個数は、信号電子の個数と一致する。

以上のようにして、本実施形態の光電変換装置１０１０は、入射された光子をカウントするＳＰＡＤとして動作する。本実施形態の光電変換装置１０１０は、光子の検出精度を向上する効果を有する。以下、この効果について２つの観点から詳細に説明する。

特許文献１又は特許文献２に記載されているような一般的なＡＰＤを用いたＳＰＡＤでは、入射光の検出を行っている期間においては、ＡＰＤが活性状態になるように制御されている。そのため、動作時には、ＡＰＤのアノード−カソード間には一般的なＰＤに比べて大きな逆バイアス電圧が印加され続けている。ＡＰＤのアノード−カソード間にキャリア発生準位が存在していると、この大きな逆バイアス電圧によって低バイアス時よりも多量のキャリアが生成され、大きな暗電流が発生する場合がある。このような理由により、ＳＰＡＤにおいては、信号読み出し回路のノイズ及び増倍率のばらつきの影響を受けないという利点があるものの、ＡＰＤで発生する暗電流ノイズの影響が一般的な低電圧動作のＰＤに比べて大きくなる。これは、ＳＮ比の低下の原因になり得る。

これに対し、本実施形態では、蓄積期間においてＡＰＤ２は不活性状態である。このとき、ＡＰＤ２にはアヴァランシェ電流が流れないため、光電変換素子１０１の消費電力は小さい。なぜなら従来のＳＰＡＤでは大量に信号電子が発生する場合でも基本的にはすべてアヴァランシェ増倍を伴ってカウントパルスを発生させる。一方、本実施形態では蓄積期間中、Ｎ型半導体領域１の飽和電子数を超える信号電子はＮ型半導体領域４にアヴァランシェ増倍を伴わずに流れ去るので、電気エネルギーを消費するカウントパルス発生がないのである。また、蓄積期間においては、インバータ回路２０３及びカウンタ回路２０４の少なくとも１つの機能を停止することにより、ＡＰＤ２における暗電流による電位の変化が生じたとしてもこれをカウントしないようにすることができる。したがって、蓄積期間内に暗電流による影響が発生し得る主要な箇所はＰＤ１３のみである。蓄積期間におけるＰＤ１３の逆バイアス電圧は、アヴァランシェ増倍を伴わない一般的なＣＭＯＳイメージセンサのＰＤと同程度であり、典型的には１Ｖから２Ｖ程度である。ＰＤ１３で生じる暗電流は、一般的なＣＭＯＳイメージセンサと同程度であり、アヴァランシェ活性状態の時のＡＰＤ２と比べてはるかに小さい。また、Ｎ型半導体領域８の界面はピニング状態となっているため、ここで生じる暗電流も小さい。以上の理由により、本実施形態の光電変換素子１０１においては、蓄積期間内に生じる暗電流ノイズの影響が低減されている。

本実施形態においては、第２転送期間等のＡＰＤ２が活性状態になる期間もあるが、この期間の長さは、ＡＰＤ２が不活性状態である期間の長さよりも短い。具体的には、例えば通常の撮像を想定すると、活性状態の期間の長さが３ｍｓ程度であり、不活性状態の期間の長さが３０ｍｓ程度である。そのため、ＡＰＤ２が活性状態の期間に生じる暗電流ノイズの影響は小さい。ＳＰＡＤはその特性上、入射光が少ない暗い環境下でも信号をはっきり捉えることを目的とすることが多い。このような暗い環境では蓄積時間を数百ｍｓから数秒と長めにすることがあるが、そのような条件ではより一層、従来のＳＰＡＤと比べて本実施形態の暗電流の影響の少なさが顕著となる。

以上のように、本実施形態では、蓄積期間においてＰＤ１３に信号電子を蓄積し、その信号電子をＡＰＤ２に転送することにより電荷のカウントを行う構成を有しているため、暗電流ノイズの影響を低減することができる。

また、本実施形態の光電変換装置１０１０は、電荷保持部として機能するＮ型半導体領域８を有している。第１転送期間において、信号電子がＮ型半導体領域１からＮ型半導体領域８に転送され、第２転送期間において、信号電子がＮ型半導体領域８からＮ型半導体領域４に転送される。この構成による更なる効果について説明する。

本実施形態の別の構成例として、電荷保持部を設けずにＰＤからＡＰＤに直接信号電荷を転送する構成も考えられる。この変形構成例における課題について説明する。信号電子がＰＤからＡＰＤに転送されると、アヴァランシェ増倍により、多数の電子及びホールが生じる。電子の少なくとも一部はＡＰＤのカソードに移動する。また、ホールの少なくとも一部は、ＰＤとＡＰＤの間のＰ型半導体領域によるポテンシャルバリアを通過してＡＰＤのアノードに移動する。

このとき、アヴァランシェ電流による電圧降下によってポテンシャルバリアが低くなり、ＰＤに蓄積されている複数の信号電子が一度にまとめて転送されることがある。この現象は、ポテンシャルバリアを構成するＰ型半導体領域に集まるホールがＰＤに蓄積された信号電子を静電気力で引きつけることにより生じると解釈することもできる。このようにしてまとめて転送された複数の信号電子は、１個の信号電子としてカウントされる。例えば、ＰＤに１０００個の信号電子が蓄積されており、１個の信号電子がＡＰＤに転送されるときに更に９９個の信号電子が一緒に転送されると仮定すると、１０００個の信号電子が１０個としてカウントされる。このように、本変形構成例では、信号電子の個数を正確にカウントできない場合がある。

これに対し、本実施形態の光電変換装置１０１０における第２転送期間には、信号電子はＰＤ１３を構成するＮ型半導体領域１ではなくＮ型半導体領域８に保持されている。Ｎ型半導体領域８とＡＰＤ２の間には、Ｐ型半導体領域１２によるポテンシャルバリアが存在している。これにより、アヴァランシェ増倍が起こったときにＰ型半導体領域３のポテンシャルバリアが変化したとしても、Ｐ型半導体領域１２によるポテンシャルバリアはほとんど変化しない。言い換えると、本実施形態では、電荷保持部を構成するＮ型半導体領域１とＡＰＤ２のＮ型半導体領域４との間に２つのポテンシャルバリアが存在している。これにより、本実施形態では、アヴァランシェ増倍が起こったときに電荷保持部の電荷が一緒に転送されないようなポテンシャル分布となっている。したがって、Ｎ型半導体領域８に保持されている信号電子がアヴァランシェ増倍に伴ってまとめて転送される現象が生じにくくなる。したがって、信号電子の個数をより正確にカウントできるため、精度が向上する。

以上のように、本実施形態では、信号電荷を保持するＮ型半導体領域８を有し、第２転送期間において、Ｎ型半導体領域８からＡＰＤ２のＮ型半導体領域４に信号電子を転送する構成を有しているため、信号電子のカウント精度を向上させることができる。

以上、２つの観点から述べた理由のうちの少なくとも１つにより、本実施形態によれば、光子の検出精度が向上された光電変換装置が提供される。

なお、蓄積期間において、Ｎ型半導体領域８をＮ型半導体領域１と同様に電荷蓄積部として機能させることも可能である。例えば、蓄積期間において、端子１１の電位Ｖ３が例えば−１５Ｖであるときに、端子１６の電位Ｖ１を−２０Ｖに設定する。この場合、Ｐ型半導体領域１２によりポテンシャルバリアはほとんど無い状態となるため、信号電子は、Ｎ型半導体領域８にも蓄積される。蓄積期間の終了後に上述と同様に第１転送期間及び第２転送期間の動作を行うことで、同様に信号電子のカウントを行うことができる。

この動作例では、蓄積期間の間、Ｎ型半導体領域８の界面近傍が空乏化しているため、Ｎ型半導体領域８から比較的大きな暗電流が生じ得る。しかしながら、ＭＯＳダイオード等が用いられる容量９は、ＰＮ接合等と比べて大きな容量値にすることができるため、本動作例では、飽和信号量を大きくすることができる。

したがって、飽和信号量を大きくする必要があり、かつ暗電流の影響を受けにくい条件下では、Ｎ型半導体領域８を電荷蓄積部として機能させる動作が有効である場合がある。暗電流の影響を受けにくい条件の例としては、温度が低いため暗電流の発生量が少ない場合、蓄積期間が十分に短い場合等が挙げられる。

［第２実施形態］
本実施形態の光電変換装置１０１０は、入射光に基づいて信号電子を蓄積するＮ型半導体領域１と、信号電子を一時的に保持するＮ型半導体領域８とが１つのＡＰＤ２に対して４対設けられている構造を有している。本実施形態の説明において、第１実施形態と共通する部分については説明を省略又は簡略化する場合がある。

図９は、本実施形態に係る光電変換素子１０１の平面模式図であり、図１０及び図１１は、本実施形態に係る光電変換素子１０１の断面模式図である。図１０は、図９のＢ−Ｂ’線における断面を示している。図１１は、図９のＣ−Ｃ’線における断面を示している。図９乃至図１１を相互に参照しつつ光電変換素子１０１の構造を説明する。

光電変換素子１０１は、平面視において中心付近に第１実施形態と同様の構成のＡＰＤ２を１つ有している。また、光電変換素子１０１は、平面視において左上、左下、右上、右下の４箇所に第１実施形態と同様の構成のＰＤ１３とＮ型半導体領域８により構成される電荷保持部とを４対有している。光電変換素子１０１は、平面視において十字形をなしているＰ型半導体領域２５を有する。Ｐ型半導体領域２５は、４対のＰＤ１３及び電荷保持部を分離する分離領域として機能する。これにより、４対のＰＤ１３及び電荷保持部の間で信号電子が移動することを防止できる。

電荷保持部の電位を制御する４つの電極１０ａ、１０ｂ、１０ｃ、１０ｄには、別々の電位を与えることができるように構成されている。これにより、４つの電荷保持部は、独立に電荷転送の動作を行うことができる。

図１０及び図１１に示されているように、Ｐ型半導体領域２５は、Ｐ型半導体領域３との間にＮ型半導体領域１の一部が挟まれるように配されている。言い換えると、Ｐ型半導体領域２５とＰ型半導体領域３との間が空いている。この構成により、信号電子がＮ型半導体領域８からＡＰＤ２のＮ型半導体領域２２に転送される際に、Ｐ型半導体領域２５により転送が阻害されないようにすることができる。またこの構成では、蓄積期間においては、Ｐ型半導体領域２５により隣接するＮ型半導体領域１の間にポテンシャルバリアが形成されるため、隣接するＮ型半導体領域１間は電気的に分離されている。

図１２は、本実施形態に係る光電変換素子１０１の等価回路図である。第１実施形態との相違点は、ＰＤ１３、電荷保持部、電荷の転送経路等を含む信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄが４組設けられている点である。４つの信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄは、並列にＡＰＤ２に接続されている。図１２において、信号電荷出力部５０ｂ、５０ｃ、５０ｄの構造は、信号電荷出力部５０ａと同様であるため、図示が省略されている。

図１３は、本実施形態に係る画素信号処理部１０２のブロック図である。図１３においては、図３に示したブロック図の構成のうち、光電変換素子１０１、インバータ回路２０３及びカウンタ回路２０４以外の要素の図示が省略されている。カウンタ回路２０４は、１つのカウンタ２１０及び４つのメモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄを含む。メモリユニット２２０ａは、ＭＯＳトランジスタ２２２ａ及びメモリ２２３ａを有する。図１３において、メモリユニット２２０ｂ、２２０ｃ、２２０ｄの構造は、メモリユニット２２０ａと同様であるため、図示が省略されている。

インバータ回路２０３の出力端子は、カウンタ２１０の入力端子に接続されている。カウンタ２１０の出力端子は、メモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄの入力端子に接続されている。ＭＯＳトランジスタ２２２ａのソースは、カウンタ２１０の出力端子に接続されている。ＭＯＳトランジスタ２２２ａのドレインは、メモリ２２３ａの入力端子に接続されている。ＭＯＳトランジスタ２２２ａのゲートには端子２２１ａから制御電圧が入力される。メモリユニット２２０ｂ、２２０ｃ、２２０ｄの構造及び接続関係の説明は、メモリユニット２２０ａと同様であるため省略する。このように、本実施形態においては、カウンタ２１０の出力端子がスイッチとして機能するＭＯＳトランジスタを介して４つのメモリに接続されている。

信号電荷出力部５０ａから出力された信号電子の個数をカウンタ２１０がカウントすると、ＭＯＳトランジスタ２２２ａがオンに制御されることにより、そのカウント値は、メモリ２２３ａに記憶される。このようにして、メモリユニット２２０ａは、信号電荷出力部５０ａからの信号電子の個数を記憶する。同様に、メモリユニット２２０ｂ、２２０ｃ、２２０ｄは、信号電荷出力部５０ｂ、５０ｂ、５０ｄからの信号電子の個数をそれぞれ記憶する。このように、４つの信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄと、４つのメモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄとが一対一に対応している。

このように、本実施形態では、ＡＰＤ２、インバータ回路２０３及びカウンタ２１０は、４つの信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄ及び４つのメモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄに共用されている。

高電界が印加されるＡＰＤにはある程度の面積が必要であるため、一般的に、ＡＰＤの素子面積を縮小することは難しい。そのため、ＡＰＤを用いた光電変換装置の小型化が難しいことが課題となる場合があった。本実施形態では、４つの信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄが１つのＡＰＤ２を共用する構造を有しているため、信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄの個数に対するＡＰＤ２の配置数を少なくすることができる。したがって、ＡＰＤ２の配置に要する素子面積が低減される。

また、一般的にＢｉｔ数が同一であればカウンタの回路規模は、メモリ回路に比べてかなり大きい場合が多い。本実施形態では、４つの信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄと、４つのメモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄとが１つのカウンタ２１０を共用する構造を有している。そのため、信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄ及びメモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄの個数に対するカウンタ２１０の配置数を少なくすることができる。つまり本実施形態においては１つの信号電荷出力部につき１つのメモリユニットと１／４のカウンタとが割り当てられるが、１つの信号電荷出力部に１つのカウンタが割り当てられる構成に比べて、回路規模を低減しやすい。

また、本実施形態では、抵抗５と、インバータ回路２０３も４つの信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄ及び４つのメモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄに共用されており、同様に素子面積を低減する効果が得られる。

以上の少なくとも１つの理由により、本実施形態によれば、第１実施形態で述べた効果に加えて、光電変換装置１０１０の小型化が実現される。

なお、本実施形態の説明では、信号電荷出力部５０ａ、５０ｂ、５０ｃ、５０ｄ及びメモリユニット２２０ａ、２２０ｂ、２２０ｃ、２２０ｄの個数は４個ずつであるが、これは一例であり、複数個であれば同様の効果が得られる。

［第３実施形態］
本実施形態の光電変換装置１０１０は、ＡＰＤ２がアヴァランシェ増倍を行わない不活性状態のままで信号電子を転送し、信号電子に基づく信号をＡＤ変換することができる機能を有する。本実施形態の説明において、第１実施形態と共通する部分については説明を省略又は簡略化する場合がある。

図１４は、第３実施形態に係る光電変換装置１０１０の構成を示す図である。光電変換装置１０１０は、第１実施形態の図２及び図３と同様に、光電変換素子１０１及び画素信号処理部１０２を有している。光電変換素子１０１における第１実施形態との相違点は、図２の抵抗５がＰ型のＭＯＳトランジスタ３０に置き換えられている点である。ＭＯＳトランジスタ３０のソースは端子６に接続されている。ＭＯＳトランジスタ３０のドレインはＮ型半導体領域４に接続されている。ＭＯＳトランジスタ３０のゲートには端子３１から制御信号が入力される。

画素信号処理部１０２における第１実施形態との相違点は、図３のインバータ回路２０３が比較器２３１に置き換えられている点と、ＡＮＤゲート２３３、デジタルメモリ２３５及びスイッチ群２３６が追加されている点である。これにより、画素信号処理部１０２は、ＡＤ変換部として機能する。

比較器２３１の反転入力端子は、Ｎ型半導体領域４に接続されている。比較器２３１の非反転入力端子には、端子２３２から比較信号が入力される。比較信号は例えば時間に応じて電圧が変化するランプ信号である。比較器２３１の出力端子は、カウンタ回路２０４及びＡＮＤゲート２３３の第１入力端子に接続されている。ＡＮＤゲート２３３の第２入力端子には、端子２３４から制御信号が入力される。ＡＮＤゲート２３３の出力信号のレベルは、第１入力端子の入力信号のレベルと第２入力端子の入力信号のレベルの論理積である。

スイッチ群２３６は、複数のＮ型のＭＯＳトランジスタを含む。図１４では、スイッチ群２３６に含まれるＭＯＳトランジスタの個数は４個であるがこれに限定されるものではなく、典型的にはこれよりも多くのＭＯＳトランジスタを含み得る。ＡＮＤゲート２３３の出力端子は、複数のＭＯＳトランジスタの各々のゲートに接続されている。複数のＭＯＳトランジスタのソースは、端子２３７、２３８、２３９、２４０に接続されている。複数のＭＯＳトランジスタのドレインは、デジタルメモリ２３５に接続されている。デジタルメモリ２３５は、ＭＯＳトランジスタが接続されているノードの電位のレベルを記憶する。図１４では、デジタルメモリ２３５は４ビットのデジタルデータを記憶するように構成されているが、ビット数はこれに限定されるものではなく、典型的にはこれよりも多くのビット数を記憶可能であり得る。

図１５は、第３実施形態に係る光電変換装置１０１０の動作を示すタイミング図である。図１５は、第１実施形態で述べた蓄積期間の後に行われるＡＤ変換の動作を示している。すなわち、図１５の処理の前にＮ型半導体領域１には信号電子が既に蓄積されているものとする。図１４及び図１５を参照しつつ光電変換装置１０１０のＡＤ変換の動作を説明する。

時刻Ｔ１において、端子３１の電位がＶＤＤから０Ｖに変化する。これにより、ＭＯＳトランジスタ３０がオンになり、Ｎ型半導体領域４の電位が端子６の電位に応じた電位にリセットされる。リセット時のＮ型半導体領域４の電位は、例えば３Ｖである。時刻Ｔ２において、端子３１の電位がＶＤＤに戻り、リセットが解除される。

時刻Ｔ３において、端子１６の電位がＶ１からＶ５に変化する。これにより、Ｐ型半導体領域３の電位が低下して、Ｎ型半導体領域１からＮ型半導体領域４に信号電子が転送される。Ｖ５は、例えば−１５Ｖである。このとき、ＡＰＤ２の逆バイアス電圧は１８Ｖであり、ＡＰＤ２のアヴァランシェ増倍が起こる２５Ｖよりも低い。したがって、このときのＡＰＤ２は不活性状態のままである。このときの端子１１の電位は例えば−２０Ｖであり、Ｎ型半導体領域８の大部分は、ホールが蓄積されており電子を受け入れられない状態となっている。したがって、信号電子は、Ｎ型半導体領域８には移動せず、Ｎ型半導体領域４に転送される。時刻Ｔ４において、端子１６の電位がＶ１に戻り、転送が終了する。

この転送においては、Ｎ型半導体領域１に蓄積された信号電子のすべてがＮ型半導体領域４に転送されるわけではない。Ｎ型半導体領域１に多数の信号電子が蓄積されている場合に、ある個数を超える分の信号電子がＮ型半導体領域４に転送される。これは、Ｖ５が例えば−１５Ｖである場合に、Ｎ型半導体領域１とＮ型半導体領域４の間のポテンシャルバリアは完全には下がりきらず、一部の信号電子はＮ型半導体領域１に残留するためである。なお、上述のある個数とは、例えば２００個程度である。

時刻Ｔ５において、端子２３４の電位が０ＶからＶＤＤに変化する。これにより、ＡＮＤゲート２３３の出力信号のレベルは、比較器２３１の出力信号のレベルと一致する。

時刻Ｔ６において、端子２３２の電位がＶＤＤから０Ｖに向かって徐々に変化する。また、時刻Ｔ６以降、端子２３７、２３８、２３９、２４０の電位は、時間経過に応じて増加する二進数を示すようにハイレベルとローレベルを繰り返す。すなわち、端子２３７、２３８、２３９、２４０の電圧レベルは、経過時間を示す二進数の１桁目（最下位ビット）、２桁目、３桁目、４桁目のビット値にそれぞれ対応する。

時刻Ｔ６の直後において、比較器２３１の非反転入力端子の電位はＶＤＤであり、比較器２３１の反転入力端子の電位はＶＤＤよりも低い電位である。したがって、比較器２３１の出力はハイレベルであり、ＡＮＤゲート２３３の出力もハイレベルである。これにより、スイッチ群２３６に含まれるＭＯＳトランジスタはいずれもオン状態になっているため、端子２３７、２３８、２３９、２４０の電位がデジタルメモリ２３５に書き込まれている。

その後、時刻Ｔ７において、比較器２３１の非反転入力端子の電位が比較器２３１の反転入力端子の電位よりも低くなるものとする。このとき、比較器２３１の出力がローレベルになり、ＡＮＤゲート２３３の出力もローレベルになる。これにより、スイッチ群２３６に含まれるＭＯＳトランジスタがいずれもオフになり、その時点の端子２３７、２３８、２３９、２４０の電位がデジタルメモリ２３５に記憶される。図１５の例では、このときにデジタルメモリ２３５に記憶されるデジタル値は、二進数では１０１１であり、十進数では１１である。この値がＮ型半導体領域１からＮ型半導体領域４に転送された信号電子の量を示している。この値は信号電子の量をＡＤ変換して得られたデジタル値であるため、電子の絶対数を示すものではない。デジタル値の最小ビットが電子数何個分に相当するかは、Ｎ型半導体領域４の容量、端子２３２の電位の傾き等に依存して変わり得る。以下の説明において、上述のＡＤ変換により得られたデジタル値に１ビット当たりの電子数を掛けて信号電子数相当に変換した信号をＳ２（第２のデジタル値）と呼ぶ。

なお、より正確には、Ｎ型半導体領域４のリセット電位が３Ｖであり、端子２３２の初期電圧が３．３Ｖであるため、０．３Ｖのオフセットが存在する。０．３のオフセットが十進数で３に相当するものとすると、図１５の例における信号電子に起因する正味の値は１１から３を減算した８（二進法表記では１０００）となる。

図１５のＡＤ変換処理の後、第１実施形態の第１転送期間及び第２転送期間と同様の手法により、ＡＰＤ２を活性状態にした状態でＮ型半導体領域１に残留している信号電子の読み出しを行う。この読み出しの期間においては、ＭＯＳトランジスタ３０のオン抵抗が抵抗５として機能するように、端子３１の電位を一定の電位とする。また、端子２３２の電位をＶＤＤ／２程度に設定し、比較器２３１をインバータ回路２０３として機能させる。以下の説明において、ＡＤ変換後のアヴァランシェ動作による電子数カウントにより得られた信号をＳ１（第１のデジタル値）と呼ぶ。Ｓ１はカウントされた電子数そのものである。

これにより、本実施形態の光電変換装置１０１０は、２つの信号Ｓ１、Ｓ２を出力可能である。これらを合計した（Ｓ１＋Ｓ２）がＮ型半導体領域１に蓄積された信号電子数を示す値となる。

本実施形態の光電変換装置１０１０は、Ｎ型半導体領域１に蓄積された信号電子の量が多い場合に、第１実施形態のようにすべての信号電子を１電子ずつ読み出す手法と比べて高速に読み出しを完了することができる。したがって、フレームレートを高くすることができる。更に、読み出しの時間が短くなることにより、ＡＰＤ２が活性状態である時間が短くなるため、暗電流の影響を受ける時間を短くすることができる。また、本実施形態の電荷転送及びＡＤ変換の手法は、１電子ずつ読み出す手法と比べて低消費電力であるため、消費電力を低減することができる。したがって、本実施形態によれば、第１実施形態で述べた効果に加えて、上述の少なくとも１つの効果が得られる。

なお、Ｓ１がある閾値よりも小さい場合には、２つの信号Ｓ１、Ｓ２を加算せず、Ｓ１をＮ型半導体領域１に蓄積された信号電子の量として出力してもよい。これにより得られる効果を説明する。

Ｓ１に含まれるノイズをＮ１、Ｓ２に含まれるノイズをＮ２とする。このとき、暗時のノイズ量で比較すると、Ｎ１＜Ｎ２の関係がある。具体的にはＮ２は通常のＣＭＯＳセンサにおける暗時のノイズ程度であり、通常は数電子相当程度であるのに対し、Ｎ１はゼロに近い。したがって、Ｓ２がゼロに近いならば、信号を（Ｓ１＋Ｓ２）とするよりＳ１としたほうが高いＳＮ比が得られる。また、信号電子数が少ない場合には、本実施形態の時刻Ｔ３の転送の際にほとんど電荷が転送されない。例えば、信号電子数が６３個以下であるような場合には、信号電子のエネルギーの分布により平均よりも高いエネルギーを有する信号電子が存在することを考慮しても、ポテンシャルバリアを超える信号電子がほとんどない状態となる。このような場合にはＳ１が６４個以上であれば（Ｓ１＋Ｓ２）を全信号電子の量として出力し、Ｓ１が６４個未満であればＳ１を全信号電子の量として出力するというアルゴリズムとしても信号電子の数え落としが生じない。また、このアルゴリズムでは、常にＳ１とＳ２を合計する場合と比べて、Ｓ１が６４個未満である場合のＳＮ比が向上する。

補足すると、信号電子数が多くなるほど暗時ノイズに比べて光ショットノイズが支配的となる。通常、信号電子数が６４個以上では光ショットノイズが支配的である。よって、信号電子数が多く本実施形態で（Ｓ１＋Ｓ２）を信号とする場合と、第１実施形態のように信号電子数をすべてアヴァランシェ増倍によるカウントで得る場合とでは、ＳＮ比はほとんど変わらない。信号電子数が６４個未満では第１実施形態と同じＳＮ比であるから、結局信号電子数が多くても少なくても第１実施形態とほとんど同じＳＮ比が得られる。

図１４及び図１５の説明において、デジタルメモリ２３５は１つの信号Ｓ２のみを記憶するものとしているが、リセット状態の信号を更に記憶できる構成であってもよい。時刻Ｔ１におけるリセットの後に、リセット時のＮ型半導体領域４の電位に基づくデジタル値を取得するＡＤ変換を行うことで、リセットノイズのレベルを示す信号を取得することができる。Ｓ２からこのリセット時の信号を減算することにより、Ｓ２からリセットノイズの影響を除去することができ、更に精度が向上する効果が得られる。

［第４実施形態］
本実施形態は、第１実施形態で述べた光電変換素子１０１の構造の変形例である。本実施形態の説明において、第１実施形態と共通する部分については説明を省略又は簡略化する場合がある。

図１６は、本実施形態に係る光電変換素子１０１の断面模式図である。光電変換素子１０１は、第１実施形態のＰ型半導体領域３に代えてＰ型半導体領域４５（第５半導体領域）を有しており、第１実施形態の電極１０に代えて電極４３を有している。また、光電変換素子１０１は、Ｎ型半導体領域４１、４４及びＰ型半導体領域４２、４５を有している。

Ｎ型半導体領域４４（第４半導体領域）は、Ｐ型半導体領域１８の上方かつＰ型半導体領域１２（第３半導体領域）の下方に配されている。Ｐ型半導体領域４５は、Ｎ型半導体領域４４とＮ型半導体領域２２の間を分離し、かつＮ型半導体領域４４とＮ型半導体領域１の間を分離するように配されている。Ｎ型半導体領域４はＡＰＤ２のカソードであり、Ｐ型半導体領域４５は、ＡＰＤ２のアノードである。本実施形態では、ＡＰＤ２を構成する接合の界面が縦方向であるが、第１実施形態と同様に横方向であってもよい。

図１６に破線で示されている転送経路２４は、電荷保持部として機能するＮ型半導体領域８からＡＰＤ２に信号電荷が転送される経路である。すなわち、Ｐ型半導体領域１２、Ｎ型半導体領域４４、Ｐ型半導体領域４５及びＮ型半導体領域２２は、転送経路２４上に配されている。また、Ｎ型半導体領域１の大部分は転送経路２４の外側に配されている。

Ｎ型半導体領域１（第６半導体領域）の上方にはＮ型半導体領域４１が配されており、Ｎ型半導体領域４１の上方には高濃度のＰ型半導体領域４２が配されている。Ｎ型半導体領域４１及びＰ型半導体領域４２は埋め込みＰＤをなしている。Ｎ型半導体領域４１とＰ型半導体領域４２の間のＰＮ接合は大きな容量を有するため、Ｎ型半導体領域１で生成された信号電子の多くはＮ型半導体領域４１に蓄積される。

電極４３は、Ｎ型半導体領域８（第１半導体領域）の上方及び埋め込みＰＤとＮ型半導体領域８の間隙の上方に延在するように配されている。電極４３は、Ｎ型半導体領域４１に蓄積された電荷をＮ型半導体領域８に転送する転送ゲートである。また、電極４３は、第１実施形態の電極１０と同様の機能をも有する。Ｎ型半導体領域８とＮ型半導体領域４４の間のポテンシャルバリアは、Ｎ型半導体領域１とＮ型半導体領域８の間のポテンシャルバリアよりも低い。

本実施形態においては、第１実施形態とは異なり、入射光を光電変換し、信号電荷を蓄積するＮ型半導体領域１、４１が転送経路２４の外側に配されている。これにより、Ｎ型半導体領域１、４１を入射面（図１６の下面）から深い位置にまで配置することができ、感度領域を広げることができる。これにより、感度が向上する。入射光をＮ型半導体領域１、４１に導くマイクロレンズを入射面側に設けてもよく、その場合、更に感度が向上する。また、本実施形態の構造では、埋め込みＰＤを設けることができるため、飽和電子数を多くすることができる。したがって、本実施形態によれば、第１実施形態で述べた効果に加えて、上述の少なくとも１つの効果が得られる。

なお、本実施形態の構造においては平面視における面積が増大するため、小型化が重視される製品においては第１実施形態のように転送経路２４の中にＮ型半導体領域１が含まれている構造の方が有効である場合もある。

［第５実施形態］
本発明の第５実施形態による光電変換システムについて、図１７を用いて説明する。図１７は、本実施形態に係る光電変換システムの構成例を示すブロック図である。

本実施形態では、図１７を参照しつつ、第１乃至第４実施形態の光電変換装置１０１０を用いた光電変換システムの他の一例を説明する。図１乃至図１６と同様の機能を有する部分には同様の符号を付し、説明を省略又は簡略化する。

まず、図１７を参照して、光電変換システムの一例である距離検出システムについて説明する。なお、本実施形態の画素１００は、図３のカウンタ回路２０４に代えてＴＤＣ２０９及びメモリ２５０を有する。

図１７は、距離検出システムのブロック図である。距離検出システムは、光源制御部１３０１、発光部１３０２、光学部材１３０３、光電変換装置１０１０及び距離算出部１３０９を有している。

光源制御部１３０１は、発光部１３０２の駆動を制御する。発光部１３０２は、光源制御部１３０１からの信号に応じて、撮影方向に対して短パルス（列）の光を照射する発光装置である。

発光部１３０２から照射された光は、被写体１３０４において反射される。反射光は、レンズなどの光学部材１３０３を通して、光電変換装置１０１０の光電変換素子１０１で受光される。光電変換素子１０１は、入射光に基づく信号を出力し、当該信号は、インバータ回路２０３を介してＴＤＣ２０９に入力される。

ＴＤＣ２０９は、光源制御部１３０１から発光部１３０２からの光照射のタイミングを示す信号を取得する。ＴＤＣ２０９は、光源制御部１３０１から取得した信号と、インバータ回路２０３から入力された信号とを比較する。これにより、ＴＤＣ２０９は、発光部１３０２がパルス光を発光してから被写体１３０４で反射された反射光を受光するまでの時間をデジタル信号として出力する。ＴＤＣ２０９から出力されたデジタル信号は、メモリ２５０に保持される。この処理は複数回繰り返し行われ、メモリ２５０が複数回分のデジタル信号を保持することができる。

距離算出部１３０９は、メモリ２５０に保持された複数のデジタル信号に基づいて、光電変換装置１０１０から被写体１３０４までの距離を算出する。この距離検出システムは例えば、車載用の距離検出装置に適用することができる。なお、距離算出部１３０９で行われる処理はデジタル信号の処理であることから、距離算出部１３０９は、より一般的に信号処理手段、信号処理回路等と呼ばれることもある。

［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図１８を用いて説明する。図１８（Ａ）及び図１８（Ｂ）は、本実施形態による光電変換システム１０００及び移動体の構成を示す図である。

図１５（Ａ）は、車載カメラに関する光電変換システム１０００の一例を示したブロック図である。光電変換システム１０００は、第１乃至第４実施形態に係る光電変換装置１０１０を有する。光電変換システム１０００は、光電変換装置１０１０により取得された複数のデジタル信号に対し、画像処理を行う画像処理部１０３０を有する。更に、光電変換システム１０００は、画像処理部１０３０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部１０４０を有する。

また、光電変換システム１０００は、算出された視差に基づいて対象物までの距離を算出する距離計測部１０５０と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部１０６０と、を有する。ここで、視差算出部１０４０及び距離計測部１０５０は、対象物までの距離情報を取得する距離情報取得手段（あるいは距離情報取得回路）の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。

衝突判定部１０６０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよい。更に、これらの組合せによって実現されてもよい。

光電変換システム１０００は車両情報取得装置１３１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム１０００は、衝突判定部１０６０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御手段（制御回路）である制御ＥＣＵ１４１０と接続されている。

また、光電変換システム１０００は、衝突判定部１０６０での判定結果に基づいて、ドライバーへ警報を発する警報装置１４２０とも接続されている。例えば、衝突判定部１０６０の判定結果として衝突可能性が高い場合、制御ＥＣＵ１４１０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置１４２０は、音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム１０００で撮像する。図１８（Ｂ）に、車両前方（撮像範囲１５１０）を撮像する場合の光電変換システム１０００を示す。車両情報取得装置１３１０は、所定の動作を行うように光電変換システム１０００又は光電変換装置１０１０に指示を送る。このような構成により、測距の精度をより向上させることができる。車両は更に距離情報に基づいて移動体である車両を制御する制御手段を備え得る。

上述の例では他の車両と衝突しない制御を説明したが、光電変換システム１０００は、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システム１０００は、車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

本実施形態によれば、検出性能が向上された光電変換装置１０１０を用いることにより、より高性能な光電変換システム及び移動体を提供することができる。

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１、８ Ｎ型半導体領域
２ アヴァランシェフォトダイオード（ＡＰＤ）
３、１２ Ｐ型半導体領域
２４ 転送経路
１０１０ 光電変換装置

Claims (20)

1. 入射光に基づく信号電荷を保持する第１導電型の第１半導体領域を含む電荷保持部と、
   前記第１導電型の第２半導体領域を含むアヴァランシェフォトダイオードと、を備え、
   前記第１導電型とは異なる第２導電型の第３半導体領域と、前記第１導電型の第４半導体領域と、前記第２導電型の第５半導体領域をこの順に介して、前記第１半導体領域から前記第２半導体領域に前記信号電荷を転送する、
   ことを特徴とする光電変換装置。
2. 光電変換により前記信号電荷が生成されている期間において、前記アヴァランシェフォトダイオードは、アヴァランシェ増倍を行わない不活性状態である
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記第４半導体領域は、前記第４半導体領域への入射光を光電変換することにより前記信号電荷を生成する
   ことを特徴とする請求項１又は２に記載の光電変換装置。
4. 前記第４半導体領域で生成された前記信号電荷は、前記第４半導体領域から、前記第３半導体領域を介して前記第１半導体領域に転送される
   ことを特徴とする請求項３に記載の光電変換装置。
5. 入射光を光電変換することにより前記信号電荷を生成する第６半導体領域を更に有する
   ことを特徴とする請求項１又は２に記載の光電変換装置。
6. 前記第６半導体領域において生成された前記信号電荷を前記第１半導体領域に転送する転送ゲートを更に有する
   ことを特徴とする請求項５に記載の光電変換装置。
7. 前記アヴァランシェフォトダイオードで発生したアヴァランシェ電流の生起回数をカウントするカウント部を更に有する
   ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 前記第１半導体領域の電位を制御する第１電極を更に有する
   ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
9. 前記第１半導体領域と前記第１電極の間に配された絶縁層を更に有する
   ことを特徴とする請求項８に記載の光電変換装置。
10. 前記第３半導体領域及び前記第５半導体領域の電位を制御する第２電極を更に有する
    ことを特徴とする請求項８又は９に記載の光電変換装置。
11. 前記第１電極及び前記第２電極の電位が変化することにより、前記第１半導体領域から前記第２半導体領域への、前記信号電荷の転送を行う
    ことを特徴とする請求項１０に記載の光電変換装置。
12. 前記第１半導体領域から前記アヴァランシェフォトダイオードの前記第２半導体領域に前記信号電荷が転送される期間の少なくとも一部において、前記アヴァランシェフォトダイオードがアヴァランシェ増倍を行う活性状態である
    ことを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
13. 前記第１半導体領域から前記アヴァランシェフォトダイオードの前記第２半導体領域に前記信号電荷が転送される期間の少なくとも一部において、前記アヴァランシェフォトダイオードは、アヴァランシェ増倍を行わない不活性状態である
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
14. 前記アヴァランシェフォトダイオードに転送された前記信号電荷に基づく電圧をデジタル値に変換するＡＤ変換部を更に有する
    ことを特徴とする請求項１３に記載の光電変換装置。
15. 前記アヴァランシェフォトダイオードがアヴァランシェ増倍を行う活性状態において転送された前記信号電荷に基づく第１のデジタル値と、前記アヴァランシェフォトダイオードがアヴァランシェ増倍を行わない不活性状態において転送された前記信号電荷に基づく第２のデジタル値とを出力可能である
    ことを特徴とする請求項１２乃至１４のいずれか１項に記載の光電変換装置。
16. 複数の前記電荷保持部を有し、
    前記複数の電荷保持部の各々に保持された前記信号電荷が１つの前記アヴァランシェフォトダイオードに転送される
    ことを特徴とする請求項１乃至１５のいずれか１項に記載の光電変換装置。
17. 前記複数の前記電荷保持部の間に配された分離領域を更に有する
    ことを特徴とする請求項１６に記載の光電変換装置。
18. 入射光に基づく信号電荷を保持する第１導電型の第１半導体領域を含む電荷保持部と、
    前記第１導電型の第２半導体領域を含むアヴァランシェフォトダイオードと、を備え、
    前記第１半導体領域から前記第２半導体領域への前記信号電荷の転送経路には複数のポテンシャルバリアが配され、
    前記複数のポテンシャルバリアのレベルが変化することにより、前記第１半導体領域から前記第２半導体領域に前記信号電荷が転送される
    ことを特徴とする光電変換装置。
19. 請求項１乃至１８のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理手段と、
    を有することを特徴とする光電変換システム。
20. 移動体であって、
    請求項１乃至１８のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と、
    を有することを特徴とする移動体。

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