JP5924132B2 - 固体撮像素子 - Google Patents
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Description
複数のゲートを有する画素(10)として、
P導電型とされた半導体基板(20)の一面(20a)側の表層に形成され、一面側から入射した光を電荷に変換するN導電型の光電変換部(21)と、
一面側の表層に光電変換部と離間して形成され、電荷を蓄積するN導電型の電荷蓄積部(24)と、
一面側の表層のうち、光電変換部と電荷蓄積部との間の領域であって、光電変換部および電荷蓄積部と離間して形成され、光電変換部で生じた電荷を増倍するP導電型の第1増倍部(22)および第2増倍部(23)と、
光電変換部および第1増倍部に隣接したP導電型の転送部(30)と、
第2増倍部および電荷蓄積部に隣接したP導電型の読出し転送部(31)と、
を備えるとともに、
ゲートとして、
第1増倍部における一面上に絶縁膜(55)を介して形成された第1増倍ゲート(51)と、
第2増倍部における一面上に絶縁膜を介して形成された第2増倍ゲート(52)と、
転送部における一面上に絶縁膜を介して形成された転送ゲート(50)と、
読出し転送部における一面上に絶縁膜を介して形成された読出しゲート(53)と、
を有する固体撮像素子であって、
半導体基板の一面側の表層のうち、第1増倍部と第2増倍部との間の領域にP導電型とされた電荷障壁部(40)を有し、
電荷障壁部は、その不純物濃度が第1増倍部および第2増倍部の不純物濃度よりも高くされることにより、第1増倍部と第2増倍部との間に所定の電位差が生じるまで、第1増倍部と第2増倍部との間の電荷の移動を妨げる障壁を形成するとともに、第1増倍部および第2増倍部の電位の変動によって電荷障壁部の電位が変調するようにされ、
電荷障壁部における一面上の部分は、ゲートの配置されない非配置領域(57)とされることを特徴としている。
最初に、図1を参照して、本実施形態に係る固体撮像素子の概略構成について説明する。
第1実施形態では、第1増倍部22の不純物濃度が、転送部30の不純物濃度とほぼ同程度とされている。また、第2増倍部23の不純物濃度が、読出し転送部31の不純物濃度とほぼ同程度とされている。これに対して、本実施形態では、図17に示すように、第1増倍部22および第2増倍部23の不純物濃度が、転送部30および読出し転送部31に較べて低いP導電型(p−−)されている。
第1実施形態および第2実施形態において、第1増倍部22および第2増倍部23は、それぞれがほぼ全域に亘って同一の濃度のP導電型とされている。これに対して、本実施形態では、第1増倍部22のうち、電荷障壁部40に隣接する一部の領域の不純物濃度が、第1増倍部22の他の領域よりも低くされている。また、第2増倍部23のうち、電荷障壁部40に隣接する一部の領域の不純物濃度が、第2増倍部23の他の領域よりも低くされている。特に、本実施形態では、図18に示すように、第1増倍部22のうち、電荷障壁部40に隣接する一部の領域の濃度が半導体基板20と同一とされている(半導体基板20に対して不純物ドープをおこなっていない)。また、第2増倍部23のうち、電荷障壁部40に隣接する一部の領域の濃度が半導体基板20と同一とされている。
上記した各実施形態では、第1増倍ゲート51および第2増倍ゲート52に印加されるクロックパルスVMG1,VMG2のLowバイアスを0Vとする例を示した。これに対して、本実施形態では、当該Lowバイアスを0Vよりも低い電位、例えば、−0.5Vとする例を示す。これにより、第1増倍部22から第2増倍部23への信号電荷100の転送、および、第2増倍部23から第1増倍部22への信号電荷100の転送を、より確実に行うことができる。以下、詳細に説明する。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
20・・・半導体基板,21・・・光電変換部,22・・・第1増倍部,
23・・・第2増倍部,24・・・フローティングディフュージョン(FD)部
25・・・リセットドレイン(RD)部,27・・・ソースフォロワ回路
30・・・転送部,31・・・読出し転送部
40・・・電荷障壁部
50・・・転送ゲート,51・・・第1増倍ゲート,52・・・第2増倍ゲート,
53・・・読出しゲート(ROG),54・・・リセットゲート(RG)
Claims (7)
- 複数のゲートを有する画素(10)として、
P導電型とされた半導体基板(20)の一面(20a)側の表層に形成され、前記一面側から入射した光を電荷に変換するN導電型の光電変換部(21)と、
前記一面側の表層に前記光電変換部と離間して形成され、電荷を蓄積するN導電型の電荷蓄積部(24)と、
前記一面側の表層のうち、前記光電変換部と前記電荷蓄積部との間の領域であって、前記光電変換部および前記電荷蓄積部と離間して形成され、前記光電変換部で生じた電荷を増倍するP導電型の第1増倍部(22)および第2増倍部(23)と、
前記光電変換部および前記第1増倍部に隣接したP導電型の転送部(30)と、
前記第2増倍部および前記電荷蓄積部に隣接したP導電型の読出し転送部(31)と、
を備えるとともに、
前記ゲートとして、
前記第1増倍部における前記一面上に絶縁膜(55)を介して形成された第1増倍ゲート(51)と、
前記第2増倍部における前記一面上に絶縁膜を介して形成された第2増倍ゲート(52)と、
前記転送部における前記一面上に絶縁膜を介して形成された転送ゲート(50)と、
前記読出し転送部における前記一面上に絶縁膜を介して形成された読出しゲート(53)と、
を有する固体撮像素子であって、
前記半導体基板の前記一面側の表層のうち、前記第1増倍部と前記第2増倍部との間の領域に、P導電型とされた電荷障壁部(40)を有し、
前記電荷障壁部は、その不純物濃度が前記第1増倍部および前記第2増倍部の不純物濃度よりも高くされることによって、前記第1増倍部と前記第2増倍部との間に所定の電位差が生じるまで前記第1増倍部と前記第2増倍部との間の電荷の移動を妨げる障壁を形成するとともに、前記第1増倍部および前記第2増倍部の電位の変動によって前記電荷障壁部の電位が変調するようにされ、
前記電荷障壁部における前記一面上の部分は、前記ゲートの配置されない非配置領域(57)とされることを特徴とする固体撮像素子。 - 前記一面側の表層であって、
前記第1増倍部のうち、前記電荷障壁部に隣接する一部の領域の不純物濃度が、前記第1増倍部の他の領域よりも低くされ、
前記第2増倍部のうち、前記電荷障壁部に隣接する一部の領域の不純物濃度が、前記第2増倍部の他の領域よりも低くされることを特徴とする請求項1に記載の固体撮像素子。 - 前記一面側の表層のうち、
前記第1増倍部の不純物濃度が、前記転送部の不純物濃度よりも低くされ、
前記第2増倍部の不純物濃度が、前記読出し転送部の不純物濃度よりも低くされることを特徴とする請求項1または請求項2に記載の固体撮像素子。 - 前記一面側の表層において、
前記電荷障壁部と、
前記第1増倍部と、
前記第2増倍部と、
前記転送部と、
前記読出し転送部と、が、前記半導体基板の不純物濃度よりも高濃度とされることを特徴とする請求項1〜3のいずれか1項に記載の固体撮像素子。 - 前記転送ゲートと前記読出しゲートとは、共通の配線と接続されていることを特徴とする請求項1〜4のいずれか1項に記載の固体撮像素子。
- 前記電荷蓄積部は、
電荷を電圧に変換するためのソースフォロワ回路(27)が接続されたフローティングディフュージョン部であることを特徴とする請求項1〜5のいずれか1項に記載の固体撮像素子。 - 複数の前記画素が、二次元マトリクス状に形成されることを特徴とする請求項1〜6のいずれか1項に記載の固体撮像素子。
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