JP2019192903A - 光検出装置、光検出システム及び移動体 - Google Patents

Abstract

【課題】出力信号の精度が向上された光検出装置を提供すること。【解決手段】複数のアバランシェダイオードと、前記複数のアバランシェダイオードにおけるアバランシェ増倍を抑制するクエンチ素子と、前記複数のアバランシェダイオードのそれぞれから出力される信号を加算して得られた信号を処理する画素信号処理部と、を有し、１つの前記クエンチ素子が、前記複数のアバランシェダイオードに対して直列に接続されている。【選択図】図２

Description

本発明は、光検出装置、光検出システム及び移動体に関する。

従来、アバランシェ（電子なだれ）増倍を利用し、単一光子レベルの微弱光を検出可能な光検出装置が知られている。特許文献１には、アバランシェフォトダイオードを含む画素が二次元状にアレイ化された受光部を有する光電変換素子が開示されている。各画素からの出力電流は一括して収集され、フォトンカウンティングが行われる。これにより、特許文献１の光電変換素子は、微弱な入射光量の測定を行うことができる。特許文献１の光電変換素子においては、１つのアバランシェフォトダイオードに対して、１つのクエンチ素子が直列に接続されている。

特開２０１７−１１７８３５公報

特許文献１に記載されているような構造において、一部のクエンチ素子の性能が他のクエンチ素子と大きく異なる場合、出力信号の精度が不十分になることがある。そこで、本発明は、出力信号の精度が向上された光検出装置を提供することを目的とする。

本発明の一観点によれば、複数のアバランシェダイオードと、前記複数のアバランシェダイオードにおけるアバランシェ増倍を抑制するクエンチ素子と、前記複数のアバランシェダイオードのそれぞれから出力される信号を加算して得られた信号を処理する画素信号処理部と、を有し、１つの前記クエンチ素子が、前記複数のアバランシェダイオードに対して直列に接続されていることを特徴とする光検出装置が提供される。

出力信号の精度が向上された光検出装置を提供することができる。

第１実施形態に係る光検出装置の概略構成を示すブロック図である。 第１実施形態に係る画素の構成例を示す回路図である。 第１実施形態に係るクエンチ素子の構成例を説明する回路図である。 第１実施形態に係る光電変換素子の構成例を示す図である。 第１実施形態の比較例に係る光電変換素子の構成例を示す図である。 第１実施形態の比較例における各ノードの電位を示すグラフである。 第１実施形態の比較例における各ノードの電位を示すグラフである。 第１実施形態における各ノードの電位を示すグラフである。 第２実施形態に係る画素の構成例を示す模式図である。 第３実施形態に係る画素の構成例を示す模式図である。 第４実施形態に係る画素の構成例を示す模式図である。 第５実施形態に係る画素の構成例を示す模式図である。 第６実施形態に係る光電変換部の概略断面図である。 第６実施形態に係る光電変換部のポテンシャル図である。 第６実施形態に係る光電変換素子の構成例を示す図である。 第６実施形態に係る光電変換素子の駆動方法を示すタイミングチャートである。 第７実施形態に係る光検出システムのブロック図である。 第８実施形態に係る光検出システムのブロック図である。 第８実施形態に係る光検出システム及び移動体の構成例を示す図である。

以下に、本発明の好ましい実施形態を、添付の図面を参照しつつ説明する。複数の図面にわたって対応する要素には共通の符号を付し、その説明を省略又は簡略化することがある。

［第１実施形態］
第１実施形態に係る光検出装置について、図１乃至図８を参照しつつ説明する。図１は、本実施形態に係る光検出装置１０１０の概略構成を示すブロック図である。光検出装置１０１０は、垂直走査回路部１０３、水平走査回路部１０４、列回路１０５、画素部１０６、信号線１０７、出力回路１０８及び制御パルス生成部１０９を有している。

画素部１０６は、行列状に配された複数の画素１００を有している。画素１００は、光電変換素子１０１及び画素信号処理部１０２を含む。光電変換素子１０１は入射された光を光電変換して電気信号に変換する。画素信号処理部１０２は、変換された電気信号を列回路１０５に出力する。

なお、本明細書において、「光」とはあらゆる波長の電磁波を含み得る。すなわち、「光」は、可視光に限定されるものではなく、赤外線、紫外線、Ｘ線、ガンマ線等の不可視光を含み得る。

制御パルス生成部１０９は、垂直走査回路部１０３、水平走査回路部１０４及び列回路１０５を駆動する制御パルスを生成し、これらの各部に供給する。これにより、制御パルス生成部１０９は、各部の駆動タイミング等の制御を行う。

垂直走査回路部１０３は、制御パルス生成部１０９から供給された制御パルスに基づいて、複数の画素１００の各々に制御パルスを供給する。図１に示されているように、垂直走査回路部１０３は、画素部１０６の行ごとに設けられている駆動線を介して各画素１００に対して行ごとに制御パルスを供給する。垂直走査回路部１０３にはシフトレジスタ、アドレスデコーダ等の論理回路が用いられ得る。

画素部１０６の列ごとに設けられている信号線１０７は、垂直走査回路部１０３により選択された行の画素１００から出力された信号を電位信号として画素１００の後段の列回路１０５に伝送する。列回路１０５は、信号線１０７を介して入力された各画素１００の信号に対して所定の処理を行う。所定の処理とは、例えば、入力された信号のノイズ除去、増幅、出力形式の変換等の処理である。これらの機能を実現するため、列回路１０５は、パラレル−シリアル変換回路等を有し得る。

水平走査回路部１０４は、制御パルス生成部１０９から供給された制御パルスに基づいて、所定の処理が行われた信号を出力回路１０８へ順次出力するための制御パルスを列回路１０５に供給する。出力回路１０８は、バッファアンプ、差動増幅器等を含み、列回路１０５から出力された信号を光検出装置１０１０の外部の記録部又は信号処理部に出力する。

図１において、画素部１０６内における画素１００の配列は一次元状であってもよく、画素１００が１つのみであってもよい。画素部１０６内における画素１００がいくつかのブロックに分割されている場合には、垂直走査回路部１０３、水平走査回路部１０４及び列回路１０５は、各ブロックに対応して複数個配置されていてもよい。また、水平走査回路部１０４及び列回路１０５は、列ごとに配置されていてもよい。

画素信号処理部１０２が、すべての画素１００に１つずつ設けられていることは必須ではない。例えば、複数の画素１００によって１つの画素信号処理部１０２が共有されていてもよい。この場合、画素信号処理部１０２は、各光電変換素子１０１から出力された信号を順次処理することにより、各画素に対して信号処理の機能を提供する。

また、画素信号処理部１０２は、光電変換素子１０１が設けられている半導体基板とは異なる半導体基板に設けられていてもよい。この場合、光電変換素子１０１の受光可能な面積の割合（開口率）を向上させることにより、感度を向上させることができる。この場合、光電変換素子１０１と画素信号処理部１０２とは、画素１００ごとに設けられた接続配線を介して電気的に接続される。更に、垂直走査回路部１０３、水平走査回路部１０４、列回路１０５及び信号線１０７も画素信号処理部１０２と同様に、光電変換素子１０１が設けられている半導体基板とは異なる半導体基板に設けられていてもよい。

図２は、本実施形態に係る画素１００の構成例を示す回路図である。画素１００は光電変換素子１０１及び画素信号処理部１０２を有する。光電変換素子１０１は、４個の光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄとクエンチ素子２０２とを有する。４個の光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、互いに並列に接続されている。なお、１つの画素１００に含まれる光電変換部の個数は４個に限定されるものではなく、複数であればよい。また、以下の説明において、４個の光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄをまとめて光電変換部２０１と呼称することもある。

光電変換部２０１ａ〜２０１ｄは、光電変換により入射光に応じた電荷対を生成する。光電変換部２０１ａ〜２０１ｄには、アバランシェダイオードが用いられる。光電変換部２０１ａ〜２０１ｄのアノードには電位ＶＬが供給される。光電変換部２０１ａ〜２０１ｄのカソードはクエンチ素子２０２の一端に接続されている。クエンチ素子２０２の他端には、電位ＶＬよりも高い電位ＶＨが供給される。

ここで、光電変換部２０１ａ〜２０１ｄのアノードとカソードには、光電変換部２０１ａ〜２０１ｄに生じた電荷がアバランシェ増倍を起こしうるような逆バイアスの電位が供給される。このような逆バイアスの電位差を供給した状態で、入射光によって生じた電荷がアバランシェ増倍領域を通過すると、アバランシェ電流が発生する。

なお、逆バイアスの電位差が供給される場合において、アノードとカソードとの間の電位差がアバランシェダイオードの降伏電圧より大きいときには、アバランシェダイオードはガイガーモードで動作する。ガイガーモードにおいて単一光子レベルの微弱信号を高速検出するフォトダイオードはＳＰＡＤと呼ばれる。

また、光電変換部２０１ａ〜２０１ｄのアノードとカソードとの間の電位差が、光電変換部２０１ａ〜２０１ｄに生じた電荷がアバランシェ増倍を起こす電位差以上かつ降伏電圧以下である場合には、アバランシェダイオードは線形モードで動作する。線形モードにおいて光検出を行うアバランシェダイオードはアバランシェフォトダイオード（ＡＰＤ）と呼ばれる。本実施形態においては、光電変換部２０１ａ〜２０１ｄは、ＳＰＡＤとＡＰＤのどちらのアバランシェダイオードとして動作してもよい。

クエンチ素子２０２は、光電変換部２０１ａ〜２０１ｄで生じたアバランシェ電流の変化を電圧信号に置き換える機能を有する。更に、クエンチ素子２０２は、アバランシェ増倍による信号増幅時に負荷回路（クエンチ回路）として機能し、光電変換部２０１ａ〜２０１ｄに供給する電圧を抑制することで、アバランシェ増倍を抑制する機能を有する（クエンチ動作）。クエンチ素子２０２を構成する回路素子の具体例としては、抵抗素子又は能動クエンチ回路が挙げられる。能動クエンチ回路は、アバランシェ電流の増加を検出してフィードバック制御を行うことによりアバランシェ増倍を能動的に抑制する。

画素信号処理部１０２は、波形整形部２０３、選択回路２０６及びカウンタ回路２０９を有する。波形整形部２０３は、光電変換素子１０１から単一光子レベルの信号電圧が入力されたときに、電圧変化を整形して、パルス信号を出力する。波形整形部２０３を構成する回路素子の具体例としては、インバータ回路が挙げられる。図２には、波形整形部２０３として、１つのインバータ回路が設けられている回路構成が示されているが、波形整形効果があればその他の回路を用いてもよい。例えば、波形整形部２０３は、複数のインバータ回路を直列接続した回路であってもよい。

カウンタ回路２０９は、波形整形部２０３から出力されたパルス信号のパルスの個数をカウントする。カウンタ回路２０９は、例えば、Ｎ−ｂｉｔカウンタ（Ｎ：正の整数）であり得る。この場合、カウンタ回路２０９はパルスの個数を最大で約２のＮ乗個までカウントすることが可能である。カウント数は、検出信号としてカウンタ回路２０９に保持される。また、カウンタ回路２０９には、図１に示されている垂直走査回路部１０３から駆動線２０７を介して制御パルスｐＲＥＳが供給され得る。制御パルスｐＲＥＳがカウンタ回路２０９に供給されると、保持されているカウント数がリセットされる。

選択回路２０６は、カウンタ回路２０９と信号線１０７との間の電気的な接続・非接続を切り替える。選択回路２０６には、図１に示されている垂直走査回路部１０３から駆動線２０８を介して制御パルスｐＳＥＬが供給される。制御パルスｐＳＥＬが選択回路２０６に供給されると、制御パルスｐＳＥＬのレベルに応じてカウンタ回路２０９と信号線１０７との間の電気的な接続・非接続が切り替わる。選択回路２０６には、例えば、トランジスタ、画素１００の外部に信号を出力するためのバッファ回路等が含まれ得る。カウンタ回路２０９と信号線１０７との間が電気的に接続されると、カウンタ回路２０９に保持されている検出信号のカウント値を示すデジタル信号が信号線１０７に伝達される。

なお、選択回路２０６に代えて、クエンチ素子２０２と光電変換部２０１ａ〜２０１ｄとの間、光電変換素子１０１と画素信号処理部１０２との間等のノードにトランジスタ等のスイッチが設けられていてもよい。この場合も、スイッチの接続・非接続を切り替えることにより、選択回路２０６と同様の機能が実現され得る。同様に、クエンチ素子２０２又は光電変換素子１０１に供給される電位の供給の有無をトランジスタ等のスイッチを用いて切り替えることによっても、選択回路２０６と同様の機能が実現され得る。

画素部１０６の各画素１００は、ローリングシャッタ動作又はグローバル電子シャッタ動作により駆動され得る。各画素１００から取得された信号は、画素部１０６への入射光に基づく画像の生成に用いられ得る。

ローリングシャッタ動作とは、カウンタ回路２０９におけるカウント値のリセットとカウンタ回路２０９からの信号の出力とを行ごとに異なるタイミングで順次行う動作である。グローバル電子シャッタ動作とは、すべての行のカウンタ回路２０９におけるカウントのリセットを同時に行い、その後、カウンタ回路２０９に保持された信号を行ごとに順次出力する動作である。

なお、グローバル電子シャッタ動作を行う場合には、パルスのカウントを行う時間を各行で同一にするため、カウンタ回路２０９のカウントを実行するか否かを切り替える手段を更に追加することが好ましい。カウントを実行するか否かを切り替える手段は、例えば、トランジスタ等のスイッチであり得る。

また、カウンタ回路２０９に代えて時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＴＤＣと呼称する）及びメモリが設けられていてもよい。この場合、光検出装置１０１０は、パルスを検出したタイミングを取得することができる。

この変形例において、波形整形部２０３から出力されたパルス信号の発生タイミングは、ＴＤＣによってデジタル信号に変換される。ＴＤＣには、パルス信号のタイミングの測定に用いる参照信号として、垂直走査回路部１０３から駆動線を介して、制御パルスｐＲＥＦが供給される。ＴＤＣは、制御パルスｐＲＥＦを時刻の基準として、波形整形部２０３からのパルスの入力時刻に相当するデジタル信号を取得する。

ＴＤＣの回路には、例えば、バッファ回路を直列接続したＤｅｌａｙ Ｌｉｎｅを用いて遅延回路を形成するＤｅｌａｙ Ｌｉｎｅ方式、Ｄｅｌａｙ Ｌｉｎｅをループ状に繋いだ回路を用いるＬｏｏｐｅｄ ＴＤＣ方式等が用いられ得る。ＴＤＣの回路には、その他の方式を用いてもよいが、十分な時間分解能を確保するため、光電変換部２０１ａ〜２０１ｄの時間分解能と同等以上の時間分解能を達成できる方式であることが好ましい。

ＴＤＣにより取得されたデジタル信号は、１つ又は複数のメモリに保持される。メモリの個数が複数である場合には、選択回路２０６に複数の制御パルスｐＳＥＬを供給することにより、複数のメモリのいずれかから信号線１０７に選択的に信号を出力させることが可能である。

図３（ａ）、図３（ｂ）及び図３（ｃ）は、クエンチ素子２０２のいくつかの構成例を説明する回路図である。図３（ａ）は、光電変換部２０１のカソード側にクエンチ素子２０２として抵抗値Ｒを有する抵抗素子が配される構成例を示す回路図である。光電変換部２０１、クエンチ素子２０２及び波形整形部２０３の接続関係は図２と同様であるため説明を省略する。また、図３（ａ）には、光電変換部２０１のＰＮ接合容量Ｃ_ＰＤ、光電変換部２０１のウエル容量Ｃ_ｗ及び配線及び拡散層の寄生容量Ｃが図示されている。図３（ａ）に示されているＶｓｕｂは基板電位を示している。

光電変換部２０１のＰＮ接合容量Ｃ_ＰＤは、アバランシェ増倍を生じさせるために強電界が誘起される検出領域の容量である。そのため、ＰＮ接合容量Ｃ_ＰＤは、検出領域の面積に比例する。

図３（ａ）の構成において、アバランシェ電流により波形整形部２０３の入力電位が変化してから、クエンチ素子２０２による電圧降下によって光電変換部２０１のバイアスが初期状態に復帰するまでには一定の時間が必要である。光電変換素子１０１が一度電荷を検出してから、次に電荷を検出することが可能な状態に戻るまでの時間は、デッドタイム（Ｄｅａｄ ｔｉｍｅ）と呼ばれる。このデッドタイムが短いほど、単位時間にカウントできる電荷の個数が増加し、光検出装置１０１０のダイナミックレンジが大きくなる。

図３（ａ）の構成例における光電変換素子１０１のデッドタイムτ_ｄは、以下の式（１）により求められる。

図３（ｂ）は、光電変換部２０１のアノード側にクエンチ素子２０２として抵抗値Ｒを有する抵抗素子が配される構成例を示す回路図である。本例においては、光電変換部２０１のカソードには電位ＶＨが供給される。光電変換部２０１のアノードはクエンチ素子２０２の一端に接続されている。クエンチ素子２０２の他端には、電位ＶＨよりも低い電位ＶＬが供給される。

図３（ｂ）の構成例における光電変換素子１０１のデッドタイムτ_ｄは、以下の式（２）により求められる。

図３（ｃ）は、光電変換部２０１のカソード側にクエンチ素子２０２としてスイッチが配される構成例を示す回路図である。クエンチ素子２０２は、クエンチ素子制御部２１０によりオン状態又はオフ状態に制御されるように構成されている。クエンチ素子制御部２１０は、波形整形部２０３から出力されたパルスを遅延させて出力する。これにより、クエンチ素子制御部２１０は、アバランシェ増倍が発生した直後にクエンチ素子２０２をオフ状態に制御するように構成されている。本構成例によれば、クエンチ動作が能動的に行われることにより、クエンチ素子２０２に受動素子を用いた場合と比べてデッドタイムを短縮することができる。

図４（ａ）及び図４（ｂ）は、本実施形態に係る光電変換素子１０１の構成例を示す図である。図４（ａ）は、光電変換素子１０１及び画素信号処理部１０２が形成されている半導体基板に対して垂直な方向からの平面視による模式図である。図４（ｂ）は、光電変換素子１０１の回路図である。

図４（ａ）に示されるように、１つの画素１００には４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄが設けられている。４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、２行及び２列をなす行列状に配されている。画素信号処理部１０２は、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄの中心付近に配されている。クエンチ素子２０２は２つの光電変換部２０１ａ、２０１ｃの間に配されている。

このように、本実施形態では、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄと、画素信号処理部１０２と、クエンチ素子２０２とが同一の半導体基板の同一の面に形成されている。これにより、これらを別の基板に形成する場合と比較して製造コストを低減させることができる。この面積低減効果は、クエンチ素子２０２が抵抗素子等の受動素子である場合よりも、図３（ｃ）のような能動クエンチ回路である場合の方が大きい。一般的に、能動クエンチ回路の方が受動素子よりも素子面積が大きいためである。

図４（ｂ）に示されるように、１つのクエンチ素子２０２が、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに対して直列に接続されている。クエンチ素子２０２と光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄとが接続されるノード２２１において、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄのカソードから延びる配線は１つに束ねられている。

図５（ａ）及び図５（ｂ）は、本実施形態の比較例に係る光電変換素子１０１の構成例を示す図である。図５（ａ）は、光電変換素子１０１及び画素信号処理部１０２が形成されている半導体基板に対して垂直な方向からの平面視による模式図である。図５（ｂ）は、光電変換素子１０１の回路図である。

図５（ａ）及び図５（ｂ）に示される比較例において図４（ａ）及び図４（ｂ）と相違する点は、４つのクエンチ素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄが設けられている点である。４つのクエンチ素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄは、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄにそれぞれ対応して設けられている。４つのクエンチ素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄは、それぞれ、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに対して直列に接続されている。

図４（ａ）及び図４（ｂ）に示されている本実施形態の構成では、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに直列接続されるクエンチ素子２０２が１つに共通化されている。これにより、図５（ａ）及び図５（ｂ）に示される比較例において生じ得るクエンチ素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄの性能のばらつきに起因する出力信号の精度への影響を低下させることができる。この効果について、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）及び図８（ｂ）を参照してより詳細に説明する。

図６（ａ）及び図６（ｂ）は、本実施形態の比較例における各ノードの電位を示すグラフである。各グラフの横軸は時間を、縦軸は電位をそれぞれ示している。なお、本明細書において、各グラフの軸の単位は任意であり、グラフ間でスケールは一致していない。図６（ａ）は、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄのそれぞれに異なるタイミングで１個の光子が入射した際の、ノード２３２ａ、２３２ｂ、２３２ｃ、２３２ｄの電位の変化を示すグラフである。ノード２３２ａ、２３２ｂ、２３２ｃ、２３２ｄの各グラフは重ならないように縦方向にずらして図示されている。図６（ａ）は、各光電変換部に光子が入射したタイミングで、各ノードの電位が低下し、その後所定の時間（デッドタイム）が経過するとクエンチ動作により元の電位に戻ることを示している。

図６（ｂ）は、図６（ａ）に示すタイミングで４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに光子が入射した際の、ノード２３３の電位の変化を示すグラフである。４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄのそれぞれに１個ずつ光子が入射されているため、これらを加算平均した電位であるノード２３３の電位は４回降下している。

図６（ｂ）の破線は、画素信号処理部１０２において、電位変化をカウントする際の論理判定閾値ＶＴの電位レベルを示している。カウンタ回路２０９は、電位が論理判定閾値ＶＴよりも高い状態から論理判定閾値ＶＴをまたいで論理判定閾値ＶＴよりも低い状態に変化した回数をカウントする。ノード２３３の電位が論理判定閾値ＶＴを下回る回数は４回であるため、カウンタ回路２０９によりカウントされるカウント数は４である。このカウント数は入射された光子の個数の合計と一致しており、画素信号処理部１０２からは適切な値が出力される。

しかしながら、クエンチ素子２３１ａ、２３１ｂ、２３１ｃ、２３１ｄのうちの、いずれか１つでも理想的な動作を行えない場合、ノード２３３における電位の波形は、図６(ｂ)に示すものとは異なる波形となる。図７（ａ）及び図７（ｂ）には、クエンチ素子２３１ｂの実効的な抵抗値が、他のクエンチ素子２３１ａ、２３１ｃ、２３１ｄよりも大きい場合の各ノードの電位を示すグラフが示されている。図７（ａ）及び図７（ｂ）において、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄへの光子の入射タイミングは図６（ａ）及び図６（ｂ）の場合と同様である。

図７（ａ）において、ノード２３２ａ、２３２ｃ、２３２ｄの電位の変化は図６（ａ）に示されているものと同様である。しかしながら、ノード２３２ｂについては、電位が低下してから、元に戻るまでの時間が長くなっている。この理由は、クエンチ素子２３１ｂの実効的な抵抗値が大きいため回路の時定数が大きくなり、上述の式（１）又は式（２）に示されているデッドタイムτ_ｄが大きくなるためである。

この場合において、ノード２３３の電位は、図７（ｂ）に示されるものとなる。ノード２３３の電位が論理判定閾値ＶＴをまたいで下回る回数は２回である。そのため、カウンタ回路２０９によりカウントされるカウント数は２である。このように、比較例では、ノード２３２ｂでの電位の低下が戻る時間が長くなっている影響により、光電変換部２０１ｃ、２０１ｄに光子が入射した時刻における電位降下量はカウントされない。このように、比較例においては、カウント数が入射された光子の個数の合計と一致せず、画素信号処理部１０２から出力される値の精度が低下する場合がある。

図４（ａ）及び図４（ｂ）に示されている本実施形態の構成では、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、１つのクエンチ素子２０２に直列接続されている。この場合、クエンチ素子２０２が１つであるため、異なるクエンチ素子間の性能ばらつきに起因する精度劣化は生じない。この場合における各ノードの電位が図８（ａ）及び図８（ｂ）に示されている。図８（ａ）及び図８（ｂ）において、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄへの光子の入射タイミングは図６（ａ）及び図６（ｂ）の場合と同様である。

図８（ａ）は、図４（ａ）のノード２２１における電位の変化を示すグラフである。４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、出力電位が配線上で加算平均された状態でクエンチ素子２０２に接続されている。そのため、電位が降下する回数は、光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに入射される光子の個数と一致する。

図８（ｂ）は、図４（ａ）のノード２２２における電位の変化を示すグラフである。本構成では、ノード２２２は、ノード２２１と同電位であるため、図８（ｂ）は、図８（ａ）と同様の波形である。そのため、ノード２２２の電位が論理判定閾値ＶＴを下回る回数は４回であり、カウンタ回路２０９によりカウントされるカウント数は４である。このカウント数は入射された光子の個数の合計と一致しており、画素信号処理部１０２からは適切な値が出力される。

以上のように、本実施形態においては、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは１つのクエンチ素子２０２に直列接続されている。そのため、異なるクエンチ素子間の性能ばらつきに起因する精度劣化は生じない。したがって、本実施形態によれば、出力信号の精度が向上された光検出装置１０１０が提供される。

また、本実施形態では、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに対して、１つのクエンチ素子２０２を設ける構成であるため、光電変換部ごとにクエンチ素子を設ける構成に比べてクエンチ素子の素子数を少なくすることができる。そのため、クエンチ素子の配置に要する素子面積を低減することができ、その分の素子面積を光電変換部の面積に割り当てることにより、光検出装置１０１０の検出感度を向上させることができる。

［第２実施形態］
第１実施形態では、図４（ａ）に示されるように、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄと、画素信号処理部１０２と、クエンチ素子２０２とが同一の半導体基板の同一の面に形成されている。これに対し、本実施形態では、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄが第１の基板５００に形成され、画素信号処理部１０２とクエンチ素子２０２とが第１の基板５００とは異なる第２の基板６００に形成される例を説明する。

図９は、本実施形態に係る画素１００の構成例を示す模式図である。図９に示されるように、本実施形態の光検出装置１０１０は、第１の基板５００と第２の基板６００を有する。４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、第１の基板５００上に形成される。画素信号処理部１０２及びクエンチ素子２０２は、第２の基板６００に形成される。

第１の基板５００は、電極５０１ａ〜５０１ｄを有し、第２の基板６００は、電極６０１ａ〜６０１ｄを有する。電極５０１ａ〜５０１ｄと電極６０１ａ〜６０１ｄとは、それぞれ相互に電気的に接続される。これにより、第１実施形態と同様の回路構成が実現される。

本実施形態においても、第１実施形態と同様に出力信号の精度が向上された光検出装置１０１０が提供される。更に、画素信号処理部１０２及びクエンチ素子２０２を光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを別の基板に形成することにより、光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄの面積を大きくすることができる。これにより、受光面積が広くなるため、光検出装置１０１０の検出感度を向上させることができる。

一方、本実施形態では、第１実施形態の場合と比べて、基板の枚数が増加する等の理由により製造コストが増加する。したがって、コスト低減が優先される場合には、第１実施形態の構成の方が望ましい場合もある。

［第３実施形態］
第１実施形態では、図４（ａ）に示されるように、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄの面積が同一である。これに対し、本実施形態では、光電変換部２０１ａの面積が、光電変換部２０１ｂ、２０１ｃ、２０１ｄよりも小さい例を説明する。

図１０は、本実施形態に係る画素１００の構成例を示す模式図である。本実施形態では、光電変換部２０１ａの面積が、光電変換部２０１ｂ、２０１ｃ、２０１ｄよりも小さい。光電変換部２０１ｂ、２０１ｃ、２０１ｄのうちのいずれかが配されている領域を第１の領域、光電変換部２０１ａが配されている領域を第２の領域７００とすると、第１の領域と第２の領域７００とは、行列状に配列されている。第２の領域７００内には、光電変換部２０１ａと、クエンチ素子２０２と、画素信号処理部１０２とが配置される。この構成により、第１実施形態の場合と比べて光電変換部２０１ｂ、２０１ｃ、２０１ｄの面積を大きくすることが可能となり、光検出装置１０１０の検出感度を向上させることができる。

なお、光電変換部２０１ａについては、第１実施形態の場合と比べて面積が小さくなり得る。しかしながら、光電変換部２０１ａ上に設けられるマイクロレンズ等の光学系の設計を最適化して、入射光を光電変換部２０１ａの受光領域に集光させることで、面積の縮小に起因する感度低下を補償することができる。

［第４実施形態］
第１実施形態では、図４（ａ）に示されるように、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに対して１つのクエンチ素子２０２が接続されている。これに対し、本実施形態では、４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに対して２つのクエンチ素子２０２ａ、２０２ｂが接続される例を説明する。

図１１は、本実施形態に係る画素１００の構成例を示す模式図である。本実施形態の画素１００は、２つのクエンチ素子２０２ａ、２０２ｂと、２つの画素信号処理部１０２ａ、１０２ｂとを有する。２つの光電変換部２０１ａ、２０１ｃは、１つのクエンチ素子２０２ａ及び画素信号処理部１０２ａに接続される。２つの光電変換部２０１ｂ、２０１ｄは、１つのクエンチ素子２０２ｂ及び画素信号処理部１０２ｂに接続される。このように、本実施形態では、１つのクエンチ素子と、２つの光電変換部と、１つの画素信号処理部とが組となって１つの領域に配されており、この領域が半導体基板上に複数個配列されている。

第１実施形態では、４つの光電変換部で得られた信号を加算して検出する構成であるのに対し、本実施形態では、２つの光電変換部で得られた信号を加算して検出する構成である。これにより、本実施形態では１つの画素１００から２つの信号が得られる。そのため、第１実施形態の構成に比べ、光検出装置１０１０により取得される画像の空間分解能が向上する。

なお、本実施形態の光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、第１実施形態のそれらと比べて面積が小さくなり得る。しかしながら、第３実施形態と同様に、マイクロレンズ等の光学系の設計を最適化して、入射光を受光領域に集光させることで、面積の縮小に起因する感度低下を補償することができる。

［第５実施形態］
第１実施形態では、図４（ａ）に示されるように、２つの光電変換部２０１ａ、２０１ｃの間に１つのクエンチ素子２０２が配置されている。これに対し、本実施形態では、８つの光電変換部２０１ａ〜２０１ｈの各々が配されている第１の領域の中央の第２の領域７０１に１つのクエンチ素子２０２が配置される例を説明する。

図１２は、本実施形態に係る画素１００の構成例を示す模式図である。本実施形態の画素１００は、８つの光電変換部２０１ａ〜２０１ｈを有する。８つの光電変換部２０１ａ〜２０１ｈの各々が配されている第１の領域の中央は、光電変換部が設けられていない第２の領域７０１である。第１の領域及び第２の領域７０１は、３行及び３列をなす行列状に配されている。第２の領域７０１には、画素信号処理部１０２及びクエンチ素子２０２が配置されている。

第１実施形態の構成において、光電変換部の面積が小さい場合には、画素１００内に光電変換部、クエンチ素子２０２及び画素信号処理部１０２を１つの領域に収めて行列状に配列することが困難になる。本実施形態では、第２の領域７０１内に、光電変換部を配置せずに、クエンチ素子２０２と画素信号処理部１０２のみを配置する構成とすることで、レイアウト設計が容易になる。

［第６実施形態］
図１３（ａ）、図１３（ｂ）及び図１３（ｃ）は、光電変換部２０７０の断面構造を模式的に示す図である。図１３（ａ）、図１３（ｂ）及び図１３（ｃ）に示すように、光電変換部２０７０は、半導体基板に形成されたＮ型半導体領域２００１、Ｐ型半導体領域２００２、Ｎ型半導体領域２００３、及びＮ型半導体領域２０１２を含む。Ｎ型半導体領域２００１とＰ型半導体領域２００２とは、光を信号電荷に変換して蓄積するＰＤ（フォトダイオード）を構成する。Ｐ型半導体領域２００２と、Ｎ型半導体領域２００３と、Ｎ型半導体領域２０１２と、はＡＤ（アバランシェダイオード）を構成する。後述するが、光電変換部２０７０の動作期間は、信号電荷がＰＤに蓄積される蓄積期間と、ＰＤに蓄積した信号電荷がＡＤに転送される読出期間とに大別される。読出期間のうちの少なくとも一部の期間には、転送される信号電荷によりＡＤにおいてアバランシェ増倍が生じる。

光電変換部２０７０は、Ｎ型半導体領域２００１の下方に形成されるＰ型半導体領域２００９と、Ｎ型半導体領域２００１、２０１２の側方に形成されるＰ型半導体領域２０１０、２０１１とを更に含む。Ｐ型半導体領域２０１０、２０１１は、隣接する光電変換部２０７０同士を分離する。

これらの半導体領域の断面構造における配置は、図１３（ａ）等に示される通りである。特に、Ｎ型半導体領域２００１は、Ｐ型半導体領域２００２、２００９、２０１０によって囲まれている。また、Ｎ型半導体領域２００１とＮ型半導体領域２００３との間には、少なくとも部分的に、Ｐ型半導体領域２００２が配される。Ｎ型半導体領域２０１２は、Ｎ型半導体領域２００３よりも低い不純物濃度を有し、かつ、Ｐ型半導体領域２００２とＮ型半導体領域２００３との間に配されている。Ｎ型半導体領域２０１２の少なくとも一部はアバランシェ増倍部を形成する。なお、図１３（ａ）、図１３（ｂ）及び図１３（ｃ）において、入射光は図中の上側から入射されるものとする。

Ｎ型半導体領域２００３には、電位制御部２００５が接続されている。電位制御部２００５は、Ｎ型半導体領域２００３に電位Ｖｎを印加している。Ｐ型半導体領域２０１１には、電位制御部２００６が接続されている。電位制御部２００６は、Ｐ型半導体領域２０１１に電位Ｖｐを印加している。電位Ｖｐは、Ｐ型半導体領域２０１１を介して、Ｐ型半導体領域２００２、２００９、２０１０にも供給され得る。図１３（ａ）に示す状態では、Ｎ型半導体領域２００１は電気的にフローティングとなっている。

半導体基板の内部のポテンシャル分布は、上述の各半導体領域の配置、各半導体領域の不純物濃度分布、電位制御部２００５及び電位制御部２００６に印加される電位によって決定される。したがって、電位制御部２００５及び電位制御部２００６に印加される電位を制御することにより、上述の蓄積期間状態と読出期間状態とを切り替えることができる。また、信号電荷転送時においてアバランシェ増倍を生じさせる等の所定のポテンシャルの状態を実現するために、上述の各半導体領域の配置、及び、各半導体領域の不純物濃度分布が、光検出装置の設計時に調整され得る。

図１３（ａ）、図１３（ｂ）、図１３（ｃ）は、Ｎ型半導体領域２００３に印加する電位Ｖｎの値をＶｎ０、Ｖｎ１、Ｖｎ２と変化させた例を示している。また、図１４（ａ）、図１４（ｂ）、図１４（ｃ）は、図１３（ａ）、図１３（ｂ）、図１３（ｃ）のそれぞれに対応するＡ−Ａ’におけるポテンシャルを示す図である。この３つの例では、Ｎ型半導体領域２００１とＮ型半導体領域２００３との間に生じるポテンシャル障壁の高さが互いに異なる。これにより、Ｎ型半導体領域２００１に信号電荷を蓄積する期間と、Ｎ型半導体領域２００１からＮ型半導体領域２００３に信号電荷を読み出す期間とが制御される。説明の単純化のために、図１３（ａ）、図１３（ｂ）、図１３（ｃ）では、Ｐ型半導体領域２００２に固定の電位Ｖｐが印加されているものとしているが、Ｐ型半導体領域２００２に印加される電位が互いに異なっていてもよい。なお、図１３（ａ）、図１３（ｂ）及び図１３（ｃ）の破線は、空乏層の端部を示している。

図１３（ａ）は、Ｎ型半導体領域２００１に信号電荷が蓄積される状態の光電変換部２０７０を示す図であり、図１４（ａ）は図１３（ａ）のＡ−Ａ’におけるポテンシャルを示す図である。電位制御部２００５に印加される電位Ｖｎ０は、電位制御部２００６に印加される電位Ｖｐよりも高い。すなわち、ＰＮ接合には逆バイアスが印加されており、ＰＮ接合面の付近には空乏層が広がっている。図１３（ａ）に示されるように、Ｐ型半導体領域２００２の一部には中性領域が存在している。Ｐ型半導体領域２００２の中性領域には、Ｐ型半導体領域の多数キャリアであるホールが多数存在している。そのため、Ｐ型半導体領域２００２の中性領域の電位は、電位制御部２００６の電位Ｖｐとほぼ同じである。なお、Ｐ型半導体領域２０１１、２０１０、２００９にも、それぞれ中性領域が存在しているものとする。

暗状態、すなわち信号電荷が無い場合において、図１３（ａ）の状態では、Ｎ型半導体領域２００１の全体に空乏層が広がっている。このとき、Ｐ型半導体領域２００２の中性領域（及び周囲にある他のＰ型半導体領域の中性領域）とＮ型半導体領域２００１との間には、いわゆる「空乏化電圧」と呼ばれる逆バイアス電圧が少なくとも生じている。換言すると、Ｎ型半導体領域２００１に存在する信号電荷（電子）に対しては、ＰＮ接合間のビルトインポテンシャルに空乏化電圧を加えた電圧に相当するポテンシャル障壁がＮ型半導体領域２００１の周囲に生じている。したがって、Ａ−Ａ’に沿ったポテンシャル分布において、図１４（ａ）に示すように、Ｎ型半導体領域２００１とＮ型半導体領域２００３との間に、Ｎ型半導体領域２００１の電子に対するポテンシャル障壁が生じている。なお上述のＰＤの空乏化電圧は、典型的には、ＣＭＯＳセンサ、ＣＣＤセンサ等のイメージセンサにおけるＰＤの空乏化電圧と同レベルであり、すなわち１Ｖ〜２Ｖ程度である。

図１３（ａ）では、Ｎ型半導体領域２００３に印加される電位Ｖｎ０は、電位制御部２００６に印加される電位Ｖｐよりも高い。したがって、Ｐ型半導体領域２００２、２０１１と、Ｎ型半導体領域２００３、２０１２との間のＰＮ接合には、電位Ｖｎ０と電位Ｖｐとの差分に相当する逆バイアスが印加される。また、当該逆バイアスに応じた空乏層が、Ｐ型半導体領域２００２及びＰ型半導体領域２０１１に広がっている。この図１３（ａ）の状態において、Ｐ型半導体領域２００２とＮ型半導体領域２００３、２０１２とで形成されるＡＤのＰＮ接合では基本的にはアバランシェ増倍が起こらないように電位Ｖｎ０が設定される。また、光入射により発生した信号電荷はＮ型半導体領域２００１に蓄積される。

図１３（ｂ）は、Ｎ型半導体領域２００３に印加される電位Ｖｎが、Ｖｎ０から、Ｖｎ０よりも高いＶｎ１に変化した状態を示す図である。Ｖｎ１はＶｎ０より高い電位であり、一方で、Ｖｐは固定である。そのため、Ｐ型半導体領域２００２、２０１１と、Ｎ型半導体領域２００３、２０１２との間のＰＮ接合には、図１３（ａ）の場合と比べて大きな逆バイアスが印加される。また、それに応じて、Ｐ型半導体領域２００２の空乏層が図１３（ａ）の場合に比べて広がる。その結果、電位ＶｎがＶｎ１の時に、Ｎ型半導体領域２００１の周囲のＰ型半導体領域２００２の空乏層と、Ｎ型半導体領域２００３の周囲のＰ型半導体領域２００２の空乏層とがつながる。換言すると、Ｎ型半導体領域２００１からＮ型半導体領域２００３まで、空乏層が連続的に延びた状態となる。

Ｐ型半導体領域２００２のうち、空乏化している部分のポテンシャルは、Ｐ型半導体領域２００２の中性領域のポテンシャル（ほぼＶｐと同じ）よりも低い。これは、Ｎ型半導体領域２００３に印加される電位Ｖｎの影響を受けるためである。したがって、図１３（ｂ）のＡ−Ａ’に沿ったポテンシャル分布においては、図１４（ｂ）が示す通り、Ｎ型半導体領域２００１とＮ型半導体領域２００３との間のポテンシャル障壁の高さが、図１３（ａ）の場合に比べて低くなる。

このとき、Ｎ型半導体領域２００１の周囲のほとんどをＰ型半導体領域２００２、２００９、２０１０の中性領域が取り囲んでいる。そして、電位制御部２００６の電位Ｖｐは固定である。そのため、Ｎ型半導体領域２００１の中心のポテンシャルはほとんど変化しない。したがって、上述の通り、Ｎ型半導体領域２００１に対するポテンシャル障壁の高さを、局所的に下げることができる。

図１３（ｂ）において、Ｎ型半導体領域２００１に信号電荷が蓄積されている場合は、ポテンシャル障壁を超えて信号電荷がＮ型半導体領域２００３に転送され始める。このとき、Ｎ型半導体領域２００３とＰ型半導体領域２００２との間には、アバランシェ増倍が起こる程度の逆バイアス電圧が生じている状態となっていることが好ましい。

連続的な空乏層が形成された後、Ｎ型半導体領域２００３に印加される電位ＶｎがＶｎ１からＶｎ１よりも高い電位Ｖｎ２へ変化する。これに応じて、ポテンシャル障壁が徐々に低下する。また、電位Ｖｎの変化に応じて、Ｐ型半導体領域２００２に生じる空乏層の幅も変化する。

図１３（ｃ）は、Ｎ型半導体領域２００１とＮ型半導体領域２００３との間のポテンシャル障壁がほぼなくなった状態を示す図である。また、図１４（ｃ）は、図１３（ｃ）のＡ−Ａ’のポテンシャルを示す図である。このとき、Ｎ型半導体領域２００３には電位Ｖｎ２が印加されている。図１４（ｃ）の状態では、Ｎ型半導体領域２００１に蓄積された信号電荷がＮ型半導体領域２００３にすべて転送される。すなわち、完全空乏化転送が可能となる。

このような完全空乏化転送に必要な電圧は、Ｐ型半導体領域２００２の不純物濃度が低いほど低くなり、逆に、Ｐ型半導体領域２００２の不純物濃度が高いほど高くなる。前述のように信号電荷が転送されている期間の少なくとも一部で、Ｐ型半導体領域２００２とＮ型半導体領域２００３との間にアバランシェ増倍が生じる逆バイアスが生じるように、Ｐ型半導体領域２００２やＮ型半導体領域２０１２の不純物濃度が設定される。

なお、暗状態において、電位Ｖｎが図１３（ｂ）の状態から図１３（ｃ）の状態に変化するときに、Ｎ型半導体領域２００１のポテンシャルが多少変化することが考えられる。しかしながら、Ｎ型半導体領域２００１よりもＰ型半導体領域２００２の方が、電位Ｖｎの供給されるＮ型半導体領域２００３に近いため、Ｐ型半導体領域２００２の方が電位Ｖｎの変化の影響をより強く受ける。したがって、Ｐ型半導体領域２００２の空乏化した部分のポテンシャルの方がＮ型半導体領域２００１のポテンシャルよりも変化しやすい。結果として、Ｎ型半導体領域２００１とＮ型半導体領域２００３との間のポテンシャルバリアを無くすことができる。

本実施形態では、図１３（ｃ）において、Ｐ型半導体領域２００９及びＰ型半導体領域２０１０には中性領域が残った状態である。この構成によれば、Ｎ型半導体領域２００１の周囲の大部分に電位Ｖｐを供給できるため、図１４（ｂ）及び図１４（ｃ）の状態において、Ｎ型半導体領域２００１のポテンシャルの変化を小さく抑えることができる。したがって、電位Ｖｎの変化量がさほど大きくなくても、電荷の完全転送が可能である。ただし、電位ＶｎがＶｎ０からＶｎ２に変化する過程で、Ｐ型半導体領域２００９又はＰ型半導体領域２０１０の全体が空乏化することもあり得る。

以上に説明した通り、本実施形態の光電変換部２０７０は、電位Ｖｎが制御されることにより、Ｎ型半導体領域２００１とＮ型半導体領域２００３との間のポテンシャル障壁の高さを制御することができる。したがって、本実施形態の光電変換部２０７０を備える光検出装置は、Ｎ型半導体領域２００１に信号電荷を蓄積する動作と、Ｎ型半導体領域２００１からＮ型半導体領域２００３に信号電荷を読み出す動作と、を選択的に実施することができる。

ここで、図１３（ｂ）において信号電荷が転送されたときに、アバランシェ増倍が生じることが好ましいと説明した。しかしながら、電位ＶｎがＶｎ０からＶｎ２に変化する間に、アバランシェ増倍が起きる大きさの逆バイアスが印加されるタイミングと、空乏層がつながるタイミング（すなわち、ポテンシャル障壁が下がり始めるタイミング）とがずれていてもよい。アバランシェ増倍が起きる大きさの逆バイアスが印加されるタイミングとＰ型半導体領域２００２において空乏層がつながるタイミングとは、どちらが先であってもよい。Ｎ型半導体領域２００１における飽和電荷量は、アバランシェ増倍によって信号検出が開始できるようなバイアス電圧が印加されるときのポテンシャル障壁で決まる。

上述の構成の光電変換部２０７０を備える光電変換素子１０１の構成例を説明する。図１５（ａ）及び図１５（ｂ）は、本実施形態に係る光電変換素子１０１の構成例を示す図である。図１５（ａ）及び図１５（ｂ）において、図４（ａ）及び図４（ｂ）との差異点は、光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄのそれぞれに対して、スイッチ素子２４１ａ、２４１ｂ、２４１ｃ、２４１ｄが追加されている点である。ここで、光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、いずれも上述の光電変換部２０７０と同様の構成を有しているものとする。光電変換部２０１ａは、スイッチ素子２４１ａを間に介してクエンチ素子２０２との接続ノードであるノード２２１に接続されている。光電変換部２０１ｂは、スイッチ素子２４１ｂを間に介してノード２２１に接続されている。光電変換部２０１ｃは、スイッチ素子２４１ｃを間に介してノード２２１に接続されている。光電変換部２０１ｄは、スイッチ素子２４１ｄを間に介してノード２２１に接続されている。

図１５（ｂ）に示すように、初期状態において、スイッチ素子２４１ａ、２４１ｂ、２４１ｃ、２４１ｄは、全てオン状態であり、電位ＶＨ０が光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに供給されている。その後、例えば、スイッチ素子２４１ａだけをオン状態とし、その他のスイッチ素子２４１ｂ、２４１ｃ、２４１ｄはオフ状態にすると、光電変換部２０１ａだけに電位ＶＨ０が供給される状態となる。

図１６に示すタイミングチャートを用いて、光電変換素子１０１の駆動方法を説明する。図中の「カソード電位」は、電位制御部２００５に印加される電位を示しており、図中の「２４１ａ」、「２４１ｂ」、「２４１ｃ」、「２４１ｄ」は、対応するスイッチ素子のオン状態又はオフ状態を示している。

上述の初期状態の後、スイッチ素子２４１ａ、２４１ｂ、２４１ｃ、２４１ｄはオフ状態になり、光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは電荷が蓄積される蓄積状態となる。時刻ｔ１において、スイッチ素子２４１ａのみがオン状態になる。この時点において、他のスイッチ素子２４１ｂ、２４１ｃ、２４１ｄはオフ状態のままに維持されている。時刻ｔ２以前の時点において、光電変換部２０１ａのカソード電位はＶＨ０である。このとき、光電変換部２０１ａには、アバランシェ増倍が起きるのに必要なバイアス電圧は印加されておらず、光電変換部２０１ａは、ポテンシャル障壁が下がり始める前の状態である。したがって、光電変換部２０１ａに蓄積された電荷は電位制御部２００５から読み出されない。言い換えると、時刻ｔ２以前の期間は蓄積期間２５１ａである。このときの図１３（ａ）のＡ−Ａ’のポテンシャルが図１４（ａ）である。図１４（ａ）に示されるように、Ｎ型半導体領域２００１に蓄積された電荷はＰ型半導体領域２００２のポテンシャル障壁により、Ｎ型半導体領域２００３に到達していない。

時刻ｔ２において、光電変換部２０１ａのカソード電位がＶＨ０から遷移を開始する。カソード電位がＶＨ１になった時点から、光電変換部２０１ａには、アバランシェ増倍が起きるのに必要なバイアスが印加され始める。これにより、ポテンシャル障壁が下がり、蓄積電荷が徐々に読み出され始める。このときの図１３（ｂ）のＡ−Ａ’のポテンシャルが図１４（ｂ）である。図１４（ｂ）に示されるように、Ｐ型半導体領域２００２のポテンシャル障壁が下がることにより、Ｎ型半導体領域２００１に蓄積された電荷のうちの一部がＮ型半導体領域２００３に到達する。

時刻ｔ２から時刻ｔ３の期間にわたって光電変換部２０１ａのカソード電位がＶＨ０からＶＨ２に徐々に遷移する。時刻ｔ３付近において、光電変換部２０１ａにはアバランシェ増倍が起きるのに十分なバイアスが印加され、蓄積された信号電荷はすべて転送され完全空乏化転送が実現する。このときの図１３（ｃ）のＡ−Ａ’のポテンシャルが図１４（ｃ）である。図１４（ｃ）に示されるように、Ｐ型半導体領域２００２のポテンシャル障壁が下がることにより、Ｎ型半導体領域２００１に蓄積された電荷のすべてが、Ｎ型半導体領域２００３に到達する。このようにして、光電変換部２０１ａに蓄積された電荷が読み出される。言い換えると、時刻ｔ２から時刻ｔ３までの期間は読出期間２５２ａである。

その後、時刻ｔ３において光電変換部２０１ａのカソード電位がＶＨ２からＶＨ０に遷移する。これにより、光電変換部２０１ａには、アバランシェ増倍が起きるのに必要なバイアスが印加されない状態となり、ポテンシャル障壁が時刻ｔ２以前と同じ状態に戻る。言い換えると、時刻ｔ３以降の期間は蓄積期間２５１ａである。なお、読出期間２５２ａの後には、光電変換部２０１ａから転送された電荷のカウント数がリセットされる。

上述の光電変換部２０１ａからの読み出しと同様の処理が光電変換部２０１ｂ、２０１ｃ、２０１ｄに対しても、順次行われる。これにより、光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄに蓄積された電荷が、順次読み出される。

上述の第１実施形態では、出力された信号が４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄのうちのいずれで発生した電荷によるものであるかを区別できない回路構成となっている。これに対し、本実施形態では、光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄのそれぞれに対して個別に読み出しを行うよう制御することが可能である。したがって、本実施形態によれば、出力された信号が４つの光電変換部２０１ａ、２０１ｂ、２０１ｃ、２０１ｄのうちのいずれで発生した電荷によるものであるかを区別することが可能な光検出装置１０１０が提供される。なお、本実施形態において、信号電荷は正孔であってもよく、その場合、各半導体領域のＮ型とＰ型は反対になる。

［第７実施形態］
本実施形態では、図１７を参照しつつ、第１乃至第６実施形態の光検出装置１０１０を用いた光検出システムの一例を説明する。本実施形態の光検出システムは、不可視光である波長帯の光を検出する不可視光検出システムであり、ＰＥＴ（Ｐｏｓｉｔｒｏｎ Ｅｍｉｓｓｉｏｎ Ｔｏｍｏｇｒａｐｈｙ）等の医療診断システムに用いられる。なお、本実施形態の画素１００は、図２のカウンタ回路２０９に代えてＴＤＣ２０４及びメモリ２０５を有する。

図１７は、不可視光検出システムのブロック図である。不可視光検出システムは、複数の光検出装置１０１０Ａ、１０１０Ｂ、波長変換部１２０１及びデータ処理部１２０７を有している。複数の光検出装置１０１０Ａ、１０１０Ｂの各々は、カウンタ回路２０９に代えてＴＤＣ２０４及びメモリ２０５を有している点を除いては、第１乃至第６実施形態の光検出装置１０１０と同様である。

照射物１２００は、不可視光である波長帯（第１波長帯）の光を照射する。波長変換部１２０１は、照射物１２００から照射された不可視光を受光し、可視光である波長帯（第２波長帯）の光を照射する。波長変換部１２０１から照射された可視光は光電変換部２０１に入射される。光電変換部２０１は、入射光を光電変換して電気信号に変換する。この電気信号は、クエンチ素子２０２、波形整形部２０３、ＴＤＣ２０４を介して、デジタル信号としてメモリ２０５に保持される。複数の光検出装置１０１０Ａ、１０１０Ｂは、１つの装置として構成されていてもよく、複数の装置として構成されていてもよい。

複数の光検出装置１０１０Ａ、１０１０Ｂのメモリ２０５に保持された複数のデジタル信号は、データ処理部１２０７により読み出され、信号処理が行われる。データ処理部１２０７は、複数のデジタル信号から得られた複数の画像の合成処理を行う信号処理手段として機能する。

次に、不可視光検出システムの具体的な例としてＰＥＴ等の医療診断システムの構成について説明する。照射物１２００である被験者は、生体内からガンマ線等の放射線対を放出する。波長変換部１２０１は、シンチレータを含み、シンチレータは、被験者から放出された放射線対が入射すると可視光を照射する。

シンチレータから照射された可視光は、光検出装置１０１０Ａ、１０１０Ｂに入射し、入射光に基づくデジタル信号がメモリ２０５に保持される。これにより、光検出装置１０１０Ａ、１０１０Ｂは、被験者から放出された放射線対のそれぞれの到達時間を検出することができる。

複数の光検出装置１０１０Ａ、１０１０Ｂのメモリ２０５に保持された複数のデジタル信号は、データ処理部１２０７により読み出され、信号処理が行われる。データ処理部１２０７は、複数のデジタル信号から得られた複数の画像を用いて画像再構成等の合成処理を行い、被験者の生体内の画像を生成する。

本実施形態によれば、検出性能が向上された光検出装置１０１０Ａ、１０１０Ｂを用いることにより、より高精度な不可視光検出システム、医療診断システム等の光検出システムを提供することができる。

［第８実施形態］
本実施形態では、図１８及び図１９を参照しつつ、第１乃至第６実施形態の光検出装置１０１０を用いた光検出システムの他の一例を説明する。

まず、図１８を参照して光検出システムの一例である距離検出システムについて説明する。なお、本実施形態の画素１００は、図２のカウンタ回路２０９に代えてＴＤＣ２０４及びメモリ２０５を有する。

図１８は、距離検出システムのブロック図である。距離検出システムは、光源制御部１３０１、発光部１３０２、光学部材１３０３、光検出装置１０１０及び距離算出部１３０９を有している。

光源制御部１３０１は発光部１３０２の駆動を制御する。発光部１３０２は、光源制御部１３０１からの信号に応じて、撮影方向に対して短パルス（列）の光を照射する発光装置である。

発光部１３０２から照射された光は、被写体１３０４において反射される。反射光は、レンズなどの光学部材１３０３を通して、光検出装置１０１０の光電変換部２０１で受光される。光電変換部２０１は、入射光に基づく信号を出力し、当該信号は、波形整形部２０３を介してＴＤＣ２０４に入力される。

ＴＤＣ２０４は、光源制御部１３０１から発光部１３０２からの光照射のタイミングを示す信号を取得する。ＴＤＣ２０４は、光源制御部１３０１から取得した信号と、波形整形部２０３から入力された信号とを比較する。これにより、ＴＤＣ２０４は、発光部１３０２がパルス光を発光してから被写体１３０４で反射された反射光を受光するまでの時間をデジタル信号として出力する。ＴＤＣ２０４から出力されたデジタル信号は、メモリ２０５に保持される。この処理は複数回繰り返し行われ、メモリ２０５が複数回分のデジタル信号を保持することができる。

距離算出部１３０９は、メモリ２０５に保持された複数のデジタル信号に基づいて、光検出装置１０１０から被写体１３０４までの距離を算出する。この距離検出システムは例えば、車載用の距離検出装置に適用することができる。なお、距離算出部１３０９で行われる処理はデジタル信号の処理であることから、より一般的に信号処理手段と呼ばれることもある。

次に、図１９（Ａ）及び図１９（Ｂ）を参照して、光検出装置１０１０を車載カメラとして用いた光検出システムについて説明する。図１９（Ａ）及び図１９（Ｂ）は、本実施形態による光検出システム１０００及び移動体の構成を示す図である。

図１９（Ａ）は、車載カメラに関する光検出システム１０００の一例を示したブロック図である。光検出システム１０００は、第１実施形態に係る光検出装置１０１０を有する。光検出システム１０００は、光検出装置１０１０により取得された複数のデジタル信号に対し、画像処理を行う画像処理部１０３０を有する。更に、光検出システム１０００は、画像処理部１０３０により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部１０４０を有する。

また、光検出システム１０００は、算出された視差に基づいて対象物までの距離を算出する距離計測部１０５０と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部１０６０と、を有する。ここで、視差算出部１０４０及び距離計測部１０５０は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。

衝突判定部１０６０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよい。更に、これらの組合せによって実現されてもよい。

光検出システム１０００は車両情報取得装置１３１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光検出システム１０００は、衝突判定部１０６０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ１４１０と接続されている。

また、光検出システム１０００は、衝突判定部１０６０での判定結果に基づいて、ドライバーへ警報を発する警報装置１４２０とも接続されている。例えば、衝突判定部１０６０の判定結果として衝突可能性が高い場合、制御ＥＣＵ１４１０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置１４２０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を光検出システム１０００で撮像する。図１９（Ｂ）に、車両前方（撮像範囲１５１０）を撮像する場合の光検出システム１０００を示した。車両情報取得装置１３１０は、所定の動作を行うように光検出システム１０００又は光検出装置１０１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上述の例では他の車両と衝突しない制御を説明したが、光検出システム１０００は、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光検出システム１０００は、車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

本実施形態によれば、検出性能が向上された光検出装置１０１０を用いることにより、より高性能な光検出システム及び移動体を提供することができる。

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、第７及び第８実施形態に示したシステムは、本発明の光検出装置を適用しうるシステムの構成例を示したものであり、本発明の光検出装置を適用可能なシステムは１７乃至図１９に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０２ 画素信号処理部
２０１ 光電変換部
２０２ クエンチ素子
１０１０ 光検出装置

Claims (16)

1. 複数のアバランシェダイオードと、
   前記複数のアバランシェダイオードにおけるアバランシェ増倍を抑制するクエンチ素子と、
   前記複数のアバランシェダイオードのそれぞれから出力される信号を加算して得られた信号を処理する画素信号処理部と、
   を有し、
   １つの前記クエンチ素子が、前記複数のアバランシェダイオードに対して直列に接続されている
   ことを特徴とする光検出装置。
2. 前記複数のアバランシェダイオード及び前記クエンチ素子は、同一の基板に形成されている
   ことを特徴とする請求項１に記載の光検出装置。
3. 前記クエンチ素子は、前記基板に垂直な方向からの平面視において、前記複数のアバランシェダイオードのうちの２つのアバランシェダイオードの間に配されている
   ことを特徴とする請求項２に記載の光検出装置。
4. １つの前記クエンチ素子と、前記１つの前記クエンチ素子に対して直列に接続された２つのアバランシェダイオードと、を含む領域が、前記基板に複数個、配列されている
   ことを特徴とする請求項２又は３に記載の光検出装置。
5. 前記複数のアバランシェダイオードのうちの１つを含む第１の領域と、前記クエンチ素子を含む第２の領域とが、前記基板に行列状に配列されている
   ことを特徴とする請求項２に記載の光検出装置。
6. 前記第２の領域は、前記第１の領域に含まれるアバランシェダイオードの面積よりも小さい面積を有するアバランシェダイオードを更に含む
   ことを特徴とする請求項５に記載の光検出装置。
7. 前記第２の領域は、アバランシェダイオードを含まない
   ことを特徴とする請求項５に記載の光検出装置。
8. 前記複数のアバランシェダイオードは、第１の基板に形成されており、
   前記クエンチ素子は、前記第１の基板とは異なる第２の基板に形成されている
   ことを特徴とする請求項１に記載の光検出装置。
9. 前記複数のアバランシェダイオードは、互いに並列に接続されている
   ことを特徴とする請求項１乃至８のいずれか１項に記載の光検出装置。
10. 前記クエンチ素子は、前記アバランシェダイオードに供給される電位を変化させることにより前記アバランシェ増倍を抑制する能動クエンチ回路を含む
    ことを特徴とする請求項１乃至９のいずれか１項に記載の光検出装置。
11. 前記複数のアバランシェダイオードの各々に対応する複数のスイッチ素子を更に備え、
    前記複数のスイッチ素子の各々は、対応するアバランシェダイオードと前記クエンチ素子との間に接続されている
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の光検出装置。
12. 前記複数のスイッチ素子が互いに異なるタイミングでオン状態になることにより、前記複数のアバランシェダイオードは、互いに異なるタイミングで前記画素信号処理部に信号を出力する
    ことを特徴とする請求項１１に記載の光検出装置。
13. 請求項１乃至１２のいずれか１項に記載の光検出装置と、
    前記光検出装置から出力される信号を処理する信号処理手段と
    を有することを特徴とする光検出システム。
14. 第１波長帯の光を前記第１波長帯と異なる第２波長帯の光に変換する波長変換部と、
    前記波長変換部により変換された前記第２波長帯の光が入射されるよう構成された、請求項１乃至１２のいずれか１項に記載の複数の光検出装置と、
    前記複数の光検出装置により取得された複数の信号に基づく複数の画像の合成処理を行う信号処理手段と、
    を有することを特徴とする光検出システム。
15. 光を照射する発光部と、
    前記光を検出するよう構成された、請求項１乃至１２のいずれか１項に記載の光検出装置と、
    前記光検出装置により検出された前記光に基づく信号を用いて距離算出を行う距離算出手段と、
    を有することを特徴とする光検出システム。
16. 移動体であって、
    請求項１乃至１２のいずれか１項に記載の光検出装置と、
    前記光検出装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と、
    を有することを特徴とする移動体。

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