CN116960133A - 一种高填充系数雪崩二极管传感器 - Google Patents

一种高填充系数雪崩二极管传感器 Download PDF

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Abstract

本发明提供了一种高填充系数雪崩二极管传感器，包括，制备于传感器芯片上的SPAD像元二维阵列，所述SPAD像元二维阵列包括：若干像元组，每个像元组包括至少两个SPAD像元；若干AFE集中摆放区域，一个或多个所述像元组的控制检测电路集中配置于同一个AFE集中摆放区域内；以及，围绕每个AFE集中摆放区域设置的隔离区域。本发明通过对SPAD像元和控制检测电路分别进行集中布局的方法，显著减少了像元和控制电路之间的隔离区域所占用的面积，进而缩小了芯片面积，并有效提高了SPAD传感器的填充系数，从而为基于FSI或者非像元级互联的BSI工艺低成本地制备具有高填充系数的雪崩二极管传感器奠定了技术基础。

Description

一种高填充系数雪崩二极管传感器
技术领域
本发明涉及半导体技术领域，具体涉及一种基于特定控制检测电路布局方 法的高填充系数雪崩二极管传感器。
背景技术
雪崩二极管包括APD和SPAD。其中APD是雪崩光电二极管(Avalanche Photodiode)的缩写，SPAD是单光子雪崩二极管的首字母缩写(Single Photon Avalanche Diode)。
如图1所示，SPAD的工作原理是将SPAD反向偏置于雪崩电压Vbd之上， 使其发生雪崩现象，并通过该现象实现光信号的迅速放大。从而SPAD是一个 被反向偏置的PN结。反向偏置电压的大小为在雪崩电压Vbd基础上再叠加一 个过载电压Vex。于是，这个PN结就会工作于盖革(Geiger)模式。图1表示的 是SPAD的3个工作状态。初期状态1是加了偏置电压后，SPAD进入了OFF 状态。当该状态受到触发(Trigger)后产生雪崩击穿，于是SPAD进入了大电流 的ON状态2。当SPAD工作于盖革模式时，光增益为无限大。该无限大的增 益是由半导体内的碰撞离化现象(impact ionization)所产生的。该现象所产生的 大电流虽然叫做击穿，但是由于大量的电子并不会破坏晶体结构，所以并没有 器件的损伤。最后，这个大电流会降低SPAD的偏置电压，把SPAD带入到状 态3。
SPAD在发生雪崩之后，二极管两端的电荷随着雪崩电流减小。把SPAD 带入到状态3，这个过程是淬灭过程。淬灭结束后，需要再次把SPAD加上过 电压Vex，这个过程是复位过程。通常，需要一个复位电路把Vex和SPAD进 行连接。而这个复位电路可以有主动复位电路和被动复位电路。对于复位电路 来说，在设计的时候需要考虑到淬灭功能，有时候也会根据设计需要加入淬灭 电路。上述(可包含淬灭功能的)复位电路和对应SPAD的信号检出电路共同 构成了SPAD的控制检测电路AFE(AnalogFront End)。如图2(a)、(b)所 示为SPAD的两种不同接法，信号既可以从负极(Cathode)接出来，也可以从正 极(Anode)接出来。
如图3所示为传统的SPAD和对应控制检测电路(AFE)的摆放方式。对于 前照式FSI(Front side illumination)或者非像元级连接的背照式BSI(Back side illumination)工艺下的SPAD传感器来说，控制检测电路(AFE)需要和SPAD 像元摆放在同一个芯片上。由于SPAD像元需要反向高压，所以AFE和SPAD 之间需要有隔离区域。该隔离区域在像元面积大的时候(比如说50um或30um 的时候)对于填充系数Fill factor(SPAD像元区域所占的面积相对于SPAD像 元和控制电路所占面积和的比例系数)的影响较小。但是当像元的面积较小(比 如说15um，10um甚至更小)的时候，会对Fill factor有较大影响，从而造成 芯片面积的浪费，并严重影响光子的捕捉效率。
如图4所示，采用传感器的像元级上下层芯片3D互联工艺技术(BSI-CuCu 互联)，可以把SPAD的控制检测电路(AFE)分离到SPAD像元之外的芯片里， 并且实现像元级的并行互联，从而提高Fill Factor。然而，3D互联工艺技术不 可避免地存在工艺复杂，成本高等劣势。相比而言，FSI和BSI-TSV工艺则相 对简单，成本较低。但是由于FSI只有一层芯片，而BSI-TSV也缺少像元级 的互联，从而导致SPAD像元和AFE需要被集成到一个芯片中。从而，如何 在同一个传感器芯片中合理摆放AFE和SPAD成为提高Fill Factor的关键技术。
发明内容
针对上述问题，本发明提供了一种高填充系数雪崩二极管传感器，通过如 下技术方案实现提高SPAD传感器芯片填充系数的技术目的：
一种高填充系数雪崩二极管传感器，包括，制备于传感器芯片上的SPAD 像元二维阵列，所述SPAD像元二维阵列包括：
若干像元组，每个像元组包括至少两个SPAD像元；
若干AFE集中摆放区域，一个或多个所述像元组的控制检测电路集中配 置于同一个AFE集中摆放区域内；
以及，围绕每个AFE集中摆放区域设置的隔离区域。
在一些实施例中，同一个像元组中的像元集中摆放于一个像元区域内，或 者相邻或间隔地摆放于对应的AFE集中摆放区域的两侧或周围。
在一些实施例中，不同的像元组采用至少两种摆放模式周期性地交替或交 错摆放。
在一些实施例中，相邻的两个或者两个以上的AFE集中摆放区域合并为 一个摆放区域整体摆放，共同一个隔离区域。
在一些实施例中，不同的像元组采用两种摆放模式周期性地交错摆放于同 一行或同一列上；在一个周期内，第一像元组的一部分像元相邻地摆放于对应 的第一AFE集中摆放区域的一侧，另一部分像元间隔第二像元组的一部分像 元摆放于第一AFE集中摆放区域的另一侧，且与第二像元组对应的第二AFE 集中摆放区域相邻，第二像元组的另一部分像元相邻地摆放于第二AFE集中 摆放区域的另一侧。
在一些实施例中，不同的像元组采用两种摆放模式周期性地交错摆放；在 一个周期区域内，第一像元组对应的第一AFE集中摆放区域和第二像元组对 应的第二AFE集中摆放区域相邻设置，共用一个隔离区域；第一像元组和第 二像元组的一部分像元交错摆放于该相邻AFE集中摆放区域的一侧，另一部 分像元交错摆放于该相邻AFE集中摆放区域的另一侧。
在一些实施例中，耦接所述像元组中像元的输出端与对应AFE集中摆放 区域中的控制检测电路的金属导线设置于SPAD像元之间的边缘非感光区或 者弱感光区上方。
在一些实施例中，所述AFE集中摆放区域中配置的控制检测电路至少包 括用于检测像元输出信号的信号检测电路，所述信号检出电路还被配置为接收 其它信号检出电路产生的输入中续信号，并基于所述输入中续信号和检测到的 本地电信号产生输出中续信号。
在一些实施例中，所述信号检出电路中同时使用高压MOS和低压MOS， 并且存在一条从电源到GND的电路路径，该路径包含至少一个高压MOS和 至少一个低压MOS。
在一些实施例中，多个AFE集中摆放区域中配置的多个信号检出电路包 括配置有与非门的第一类信号检出电路和配置有或非门的第二类信号检出电 路，所述第一类信号检出电路和第二类信号检出电路交替耦接，用于接收前置 信号检出电路输出的中续信号，基于所述中续信号和检测到的本地信号产生新 的中续信号并输出至后置信号检出电路。
在一些实施例中，所述输入中续信号和输出中续信号的配线在在非重合区 段内均配置于同一配线路径上。
在一些实施例中，所述像元组还包括对应像元组中的单个或多个像元设置 的使能电路，所述使能电路用于基于使能信号控制像元与信号检出电路之间的 电气连接状态。
在一些实施例中，至少两个像元组采用同一种摆放模式周期性地摆放于同 一行或同一列上；在一个周期内，一个像元组的一部分像元摆放于对应的AFE 集中摆放区域的一侧，另一部分像元摆放于对应的AFE集中摆放区域的另一 侧；所述AFE集中摆放区域中配置的信号检出电路基于所述使能信号在同一 时刻读取对应像元组中相邻或仅被AFE集中摆放区域隔开的n个像元的信号， n≥2。
在一些实施例中，不同的像元组采用两种摆放模式周期性地交错摆放于同 一行或同一列上；在一个周期内，第一像元组的一部分像元相邻地摆放于对应 的第一AFE集中摆放区域的一侧，另一部分像元间隔第二像元组的一部分像 元摆放于第一AFE集中摆放区域的另一侧，且与第二像元组对应的第二AFE 集中摆放区域相邻，第二像元组的另一部分像元相邻地摆放于第二AFE集中 摆放区域的另一侧；所述AFE集中摆放区域中配置的信号检出电路基于所述 使能信号在同一时刻读取对应像元组中相邻的n个像元的信号，或者对应像元 组中仅被AFE集中摆放区域或其它像元组中像元隔开的n个像元的信号，n ≥2。
在一些实施例中，不同的像元组中的像元数量一致，且对应的AFE集中 摆放区域中的控制检测电路的数量也一致。
在一些实施例中，不同的像元组采用三种以上的摆放模式周期性地交替或 交错摆放；所述AFE集中摆放区域中配置的信号检出电路基于所述使能信号 在同一时刻读取对应像元组中相邻的n个像元的信号，或者对应像元组中仅被 AFE集中摆放区域或其它像元组中像元隔开的n个像元的信号，n≥2。
在一些实施例中，所述AFE集中摆放区域中配置的控制检测电路还包括 延迟补偿电路，所述延迟补偿电路用于对输出的中续信号进行延迟补偿。
在一些实施例中，一个AFE集中摆放区域及其对应的隔离区域的面积和 一个SPAD像元的面积相等，或者是一个SPAD像元面积的整数倍。
在一些实施例中，所述SPAD像元二维阵列基于FSI或者非像元级互联的 BSI工艺制备。
本发明的有益技术效果如下：
本发明通过对SPAD像元和控制检测电路分别进行集中布局的方法，显著 减少了像元和控制电路之间的隔离区域所占用的面积，进而缩小了芯片面积， 并有效提高了SPAD传感器的填充系数，从而为基于FSI或者非像元级互联的 BSI工艺低成本地制备具有高填充系数的雪崩二极管传感器奠定了技术基础。
附图说明
图1为SPAD的工作模式及三种状态转换的示意图。
图2为现有技术中SPAD的AFE包含的电路及两种不同接法的示意图。
图3为传统的传感器芯片上SPAD和对应控制检测电路(AFE)的摆放方式 示意图。
图4为采用像元级上下层芯片3D互联工艺技术的SPAD芯片示意图。
图5为本发明的示出实施例中SPAD和AFE不同摆放实例的示意图。
图6为本发明的示出实施例中SPAD和AFE基于两种摆放模式实例一的 示意图。
图7为本发明的示出实施例中SPAD和AFE基于两种摆放模式实例二的 示意图。
图8为本发明的示出实施例中SPAD和AFE基于两种摆放模式实例三的 示意图。
图9为本发明的示出实施例中SPAD像元二维阵列信号线的布置示意图。
图10为本发明的示出实施例中SPAD像元二维阵列信号线的画法说明示 意图。
图11为本发明的示出实施例中不同摆放方式下信号线的布置示意图。
图12为本发明的示出实施例中SPAD及其控制检测电路的示出实例。
图13为本发明的示出实施例中SPAD及其控制检测电路的一种具体实例。
图14为图13实例中控制检测电路传输中序信号的示意图。
图15为本发明的示出实施例中SPAD及其控制检测电路的另一具体实例。
图16为图15实例中控制检测电路传输中序信号的示意图。
图17为本发明的示出实施例中控制检测电路的另一具体实例。
图18为图17实例中控制检测电路传输中序信号的示意图。
图19为本发明的示出实施例中SPAD及其控制检测电路的另一具体实例。
图20为本发明的示出实施例中不同摆放方式下信号线的布置及中续信号 传递示意图一。
图21为本发明的示出实施例中不同摆放方式下信号线的布置及中续信号 传递示意图二。
图22为本发明的示出实施例中配置使能电路的SPAD及其控制检测电路 的示出实例。
图23为本发明的示出实施例中不同摆放方式下信号线的布置及中续信号 传递示意图三。
图24为本发明的示出实施例中不同摆放方式下信号线的布置及中续信号 传递示意图四。
图25为本发明的示出实施例中不同摆放方式下信号线的布置及中续信号 传递示意图五。
图26为本发明的示出实施例中SPAD阵列配置延迟补偿电路的示意图。
图27为本发明的高填充系数雪崩二极管传感器一种应用实例的示意图。
图28为本发明的高填充系数雪崩二极管传感器另一种应用实例的示意图。
具体实施方式
为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述， 但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本 发明权利要求的限制。
需要说明的是，在下述的一个或多个实施例中，正偏压表示该偏置电压相 对于(芯片的)电源地为正或较高，负偏压表示该偏置电压相对于(芯片的) 电源地为负或较低。
另外，为了说明方便，下述一个或多个实施例中，仅给出了包括6个像元 的像元组作为示例。本领域技术人员应当理解，本发明的方案中，像元组可以 设置为多个，每个像元组中的像元可以为n个，n≥2，像元组和像元组中像元 的具体数量不影响本发明技术方案的实施和技术目的的实现，下述实施例也不 构成对本发明的限制。
下述一个或多个实施例中，SPAD像元二维阵列基于FSI或者非像元级互 联的BSI工艺制备。
实施例1
如图5(a)所示，示出了本发明中SPAD和AFE的一种摆放方式实例。 包括由6个SPAD像元组成的像元组10，对应该像元组10的AFE集中摆放区 域11，以及围绕该AFE集中摆放区域11设置的隔离区域12。其中，像元组 10中的6个SPAD像元沿纵向依序摆放，对应该像元组的控制检测电路集中 配置于AFE集中摆放区域11内。AFE集中摆放区域11沿纵向配置于像元组 末端，和隔离区域12一起构成与像元组同宽的条形区域，从而使SPAD和AFE 在整体上只占用一列区域，便于在整个芯片上进行重复的阵列式摆放，构成具 有较高填充系数的SPAD像元二维阵列。
实施例2
如图5(b)所示，示出了本发明中SPAD和AFE的另一种摆放方式实例。 本实施例的主要技术构思与实施例1相似，在本实施例中未作解释的特征，采 用实施例1中的解释，在此不再进行赘述。本实施例的主要特征在于：
像元组中的6个SPAD像元分成两部分沿纵向依序摆放，对应该像元组的 AFE集中摆放区配置于两部分像元之间，并和隔离区域一起构成与像元组同 宽的条形区域。此种摆放模式将AFE集中摆放区配置于两部分像元之间，可 简化像元组中像元与AFE集中摆放区中控制检测电路的连接布局。
实施例3
如图5(c)所示，示出了本发明中SPAD和AFE的另一种摆放方式实例。 本实施例的主要技术构思与实施例1相似，在本实施例中未作解释的特征，采 用实施例1中的解释，在此不再进行赘述。本实施例的主要特征在于：
像元组中的7个SPAD像元摆放成倒U形，对应该像元组的AFE集中摆 放区及隔离区域配置于U形开口处，整体上构成一个较为规整的矩形区域， 以便于在整个芯片上进行重复的阵列式摆放，构成具有较高填充系数的SPAD 像元二维阵列。
实施例3
如图5(d)和图5(e)所示，示出了本发明中SPAD和AFE的另一种摆 放方式实例。本实施例的主要技术构思与实施例1相似，在本实施例中未作解 释的特征，采用实施例1中的解释，在此不再进行赘述。本实施例的主要特征 在于：
像元组中的6个SPAD像元分成两部分沿纵向依序摆放，对应该像元组的AFE集中摆放区配置于两部分像元之间，并和隔离区域一起构成与像元组同 宽的条形区域。其中，图5(d)中AFE集中摆放区与上部分像元相邻，与下 部分像元间隔三个像元大小的间隔区；图5(e)中AFE集中摆放区与下部分 像元相邻，与上部分像元间隔三个像元大小的间隔区13。采用这两种摆放方 式，像元组的摆放方式更加灵活，便于在整个芯片上进行重复的阵列式摆放。
在上述实施例中，至少有6个像元共用一个AFE集中摆放区域。这样可 以显著减少隔离区域的面积。如果每个AFE集中摆放区域的面积和一个SPAD 像元的面积相等，则整体填充系数可以达到6/7。按照保守估计，如果把2个 SPAD像元的AFE摆放到一个和SPAD像元的面积相等的AFE集中摆放区域， 则至少也能达到2/3的Fill factor。
下面的其它实施例具有类似技术效果，在说明时将不作赘述。
实施例4
如图5(f)和图5(g)所示，示出了本发明中SPAD和AFE的另一种摆 放方式实例。本实施例的主要技术构思与实施例1相似，在本实施例中未作解 释的特征，采用实施例1中的解释，在此不再进行赘述。本实施例的主要特征 在于：
图5(f)中像元组中的6个SPAD像元分成两部分沿纵向依序摆放，对应 该像元组的AFE集中摆放区配置于两部分像元之间的另一列处。图5(g)中 像元组中的6个SPAD像元分成两部分，且每部分像元在相邻两列上交错摆放， 对应该像元组的AFE集中摆放区配置于两部分像元之间的某一列处。
采用这两种摆放方式，像元组的摆放方式更加灵活。同时，可通过2种或 2种以上的摆放模式实现灵活的连接方式，从而增加电路版图设计的自由度， 有利于像元扫描控制的设计。具体通过下面的实施例进行进一步说明。
实施例5
如图6所示，示出了本发明中SPAD和AFE的另一种摆放方式实例。本 实施例的主要技术构思与实施例1及实施例3相似，在本实施例中未作解释的 特征，采用实施例1及实施例3中的解释，在此不再进行赘述。本实施例的主 要特征在于：
将图6(a)和图6(b)所示的两种摆放模式结合在一起，构成了如图6 (c)所示的整体位于一列上的两个交错布置的像元组及对应的AFE集中摆放 区。其中，第一像元组的第一部分像元101沿纵向依次摆放，之后摆放对应第 一像元组的第一AFE集中摆放区111，接下来沿纵向依次摆放第二像元组的第 一部分像元103、第一像元组的第二部分像元102、对应第二像元组的第二AFE 集中摆放区112，以及第二像元组的第二部分像元104。
实施例6
如图7所示，示出了本发明中SPAD和AFE的另一种摆放方式实例。本 实施例的主要技术构思与实施例1及实施例4相似，在本实施例中未作解释的 特征，采用实施例1及实施例4中的解释，在此不再进行赘述。本实施例的主 要特征在于：
将图7(a)和图7(b)所示的两种摆放模式结合在一起，构成了如图7 (c)所示的整体位于相邻两列上的两个交错布置的像元组及对应的AFE集中 摆放区。其中，对应第一像元组的第一AFE集中摆放区114和对应第二像元 组的第二AFE集中摆放区113相邻摆放，并共用隔离区域123，第一像元组的 第一部分像元和第二像元组的第一部分像元交错摆放于该集中摆放区的上部 区域105，第一像元组的第二部分像元和第二像元组的第二部分像元交错摆放 于该集中摆放区的的下部区域106。
上述两个实施例的摆放方式中，除了具备前述几个实施例所述的优点，还 在于把SPAD像元放到AFE集中摆放区域的两端比放在一边能够减少SPAD 像元到AFE集中摆放区域之间的距离，使得SPAD像元性能的均一性更好。
实施例7
如图8所示，示出了本发明中SPAD和AFE的另一种摆放方式实例。本 实施例的主要技术构思与实施例1及实施例6相似，在本实施例中未作解释的 特征，采用实施例1及实施例6中的解释，在此不再进行赘述。本实施例的主 要特征在于：
图8(a)中，对应第一像元组的第一AFE集中摆放区115和对应第二像 元组的第二AFE集中摆放区116纵向并列相邻摆放，并共用隔离区域124；图 8(b)中，对应第一像元组的第一AFE集中摆放区117和对应第二像元组的 第二AFE集中摆放区118横向并列相邻摆放，并共用隔离区域125。
采用上述两种摆放方式，除了具备前述几个实施例所述的优点，还在于通 过对多个AFE集中摆放区域进行优化布局，能够进一步减小隔离区域的面积， 并形成基本重复模块。
需要说明的是，在前述的几个实施例中，形成的重复模块并不限于矩形。 在保证2/3以上的Fill factor的基础上，AFE集中摆放区域(包括隔离区域) 的形状面积可以和SPAD像元一致，也可以根据电路面积灵活设定，不一定需 要设定为SPAD像元面积或者其整数倍。
实施例8
如图9所示，示出了本发明示出实施例中SPAD像元二维阵列信号线的布 置示意图。本实施例的主要技术构思与实施例5及实施例8相似，在本实施例 中未作解释的特征，采用实施例5及实施例8中的解释，在此不再进行赘述。 本实施例的主要特征在于：
整体位于相邻两列上的四个交错布置的像元组及对应的AFE集中摆放区 构成成SPAD像元二维阵列的一部分，耦接像元组中像元的输出端与对应AFE 集中摆放区域中的控制检测电路的金属导线14设置于SPAD像元200之间的 边缘非感光区或者弱感光区上方(参见图9左侧所示的整体示意图和右侧所示 的局部放大图)。对于集中摆放的SPAD像元，采用此方式可以降低信号线对 入射光路的影响。
需要说明的是，在后续的实施例中，为了防止图像重叠导致的看不清晰的 问题，图(a)所示的信号线排放将采用图10(b)所示的简化表示方法来表 达。
实施例9
如图11所示，示出了前述实施例1和实施例2的摆放模式下信号线的布 置示意图。可以看出，相比于图11(a)所示的实施例1中的摆放模式，采用 图11(b)所示的实施例2中的摆放模式，将对AFE集中摆放区配置于像元组 的两部分像元之间，能够节约配线面积。图11(a)中的摆放模式需要6根线 的面积，图11(a)中的摆放模式只需要3根线的面积；同时不同的SPAD像 元与AFE的距离也有更小的变化。
实施例10
如图12所示，示出了本发明中SPAD及其控制检测电路的一个实例。如 图12(a)所示，SPAD的正极耦接负偏压-Vbd，阴极经由高压MOS管M3 构成的使能电路耦接信号检出电路，并经过由高压MOS管M2和M1构成的 复位淬灭电路耦接正偏压Vex。其中，上述信号检出电路和复位淬灭电路集中 摆放于该像元所在像元组对应的AFE集中摆放区域内。本实施例中，信号检 出电路还被配置为接收其它信号检出电路产生的输入中续信号，并基于该输入中续信号和检测到的本地电信号产生输出中续信号，以完成信号在SPAD阵列 中的传输。
进一步的，如图12(b)和图12(c)所示，在一些实施例中，信号检出 电路30-33、34-37设置为多个，每个信号检出电路对应SPAD像元阵列中的 一个像元组。同时，位于中间部分的信号检出电路还被配置为接收相邻或间隔 的信号检出电路产生的输入中续信号，并基于该输入中续信号和检测到的本地 电信号产生输出中续信号。
实施例11
如图13所示为本发明中SPAD及其控制检测电路在实施例10基础上的一 个示出性实例。该示例中，信号检出电路包括由一个高压PMOS M3和一个高 压NMOS M4连接构成的第一反相器，耦接该第一反相器的或非(NOR)门 电路，以及耦接该或非(NOR)门电路的由一个低压PMOS M9和一个低压 NMOS M10连接构成的第二反相器。该或非(NOR)门电路包括一组高压PMOS 和低压PMOS，以及一组高压NMOS和低压NMOS。其中，高压PMOS M6、 低压PMOS M7和低压NMOS M8串接于电源Vdd和电源地GND之间，高压 NMOS M5与低压NMOS M8并联连接。高压NMOS M5和高压PMOS M6的 栅极共同耦接第一反相器的输出端，而低压PMOS M7和低压NMOS M8的栅 极共同耦接输入中续信号，两者的耦接端作为输出端耦接第二反相器的输入端。 进而，该或非(NOR)门电路与第二反相器共同构成一个或(OR)门电路， 实现对输入中续信号或第一反相器输出信号的“或”逻辑输出。
雪崩信号由于其在像元内完成ADC功能，其输出信号可以直接当成数字 信号使用。如图14所示，因为或(OR)门可以完成对中续信号和本地信号的 叠加，把雪崩信号仍然以高电平的形式传下去，从而对于高电平作为雪崩发生 的本地信号这种情况而言，可以用或(OR)门完成信号的中续。
实施例12
如图15所示为本发明中SPAD及其控制检测电路在实施例10基础上的另 一个示出性实例。该示例中，信号检出电路包括一个与非(NAND)门电路和 由一个低压PMOS M7和一个低压NMOS M8连接构成的反相器。该与非 (NAND)门电路包括一组高压PMOS和低压PMOS，以及一组高压NMOS 和低压NMOS。其中，高压PMOS M3、低压NMOS M4和高压NMOS M5串 接于电源Vdd和电源地GND之间，高压PMOS M3和高压NMOS M5的栅极 共同耦接像元组输出的本地信号，高压PMOS M3和低压NMOS M4的连接端 耦接所述反相器的信号输入端。低压PMOSM6的源极耦接电源Vdd，漏极也 耦接所述反相器的信号输入端，且低压NMOS M4和低压PMOSM6的栅极共 同耦接输入中续信号。该与非(NAND)门电路与反相器共同构成与(AND) 门电路，实现对输入中续信号或本地输出信号的“与”逻辑输出。
雪崩信号由于其在像元内完成ADC功能，其输出信号可以直接当成数字 信号使用。如图16所示，因为与(AND)门可以完成对中续信号和本地信号 的叠加，把雪崩信号仍然以低电平的形式传下去，对于低电平作为雪崩发生的 本地信号这种情况而言，可以用与(AND)门完成信号的中续。
上述实施例11和实施例12中，信号检出电路中同时使用高压MOS和低 压MOS，并且存在一条从电源Vdd到GND的电路路径，该路径包含至少一 个高压MOS和至少一个低压MOS。由于本地信号是高压信号，中续信号是低 压信号，所以和本地信号连接的管子需要是高压管。而低压管比高压管占用的 芯片面积小，从而本实施例中使用高压管和低压管结合的方案比全部使用高压 管的方案占用电路面积更小。
实施例13
如图17所示为本发明中SPAD及其控制检测电路在实施例10-12基础上 的另一个示出性实例。该示例中，多个像元组对应的信号检出电路包括如图 17所示的两类，第一类信号检出电路为由高压PMOS M2、低压PMOS M3、 高压NMOS M1和低压NMOS M4构成的或非(NOR)门电路100，第二类信 号检出电路为由高压PMOS M5、低压PMOS M8、高压NMOS M7和低压 NMOS M6构成的与非(NAND)门电路200。如图18所示，本示例中，多个 上述第一类信号检出电路(或非(NOR)门电路)和第二类信号检出电路(与 非(NAND)门电路)交替配置，每一个信号检出电路被配置为接收前置信号 检出电路输出的中续信号，基于该中续信号和检测到的本地信号产生新的中续 信号并输出至后置信号检出电路。
由于NOR门和NAND门只需要4个晶体管，而OR门和AND门需要6 个晶体管，从而采用本实施例中的NOR门+NAND门混合的方式可以进一步 简化电路，削减电路占用面积。
上述实施例10-13中配置具备中续功能的信号检出电路有减少信号传输时 间延迟的分散的作用。其机理如下：
当SPAD阵列较大，包含数百行和数百列的SPAD的时候，存在距离后续 处理电路比较远的SPAD。对于这些SPAD的雪崩信号来说，从SPAD附近传 出到阵列之外需要经过几毫米距离的传输，在传输过程中有较大寄生电容和电 阻。
由于需要对2维SPAD阵列的雪崩信号进行读出，假设对于该阵列在列方 向上进行读出。由于配线资源的不足，不同行的SPAD需要共用读出配线。
如果对雪崩信号不进行中续，则SPAD信号被读出的时候有较大的寄生电 容和寄生电阻，导致波形的变化比较缓慢。在SPAD阵列之外接受上述SPAD 的雪崩信号的晶体管的Vth的分散(该分散由制造工艺决定)所造成的时间精 度上的分散会被放大。
通过对雪崩信号进行中续，则较大的寄生电容和寄生电阻被分成复数个较 小的寄生电容和寄生电阻。从而每一个中续信号的波形的变化都比较快。同时， 由于雪崩信号通过了多个中续电路，每个中续电路都接受上述SPAD的雪崩信 号。寄生电容和寄生电阻造成的延迟效果被每个晶体管的Vth的整体效果所平 均。从而信号传输时间延迟的分散被减小。
实施例14
如图19所示为本发明中SPAD及其控制检测电路在实施例12基础上的另 一个示出性实例。本实施例的主要技术方案与实施例12相似，在本实施例中 未作解释的特征，采用实施例12中的解释，在此不再进行赘述。本实施例的 主要特征在于：
本实施例中，复位电路和信号检出电路中共用一个电源(Vdd)，从而该方 案可以节约一个电源的配线，以进一步减小芯片面积。
实施例15
如图20和21所示为本发明的示出实施例中不同摆放方式下信号线的布置 及中续信号传递示意图。本实施例的主要技术构思与实施例9相似，在本实施 例中未作解释的特征，采用实施例9中的解释，在此不再进行赘述。本实施例 的主要特征在于：
如图20(a)所示，AFE集中摆放区域11集中摆放像元组10对应的控制 检测电路，其中包括信号检出电路，其耦接中续信号配线15。由于该区域内 输入中续信号和输出中续信号的配线分别设置且不存在重合路径，因此配置于 同一配线路径上，以起到节约配线占用面积的效果。图20(b)所示的示例效 果与之类似。图20(a)和图20(b)所示的示例中，均可同时读出6个SPAD 像元的信号。
如图21所示，两个像元组101和102及对应的AFE集中摆放区域在一列 上交替摆放，两组中续信号配线15分别耦接两个AFE集中摆放区域内的控制 检测电路，可分别读出6个SPAD像元的信号，从而整体上可同时读出12个 SPAD像元的信号。
实施例16
本实施例中，包括由至少两个像元组成的像元组，以及与该像元组对应的 设置于AFE集中摆放区域内的控制检测电路。控制检测电路除了复位淬灭电 路、信号检出电路，还包括对应像元组中的单个或多个像元设置的使能电路， 其用于基于使能信号控制像元与信号检出电路之间的电气连接状态。
通过上述设计，即可通过相应的使能信号动态调整像元与信号检出电路、 复位电路之间的连接关系，实现控制检测电路的分时复用。通过电路复用，比 起现有技术里每一个像元需要独立的复位电路和信号检出电路的方案来说，能 够显著减少芯片面积，提高集成度。
如图22所示，在一种具体示出实施示例中，为本发明中配置使能电路的 SPAD及其控制检测电路包括两个像元SPAD1、SPAD2，两个像元的正极分别 耦接负偏压-Vbd，负极分别通过由两个高压PMOS M1、M2构成的使能电路1 和使能电路2耦接由一个高压PMOS M3和一个高压NMOS M4连接构成的信 号检出电路，并通过由MOS管M0构成的复位淬灭电路耦接正偏压Vex。
本实施例中，通过使能信号1和使能信号2控制两个高压PMOS的通断， 即可控制两个像元与信号检出电路之间的电气连接状态。尤其的，可以将上述
实施例17
如图23所示本发明的示出实施例中不同摆放方式下信号线的布置及中续 信号传递示意图。本实施例在实施例15及实施例16的基础上进行扩展，在本 实施例中未作解释的特征，采用实施例15及实施例16中的解释，在此不再进 行赘述。本实施例的主要特征在于：
基于实施例16中的方案，使用2个或2个以上的SPAD复用的控制检测 电路，通过使能信号的控制，和中续信号线的设计，即可实现对SPAD信号的 灵活读出，使得多于每个AFE集中摆放区域里边的控制检测电路数量的控制 检测电路能够同时工作。
如图23所示，两组像元P1-P6、P7-P12采用同一种摆放模式周期性地摆 放于同一列上；在一个周期内，每个像元组的一部分像元摆放于对应的AFE集 中摆放区域的一侧，另一部分像元摆放于对应的AFE集中摆放区域的另一侧， 并对应设置有一组(包含3根线)中续信号线(图中右侧黑线表示一组中续信 号线，短斜杠表示包含多根线路)。每个AFE集中摆放区域内摆放有三个控制 检测电路，每个控制检测电路基于实施例16中所述的分时复用方案由两个像 元复用。参见图23的中间部分示意线路，第一个AFE集中摆放区域内摆放的 控制检测电路一由像元P1和P4复用，控制检测电路二由像元P2和P5复用， 控制检测电路三由像元P3和P6复用；第二个AFE集中摆放区域的复用方式 与之类似，具体复用方式参见下表：
从而，每个AFE集中摆放区域中配置的信号检出电路基于使能信号即可 在同一时刻连续读取对应像元组中相邻或仅被AFE集中摆放区域隔开的3个 像元的信号。比如第一个AFE集中摆放区域内摆放的控制检测电路可同时读 取像元{P1、P2、P3}或{P2、P3、P4}或{P3、P4、P5}或{P4、P5、P6} 的信号。第二个AFE集中摆放区域内摆放的控制检测电路的读取范围与之类 似。同时，两个AFE集中摆放区域内摆放的控制检测电路结合，还可同时读 取像元{P5、P6、P7}或{P6、P7、P8}的信号。
实施例18
如图24所示本发明的示出实施例中不同摆放方式下信号线的布置及中续 信号传递示意图。本实施例在实施例17基础上进行扩展，在本实施例中未作 解释的特征，采用实施例17中的解释，在此不再进行赘述。本实施例的主要 特征在于：
如图24(a)所示，两组像元{P1、P2、P3、P7、P8、P9}和{P4、P5、 P6、P10、P11、P12}采用两种摆放模式周期性地交错摆放于同一列上，在一 个周期内，第一像元组的一部分像元{P1、P2、P3}相邻地摆放于对应的第 一AFE集中摆放区域的上侧，另一部分像元{P7、P8、P9}间隔第二像元组 的一部分像元{P4、P5、P6}摆放于第一AFE集中摆放区域的另一侧，且与第二像元组对应的第二AFE集中摆放区域相邻，第二像元组的另一部分像元 {P10、P11、P12}相邻地摆放于第二AFE集中摆放区域的另一侧；并对应设 置有两组中续信号线，每组各包括3根线路(3bit)。
每个AFE集中摆放区域内摆放有三个控制检测电路，每个控制检测电路 基于实施例16中所述的分时复用方案由两个像元复用。参见图24(a)的中 间部分示意线路，第一个AFE集中摆放区域内摆放的控制检测电路一由像元 P1和P7复用，控制检测电路二由像元P2和P8复用，控制检测电路三由像元 P3和P9复用；第二个AFE集中摆放区域内摆放的控制检测电路一由像元P4 和P10复用，控制检测电路二由像元P5和P11复用，控制检测电路三由像元 P6和P12复用。具体复用方式参见下表：
AFE 对应SPAD
Pattern 1-1 P1,P7
Pattern 1-2 P2,P8
Pattern 1-3 P3,P9
Pattern 2-1 P4,P10
Pattern 2-2 P5,P11
Pattern 2-3 P6,P12
此种模式下，每个AFE集中摆放区域中配置的信号检出电路数量一致。 从而，每个AFE集中摆放区域中配置的信号检出电路基于使能信号即可在同 一时刻连续读取对应像元组中相邻或仅被AFE集中摆放区域隔开的3个像元 的信号。比如第一个AFE集中摆放区域内摆放的控制检测电路可同时读取像 元{P1、P2、P3}或{P2、P3、P7}或{P3、P7、P8}或{P7、P8、P9}的 信号。第二个AFE集中摆放区域内摆放的控制检测电路的读取范围与之类似。 同时，两个AFE集中摆放区域内摆放的控制检测电路结合，还可同时读取任 意连续或准连续的6个像元的信号，如{P1、P2、P3、P4、P5、P6}、{P2、 P3、P4、P5、P6、P7}、…、{P7、P8、P9、P10、P11、P12}。(此处准连续指 一个像元组中仅被AFE集中摆放区域或其它像元组中像元隔开的像元)
或者，如图24(b)所示，两组像元{P1、P2、P3、P8、P9、P10}和{P4、 P5、P6、P7、P11、P12、P13、P14}采用两种摆放模式周期性地交错摆放于 同一列上，采用类似于图24(a)所示的摆放方式，并对应设置有两组中续信 号线，其中一组包括3根线路(3bit)，另一组包括4根线路(4bit)。
位于上面的AFE集中摆放区域内摆放有三个控制检测电路，位于下面的 AFE集中摆放区域内摆放有四个控制检测电路，每个控制检测电路基于实施 例16中所述的分时复用方案由两个像元复用。参见图24(b)的中间部分示 意线路，第一个AFE集中摆放区域内摆放的控制检测电路一由像元P1和P8 复用，控制检测电路二由像元P2和P9复用，控制检测电路三由像元P3和P10 复用；第二个AFE集中摆放区域内摆放的控制检测电路一由像元P4和P11复 用，控制检测电路二由像元P5和P12复用，控制检测电路三由像元P6和P13 复用，控制检测电路三由像元P7和P14复用。具体复用方式参见下表：
AFE 对应SPAD
Pattern 1-1 P1,P8
Pattern 1-2 P2,P9
Pattern 1-3 P3,P10
Pattern 2-1 P4,P11
Pattern 2-2 P5,P12
Pattern 2-3 P6,P13
Pattern 2-4 P7,P14
此种模式下，每个AFE集中摆放区域中配置的信号检出电路数量不同。 从而，每个AFE集中摆放区域中配置的信号检出电路基于使能信号即可在同 一时刻连续读取对应像元组中相邻或仅被AFE集中摆放区域隔开的3个或4 像元的信号。比如第一个AFE集中摆放区域内摆放的控制检测电路可同时读 取像元{P1、P2、P3}或{P2、P3、P8}或{P3、P8、P9}或{P8、P9、P10} 的信号。第二个AFE集中摆放区域内摆放的控制检测电路可同时读取像元{P4、 P5、P6、P7}或{P5、P6、P7、P11}或{P6、P7、P11、P12}或{P7、P11、P12、P13}或{P11、P12、P13、P14}的信号。同时，两个AFE集中摆放区 域内摆放的控制检测电路结合，还可同时读取任意连续或准连续的7个像元的 信号，如{P1、P2、P3、P4、P5、P6、P7}、{P2、P3、P4、P5、P6、P7、P8}、…、 {P8、P9、P10、P11、P12、P13、P14}。(此处准连续指一个像元组中仅被 AFE集中摆放区域或其它像元组中像元隔开的像元)
实施例19
如图25所示本发明的示出实施例中不同摆放方式下信号线的布置及中续 信号传递示意图。本实施例在实施例17、18的基础上进行扩展，在本实施例 中未作解释的特征，采用实施例17、18中的解释，在此不再进行赘述。本实 施例的主要特征在于：
如图25所示，三组像元{P1、P2、P7、P8、P13、P14}、{P3、P4、P9、 P10、P15、P16}和{P5、P6、P11、P12、P17、P18}采用三种摆放模式周期 性地交错摆放于同一列上，并对应设置有三组中续信号线，每组包括2根线路 (2bit)。
此种模式下，使用3个或3个以上的SPAD复用的AFE，通过合理分配每 个AFE所对应的3个或3个以上SPAD像元的位置，可以做到对每种准连续 的“所有摆放模式里包含的AFE电路个数的总和”个像元进行读出。(这里的 准连续包含了两个被读出的SPAD被AFE集中摆放区域隔开的情况，但是不 包含两个被读出的SPAD被一个不被读出的SPAD隔开的情况。)
比如图25所示的示例中，每个AFE集中摆放区域内摆放有两个控制检测 电路，每个控制检测电路基于类似实施例16中所述的分时复用方案由三个像 元复用。参见图25的中间部分示意线路(为了节省布线空间，空间上不重叠 的中续信号线路复用了同一条布线路径)，第一个AFE集中摆放区域内摆放的 控制检测电路一由像元P1、P7、P13复用，控制检测电路二由像元P2、P8、 P14复用；第二个AFE集中摆放区域内摆放的控制检测电路一由像元P3、P9、 P15复用，控制检测电路二由像元P4、P10、P16复用；第三个AFE集中摆放 区域内摆放的控制检测电路一由像元P5、P11、P17复用，控制检测电路二由 像元P6、P12、P18复用。具体复用方式参见下表：
AFE 对应SPAD
Pattern 1-1 P1,P7,P13
Pattern 1-2 P2,P8,P14
Pattern 2-1 P3,P9,P15
Pattern 2-2 P4,P10,P16
Pattern 3-1 P5,P11,P17
Pattern 3-2 P6,P12,P18
此种模式下，每个AFE集中摆放区域中配置的信号检出电路基于使能信 号可在同一时刻读取对应像元组中2个像元的信号。同时，三个AFE集中摆 放区域内摆放的控制检测电路结合，可以同时读取任意连续或准连续的6个像 元的信号，如{P1、P2、P3、P4、P5、P6、}、{P2、P3、P4、P5、P6、P7}、…、 {P13、P14、P15、P16、P17、P18}。(此处准连续指仅被AFE集中摆放区域 隔开的像元)
需要说明的是，上述实施例中仅给出了部分示例，以便于本领域技术人员 理解本发明的技术方案。在其它实施例中，可以对上述实施例中的各种可能的 摆放模式任意选取2个以上的模式进行混和排列，并通过使能信号的控制实现 相应的读取方式。上述实施例中的示例不构成对本发明技术方案的具体限定。
实施例20
如图26所示本发明的示出实施例中SPAD阵列配置延迟补偿电路的示意 图。本实施例中，AFE集中摆放区域中配置的控制检测电路还包括延迟补偿 电路，该延迟补偿电路用于对输出的中续信号进行延迟补偿。
SPAD-AFE阵列在多行信号同时读出的时候，来自不同行的信号可能经过 的信号检出电路的个数不同，从而导致延迟不同。从SPAD-AFE阵列的一边 输入一个脉冲信号，检测该SPAD-AFE阵列和该输入脉冲信号相对一边的输 出中续信号的延迟，即可通过本实施例中的延迟补偿电路基于该延迟对不同位 置输出信号的传播延迟进行补偿。
需要说明的是，上述的一个或多个实施例中，一个AFE集中摆放区域及 其对应的隔离区域的面积可以配置为和一个SPAD像元的面积相等，也可以配 置为一个SPAD像元面积的整数倍，从而便于在芯片上进行灵活布置，以获得 最优的填充系数。
实施例21
如图27所示，本示出性实施例为本发明中雪崩二极管控制电路应用于激 光雷达的示意图。
实施例22
如图28所示，本示出性实施例为本发明中雪崩二极管控制电路应用于汽 车雷达的示意图。
以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指 出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还 可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的 保护范围内。

Claims (19)

1.一种高填充系数雪崩二极管传感器，其特征在于，包括，制备于传感器芯片上的SPAD像元二维阵列，所述SPAD像元二维阵列包括：
若干像元组，每个像元组包括至少两个SPAD像元；
若干AFE集中摆放区域，一个或多个所述像元组的控制检测电路集中配置于同一个AFE集中摆放区域内；
以及，围绕每个AFE集中摆放区域设置的隔离区域。
2.如权利要求1所述的高填充系数雪崩二极管传感器，其特征在于，同一个像元组中的像元集中摆放于一个像元区域内，或者相邻或间隔地摆放于对应的AFE集中摆放区域的两侧或周围。
3.如权利要求2所述的高填充系数雪崩二极管传感器，其特征在于，不同的像元组采用至少两种摆放模式周期性地交替或交错摆放。
4.如权利要求1所述的高填充系数雪崩二极管传感器，其特征在于，相邻的两个或者两个以上的AFE集中摆放区域合并为一个摆放区域整体摆放，共同一个隔离区域。
5.如权利要求3所述的高填充系数雪崩二极管传感器，其特征在于，不同的像元组采用两种摆放模式周期性地交错摆放于同一行或同一列上；在一个周期内，第一像元组的一部分像元相邻地摆放于对应的第一AFE集中摆放区域的一侧，另一部分像元间隔第二像元组的一部分像元摆放于第一AFE集中摆放区域的另一侧，且与第二像元组对应的第二AFE集中摆放区域相邻，第二像元组的另一部分像元相邻地摆放于第二AFE集中摆放区域的另一侧。
6.如权利要求3所述的高填充系数雪崩二极管传感器，其特征在于，不同的像元组采用两种摆放模式周期性地交错摆放；在一个周期区域内，第一像元组对应的第一AFE集中摆放区域和第二像元组对应的第二AFE集中摆放区域相邻设置，共用一个隔离区域；第一像元组和第二像元组的一部分像元交错摆放于该相邻AFE集中摆放区域的一侧，另一部分像元交错摆放于该相邻AFE集中摆放区域的另一侧。
7.如权利要求1-6任一项所述的高填充系数雪崩二极管传感器，其特征在于，耦接所述像元组中像元的输出端与对应AFE集中摆放区域中的控制检测电路的金属导线设置于SPAD像元之间的边缘非感光区或者弱感光区上方。
8.如权利要求1-6任一项所述的高填充系数雪崩二极管传感器，其特征在于，所述AFE集中摆放区域中配置的控制检测电路至少包括用于检测像元输出信号的信号检测电路，所述信号检出电路还被配置为接收其它信号检出电路产生的输入中续信号，并基于所述输入中续信号和检测到的本地电信号产生输出中续信号。
9.如权利要求8所述的高填充系数雪崩二极管传感器，其特征在于，所述信号检出电路中同时使用高压MOS和低压MOS，并且存在一条从电源到GND的电路路径，该路径包含至少一个高压MOS和至少一个低压MOS。
10.如权利要求9所述的高填充系数雪崩二极管传感器，其特征在于，多个AFE集中摆放区域中配置的多个信号检出电路包括配置有与非门的第一类信号检出电路和配置有或非门的第二类信号检出电路，所述第一类信号检出电路和第二类信号检出电路交替耦接，用于接收前置信号检出电路输出的中续信号，基于所述中续信号和检测到的本地信号产生新的中续信号并输出至后置信号检出电路。
11.如权利要求8所述的高填充系数雪崩二极管传感器，其特征在于，所述输入中续信号和输出中续信号的配线在非重合区段内均配置于同一配线路径上。
12.如权利要求1-6任一项所述的高填充系数雪崩二极管传感器，其特征在于，所述像元组还包括对应像元组中的单个或多个像元设置的使能电路，所述使能电路用于基于使能信号控制像元与信号检出电路之间的电气连接状态。
13.如权利要求12所述的高填充系数雪崩二极管传感器，其特征在于，至少两个像元组采用同一种摆放模式周期性地摆放于同一行或同一列上；在一个周期内，一个像元组的一部分像元摆放于对应的AFE集中摆放区域的一侧，另一部分像元摆放于对应的AFE集中摆放区域的另一侧；所述AFE集中摆放区域中配置的信号检出电路基于所述使能信号在同一时刻读取对应像元组中相邻或仅被AFE集中摆放区域隔开的n个像元的信号，n≥2。
14.如权利要求12所述的高填充系数雪崩二极管传感器，其特征在于，不同的像元组采用两种摆放模式周期性地交错摆放于同一行或同一列上；在一个周期内，第一像元组的一部分像元相邻地摆放于对应的第一AFE集中摆放区域的一侧，另一部分像元间隔第二像元组的一部分像元摆放于第一AFE集中摆放区域的另一侧，且与第二像元组对应的第二AFE集中摆放区域相邻，第二像元组的另一部分像元相邻地摆放于第二AFE集中摆放区域的另一侧；所述AFE集中摆放区域中配置的信号检出电路基于所述使能信号在同一时刻读取对应像元组中相邻的n个像元的信号，或者对应像元组中仅被AFE集中摆放区域或其它像元组中像元隔开的n个像元的信号，n≥2。
15.如权利要求14所述的高填充系数雪崩二极管传感器，其特征在于，不同的像元组中的像元数量一致，且对应的AFE集中摆放区域中的控制检测电路的数量也一致。
16.如权利要求12所述的高填充系数雪崩二极管传感器，其特征在于，不同的像元组采用三种以上的摆放模式周期性地交替或交错摆放；所述AFE集中摆放区域中配置的信号检出电路基于所述使能信号在同一时刻读取对应像元组中相邻的n个像元的信号，或者对应像元组中仅被AFE集中摆放区域或其它像元组中像元隔开的n个像元的信号，n≥2。
17.如权利要求8所述的高填充系数雪崩二极管传感器，其特征在于，所述AFE集中摆放区域中配置的控制检测电路还包括延迟补偿电路，所述延迟补偿电路用于对输出的中续信号进行延迟补偿。
18.如权利要求1-6任一项所述的高填充系数雪崩二极管传感器，其特征在于，一个AFE集中摆放区域及其对应的隔离区域的面积和一个SPAD像元的面积相等，或者是一个SPAD像元面积的整数倍。
19.如权利要求1-6任一项所述的高填充系数雪崩二极管传感器，其特征在于，所述SPAD像元二维阵列基于FSI或者非像元级互联的BSI工艺制备。
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