CN104810377A - 一种高集成度的单光子雪崩二极管探测器阵列单元 - Google Patents

Abstract

本发明公开了一种高集成度的单光子雪崩二极管探测器阵列单元，该阵列单元是共用深n阱结构，即：将4个SPAD器件制作在同一个深n阱里，共用阴极n+接触孔，每个SPAD器件采用正八边形结构，并进行蜂窝状排列。该阵列单元结构能够有效地提高SPAD器件的填充系数，增加芯片的利用率，为高密度全集成的SPAD阵列提供了可能。

Description

一种高集成度的单光子雪崩二极管探测器阵列单元

技术领域

本发明涉及一种高集成度的单光子雪崩二极管探测器阵列单元，属于光电技术领域。

背景技术

单光子雪崩二极管(即：SPAD)以其雪崩增益大、响应速度快、探测效率高、体积小、质量轻、功耗低等特点成为制作单光子探测器的最佳器件。阵列集成的SPAD探测器，还能够获得光子信号的时间和空间信息，因而在弱光信号检测领域得到了广泛地应用，并逐渐成为国内外研究的热点。

在传统技术中一般采用大尺寸的单光子雪崩二极管(即：SPAD)，其有源区直径在15μm～30μm之间。同时，为了减少其边缘效应并提高光子探测效率又引入了各种保护环结构，从而进一步增大了单光子雪崩二极管(即：SPAD)器件的面积。在0.18μm CMOS工艺下制作的SPAD已经超过了30μm×30μm。以这样的规模做参考，再加上要集成相应的外围信号处理电路，并留出足够的面积给行列选择输出，就会导致整个探测器阵列的集成度不高。因此，如何在一块单片芯片上集成包含有信号处理电路的高密度、大规模的单光子雪崩二极管(即：SPAD)阵列探测器已成为SPAD阵列探测器的主要发展趋势之一。若为了提高SPAD阵列探测器的集成度，一个关键技术是要减小SPAD器件的尺寸，提高SPAD器件在像素单元中的占空比。在SPAD器件小型化的同时还要确保其性能不受影响。而本发明能够很好地解决上面的问题。

发明内容

本发明目的在于针对传统单光子雪崩二极管(即：SPAD)阵列结构的缺点，提出了一种高集成度的单光子雪崩二极管探测器阵列单元，该阵列单元是共用深n阱的新型阵列单元结构，即：采用四个基本SPAD单元共用一个深n阱，并采用蜂窝状的结构，能够在不影响SPAD器件性能的前提下，缩小每个SPAD器件尺寸。该阵列单元结构能极大得提高SPAD器件的占空比，为高密度全集成的SPAD阵列提供了可能。

本发明解决其技术问题所采取的技术方案是：一种高集成度的单光子雪崩二极管探测器阵列单元，该阵列单元的有源区包括P+区1、p阱2、N+区3、深n阱4、P型硅衬底5和浅沟槽隔离区6。所述的深n阱4位于P型硅衬底5内，每个深n阱4内有四个重掺杂P+区1。每个P+区1呈正八边形，作为SPAD器件的阳极，其周围被轻掺杂p阱2包裹。p阱2的外侧为重掺杂N+区3，作为SPAD器件的阴极。四个P+区1呈蜂窝状排列。N+区3连接在一起形成共用的SPAD器件阴极。P+区1和N+区3之间以及深n阱4边缘和N+区3之间设有浅沟槽隔离区6。四个P+区1和N+区3之间形成四个SPAD器件，它们共同制作在同一个深n阱4内。

本发明所述的深n阱4位于P型硅衬底5的上方，两个重掺杂P+区1位于深n阱4的顶部，构成SPAD器件的阳极。P+区1被轻掺杂p阱2包裹，两个P+区1之间和2个P+区的外侧各设有N+区3，N+区3位于深n阱4的顶部。P+区1和N+区3之间设有浅沟槽隔离区6。两个P+区1分别作为两个基本SPAD器件的阳极，N+区3作为SPAD器件公共的阴极，接同一个电位。

本发明所述的SPAD器件阳极P+区1设计为正八边形结构，能够有效地减弱边角处电场的集中程度，提高击穿电压。P+区1被N+区3所均匀包裹，保证了每个SPAD雪崩时电场下的增益均匀性。每个基本SPAD采用呈蜂窝状进行排列，提高了电位面积的利用率。本发明器件的雪崩区由轻掺杂p阱2和深n阱4形成的PN结构成，可以避免重掺杂引起的带-带隧穿，减少暗计数。本发明的结构在浅P+区1下扩散一层较深的p阱2，拉低了耗尽层的位置，增加了雪崩区的深度，有助于吸收波长较长的光子，提高光子的探测效率。P阱2和浅沟槽隔离区6之间的深n阱4构成虚拟保护环，即：在雪崩击穿区的边缘利用轻掺杂的材料形成较宽的一层耗尽层作为保护环，可以有效地抑制耗尽层的边缘电场。相邻的两个SPAD之间利用浅沟槽隔离区6和深n阱4进行隔离，这样可以有效避免和解决由于共用深n阱4结构的引入相邻两个SPAD之间的串扰问题。

有益效果：

1、本发明的器件制造成本低；制作小尺寸的SPAD器件更有利于降低器件制造的成本。

2、本发明的芯片利用率高；蜂窝状的阵列结构排列更加紧密，有助于提高芯片的利用率。

3、本发明的探测精度高；单个SPAD的面积若变小了，在有限大小的芯片上，能够排列更多数目的SPAD，从而大大提高了器件的探测精度。

4、本发明的集成度高；共用深n阱和共用阴极的结构可以有效地减小SPAD器件的面积，在不影响SPAD器件性能的前提下，能大幅度提高SPAD成像器件的集成度。为大规模高密度阵列的设计提供可能。

附图说明

图1为本发明单光子雪崩二极管阵列单元的结构示意图。

标识说明：1-P+区；2-p阱；3-N+区；4-深n阱；5-P型硅衬底；6-浅沟槽隔离区。

图2为单光子雪崩二极管阵列单元的横截面示意图。

标识说明：1-P+区；2-p阱；3-N+区；4-深n阱；5-P型硅衬底；6-浅沟槽隔离区。

图3为单光子雪崩二极管阵列单元进行蜂窝状排列后的4×4阵列示意图。

标识说明：5-P型硅衬底；7-SPAD阵列单元；8-淬灭电路。

图4为按照图2阵列单元仿真得到的二维工艺仿真结构图。

图5为按照图4结构进行二维器件仿真得到的电流-电压特性曲线。

图6为按照图4结构进行二维器件仿真得到的电场分布图。

图7为按照图1所示单光子雪崩二极管阵列单元设计得到的阵列版图。

具体实施方式

下面结合说明书附图对本发明创造作进一步的详细说明。

如图1所示，本发明提出了一种高集成度的单光子雪崩二极管探测器阵列单元，该阵列单元的有源区包括P+区1、p阱2、N+区3、深n阱4、P型硅衬底5和浅沟槽隔离区6。所述的深n阱4位于P型硅衬底5内，每个深n阱4内有4个重掺杂P+区1。每个P+区1呈正八边形，作为SPAD器件的阳极，其周围被轻掺杂p阱2包裹。p阱2的外侧为重掺杂N+区3，作为SPAD器件的阴极。四个P+区1呈蜂窝状排列。N+区3连接在一起形成共用的SPAD器件阴极。P+区1和N+区3之间以及深n阱4边缘和N+区3之间设有浅沟槽隔离区6。四个P+区1和N+区3之间形成四个SPAD器件，它们共同制作在同一个深n阱4内。

如图1所示的SPAD阵列单元沿着AA'或BB'方向的横截面如图2所示。深n阱4位于P型硅衬底5的上方，2个P+区1位于深n阱4的顶部，构成SPAD器件的阳极。P+区1被p阱2包裹，2个P+区1之间和两个P+区1的外侧各设有N+区3，N+区3位于深n阱4的顶部。P+区1和N+区3设有浅沟槽隔离区6。两个P+区1分别作为两个基本SPAD器件的阳极，N+区3作为SPAD器件公共的阴极，接同一个电位。

本发明所述的单光子雪崩二极管(即：SPAD)器件阳极P+区1设计为正八边形结构，能够有效地减弱边角处电场的集中程度，提高击穿电压。P+区1被N+区3所均匀包裹，保证了每个SPAD雪崩时电场的增益均匀性。每个基本SPAD采用呈蜂窝状进行排列，提高了电位面积的利用率。在本发明的结构中，器件的雪崩区由轻掺杂p阱2和深n阱4形成PN结构层。当SPAD工作在盖革模式下时，一旦检测到光子后，在其交界处的雪崩区就会产生一个电子-空穴对。电子和空穴获得足够的能量后会在高电场下加速，与晶格发生碰撞，形成大量的电子空穴对从而构成较大的二次光电流。这一过程形成连锁反应，从而产生雪崩现象。该结构在浅P+区1下扩散一层较深的p阱，拉低了耗尽层的位置，增加了雪崩区的深度，有助于吸收波长较长的光子，提高光子的探测效率。P阱2和浅沟槽隔离区6之间的深n阱4构成虚拟保护环，即在雪崩击穿区的边缘利用轻掺杂的材料形成较宽的一层耗尽层作为保护环，可以有效地抑制耗尽层的边缘电场。相邻的两个SPAD之间利用浅沟槽隔离区6和深n阱4进行隔离，这样可以有效避免由于共用深n阱4结构的引入相邻两个SPAD之间的串扰问题。

如图3所示，本发明阵列单元构成的一个4×4的SPAD阵列示意图。该阵列由16个SPAD阵列单元7进行蜂窝状排列后构成。此时的SPAD阵列仍存在许多呈正方形的剩余空间。为了提高芯片的利用率，这些剩余空间可插入淬灭电路8控制最近的四个SPAD器件雪崩过程。

根据图2所述的阵列单元结构剖面图，使用标准0.18μm CMOS工艺进行了二维工艺仿真。得到图4所示的二维杂质浓度的分布图。首先在P型硅衬底上深扩散n阱作为耗尽层的N区，再离子注入两个P+区1作为器件的阳极，P+周围注入一层p阱2，那么轻掺杂p阱2与深n阱4构成的PN结，即：为器件的雪崩区。三个N+区3为SPAD器件的阴极，并用浅沟槽隔离区6(即：STI)进行隔离。相邻的两个SPAD之间利用STI和深n阱4进行隔离。

图5为对图4结构进行电学测试后得到的I-V特性曲线。由图可知，该SPAD器件的击穿电压为26.8V。图6为图4在V_bias＝30V时的电场分布。从图中可以看出强电场几乎都分布在耗尽层平面内，只在边缘的拐角处还有部分不可忽略的强电场存在。而边缘部分的低电场保证了器件在发生雪崩后边缘不会击穿。

SPAD阵列单元结构的版图如图7所示，所用的工艺为标准0.18μm CMOS工艺。在阵列单元的正方形空间处，可以加入淬灭等电路，以此来提高芯片的利用率。经过计算，该结构单元的占空比可高达57％，远远超过一般的SPAD器件结构单元。

Claims (10)

1.一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于，所述阵列单元的有源区包括：P+区(1)、p阱(2)、N+区(3)、深n阱(4)、P型硅衬底(5)和浅沟槽隔离区(6)；所述的深n阱(4)位于P型硅衬底(5)内，每个深n阱(4)内有四个重掺杂P+区(1)；每个P+区(1)呈正八边形，作为SPAD器件的阳极，所述P+区(1)周围被轻掺杂p阱(2)包裹；p阱(2)的外侧为重掺杂N+区(3)，作为SPAD器件的阴极；四个P+区(1)呈蜂窝状排列；N+区(3)连接在一起形成共用的SPAD器件阴极；P+区(1)和N+区(3)之间以及深n阱(4)边缘和N+区(3)之间设有浅沟槽隔离区(6)；四个P+区(1)和N+区(3)之间形成四个SPAD器件，在同一个深n阱(4)内。

2.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述的深n阱(4)位于P型硅衬底(5)的上方，两个重掺杂P+区(1)位于深n阱(4)的顶部，构成SPAD器件的阳极；P+区(1)被轻掺杂p阱(2)包裹，两个P+区(1)之间和2个P+区的外侧各设有N+区(3)，N+区(3)位于深n阱(4)的顶部；P+区(1)和N+区(3)之间设有浅沟槽隔离区(6)；两个P+区(1)分别作为两个基本SPAD器件的阳极，N+区(3)作为SPAD器件公共的阴极，接同一个电位。

3.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述的P+区(1)为正八边形结构。

4.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述P+区(1)被N+区(3)所均匀包裹。

5.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述阵列单元的每个基本SPAD采用呈蜂窝状进行排列。

6.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述阵列单元器件的雪崩区是由轻掺杂p阱(2)和深n阱(4)形成PN结构层。

7.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述阵列单元在浅P+区(1)下扩散一层较深的p阱(2)，拉低了耗尽层的位置，增加了雪崩区的深度。

8.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述P阱(2)和浅沟槽隔离区(6)之间的深n阱(4)构成虚拟保护环，即：在雪崩击穿区的边缘利用轻掺杂的材料形成较宽的一层耗尽层作为保护环；相邻的两个SPAD之间利用浅沟槽隔离区(6)和深n阱(4)进行隔离。

9.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述阵列单元是由16个SPAD阵列单元(7)进行蜂窝状排列后组成。

10.根据权利要求1所述的一种高集成度的单光子雪崩二极管探测器阵列单元，其特征在于：所述阵列单元的剩余空间插入淬灭电路(8)控制最近的四个SPAD器件雪崩过程。