CN109638092A - 基于标准cmos工艺的高探测效率低暗计数的spad - Google Patents

基于标准cmos工艺的高探测效率低暗计数的spad Download PDF

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Abstract

本发明公开了一种基于标准CMOS工艺的高探测效率低暗计数的SPAD,所述SPAD在基于CMOS工艺提供的P衬底上进行制备;P衬底上设置有N埋层,起到隔离作用,掩埋的N型注入具有倒置掺杂分布的特点,掺杂浓度随深度增加而增加,形成虚拟保护环;在所述N埋层的扩散掺杂区内分别设置N阱区域、P阱区域和重掺杂P+区域,所述N阱区域作为感光PN结的组成部分;所述P阱区域作为保护环;重掺杂P+区域、和浅P阱区域与N型区域共同构成P+P/N阱感光PN结,两个不同浓度P型注入的组合形成一个渐变结,用以降低器件的暗计数;PN结的耗尽区为雪崩倍增的主要发生区,同时重掺杂P+区域也作为光电探测器的阳极接触区;边缘的N阱区域中设置有N阱接触区,为重掺杂的N+区域,作为光电探测器的阴极接触区。

Description

基于标准CMOS工艺的高探测效率低暗计数的SPAD
技术领域
本发明涉及光电检测以及光电传感器领域,尤其涉及一种基于标准CMOS工艺的高探测效率低暗计数的SPAD。
背景技术
单光子探测作为一种极微弱光信号的检测技术,在量子通信、天文测光、医学成像和雷达探测等领域具有广阔的应用前景,鉴于其巨大的科研价值和战略地位,单光子探测成为当前光电检测领域的热点之一。单光子探测器作为探测系统的核心部件,决定着整个单光子探测系统的性能参数,因而设计高探测效率、低暗计数的微型单光子探测器是当前迫切需要解决的关键问题之一。
传统单光子检测系统利用光电倍增管(Photomultiplier Tube,PMT)的二次发射实现倍增放大,但是PMT体积庞大、工作电压和功耗高、价格昂贵、容易损坏,且对磁场敏感,这些缺点限制了它的应用范围。而基于半导体材料制备的雪崩光电二极管(AvalanchePhotodiode,APD)在红外通讯波长、近紫外和可见光波段都有很好的光子检测性能,具有灵敏度高、响应速度快、体积小等优点,且工作电压远低于PMT,因而具有广阔的发展潜力,成为单光子探测的重点研究方向。
光子探测效率和暗计数率是评价单光子雪崩二极管(SPAD)性能的重要指标。暗计数决定了器件能工作在盖革模式的时间,拥有低暗计数率的SPAD能较长时间地处于准备探测状态,这对有效探测随机到达的光子极为关键。为了提高探测效率、降低暗计数率,研究人员对SPAD进行了深入研究。虽然采用专门化的特殊工艺可以制备出高性能的SPAD,但器件工艺成本高,且与标准CMOS工艺不兼容,无法实现单片集成的微型化系统。例如,Lin Qi等人采用特殊的纯硼注入工艺,设计出超低暗计数的SPAD(暗计数低至41Hz),击穿电压仅为14V,但是器件的探测效率仅为10%,响应度也只有0.1A/W。在基于CMOS工艺制备的SPAD方面,吴佳俊等人设计了有效抑制边缘击穿的、非接触式保护环的SPAD结构,但门控模式下的暗计数概率为0.38%。E.Kamrani等人设计出高增益SPAD结构,虽然击穿电压较低(12V),但探测效率仅为15%。
由此可见,为了满足SPAD探测器在单光子探测系统的技术需求,迫切需要采用技术成熟的标准CMOS工艺研制出高探测效率、低暗计数率的SPAD探测器。
发明内容
本发明提供了一种基于标准CMOS工艺的高探测效率低暗计数的SPAD,本发明采用技术成熟的标准CMOS工艺研制出高探测效率、低暗计数率的SPAD探测器,克服了现有SPAD的技术缺点,使SPAD探测器在单光子探测系统得到广泛应用,详见下文描述:
本发明提供了一种基于标准CMOS工艺的高探测效率低暗计数的SPAD。所设计SPAD器件基于华润上华半导体(CSMC)CMOS工艺提供的N埋层和浅P阱制备。P衬底上设置有N埋层,起到隔离作用,掩埋的N型注入具有倒置掺杂分布的特点,掺杂浓度随深度增加而增加,形成虚拟保护环;在N埋层的扩散掺杂区内分别设置N阱区域、P阱区域和重掺杂P+区域,N阱区域作为感光PN结的组成部分;P阱区域用作单光子雪崩二极管的保护环;重掺杂P+区域、和浅P阱区域与N型扩散区域共同构成P+P/N阱感光PN结,两个P型注入的组合形成了一个渐变结,用以降低器件的暗计数;PN结的耗尽区为雪崩倍增的主要发生区,同时重掺杂的P+区域也作为光电探测器的阳极接触区;边缘的N阱区域中设置有N阱接触区,为重掺杂的N+区域,作为光电探测器的阴极接触区。
本发明提出了一种可用于弱光环境探测的、基于标准CMOS工艺的低暗计数SPAD探测器,本发明具有如下优点:
1、无需特殊工艺流程,避免了高成本;与标准CMOS工艺完全兼容,可与CMOS读出电路及信号处理电路单片集成;
2、利用P+P/N阱组成感光PN结,具有较宽的耗尽区,有利于光吸收,提高器件的探测效率,两个P型注入的组合形成了一个渐变结,大大降低器件遂穿暗计数;
3、N埋层可用来实现SPAD与其他电学器件的隔离,降低大规模集成时的电学串扰,同时具有倒置掺杂分布的特点,表面掺杂随深度增加而增加,形成虚拟保护环;
4、采用P阱和虚拟保护环的双重保护环结构,在有效抑制边缘击穿效应的同时,改善了器件边缘的电场分布。
附图说明
图1为单光子雪崩二极管的剖面图;
图2为单光子雪崩二极管的平面图;
图3为单光子雪崩二极管工作时暗电流和光电流变化图;
图4为单光子雪崩二极管工作时暗计数概率变化图;
图5为单光子雪崩二极管工作时光子探测效率变化图。
附图中,各部件代表的列表如下:
图示中1为衬底,衬底1的材料为P型轻掺杂的硅晶圆,作为所设计的雪崩二极管的支撑部分。
图示中2为N埋层,N埋层实现探测器和其他电子器件的相互隔离,同时掩埋的N型注入具有倒置掺杂分布的特点,表面掺杂随深度增加而增加,形成虚拟保护环。
图示中3为N阱区域,N阱采用中等掺杂浓度,(a)区包围N阱,(b)区作为感光PN结组成部分。
图示中4为P阱区域,P阱采用中等掺杂浓度,作为SPAD的保护环。
图示中5为浅P阱区域,P阱采用中等掺杂浓度,作为渐变结的浅掺杂P型区域。
图示中6为重掺杂P+区域,(a)区与上述浅P阱、N阱区共同构成P+P/N阱型感光PN结,其渐变结耗尽区为雪崩倍增的主要发生区,同时重掺杂的P+区也作为光电探测器的阳极接触区;(b)衬底接触区,为重掺杂的P型区域。
图示中7为N阱接触区,为重掺杂的N+区域,该区域也作为光电探测器的阴极接触区。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面对本发明实施方式作进一步地详细描述。
本发明实施例提出了基于标准CMOS工艺的高探测效率、低暗计数单光子雪崩二极管。为使本发明实施例的目的、技术方案和优点更加清楚,下面对本发明实施方式作进一步地详细描述。
实施例1
本发明实施例提出了一种高探测效率、低暗计数且与标准CMOS工艺兼容的单光子雪崩二极管探测器结构,参见图1的剖面图和图2的平面图,详见下文描述:
该探测器主要由重掺杂P+区、浅P阱区与N型扩散区共同构成P+P/N阱构成的感光PN结,两个不同浓度的P型注入形成渐变结,大大降低遂穿的暗计数。N埋层2有倒置掺杂分布的特点,表面掺杂随深度增加而增加,形成虚拟保护环,与P阱保护环构成双重保护环结构,提高器件的可靠性和探测性能。
器件工作时,由于N阱掺杂浓度较低,该器件可以耐受更高的偏压,且具有较宽的耗尽层,提高了光子的吸收效率,增强了探测器的灵敏度。同时N埋层结构也为SPAD与其他电学器件提供隔离,避免相互影响。
实施例2
下面结合具体的实验数据(附图1-5),对实施例1中的方案做进一步地说明,详见下文描述:
图1是本发明实施例所述的基于标准CMOS工艺的低暗计数SPAD光电探测器的结构图,以面积为13×13μm2的探测器为例,本发明实施例所述的光电探测器具体结构如下:
1)图中1部分为探测器的P型衬底。P型衬底1的材料选用轻掺杂的P型硅晶圆。所述P型衬底1作为本发明实施例所述探测器的支撑基底;
2)图中2部分为N埋层区域。由于N埋层2特有的掺杂特点,采用不同结深下的两种掺杂浓度进行计算,浓度分别为4×1016cm-3和1×1016cm-3的N型硅,长度为12μm,结深为2μm。所述N埋层2的主要作用:一是实现电学器件的隔离;二是具有倒置掺杂分布的特点,表面掺杂随深度增加而增加,形成虚拟保护环;
3)图中3部分为N阱。N阱3的材料采用掺杂浓度为1017cm-3的N型硅,(a)区长度为1μm,用于包围N埋层;(b)区长度为6μm,主要作用是感光PN结的组成部分,为主要的光生电荷产生、积累区域;
4)图中4部分为P阱。P阱4的材料采用掺杂浓度约为1017cm-3的N型硅,长度约为0.4μm。P阱4的主要作用是器件的保护环结构,抑制边缘击穿;
5)图中5部分为浅P阱。浅P阱5的材料采用掺杂浓度约为2×1016cm-3的P型硅,长度为6.4μm。所述浅P阱5的主要作用是作为感光PN结的组成部分,与P+区构成P+P/N渐变结,降低器件暗计数;
6)图中6部分(a)为SPAD的阳极区域(P+),采用材料为重掺杂浓度为1019cm-3的P型硅,长度为6μm;(b)部分为P型衬底接触区,长度为0.5μm,采用重掺杂浓度约为1019cm-3的P型硅。器件工作时,所述P型衬底接触区电极接地。
7)图中7部分为SPAD的阴极区域(N+),采用材料为重掺杂浓度为1019cm-3的N型硅,长度约为0.5μm。
该探测器主要利用P+P/N阱组成的PN结耗尽区作为主要感光区域,其对单光子信号的探测过程可以分为两步:
1)SPAD吸收入射光子,并产生初始电子-空穴对;
2)初始电子-空穴对在反偏电压的作用下发生雪崩倍增效应,产生很大的雪崩电流。
图3所示为所设计器件的暗电流及光电流曲线。当反向偏压在15V以下时,暗电流在10-11A左右波动,光电流在10-8A附近。反偏电压在15V时,发生雪崩击穿,电流呈指数倍增。器件击穿电压较低,有利于与CMOS读出电路及信号处理电路单片集成。
采用门控模式下SPAD的物理模型来计算暗计数概率和光子探测效率。门控模式是实现探测器盖革模式的有效方法。门控技术通过极短的开门时间可以有效地抑制后脉冲,从而减小了暗计数。
暗计数的形成分为两步骤:(1)初始暗载流子的形成;(2)雪崩过程触发。假设Nd是倍增区内暗载流子的平均数量,Pa是盖革模式下每一个载流子触发雪崩增益达到Mg的概率。根据Poisson统计学原理,暗计数概率Pd(至少一个暗载流子成功触发雪崩的概率)可以表示为:
Pd=1-exp(-NdPa) (1)
其中,雪崩概率Pa是采用器件仿真软件Silvaco得到的。暗载流子Nd的来源主要分为三部分:
1、在门控脉冲开启时间内注入倍增区的初级暗载流子,这部分载流子可以表示为:
NDM1=IDMτ/q (2)
其中,IDM为初级暗电流,定义为SAPD器件增益为1时的暗电流大小,τ为门控脉冲开启时间长度,q为电子电量。
2、在门控有效脉冲之前产生的暗载流子,这部分载流子可表示为:
NDM2=IDMM0τ*/q (3)
其中,M0为初级载流子穿过倍增区而具有的增益,τ*是有效的渡越时间,τ*=M0/2πGB,GB为器件的带宽增益积。
3、后脉冲效应释放的暗载流子Ntrap,这部分暗载流子与材料中的缺陷有关,依赖于SPAD制造工艺。由于后脉冲随时间呈指数衰减,故选择合适的门控周期可大大降低后脉冲的影响。
当门控脉冲宽度τ=2ns,门控信号频率为100kHz,后脉冲的影响较小,可忽略不计。在忽略后脉冲影响的情况下,一个脉冲周期内的暗计数概率可表示为:
其中,IDM和M0均可通过SPAD的暗电流和光电流曲线计算得到。图4给出了暗计数概率随反偏电压的变化情况。由图可见,随着反偏电压的增加,暗计数概率也逐渐增加,在偏压为17V时,一个门控周期内由暗载流子触发暗计数的概率仅为0.29%。由此可见,本发明实例提出的带有渐变结的SPAD结构可有效降低暗计数产生概率,因而降低暗计数。
光子探测效率是表征SPAD性能的另一重要指标,其定义为SPAD吸收并触发雪崩的光子数和入射光子总数的百分比。在后脉冲影响较小时,探测效率定义为:
PDE=(Pon-Pd)/Pph (5)
其中,Pph=1-e-N0代表光脉冲至少包含一个光子的概率,N0为光脉冲的平均光通量,Pon是由光子或暗载流子触发的总雪崩概率,其表示为:
其中,η是光电探测器的量子效率,由吸收系数和吸收层的厚度决定。
本发明所述探测器的探测效率如图5所示。在过偏压Vex=1.5V时,最高探测效率可达到30.4%,过偏压增至2.5V时,在450nm-600nm波长范围内的探测效率均高于30%,且500nm时的峰值探测效率达到39.8%。随着过偏压的进一步增大,探测效率随之升高,在4V过偏压下,峰值探测效率可达48.6%。
综上所述,本发明实施例提出的SPAD器件结构在暗计数概率和探测效率方面具有明显优势,能满足弱光探测的要求。
本发明实施例对各器件的型号除做特殊说明的以外,其他器件的型号不做限制,只要能完成上述功能的器件均可。
本领域技术人员可以理解附图只是一个优选实施例的示意图,上述本发明实施例序号仅仅为了描述,不代表实施例的优劣。
以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (4)

1.一种基于标准CMOS工艺的高探测效率低暗计数的SPAD,其特征在于,所述SPAD在基于CMOS工艺提供的P衬底上进行制备;
P衬底上设置有N埋层,起到隔离作用,掩埋的N型注入具有倒置掺杂分布的特点,掺杂浓度随深度增加而增加,形成虚拟保护环;
在所述N埋层的扩散掺杂区内分别设置N阱区域、P阱区域和重掺杂P+区域,所述N阱区域作为感光PN结的组成部分;所述P阱区域作为保护环;重掺杂P+区域、和浅P阱区域与N型区域共同构成P+P-/N阱感光PN结,两个不同浓度P型注入的组合形成一个渐变结,用以降低器件的暗计数;
PN结的耗尽区为雪崩倍增的主要发生区,同时重掺杂P+区域也作为光电探测器的阳极接触区;边缘的N阱区域中设置有N阱接触区,为重掺杂的N+区域,作为光电探测器的阴极接触区。
2.根据权利要求1所述的一种基于标准CMOS工艺的高探测效率低暗计数的SPAD,其特征在于,所述P衬底的材料选用轻掺杂的P型硅晶圆。
3.根据权利要求1所述的一种基于标准CMOS工艺的高探测效率低暗计数的SPAD,其特征在于,
当门控脉冲宽度τ=2ns,门控信号频率为100kHz,在忽略后脉冲影响的情况下,一个脉冲周期内的暗计数概率表示为:
其中,IDM和M0均可通过SPAD的暗电流和光电流曲线计算得到,τ为门控脉冲开启时间长度,τ*是有效的渡越时间,q为电子电量。
4.根据权利要求3所述的一种基于标准CMOS工艺的高探测效率低暗计数的SPAD,其特征在于,
Pph=1-e-N0代表光脉冲至少包含一个光子的概率,N0为光脉冲的平均光通量,Pon是由光子或暗载流子触发的总雪崩概率,其表示为:
其中,Pa是盖革模式下每一个载流子触发雪崩增益达到Mg的概率,η是光电探测器的量子效率。
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