CN108475689A - 光电探测器 - Google Patents

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Abstract

一种传感器包括第一基板，第一基板包含至少第一像素。所述第一像素包括：雪崩光电二极管，其将入射光转换为电荷并包括阳极(105)和阴极(101)。所述阴极处于所述第一基板的阱区(103)中。所述第一像素包括将所述阱区与相邻于所述第一像素的至少第二像素隔离的隔离区域(108)。所述第一像素包括位于所述隔离区域与所述阱区之间的空穴累积区域(107a)。所述空穴累积区域电连接至所述阳极。

Description

光电探测器
技术领域
本技术涉及光电探测器，例如，涉及一种适合应用于雪崩光电二极管的光电探测器。
背景技术
雪崩光电二极管(APD)具有盖革模式(Geiger mode)和线性模式，在盖革模式中，雪崩光电二极管在低于击穿电压的偏置电压下工作，而在线性模式中，它在击穿电压附近以稍高的偏置电压工作。盖革模式下的雪崩光电二极管也被称为单光子雪崩光电二极管(SPAD)。
SPAD是一种能够通过如下处理以像素为基础检测单个光子的设备，在该处理中，通过光电转换产生的载流子在以像素为基础设置的高电场PN结区域中被倍增。
在专利文献1中，为了提高SPAD像素的灵敏度，提出了一种用于形成高电场区域的层被嵌入并且被偏压耗尽的技术。在专利文献2中，提出了一种通过具有像素之间的隔离的结构来实现减少由于高电场区域中的光发射而对相邻像素的串扰的技术。
[引用列表]
[专利文献]
[专利文献1]：JP 2015-41746A
[专利文献2]：JP 2013-48278A
发明内容
技术问题
在专利文献1中，在载流子倍增时，像素中的高电场区域中的光发射可能导致光子入射到相邻像素上，从而可能意外地在相邻像素中检测到信号。此外，倍增时的电流可能改变阱电位，从而可能改变相邻像素中的电场，并可能改变SPAD特性。
在专利文献2中，为了减少串扰，在像素之间形成隔离区域。通过使用绝缘膜在像素之间进行物理隔离对于减少串扰是最有效的。但是，众所周知，在绝缘膜与硅之间的界面处会产生暗电流。因此，根据专利文献2，可能会产生暗电流。在界面处产生的暗电流的倍增可能会使DCR(暗计数率)变差。
本技术是考虑到上述情况而作出的。因此，本技术的目的是旨在提供一种能够减少串扰并抑制DCR的APD。
技术方案
根据本技术的一个方面，传感器包括具有至少第一像素的第一基板。第一像素包括雪崩光电二极管以将入射光转换成电荷，还包括阳极和阴极。阴极位于第一基板的阱区中。第一像素包括将阱区与相邻于第一像素的至少第二像素隔离的隔离区域。第一像素包括隔离区域与阱区之间的空穴累积区域。空穴累积区域电连接到阳极。
根据本技术的第二方面，传感器包括具有至少一个像素的基板。至少一个像素包括雪崩光电二极管以将入射光转换成电荷，还包括第一导电类型的阴极和第二导电类型的阳极。阴极位于第一导电类型的阱区中，阳极位于阱区的周边。所述至少一个像素包括阱区周围的第二导电类型的第一材料。第一材料电连接到阳极。所述至少一个像素包括围绕第一材料和阳极的绝缘材料。
根据本技术的第三方面，传感器包括在像素区域中具有至少第一像素的第一基板。第一像素包括雪崩光电二极管以将入射光转换成电荷，还包括第一区域、第二区域和第三区域。第一区域和第三区域是第一导电类型并层叠。第二区域是第二导电类型。第一像素包括将第三区域与至少第二像素隔离的隔离区域，其中，隔离区域贯穿第一基板。第一像素包括位于第三区域与隔离区域之间的第二导电类型的电荷累积区域。电荷累积区域电连接至第二区域。
在本技术的至少一个附加方面中，设置有高电场区域、用于与相邻像素隔离的隔离区域、以及累积隔离区域的侧壁上的电子的电子累积区域，并且电子累积区域与阳极电连接。
本发明的有利效果
根据本技术的方面，能够提供能够减少串扰并抑制DCR的APD。
注意，这里描述的效果不一定是限制性的，而且可以获得在此描述的任何效果。
附图说明
[图1]
图1示出了已应用本技术的APD的第一实施例的构造。
[图2]
图2示出了APD的另一构造。
[图3]
图3是APD的截面图。
[图4]
图4是APD的平面图。
[图5]
图5是APD的平面图。
[图6]
图6是APD的另一构造的截面图。
[图7]
图7是APD的另一构造的截面图。
[图8]
图8是APD的另一构造的截面图。
[图9]
图9是APD的另一构造的截面图。
[图10]
图10是APD的另一构造的截面图。
[图11]
图11是APD的另一构造的截面图。
[图12]
图12是APD的另一构造的截面图。
[图13]
图13是APD的另一构造的截面图。
[图14]
图14是APD的另一构造的截面图。
[图15]
图15是APD的另一构造的截面图。
[图16]
图16是APD的另一构造的平面图。
[图17]
图17是APD的另一构造的平面图。
[图18]
图18包括APD的另一构造的截面图。
[图19]
图19是APD的另一构造的截面图。
[图20]
图20是APD的另一构造的平面图。
[图21]
图21包括APD的另一构造的截面图。
[图22]
图22是APD的另一构造的平面图。
[图23]
图23是APD的另一构造的截面图。
[图24]
图24是APD的另一构造的截面图。
[图25]
图25是APD的另一构造的截面图。
[图26]
图26是用于解释电子运动的图。
[图27]
图27是用于解释电子运动的图。
[图28]
图28包括用于解释阻挡层的位置的图。
[图29]
图29是APD的另一构造的截面图。
[图30]
图30是APD的另一构造的截面图。
[图31]
图31是APD的另一构造的截面图。
[图32]
图32是APD的另一构造的平面图。
[图33]
图33是用于解释n型半导体区域的另一构造的图。
[图34]
图34是用于解释电子运动的图。
[图35]
图35是用于解释像素区域、周边区域和焊盘区域的图。
[图36]
图36是APD的截面图。
[图37]
图37是隔离区域的构造的截面图。
[图38]
图38是隔离区域的另一构造的截面图。
[图39]
图39是隔离区域的另一构造的截面图。
[图40]
图40是隔离区域的另一构造的截面图。
[图41]
图41是隔离区域的另一构造的截面图。
[图42]
图42是隔离区域的另一构造的截面图。
[图43]
图43是隔离区域的另一构造的截面图。
[图44]
图44是隔离区域的另一构造的截面图。
[图45]
图45是隔离区域的另一构造的截面图。
[图46]
图46是隔离区域的另一构造的截面图。
[图47]
图47是隔离区域的另一构造的截面图。
[图48]
图48是隔离区域的另一构造的截面图。
[图49]
图49是隔离区域的另一构造的截面图。
[图50]
图50是隔离区域的另一构造的截面图。
[图51]
图51是周边区域的构造的截面图。
[图52]
图52是用于解释周边区域的构造中的沟槽的形状的平面图。
[图53]
图53是用于解释周边区域的构造中的沟槽的形状的平面图。
[图54]
图54是周边区域的另一构造的截面图。
[图55]
图55是用于解释周边区域的构造中的沟槽的形状的平面图。
[图56]
图56是周边区域的另一构造的截面图。
[图57]
图57是周边区域的另一构造的截面图。
[图58]
图58是周边区域的另一构造的截面图。
[图59]
图59是周边区域的另一构造的截面图。
[图60]
图60是周边区域的另一构造的截面图。
[图61]
图61是用于解释沟槽的形状的图。
[图62]
图62是用于解释沟槽的形状的图。
[图63]
图63是周边区域的另一构造的截面图。
[图64]
图64是示出摄像装置的构造的图。
[图65]
图65是用于解释TOF的图。
[图66]
图66是示出车辆控制系统的一般构造的示例的框图。
[图67]
图67图示了外部信息检测单元和成像部分的布局位置的示例。
具体实施方式
以下将说明实施本技术的方式(以下称为实施例)。
如下所述的本技术适用于光电探测器。此外，由于本技术特别适用于作为光电探测器的雪崩光电二极管(APD)，所以在此将以APD为例进行说明。APD具有以低于其击穿电压的偏压工作的盖革模式和以击穿电压附近稍高的偏压工作的线性模式。盖革模式下的APD也被称为单光子雪崩光电二极管(SPAD)。
SPAD是一种能够通过某种处理在像素基础上检测单个光子的设备，在该处理中，通过光电转换产生的载流子在以像素为基础提供的高电场PN结区域中被倍增。当将本技术应用到APD中的SPAD时，可以获得更好的效果。
<正面照射型像素>
图1示出了正面照射型像素APD的构造。当从图的下侧观察时，像素10具有如下构造，其中，配线层22层叠在APD 21上，并且片上透镜23层叠在配线层22上。稍后将说明APD21的详细构造。
光从片上透镜23侧(在图1中，上侧)入射，并通过配线层22入射到APD 21上。在正面照射型像素APD 10的情况下，电路布置在像素区域外部的区域中，并且该电路布置在同一基板上。
<背面照射型APD>
图2示出了背面照射型像素的构造。当从图的下侧观察时，像素30具有如下构造，其中，APD 21层叠在片上透镜23上，传感器基板41层叠在APD 21上，并且电路基板42层叠在传感器基板41上。
光从片上透镜23侧(在图2中，下侧)入射，并且入射到APD 21上。在背面照射型像素30的情况下，可以采用如图2所示的电路层叠为电路基板42的构造，或者可以采用电路设置在像素区域外部的区域中并设置在同一基板中的构造。
本技术适用于如图1所示的正面照射型像素10和如图2所示的背面照射型像素30。将以背面照射型像素30为例进行下列说明。在以下说明中，仅示出了APD 21，并且图示中省略了片上透镜23。
<第一实施例中的APD的构造>
图3示出了APD 21的第一实施例中的截面构造。如图3所示，APD 21a包括：导电类型为n型(第一导电类型)的n型半导体区域101，以及导电类型为p型(第二导电类型)并且形成在n型半导体区域101下方的p型半导体区域102。n型半导体区域101和p型半导体区域102形成在阱层103中。
阱层103可以是n型导电性的半导体区域，或者可以是p型导电性的半导体区域。此外，例如，阱层103优选为不超过1E14阶的低浓度n型或p型半导体区域，从而阱层103能够被容易地耗尽，并且能够实现增强型PDE。
n型半导体区域101是包括例如Si(硅)且具有高杂质浓度的n型导电性的半导体区域。p型半导体区域102是具有高杂质浓度的p型导电性的半导体区域。p型半导体区域102在与n型半导体区域101的界面处构成pn结。p型半导体区域102具有倍增区域，在该倍增区域中，通过待检测的光的入射而产生的载流子进行雪崩倍增。p型半导体区域102优选地处于耗尽状态，从而可以实现增强的PDE。
n型半导体区域101用作阴极，并且通过接触件104连接到电路。在n型半导体区域101与隔离区域108之间，与阴极相对的阳极105形成在与n型半导体区域101相同的层中。阳极105通过接触件106连接到电路。
形成有用于将APD 21a彼此隔离的隔离区域108，并且在隔离区域108与阱层103之间形成有空穴累积区域107a。空穴累积区域107a在与阳极105电连接的状态下形成在阳极105的下侧。此外，空穴累积区域107a形成在阱层103与隔离区域108之间。此外，空穴累积区域107a还形成在阱层103的下方(APD 21a的背面)。
空穴累积区域107a形成在不同材料接触的位置处。在图3所示的示例中，隔离区域108例如包括与阱层103不同的材料的氧化硅膜。因此，空穴累积区域107a被形成用于抑制在界面处产生的暗电流。
此外，在将APD 21a应用于背面照射型的情况下，例如如图2所示，片上透镜23层叠在阱层103的下侧上(与形成有n型半导体区域101的一侧相反的一侧)，并且，在这种情况下，空穴累积区域107a也形成在与形成有片上透镜23的一侧的阱层103的界面处。
而且，在将APD 21a应用于正面照射型像素的情况下，例如如图1所示，硅基板存在于阱层103的下侧(与形成有n型半导体区域101的一侧相反的一侧)，并且，因此，可以采用其中未形成空穴累积区域107a的构造。当然，即使在将APD 21a应用于正面照射型像素的情况下，空穴累积区域107a也可以形成在阱层103的下侧。
换句话说，空穴累积区域107a可以形成在阱层103的上表面(形成有n型半导体区域101的表面)之外的其他表面上。可替代地，空穴累积区域107a可以形成在阱层103的上表面和下表面之外的其他表面上。
空穴累积区域107a可以形成为p型半导体区域。
隔离区域108形成在APD 21a之间，以隔离每个APD 21a。具体地，隔离区域108形成为使得倍增区域与APD 21a一一对应地形成。如图4所示，隔离区域108形成为二维网格图案，以完全包围每个倍增区域(APD 21a)的周边。如图3所示，隔离区域108形成为沿着层叠方向从阱层103的上表面侧贯穿到下表面侧。注意，可以采用除了隔离区域108完全从阱层103的上表面侧贯穿到下表面侧的构造之外的其他构造，例如，可以采用隔离区域108只贯穿阱层103的一部分并插入到基板的中间部分的构造。
图4是从上表面侧(图3中的上侧，即，n型半导体区域101侧)观察的APD 21a的平面图。在图4中，示出了布置有4个(2×2)APD 21a-1～21a-4的示例。
如上所述，APD 21a通过以网格图案形成的隔离区域108而彼此隔离。阳极105形成在隔离区域108的内部。阱层103形成在阳极105与n型半导体区域101之间。n型半导体区域101形成在APD 21a的中央区域中。
尽管从上表面侧观察时没有看到空穴累积区域107a，但是空穴累积区域107a形成在隔离区域108的内部。换句话说，空穴累积区域107a形成在与阳极105的区域大致相同的区域中。
虽然图4中示出了n型半导体区域101形成为四边形的示例，但是，如图5所示，n型半导体区域101也可以形成为圆形。
在n型半导体区域101形成为如图4所示的四边形的情况下，可以确保倍增区域(n型半导体区域101)的面积大，从而能够提高称为PDE(光子检测效率)的检测效率。
在n型半导体区域101形成为如图5所示的圆形的情况下，可以抑制边缘部分处的电场集中，从而能够减少意外的边缘击穿。
尽管以下将以n型半导体区域101形成为如图4所示的四边形的情况为例进行说明，但是以下说明也适用于n型半导体区域101形成为如图5所示的圆形的情况。
因此，通过在界面处形成的空穴累积区域107a，可以捕捉在界面处产生的电子，并且可以减小DCR(暗计数率)。此外，尽管在此说明空穴累积区域107a，并且以累积空穴并捕获电子的情况为例进行说明，但是可以采用累积电子并捕获空穴的构造，如将作为第十实施例所述的APD 21j(图23)所示。在捕获空穴的情况下，也能够减小DCR。
此外，通过设置的隔离区域108和空穴累积区域107a，能够减少电串扰和光学串扰。而且，通过在侧表面上设置的空穴累积区域107a，可以产生横向电场，能够更容易地将载流子收集到高电场区域中，并且能够增强PDE。
空穴累积区域107a能够通过离子注入、固相扩散或固定电荷膜的感应等形成。
<第二实施例中的APD的构造>
图6示出了APD 21的第二实施例中的截面构造。在图6所示的APD 21b中，与图3所示的APD 21a相同的部分由与以上使用的相同的附图标记表示，并省略对它们的说明。
图6所示的APD 21b与图3所示的APD 21a的不同在于形成有空穴累积区域107的区域的大小。图6所示的APD 21b的空穴累积区域107b仅形成在形成有隔离区域108的部位的一部分处。
如图6所示，空穴累积区域107b形成在隔离区域108的侧壁的至少一部分的区域中。此外，因此形成的空穴累积区域107b形成为与阳极105电连接的状态。
当从上表面侧观察图6所示的APD 21b，它看起来与图4或图5所示的一样。而且，同样在APD 21b中，类似在APD 21a(图3)中一样，空穴累积区域107b形成在阳极105的下方。类似以连续包围阱层103的方式形成在隔离区域108内侧的阳极105一样，空穴累积区域107b也以连续包围阱层103的方式形成在隔离区域108的内侧。
而且，在空穴累积区域107以这种方式形成的情况下，在高电场区域附近形成的空穴累积区域107b能够确保能够防止从高电场区域附近的部分产生暗电流，并且能够抑制DCR。
而且，在APD 21b中，像图3所示的APD 21a一样，可以预期以下这些效果，诸如减少串扰、载流子容易被收集到高电场区域中、以及能够增强PDE。
此外，在空穴累积区域107b通过离子注入而形成的情况下，可以减少所需的离子注入步骤的数量。例如，在空穴累积区域107a形成为延伸到硅基板的深度部分的情况下(如在图3所示的APD 21a中那样)，应多次(例如，n次)进行离子注入。另一方面，在空穴累积区域107b形成在硅基板的一部分中的情况下(如在图6所示的APD 21b中那样)，进行少于n次的离子注入次数就足够了；因此，能够减少所需离子注入步骤的次数，并且能够降低工艺成本。
根据第二实施例中的APD 21b，能够很好地平衡DCR和工艺成本。
<第三实施例中的APD的构造>
图7示出了APD 21的第三实施例中的截面构造。在图7所示的APD 21c中，使用与以上使用的相同的附图标记表示与图3所示的APD 21a的部分相同的部分，并省略对它们的说明。
图7所示的APD 21c与图3所示的APD 21a的不同之处在于，形成有产生空穴累积区域107的固定电荷膜。固定电荷膜151形成在隔离区域108内侧的侧表面，与图3所示的APD21a的空穴累积区域107a不同。此外，在图7所示的示例中，固定电荷膜151也形成在APD 21c的背面侧。
注意，与图3所示的APD 21a的空穴累积区域107a一样，固定电荷膜151也可以不形成在APD 21c的背面侧。换句话说，固定电荷膜151可以仅形成在隔离区域108内侧的侧表面处。
此外，与图6(第二实施例)中一样，固定电荷膜151可以形成在隔离区域108的局部。
固定电荷膜151是负固定电荷膜。在固定电荷膜151的内侧，由于固定电荷膜151的空穴诱导而形成空穴累积区域107c。由于由此形成空穴累积区域107c，因此，与第一和第二实施例中一样，可以获得以下效果，例如，减小DCR、减少串扰、由于横向电场的形成而使载流子容易被收集到高电场区域中、以及能够增强PDE。
此外，通过在硅的深度部分的范围内多次进行离子注入而不需要形成空穴累积区域107c；因此，可以减少所需的离子注入步骤的数量。
如图8所示，第一实施例(图3)和第三实施例(图7)可以相互结合。具体地，可以采用如下构造，其中，固定电荷膜151形成在隔离区域108内侧的侧表面，并且空穴累积区域107c’(附上逗号是为了区别于由固定电荷膜151形成的空穴累积区域107c)形成在固定电荷膜151的侧表面。
而且，可以采用如下构造，其中，固定电荷膜151和空穴累积区域107c’也形成在APD 21c的背面侧，或者其中，它们不形成在APD 21c的背面侧。
当从上表面侧观察图7或图8所示的APD 21c时，它看起来如图4或图5所示的那样。此外，与在APD 21a(图3)中一样，同样在APD 21c中，固定电荷膜151(空穴累积区域107c、空穴累积区域107c’)形成在阳极105的下方。而且，与形成在隔离区域108的侧壁处从而连续地包围阱层103的阳极105一样，固定电荷膜151(空穴累积区域107c、空穴累积区域107c’)也形成在隔离区域108的侧壁处从而连续地包围阱层103。
根据图8所示的构造，形成有空穴累积区域107c和由于固定电荷膜151而导致的空穴累积区域107c’。因此，可以更可靠地减小暗电流，并且可以实现对DCR的进一步减小。
<第四实施例中的APD的构造>
图9示出了APD 21的第四实施例中的截面构造。在图9所示的APD 21d中，使用与以上相同的附图标记表示与图3所示的APD 21a相同的部分，并省略对它们的说明。
图9所示的APD 21d与图3所示的APD 21a的不同之处在于，在隔离区域108中形成有金属膜171。
图10是从上表面侧(图3中的上侧，或者n型半导体区域101侧)观察的APD 21d的平面图，其示出了布置有4个(2×2)APD 21d-1～21d-4的示例。
与第一实施例到第三实施例一样，隔离区域108形成在多个APD 21d之间，以隔离每个APD 21d。如图10所示，隔离区域108形成为二维网格图案以完全包围每个APD 21d的外围。
此外，金属膜171形成在隔离区域108的中央部分。与隔离区域108一样，金属膜171形成在APDs 21d之间，形成在用于隔离每个APD 21d的位置处，还形成为二维网格图案以完全包围每个APD 21d的外围。
如图9所示，隔离区域108和金属膜171形成为在层叠方向上从阱层103的上表面侧贯穿到下表面侧。
尽管在参照图9和图10说明APD 21d时已经采用了第一实施例中的示例(即，金属膜171形成在参照图3所述的APD 21a中的示例)，但是还可以采用如下构造，其中，金属膜171形成在第二实施例中参照图6所述的APD 21b中。
此外，可以采用如下构造，其中，金属膜171形成在第三实施例中参照图7或8所述的APD 21c(APD 21c’)中。
通过在APD 21d之间形成的隔离区域108和金属膜171，能够减少来自相邻APD 21d的影响。例如，由于APD 21d内部的发光而引起的串扰可以进一步减少。
可以采用如下构造，如图9所示，其中，金属膜171’形成在隔离区域108的内部，并且空穴累积区域107d形成在隔离区域108的侧壁。可替代地，可以采用如下构造，如图11所示，其中，金属膜171形成在隔离区域108的内部，但是空穴累积区域107d不形成在侧表面。
如图11所示，金属膜171’形成在隔离区域108的一侧的侧表面，并在金属膜171’上施加电压。通过施加在金属膜171’上的电压，空穴累积区域107d’(图11中未示出)形成在金属膜171’附近。
另外，在施加电压到金属膜171’上以在金属膜171’附近形成空穴累积区域107d’(未示出)的这种构造的情况下，实现了能够捕获在阱层103与隔离区域108之间的界面处生成的电子的构造，从而能够减少界面处产生的暗电流。
在图9所示的APD 21d中，同样，能够在金属膜171上施加电压，从而在金属膜171附近形成空穴累积区域107d’。在通过离子注入而形成的空穴累积区域107d和通过金属膜171而形成的空穴累积区域107d’相互结合的情况下，能够进一步减小DCR。
此外，虽然没有示出，但是如第三实施例中那样形成固定电荷膜151，并且通过固定电荷膜151形成的空穴累积区域107c和金属膜171(由其形成的空穴累积区域107d’)彼此结合，能够进一步减小DCR。
<第五实施例中的APD的构造>
图12示出了APD 21的第五实施例中的截面构造。在图12所示的APD 21e中，用与以上使用的相同的附图标记表示与图3所示的APD 21a相同的部分，并省略对它们的说明。
图12所示的APD 21e与图3所示的APD 21a的不同之处在于，阱层103e被构造成厚度(深度)更大。
通过施加偏压将阱层103e(硅基板)的深度区域从背面耗尽到高电场区域。随着硅膜厚度增大，近红外光等长波长下的量子效率得到提高。然而，由于通过光电转换产生载流子的位置变得远离高电场区域，所以PDE降低。因此，应该在平衡特性的同时设定硅膜厚度。
与在第一实施例(图3)中一样，即使在硅膜厚度增大的情况下，空穴累积区域107a也可以以包围阱层103的方式形成。
然而，如第二实施例中所述，为了形成延伸至硅基板的深度部分的空穴累积区域107a，可能需要进行多次离子注入，这导致步骤的数量增多。此外，离子注入的加速能量在工艺基础上是有限的，因此，难以形成延伸至具有较大硅膜厚度的硅基板的深度部分的空穴累积区域107a。
鉴于此，在硅基板厚的情况下，可以采用如下构造，其中，空穴累积区域107a形成在阱层103中形成有n型半导体区域101的部分附近，并且其中，与第二实施例(图6)一样，空穴累积区域107a未形成在硅基板的深度部分中。
然而，在硅基板的深度部分中，如果没有设置用于减小DCR的结构，就不可能减小DCR。因此，在硅基板的深度部分也设置减小DCR的结构。与第三实施例(图7)一样，形成固定电荷膜151作为这种结构的示例。
此外，为了减少相邻APD 21e的影响，与第四实施例(图9)一样，在隔离区域108中形成金属膜171。
图12所示的APD 21e示出了其中硅膜厚度大并且将第二实施例至第四实施例组合在一起的示例。具体地，图12所示的APD 21e具有如下构造，其中，金属膜171e形成在隔离区域108中，并且固定电荷膜151e形成在阱层103e侧的侧表面。此外，空穴累积区域107e形成在固定电荷膜151e的阱层103e侧的侧表面的一部分。
而且，固定电荷膜151e也形成在APD 21e的背面侧。注意，可以采用固定电荷膜151e不形成在APD 21e的背面侧的构造。
因此，在APD 21e的硅膜厚度大的情况下，在形成n型半导体区域101的高电场区域侧上形成空穴累积区域107e和固定电荷膜151e的结构给出了其中能够捕获在阱层103e与隔离区域108之间的界面处产生的电子的构造，从而能够减小界面处产生的暗电流。
此外，在APD 21e的硅膜厚度大的情况下，其中固定电荷膜151e形成在APD 21e的深度部分(在背面侧上)中的结构给出了如下构造，其中，形成有由固定电荷膜151e引起的空穴累积区域107(未示出)，并且能够捕获在阱层103e与隔离区域108之间的界面处产生的电子，从而，能够减小界面处产生的暗电流。
此外，可以在金属膜171e上施加电压，使得由于金属膜171e而形成空穴累积区域107e’。在这种情况下，由于金属膜171e，电子也可以被捕获在空穴累积区域107e’中，从而能够进一步减小暗电流。
采用如图12所示的构造，在具有较大的硅膜厚度的APD 21e的整个部分中，能够减小暗电流并且能够减小DCR。而且，与第一实施例至第四实施例一样，可以获得如下效果，例如，可以减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中的效果，以及增强PDE的效果。
当从上表面侧(形成n型半导体区域101的一侧)观察图12所示的APD 21e时，如图10所示，APD 21e呈现为具有形成在隔离区域108的大致中央部分处的金属膜171e。
如图13所示，可以采用通过从图12所示的APD 21e中去除空穴累积区域107e而获得的构造。在图13所示的APD 21e’中，金属膜171e形成在隔离区域108中，并且固定电荷膜151e形成在阱层103e侧上。
在这种构造中，同样，由于固定电荷膜151e而形成空穴累积区域107e”，从而可以获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中，以及可以增强PDE。当然，通过离子注入而形成的空穴累积区域107e可以与空穴累积区域107e”结合，从而可以进一步减小DCR。
此外，利用施加在金属膜171e的电压，可以形成空穴累积区域107e”，从而能够获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中的效果，以及能够增强PDE的效果。
如图14所示，可以采用通过从图12所示的APD 21e中去除固定电荷膜151e而获得的构造。在图14所示的APD 21e”中，金属膜171e形成在隔离区域108中，并且空穴累积区域107e形成在阱层103e的侧壁处。
在这种构造的情况下，同样，由于形成了空穴累积区域107e，因此可以获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中的效果，以及可以增强PDE的效果。
此外，对金属层171e施加电压形成了空穴累积区域(通过向金属层171e施加电压而形成的空穴累积区域未在图14中示出)，从而可以获得如下效果，例如，减小DCR，减少串扰，容易将载流子收集到高电场区域中的效果，以及能够增强PDE的效果。
<第六实施例中的APD的构造>
图15示出了APD 21的第六实施例中的截面构造。在图15所示的APD 21f中，用与以上使用的相同的附图标记表示与图3所示的APD 21a相同的部分，并省略对它们的说明。
图15所示的APD 21f与图3所示的APD 21a的不同之处在于，n型半导体区域101的形状以及形成n型半导体区域101的位置。在图15所示的APD 21f的n型半导体区域101f中，除了与接触件104连接的部分之外的其他部分被嵌入阱层103中。在图15所示的示例中，n型半导体区域101形成为在大致中央部分处具有突出部分。
在图15所示的APD 21f中，进行电接触的高浓度扩散层(在这种情况下，用作阴极的n型半导体区域101)与具有不同电位的相反导电型的高浓度扩散层(在这种情况下，阳极105)分开形成。
参照图15，n型半导体区域101f形成有突出部分(以下称为突出部分101f)，并且完全包含突出部分101f的n型半导体区域101f形成在与阳极105分离的位置处。
当从上表面侧(n型半导体区域101f侧)观察APD 21f时，如图16所示。图16中示出了布置有4个(2×2)APD 21f-1～21f-4的示例。当从上面观察一个APD 21f时，与接触件104连接的n型半导体区域101f的突出部分101f设置在n型半导体区域101f的中央区域中，并且阳极105形成在与突出部分101f分离的位置处，以包围突出部分101f。
在n型半导体区域101f与阳极105之间，n型半导体区域101可以形成为露出的状态，或者可以被相反导电型的半导体区域191覆盖，如图15所示。例如，相反导电型的半导体区域191可以是p型半导体区域191。而且，例如像空穴累积区域107f一样，相反导电型的半导体区域191也可以是通过离子注入而形成的一层。
以此方式，在构成高电场区域的区域中，在硅基板中形成除了与用作阴极的配线连接的部分之外的其他部分，并且在与用作阴极的配线连接的部分(突出部分101f)与阳极105之间的区域中，在硅基板的表面上形成半导体区域191(空穴累积区域)。
因此，减小了与接触件104连接的高浓度杂质区域(在这种情况下，与接触件104连接的n型半导体区域101f)的面积，从而能够降低DCR。而且，在这种情况下，形成阴极的n型半导体区域101f的形状被设定为具有如图15所示的突出部分的形状，由于高电场区域本身的面积不会减小，从而能够维持PDE。
此外，与第一实施例至第五实施例一样，可以获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中，以及能够增强PDE。
而且，虽然这里已经说明了将第六实施例应用于第一实施例(图3)的示例，但是也可以将第六实施例(具体地，形成具有突出部分的n型半导体区域101并且基板表面被相反导电型的半导体区域191覆盖的构造)应用于第二实施例至第五实施例。
<第七实施例中的APD的构造>
图17示出了APD 21的第七实施例中的平面图构造。在图17所示的APD 21g中，用与以上使用的相同的附图标记表示与图4所示的APD 21a相同的部分，并省略对它们的说明。
图17所示的APD 21g与图4所示的APD 21a的不同之处在于，减小了阳极105g的面积。
图17是在从上表面侧(n型半导体区域101侧)观察APD 21g的情况下APD 21g的平面图，并且示出了布置有4个(2×2)APD 21g-1～21g-4的示例。参照APD 21g-1，例如，APD21g-1的阳极105g仅形成在与隔离区域108相邻的四个角部处。
在图17所示的APD 21g中，图18的A中示出了沿着线A-A’截取的截面图，而图18的B中示出了沿着线B-B’截取的截面图。图18的A示出了未形成阳极105g的部分的截面，而图18的B示出了形成阳极105g的部分的截面。
如图18的A所示，存在未形成阳极105g的部分，并且如图18的B所示，存在形成阳极105g的部分。因此，阳极105g形成在隔离区域108的内周的一部分处。因此，可以减小进行电接触的高浓度扩散层的面积(在这种情况下，与接触件106连接的阳极105g的面积)，并且该高浓度扩散层可以与具有另一电位的相反导电型的高浓度扩散层(在这种情况下，构成与接触件104连接的阴极的n型半导体区域101)分离。
采用这种构造，能够减少损伤缺陷，实现电场驰豫，并且能够减小DCR。
此外，由于形成空穴累积区域107，因此像第一实施例至第六实施例一样，可以获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中，以及可以增强PDE。
注意，虽然在此处的说明中已经示出了其中APD 21g的阳极105g仅形成在隔离区域108内部的四个角部的每一个角部处的示例，但是阳极105g也可以形成在除了四个角部之外的其他区域中，例如，仅在隔离区域108的内周边的一部分处，例如仅在隔离区域108内的边缘(侧)处。
虽然这里已经示出了将第七实施例应用于第一实施例(图3)的示例，但是也可以将第七实施例(具体地，阳极105g仅形成在隔离区域108的内周的一部分处的构造)应用于第二实施例至第六实施例。
<第八实施例中的APD的构造>
图19示出了APD 21的第八实施例中的截面构造。在图19所示的APD 21h中，用与以上使用的相同的附图标记表示与图3所示的APD 21a相同的部分，并省略对它们的说明。
图19所示的APD 21h与图3所示的APD 21a的不同之处在于n型半导体区域101h的形状。在图19所示的APD 21h的n型半导体区域101h中，除了与接触件104h连接的部分以外的其他部分被嵌入阱层103中。在图19所示的示例中，n型半导体区域101形成为具有突出部分。
注意，当突出部分形成在图19中的n型半导体区域101h的左侧和右侧上时，由于图19是APD 21a的截面图，因此，如图20所示，突出部分连续形成以形成为平面图中的环。
此外，n型半导体区域101h与用于与形成在硅表面处的层202连接的p型半导体区域201一起形成在其中央部分。p型半导体区域201和层202被设定为与阳极105的电位不同的相同电位。
例如，层202可以设置为与地(GND)或阴极相同的电位。此外，通过被构造成与地(GND)或阴极相同的电位，层202也用作空穴累积区域。
这样，空穴累积区域(层202)就形成在硅基板的表面除了阴极之外的区域中(除了n型半导体区域101h的突出部分101h)，并且构成高电场区域的阴极被嵌入硅的内部。
例如，像第六实施例中的图15所示的APD 21f一样，在构成高电场区域的区域中，除了与阴极的接触件连接的部分之外的其他部分被嵌入硅基板中。此外，在与用于阴极的配线连接的部分(突出部分101h)之间的区域(由突出部分101h包围的区域)中，层202在n型半导体区域101h的大致中心区域形成在硅基板的表面处。此外，在层202上施加电压(与GND或阴极相同的电位)，从而使层202起到空穴累积区域的作用。
通过这种构造，能够减少由于硅表面处产生的暗电流的流入和高电场区域的形成而引起的损伤量，并且能够抑制DCR。而且在将膜202设为与阴极相同的电位的情况下，电路构造可以简化而不增加电压系统。
在第八实施例中的APD 21h中，同样，与第一实施例至第七实施例一样，可以获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中，以及可以增强PDE。
此外，虽然这里已经示出了将第八实施例应用于第一实施例(图3)的示例，但是也可以将第八实施例(具体地，形成具有突出部分的n型半导体区域101并且被突出部分包围的区域被相反导电型的层202覆盖的构造)应用于第二实施例至第七实施例。
<第九实施例中的APD的构造>
图21的A和21的B示出了APD 21的第九实施例中的截面构造。在图21的A和21的B所示的APD 21i中，用与以上使用的相同的附图标记表示与图3所示的APD 21a相同的部分，并省略对它们的说明。
图21的A所示的APD 21i的结构与图19所示的APD 21h的结构相同。虽然第九实施例中的APD 21i的截面构造与图19所示的APD 21h的截面构造相同，但是如图21的B所示，另一截面中的构造与图19所示的APD 21h的截面构造不同。
虽然以上第八实施例中的APD 21h已经是其中n型半导体区域101h的突出部分101h连续形成(形成为预定形状，例如，四边形)的示例，但是第九实施例中的APD 21i具有其中n型半导体区域101i的突出部分101i不连续地形成的构造。
图22是APD 21i的平面图。例如，参照图22所示的APD 21i-1，n型半导体区域101i的突出部分101i仅形成在阳极105内的一部分处。在图22所示的示例中，突出部分101i形成四部分。四个部分的突出部分101i分别形成在n型半导体区域101i的边缘(侧边)的大致中间部分。
注意，在此，以n型半导体区域101i的突出部分101i分别形成在n型半导体区域101i的边缘(侧边)的大致中间部分的情况为例，突出部分101i可以分别形成在n型半导体区域101i的部分处，具体地，在除了边缘(侧边)的中央部分以外的区域中，例如，在n型半导体区域101i的角部中。
在具有图22所示的构造的APD 21i中，沿着线A-A’截取的截面图如图21A所示，并且沿着线B-B’截取的截面图如图21B所示。
像第八实施例中的APD 21h一样，第九实施例中的APD 21i具有如下构造，其中，空穴累积区域(层202)形成在除了硅基板表面的阴极区域之外(在这种情况下，除了n型半导体区域101i的突出部分101i之外)的区域中，并且构成高电场区域的阴极被嵌入硅的内部。
通过这种构造，可以减少由于在硅表面处产生的暗电流的流入和高电场区域的形成而引起的损伤量，还可以减小DCR。而且，在层202被设为与阴极相同的电位的情况下，电路构造可以简化而不增加电压系统。
此外，在第九实施例中的APD 21i中，突出部分101i的部分小于第八实施例中的APD 21h的突出部分101h的部分，从而可以进一步减少损伤缺陷，实现更多的电场驰豫，还可以进一步减小DCR。
在第九实施例中的APD 21i中，同样，像第一实施例至第八实施例一样，可以获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中，以及可以增强PDE。
而且，虽然这里已经示出了将第九实施例应用于第一实施例(图3)的示例，但是还可以将第九实施例(即，具体地，形成具有突出部分的n型半导体区域101，由突出部分包围的区域被相反导电型的层202覆盖的构造，或者层202的电位保持在预定电位的构造)应用于第二实施例至第七实施例。
<第十实施例中的APD的构造>
图23示出了APD 21的第十实施例中的截面构造。虽然图23所示的APD 21j的极性与第一实施例至第九实施例中的APD 21的极性不同，但是其构造相同。
虽然图23所示的APD 21j的构造与图3所示的第一实施例中的APD 21a的构造相同，但是其极性不同。
图23所示的APD 21j包括p型导电性的p型半导体区域101j和在p型半导体区域101j下方形成的并且导电性为n型的n型半导体区域102j。p型半导体区域101j和n型半导体区域102j形成在阱层103j中。
阱层103j可以是n型导电性的半导体区域，或者可以是p型导电性的半导体区域。
p型半导体区域101j充当阳极，并且通过接触件104连接到电路。在与p型半导体区域101j相同的层中，与阳极相对的阴极105j形成在p型半导体区域101j与隔离区域108之间。阴极105j通过接触件106连接到电路。
在隔离区域108与阱层103j之间形成作为n型半导体区域的电子累积区域107j。电子累积区域107j形成在阴极105j的下侧，并且形成为与阴极105j电连接的状态。此外，电子累积区域107j形成在阱层103j与隔离区域108之间，并且位于阱层103j的下侧(APD 21j的后表面侧)。
在极性相反的APD 21j的情况下，空穴被俘获在电子累积区域107j中。同样，与电子被俘获的情况一样，在空穴被俘获的情况下，也可以减小DCR。
对于极性如此反转的APD 21j，也可以应用于第一至第九实施例。对应用于第一至第九实施例以及极性颠倒的情况下的说明类似于上述情况下的说明，因此，这里省略其详细说明。
图23所示的APD 21j是将图3所示的第一实施例中的APD 21a的极性反转的示例。APD 21j的p型半导体区域101j可以在平面图布局中形成为四边形，类似于图4的n型半导体区域，或者可以在平面图布局中形成为圆形，类似于图5的n型半导体区域101。
此外，图23所示的APD 21j的电子累积区域107j可以不形成到硅基板的深度部分，而可以在p型半导体区域101j侧仅形成在隔离区域108内侧的一部分处，类似于第二实施例中的n型半导体区域101(图6)。
而且，类似于第三实施例中所示的APD 21c(图7和8)，APD 21j可以形成有固定电荷膜151j，如图24所示。在具有相反极性的APD 21j中，固定电荷膜151j是正的固定电荷膜。
此外，类似于第四实施例中所示的APD 21d(图9)，APD 21j可以在隔离区域108中形成有金属膜171，虽然没有示出。而且，通过形成金属膜171并在金属膜171上施加电压，也可以形成电子累积层。
而且，类似于第五实施例中所示的APD 21e(图12)，尽管没有示出，但是APD 21j可以具有如下构造，其中，阱层103j较深，并且电子累积区域107j和固定电荷膜151j彼此组合。此外，金属膜171可以与此结合。此外，电子累积区域107j和金属膜171可以彼此结合。
此外，类似于第六实施例中所示的APD 21f(图15)，尽管没有示出，但是APD 21j可以具有如下构造，其中，p型半导体区域101j形成为在大致中央区域具有突出部分，并且，只有与p型半导体区域101j的接触件104连接的区域露出硅基板的表面。
而且，类似于第七实施例中所示的APD 21g(图17)，尽管没有示出，但是APD 21j可以具有如下构造，其中，减少形成阴极105j的区域(仅在隔离区域108内的一部分处形成阴极105j的构造)。
此外，类似于第八实施例中所示的APD 21h(图19)，尽管没有示出，但是APD 21j可以具有如下构造，其中，p型半导体区域101j形成为具有靠近端部的突出部分，只有与p型半导体区域101j的接触件104连接的区域露出硅基板的表面，并且层202j形成在中心区域。在这种情况下，膜202j被设置为与地(GND)或阳极相同的电位。
而且，类似于第九实施例中所示的APD 21i(图21的A和B)，尽管没有示出，但是APD21j可以具有如下构造，其中，p型半导体区域101j形成为具有突出部分，只有与p型半导体区域101j的接触件104连接的区域露出硅基板的表面，突出部分不连续形成，并且层202j形成在中心区域。在这种情况下，层202j被设置为与地(GND)或阳极相同的电位。
这样，第一至第九实施例也可以应用于极性颠倒的APD 21。在这种情况下，类似于第一至第九实施例，可以获得如下效果，例如，减小DCR，减少串扰，由于形成了横向电场而容易将载流子收集到高电场区域中，以及可以增强PDE。
<第十一实施例中的APD的构造>
图25示出了APD 21的第十一实施例中的截面构造。虽然图25所示的APD 21k的基本构造与第一至第十实施例中的APD 21相同，但是其与这些APD 21的不同之处在于，能够防止(或者可替代地，减轻)边缘击穿，而不会导致PDE降低或暗信号增加。
虽然这里将以下列情况为例进行说明，即在将能够防止(或者可替代地，减轻)边缘击穿而不会导致PDE降低或暗信号增加的构造应用于图3所示的第一实施例中的APD 21a的情况下，但是该构造也适用于第二至第十实施例。
在图25所示的APD 21k的构造中，在空穴累积区域107k的侧壁的阱层103侧形成阻挡层301。阻挡层301被设置用来阻挡可能不通过倍增区域而到达n型半导体区域101的电子。这里，将说明不通过倍增区域而到达n型半导体区域101的电子。
例如，将再次参照图3所示的APD 21a进行说明。在图3所示的APD 21a中，为了防止(或者可替代地，减轻)边缘击穿，构成倍增区域的p型半导体区域102被形成为比n型半导体区域101小。采用这种构造，能够防止(或者可替代地，减轻)边缘击穿，但是PDE可能变差。
图26以放大的形式示出了图3所示的APD 21a的倍增区域的边缘部分。p型半导体区域102被形成为比n型半导体区域101小，从而可以抑制边缘击穿的产生。当p型半导体区域102形成为比n型半导体区域101小时，在倍增区域的边缘附近沿图中箭头所示的方向形成电场。由于传导电子331沿着电场的方向移动，所以传导电子331不会朝向倍增区域移动，而是通过倍增区域的边缘(通过p型半导体区域102的外侧)到达阴极(n型半导体区域101)。
以这种方式到达n型半导体区域101的传导电子331不会倍增，因为他们不通过倍增区域，从而在阴极无法检测到信号。如果存在未被检测到的这种传导电子331，则PDE会降低。
鉴于此，如图25所示，设置阻挡层301用于减少不通过倍增区域而到达n型半导体区域101的传导电子331的数量。在这样设置阻挡层301的情况下，将会使传导电子331通过倍增区域。这将参照图27进行说明。
图27以放大的形式示出了图25所示的APD 21k的倍增区域的边缘部分。在倍增区域的边缘附近，沿图中箭头所示的方向(即，朝向APD 21k的中心方向)形成电场。
由于传导电子331沿着电场的方向移动，所以传导电子331朝向APD 21k的中心移动，因此，朝向p型半导体区域102，从而朝向倍增区域移动。因此，传导电子331通过倍增区域到达阴极(n型半导体区域101)。
因此，通过设置阻挡层301，形成了势垒，由此，使得即使那些在不存在阻挡层301的情况下不会到达倍增区域的传导电子331也能够到达倍增区域，从而能够防止(或者可替代地，减轻)PDE降低。此外，在构成倍增区域的p型半导体区域102形成为比n型半导体区域101小的情况下，也能够防止(或者可替代地，减轻)边缘击穿。
在图25所示的APD 21k中，阻挡层301在空穴累积区域107k的阱层103侧的侧壁上形成为突出形状。与空穴累积区域107k相同，阻挡层301可以形成为p型半导体区域。
如图28的A所示，阻挡层301可以形成在与p型半导体区域102基本相同的层中。此外，如图28的B所示，阻挡层301可以形成在比p型半导体区域102更靠近图下侧的位置，换句话说，在从入射面(图中的下表面)侧观察时，比p型半导体区域102更靠近入射面侧的位置。在图28的B中，阻挡层301的上边缘与p型半导体区域102的下边缘间隔有距离B。
因此，当以p型半导体区域102作为参照时，将阻挡层301设置在从与p型半导体区域102相同的位置到与p型半导体区域102稍微隔开(间隔距离B的位置)的范围内。
注意，当距离B扩大时，即当阻挡层301与p型半导体区域102间隔大时，传导电子331可以绕过阻挡层301到达n型半导体区域101，这可能会减小阻挡层301作为势垒的效果。因此，距离B被设定在这种范围内以避免这种不利情况。因此，如图27所示，例如，距离B可以为0，并且阻挡层301可以形成在使得p型半导体区域102的下边缘和阻挡层301的上边缘位于相同位置的位置中。
如图28的A和28的B所示，阻挡层301形成在比倍增区域(包括n型半导体区域101与p型半导体区域102之间的边界区域的区域)的深度更深的位置(就与阴极的相反侧的位置而言更深的位置)处。
此外，阻挡层301的浓度可以与空穴累积区域107k的浓度相同或不同。例如，阻挡层301的浓度可以接近1×1016至1×1020/cm3。注意，阻挡层301的最佳浓度取决于APD 21k的尺寸和结构、晶片的杂质浓度等。因此，考虑到这些因素来设定阻挡层301的最佳浓度。
如图28的C所示，当垂直观察时，阻挡层301可以形成为使得p型半导体区域102的端部和阻挡层301的端部基本在同一条线上。例如，当假定p型半导体区域102的端部位置为位置P0时，此时，阻挡层301可以形成为使得阻挡层301的端部位于位置P0的附近(在图的左右方向上)。
我们认为，当阻挡层301形成为使得阻挡层301的端部位于位置P0处时，能够将阻挡层301形成为有效地用作势垒并防止(或者可替代地，减轻)倍增区域变窄。
另一方面，当阻挡层301形成为使得阻挡层301的端部与位置P0间隔开时，阻挡层301的作为势垒的功能可能降低。因此，阻挡层301形成为使得其端部尽可能靠近位置P0，从而能够实现其中能够有效地阻挡传导电子331的构造。
因此，阻挡层301形成在p型半导体区域102的端部附近。而且，通过在p型半导体区域102的端部附近形成阻挡层301，能够将更多的传导电子331引导到倍增区域中，从而能够提高PDE。
当从上表面侧(图25中的上侧，或者n型半导体区域101侧)观察APD 21k时，APD21k的平面图如图4所示。由于上面已经参照图4进行了说明，所以省略其重复的说明。
图4所示的APD 21a被显示(不同地)为APD 21k。每个APD 21k由形成为格子图案的隔离区域108隔离。阳极105形成在隔离区域108的内侧。阱层103形成在阳极105与n型半导体区域101之间。n型半导体区域101形成在APD 21k的中央区域中。
空穴累积区域107k形成在隔离区域108的内部，但从上表面侧看不到。换句话说，空穴累积区域107k形成在与形成阳极105的区域大致相同的区域中。此外，尽管从上表面侧看不到阻挡层301，但是，阻挡层301形成为与阱层103的位于阳极105与n型半导体区域101之间的部分以及与n型半导体区域101的一部分重叠。
尽管图4所示的n型半导体区域101表示形成为四边形的例子，但是n型半导体区域101还可以形成为如图5所示的圆形。
在n型半导体区域101形成为如图4所示的四边形的情况下，可以确保倍增区域(n型半导体区域101)的面积较大，从而能够提高称为PDE的检测效率。
在n型半导体区域101形成为如图5所示的圆形的情况下，能够抑制边缘部分处的电场集中，从而能够抑制意外的边缘击穿。
同时，形成阻挡层301以防止(或者可替代地，减轻)边缘击穿并且确保不通过倍增区域而到达n型半导体区域101的传导电子331被引向通过倍增区域的构造可以是如下构造：其中，去除空穴累积区域107k和隔离区域108。例如，可以采用具有如图29所示的构造的APD 21k’。
图29所示的APD 21k’具有通过从图25所示的APD 21k中去除了空穴累积区域107k和隔离区域108而得到的构造。阻挡层301形成在比倍增区域更深的位置处，其大小至少覆盖与n型半导体区域101的大小和p型半导体区域102的大小之间的差对应的区域。
在以这种方式构造APD 21k’的情况下，例如，可以采用如图30所示的相邻APD21k’共用阻挡层301的构造。图30所示的APD 21k’-1和APD 21k’-2与APD 21k’相邻，并且阻挡层30的尺寸被形成为在APD 21k’-1和APD 21k’-2两者中延伸，并且既用作APD 21k’-1中的势垒，又用作APD 21k’-2中的势垒。
以这种方式，阻挡层301可以形成为被多个APD 21k’共用的尺寸和形状。
注意，虽然在以上说明中已经将其中去除了空穴累积区域107k和隔离区域108的APD 21k’的构造作为示例，但是本技术还适用于其中省略了空穴累积区域107k和隔离区域108的构造之外的其他构造。因此，可以采用其中仅去除空穴累积区域107k和隔离区域108中的任一者的构造。
因此，第十一实施例中的APD 21k设置有高电场区域(倍增区域)和用于阻挡电子移动到高电场区域的端部侧的阻挡层，该阻挡层设置在比高电场区域更深的位置处，并位于高电场区域的端部侧上。
阻挡层形成在比高电场区域更深的位置处。
还设置了用于俘获电子的空穴累积区域，并且阻挡层形成在空穴累积区域的侧壁处。
还设置了用于隔离相邻像素的隔离区域。
因此，p型半导体区域102形成得比n型半导体区域101小，从而能够抑制边缘击穿的产生。此外，阻挡层301的形成能够提供使更多传导电子331能到达倍增区域的构造，从而能够提高PDE。
此外，通过形成空穴累积区域107k，能够进一步提高PDE。此外，隔离区域108的形成能够减少串扰。此外，在这些构造中，DCR不会变差，并且能够获得上述的效果。
注意，尽管这里已经示出了将第十一实施例应用于第一实施例(图3)的示例，但是第十一实施例(具体地，设置了阻挡层301的构造)也适用于第二至第十实施例。
<第十二实施例中的APD的构造>
图31示出了APD 21的第十二实施例中的截面构造。图31所示的APD 21m在结构上与第一至第十实施例中的APD 21基本相同，但是与APD 21的不同之处在于，能够防止(或者可替代地，减轻)边缘击穿，而不会导致PDE降低或暗信号增加。
此外，第十二实施例中的APD 21m与第十一实施例中的APD的相似之处在于，能够防止(或者可替代地，减轻)边缘击穿，而不会导致PDE降低或暗信号增加。
图31所示的APD 21m的构造类似于图3所示的APD 21a的构造，但是其不同之处在于，n型半导体区域101形成在不同杂质浓度的区域中。省略了对图31所示的APD 21m的构造与图3所示的APD 21a的构造的相似点的说明。
n型半导体区域101包括：具有与上述实施例相当的浓度(称为浓度n1)的n型半导体区域101-1和具有低于浓度n1的浓度(称为浓度n2)的n型半导体区域101-2。
例如，可以将n型半导体区域101-2的浓度n2设为n型半导体区域101-1的浓度n1的0.1～0.7倍左右的浓度。注意，浓度n1和浓度n2的最佳值取决于APD 21m的尺寸和结构、晶片的杂质浓度等，因此，浓度n1和浓度n2的最佳值是根据这些因素单独设定的。
n型半导体区域101-2形成在n型半导体区域101的两端处。具体地，参照图32，当从上表面侧观察APD 21m时，n型半导体区域101-2形成为包围n型半导体区域101-1的周边。换句话说，浓度n1的n型半导体区域101-1形成在APD 21m的中央区域中，并且浓度n2的n型半导体区域101-2形成在APD 21m的周边(周边区域)。
而且，虽然从n型半导体区域101侧观察APD 21m时无法看到，但是在n型半导体区域101的下侧形成有p型半导体区域102。n型半导体区域101-1和p型半导体区域102的尺寸可以基本相同。可替代地，可以采用以下构造，其中，n型半导体区域101-1形成为比p型半导体区域102小的区域，使得n型半导体区域101-2与p型半导体区域102的一部分(端部)重叠。
此外，如图33所示，n型半导体区域101-1和n型半导体区域101-2的厚度可以不同。具体地，如图33所示，n型半导体区域101-2的厚度可以小于n型半导体区域101-1的厚度。
因此，构成倍增区域的n型半导体区域101包括两种不同的图案，即覆盖倍增区域的图案(n型半导体区域101-1)和相对较小的图案(n型半导体区域101-2)，两种不同图案的不同在于用于掺杂的n型杂质浓度不同，从而可以实现以下构造，其中，能够防止(或者可替代地，减轻)边缘击穿，而不会导致PDE降低或暗信号增加。
图34以放大的形式示出了图31所示的APD 21m中的倍增区域的边缘部分。当n型半导体区域101包括浓度不同的两个区域时，在n型半导体区域101-2附近的电场比在n型半导体区域101-1中的电场弱。换句话说，电场在n型半导体区域101的中央区域中(n型半导体区域101-1)比在n型半导体区域101的周边区域中相对更强(n型半导体区域101-2)。
由于能够产生电场的相对差异，所以存在于n型半导体区域101-2附近或倍增区域的边缘附近的传导电子331被拉向相对较强的电场。换句话说，存在于倍增区域的边缘附近的传导电子331可以被引到倍增区域，从而能够使更多的传导电子331到达倍增区域。
因此，第十二实施例中的APD 21m具有包括第一层和第二层的高电场区域(倍增区域)，并且第一层包括具有第一浓度的第一区域和具有第二浓度的第二区域。
此外，第二区域形成在高电场区域的周边区域中。
而且，将第一浓度设为高于第二浓度。
在具有这种构造的APD 21m中，通过使用用于形成倍增区域的n型杂质掺杂掩模和用于形成倍增区域的p型杂质掺杂掩模可以形成倍增区域的n型导电区域。
具体地，例如，使用用于形成倍增区域的n型杂质掺杂掩模，形成浓度为n2的n型半导体区域101，从而可以形成对应于n型半导体区域101-2的区域。之后，使用用于形成倍增区域的p型杂质掺杂掩模，将n型杂质掺杂进一步施加至对应于n型半导体区域101-1的区域，从而能够增加n型杂质的浓度，并且能够形成浓度为n1的n型半导体区域101-1。
因此，即使在形成包括不同浓度区域的n型半导体区域101的情况下，也可以使用与用于形成常规APD 21的掩模数量相当数量的掩模来进行成型。
因此，在形成比n型半导体区域101小的p型半导体区域102的情况下，能够抑制边缘击穿的发生。此外，通过形成不同浓度的两个区域来形成n型半导体区域101，可以使更多传导电子331到达倍增区域，从而能够提高PDE。
此外，通过形成空穴累积区域107m，可以进一步提高PDE。注意，尽管没有示出，但是，与第十一实施例中的APD 21k一样，第十二实施例中的APD 21m可以设置有其中去除了空穴累积区域107m的构造。
此外，通过形成隔离区域108，能够减少串扰。注意，尽管没有示出，但是，与第十一实施例中的APD 21k一样，第十二实施例中的APD 21m可以设置有其中去除了隔离区域108的构造。注意，尽管没有示出，但是，与第十一实施例中的APD 21k一样，第十二实施例中的APD 21m可以设置有其中去除了空穴累积区域107m和隔离区域108的构造。
此外，在这些构造中，可以获得上述效果，而不会使DCR变差。
注意，虽然这里已经说明了将第十二实施例应用于第一实施例(图3)的示例，但是第十二实施例(具体地，设置有具有不同浓度的两个区域的n型半导体区域101的构造)也可以应用于第二至第十实施例。
而且，可以将APD 21制造为具有第十一实施例中的阻挡层301和第十二实施例中具有不同浓度的两个区域的n型半导体区域101的APD。
上述固定电荷膜151(包括151e和151j)包括，例如，铪氧化物(HfO2)膜、铝氧化物(Al2O3)膜、锆氧化物(ZrO2)膜、钽氧化物(Ta2O5)膜或钛氧化物(TiO2)膜。上述几种薄膜已被实际用作绝缘栅场效应晶体管的栅极绝缘膜等，并且已经建立了相应的成膜方法；因此，可以很容易地形成这些薄膜。成膜方法的示例包括：化学气相沉积法、溅射法和原子层沉积法。通过使用原子层沉积法，优选地，在成膜过程中能够同时形成大约1nm的厚度的用于降低界面能级的SiO2层。
此外，除了上述之外的其他材料的示例包括氧化镧(La2O3)、氧化镨(Pr2O3)、氧化铈(CeO2)、氧化钕(Nd2O3)、氧化镨(Pm2O3)、氧化钐(Sm2O3)、氧化铕(Eu2O3)、氧化钆(Gd2O3)、氧化铽(Tb2O3)、氧化镝(Dy2O3)、氧化钬(Ho2O3)、氧化铒(Er2O3)、氧化铥(Tm2O3)、氧化镱(Yb2O3)、氧化镥(Lu2O3)和氧化钇(Y2O3)。此外，上述具有负的固定电荷的固定电荷膜151可以包括氮化铪膜、氮化铝膜、氮氧化铪膜或氮氧化铝膜。
而且，固定电荷膜151可以具有在不破坏绝缘性的范围内添加至膜中的硅(Si)或氮(N)。在不破坏膜的绝缘性的范围内适当地确定硅(Si)或氮(N)的浓度。通过这样添加硅(Si)或氮(N)，能够提高膜的耐热性和在处理中的离子注入抑制能力。
<关于包含周边区域的构造>
已经在以上实施例中说明了APD 21。如图35和36所示，APD 21以阵列方式布置在设置于传感器芯片310中的像素区域A1中。在图36中，示出了APD 21-1和APD 21-2以对齐状态布置在像素区域A1中的示例。
逻辑芯片610连接到其上布置有APD 21的传感器芯片310的下表面(与光入射表面相反的一侧的表面)。逻辑芯片610形成有用于处理来自APD 21的信号并将电力供应给APD21的电路。
周边区域A2设置在像素区域A1的外侧。此外，在周边区域A2的外侧设置有焊盘区域A3。
如图36所示，在焊盘区域A3中，焊盘开口313形成为直线对齐，该焊盘开口313是从传感器芯片310的上端延伸以到达配线层311内部的垂直孔，并且还是用于布线至电极焊盘312的孔。
用于布线的电极焊盘312设置在焊盘开口313的底部。例如，电极焊盘312在连接到配线层311中的配线或者在连接到其他外部设备(芯片等)时使用。此外，可以采用如下构造，其中，传感器芯片310与逻辑芯片610之间的粘接表面附近的配线层也用作电极焊盘312。
形成在传感器芯片310中的配线层311和形成在逻辑芯片610中的配线层均包括绝缘膜和多个配线。多个配线和电极焊盘312包括诸如铜(Cu)或铝(Al)等金属。形成在像素区域A1和周边区域A2中的配线也包括类似的材料。
周边区域A2设置在像素区域A1与焊盘区域A3之间。虽然稍后将说明周边区域A2的构造，但是周边区域A2包括n型半导体区域321和p型半导体区域322。此外，p型半导体区域322通过接触件325连接到配线324，并且配线324接地(GND)。
在图36所示的示例中，在像素区域A1中，传感器芯片310和逻辑芯片610以如下形式电连接：其中，形成在传感器芯片310与逻辑芯片610之间的粘接表面侧的那些配线层中的位于最靠近粘接表面的部分彼此直接接合。
在n型半导体区域321中，形成两个沟槽，即，沟槽323-1和沟槽323-2。沟槽323被设置用来安全地隔离像素区域A1和周边区域A2。图36示出了形成两个沟槽323的情况。然而，至少形成一个沟槽323就足够了，如稍后参照图51和随后的附图所说明的那样。
在APD 21中，如上所述，在阴极(接触件104)与阳极105之间施加高电压。而且，周边区域A2接地。为此，在设置于像素区域A1与周边区域A2之间的隔离区域中，由于向阳极105施加高电压而可能产生高电场区域，并且可能产生击穿。尽管为了避免击穿，可以考虑加宽设置在像素区域A1与周边区域A2之间的隔离区域，但是加宽隔离区域会扩大传感器芯片310的尺寸。
为了防止(或者可替代地，减轻)这种击穿，形成沟槽323。沟槽323能够防止(或者可替代地，减轻)击穿，而不用加宽隔离区域。稍后将参照图51和随后的附图来说明沟槽323。
<隔离区域的第一实施例>
APD 21形成有用于APD 21之间的隔离的隔离区域。例如，在图3所示的APD 21a中，形成隔离区域108。
下面将说明隔离区域108A的详细构造。下面描述的隔离区域108将作为设置在像素区域A1和周边区域A2的最外围区域中的APD 21之间的隔离区域的示例来说明。
图37是示出第一实施例中的隔离区域108a的构造的图。在下面的说明中，在上侧示出光入射表面。而且，在下面的说明中，出现在说明中的APD 21是上述第一至第十二实施例中的APD 21a～21m中的一个。
在APD 21的光入射表面侧，形成有片上透镜23。在片上透镜23与APD 21之间形成有平坦化膜401。
隔离区域108形成在APD 21的阱层103的两端。在图中左侧的APD 21之间，隔离区域108包括p型半导体区域411、沟槽412和p型半导体区域413。
此外，在图中右侧的APD 21与周边区域A2之间，隔离区域108包括p型半导体区域411、沟槽412、p型半导体区域413、n型半导体区域414、以及p型半导体区域415。n型半导体区域416是形成周边区域A2的一部分。
注意，阳极105(图40中未示出)形成在p型半导体区域411与接触件106之间。此外，虽然为了便于说明将p型半导体区域411描述为被包括在隔离区域108中，但是p型半导体区域411例如可以是与上述图3中的空穴累积区域107a对应的区域。
如图37所示，隔离区域108a是其中在p型半导体区域411与p型半导体区域413之间形成有沟槽412的区域。
例如，p型半导体区域411和p型半导体区域413是单个p型半导体区域，p型半导体区域被钻孔以从前表面穿透到后表面，并且在孔(通孔)中形成诸如氧化物膜或氮化物膜等绝缘膜。例如，在形成平坦化膜401时，可以布置平坦化膜401的材料以填充通孔，从而可以用预定的材料填充沟槽412。在这种情况下，平坦化膜401和沟槽412包括相同的材料。
遮光膜402形成在沟槽412的上部(光入射表面侧)。遮光膜402包括诸如金属等导体。遮光膜402形成在从p型半导体区域415上的区域到沟槽412上的区域的范围内。接触件417形成在p型半导体区域415的下表面(未形成遮光膜402的一侧)，并且被构造为在其上施加预定电压。
这里，在接触件417和与阳极105连接的接触件106上施加相同的电压。施加到接触件417的电压也通过p型半导体区域415施加到遮光膜402。由于遮光膜402也形成在沟槽412上，所以与施加在接触件417上的电压相同的电压也施加在沟槽417的上部上。
利用如此设置在光入射表面侧上的遮光膜402以及因此在遮光膜402上施加的电压，可以确保遮光膜402附近的钉扎。此外，在遮光膜402上施加电压时，即使在接触件417设置在与形成遮光膜402的一侧不同的表面(与光入射表面侧相反的表面)上的情况下，也可以通过p型半导体区域415将电压施加到遮光膜402。
因此，接触件(在图37中，接触件104、接触件106和接触件417)可以形成在相同的表面上，使得其与配线层311中的配线的连接变得容易。
如图38所示，沟槽412可以形成在p型半导体区域的一部分中，而不穿透p型半导体区域。在图38所示的传感器芯片310中，沟槽412’形成在p型半导体区域411的光入射表面侧，以延伸到p型半导体区域411的中间部分。
例如，在形成片上透镜23之前的步骤中，从APD 21的光入射表面侧进行钻孔以形成沟槽412’。在图37所示的贯穿的沟槽412的情况下，当p型半导体区域411变深时需要深钻孔；另一方面，在图38所示的沟槽412’的情况下，不需要深钻入p型半导体区域411中，使得沟槽412’可以比图37所示的沟槽412更容易地形成。
此外，即使在如图38所示的沟槽412’的情况下，由于可以向遮光膜402施加电压，因此可以确保遮光膜402附近的钉扎。
以这种方式，可以将沟槽412的深度设置为使得沟槽412贯穿p型半导体区域411，或者可以设置为使得沟槽412形成在p型半导体区域411的部分区域中。
<隔离区域的第二实施例>
将参照图39说明隔离区域的第二实施例。已经以上述隔离区域的第一实施例中的隔离区域108a为例进行了说明，其中遮光膜402用作连接p型半导体区域415和沟槽412的配线。隔离区域的第二实施例中的隔离区域108b与隔离区域的第一实施例中的隔离区域108a的不同之处在于，形成配线以连接p型半导体区域415和沟槽412。
参照图39，接触件451-1形成在p型半导体区域415的光入射表面侧上，并且连接到配线452。此外，接触件451-2形成在沟槽412的光入射表面侧上的遮光膜402’上，并且连接到配线452。因此，p型半导体区域415和沟槽412通过接触件451-1、配线452和接触件451-2彼此连接。
同样在这种情况下，施加在接触件417上的电压也施加在p型半导体区域415、接触件451-1、配线452以及接触件451-2上，并且也施加在沟槽412上。因此，与隔离区域的第一实施例一样，能够确保接触件451-2(遮光膜402’)附近的钉扎。
图38所示的传感器芯片310的构造可以应用于图39所示的传感器芯片310的构造，以获得其中沟槽412形成为延伸到p型半导体区域411的中间部分的构造。
<隔离区域的第三实施例>
参照图40，将说明隔离区域的第三实施例。在隔离区域的第一和第二实施例中，填充沟槽412的材料已经被说明为例如与平坦化膜401的材料相同的材料，并且例如是绝缘材料。
沟槽412可以填充有导电材料。以下，为了填充沟槽412而设置的导电材料将被适当地称为遮光壁。遮光壁471可以包括与遮光膜402相同的材料。可替代地，遮光壁471可以包括与遮光膜402的材料不同的材料。
例如，遮光壁471包括诸如W(钨)、Al(铝)、Cu(铜)等金属材料或诸如多晶硅等材料。
此外，遮光壁471与p型半导体区域411(p型半导体区域413)之间的接触部分被SiO2(二氧化硅)或SiN(氮化硅)绝缘。具体地，沟槽412具有如下构造：其中，中央部分包括遮光壁471并且绝缘膜形成在遮光壁471周围。
根据图40所示的传感器芯片310的构造，施加在接触件417上的电压也施加在p型半导体区域415上，并且也施加在与p型半导体区域415接触的遮光膜402上。此外，由于遮光膜402与沟槽412中的遮光壁471连接，因此电压也施加在遮光壁471上。
这里，假定施加在接触件417上的电压的电压值为电压值A。假定施加在阳极105上的电压(施加在接触件106上的电压)也为电压值A。换句话说，施加到接触件106的电压和施加到接触件417的电压假定为同一电压。通过使上述电压为相同电压，在相邻遮光壁471的p型半导体区域411与沟槽412之间，以及在p型半导体区域413与沟槽412之间没有施加电场应力，从而能够防止(或者可替代地，减轻)这些部分的劣化。
此外，利用形成在沟槽412中的遮光壁471和施加在遮光壁471上的电压，能够确保钉扎。该构造是对应于图11所示的APD 21d’的构造。
再参照图11，金属膜171’形成在隔离区域108的一个侧表面上，并且电压被施加在金属膜171’上。通过施加在金属膜171’上的电压，在金属膜171’附近形成了空穴累积区域107d’(图11中未示出)。
图11所示的APD 21d’中的金属膜171’对应于图40所示的传感器芯片310的遮光壁471。因此，利用施加在遮光壁471上的电压，在遮光壁471附近形成了空穴累积区域107d’(图40中未示出)。
同样，在遮光壁471上施加电压以在遮光壁471附近形成空穴累积区域107d’(未示出)的构造的情况下，能够俘获在阱层103与隔离区域108c(p型半导体区域411)之间的界面处产生的电子，从而能够减小在界面处产生的暗电流。
隔离区域108也形成在APD 21之间。例如，如参照图4所述，在从光入射表面侧观察的平面图中，隔离区域108形成为围绕APD 21。图40所示的隔离区域108c也形成为围绕APD21，因此，沟槽412也形成为围绕APD 21。
虽然沟槽412被示出为好像它们形成在图40中的APD 21的两端处，但是在两端示出的沟槽412是彼此连续的。因此，形成在沟槽412中的遮光壁471也形成为围绕APD 21。而且，尽管没有示出，但由于沟槽412也与相邻APD 21的沟槽412连续，因此，形成在相邻沟槽412中的遮光壁471也形成为连续状态。
换句话说，在像素区域A1中形成的APD 21之间形成的遮光壁471形成为完全连续的状态。因此，如图40所示，当将电压施加在设置于周边区域A2中的隔离区域108c中的沟槽412的遮光壁471上时，可以将相同的电压施加在包围形成在像素区域A1中的所有APD 21的每个APD 21的遮光壁471上。
因此，可以在所有的APD 21中形成空穴累积区域，能够俘获在阱层103与隔离区域108c(p型半导体区域411)之间的界面处产生的电子，并且能够减小在界面处产生的暗电流。
如图41所示，沟槽412可以形成在p型半导体区域的一部分中，而没有穿透p型半导体区域。在图41所示的隔离区域108c’中，沟槽412’形成在p型半导体区域411中的光入射侧，并且形成为延伸到p型半导体区域411的中间部分。这一点与图38所示的隔离区域108a’相似。在图41所示的隔离区域108c’中，也形成有遮光壁471’，并且遮光壁471’形成在被形成为延伸到p型半导体区域411的中间部分的构成412’中。
即使在如图41所示的沟槽412’和遮光壁471’的情况下，也能够在遮光壁471’上施加电压，从而能够确保遮光壁471’附近的钉扎。
以这种方式，沟槽412的深度可以设置为使得沟槽412穿透p型半导体区域411，或者可以设置为使得沟槽412形成在p型半导体区域411的部分区域中。
<隔离区域的第四实施例>
在隔离区域的第一至第三实施例中，已经说明了其中形成沟槽412的示例。利用形成的沟槽412，可以安全地执行像素之间以及像素区域A1与周边区域A2之间的隔离，并且，通过在连接到沟槽412的遮光膜402上施加电压，能够确保钉扎。
如图42所示，作为能够确保钉扎的构造，也可以应用其中没有形成沟槽412的形式。例如，图42所示的传感器芯片310具有如下构造，其中，从图37所示的隔离区域的第一实施例中的隔离区域108a中去除沟槽412。
在图42所示的隔离区域108d的构造中，接触件417连接到p型半导体区域415，p型半导体区域415连接到遮光膜402，并且遮光膜402连接到p型半导体区域411。p型半导体区域411没有设置任何沟槽412。
即使在这种情况下，当在接触件417上施加预定电压时，电压也施加在遮光膜402上。因此，在p型半导体区域411与遮光膜402接触的那部分附近，能够确保钉扎。
<隔离区域的第五实施例>
在隔离区域的第一至第四实施例中，说明了如下示例：其中，通过设置在光入射表面侧的遮光膜402连接p型半导体区域415和沟槽412，例如，如同当再次参照图37所示的隔离区域108a时所见。作为隔离区域的第五实施例，以下将说明其中在配线层311侧连接p型半导体区域415和沟槽412的构造。
在图43所示的隔离区域108e中，遮光膜491形成在p型半导体区域415的光入射表面侧上。与上述遮光膜402(例如，图37)不同，遮光膜491没有延伸到沟槽412。换句话说，如图43所示，遮光膜491没有连接到沟槽412。
此外，遮光膜491形成有接触件492，并且在接触件492上施加电压。施加在接触件492上的电压成为在上面的实施例中施加在接触件417(例如，图37)上的电压。换句话说，在隔离区域的第五实施例中，通过形成在光入射表面侧的遮光膜491和接触件492从光入射表面侧施加电压。
施加在遮光膜491上的电压也施加在p型半导体区域415上，并且通过形成在配线层311中的接触件和配线也施加在形成于沟槽412中的遮光壁472上。
接触件493形成在p型半导体区域415的配线层311侧，并且接触件493连接到配线494。接触件493连接到配线494的一端侧，并且接触件495连接到另一端侧。接触件495连接到遮光壁472。
由于这样连接了遮光膜491、p型半导体区域415、接触件493、配线494、接触件495以及遮光壁472，所以可以实现如下构造，其中，施加在遮光膜491上的电压也施加在p型半导体区域415、接触件493、配线494、接触件495以及遮光壁472上。
在这种情况下，同样，利用施加在遮光壁472上的电压，可以在遮光壁472附近形成空穴累积区域。利用形成的空穴累积区域，能够俘获在阱层103与隔离区域108e(p型半导体区域411)之间的界面处产生的电子，从而能够减小在界面处产生的暗电流。
<隔离区域的第六实施例>
在隔离区域的第一至第五实施例中，可以在遮光膜402(遮光膜491)上形成用于防止(或者可替代地，减轻)遮光膜上的光反射(闪烁)的防闪光膜。这里，图44中示出了在图40所示的隔离区域的第三实施例中的遮光膜402上形成防闪光膜的情况作为隔离区域的第六实施例，并且将继续进行说明。
在图44所示的传感器芯片310中，防闪光膜501形成在遮光膜402上。利用形成的防闪光膜501，能够减少来自遮光膜402的反射。
此外，如图45所示，能够形成防反射膜。参照图45，防反射膜502形成在遮光膜402(形成在遮光膜402上的防闪光膜501)和片上透镜23上。利用由此形成的防反射膜502，能够减少来自遮光膜402和遮光壁471等的光的反射影响。
此外，如图46所示，能够形成滤色器511。尽管在上面的任一实施例中没有说明其中APD 21形成有滤色器511的示例，但是在任一实施例中，APD 21可以形成有滤色器511。
如图46所示，滤色器511形成在片上透镜23与平坦化膜401之间。例如，滤色器511可以是透射诸如红(R)、绿(G)、蓝(B)或白(W)等特定颜色的滤色器，或者可以是透射红外光或紫外光等的滤光器。
<隔离区域的第七实施例>
在隔离区域的第一至第六实施例中，p型半导体区域411、沟槽412、p型半导体区域413、n型半导体区域414以及p型半导体区域415对齐，例如，当参照图40所示的隔离区域108c时可见。所有这些区域可以形成为p型半导体区域。
图47和48是示出隔离区域的第七实施例中的隔离区域108g的构造的图。图47示出了其中图40所示的隔离区域108c仅包括p型半导体区域的情况。图48示出了其中图45所示的隔离区域108f’仅包括p型半导体区域的情况。
图47和48所示的隔离区域108g包括p型半导体区域411、沟槽412以及p型半导体区域413’。例如，p型半导体区域413’形成在与图40所示的隔离区域108c中的p型半导体区域413、n型半导体区域414和p型半导体区域415对应的区域中。
接触件417连接到p型半导体区域413’。因此，与图40所示的隔离区域108c一样，同样，在图47所示的隔离区域108g中，当在接触件417上施加预定电压值的电压时，电压也可以被施加到p型半导体区域413’、遮光膜402和遮光壁471上。
因此，在这种情况下，也可以获得如下构造，其中，在遮光壁471上施加电压，并且可以在遮光壁471附近形成空穴累积区域。利用形成的空穴累积区域，可以俘获在阱层103与隔离区域108g(p型半导体区域411)之间的界面处产生的电子，从而减少在界面处产生的暗电流。
注意，尽管没有示出，但是，可以将关于其中仅由p型半导体区域形成的上述区域的构造的第七实施例应用于除了图40所示的隔离区域108c和图45所示的隔离区域108f’之外的隔离区域108。
<隔离区域的第八实施例>
在隔离区域的第一至第七实施例中，已经以通过p型半导体区域413’(415)将电压施加在沟槽412上的构造为例进行了说明。也可以采用以下构造，其中，电压被直接施加在形成于沟槽412中的遮光壁471上。
图49是用来说明隔离区域的第八实施例中的隔离区域108h的构造的图。隔离区域108h的沟槽412形成有遮光壁471。配线531连接到遮光壁471。以与遮光膜402(例如，图48)相同的方式，配线531可以形成在隔离区域108h上以用作遮光膜。
配线531形成有接触件532。当在接触件532上施加预定电压时，电压也施加在配线531和遮光壁471上。因此，在这种情况下，同样，可以在遮光壁471上施加电压，从而在遮光壁471的附近形成空穴累积区域，并且可以减少在界面处产生的暗电流。
根据图49所示的隔离区域108h的构造，电压不通过p型半导体区域而被施加在遮光壁471上，因此，形成在配线531下方的区域是n型半导体区域414’。在这种情况下，隔离区域108h包括p型半导体区域411、沟槽412、p型半导体区域413和n型半导体区域414’。
也可以采用如下构造，其中，沟槽412形成有遮光壁471，并且遮光壁471上没有施加电压。图50是示出在遮光壁471上未施加电压的情况下的隔离区域108h的构造的图。图50所示的隔离区域108h’在构造上与图49所示的隔离区域108h相似，除了去除了图49所示的隔离区域108h中的接触件532。
图50所示的隔离区域108h’中的遮光壁471充当用于防止(或者可替代地，减轻)来自相邻APD 21的杂散光的影响的遮光壁。
以这种方式，在遮光壁471上施加电压的构造是可能的，并且在遮光壁471上不施加电压的构造也是可能的。在不将电压施加到遮光壁471上的情况下，能够获得屏蔽来自相邻APD 21的杂散光的效果。在将电压施加到遮光壁471上的情况下，能够进一步确保钉扎。
因此，在通过应用本技术而获得的隔离区域的第一至第八实施例中，即使没有形成物理贯通电极，也可以在期望的部分(例如，图37的沟槽412)上施加电压。
例如，再次参照图37，在将电压施加到遮光膜402上时，施加在接触件417上的电压导致电压通过p型半导体区域415施加在遮光膜402上。在这种情况下，通过在p型半导体区域415中形成贯通电极以及将接触件417和遮光膜402彼此连接，从而可以实现将电压施加在遮光膜402上的构造。然而，如上述所示，在本实施例中，即使未形成贯通电极，也能够实现将电压施加在遮光膜402上的构造。
此外，在形成遮光膜402并在遮光膜402上施加电压以确保钉扎的情况下，电流不必在遮光膜402或沟槽412中流动。换句话说，即使没有电流从遮光膜402通过平坦化膜401流入沟槽412中的构造，也能够确保在遮光膜402附近的钉扎。
为此，不需要在遮光膜402与沟槽412之间的连接部分处确保欧姆接触，从而能够简化制造步骤。
<周边区域的构造>
下面将说明形成在像素区域A1(图35)与焊盘区域A3之间的周边区域A2的构造。
在APD 21上不断地施加比较高的电压。换句话说，在像素区域A1上不断地施加比较高的电压。另一方面，在像素区域A1外侧的周边区域A2中，需要将电压抑制到GND(保持参考电压)。为此，需要确保像素与周边区域之间的隔离性能及其可靠性，以防止施加高电压。
例如，施加在像素区域A1上的高电压可能在隔离区域中产生高电场区域，从而可能产生击穿。因此，应该设置不会产生这种击穿的构造。
鉴于此，如下面将要描述的，在周边区域A2中形成沟槽，从而确保像素与周边区域之间的隔离性能及其可靠性。
<周边区域的第一实施例>
图51是示出周边区域的第一实施例中的周边区域的构造的图。
图51示出了APD 21和周边区域701a。可以将第一至第十二实施例中的APD 21a～21m中的一个作为APD 21。此外，可以将隔离区域的第一至第八实施例中的隔离区域108a～108h中的一个作为APD 21与周边区域701a之间的隔离区域108。
图51所示的周边区域701a包括n型半导体区域321和p型半导体区域322。n型半导体区域321中形成有沟槽323。接触件325连接到p型半导体区域322。
在连接到p型半导体区域322的接触件325上施加参考电压(接触件325保持接地)，并且p型半导体区域322也保持在参考电压。
形成在n型半导体区域321中的沟槽323形成为从光入射表面侧穿透到配线层311侧。在沟槽323内形成诸如氧化膜或氮化膜等绝缘膜(内部填充有能够形成这种绝缘膜的材料)。尽管图51示出了其中沟槽323的位置基本上位于n型半导体区域321的中央的示例，但是沟槽323还可以形成在除了中央位置之外的位置。
图52是从光入射表面侧观察的传感器芯片310的平面图，如图51所示，在该传感器芯片310中，在n型半导体区域321中形成一个沟槽323。像素区域A1设置在传感器芯片310的中央部分，并且周边区域A2形成在像素区域A1周围。在这种情况下，周边区域A2是周边区域701a。
沟槽323形成在周边区域701a中，并且沟槽323也被连续地设置在像素区域A1周围。在图52所示的示例中，示出了沟槽323形成为四边形的情况。
沟槽323的形状不限于四边形；如图53的A所示，该形状可以是如同通过切除四边形的角部(拐角部分)而获得的形状，并且外周具有一系列钝角。此外，如图53的B所示，该形状可以是通过将四边形的角部改成弧形而获得的形状，使得该形状没有角部。
通过将沟槽323设定为没有锐角部分的形状，如图53的A和53的B所示，沟槽323能够在其线宽保持在恒定线宽的状态下形成，由此可以提高拐角部分处的填充性能和绝缘性能。
通过因此在周边区域701a中形成沟槽323，换句话说，通过在周边区域701a中形成绝缘膜以围绕像素区域A1，能够确保像素与周边区域之间的隔离性及其可靠性。
此外，通过设置两个沟槽323，如图54所示，能够更可靠地确保像素与周边区域之间的绝缘性及其可靠性。两个沟槽323-1和323-2均形成在图54所示的周边区域701a’中的n型半导体区域321中。
这样设置在周边区域701中的沟槽323的数量不限于两个，并且该数量至少为1就足够了。此外，尽管没有示出，但是可以形成三个或三个以上的沟槽323。随着沟槽323的数量增加，可以更可靠地确保像素与周边区域之间的隔离性及其可靠性。
图55是从光入射表面侧观察的传感器芯片310的平面图，如图54所示，在该传感器芯片310中，两个沟槽323-1和323-2形成在n型半导体区域321中。周边区域A2(周边区域701a’)围绕设置在传感器芯片310的中央部分中的像素区域A1形成。
沟槽323-1在靠近像素区域A1一侧形成在周边区域701a’中，并且沟槽323-2在远离像素区域A1一侧形成在周边区域701a’中。沟槽323-1和323-2各自连续地形成在像素区域A1周围。
尽管在图55所示的示例中示出了沟槽323-1和323-2形成为四边形的情况，但是，与图53的A所示的沟槽323一样，该形状可以是其中拐角部分形成为钝角形或弧形的形状。
在多个沟槽323形成在n型半导体区域321中的情况下，用于填充多个沟槽323的材料(形成在沟槽323中的绝缘膜的材料)可以是相同的材料或者可以是不同的材料。
<周边区域的第二实施例>
将参照图56说明周边区域的第二实施例中的周边区域701。注意，在下面的说明中，将以形成两个沟槽323的情况为例。
在图56所示的周边区域701b中，形成两个沟槽，即，沟槽323-1和沟槽323-2。在沟槽323-1和323-2中，形成绝缘膜，并且还形成包括金属或导电材料的遮光壁751-1和751-2。
尽管遮光壁751被设置用于像素区域A1与周边区域A2之间的绝缘，并且不是为了遮光而设置的壁，但是它们可以包括与上述遮光壁472(图43)相似的材料，并且可以通过类似的步骤生产；为此，这里将它们称为遮光壁。此外，尽管为了绝缘的目的而设置了遮光壁751，但是由于设置了遮光壁751，减少了从周边区域A2到像素区域A1的杂散光的影响，从而也可以获得遮光效果。
例如，遮光壁751包括诸如Ti(钛)、TiN(氮化钛)、Ta(钽)、TaN(氮化钽)、W(钨)、WN(氮化钨)、Al(铝)、Cu(铜)等金属材料或诸如多晶硅等材料。
此外，遮光壁751与n型半导体区域321之间的接触部分通过SiO2(二氧化硅)或SiN(氮化硅)绝缘。换句话说，在沟槽323中，中央部分包括遮光壁751，并且绝缘膜形成在其周围。
不仅利用绝缘膜，而且利用如上形成的遮光壁751，能够更可靠地确保像素与周边区域之间的绝缘性及其可靠性。
<周边区域的第三实施例>
将参照图57说明周边区域的第三实施例中的周边区域701。
图57所示的周边区域701c与图56所示的周边区域701b的不同之处在于增加了STI(浅沟槽隔离)771。
STI 771-1形成在沟槽323-1(遮光壁751-1)的配线层311侧，并且STI 771-2形成在沟槽323-2(遮光壁751-2)的配线层311侧。尽管STI 771是在形成元件隔离区域时的技术，但是这里它被用作形成沟槽323时的停止件。
在通过从光入射表面侧钻孔来形成沟槽323的情况下，STI 771形成在n型半导体区域321的配线层311侧的那一侧，然后，在钻孔时使用由此形成的作为停止件的STI 771进行钻孔。在钻孔之后，进行绝缘膜的形成和遮光壁751的形成。
因此，可以采用如下构造，其中，STI 771形成在周边区域701c中，并且，通过在形成沟槽323时使用STI 771作为停止件，形成沟槽323和遮光壁751。
在该构造的情况下，同样，与上述实施例一样，能够更可靠地确保像素与周边区域之间的隔离性及其可靠性。
<周边区域的第四实施例>
将参照图58说明周边区域的第四实施例中的周边区域701。
图58所示的周边区域701d与图54所示的周边区域701a’的不同之处在于，设置了通过延伸配线324而获得的配线324’，并增加了接触件791。
在形成多个沟槽323的情况下，沟槽323之间可能发生浮动。为了防止(或者可替代地，减轻)沟槽323之间发生的浮动状态，可以采用如图58所示的周边区域701d的构造。
参照图58，接触件791形成在位于沟槽323-1与沟槽323-2之间的n型半导体区域321上。接触件791连接到配线324’。配线324’还连接到与p型半导体区域322连接的接触件325。
在这种构造中，位于沟槽323-1与沟槽323-2之间的n型半导体区域321和p型半导体区域322通过配线324’彼此连接。
由于在配线324’上施加参考电压，所以n型半导体区域321和p型半导体区域322处于相同的电压，例如，0V。以这种方法固定n型半导体区域321的电位的构造使得能够防止(或者可替代地，减轻)在沟槽323-1与沟槽323-2之间发生浮动状态。
<周边区域的第五实施例>
将参照图59说明周边区域的第五实施例中的周边区域701。
与图56所示的周边区域701b一样，图59所示的周边区域701e具有其中遮光壁751形成在沟槽323中的构造。使用导电材料形成遮光壁751，并在其上施加电压。遮光壁751-1和遮光壁751-2连接到配线811。接触件812连接到配线811，并且接触件812连接到用于施加电压的电路(未示出)。
当在接触件812上施加预定电压值的电压时，预定电压值的电压也施加在连接到接触件812的配线811、遮光壁751-1和遮光壁751-2上。
这里，例如，将施加在APD 21的阳极105上的电压的电压值设为电压值A，并且将施加在p型半导体区域322上的电压的电压值设为电压值B，那么，施加在遮光壁751上的电压的电压值C被设定为满足如下关系：电压值A>电压值C>电压值B。
通过施加这样的电压，在周边区域701e中可以产生电压不会突然变化而是逐渐变化的状态。
注意，尽管在说明图59所示的示例时已经以在遮光壁751-1和遮光壁751-2上施加相同电压的构造为例，但是还可以采用其中单独施加不同电压值的电压的构造。
例如，将施加在遮光壁751-1上的电压的电压值设为电压值C-1，并且将施加在遮光壁751-2上的电压的电压值设为电压值C-2，那么，满足电压值A>电压值C-1>电压值C-2>电压值B的电压可以分别施加在遮光壁751-1和遮光壁751-2上。
通过这种构造，能够防止(或者可替代地，减轻)施加在像素区域A1上的高电压可能在隔离区域中产生高电场区域从而导致击穿的情况，并且对于高电压的施加确保像素与周边区域之间的隔离性及其可靠性。
<周边区域的第六实施例>
将参照图60说明周边区域的第六实施例中的周边区域701。
图60所示的周边区域701f与上述周边区域的第一至第五实施例中的周边区域701a’～701e的不同之处在于，形成了不同大小的沟槽323。
图60所示的周边区域的第六实施例中的周边区域701f中形成了两个沟槽，即，沟槽323-1’和沟槽323-2’。沟槽323-1’被形成为线宽小于沟槽323-2’。
注意，虽然图60中示出了沟槽323-1’的线宽小于沟槽323-2’的线宽的情况，但是沟槽323-1’可以被形成为线宽大于沟槽323-2’。
此外，尽管这里没有示出，但是，在形成三个或三个以上的沟槽323的情况下，沟槽323可以形成为线宽不同。
图61以放大的形式示出了其中示出了沟槽323-2’一部分的图。在沟槽323-2’的线宽增加的情况下，沟槽323-2’的内部可以不被形成在沟槽323-2’中的绝缘膜和/或遮光壁751-2’完全填充。
在沟槽323-2’中形成有遮光壁751-2’的情况下，如图61所示，沟槽323-2’的内部可以不被遮光壁751-2’的材料完全填充，并且可以形成间隙。即使在形成这种间隙的情况下，也能够获得其中形成有绝缘膜831以在间隙上形成盖的构造。
例如，在形成沟槽323-2’(遮光壁751-2’)之后，可以通过等离子体CVD法或溅射法等形成绝缘膜831。如图60所示，绝缘膜831也形成在遮光膜402上和绝缘壁751-1’(沟槽323-1’)上。
以这种方式形成绝缘膜831确保了：即使在一部分中形成有间隙，也能够获得其中该部分被绝缘膜831覆盖的构造。因此，能够实现对产品的可变性具有抵抗性并且产量高的产品(在这种情况下为传感器芯片310)。
注意，如图61所示，在制造时，停止件851形成在沟槽323-2’的底部。例如，停止件851包括SiN。在形成沟槽323时，在钻孔之前的时序形成停止件851，然后，向下进行钻孔至停止件851。钻孔之后，在如此形成的沟槽中形成绝缘膜和/或遮光壁。
虽然在上述实施例中没有示出停止件851，但是在例如图60所示的传感器芯片310中它也被形成为配线层311与沟槽323之间的层。注意，通过诸如研磨等处理，也可以获得停止件851不残留在传感器芯片310中的构造。
在停止件851形成在与光入射表面侧相反的表面(配线层311侧上的表面)上的情况下，如图61所示，从光入射表面侧(图中的上侧)开始钻孔，来形成沟槽323。在通过从光入射表面侧开始钻孔来形成沟槽323的情况下，沟槽323的具体形状如图62所示。
与图61一样，图62是以放大的形式示出沟槽323-2’的一部分的图。图62所示的沟槽323-2’在光入射表面侧(上部)具有比配线层311侧(底部)更大的线宽。因此，沟槽323的线宽在钻孔开始侧较大，在钻孔结束侧较小。
当观察形成在传感器芯片310中的沟槽323并比较沟槽323上部的线宽和沟槽323下部的线宽时，较大线宽的那侧是钻孔开始侧，并且较小线宽的一端是钻孔结束侧。这能够作为基于完成的传感器芯片310的沟槽确定在制造传感器芯片310时的钻孔开始侧的标准。
通过从光入射侧进行钻孔来形成沟槽323，能够提高在制造时Si膜的膜厚度的可控性，并且能够抑制诸如PDE和晃动(jitter)等像素特性的变化。
<周边区域的第七实施例>
将参照图63说明周边区域的第七实施例中的周边区域701。
与周边区域的第一至第六实施例相比，图63所示的周边区域701g的不同之处在于，沟槽是通过对基板在向下方向上(从上侧)和在向上方向上(从下侧)钻孔而形成。已经说明了周边区域的第一至第六实施例，但对于制造沟槽323时的钻孔方向没有特别限定。
在周边区域的第一至第六实施例中，可以通过从光入射表面侧进行钻孔来形成沟槽，或者可以从连接到配线层311的表面侧进行钻孔来形成沟槽。
在图63所示的周边区域701g中，通过从光入射表面侧进行钻孔来形成沟槽872-1和872-2，而通过从与光入射表面相反一侧的表面进行钻孔来形成沟槽873-1和873-2。因此，也可以通过在向下方向上(从上侧)和在向上方向上(从下侧)进行钻孔来形成贯通沟槽。
借助于通过在向下方向上(从上侧)和在向上方向上(从下侧)进行钻孔而形成的贯通沟槽，即使在例如传感器芯片310(不包括配线层311)具有大厚度结构的情况下，也能够形成贯通沟槽。
此外，在通过在不同方向进行钻孔来形成沟槽的情况下，可以用不同的材料填充沟槽，以形成不同性质的沟槽。例如，在图63所示的示例中，遮光壁871-1(871-2)形成在沟槽872-1(872-2)中，而沟槽873-1(873-2)填充有绝缘材料。
注意，通过使用相同的材料，能够填充沟槽872和沟槽873，或者能够在其中形成遮光壁。
通过周边区域的第一至第七实施例中的任一个，能够确保像素与周边区域之间的隔离性及其可靠性，以应对高电压的施加。
此外，周边区域的第一至第七实施例中的任一个和隔离区域的第一至第八实施例中的任一个可以互相结合。
例如，在与图37所示的隔离区域的第一实施例组合的情况下，沟槽412也形成在隔离区域108a中。可能产生由该沟槽412导致的暗电流或白缺陷等影响。通过应用周边区域的第一至第七实施例中的任一个能够降低该影响。
换句话说，通过应用周边区域的第一至第七实施例中的任一个，能够确保像素与周边区域之间的绝缘性及其可靠性以应对高电压的施加，并且由于像素与周边区域之间的绝缘性及其可靠性得到保证，因此也能够减小设置于隔离区域中的沟槽的影响。
<摄像装置的应用>
上述APD 21可以应用于测距设备。这里，以将APD 21应用于测距设备以用于测量距离的情况为例，将说明APD 21的应用示例。
图64是示出根据本技术的应用适用的APD 21的测距设备的实施例的构造的图。图64所示的测距设备1000包括光脉冲发射器1021、光脉冲接收器1022和RS触发器1023。
在下面的说明中，以使用TOF(飞行时间)系统作为测量距离的方法的情况为例。上述APD 21可以用作TOF型传感器。
TOF型传感器是一种通过测量从自身发出的光照射到物体上，在物体上反射并返回到自身所需的时间来测量自身到物体的距离的传感器。例如，TOF型传感器在图65所示的时刻工作。
参照图65，将说明测距设备1000的操作。光脉冲发射器1021根据提供给它的触发脉冲发光(发光脉冲)。发射的光照射在物体上，并且被反射为由光脉冲接收器1022接收的反射光。上述APD 21可以用作光脉冲接收器1022。
发射被发出的光脉冲的时间与接收被接收的光脉冲的时间之间的差对应于测距设备1000和物体之间的距离，或者飞行时间TOF。
触发脉冲被提供给光脉冲发射器1021，并且也被提供给触发器1023。利用提供给光脉冲发射器1021的触发脉冲，发送短时间光脉冲，并将其提供给触发器1023，从而使触发器1023复位。
在APD 21用作光脉冲接收器1022的情况下，当被接收光脉冲由APD 21接收时，产生光子。通过因此产生的光子(电脉冲)，触发器1023复位。
通过这样的操作，可以产生具有与飞行时间TOF对应的脉冲宽度的栅极信号。通过使用时钟信号等对由此产生的栅极信号进行计数，从而可以计算TOF(作为数字信号输出)。
在测距设备1000中，通过上述处理产生距离信息。上述APD 21可以用于这样的测距设备1000。
<移动体的应用示例>
根据本发明的技术(本技术)适用于各种产品。例如，根据本发明的技术可实现为安装在诸如以下任何类型的移动体中的装置：汽车、电动汽车、混合动力汽车、摩托车、自行车、个人移动设备、飞机、无人机、船、和机器人等。
图66是示出作为根据本发明的技术适用的移动体控制系统的示例的车辆控制系统的一般构造示例的框图。
车辆控制系统12000包括通过通信网络12001连接的多个电子控制单元。在图66所示的示例中，车辆控制系统12000包括：驱动系统控制单元12010、车身系统控制单元12020、外部信息检测单元12030、内部信息检测单元12040、以及集成控制单元12050。此外，作为集成控制单元12050的功能性构造，示出了微型计算机12051、声音图像输出部分12052以及车载网络I/F(接口)12053。
驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统有关的设备的操作。例如，驱动系统控制单元12010可用作用于下述设备的控制设备：生成车辆驱动力的驱动力生成设备(例如，内燃机或驱动电机等)、将驱动力传递到一个或多个车轮的驱动力传递机构、调节车辆的转向角度的转向机构以及产生车辆的制动力的制动设备等。
车身系统控制单元12020根据各种程序来控制安装在车体上的每个设备的操作。例如，车身系统控制单元12020可用作无键进入系统、智能钥匙系统、自动窗设备或者诸如前灯、尾灯、刹车灯、转向灯和雾灯等各种灯的控制设备。在这种情况下，可以将从代表按键的移动设备发送的无线电波或来自各种开关的信号输入到车身系统控制单元12020。车身系统控制单元12020接收无线电波或信号的输入，并且控制车辆的门锁装置、自动窗装置、灯等。
外部信息检测单元12030检测安装有车辆控制系统12000的车辆外部的信息。例如，成像部分12031连接至外部信息检测单元12030。外部信息检测单元12030使成像部分12031拍摄车辆外部的图像，并接收所拍摄的图像。外部信息检测单元12030可以基于接收到的图像执行关于路面上的行人、车辆、障碍物、标志、字母等的被摄体检测处理或距离检测处理。
成像部分12031是接收光并根据光的受光量来输出电信号的光学传感器。成像部分12031可以将电信号作为图像输出，或者可以将电信号作为测距的信息输出。此外，由成像部分12031接收的光可以是可见光，或者可以是诸如红外光等的不可见光。
内部信息检测单元12040检测车辆内部的信息。例如，内部信息检测单元12040与用于检测驾驶员的状态的驾驶员状态检测部分12041连接。驾驶员状态检测部分12041例如包括拍摄驾驶员的相机，并且内部信息检测单元12040可以基于从驾驶员状态检测部分12041输入的检测信息来计算驾驶员的疲劳程度或集中程度并且可以确定驾驶员是否在驾驶位上打瞌睡。
微型计算机12051基于由外部信息检测单元12030或内部信息检测单元12040中获取的车辆外部或内部信息来计算驱动力产生设备、转向机构或制动设备用的控制设定值，并且可以向驱动系统控制单元12010输出控制命令。例如，为了实现包括车辆的避碰或减震、基于车辆间距的跟车行驶、车速保持行驶、车辆的碰撞警告、车道偏离警告等在内的高级驾驶员辅助系统(ADAS：advanced driver assistance system)功能，微型计算机12051可以执行协作控制。
此外，微型计算机12051基于由外部信息检测单元12030或内部信息检测单元12040中获取的车辆附近的信息来控制驱动力产生设备、转向机构或制动设备等，从而执行以实现用于不依赖驾驶员的操作的自动行驶的自动驾驶等为目的的协同控制。
而且，微型计算机12051可以基于从外部信息检测单元12030中获取的车辆外部的信息来向车身系统控制单元12020输出控制命令。例如，微型计算机12051能够通过根据由外部信息检测单元12030检测到的前方车辆或对向车辆的位置来控制前灯，从而进行诸如从远光灯模式切换至近光灯模式等以防眩光为目的的协同控制。
声音图像输出部分12052将声音和图像中的至少一者的输出信号发送到输出设备，该输出设备能够将声音或视觉信息提供给车上的乘客或车辆外部。在图66所示的示例中，作为输出设备的示例，示出了音频扬声器12061、显示部分12062和仪表板12063。例如，显示部分12062可以包括车载显示器和平视显示器中的至少一者。
图67示出了成像部分12031的安装位置的示例。
在图67中，设置有成像部分12101、12102、12103、12104和12105作为成像部分12031。
例如，将成像部分12101、12102、12103、12104和12105设置在诸如车辆12100的前车头、后视镜、后保险杠或后门以及车厢内的前挡风玻璃的上部等位置处。设置在前车头处的成像部分12101和设置在车厢内的前挡风玻璃的上部处的成像部分12105主要获取车辆12100的前方的图像。设置在后视镜处的成像部分12102和12103主要获取车辆12100的两侧的图像。设置在后保险杠或后门处的成像部分12104主要获取车辆12100的后方的图像。设置在车厢内的挡风玻璃的上部处的成像部分12105主要用于检测前方车辆、行人、障碍物、信号灯、交通标志、车道等。
注意，图67示出成像部分12101～12104的成像范围的示例。成像范围12111表示设置在前车头处的成像部分12101的成像范围；成像范围12112和12113分别表示设置在后视镜处的成像部分12102和12103的成像范围；以及成像范围12114表示设置在后保险杠或后门处的成像部分12104的成像范围。例如，通过叠加由成像部分12101～12104拍摄的图像数据，能够获得从上方观察车辆12100的鸟瞰视野图像。
成像部分12101～12104中的至少一者可以具有获取距离信息的功能。例如，成像部分12101～12104中的至少一者可以是包括多个成像元件的立体相机或者可以是具有用于相位差检测的像素的成像元件。
例如，微型计算机12051可以基于从成像部分12101～12104获得的距离信息来获得到在成像范围12111～12114内的每个立体物的距离以及该距离的时间变化(相对于车辆12100的相对速度)。由此，特别地，能够将位于车辆12100的行驶道路上的、最接近车辆12100的并且在与车辆12100大致相同的方向上以预定速度(例如，0km/h以上)行驶的立体物提取为前方车辆。此外，微型计算机12051能够设定车辆间距以在车辆12000与前方车辆之间初步确保安全，并且能够执行自动制动控制(包括后续的停止控制)或自动加速控制(包括后续的开始控制)。以这种方式，无需依赖于驾驶员的操作，就可以执行用于自动行驶的自动驾驶的协同控制。
例如，基于从成像部分12101～12104获得的距离信息，微型计算机12051将与立体物有关的立体物数据提取并分类为两轮车辆、普通车辆、大型车辆、行人、电杆和其它立体物，并可以使用提取的立体物数据来自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为车辆12100的驾驶员能够视觉识别的障碍物和难以被驾驶员视觉识别的障碍物。然后，微型计算机12051确定代表与每个障碍物发生碰撞的危险等级的碰撞风险。在碰撞风险为预定值以上并且存在碰撞可能性的情况下，微型计算机12051通过音频扬声器12061和/或显示部分12062向驾驶员输出警告，或者通过驱动系统控制单元12010执行强制减速或避让转向，从而能够执行避免碰撞的驾驶辅助。
成像部分12101～12104中的至少一者可以是检测红外光的红外相机。例如，微型计算机12051能够通过确定成像部分12101～12104拍摄的图像中是否存在行人，从而识别行人。例如，通过如下处理来执行对行人的识别：提取由作为红外相机的成像部分12101～12104拍摄的图像中的特征点的处理以及通过对表示被摄体轮廓的一系列特征点进行模式匹配从而判定该被摄体是否是行人的处理。当微型计算机12051判定由成像部分12101～12104拍摄的图像中存在行人并识别出行人时，声音图像输出部分12052控制显示部分12062使得对识别出的行人叠加方形轮廓线以显著突出。此外，声音图像输出部分12052可以控制显示部分12062使得在期望的位置处显示表示行人的图标等。
注意，在此说明的效果仅仅是示例性的而不是限制性的，并且可能存在其他效果。
注意，本技术的实施例不限于上述实施例，并且在不脱离本技术的主旨范围的情况下可以进行各种修改。
注意，本技术可以具有以下构造。
(1)
一种传感器，其包括：
第一基板，其包括至少第一像素，所述第一像素包括：
雪崩光电二极管，其将入射光转换为电荷并且包括阳极和阴极，其中，所述阴极位于所述第一基板的阱区中；
隔离区域，其将所述阱区与相邻于所述第一像素的至少第二像素隔离；以及
空穴累积区域，其位于所述隔离区域与所述阱区之间，其中，所述空穴累积区域电连接至所述阳极。
(2)
根据(1)的传感器，进一步包括：
透镜，位于所述第一基板上，用于向着所述阱区聚焦入射光，其中，所述空穴累积区域包括位于所述透镜与所述阱区之间的部分。
(3)
根据(2)的传感器，进一步包括：
第二基板，其包括：
第一接触件，其电连接到所述阳极；
第二接触件，其电连接到所述阴极；
第一配线层，其电连接到所述第一接触件；以及
第二配线层，其电连接到所述第二接触件。
(4)
根据(3)的传感器，进一步包括：
第三基板，其位于所述第二基板上，并且电连接至所述第一配线层和所述第二配线层。
(5)
根据(1)的传感器，其中，所述阱区包括第一导电类型的第一区域、第二导电类型的与所述第一区域接触的第二区域、以及所述第二导电类型或所述第一导电类型的与所述空穴累积区域接触的第三区域。
(6)
根据(5)的传感器，其中，当所述第三区域是所述第二导电类型时，则所述第二区域和所述第三区域具有所述第二导电类型的不同杂质浓度；并且其中，当所述第三区域是所述第一导电类型时，则所述第一区域和所述第三区域具有所述第一导电类型的不同的杂质浓度。
(7)
根据(6)的传感器，其中，所述第一导电类型是n型，并且所述第二导电类型是p型。
(8)
根据(6)的传感器，其中，在平面图中，所述第一区域被所述第三区域包围，所述第三区域被所述阳极包围，并且所述阳极被所述隔离区域包围。
(9)
根据(2)的传感器，进一步包括：
氧化膜，其位于所述隔离区域与所述空穴累积区域之间，并且也位于所述空穴累积区域与所述透镜之间。
(10)
根据(2)的传感器，进一步包括：
导电膜，其位于所述隔离区域与至少所述第二像素之间。
(11)
根据(2)的传感器，进一步包括：
遮光膜，其与所述透镜位于所述第一基板的相同表面上；
第一接触件，其电连接到所述遮光膜，并被构造成接收偏压；以及
第二接触件，其电连接至所述隔离区域，并被构造成接收所述偏压。
(12)
一种传感器，其包括：
基板，其包括至少一个像素，所述至少一个像素包括：
雪崩光电二极管，其将入射光转换为电荷并且包括第一导电类型的阴极和第二导电类型的阳极，其中，所述阴极位于所述第一导电类型或所述第二导电类型的阱区中，并且其中所述阳极处于所述阱区的周边；
第一材料，所述第一材料位于所述阱区周围并且具有所述第二导电类型，其中，所述第一材料电连接到所述阳极；以及
绝缘材料，位于所述第一材料和所述阳极周围。
(13)
根据(12)的传感器，进一步包括：
所述基板上的透镜，其中，所述第一材料包括位于所述透镜与所述阱区之间的部分。
(14)
根据(13)的传感器，进一步包括：
氧化膜，其位于所述绝缘材料与所述第一材料之间，并且也位于所述第一材料与所述透镜之间。
(15)
根据(12)的传感器，进一步包括：
金属膜，其位于所述绝缘材料周围。
(16)
根据(12)的传感器，其中，所述阱区包括与所述阴极接触的所述第二导电类型的第一区域，以及与所述阴极和所述阳极接触的所述第一导电类型或所述第二导电类型的第二区域。
(17)
根据(14)的传感器，其中，所述第二区域是所述第二导电类型，并且所述第一区域和所述第二区域具有所述第二导电类型的不同的杂质浓度。
(18)
一种传感器，其包括：
第一基板，其包括像素区域中的至少第一像素，所述第一像素包括：
雪崩光电二极管，其将入射光转换为电荷并包括第一区域、第二区域和第三区域，其中，所述第一区域是第一导电类型，所述第二区域是第二导电类型，以及所述第三区域是所述第一导电类型或所述第二导电类型，并且其中所述第一区域和所述第三区域层叠；
隔离区域，其将所述第三区域与至少第二像素隔离，其中，所述隔离区域贯穿所述第一基板；以及
所述第二导电类型的电荷累积区域，其位于所述第三区域与所述隔离区域之间，其中，所述电荷累积区域电连接至所述第二区域。
(19)
根据(18)的传感器，其中，所述电荷累积区域在所述隔离区域与所述第三区域之间，并从所述第一基板的第一表面朝着所述第一基板的与所述第一表面相对的第二表面延伸，其中，所述第一表面是所述第一基板的光入射侧。
(20)
根据(18)的传感器，其中，所述隔离区域包括：
贯穿所述第一基板的金属膜。
(21)
根据(18)的传感器，进一步包括：
第四区域，位于所述第一区域与所述第三区域之间，其中，所述第四区域是所述第二导电类型。
(22)
根据(18)的传感器，进一步包括：
所述第一基板上的透镜，其向着所述第三区域聚焦入射光。
(23)
根据(18)的传感器，进一步包括：
第二基板，其包括：
第一接触件，其电连接到所述第一区域；
第二接触件，其电连接到所述第二区域；
第一配线，其电连接到所述第一接触件；以及
第二配线，其电连接到所述第二接触件。
(24)
根据(23)的传感器，进一步包括：
第三基板，其位于所述第二基板上并电连接至所述第一配线和所述第二配线。
(25)
根据(24)的传感器，其中，所述第三基板包括第三配线和第四配线，所述第一配线电连接至所述第三配线，并且所述第二配线电连接至所述第四配线。
(26)
根据(18)的传感器，进一步包括：
所述隔离区域与所述电荷累积区域之间的氧化膜。
(27)
根据(18)的传感器，其中，当所述第三区域是所述第一导电类型时，所述第一区域和所述第三区域具有所述第一导电类型的不同的杂质浓度；其中，当所述第三区域是所述第二导电类型时，所述第二区域和所述第三区域具有所述第二导电类型的不同的杂质浓度，并且其中，所述第二区域和所述电荷累积区域具有所述第二导电类型的不同的杂质浓度。
(28)
根据(18)的传感器，进一步包括：
透镜，位于所述第一基板上，用于向着所述第三区域聚焦入射光；
遮光膜，其与所述透镜位于所述第一基板的相同表面上；
第一接触件，其电连接至所述遮光膜并被构造成接收偏压；以及
第二接触件，其电连接至所述隔离区域并被构造成接收所述偏压。
(29)
根据(24)的传感器，进一步包括：
所述第一基板中的沟槽区域，所述沟槽区域位于所述第一基板的除了所述像素区域之外的周边区域中。
(30)
根据(29)的传感器，进一步包括：
连接通孔，其贯穿所述第一基板和所述第二基板到达所述第三基板的配线，其中，所述沟槽区域位于所述像素区域与所述连接通孔之间。
(31)
一种光电探测器，其包括：
高电场区域；
隔离区域，其用于与相邻像素的隔离；以及
空穴累积区域，其捕获所述隔离区域的侧壁上的电子，
其中，所述空穴累积区域与阳极电连接。
(32)
根据(31)的光电探测器，
其中，所述空穴累积区域也形成在背面侧。
(33)
根据(31)的光电探测器，
其中，所述空穴累积区域是p型半导体区域。
(34)
根据(31)的光电探测器，
其中，所述空穴累积区域是由负的固定电荷膜的空穴诱导而形成的。
(35)
根据(31)的光电探测器，
其中，所述空穴累积区域是通过在所述隔离区域中形成的金属膜上施加电压进行的空穴诱导而形成的。
(36)
根据(31)的光电探测器，
其中，在构成所述高电场区域的阴极中，除了与接触件连接的部分之外的其他部分嵌入基板中，
空穴累积区域在除了与接触件连接的部分之外的区域中形成在基板的表面处，以及
形成在基板表面处的所述空穴累积区域的电位与所述阳极的电位不同。
(37)
根据(36)的光电探测器，
其中，形成在所述基板的表面处的所述空穴累积区域的电位与接地电位或阴极的电位相同。
(38)
根据(36)的光电探测器，
其中，与所述接触件连接的所述部分形成在所述高电场区域的大致中央部分。
(39)
根据(36)的光电探测器，
其中，与所述接触件连接的所述部分形成在所述高电场区域的端部附近，以及
形成在所述基板的所述表面处的所述空穴累积区域形成在所述高电场区域的中央部分。
(40)
根据(31)的光电探测器，
其中，所述阳极形成在与所述隔离区域相邻的部分处。
(41)
一种光电探测器，其包括：
高电场区域；
隔离区域，其用于与相邻像素的隔离；以及
电子累积区域，其捕获所述隔离区域的侧壁上的空穴，
其中，所述电子累积区域与阴极电连接。
(42)
根据(41)的光电探测器，
其中，所述电子累积区域也形成在背面侧上。
(43)
根据(41)的光电探测器，
其中，所述电子累积区域是n型半导体区域。
(44)
根据(41)的光电探测器，
其中，所述电子累积区域是由正的固定电荷膜的电子诱导而形成的。
(45)
根据(41)的光电探测器，
其中，所述电子累积区域是通过在所述隔离区域中形成的金属膜上施加电压进行的电子诱导而形成的。
(46)
根据(41)的光电探测器，
其中，在构成所述高电场区域的阳极中，除了与接触件连接的部分之外的其他部分嵌入基板中，
所述电子累积区域在与所述接触件连接的部分之外的区域中形成在所述基板的表面处，以及
形成在所述基板的表面处的所述电子累积区域的电位与所述阴极的电位不同。
(47)
根据(46)的光电探测器，
其中，形成在所述基板的表面处的所述电子累积区域的电位与接地电压或所述阳极的电压相同。
(48)
根据(46)的光电探测器，
其中，与所述接触件连接的所述部分形成在所述高电场区域的大致中央部分。
(49)
根据(46)的光电探测器，
其中，与所述接触件连接的所述部分形成在所述高电场区域的端部附近，以及
形成在所述基板的表面处的所述电子累积区域形成在所述高电场区域的中央部分。
(50)
根据(41)的光电探测器,
其中，所述阴极形成在与所述隔离区域相邻的部分。
[附图标记列表]
21 APD
23 片上透镜
101 n型半导体区域
102 p型半导体区域
103 阱层
104 接触件
105 阳极
106 接触件
107 空穴累积区域
108 隔离区域
151 固定电荷膜
171 金属膜

Claims (30)

1.一种传感器，其包括：
第一基板，其包括至少第一像素，所述第一像素包括：
雪崩光电二极管，其将入射光转换为电荷并且包括阳极和阴极，其中，所述阴极位于所述第一基板的阱区中；
隔离区域，其将所述阱区与相邻于所述第一像素的至少第二像素隔离；以及
空穴累积区域，其位于所述隔离区域与所述阱区之间，其中，所述空穴累积区域电连接至所述阳极。
2.根据权利要求1所述的传感器，进一步包括：
透镜，位于所述第一基板上，用于向着所述阱区聚焦入射光，其中，所述空穴累积区域包括位于所述透镜与所述阱区之间的部分。
3.根据权利要求2所述的传感器，进一步包括：
第二基板，其包括：
第一接触件，其电连接到所述阳极；
第二接触件，其电连接到所述阴极；
第一配线层，其电连接到所述第一接触件；以及
第二配线层，其电连接到所述第二接触件。
4.根据权利要求3所述的传感器，进一步包括：
第三基板，其位于所述第二基板上，并且电连接至所述第一配线层和所述第二配线层。
5.根据权利要求1所述的传感器，其中，所述阱区包括第一导电类型的第一区域、第二导电类型的与所述第一区域接触的第二区域、以及所述第二导电类型或所述第一导电类型的与所述空穴累积区域接触的第三区域。
6.根据权利要求5所述的传感器，其中，当所述第三区域是所述第二导电类型时，则所述第二区域和所述第三区域具有所述第二导电类型的不同杂质浓度；并且其中，当所述第三区域是所述第一导电类型时，则所述第一区域和所述第三区域具有所述第一导电类型的不同的杂质浓度。
7.根据权利要求6所述的传感器，其中，所述第一导电类型是n型，并且所述第二导电类型是p型。
8.根据权利要求6所述的传感器，其中，在平面图中，所述第一区域被所述第三区域包围，所述第三区域被所述阳极包围，并且所述阳极被所述隔离区域包围。
9.根据权利要求2所述的传感器，进一步包括：
氧化膜，其位于所述隔离区域与所述空穴累积区域之间，并且也位于所述空穴累积区域与所述透镜之间。
10.根据权利要求2所述的传感器，进一步包括：
导电膜，其位于所述隔离区域与至少所述第二像素之间。
11.根据权利要求2所述的传感器，进一步包括：
遮光膜，其与所述透镜位于所述第一基板的相同表面上；
第一接触件，其电连接到所述遮光膜，并被构造成接收偏压；以及
第二接触件，其电连接至所述隔离区域，并被构造成接收所述偏压。
12.一种传感器，其包括：
基板，其包括至少一个像素，所述至少一个像素包括：
雪崩光电二极管，其将入射光转换为电荷并且包括第一导电类型的阴极和第二导电类型的阳极，其中，所述阴极位于所述第一导电类型或所述第二导电类型的阱区中，并且其中所述阳极处于所述阱区的周边；
第一材料，所述第一材料位于所述阱区周围并且具有所述第二导电类型，其中，所述第一材料电连接到所述阳极；以及
绝缘材料，位于所述第一材料和所述阳极周围。
13.根据权利要求12所述的传感器，进一步包括：
所述基板上的透镜，其中，所述第一材料包括位于所述透镜与所述阱区之间的部分。
14.根据权利要求13所述的传感器，进一步包括：
氧化膜，其位于所述绝缘材料与所述第一材料之间，并且也位于所述第一材料与所述透镜之间。
15.根据权利要求12所述的传感器，进一步包括：
金属膜，其位于所述绝缘材料周围。
16.根据权利要求12所述的传感器，其中，所述阱区包括与所述阴极接触的所述第二导电类型的第一区域，以及与所述阴极和所述阳极接触的所述第一导电类型或所述第二导电类型的第二区域。
17.根据权利要求14所述的传感器，其中，所述第二区域是所述第二导电类型，并且所述第一区域和所述第二区域具有所述第二导电类型的不同的杂质浓度。
18.一种传感器，其包括：
第一基板，其包括像素区域中的至少第一像素，所述第一像素包括：
雪崩光电二极管，其将入射光转换为电荷并包括第一区域、第二区域和第三区域，其中，所述第一区域是第一导电类型，所述第二区域是第二导电类型，以及所述第三区域是所述第一导电类型或所述第二导电类型，并且其中所述第一区域和所述第三区域层叠；
隔离区域，其将所述第三区域与至少第二像素隔离，其中，所述隔离区域贯穿所述第一基板；以及
所述第二导电类型的电荷累积区域，其位于所述第三区域与所述隔离区域之间，其中，所述电荷累积区域电连接至所述第二区域。
19.根据权利要求18所述的传感器，其中，所述电荷累积区域在所述隔离区域与所述第三区域之间，并从所述第一基板的第一表面朝着所述第一基板的与所述第一表面相对的第二表面延伸，其中，所述第一表面是所述第一基板的光入射侧。
20.根据权利要求18所述的传感器，其中，所述隔离区域包括：
贯穿所述第一基板的金属膜。
21.根据权利要求18所述的传感器，进一步包括：
第四区域，位于所述第一区域与所述第三区域之间，其中，所述第四区域是所述第二导电类型。
22.根据权利要求18所述的传感器，进一步包括：
所述第一基板上的透镜，其向着所述第三区域聚焦入射光。
23.根据权利要求18所述的传感器，进一步包括：
第二基板，其包括：
第一接触件，其电连接到所述第一区域；
第二接触件，其电连接到所述第二区域；
第一配线，其电连接到所述第一接触件；以及
第二配线，其电连接到所述第二接触件。
24.根据权利要求23所述的传感器，进一步包括：
第三基板，其位于所述第二基板上并电连接至所述第一配线和所述第二配线。
25.根据权利要求24所述的传感器，其中，所述第三基板包括第三配线和第四配线，所述第一配线电连接至所述第三配线，并且所述第二配线电连接至所述第四配线。
26.根据权利要求18所述的传感器，进一步包括：
所述隔离区域与所述电荷累积区域之间的氧化膜。
27.根据权利要求18所述的传感器，其中，当所述第三区域是所述第一导电类型时，所述第一区域和所述第三区域具有所述第一导电类型的不同的杂质浓度；其中，当所述第三区域是所述第二导电类型时，所述第二区域和所述第三区域具有所述第二导电类型的不同的杂质浓度，并且其中，所述第二区域和所述电荷累积区域具有所述第二导电类型的不同的杂质浓度。
28.根据权利要求22所述的传感器，进一步包括：
遮光膜，其与所述透镜位于所述第一基板的相同表面上；
第一接触件，其电连接至所述遮光膜并被构造成接收偏压；以及
第二接触件，其电连接至所述隔离区域并被构造成接收所述偏压。
29.根据权利要求24所述的传感器，进一步包括：
所述第一基板中的沟槽区域，所述沟槽区域位于所述第一基板的除了所述像素区域之外的周边区域中。
30.根据权利要求29所述的传感器，进一步包括：
连接通孔，其贯穿所述第一基板和所述第二基板到达所述第三基板的配线，其中，所述沟槽区域位于所述像素区域与所述连接通孔之间。
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