JP2018148097A - 固体撮像素子 - Google Patents

Abstract

【課題】微細化しやすく、かつ、クロストークも抑制できる固体撮像素子を提供する。【解決手段】固体撮像素子は、Ｐ型の基板１１と配線層１７とを備え、基板１１は、第１主面Ｓ１に配置され、第１主面Ｓ１から第２主面Ｓ２の方向に伸びるＮ型半導体領域１２と、第２主面Ｓ２とＮ型半導体領域１２との間に配置されＮ型半導体領域１２と接続されるＮ型半導体領域１３と、第２主面Ｓ２と画素１及び画素２のＮ型半導体領域１３との間に配置されるＰ型半導体領域１４と、画素１のＮ型半導体領域１２と画素２Ｎ型半導体領域１２との間であって第１主面Ｓ１に配置されたＮ型ウェル１５と、Ｎ型ウェル１５内に配置された画素回路と、画素１のＮ型半導体領域１３と画素２のＮ型半導体領域１３との間に配置されたＰ＋型半導体領域１４ａとを備える。Ｎ型半導体領域１３とＰ型半導体領域１４とは、アバランシェ増倍領域ＡＭを形成する。【選択図】図１８

Description

本開示は、固体撮像素子に関し、特に微弱な光を検出する固体撮像素子に関する。

近年、医療、バイオ、化学、監視、車載、放射線検出など多岐に渡る分野において、高感度なカメラが利用されている。高感度化のための手段の一つとして、アバランシェ・フォトダイオード（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ；以下、ＡＰＤともいう）が用いられている。ＡＰＤは、光電変換で発生した信号電荷を、アバランシェ降伏（ブレークダウン）を用いて増倍することで光の検出感度を高めたフォトダイオードである。現在までに、ＡＰＤを用いることで、わずかなフォトンの数でも検出可能な、フォトンカウンティング型の光検出器（特許文献１）及び高感度イメージセンサ（特許文献２、特許文献３）が考案されている。

国際公開第２００８／００４５４７号 国際公開第２０１４／０９７５１９号 特開２０１５−５７５２号公報

ＡＰＤを半導体基板内に形成するためには、基板内に高電界の領域を形成する必要がある。そこで、特許文献１では、基板の表面と裏面の間に高電圧を印加し、アバランシェ降伏を起こし、それによりフォトンの検出が可能な光検出器を実現している。このような構造を固体撮像素子に適用するためには、高電圧の印加を行わない画素回路と、高電圧を印加するＡＰＤを作り分ける必要があるが、画素回路を配置する領域では光を検出することができず、開口率が低下することによる感度低下が課題であった。そこで高い開口率を満たすため、特許文献２に示すように、ＡＰＤと画素回路とを別基板に作製し、接合する手法が提案されている。しかしながら、この手法は微細化が困難であるため高い解像度を得ることが難しい課題がある。

特許文献３では、ＡＰＤがＣＭＯＳ画素回路と同一基板内に形成されている。特許文献３の段落００４４に記述されている通り、第２ドープ領域と第３ドープ領域とに独立したバイアスを印加するために、第１のドープ領域または第４のドープ領域を用いて第２ドープ領域と第３ドープ領域とを分断している。しかしながら、この構造では信号電荷が隣接画素に漏れこみやすくなり、クロストークが発生する。特に、高輝度な被写体が画面内に写り込む場合を想定すると、信号電荷が飽和した画素から、過剰な信号電荷が漏れ出し、隣接する画素を次々と飽和させていくため、飽和時のクロストークも課題となる。

本開示は、高い開口率を満たしながらも、アバランシェ・フォトダイオードと画素回路とを同一半導体基板に作製した固体撮像素子であって、微細化しやすく、かつ、クロストークも抑制できる固体撮像素子を提供することを目的とする。

上記目的を達成するために、本開示の一形態に係る固体撮像素子は、第１画素及び前記第１画素に隣接する第２画素を含む画素アレイを備える固体撮像素子であって、前記画素アレイは、第１主面及び前記第１主面の反対側であって光が入射する第２主面を有する第１導電型の基板と、前記第１主面上に配置された配線層とを備え、前記基板は、前記第１画素及び前記第２画素のそれぞれについて形成され、前記基板の内部に配置され、前記第１主面から前記第２主面の方向に伸び、且つ、前記第１導電型と異なる第２導電型の第１の半導体領域と、前記第１画素及び前記第２画素のそれぞれについて形成され、前記基板の内部であって前記第２主面と前記第１の半導体領域との間に配置され、前記第１の半導体領域と接続され、且つ、前記第２導電型の第２の半導体領域と、前記基板の内部であって前記第２主面と前記第１画素及び前記第２画素の前記第２の半導体領域との間に配置され、前記第１導電型の第３の半導体領域と、前記基板の内部であって、かつ、前記第１画素の前記第１の半導体領域と前記第２画素の前記第１の半導体領域との間であって、前記第１主面に配置された第１のウェル領域と、前記第１のウェル領域内に配置された画素回路と、前記基板の内部であって前記第１画素の前記第２の半導体領域と前記第２画素の前記第２の半導体領域との間に配置された画素間分離領域と、前記基板の内部であって前記第１画素の前記第３の半導体領域と前記第２画素の前記第３の半導体領域との間に配置された前記第１導電型の第６の半導体領域を備え、前記第２の半導体領域と前記第３の半導体領域とは、アバランシェ増倍領域を形成する。

本開示によれば、高い開口率を満たしながらも、アバランシェ・フォトダイオードと画素回路とを同一半導体基板に作製した固体撮像素子であって、微細化しやすく、かつ、クロストークも抑制できる固体撮像素子を実現することができる。

図１は、本開示の実施の形態１に係る固体撮像素子の断面図である。 図２は、本開示の実施の形態１に係る固体撮像素子の第１主面における平面図である。 図３は、本開示の実施の形態１に係る固体撮像素子の、図１のＡＡ’線上におけるポテンシャルの勾配を示す図である。 図４は、本開示の実施の形態１に係る固体撮像素子の画素終端部を含む平面図である。 図５は、本開示の実施の形態１に係る固体撮像素子の画素終端部を含む図４のＤＤ’線での断面図である。 図６は、本開示の実施の形態１の変形例に係る固体撮像素子の断面図である。 図７は、本開示の実施の形態１の変形例に係る固体撮像素子の第１主面における平面図である。 図８は、本開示の実施の形態２に係る固体撮像素子の断面図である。 図９は、本開示の実施の形態２に係る固体撮像素子の第１主面における平面図である。 図１０は、本開示の実施の形態２に係る固体撮像素子の、図８のＡＡ’線を含む面での平面図である。 図１１は、本開示の実施の形態２に係る固体撮像素子の、図８のＢＢ’線を含む面での平面図である。 図１２は、本開示の実施の形態２に係る固体撮像素子の、図８のＣＣ’線上におけるポテンシャルの勾配を示す図である。 図１３は、本開示の実施の形態２に係る固体撮像素子の画素終端部を含む平面図である。 図１４は、本開示の実施の形態２に係る固体撮像素子の画素終端部を含む図１３のＤＤ’線での断面図である。 図１５は、本開示の実施の形態２に係る固体撮像素子の画素終端部を含む平面図である。 図１６は、本開示の実施の形態２に係る固体撮像素子の画素終端部を含む図１５のＥＥ’線での断面図である。 図１７は、本開示の実施形態に係る固体撮像装置の構成例を示す図である。 図１８は、本開示の実施の形態４に係る固体撮像素子の断面図である。 図１９は、本開示の実施の形態４に係る固体撮像素子の画素終端部を含む平面図である。 図２０Ａは、本開示の実施の形態４に係る固体撮像素子の、図１９のＦＦ’線上における電界プロファイルを示す図である。 図２０Ｂは、本開示の実施の形態４に係る固体撮像素子の、図１９のＧＧ’線上における電界プロファイルを示す図である。 図２１は、本開示の実施の形態４に係る固体撮像素子のアバランシェブレークダウンを生じうる範囲を示す平面図である。

以下、本開示に係る固体撮像素子の実施の形態について、図面を参照しながら具体的に説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。本開示は以下の実施の形態に限定されない。また、本開示の複数の実施の形態を組合せることも可能である。また、本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。

（実施の形態１）
まず、図１及び図２を参照しながら、実施の形態１に係る固体撮像素子の構造を説明する。なお、本明細書において、「平面視」とは、図１に示す第１主面Ｓ１及び第２主面Ｓ２の法線方向から見ることを指す。

図１は、トランジスタＴＲ１がＰチャネルの場合の固体撮像素子が備える画素アレイ（ここでは、画素１及び画素２）の断面図である。図２は、図１の第１主面Ｓ１を第２主面Ｓ２の方へ見たときの平面図である。図２においては、位置関係の理解の向上のため、トランジスタＴＲ１のゲート電極４０も併せて図示している。図３は、図１のＡＡ’線上において、Ｐ＋型半導体領域１０に固定電位Ｖｐｄを印加したときのポテンシャル勾配を示した図である。なお、本実施の形態において、単に「トランジスタ」と記載した場合は、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）を意味する。ただし、本実施の形態に係る固体撮像素子の画素回路を構成するトランジスタは、ＭＯＳ型トランジスタに限られず、ジャンクション型トランジスタ（ＪＦＥＴ）、バイポーラトランジスタ、又は、これらの混在であってもよい。

図１に示されるように、本実施の形態に係る固体撮像素子は、第１画素（画素１）及び第１画素（画素１）に隣接する第２画素（画素２）を含む画素アレイを備える。画素アレイは、第１主面Ｓ１及び第１主面Ｓ１の反対側であって光が入射する第２主面Ｓ２を有する第１導電型（ここでは、Ｐ型）の基板１１と、第１主面Ｓ１上に配置された配線層１７とを備える。基板１１は、主要な構成要素として、（１）第１画素（画素１）及び第２画素（画素２）のそれぞれについて形成され、基板１１の内部（ここでは、第１主面Ｓ１）に配置され、第１主面Ｓ１から第２主面Ｓ２の方向に伸び、且つ、第１導電型（Ｐ型）と異なる第２導電型（Ｎ型）の第１の半導体領域（Ｎ型半導体領域１２）と、（２）第１画素（画素１）及び第２画素（画素２）のそれぞれについて形成され、基板１１の内部であって第２主面Ｓ２と第１の半導体領域（Ｎ型半導体領域１２）との間に配置され、第１の半導体領域（Ｎ型半導体領域１２）と接続され、且つ、第２導電型（Ｎ型）の第２の半導体領域（Ｎ型半導体領域１３）と、（３）基板１１の内部であって第２主面Ｓ２と第１画素（画素１）及び第２画素（画素２）の第２の半導体領域（Ｎ型半導体領域１３）との間に配置され、第１導電型（Ｐ型）の第３の半導体領域（Ｐ型半導体領域１４）と、（４）基板１１の内部であって、かつ、第１画素（画素１）の第１の半導体領域（Ｎ型半導体領域１２）と第２画素（画素２）の第１の半導体領域（Ｎ型半導体領域１２）との間であって、第１主面Ｓ１に配置された第１のウェル領域（Ｎ型ウェル１５）と、（５）第１のウェル領域（Ｎ型ウェル１５）内に配置された画素回路（ＴＲ１等）と、（６）基板１１の内部であって第１画素（画素１）の第２の半導体領域（Ｎ型半導体領域１３）と第２画素（画素２）の第２の半導体領域（Ｎ型半導体領域１３）との間に配置された画素間分離領域３２とを備える。

基板１１において、第２主面Ｓ２に形成されたＰ＋型半導体領域１０とＰ型半導体領域１４とで挟まれた領域（ｐ−型半導体領域）、Ｐ型半導体領域１４及びＮ型半導体領域１３によって光電変換部ＰＤが形成され、特に、Ｐ＋型半導体領域１０へのバイアス電圧（光電変換部ＰＤへの逆バイアス電圧）に依存して、Ｐ型半導体領域１４とＮ型半導体領域１３とでアバランシェ増倍領域（ＡＭ）が形成され得る。つまり、Ｐ型半導体領域１４とＮ型半導体領域１３とでＡＰＤが形成され得る。

より詳しくは、基板１１は、例えば、Ｐ型のシリコン基板である。基板１１の第１主面Ｓ１上には、配線層１７が配置されている。基板１１の第２主面Ｓ２から、光が入射する。

基板１１の第２主面Ｓ２側の表面には、Ｐ＋型半導体領域１０が形成されている。Ｐ＋型半導体領域１０には、光電変換部ＰＤへのバイアスが逆バイアスとなるように固定電位Ｖｐｄが印加されている。第２主面Ｓ２上の結晶欠陥で発生する暗電流を抑制するため、Ｐ＋型半導体領域１０は不純物濃度を１０^１８ｃｍ^−３以上にし、電圧印加時にも空乏化していないことが望ましい。また、Ｐ＋型半導体領域１０の厚さを薄くすることで短波長の光に対しての感度を向上させることが可能となる。可視光の中でもシリコン基板に対しての進入長が短い青色の波長の光を検出するためには、Ｐ＋型半導体領域１０は第２主面Ｓ２から０．５μｍ以下の厚さで形成することが望ましい。赤外光の検出を目的とする場合は、Ｐ＋型半導体領域１０は０．５μｍ以上で形成してもよく、逆に、紫外光の検出を目的とする場合は受光部（光が入射する領域）に形成せず、固定電位Ｖｐｄを印加するための電極の周囲にのみ形成してもよい。第２主面Ｓ２から入射した光は、光電変換部ＰＤにて光電変換され、信号電荷である電子正孔対が発生する。発生した信号電荷のうち電子は電位勾配に沿って第１主面Ｓ１側に流れ、Ｎ型半導体領域１３を経由してＮ型半導体領域１２に移動する。

ここで、固定電位Ｖｐｄがブレークダウン電圧以上に設定された場合（以下、この場合をアバランシェ増倍駆動という）は、光電変換された電荷は、Ｐ型半導体領域１４とＮ型半導体領域１３とで形成されるアバランシェ増倍領域ＡＭにてアバランシェ増倍される。これにより、電子がＮ型半導体領域１２に到達する前に多数の信号電子を発生させることができ、通常はノイズに埋もれて検出できないような微弱な光でも検出が可能となる。本実施形態に係るＶｐｄは、Ｐ型半導体領域１４とＮ型半導体領域１３とに対して逆バイアスとなる極性で、１０Ｖ〜１００Ｖ程度である。

光電変換部ＰＤを厚く形成することで、第２主面Ｓ２から入射した光を光電変換できる確率が増加する。可視光の波長帯域に対しての感度を確保するため、Ｐ＋型半導体領域１０とＰ型半導体領域１４の間は２μｍ以上の厚さであることが望ましい。また、Ｐ＋型半導体領域１０とＰ型半導体領域１４との間の不純物濃度は基板１１と同程度の１０^１６ｃｍ^−３以下の低い不純物濃度（ｐ−）で設計する。つまり、Ｐ型半導体領域１４と第２主面Ｓ２との間の不純物濃度は、Ｐ型半導体領域１４の不純物濃度よりも低い。これにより、光電変換部ＰＤにおいて発生した電子が再結合する確率を下げ、Ｎ型半導体領域１２まで電子が到達する確率を上げることができる。

光を検出して発生した電子を、第１主面Ｓ１に配置され、かつ、各画素において略垂直に形成されたＮ型半導体領域１２に集めるために、基板１１内で水平（第１主面及び第２主面に平行な方向）にＮ型半導体領域１３を伸張している。Ｐ型半導体領域１４は、Ｎ型半導体領域１３とＰ＋型半導体領域１０との間に形成されている。

Ｎ型半導体領域１３は、Ｎ型ウェル１５との導通を防ぐため、第１主面Ｓ１から１．５μｍ以上離れた深さで形成することが望ましい。

Ｐ型半導体領域１４およびＮ型半導体領域１３の不純物濃度はアバランシェ増倍を発生させるため、５×１０^１６ｃｍ^−３以上、かつ、１０^１８ｃｍ^−３以下であることが望ましい。Ｐ型半導体領域１４およびＮ型半導体領域１３の間の距離は不純物濃度のピーク位置で０．５μｍ以上離すことで、不純物の拡散による不純物濃度の相殺を防ぎ、アバランシェ増倍を起こすのに十分な不純物濃度を確保することが可能である。

Ｎ型半導体領域１３およびＮ型半導体領域１２において、図３に示すように、トランジスタＴＲ１のドレインに印加されるドレイン電位Ｖｄｄに対して、Ｐ＋型半導体領域１０に固定電位Ｖｐｄを印加した状態でＮ型半導体領域１３とＮ型半導体領域１２の間にポテンシャル障壁が発生していないことが望ましい。これにより光検出後の信号電荷が撮像における複数フレームに渡って基板内部に残ることを防ぎ、残像を抑制できる。また、Ｎ型半導体領域１２およびＮ型半導体領域１３は１０^１６ｃｍ^−３以上の不純物濃度で形成し、特にＮ型半導体領域１２は深さ方向に応じて不純物濃度を変えて、第１主面Ｓ１側の不純物濃度を高めにすることで信号電荷である電子が基板表面に蓄積しやすくなり、信号の読み出しが容易になる。

ここで、アバランシェ増倍領域を有する光電変換部ＰＤと画素回路とを同一基板上に形成するためには、Ｎ型ウェル１５をＮ型半導体領域１２及びＮ型半導体領域１３と離間した領域に形成し、その内部にＰチャネルのトランジスタＴＲ１を形成すればよい。Ｎチャネルではなく、Ｐチャネルのトランジスタを用いることで、Ｐ＋型半導体領域１０に高電圧を印加した場合でも、ＰチャネルのトランジスタＴＲ１のウェル領域であるＮ型ウェル１５の電圧が変動しにくく、トランジスタＴＲ１を有する画素回路の駆動に支障がでにくい。また、第１主面Ｓ１におけるＰ型半導体領域内には、画素回路が無いため、固定電圧を印加する必要はない。

Ｎ型半導体領域１３は、Ｎ型ウェル１５と電気的に分離できる深さに形成される必要がある。また、Ｎ型ウェル１５はＮ型半導体領域１２とも電気的に分離される必要があり、双方の間にはＰ型半導体領域やＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）等を形成してもよい。

トランジスタＴＲ１は、Ｎ型半導体領域１２に流れ込んだ信号電荷を読み出すための、画素回路の一部を構成する。トランジスタＴＲ１のゲート電極４０や拡散領域（ソース領域及びドレイン領域）４１は、コンタクトプラグ２０を介して配線２１と接続されている。

以上の構成により、本実施の形態に係る固体撮像素子では、ＡＰＤ及び画素回路が一つの基板１１内に埋め込んで形成され、かつ、画素回路が光電変換部ＰＤの下方に形成されているので、高い開口率を維持しながらも、同一基板内にＡＰＤと画素回路とを構成する固体撮像素子を実現できる。

さらに、Ｎ型半導体領域１３は、Ｐ＋型半導体領域１０に対してブレークダウン未満の電圧を印加した場合（以下、このような電圧印加を「ノーマル駆動」と記載）でも、隣接画素との電気的分離を確保するため、隣接画素内のＮ型半導体領域１３どうしの間は、Ｐ型半導体領域若しくは不純物濃度が低濃度のＮ型半導体領域で形成された画素間分離領域３２で分離されており、電子に対するポテンシャル障壁を設ける構造となっている。この構成により、ブレークダウンを起こさない電圧条件で撮像を行えるようになり、通常の日中程度の明るさでも、混色を抑制した画像を取得できる。よって、暗いエリアと明るいエリアが混在したシーンを撮像する際、アバランシェ増倍駆動で撮像後、通常の増倍しないノーマル駆動で撮像して、両画像を加算するような画像処理により、広ダイナミックレンジの鮮明な画像を取得できる。このように、本実施の形態に係る固体撮像素子では、基板１１の内部であって第１画素（画素１）のＮ型半導体領域１３と第２画素（画素２）のＮ型半導体領域１３との間には、画素間分離領域３２が配置されるので、画素で発生した信号電荷が隣接画素に漏れこむクロストークが抑制される。

なお、以上のように構成される本実施の形態に係る固体撮像素子は、例えば、次のような工程によって製造される。基本的に、図１に示された固体撮像素子の上下を反転した状態で、下層から上層に向けて製造される。まず、Ｐ＋型半導体領域１０とその上にｐ−型半導体領域が形成された基板を準備する。その基板上に、イオン注入法によってＰ型半導体領域１４を形成する。そして、Ｐ型半導体領域１４の上に、イオン注入法によってＮ型半導体領域１３を画素部に全面的に形成した後に、フォトリソグラフィによるパターンニングとＰ型不純物を用いたイオン注入法等によってＮ型半導体領域の一部を打ち返すことで、Ｎ型半導体領域１３及び画素間分離領域３２を形成する。続いて、フォトリソグラフィによるパターンニング、及びイオン注入法等によってＮ型半導体領域１２及びＮ型ウェル１５を形成し、さらに、Ｎ型ウェル１５においてフォトリソグラフィによるパターンニングとイオン注入法等によって拡散領域４１（ソース、ドレイン）を形成する。配線層１７については、以上の工程を終えた基板１１の上に絶縁層を形成し、フォトリソグラフィによるパターンニング、エッチング及びスパッタリング法等によって、絶縁層、ゲート電極４０、コンタクトプラグ２０及び配線２１を形成する。

Ｐ型半導体領域１４、Ｎ型半導体領域１３の双方、若しくは少なくとも一方については、半導体基板１１をエピタキシャル成長で形成する途中で不純物濃度を変更することで作製してもよい。この方法であれば、アバランシェ増倍領域ＡＭにおける結晶欠陥がイオン注入法で作成した場合に対して少なくなり、ノイズを低減することが可能である。

次に、図４、図５を用いて、上述した実施の形態１にかかる画素１を利用した画素アレイおよび画素アレイ外の画素終端部（画素アレイ終端部）３の構成例について説明する。

図４は３ｘ３の画素アレイと画素終端部３を含む平面図を示している。簡易的に、画素アレイ内にはＮ型半導体領域１２とＮ型半導体領域１３のみ図示している。画素終端部３では、第４の半導体領域の一例であるＮ型半導体領域１８を第１主面Ｓ１に接するように配置し、画素アレイを囲む構造としている。

図５は、図４におけるＤ−Ｄ’線での断面図を示す。Ｎ型半導体領域１８に固定電圧（例えば、３．３Ｖ）を印加することで、第１主面Ｓ１上の画素アレイ外で発生する表面欠陥起因のリーク電流が画素アレイ内に流れ込むことを抑制できる。

Ｎ型半導体領域１８は、Ｐ型半導体領域１４との間でアバランシェ増倍を発生させないよう、Ｎ型半導体領域１３よりも第１主面Ｓ１側に近い領域に形成するか、若しくは、Ｎ型半導体領域１８とＰ型半導体領域１４との間の電界強度が画素アレイ内よりも低くなるような電圧を印加しておく。本実施の形態では、Ｎ型半導体領域１８とＰ型半導体領域１４との間の電界強度が画素アレイ内よりも低くなるように、Ｎ型半導体領域１８と基板１１におけるＮ型半導体領域１８と接する領域とによって形成されるＰＮ接合における不純物濃度の勾配が、Ｎ型半導体領域１８とＰ型半導体領域１４とによって形成されるＰＮ接合における不純物濃度の勾配よりも小さくなるように、Ｎ型半導体領域１８が形成されている。これにより、画素終端部３で不要な電力の消費を抑えることができる。なお、図５に示すようにＰ型半導体領域１４を画素アレイ内にのみ形成する（画素終端部３には形成しない）ことでＰ型半導体領域１４とＮ型半導体領域１８との間に形成される電界の強度を弱めてもよい。

（実施の形態２）
次に、図６を参照しながら、実施の形態２に係る固体撮像素子の構造を説明する。図６は、実施の形態２にかかる固体撮像素子において、トランジスタＴＲ１がＮチャネルの場合の断面図である。図７は、図６の第１主面Ｓ１を第２主面Ｓ２の方へ見たときの平面図である。図７においては、位置関係の理解の向上のため、トランジスタのゲート電極４０も併せて図示している。

この場合、Ｎ型ウェル１５内にＰ型ウェル２２を形成する必要がある。Ｐ型ウェル２２は、トランジスタＴＲ１を形成するための第１のウェル領域の別の一例である。アバランシェ増倍駆動時においても、ＮチャネルのトランジスタＴＲ１を駆動する電圧を決めるためにはＰ型ウェル２２の電位は固定しなければならない。そのためには、固定電位Ｖｐｄを印加しているＰ＋型半導体領域１０とＰ型ウェル２２を電気的に分離することが必要となるため、Ｎ型半導体領域１３が十分な厚さ、または十分な不純物濃度を持つことが必要となる。たとえば、Ｎ型半導体領域１３の厚さは０．５μｍ以上、不純物濃度は１０^１７ｃｍ^−３以上である。Ｐ型ウェル２２は、このようなＮ型半導体領域１３及び画素間分離領域３２によって、Ｐ＋型半導体領域１０及びＰ型半導体領域１４と電気的に分離されている。

ここで、Ｎ型半導体領域１３は、混色を抑制するために隣接する画素間で電気的に分離されている必要がある。そこで、本実施の形態では、Ｎ型半導体領域１３は、隣接画素間で離して形成している。しかしながら、画素間の混色を防ぐために隣接するＮ型半導体領域１３間の距離を離せば離すほど、Ｐ＋型半導体領域１０とＰ型ウェル２２の電気的分離が困難となるため、デバイスを実現するための設計マージンが狭いという課題が想定される。

そこで、本実施の形態では、Ｎ型ウェル１５とＰ型ウェル２２とに接するように第２のウェル領域の一例であるＮ型ウェル１６が配置されている。Ｎ型ウェル１６は、Ｐ型ウェル２２とＮ型半導体領域１３との間に、Ｎ型半導体領域１３と電気的に分離されて、配置されている。Ｎ型半導体領域１３とＮ型ウェル１６との間、及び、Ｎ型半導体領域１２とＮ型ウェル１６との間のＰ型半導体領域を空乏化させることで、Ｐ型ウェル２２とＰ＋型半導体領域１０との間のＰチャネル（ｐ−型半導体領域）に、電子に対するポテンシャル障壁が形成され、Ｐ型ウェル２２を固定電位Ｖｐｄから電気的に分離することができる。

また、高輝度被写体を撮像した場合や、飽和電子数を超える増倍率で撮像を行う場合を想定すると、画素１のＮ型半導体領域１２に過剰に蓄積された電荷がＮ型半導体領域１３を通じて隣接する画素２のＮ型半導体領域１２へ流入し、ブルーミングが発生することが懸念される。そこで、過剰な電荷をＮ型ウェル１６に排出することによって、ブルーミングを低減することが可能である。

そのためにも、隣接するＮ型半導体領域１３間の画素間分離領域３２の、電子に対するポテンシャル障壁は、Ｎ型半導体領域１２とＮ型ウェル１６との間のＰ型半導体領域の、電子に対するポテンシャル障壁よりも高くなるように、画素間分離領域３２の不純物濃度と、Ｎ型半導体領域１２とＮ型ウェル１６及びＰ型ウェル２２との間のＰ型半導体領域の不純物濃度とが設計されている。

図６に示すように、画素間分離領域３２の不純物濃度が、Ｎ型半導体領域１２とＮ型ウェル１６との間のＰ型半導体領域の不純物濃度と同程度の場合、画素間分離領域３２が、負バイアスである固定電位Ｖｐｄを印加している第２主面Ｓ２側に近い位置に配置されているため、画素間分離領域３２の、電子に対するポテンシャル障壁は、Ｎ型半導体領域１２とＮ型ウェル１６との間のＰ型半導体領域の、電子に対するポテンシャル障壁よりも高く形成される。

また、画素境界で光電変換した電荷を一部吸収することで混色の抑制も可能となるため、第２主面Ｓ２側において混色抑制のための遮光膜形成を省略できる。画素境界で検出した信号電荷を吸収する範囲は、Ｎ型ウェル１６の不純物濃度、幅、印加する逆バイアス電圧により調整することが可能である。

（実施の形態３）
図８は、実施の形態３に係る固体撮像素子の断面図である。図９は、図８の第１主面Ｓ１を第２主面Ｓ２の方へ見たときの平面図である。図９においては、位置関係の理解の向上のため、トランジスタのゲート電極４０も併せて図示している。図１０は、図８のＡＡ’線での断面を第２主面Ｓ２の方へ見たときの平面図である。図１１は、図８のＢＢ’線での断面を第２主面Ｓ２の方へ見たときの平面図である。図１２は、図８のＣＣ’線上において、Ｐ＋型半導体領域１０に固定電位Ｖｐｄを印加したときのポテンシャル勾配を示した図である。図８〜図１２において、実施の形態１と同様の要素については同一の符号を付している。また、以下では、実施の形態１との相違点を主に説明する。

画素１のＮ型半導体領域１３と、画素１に隣接する画素２のＮ型半導体領域１３との間には、画素１のＮ型半導体領域１３および画素２のＮ型半導体領域１３の不純物濃度よりも低い（ｎ−型半導体領域）、あるいは、Ｐ型半導体領域によって画素間分離領域３２が形成されている。これにより、Ｐ型半導体領域１４とＮ型半導体領域１３との間の電界強度よりも、Ｐ型半導体領域１４と画素の境界に配置した画素間分離領域３２との間の電界強度が低く、画素境界での光電変換で生じる混色成分の信号増倍を抑制することができる。

また、Ｎ型ウェル１６とＮ型半導体領域１３との間に、電気的分離を強化するためにＰ型不純物の注入によりＰ型半導体領域３１が形成されている。さらに、Ｎ型半導体領域１２において、図１１に示す第２主面Ｓ２側の幅ｗ１は、図１０に示す第１主面Ｓ１側の幅ｗ２より広い。つまり、Ｎ型半導体領域１２は、第１主面Ｓ１側での第１主面Ｓ１に平行な面での断面（ＡＡ’線での断面）における面積よりも、第２主面Ｓ２側での第１主面Ｓ１に平行な面での断面（ＢＢ’線での断面）における面積が大きい。このような構成により、光電変換部ＰＤにおける光電変換により発生した電子はＮ型半導体領域１２に集まりやすくなり、固体撮像素子の感度の向上が可能である。

また、本実施の形態では、図８及び図９に示されるように、基板１１の内部における第１主面Ｓ１に接する箇所に第１のウェル領域の別の一例であるＰ型ウェル３０が形成され、Ｐ型ウェル３０の内部にＮ型ウェル１５が形成されている。Ｐ型ウェル３０にはＮチャネルのトランジスタ（ＴＲ２など）が形成され、Ｎ型ウェル１５にはＰチャネルのトランジスタ（ＴＲ１など）が形成されている。高電圧を印加するＰ＋型半導体領域１０とＰ型ウェル３０とを電気的に分離するため、Ｎ型ウェル１６には、Ｎ型ウェル１５を介して逆バイアスが印加される。これにより、Ｐ型半導体領域３１を空乏化させることができるため、Ｐ＋型半導体領域１０と、Ｐ型ウェル３０とが、Ｐ型半導体領域を通じて導通することを防ぐことができる。

Ｎ型半導体領域１３は、Ｎ型ウェル１６との導通を防ぐため、第１主面Ｓ１から２μｍ以上離れた深さで形成することが望ましい。また、過剰な光電変換や、過剰な増倍により光信号が飽和した場合に、信号電荷がＮ型半導体領域１２からＮ型ウェル１６に流れるようにするため、Ｎ型半導体領域１２とＮ型ウェル１６との間のＰ型半導体領域の不純物濃度がその他の周囲の分離部よりも低くなっている。

Ｎ型半導体領域１２の第１主面Ｓ１側の表面には、第１主面Ｓ１との間に、Ｐ＋型半導体領域（表面不活性領域）３３が形成されている。この構成により、結晶欠陥が基板１１内部よりも多い第１主面Ｓ１から離れた（深い）領域に、Ｎ型半導体領域１２が埋め込まれることになるため、基板表面（第１主面Ｓ１）に多数存在する結晶欠陥に起因するリーク電流を低減することができる。これにより、アバランシェ増倍を行わないノーマル駆動においても、画質が向上するため、広いダイナミックレンジを確保することが可能となる。

Ｎ型半導体領域１３およびＮ型半導体領域１２において、図３に示すように固定電位ＶｐｄをＰ＋型半導体領域１０に印加した状態でＮ型半導体領域１３とＮ型半導体領域１２との間にポテンシャル障壁が発生していないことが望ましい。これにより光検出後の信号電荷が複数フレームに渡って基板内部に残ることを防ぎ、残像を抑制できる。また、Ｎ型半導体領域１２およびＮ型半導体領域１３は１０^１６ｃｍ^−３以上で形成し、特にＮ型半導体領域１２は深さ方向に応じて不純物濃度を変えて、第１主面Ｓ１側の不純物濃度を高めにすることで信号電荷である電子が基板表面（第１主面Ｓ１）に蓄積しやすくなり、信号の読み出しが容易になる。

また、図８のＣＣ’線を含む領域における第１主面Ｓ１の最表面はＰ＋型半導体領域３３で覆われているため、ポテンシャルはＰ型ウェル３０と同じ０Ｖとなる。後述する転送トランジスタＴＲ３をＯＮにしたときに蓄積した信号電荷を転送トランジスタＴＲ３のドレイン側に流すため、リセット時のＮ型半導体領域１２は空乏化しており、図１２に示されるように、ポテンシャルのピーク位置は転送トランジスタＴＲ３のドレインに印加している電圧Ｖｄｄよりも負側となる。

また、本実施の形態では、図８に示されるように、Ｎ型半導体領域１２に蓄積された電荷を転送するため、Ｎ型チャネルの転送トランジスタＴＲ３を配置している。この転送トランジスタＴＲ３は、Ｎ型半導体領域１２をソース領域とするＭＯＳ型トランジスタの一例である。また、転送した電荷の量に応じた信号を検出するため増幅トランジスタＴＲ２も例示している。

配置するトランジスタの導電型はＮチャネルのみでも良いが、Ｎ型ウェル１６に接してＮ型ウェル１５も形成することで、Ｎ型ウェル１５内にＰチャネルのトランジスタＴＲ１も形成できるため、回路設計の自由度をあげることができる。

また、図示していないが、Ｎ型ウェル１６を設けずに混色を抑制することも可能である。この場合、画素間のポテンシャル障壁を形成しつつも、Ｐ＋型半導体領域１０とＰ型ウェル３０を電気的に分離するために、画素間分離領域３２の分離幅や不純物濃度の最適化が必要となる。この場合、Ｎ型半導体領域１３を画素全面に渡りイオン注入法やエピタキシャル成長法を用いて形成した後、画素間のＮ型半導体領域を打ち返すようにＰ型不純物の注入を行って画素間分離領域３２を形成することで不純物濃度の最適化を試みてもよい。

本実施の形態では、図８に示すように、画素回路が形成される第１主面Ｓ１と反対側の第２主面Ｓ２側に光電変換部ＰＤを形成することで、平面視において隣接するフォトダイオードの境界にも画素回路を配置することが可能となっている。この構成により、微細化時に課題となる画素回路を配置できる面積が一般的なイメージセンサよりも広くなり、回路設計の自由度をあげることができる。

次に、図１３と図１４を用いて、上述した実施の形態２および実施の形態３にかかる画素１を利用した画素アレイおよび画素アレイ外の画素終端部３の構成例について説明する。

画素アレイ及び画素終端部３を備える固体撮像素子においては、画素終端部３でのアバランシェ増倍を抑制することと、画素終端部３においてもＰ＋型半導体領域１０とＰ型ウェル２２との電気的分離能を画素アレイ内と同等に形成することが必要である。

図１３は、３ｘ３の画素アレイおよび画素終端部３の平面図を示している。簡易的に、画素アレイ内はＮ型半導体領域１２とＮ型半導体領域１３のみ図示している。画素終端部３では、Ｎ型半導体領域１８を第１主面Ｓ１に接するように配置し、画素アレイを囲む構造としている。Ｎ型半導体領域１８に固定電圧を印加することで、第１主面Ｓ１上で発生するリーク電流が画素アレイ内に流れ込むことを抑制できる。さらに、図１４に示すように、画素終端部３においても、第５の半導体領域の一例であるＮ型半導体領域１３’が、Ｎ型半導体領域１８に接続されるように配置されている。以降、画素終端部３におけるＮ型半導体領域１３をＮ型半導体領域１３’と記載する。

図１３に示されるように、画素１と画素２との間のＮ型半導体領域１３の分離幅（間隔）ｄ１は、画素１のＮ型半導体領域１３とＮ型半導体領域１３と’の分離幅（間隔）ｄ２と同一、または、分離幅ｄ２との差分（分離幅ｄ１と分離幅ｄ２との差分）が１μｍ以下（ただし、分離幅ｄ１は、分離幅ｄ２より大きくても小さくても良い）となるように形成することが望ましい。これにより、画素終端部３においても、Ｐ＋型半導体領域１０とＰ型ウェル２２の電気的分離能を画素アレイ内部と同等に強化することが可能である。

上記のように、本実施形態においては、Ｐ＋型半導体領域１０とＰ型ウェル３０とを電気的に分離するために、画素回路の周囲を取り囲むＮ型半導体領域１８、及び、画素回路よりも第２主面Ｓ２側を覆うＮ型半導体領域１３やＮ型半導体領域１３’のＮ型半導体領域を形成することが望ましい。

Ｎ型半導体領域１８よりも画素アレイ側で、Ｎ型半導体領域１３’上の領域の寸法幅ｄ３の長さは、Ｎ型半導体領域１８に電圧を印加したときに、Ｎ型半導体領域１３’とＮ型ウェル１６との間のＰ型チャネル（ｐ−型半導体領域）を閉じることができる寸法で、任意に設計可能である。これは、寸法幅ｄ３の長さによる、Ｐ＋型半導体領域１０とＰ型ウェル２２との電気的分離能への影響が、軽微なためである。

図１４は、図１３におけるＤ−Ｄ’線での断面図を示す。本構成例では画素アレイ内と比較して、画素終端部３では、画素におけるＰ型半導体領域１４と同じ深さにＰ型半導体領域１９が形成されている。

Ｐ型半導体領域１９の不純物濃度は、Ｐ型半導体領域１４の不純物濃度よりも低い。これにより、画素終端部３でのアバランシェ増倍を抑制することができ、不要な消費電力を抑制すると共に、画素終端部３でアバランシェ増倍した電荷が画素アレイ内に流れ込むことを抑制できる。Ｐ型半導体領域１９は、Ｐ型半導体領域１４を基板全面に形成した後に、Ｎ型不純物の注入を行うことでＰ型半導体領域１４の不純物濃度を低濃度化して作製してもよい。Ｐ型半導体領域１９は画素アレイのうち、光検出を目的としない領域（オプティカルブラック領域）まで形成してもよい。これにより、平面視においてＰ型半導体領域１９と重なる画素アレイではアバランシェ増倍を抑制できるため、アバランシェ増倍駆動時にもオプティカルブラック領域として利用することができる。

画素終端部３でのアバランシェ増倍を抑制するためには、画素終端部３におけるＮ型半導体領域１３’の不純物濃度を画素アレイ内のＮ型半導体領域１３よりも低濃度化するか、若しくはＮ型半導体領域１８の不純物濃度を、Ｎ型半導体領域１２よりも低濃度化すればよい。この場合、低濃度化の度合いに応じて、Ｐ＋型半導体領域１０とＰ型ウェル２２との電気的分離能を確保するために、Ｎ型ウェル１６とＮ型半導体領域１３’との平面視における重なり幅を広げたり、Ｎ型半導体領域１８の幅（あるいは、平面視における面積）をＮ型半導体領域１２よりも広くしたりすることが必要である。

なお、画素アレイの最外周の画素におけるＮ型半導体領域１３とＮ型半導体領域１３’とを電気的に分離するための画素間分離領域の一例である画素終端部分離領域３２ａは、空乏化され、電子に対するポテンシャル障壁が形成されている。

図１５は、図１３、図１４で示した画素終端部３の変形例（画素終端部３’）を示す図である。本変形例では、画素終端部３’はＮ型ウェル１５’を第１主面Ｓ１に接するように配置し、画素アレイを囲む構造としている。また、画素アレイの外周において、Ｎ型半導体領域１３が画素アレイ外周に向けて幅広く形成されている。

図１６は、図１５におけるＥ−Ｅ’線での断面図を示す。画素終端部３’のＮ型ウェル１５’は、Ｎ型ウェル１６と電気的に接続するように配置されている。このとき、Ｎ型半導体領域１３は、Ｎ型ウェル１６とＰ型半導体領域１４との間に配置されており、Ｎ型半導体領域１３よりもＮ型ウェル１６の方が、Ｐ型半導体領域１４から離れて配置されているため、画素終端部３’の電界強度が画素アレイ内部よりも弱まり、画素終端部３’におけるアバランシェ増倍を抑制することができる。また、画素アレイ外でＮ型半導体領域１３とＮ型ウェル１６の平面視における重なり幅が画素アレイ内よりも広くなり、Ｐ＋型半導体領域１０とＰ型ウェル２２との電気的分離能を強化している。

（実施の形態４）
図１８は、実施の形態４に係る固体撮像素子の断面図である。図１９は３ｘ３の画素アレイを含む平面図を示している。簡易的に、画素アレイ内にはＮ型半導体領域１２、Ｎ型半導体領域１３およびＰ＋型半導体領域１４ａのみ図示している。

以下では、実施の形態１と同様の要素については同一の符号を付している。また、以下では実施の形態１との相違点を主に説明する。

画素１のＰ型半導体領域１４と、画素１に隣接する画素２のＰ型半導体領域１４との間には、画素１のＰ型半導体領域１４および画素２のＰ型半導体領域１４の不純物濃度よりも高い不純物濃度をもつＰ型の第６の半導体領域（Ｐ＋型半導体領域１４ａ）が形成されている。

これにより、画素境界における、電界強度を均一化し、電界強度が、アバランシェブレークダウンが生じる閾値電界を超える領域を拡大し、アバランシェ増倍可能な領域を増やすことができる。

なお、図１８では、Ｐ型の第６の半導体領域（Ｐ＋型半導体領域１４ａ）の幅は、画素間分離領域の幅と一致させて示しているが、Ｐ＋半導体領域１４ａの幅は、これにより限定されるものではなく、画素間分離領域３２を除く画素の全域でブレークダウンが生じる閾値電界を超えるように調整することが好ましい。

なお、画素終端部３では、第６の半導体領域（Ｐ＋型半導体領域１４ａ）は配置せず、画素アレイを囲む構造とすることが好ましい。これは画素終端部においてブレークダウンが発生することを抑制するためである。

次に、図２０Ａ、図２０Ｂ、図２１を用いて、実施の形態４に係る固体撮像素子での電界強度のプロファイルについて説明する。

図２０Ａ、図２０Ｂは、図１９、および実施の形態１の３ｘ３の画素アレイにおけるそれぞれＦＦ’線、ＧＧ’線でのアバランシェブレークダウンを生じる電界強度のプロファイルを示している。実線は、図１９（実施の形態４）に対応し、破線は、実施の形態１に対応する。図２０Ａおよび図２０Ｂにおいて、横軸は、それぞれの切断線における位置を示す。横軸の位置（ｉ）、（ｉｉ）、（ｉｉｉ）、（ｉｖ）は、図１９における位置（ｉ）、（ｉｉ）、（ｉｉｉ）、（ｉｖ）に対応する。縦軸は、電界強度（ａ．ｕ．）を示す。

図２０Ａに示すとおり、実施の形態１では、Ｎ型半導体領域１２を配置した位置（ｉｖ）で電界強度が最も大きく、位置（ｉｖ）からの距離に依存して電界強度が低下し、位置（ｉｉｉ）で最低となる。

一方、実施の形態４では、位置（ｉｉｉ）の画素分離領域の上方にＰ型半導体領域１４ａが形成されているため、その近傍で電界強度が急峻に立ち上がる。位置（ｉｉｉ）から離れると電界強度が弱まるので、位置（ｉｉｉ）と位置（ｉｖ）の間で電界強度の比較的弱い領域が生じる。つまり、実施の形態４では、位置（ｉｉｉ）の近傍での、電界強度の急峻な立ち上がりにより、実施の形態１と対比して、ブレークダウン閾値電圧を超える領域が位置（ｉｉｉ）により近い位置でも生じるようになる。

また、図２０Ｂに示すとおり、実施の形態１では、Ｎ型半導体領域１２を配置した位置（ｉｖ）で電界強度が最も大きく、位置（ｉｖ）からの距離に依存して電界強度が低下する。一方、実施の形態４では、位置（ｉｉｉ）の画素分離領域の上方にＰ型半導体領域１４ａが形成されているため、画素間分離領域３２の近傍で電界強度が高くなる。つまり、図２０Ａ同様、アバランシェブレークダウンが起こる領域を広げることができる。

図２１は、それぞれ実施の形態１および実施の形態４の任意の画素におけるアバランシェブレークダウンを生じうる範囲（つまり、図２０Ａおよび図２０Ｂにおいてブレークダウン電圧の閾値よりも電界強度が大きくなる領域）を示した図である。実施の形態１では、Ｎ型半導体領域１２からの距離に依存して電界強度が低下するため、アバランシェブレークダウンが発生する領域は例えば略円形で、特にＧ−Ｇ’断面方向でブレークダウンを起こさない領域が広く生じるが、実施の形態４では、図２０Ａ、図２０Ｂに示したとおり、Ｐ＋半導体領域１４ａの近傍で電界が強くなるため、ブレークダウンが発生する領域が、略円形からＰ＋半導体領域１４ａに近づく方向に、増倍領域の面積を拡大する効果がある。

次に、図１７を用いて、上述した第１〜第４の実施形態のいずれかに係る画素１を利用した固体撮像素子の回路例について説明する。

固体撮像素子１００は、画素アレイ１０２、垂直走査回路１０３、水平走査回路１０４、読み出し回路１０５、バッファアンプ（増幅回路）１１１を含む。画素アレイ１０２には第１〜第３の実施形態のいずれかに係る画素が行列状に並べられている。

各画素１は光電変換部ＰＤ、転送トランジスタ１０６、リセットトランジスタ１０７、浮遊拡散領域１０８、増幅トランジスタ１０９、選択トランジスタ１１０を含む回路で構成される。転送トランジスタ１０６は、実施の形態１及び２に係るトランジスタＴＲ１、又は、実施の形態３に係る転送トランジスタＴＲ３に相当し、増幅トランジスタ１０９は、実施の形態３に係る増幅トランジスタＴＲ２に相当する。光電変換部ＰＤで検出した信号電荷は転送トランジスタ１０６を通じて浮遊拡散領域１０８に転送され、垂直走査回路１０３および水平走査回路１０４で順次選択された画素で検出された信号電荷の量に対応する信号が増幅トランジスタ１０９を介して読み出し回路１０５に伝送される。各画素１で得られた信号は読み出し回路１０５からバッファアンプ１１１を経て信号処理回路（図示せず）に出力され、信号処理回路（図示せず）でホワイトバランス等の信号処理が施された後にディスプレイ（図示せず）やメモリ（図示せず）に転送され、画像化することが可能となる。

固体撮像素子１００には外部電源１０１からアバランシェ増倍駆動時の電圧Ｖａ（例えば、−２０Ｖ）、またはノーマル駆動時の電圧Ｖｎ（例えば、−１０Ｖ）を切り替えながら、固定電位Ｖｐｄとして、印加可能である。撮像する対象の明るさに応じて電圧を切り替えることで、極めて暗い照度から一般的なカメラで撮像できる照度までの撮像に対応可能である。また、フレームごとに印加電圧をＶａとＶｎとを切り替えて撮像し、画像を合成することで、ダイナミックレンジの広い動画撮像も可能となる。

なお、図１７に示される固体撮像素子の回路例では、画素アレイに、周辺回路（垂直走査回路１０３、水平走査回路１０４、読み出し回路１０５、バッファアンプ１１１）が付加されていたが、本開示に係る固体撮像素子は、必ずしも周辺回路が含まれなくてもよい。また、画素１を構成する画素回路は、４個のトランジスタ（転送トランジスタ１０６、リセットトランジスタ１０７、増幅トランジスタ１０９、選択トランジスタ１１０）と１個の浮遊拡散領域１０８とで構成されたが、本開示に係る画素回路は、このような構成に限られず、もっと多い個数又は少ない個数のトランジスタで構成されてもよい。

以上のように、本開示に係る固体撮像素子は、第１画素（画素１）及び第１画素（画素１）に隣接する第２画素（画素２）を含む画素アレイを備える固体撮像素子であって、画素アレイは、第１主面Ｓ１及び第１主面Ｓ１の反対側であって光が入射する第２主面Ｓ２を有する第１導電型（Ｐ型）の基板１１と、第１主面Ｓ１上に配置された配線層１７とを備える。基板１１は、（１）第１画素（画素１）及び第２画素（画素２）のそれぞれについて形成され、基板１１の内部に配置され、第１主面Ｓ１から第２主面Ｓ２の方向に伸び、且つ、第１導電型（Ｐ型）と異なる第２導電型（Ｎ型）の第１の半導体領域（Ｎ型半導体領域１２）と、（２）第１画素（画素１）及び第２画素（画素２）のそれぞれについて形成され、基板１１の内部であって第２主面Ｓ２と第１の半導体領域（Ｎ型半導体領域１２）との間に配置され、第１の半導体領域（Ｎ型半導体領域１２）と接続され、且つ、第２導電型（Ｎ型）の第２の半導体領域（Ｎ型半導体領域１３）と、（３）基板１１の内部であって第２主面Ｓ２と第１画素（画素１）及び第２画素（画素２）の第２の半導体領域（Ｎ型半導体領域１３）との間に配置され、第１導電型（Ｐ型）の第３の半導体領域（Ｐ型半導体領域１４）と、（４）基板１１の内部であって、かつ、第１画素（画素１）の第１の半導体領域（Ｎ型半導体領域１２）と第２画素（画素２）の第１の半導体領域（Ｎ型半導体領域１２）との間であって、第１主面Ｓ１に配置された第１のウェル領域（Ｎ型ウェル１５、Ｐ型ウェル２２、Ｐ型ウェル３０）と、（５）第１のウェル領域（Ｎ型ウェル１５、Ｐ型ウェル２２、Ｐ型ウェル３０）内に配置された画素回路（ＴＲ１等）と、（６）基板１１の内部であって第１画素（画素１）の第２の半導体領域（Ｎ型半導体領域１３）と第２画素（画素２）の第２の半導体領域（Ｎ型半導体領域１３）との間に配置された画素間分離領域３２とを備える。第２の半導体領域（Ｎ型半導体領域１３）と第３の半導体領域（Ｐ型半導体領域１４）とは、アバランシェ増倍領域ＡＭを形成する。

これにより、アバランシェ増倍領域ＡＭと画素回路とが一つの基板１１内に埋め込んで形成され、かつ、画素回路がアバランシェ増倍領域ＡＭの下方に形成されるので、高い開口率を維持しながらも、同一基板内にＡＰＤと画素回路を構成する固体撮像素子が実現される。そして、第１画素（画素１）のＮ型半導体領域１３と第２画素（画素２）のＮ型半導体領域１３との間には画素間分離領域３２が配置されるので、画素で発生した信号電荷が隣接画素に漏れこむクロストークが抑制される。よって、高い開口率を満たしながらも、ＡＰＤと画素回路とを同一半導体基板に作製した固体撮像素子であって、微細化しやすく、かつ、クロストークも抑制できる固体撮像素子が実現される。

ここで、固体撮像素子は、さらに、基板１１の内部であって第１画素（画素１）の第３の半導体領域（Ｐ型半導体領域１４）と第２画素（画素２）の第３の半導体領域（Ｐ型半導体領域１４）との間に配置された第１導電型（Ｐ型）の第６の半導体領域（Ｐ＋型半導体領域１４ａ）を備える。このとき、例えば、第６の半導体領域（Ｐ＋型半導体領域１４ａ）の不純物濃度は、第３の半導体領域（Ｐ型半導体領域１４）の不純物濃度よりも高い。

これにより、電界強度がブレークダウンの閾値電界よりも大きくなる領域が拡大し、より広い範囲で改善され、アバランシェ増倍に有効な領域の面積率が改善する。

また、第１のウェル領域（Ｐ型ウェル２２又はＰ型ウェル３０）は、第１導電型（Ｐ型）であり、画素間分離領域３２によって、第３の半導体領域（Ｐ型半導体領域１４）と電気的に分離されている。

これにより、第１のウェル領域（Ｐ型ウェル２２又はＰ型ウェル３０）は第１導電型（Ｐ型）であるので、第１のウェル領域内にＮチャネルのトランジスタを形成できる。

また、第１のウェル領域（Ｐ型ウェル２２又はＰ型ウェル３０）と、第２の半導体領域（Ｎ型半導体領域１３）との間に配置され、第２の半導体領域（Ｎ型半導体領域１３）と電気的に分離された、第２導電型（Ｎ型）の第２のウェル領域（Ｎ型ウェル１６）をさらに備える。

これにより、第２の半導体領域（Ｎ型半導体領域１３）と第２のウェル領域（Ｎ型ウェル１６）との間、及び、第１の半導体領域（Ｎ型半導体領域１２）と第２のウェル領域（Ｎ型ウェル１６）との間のＰ型半導体領域を空乏化させることで、第１のウェル領域（Ｐ型ウェル２２又はＰ型ウェル３０）とＰ＋型半導体領域１０との間に、電子に対するポテンシャル障壁が形成され、第１のウェル領域（Ｐ型ウェル２２又はＰ型ウェル３０）を固定電位Ｖｐｄから電気的に分離することができる。

また、画素間分離領域３２における電子に対するポテンシャル障壁は、第１の半導体領域（Ｎ型半導体領域１２）と第２のウェル領域（Ｎ型ウェル１６）との間の第１導電型（Ｐ型）の領域における電子に対するポテンシャル障壁よりも高い。

これにより、高輝度被写体を撮像した場合や、飽和電子数を超える増倍率で撮像を行う場合等において、画素１の第１の半導体領域（Ｎ型半導体領域１２）に過剰に蓄積された電荷が第２のウェル領域（Ｎ型ウェル１６）に排出されるので、そのような電荷が第２の半導体領域（Ｎ型半導体領域１３）を通じて隣接する画素２の第１の半導体領域（Ｎ型半導体領域１２）へ流入することによるブルーミングの発生が低減される。

また、第１の半導体領域（Ｎ型半導体領域１２）と第１主面Ｓ１との間に配置された第２導電型（Ｎ型）の表面不活性領域（Ｐ＋型半導体領域３３）をさらに備え、画素回路は、第１の半導体領域（Ｎ型半導体領域１２）をソース領域とするＭＯＳ型トランジスタ（ＴＲ３）を有する。

これにより、結晶欠陥が基板１１内部よりも多い第１主面Ｓ１から離れた（深い）領域に、ソース領域となるＮ型半導体領域１２が埋め込まれることになるため、基板表面（第１主面Ｓ１）に多数存在する結晶欠陥に起因するリーク電流が低減され、その結果、アバランシェ増倍を行わないノーマル駆動においても、画質が向上し、広いダイナミックレンジが確保される。

また、画素間分離領域３２は、第１導電型（Ｐ型）、又は、第２の半導体領域（Ｎ型半導体領域１３）の不純物濃度よりも低濃度の第２導電型（Ｎ型）である。

これにより、画素間分離領域３２には電子に対するポテンシャル障壁が設けられるので、ブレークダウンを起こさない電圧条件で撮像（ノーマル駆動）を行えるようになり、通常の日中程度の明るさでも、混色を抑制した画像を取得できる。よって、暗いエリアと明るいエリアが混在したシーンを撮像する際、アバランシェ増倍駆動で撮像後、通常の増倍しないノーマル駆動で撮像して、両画像を加算するような画像処理により、広ダイナミックレンジの鮮明な画像を取得できる。

また、第１の半導体領域（Ｎ型半導体領域１２）は、第１主面Ｓ１側での第１主面Ｓ１に平行な面での断面における面積よりも、第２主面Ｓ２側での第１主面Ｓ１に平行な面での断面における面積が大きい。

これにより、光電変換部ＰＤにおける光電変換により発生した電子は第１の半導体領域（Ｎ型半導体領域１２）に集まりやすくなり、固体撮像素子の感度が向上される。

また、第３の半導体領域（Ｐ型半導体領域１４）と第２主面Ｓ２との間の領域における不純物濃度（ｐ−）は、第３の半導体領域（Ｐ型半導体領域１４）の不純物濃度（ｐ）よりも低い。

これにより、光電変換部ＰＤにおいて発生した電子が再結合する確率を下げ、第１の半導体領域（Ｎ型半導体領域１２）まで電子が到達する確率を上げることができ、第２主面Ｓ２から入射した光を光電変換できる確率が増加する。

また、基板１１の内部であって、画素アレイを囲み、第１主面Ｓ１に接する第２導電型（Ｎ型）の第４の半導体領域（Ｎ型半導体領域１８）をさらに備え、第４の半導体領域（Ｎ型半導体領域１８）と基板１１における第４の半導体領域（Ｎ型半導体領域１８）と接する領域とによって形成されるＰＮ接合における不純物濃度の勾配は、第２の半導体領域（Ｎ型半導体領域１３）と第３の半導体領域（Ｐ型半導体領域１４）とによって形成されるＰＮ接合における不純物濃度の勾配よりも小さい。

これにより、第４の半導体領域（Ｎ型半導体領域１８）に固定電圧を印加することで、第１主面Ｓ１上の画素アレイ外で発生する表面欠陥起因のリーク電流が画素アレイ内に流れ込むことを抑制できる。そして、第４の半導体領域（Ｎ型半導体領域１８）と第３の半導体領域（Ｐ型半導体領域１４）との間の電界強度が画素アレイ内よりも低くなるので、第４の半導体領域（Ｎ型半導体領域１８）と第３の半導体領域（Ｐ型半導体領域１４）との間でアバランシェ増倍が発生することが抑制され、画素終端部３で不要な電力が消費されることが抑制される。

また、第４の半導体領域（Ｎ型半導体領域１８）に電気的に接続される第５の半導体領域（Ｎ型半導体領域１３’）と、画素アレイの最外周の画素（画素１）における第２の半導体領域（Ｎ型半導体領域１３）と第５の半導体領域（Ｎ型半導体領域１３’）とを電気的に分離するための画素終端部分離領域３２ａとをさらに備え、画素終端部分離領域３２ａは空乏化している。

これにより、画素終端部分離領域３２ａに電子に対するポテンシャル障壁が形成されるので、画素終端部３でのアバランシェ増倍が抑制され、不要な消費電力が抑制されると共に、画素終端部３でアバランシェ増倍した電荷が画素アレイ内に流れ込む不具合も抑制される。

（その他の実施の形態）
以上、本開示の実施の形態及び変形例に係る固体撮像素子について説明したが、本開示は、上記実施の形態及び変形例に限定されるものではない。

また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。

また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。

更に、本開示の主旨を逸脱しない限り、上記実施の形態及び変形例に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。

本開示に係る固体撮像素子は、高感度な固体撮像装置などに適用できる。

１、２ 画素
３、３’ 画素終端部
１０、１４ａ Ｐ＋型半導体領域
１１ 基板
１２、１３、１３’、１８ Ｎ型半導体領域
１４、１９、３１ Ｐ型半導体領域
１５、１５’、１６ Ｎ型ウェル
１７ 配線層
２０ コンタクトプラグ
２１ 配線
２２、３０ Ｐ型ウェル
３２ 画素間分離領域
３２ａ 画素終端部分離領域
３３ Ｐ＋型半導体領域（表面不活性領域）
４０ ゲート電極
４１ 拡散領域
１００ 固体撮像素子
１０１ 外部電源
１０２ 画素アレイ
１０３ 垂直走査回路
１０４ 水平走査回路
１０５ 読み出し回路
１０６ 転送トランジスタ
１０７ リセットトランジスタ
１０８ 浮遊拡散領域
１０９ 増幅トランジスタ
１１０ 選択トランジスタ
１１１ バッファアンプ
ＰＤ 光電変換部
ＡＭ アバランシェ増倍領域
Ｓ１ 第１主面
Ｓ２ 第２主面
ＴＲ１ トランジスタ
ＴＲ２ 増幅トランジスタ
ＴＲ３ 転送トランジスタ

Claims (2)

1. 第１画素及び前記第１画素に隣接する第２画素を含む画素アレイを備える固体撮像素子であって、
   前記画素アレイは、
   第１主面及び前記第１主面の反対側であって光が入射する第２主面を有する第１導電型の基板と、
   前記第１主面上に配置された配線層とを備え、
   前記基板は、
   前記第１画素及び前記第２画素のそれぞれについて形成され、前記基板の内部に配置され、前記第１主面から前記第２主面の方向に伸び、且つ、前記第１導電型と異なる第２導電型の第１の半導体領域と、
   前記第１画素及び前記第２画素のそれぞれについて形成され、前記基板の内部であって前記第２主面と前記第１の半導体領域との間に配置され、前記第１の半導体領域と接続され、且つ、前記第２導電型の第２の半導体領域と、
   前記基板の内部であって前記第２主面と前記第１画素及び前記第２画素の前記第２の半導体領域との間に配置され、前記第１導電型の第３の半導体領域と、
   前記基板の内部であって、かつ、前記第１画素の前記第１の半導体領域と前記第２画素の前記第１の半導体領域との間であって、前記第１主面に配置された第１のウェル領域と、
   前記第１のウェル領域内に配置された画素回路と、
   前記基板の内部であって前記第１画素の前記第２の半導体領域と前記第２画素の前記第２の半導体領域との間に配置された画素間分離領域と、
   前記基板の内部であって前記第１画素の前記第３の半導体領域と前記第２画素の前記第３の半導体領域との間に配置された前記第１導電型の第６の半導体領域を備え、
   前記第２の半導体領域と前記第３の半導体領域とは、アバランシェ増倍領域を形成する
   固体撮像素子。
2. 前記第６の半導体領域の不純物濃度は、前記第３の半導体領域の不純物濃度よりも高い
   請求項１に記載の固体撮像素子。

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