JP7174932B2 - 固体撮像素子 - Google Patents

Description

本開示は、固体撮像素子に関し、特に微弱な光を検出することが可能な固体撮像素子に関する。

近年、医療、通信、バイオ、化学、監視、車載、及び、放射線検出など多岐に渡る分野において、高感度な光検出器が利用されている。高感度な光検出器の一つとして、アバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ）が知られている。ＡＰＤは、光電変換によって発生した信号電荷を、アバランシェ降伏（ブレークダウン）を用いて増倍することで光の検出感度が高められたフォトダイオードである。

特開２００４－３１９５７６号公報 国際公開第２０１７／０４３０６８号

本開示は、ダイナミックレンジが拡大された固体撮像素子を提供する。

本開示の一態様に係る固体撮像素子は、上面に光が入射する半導体基板と、第一導電型の第一半導体層、及び、前記第一半導体層の下に位置する前記第一導電型と異なる第二導電型の第二半導体層を含む、前記半導体基板内に形成された第一光電変換部と、前記第一導電型の第三半導体層を含む、前記半導体基板内に形成された第二光電変換部と、前記第一光電変換部、及び、前記第二光電変換部の間に位置する、前記第一導電型の部分を含む第一ウェルと、前記第一ウェル上に配置されたトランジスタとを備え、前記第一半導体層、及び、前記第二半導体層の境界部には、アバランシェ増倍によって電荷が増倍される電荷増倍領域が含まれ、前記第一光電変換部及び第二光電変換部のいずれかと、前記トランジスタのソースは、配線を介して電気的に接続されている。

本開示によれば、ダイナミックレンジが拡大された固体撮像素子が実現される。

図１は、実施の形態１に係る固体撮像素子の平面図である。 図２は、実施の形態１に係る固体撮像素子の断面図である。 図３は、画素回路の構成の一例を示す図である。 図４は、実施の形態２に係る固体撮像素子の平面図である。 図５は、実施の形態２に係る固体撮像素子の断面図である。 図６は、実施の形態３に係る固体撮像素子の断面図である。

（本開示の基礎となった知見）
ＡＰＤが画素アレイ状に並べられた構造により極めて高い感度を有する固体撮像素子が提案されている。ＡＰＤを動作させるには高い電圧を印加する必要がある。このため、ＡＰＤが画素アレイ状に並べられた構造を有する固体撮像素子は、回路部との分離領域を形成するための面積が一般的な固体撮像素子よりも広くなる。そのため、ＡＰＤが画素アレイ状に並べられた構造を有する固体撮像素子は、微細化した場合に、光電変換に寄与する面積が小さくなってしまう。つまり、ＡＰＤが画素アレイ状に並べられた構造を有する固体撮像素子は、開口率が確保しにくいという課題がある。

これに対し、特許文献１には、基板内にＡＰＤとＡＰＤから信号を読み出すための画素回路を配列するための構造が開示されている。しかしながら、このような構造では、アバランシェ増倍を起こすために高電圧を印加するためのコンタクト部、及び、フォトダイオードで発生した信号電荷を画素回路に転送するためのコンタクト部の２つコンタクト部をフォトダイオード上に配置せざるを得ない。特許文献１の技術を用いた固体撮像素子を微細化する場合には、配線層を光電変換部の直上にまで配置せざるを得ない。このような配線層は、固体撮像素子の開口率を低下させる要因となる。さらに、高電圧が印加される配線層は、信頼性を確保する必要があることから低背化が難しいことが課題である。

特許文献２には、アバランシェ増倍を起こすための高電圧を基板側（光が入射する面と反対側）に印加する構造を有する固体撮像素子が開示されている。このような固体撮像素子は、開口率が高められている。しかしながら、この構造は、画素間のポテンシャルプロファイルが大きく異なる場合には画素間分離の設計に支障をきたす。このため、全画素のそれぞれにおいてアバランシェ増倍領域を均一に形成せざるを得ない。そこで、特許文献２に記載の固体撮像素子では、基板電圧Ｖｐｄを切り替えることでダイナミックレンジの拡大を図っている。基板電圧Ｖｐｄは、具体的には、ブレークダウン電圧を超える電圧、及び、ブレークダウン電圧を超えない電圧に切り替えられる。しかしながら、この手法では電圧を切り替えた２フレームの画像を取得しないと１枚の高いダイナミックレンジの画像が完成しない。また、２つのフレームの間には電圧を切り替えるための待ち時間が発生する。つまり、露光時間のロスが発生する。以上のように、特許文献２に記載の固体撮像素子には、フレームレートが低下してしまう課題がある。

以下の実施の形態では、上記のような開口率の低下、及び、フレームレートの低下が抑制され、かつ、ダイナミックレンジが拡大された固体撮像素子について説明する。

以下、実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。

また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。座標軸におけるＺ軸方向は、例えば、鉛直方向であり、Ｚ軸＋側は、上側（上方）と表現され、Ｚ軸－側は、下側（下方）と表現される。Ｚ軸方向は、言い換えれば、半導体基板の上面または下面に垂直な方向であり、半導体基板の厚み方向である。また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面（水平面）上において、互いに直交する方向である。Ｘ軸方向は、横方向、行方向、または、水平方向と表現され、Ｙ軸方向は、縦方向、列方向、または垂直方向と表現される。以下の実施の形態において、「平面視」とは、Ｚ軸方向から見ることを意味する。また、本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。

（実施の形態１）
［構造］
以下、実施の形態１に係る固体撮像素子の構造について説明する。図１は、実施の形態１に係る固体撮像素子の平面図である。図２は、実施の形態１に係る固体撮像素子の断面図である。図２は、固体撮像素子１００を図１のＩＩ－ＩＩ線において切断した場合の断面図である。

図１及び図２に示されるように、実施の形態１に係る固体撮像素子１００は、半導体基板１０と、第一半導体層１１と、第二半導体層１２と、第三半導体層１３と、第一ウェル１７と、第二ウェル１８と、分離領域１９とを備える。

固体撮像素子１００は、Ｐ型の半導体基板１０内に形成された、複数のＡＰＤ及び複数のＰＤを備える。平面視において、Ｙ軸方向に沿ってライン状に配置された複数のＡＰＤであるＡＰＤ群、及び、Ｙ軸方向に沿ってライン状に配置された複数のＰＤであるＰＤ群は、Ｘ軸方向において交互に配置されている。以下では、複数のＡＰＤのうちＡＰＤ１、及び、複数のＰＤのうちＰＤ１について詳細に説明されるが、他のＡＰＤもＡＰＤ１と同様の構成であり、他のＰＤもＰＤ１と同様の構成である。

半導体基板１０は、上面に光が入射する基板であり、Ｐ型の半導体によって形成される。半導体基板１０は、具体的には、半導体基板１０の下面を構成するベース部１０ａと、ベース部１０ａ上に形成された本体部１０ｂとを含む。ベース部１０ａの不純物濃度は、例えば、１×１０^１７～５×１０^１９ｃｍ^－３であり、本体部１０ｂの不純物濃度は、例えば、１×１０^１４～１×１０^１５ｃｍ^－３である。

ＡＰＤ１は、第一光電変換部の一例であり、Ｎ型の第一半導体層１１、及び、第一半導体層１１の下に位置するＰ型の第二半導体層１２を少なくとも含む。第一半導体層１１の不純物濃度は、例えば、５×１０^１６～１×１０^１９ｃｍ^－３であり、第二半導体層１２の不純物濃度は、例えば、１×１０^１６～１×１０^１８ｃｍ^－３である。

半導体基板１０に逆バイアスの電圧Ｖ_ＲＥＶが印加されると、第一半導体層１１及び第二半導体層１２の境界部１５（言い換えれば、接合部）には、電荷増倍領域１６が形成される。電荷増倍領域１６は、アバランシェ増倍によって電荷が増倍される領域である。電荷増倍領域１６によれば、第一半導体層１１に到達する前に多数の信号電子を発生させることができる。ＡＰＤ１は、フォトン１個程度の微弱な光を検出可能なＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）として利用することもできる。ＡＰＤ１は、固体撮像素子１００から得られる輝度画像の暗い領域におけるダイナミックレンジを拡大することができる。半導体基板１０に印可される電圧Ｖ_ＲＥＶは、例えば、第一半導体層１１と第二半導体層１２に対して逆バイアスとなる極性を有し、大きさは、１０Ｖ～１００Ｖ程度である。

ＰＤ１は、第二光電変換部の一例であり、Ｎ型の第三半導体層１３を含む。第三半導体層１３は、第一領域１３ａ、及び、第一領域１３ａの下に位置する第二領域１３ｂを含む。第一領域１３ａの不純物濃度は、例えば、５×１０^１６～１×１０^１９ｃｍ^－３であり、第二領域１３ｂの不純物濃度は、例えば、１×１０^１６～１×１０^１７ｃｍ^－３である。第二領域１３ｂの不純物濃度は、第一領域１３ａの不純物濃度よりも低い。

ＰＤ１においては、第二領域１３ｂ及び半導体基板１０の本体部１０ｂのＰＮ接合部における不純物の濃度勾配が、ＡＰＤ１の第一半導体層１１及び第二半導体層１２の境界部１５（つまり、ＡＰＤ１のＰＮ接合部）に対して緩い。これにより、ＰＤ１においては、半導体基板１０に逆バイアスの電圧Ｖ_ＲＥＶが印可されている状態において、ＡＰＤ１よりも低い電界が形成される。ＰＤ１においては、電荷増倍領域が形成されにくい、または、電荷増倍領域が形成されない。

固体撮像素子１００によって明るい被写体の撮像を行ってもＰＤ１においては信号が増倍されにくいため、ＰＤ１においてはＡＰＤ１に対して信号が飽和しにくい。ＰＤ１の出力特性は、固体撮像素子１００にフォトンが多数入射していたとしても、フォトン数にほぼ比例する。このため、ＰＤ１は、固体撮像素子１００から得られる輝度画像の明るい領域におけるダイナミックレンジを拡大することができる。

第一ウェル１７は、ＡＰＤ１、及び、ＰＤ１の間に位置する。第一ウェル１７は、Ｎ型の半導体によって形成される。第一ウェル１７における不純物濃度は、例えば、１×１０^１７～５×１０^１８ｃｍ^－３である。第一ウェル１７は、ＡＰＤ１と配線Ｍ（図２において模式的に図示）を介して電気的に接続されている。なお、第一ウェル１７は、ＰＤ１と配線Ｍを介して電気的に接続されてもよい。配線Ｍは、具体的には、ＡＰＤ１に含まれる第一半導体層１１のコンタクト部ＣＰ１と、第一ウェル１７のコンタクト部ＣＰ２（より具体的には、第一ウェル１７上に配置された転送トランジスタＴＲＮのソース）とを電気的に接続する。コンタクト部ＣＰ１の不純物濃度は、例えば、１×１０^１９～１×１０^２０ｃｍ^－３であり、コンタクト部ＣＰ２の不純物濃度は、例えば、１×１０^１９～１×１０^２０ｃｍ^－３である。

第二ウェル１８は、ＡＰＤ３、及び、ＡＰＤ１の間に位置する。第二ウェル１８は、Ｎ型の半導体によって形成される。第一ウェル１７及び第二ウェル１８は、電気的に分離されている。なお、第二ウェル１８は、第二ウェル１８の位置を除いて第一ウェル１７と同様の構成である。第二ウェル１８は、ＰＤ１と配線を介して電気的に接続されている。以下の明細書中において、第一ウェル１７によって得られる効果は、基本的には第二ウェル１８によっても得られるため、第二ウェル１８に関しての説明は適宜省略される。以下の明細書において、第一ウェル１７は、適宜、第二ウェル１８に読み替えられてよい。

ポテンシャルプロファイルが大きく異なる２つの光電変換素子が隣接して配置されてしまうと、例えば、ＡＰＤ１直下で光電変換することにより得られたキャリアがＰＤ１に奪われる等、２つの光電変換素子の一方にキャリアが奪われてしまう懸念がある。第一ウェル１７によれば、第一ウェル１７を跨いでのキャリアの移動を防止することにより、上記混色の発生を防止できる。

また、第一ウェル１７上には、第一画素回路ＰＣ１が配置される。このような第一ウェル１７によれば、ＡＰＤ１及びＰＤ１の間の距離を確保しつつ、半導体基板１０の上面の面積を有効に利用することができる。同様に、第二ウェル１８上には、ＰＤ１から出力される信号を読み出す第二画素回路ＰＣ２が配置される。このような第二ウェル１８によれば、ＰＤ１及びＡＰＤ３の間の距離を確保しつつ、半導体基板１０の上面の面積を有効に利用することができる。

また、第一ウェル１７上には、平面視においてＹ軸方向に延伸し、ＡＰＤ２から出力される信号を読み出す画素回路も配置される。ＡＰＤ２は、平面視において、Ｙ軸方向におけるＡＰＤ１の隣に位置する別のＡＰＤである。このように、第一ウェル１７上には、ＡＰＤ１から出力される信号を読み出す第一画素回路ＰＣ１、及び、ＡＰＤ２から出力される信号を読み出す画素回路の両方が配置される。つまり、第一ウェル１７は、２つ以上の画素回路によって共用される。

さらに、第一ウェル１７は、ＡＰＤ１に含まれる第一半導体層１１、並びに、ＰＤ１に含まれる第三半導体層１３と同じ導電型（具体的には、Ｎ型）である。これにより、第一ウェル１７は、ＡＰＤ１及びＰＤ１間の領域における光電変換によって得られた混色成分の信号電荷を吸収することができる。ＡＰＤ１とＰＤ１とで異なる波長の光を検出する場合、第一ウェル１７によれば、混色を抑制することができる。

また、第一半導体層１１及び第二半導体層１２の境界部１５は、半導体基板１０の厚み方向において、第一ウェル１７よりも下方（言い換えれば、深部）に位置する。このような構成により、第一半導体層１１及び第二半導体層１２の下方の領域Ｒ１において光電変換によって発生したキャリアが第一ウェル１７に流れることが抑制される。つまり、光電変換によって発生したキャリアがＡＰＤ１側に流れるようにポテンシャルプロファイルを設計することが可能となる。

さらに、第二半導体層１２は、第一ウェル１７の下方まで延伸している。したがって、第二半導体層１２及び第一ウェル１７は、立体的に交差し、平面視において、第二半導体層１２は、第一ウェル１７と重なる。このような構成により、第一ウェル１７の下方の領域Ｒ２において光電変換により発生したキャリアをＡＰＤ１側、または、ＰＤ１側に流れるようにポテンシャルプロファイルを設計することが可能となり、固体撮像素子１００の赤外光に対しての感度を高めることが可能となる。

第一半導体層１１と第一ウェル１７との間、及び、第三半導体層１３と第一ウェル１７との間のそれぞれには、電気的な分離に用いられる分離領域１９が位置する。分離領域１９は、Ｐ型の半導体によって形成される。分離領域１９の不純物濃度は、例えば、１×１０^１６～１×１０^１７ｃｍ^－３である。

Ｐ型の分離領域１９とＮ型の第一半導体層１１との間、Ｐ型の分離領域１９とＮ型の第一ウェル１７との間、Ｐ型の分離領域１９と第三半導体層１３との間の３つの領域それぞれにおいては、半導体基板１０に逆バイアスの電圧Ｖ_ＲＥＶが印可されている状態においてアバランシェ増倍の発生が抑制される必要がある。このためには、上記３つの領域における電界が、第一半導体層１１及び第二半導体層１２の境界部１５よりも低い電界となればよい。

そこで、分離領域１９は、半導体基板１０に印加される逆バイアスの電圧と同電位にならないよう空乏化した状態とされる。これにより、分離領域１９と第一ウェル１７との間の電位差が小さくなり、分離幅を短くしながらも電界を低減することが可能となる。つまり、第一ウェル１７と第一半導体層１１の分離幅、及び、第一ウェル１７と第三半導体層１３の分離幅のそれぞれを縮小できる。分離幅が縮小されれば、固体撮像素子１００の開口率（つまり、実効的な受光面積）が拡大される。

さらに、図１に示されるように、複数のＡＰＤがＹ軸方向に並ぶ構成においては、Ｙ軸方向に並ぶ複数のＡＰＤ間にＮ型のウェルを配置しなくてよい。同様に、複数のＰＤがＹ軸方向に並ぶ構成においては、Ｙ軸方向に並ぶ複数のＰＤ間にＮ型のウェルを配置しなくてよい。これにより、画素回路の実装面積を縮小することができ、固体撮像素子１００の開口率が拡大される。また、固体撮像素子１００において、複数のＡＰＤがＸ軸方向に並び、かつ、複数のＰＤがＸ軸方向に並んでもよい。この場合も、Ｘ軸方向に並ぶ複数のＡＰＤ間、及び、Ｘ軸方向に並ぶ複数のＰＤ間にＮ型のウェルを配置しなくてよいため、開口率が拡大可能である。

［画素回路］
図１に示されるように、第一ウェル１７上には、第一画素回路ＰＣ１を構成する複数のトランジスタが配置され、第二ウェル１８上には、第二画素回路ＰＣ２を構成する複数のトランジスタが配置される。以下、第一画素回路ＰＣ１について説明する。図３は、第一画素回路ＰＣ１の構成の一例を示す図である。なお、図示されないが第二画素回路ＰＣ２も同様の構成である。

固体撮像素子１００は、複数の画素１０１を含む画素アレイ１０２、垂直走査回路１０３、水平走査回路１０４、読み出し回路１０５、及び、バッファアンプ（増幅回路）１１１を備える。

画素１０１は、ＡＰＤ１、転送トランジスタＴＲＮ、リセットトランジスタＲＳＴ、浮遊拡散領域ＦＤ、増幅トランジスタＳＦ、選択トランジスタＳＥＬ、及び、オーバーフロートランジスタＯＶＦを含む第一画素回路ＰＣ１を有する。

なお、実施の形態１～３において、単に「トランジスタ」と記載した場合は、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）を意味する。ただし、固体撮像素子の画素回路を構成するトランジスタは、ＭＯＳ型トランジスタに限られず、ジャンクション型トランジスタ（ＪＦＥＴ）、バイポーラトランジスタ、または、これらの混在であってもよい。

ＡＰＤ１によって検出された信号電荷は転送トランジスタＴＲＮを通じて浮遊拡散領域ＦＤに転送され、垂直走査回路１０３および水平走査回路１０４で順次選択された画素で検出された信号電荷の量に対応する信号が増幅トランジスタＳＦを介して読み出し回路１０５に伝送される。画素１０１で得られた信号は読み出し回路１０５からバッファアンプ１１１を経て信号処理回路（図示せず）に出力され、信号処理回路（図示せず）でホワイトバランス等の信号処理が施された後にディスプレイ（図示せず）またはメモリ（図示せず）に転送され、画像化することが可能となる。

また、オーバーフロートランジスタＯＶＦは、ＡＰＤ１の電位が一定値となったときに電流が流れ始める保護素子である。つまり、オーバーフロートランジスタＯＶＦは、ＡＰＤ１に印加される電圧を制限する。オーバーフロートランジスタＯＶＦによれば、ＡＰＤ１が高い増倍率で光を検出した場合に、ＡＰＤ１の電圧が転送トランジスタＴＲＮの破壊耐圧を超える前にオーバーフロートランジスタＯＶＦに電流が流れ始める。また、ＡＰＤ１が強い光を検出することによりリセット時の電圧から負の電圧に振れたときにもＡＰＤ１の電圧が転送トランジスタＴＲＮの破壊耐圧を超える前にオーバーフロートランジスタＯＶＦに電流が流れ始める。つまり、オーバーフロートランジスタＯＶＦによれば、固体撮像素子１００は、ＡＰＤ１の電圧がトランジスタの破壊耐圧に到達しないように設計できる。ＡＰＤ１に印加される電圧の上限は、オーバーフロートランジスタＯＶＦの閾値電圧、オーバーフロートランジスタＯＶＦのゲートに印加される電圧、またはオーバーフロートランジスタＯＶＦのドレイン電圧（ＶＯＶＦ）で調整が可能である。

第一画素回路ＰＣ１を構成する５つのトランジスタは全てＰチャネル型のＭＯＳトランジスタである。つまり、第一画素回路ＰＣ１には、Ｐチャネル型のＭＯＳトランジスタのみが含まれる。これにより、Ｐ型のウェルが必要となるＮチャネル型のＭＯＳトランジスタが第一画素回路ＰＣ１内に存在しないため、ウェルの構成が単純化され、第一画素回路ＰＣ１に必要な面積が縮小される。第一画素回路ＰＣ１に必要な面積が縮小されれば、複数のＡＰＤ及び複数のＰＤに割り当てられる面積を広くすることができるため、開口率が拡大される。

なお、垂直走査回路１０３及び水平走査回路１０４など、画素アレイ１０２外の素子については、半導体基板１０に逆バイアスの電圧Ｖ_ＲＥＶが印加された状態においても駆動可能なように高耐圧のウェル上に配置される。あるいは、垂直走査回路１０３及び水平走査回路１０４などは、ドライエッチなどにより逆バイアスの電圧Ｖ_ＲＥＶが印加される画素領域から分断された領域に配置される。

また、図３に示される第一画素回路ＰＣ１では、画素アレイ１０２に、周辺回路（垂直走査回路１０３、水平走査回路１０４、読み出し回路１０５、バッファアンプ１１１）が付加されていたが、固体撮像素子１００には、必ずしも周辺回路が含まれなくてもよい。また、第一画素回路ＰＣ１は、５個のトランジスタ（転送トランジスタＴＲＮ、リセットトランジスタＲＳＴ、増幅トランジスタＳＦ、選択トランジスタＳＥＬ、及び、オーバーフロートランジスタＯＶＦ）と浮遊拡散領域ＦＤとで構成されたが、第一画素回路ＰＣ１は、このような構成に限られず、固体撮像素子１００が動作可能な範囲でもっと多い個数または少ない個数のトランジスタで構成されてもよい。

また、第一画素回路ＰＣ１の回路構成は一例である。第一画素回路ＰＣ１は、ＡＰＤ１に蓄積している信号電荷の読み出しが可能なその他の回路構成を有してもよい。第二画素回路ＰＣ２についても同様である。また、第一画素回路ＰＣ１の回路構成と、第二画素回路ＰＣ２の回路構成とが異なっていてもよい。

［効果等］
以上説明したように、固体撮像素子１００は、上面に光が入射する半導体基板１０と、第一導電型の第一半導体層１１、及び、第一半導体層１１の下に位置する第一導電型と異なる第二導電型の第二半導体層１２を含む、半導体基板１０内に形成されたＡＰＤ１と、第一導電型の第三半導体層１３を含む、半導体基板１０内に形成されたＰＤ１と、ＡＰＤ１、及び、ＰＤ１の間に位置する、第一導電型の部分を含む第一ウェル１７と、第一ウェル１７上に配置された転送トランジスタＴＲＮとを備える。第一導電型は、例えば、Ｎ型であり、第二導電型は、例えば、Ｐ型である。ＡＰＤ１は、第一光電変換部の一例であり、ＰＤ１は、第二光電変換部の一例である。第一半導体層１１、及び、第二半導体層１２の境界部１５には、アバランシェ増倍によって電荷が増倍される電荷増倍領域１６が含まれる。ＡＰＤ１及びＰＤ１のいずれかと、転送トランジスタＴＲＮのソースは、配線Ｍを介して電気的に接続されている。

このような固体撮像素子１００においては、第一ウェル１７によって、フォトン１個程度の暗い被写体を検出できる高感度なＡＰＤ１と、明るい被写体の明るさに応じた信号を読み出すことができるＰＤ１を密集して配置することができる。つまり、ダイナミックレンジが広い固体撮像素子１００が実現される。

また、固体撮像素子１００において、境界部１５は、半導体基板１０の厚み方向において第一ウェル１７よりも下方に位置する。

これにより、第一半導体層１１及び第二半導体層１２の下方の領域Ｒ１において光電変換によって発生したキャリアが第一ウェル１７に流れることが抑制される。つまり、光電変換によって発生したキャリアがＡＰＤ１側に流れるようにポテンシャルプロファイルを設計することが可能となる。

また、固体撮像素子１００において、第二半導体層１２の一部は、第一ウェル１７の下方に位置する。

これにより、第一ウェル１７の下方の領域Ｒ２において光電変換により発生したキャリアをＡＰＤ１側、または、ＰＤ１側に流れるようにポテンシャルプロファイルを設計することが可能となり、固体撮像素子１００の赤外光に対しての感度を高めることが可能となる。

また、固体撮像素子１００において、転送トランジスタＴＲＮのチャネルは、第一導電型である。

これにより、第一ウェル１７を利用して転送トランジスタＴＲＮのチャネルを形成することができ、固体撮像素子１００におけるウェル構造を簡素化し、固体撮像素子１００の開口率を拡大することができる。

また、平面視において、ＡＰＤ１及びＰＤ１は、第一方向において隣り合い、固体撮像素子１００は、平面視において、第一方向と交差する第二方向におけるＡＰＤ１の隣に位置するＡＰＤ２を備える。第一方向は、例えば、図中のＹ軸方向に相当する。第二方向は、例えば、図中のＸ軸方向に相当する。ＡＰＤ２は、別の第一光電変換部の一例である。第一ウェル１７は、平面視において第二方向に延伸し、第一ウェル１７上には、ＡＰＤ１から出力される信号を読み出す第一画素回路ＰＣ１、及び、ＡＰＤ３から出力される信号を読み出す画素回路が配置される。

このように第一ウェル１７が２つの画素回路によって共用されることで、固体撮像素子１００におけるウェル構造を簡素化し、固体撮像素子１００の開口率を拡大することができる。

また、第三半導体層１３は、第一領域１３ａと、第一領域１３ａの下に位置し第一領域１３ａよりも不純物濃度が低い第二領域１３ｂとを含む。

これにより、第三半導体層１３の積層構造によって、ＰＤ１の増倍率をＡＰＤ１の増倍率よりも低くすることができる。

［実施の形態１の変形例］
固体撮像素子１００は、信号増倍を行うフォトダイオードの有効感度領域が半導体基板１０内の深部に形成されており、半導体基板１０の厚み確保しやすいことから赤外光の検出に適している。例えば、ＴｏＦ方式で距離を計測するための距離画像の取得には赤外光の光源から発せられた光を高感度で検出することが求められているが、固体撮像素子１００は、距離画像の取得に適している。なお、固体撮像素子１００は、可視光を高感度で検出するために、裏面照射型のイメージセンサとして実現されてもよい。

また、固体撮像素子１００において、トランジスタ、及び、ウェル等の各素子間にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の絶縁体が配置され、各素子が電気的に分離されてもよい。

また、固体撮像素子１００において、Ｐ型の半導体によって形成された領域とＮ型の半導体によって形成された領域とは入れ替えられてもよい。しかしながら、固体撮像素子１００のように、光電変換後に読み出されるキャリアが電子である場合のほうがイオン化率が高くなり、アバランシェ増倍に適している。具体的には、比較的高い増倍率が得られる効果、及び、ガイガーモードにおける増倍が発生しやすい効果などが得られる。

また、第一半導体層１１及び第二半導体層１２の境界部１５において発生する電界の面内分布（境界部１５のＸＹ平面における電界の分布）が均一にならない場合が考えられる。例えば、端部において電界が強くなる傾向があれば、電界が均一に近づくように第一半導体層１１の面内で不純物濃度に差をつける対策が施されればよい。

また、半導体基板１０の上面（つまり、光の照射面）には、特定の波長の光を透過させるカラーフィルタが配置されてもよい。この場合、ＡＰＤの数及びＰＤの数の比率は適宜定められればよい。

（実施の形態２）
［構造］
以下、実施の形態２に係る固体撮像素子の構造について説明する。図４は、実施の形態２に係る固体撮像素子の平面図である。図５は、実施の形態２に係る固体撮像素子の断面図である。図５は、図４のＶ－Ｖ線で固体撮像素子２００を切断した場合の断面図である。

図４及び図５に示されるように、実施の形態２に係る固体撮像素子２００は、半導体基板２０と、第一半導体層２１と、第二半導体層２２と、第三半導体層２３と、第一ウェル２７と、第二ウェル２８と、分離領域２９とを備える。第一半導体層２１及び第二半導体層２２の境界部２５には、電荷増倍領域２６が含まれる。以下、実施の形態２では、固体撮像素子２００の、固体撮像素子１００との相違点を中心に説明が行われ、既出事項の説明は省略または簡略化される。

固体撮像素子２００は、平面視においてマトリクス状に配置された、複数のＡＰＤ及び複数のＰＤを備える。マトリクス状の配置の行方向（つまり、Ｘ軸方向または横方向）、及び、列方向（つまり、Ｙ軸方向または縦方向）のそれぞれにおいて、ＡＰＤ、及び、ＰＤは交互に配置される。対角線方向においては、同種の光電変換素子が連続して配置されている。

このようなマトリクス状の配置によれば、輝度画像内の明るい領域ではＰＤから出力される信号を利用し、輝度画像内の暗い領域ではＡＰＤから信号を利用することで、固体撮像素子２００の出力を補完するような信号処理を行っても、縦方向と横方向とで解像度の差が出にくくなる。つまり、上記信号処理による解像度の向上が容易になる。

また、第三半導体層２３は、第三半導体層１３と異なり、不純物濃度がほぼ均一である。そして、ＡＰＤ１に対応する第一画素回路ＰＣ１に接続される第一ウェル２７と、ＰＤ１に対応する第二画素回路ＰＣ２に接続される第二ウェル２８とは、異なる電位に設定される。第一ウェル２７の電位は、例えば、３Ｖであり、第二ウェル２８の電位は、例えば、１Ｖである。つまり、ＡＰＤ１の半導体基板２０（言い換えればＶ_ＲＥＶ）に対する電位差は、ＰＤ１の半導体基板２０に対する電位差よりも２Ｖ大きい。

これにより、ＡＰＤ１のリセット電位とＰＤ１のリセット電位に大きな差を持たせることができる。したがって、ＡＰＤ１の増倍率をフォトン１個を検出できるような高い増倍率に設定し、かつ、ＰＤ１の増倍率を比較的低い増倍率に設定してＰＤ１からはフォトン数に比例した信号電荷を発生させることができる。電位の設定によっては、ＰＤ１を電荷増倍領域が発生しにくい、または、電荷増倍領域が発生しない状態にすることもできる。

以上のような構成によれば、固体撮像素子２００は、半導体基板２０に印加される逆バイアスの電圧Ｖ_ＲＥＶを変更することなく高感度かつハイダイナミックレンジの輝度画像を撮像できる。

なお、第一ウェル２７の第一部分は、ＡＰＤ１、及び、ＰＤ１の間に位置し、第一ウェル２７の第一部分と異なる第二部分は、ＡＰＤ１、及び、ＰＤ２の間に位置する。ＰＤ２は、列方向においてＡＰＤ１と隣り合うＰＤ１とは別のＰＤである。平面視において、第一ウェル２７は、Ｌ字状である。このように、平面視における第一ウェル２７の形状は、第一ウェル１７の形状と異なる。第二ウェル２８についても同様である。

また、固体撮像素子２００において、第二半導体層２２は、第三半導体層２３の下方まで延伸している。第二半導体層２２の一部は、第三半導体層２３の下方に位置し、第二半導体層２２及び第三半導体層２３は、ＰＮ接合している。このように、固体撮像素子２００では、第二半導体層２２が第一半導体層２１及び第三半導体層２３によって共用されている。

また、図４に示されるように、オーバーフロートランジスタＯＶＦのゲートは、半導体基板２０の上面のうち第一半導体層２１及び第一ウェル２７の間の部分に位置し、オーバーフロートランジスタＯＶＦのソース及びドレインのいずれかは、第一ウェル１７と同電位である。

この構成により、オーバーフロートランジスタＯＶＦを第一ウェル２７からはみ出して配置することが可能となり、第一ウェル２７を縮小することで、固体撮像素子２００の開口率が拡大される。

このとき、オーバーフロートランジスタＯＶＦのゲート直下の領域（つまり、チャネル領域）は、半導体基板２０と同じ導電型（つまり、Ｐ型）である。このとき、電圧Ｖ_ＲＥＶが直接ゲート直下に印加されると、基板バイアス効果によりオーバーフロートランジスタＯＶＦをオンすることが困難となり、トランジスタが破壊される懸念が生じる。

そこで、例えば、オーバーフロートランジスタＯＶＦのチャネル領域の不純物濃度は、左右に配置されているＮ型の半導体領域から延びる空乏層によりポテンシャルが決定されるような濃度とされる。これにより、オーバーフロートランジスタＯＶＦをオンすることが容易となる。このようなチャネル領域は、当該チャネル領域の電圧が第一ウェル２７に印加される電圧に対して３Ｖ程度低い電圧から±２Ｖ程度であれば、一般的なトランジスタと近い製造方法で作製可能である。図５に示されるように、チャネル領域の近傍においては分離領域１９を形成するためのイオン注入が省略され、別途注入条件が設定されれば、チャネル領域の電圧調整が可能となる。

以上、固体撮像素子２００の構成について説明した。なお、固体撮像素子１００の構成、及び、固体撮像素子２００の構成は任意に組み合わされてよい。例えば、図１に示される平面構造と、図５に示される断面構造とが組み合わされてもよいし、図４に示される平面構造と図２に示される断面構造とが組み合わされてもよい。

［効果等］
固体撮像素子２００は、ＡＰＤ１に印加される電圧を制限するための保護素子を備える。

これにより、ＡＰＤ１に関連する転送トランジスタＴＲＮが破壊されてしまうことを抑制することができる。

また、保護素子は、オーバーフロートランジスタＯＶＦであり、保護素子のゲートは、半導体基板２０の上面のうち第一半導体層２１及び第一ウェル２７の間の部分に位置し、保護素子のソース及びドレインのいずれかは、第一ウェル２７と同電位である。

これにより、保護素子（つまり、オーバーフロートランジスタＯＶＦ）を第一ウェル２７からはみ出して配置することが可能となり、第一ウェル２７を縮小することで、固体撮像素子２００の開口率が拡大される。

また、固体撮像素子２００は、ＡＰＤ１及びＰＤ１に加えて、ＡＰＤ３と、ＡＰＤ３、及び、ＰＤ１の間に位置する、第一導電型の第二ウェル２８とを備える。ＡＰＤ３は、ＡＰＤ１とは別の第一光電変換部の一例である。第一ウェル２７上には、転送トランジスタＴＲＮを含むＡＰＤ１から出力される信号を読み出す第一画素回路ＰＣ１が配置され、第二ウェル２８上には、ＰＤ１から出力される信号を読み出す第二画素回路ＰＣ２が配置される。第一ウェル２７及び第二ウェル２８は、電気的に分離されている。

これにより、ＡＰＤ１のリセット電位とＰＤ１のリセット電位に差を持たせることで、ＰＤ１の増倍率をＡＰＤ１の増倍率よりも低くすることができる。

また、固体撮像素子２００は、平面視においてマトリクス状に配置された、複数のＡＰＤ、及び、複数のＰＤを備える。マトリクス状の配置の行方向及び列方向のそれぞれにおいて、ＡＰＤ及びＰＤは交互に配置される。行方向は、例えば、図中のＸ軸方向に相当する。列方向は、例えば、図中のＹ軸方向に相当する。

これにより、固体撮像素子２００によって得られる画像の解像度の向上が容易となる。

また、ＡＰＤ１、及び、ＰＤ１は、行方向において並び、第一ウェル２７の第一部分は、ＡＰＤ１、及び、ＰＤ１の間に位置する。第一ウェル２７の第一部分と異なる第二部分は、ＡＰＤ１、及び、列方向においてＡＰＤ１と隣り合うＡＰＤ２の間に位置し、平面視において、第一ウェル２７は、Ｌ字状である。ＡＰＤ２は、ＡＰＤ１とは別の第一光電変換部の一例である。

これにより、Ｌ字状の第一ウェル２７によって第一画素回路ＰＣ１の実装領域を確保することができる。

また、固体撮像素子２００において、第二半導体層２２の一部は、第三半導体層２３の下方に位置する。

これにより、第一半導体層２１及び第三半導体層２３は、第二半導体層２２を共用することができる。

（実施の形態３）
［構造］
以下、実施の形態３に係る固体撮像素子の構造について説明する。図６は、実施の形態３に係る固体撮像素子の断面図である。

図６に示されるように、実施の形態３に係る固体撮像素子３００は、半導体基板３０と、第一半導体層３１と、第二半導体層３２と、第三半導体層３３と、第一ウェル３７と、第二ウェル３８と、分離領域３９とを備える。第一半導体層３１及び第二半導体層３２の境界部３５には、電荷増倍領域３６が含まれる。以下、実施の形態３では、固体撮像素子３００の、固体撮像素子２００との相違点を中心に説明が行われ、既出事項の説明は省略または簡略化される。

固体撮像素子３００においては、第一ウェル３７は、Ｎ型の第一部分３７ｎ、及び、Ｐ型の第二部分３７ｐを含み、第二部分３７ｐの側面及び下面は、第一部分３７ｎによって覆われている。同様に、第二ウェル３８は、Ｎ型の第一部分３８ｎ、及び、Ｐ型の第二部分３８ｐを含み、第二部分３８ｐの側面及び下面は、第一部分３８ｎによって覆われている。

このように、固体撮像素子３００においては、第二部分３７ｐと半導体基板３０とが第一部分３７ｎによって電気的に分離されているため、第二部分３７ｐの上面にＮチャネル型のＭＯＳトランジスタを配置することが可能となる。第二ウェル３８についても同様である。以下では、第一ウェル３７について詳細に説明が行われ、第二ウェル３８についての説明は適宜省略される。

固体撮像素子３００においては、第一半導体層３１及び第二半導体層３２の境界部３５が第二部分３７ｐよりもさらに下方に形成されることで、第一半導体層３１及び第二半導体層３２の間の電界が弱められる。この結果、第一部分３７ｎに過剰な電流が流れることが抑制される。

また、固体撮像素子３００において、第一半導体層３１の電位が瞬間的に第二部分３７ｐの電位よりも低くなったとしても、第一半導体層３１及び第二部分３７ｐの間に印加される電圧は順方向のバイアスとなる。つまり、第一半導体層３１及び第二部分３７ｐの間に過度に高い負バイアスの電圧が印加されることはない。したがって、オーバーフロートランジスタＯＶＦは、配置されなくてもよい。

以上、固体撮像素子３００の構成について説明した。なお、固体撮像素子１００の構成、固体撮像素子２００の構成、及び、固体撮像素子３００の構成は任意に組み合わされてよい。例えば、図１に示される平面構造と、図６に示される断面構造とが組み合わされてもよいし、図４に示される平面構造と図６に示される断面構造とが組み合わされてもよい。また、実施の形態１～３は部分的に組み合わされてもよく、例えば、濃度勾配を有する第三半導体層１３と、第一ウェル３７及び第二ウェル３８が組み合わされてもよい。

［効果等］
固体撮像素子３００において、第一ウェル３７は、第一導電型の第一部分３７ｎに加えて第二導電型の第二部分３７ｐを含む。第二部分３７ｐの側面及び下面は、第一部分３７ｎによって覆われる。

これにより、第一ウェル３７上に第二導電型のトランジスタを配置することができる。

（その他の実施の形態）
以上、実施の形態に係る固体撮像素子について説明したが、本開示は、上記実施の形態に限定されるものではない。

例えば、上記実施の形態では、第二光電変換部は、増倍領域を含まないが、増倍領域を含んでもよい。つまり、第二光電変換部は、ＰＤではなくＡＰＤであってもよい。

また、上記実施の形態において説明に用いられ数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。

また、上記実施の形態で説明された回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、または容量素子等の素子が接続されたものも本開示に含まれる。

また、上記実施の形態では、固体撮像素子が有する積層構造の各層を構成する主たる材料について例示しているが、固体撮像素子が有する積層構造の各層には、上記実施の形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部及び辺は直線的に記載されているが、製造上の理由などにより、角部及び辺が丸みを帯びたものも本開示に含まれる。

その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、固体撮像素子の製造方法として実現されてもよい。

本開示の固体撮像素子は、ダイナミックレンジが拡大された固体撮像素子として有用である。また、本開示の固体撮像素子は、赤外光を用いたＴｏＦ方式の距離計測に必要となる距離画像の撮像と、輝度画像の撮像とを同時に行うことができる。

１０、２０、３０ 半導体基板
１０ａ ベース部
１０ｂ 本体部
１１、２１、３１ 第一半導体層
１２、２２、３２ 第二半導体層
１３、２３、３３ 第三半導体層
１３ａ 第一領域
１３ｂ 第二領域
１５、２５、３５ 境界部
１６、２６、３６ 電荷増倍領域
１７、２７、３７ 第一ウェル
１８、２８、３８ 第二ウェル
１９、２９、３９ 分離領域
３７ｎ、３８ｎ 第一部分
３７ｐ、３８ｐ 第二部分
１００、２００、３００ 固体撮像素子
１０１ 画素
１０２ 画素アレイ
１０３ 垂直走査回路
１０４ 水平走査回路
１０５ 読み出し回路
１１１ バッファアンプ
ＣＰ１、ＣＰ２ コンタクト部
ＦＤ 浮遊拡散領域
ＯＶＦ オーバーフロートランジスタ
Ｍ 配線
ＰＣ１ 第一画素回路
ＰＣ２ 第二画素回路
Ｒ１、Ｒ２ 領域
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＳＦ 増幅トランジスタ
ＴＲＮ 転送トランジスタ

Claims (14)

1. 上面に光が入射する半導体基板と、
   第一導電型の第一半導体層、及び、前記第一半導体層の下に位置する前記第一導電型と異なる第二導電型の第二半導体層を含む、前記半導体基板内に形成された第一光電変換部と、
   前記第一導電型の第三半導体層を含む、前記半導体基板内に形成された第二光電変換部と、
   前記第一光電変換部、及び、前記第二光電変換部の間に位置する、前記第一導電型の部分を含む第一ウェルと、
   前記第一光電変換部に対して前記第二光電変換部の反対側に位置する、前記第一導電型の部分を含む第二ウェルと、
   前記第一光電変換部、前記第二光電変換部、前記第一ウェル、及び、前記第二ウェルのそれぞれに隣接し、それぞれを電気的に分離するために設けられた、前記第二導電型の分離領域と、
   前記第一ウェル上に配置された第一のトランジスタと、
   前記第二ウェル上に配置された第二のトランジスタとを備え、
   前記第一光電変換部と、前記第一のトランジスタのソースとは、配線を介して電気的に接続され、
   前記第二光電変換部と、前記第二のトランジスタのソースとは、配線を介して電気的に接続され、
   前記半導体基板に逆バイアス電圧を印加した状態において、
   前記第一光電変換部に形成される電界は前記第二光電変換部に形成される電界よりも大きく、
   前記第一半導体層、及び、前記第二半導体層の境界部には、アバランシェ増倍によって電荷が増倍される電荷増倍領域が含まれ、
   前記分離領域は空乏化している
   固体撮像素子。
2. 前記境界部は、前記半導体基板の厚み方向において前記第一ウェルよりも下方に位置する
   請求項１に記載の固体撮像素子。
3. 前記第二半導体層の一部は、前記第一ウェルの下方に位置する
   請求項１または２に記載の固体撮像素子。
4. 前記第二半導体層の一部は、前記第三半導体層の下方に位置する
   請求項３に記載の固体撮像素子。
5. 前記第一のトランジスタのチャネルは、前記第一導電型である
   請求項１～４のいずれか１項に記載の固体撮像素子。
6. 前記固体撮像素子は、さらに、前記第一光電変換部に印加される電圧を制限するための保護素子を備える
   請求項１～４のいずれか１項に記載の固体撮像素子。
7. 前記保護素子は、第三のトランジスタであり、
   前記第三のトランジスタのチャネルは、前記半導体基板と同じ導電型であり、
   前記第三のトランジスタのゲートは、平面視において前記半導体基板の上面のうち前記第一半導体層及び前記第一ウェルの間の部分に位置し、
   前記保護素子のソース及びドレインのいずれかは、前記第一ウェルと同電位である
   請求項６に記載の固体撮像素子。
8. 前記第一ウェル上には、前記第一のトランジスタを含む前記第一光電変換部から出力される信号を読み出す第一画素回路が配置され、
   前記第二ウェル上には、前記第二のトランジスタを含む前記第二光電変換部から出力される信号を読み出す第二画素回路が配置され、
   前記第一ウェル及び前記第二ウェルは、電気的に分離されており、
   前記第一ウェルと前記第二ウェルとは異なる電位であり、
   前記第一光電変換部のリセット電圧は、前記第二光電変換部のリセット電圧よりも前記半導体基板に印加される電圧との差分が大きい
   請求項１～７のいずれか１項に記載の固体撮像素子。
9. 平面視において、前記第一光電変換部及び前記第二光電変換部は、第一方向において隣り合い、
   前記固体撮像素子は、さらに、平面視において、前記第一方向と交差する第二方向における前記第一光電変換部の隣に位置する別の第一光電変換部を備え、
   前記第一ウェルは、平面視において前記第二方向に延伸し、
   前記第一ウェル上には、前記第一光電変換部から出力される信号を読み出す画素回路、及び、前記別の第一光電変換部から出力される信号を読み出す画素回路が配置される
   請求項１～８のいずれか１項に記載の固体撮像素子。
10. 前記固体撮像素子は、平面視においてマトリクス状に配置された、複数の前記第一光電変換部、及び、複数の前記第二光電変換部を備え、
    前記マトリクス状の配置の行方向及び列方向のそれぞれにおいて、前記第一光電変換部、及び、前記第二光電変換部は交互に配置される
    請求項１～８のいずれか１項に記載の固体撮像素子。
11. 前記第一光電変換部、及び、前記第二光電変換部は、前記行方向において並び、
    前記第一ウェルの第一部分は、前記第一光電変換部、及び、前記第二光電変換部の間に位置し、
    前記第一ウェルの前記第一部分と異なる第二部分は、前記第一光電変換部、及び、前記列方向において前記第一光電変換部と隣り合う別の第二光電変換部の間に位置し、
    平面視において、前記第一ウェルは、Ｌ字状である
    請求項１０に記載の固体撮像素子。
12. 前記第一ウェルは、さらに、前記第二導電型の部分を含み、
    前記第一ウェルの前記第二導電型の部分の側面及び下面は、前記第一ウェルの前記第一導電型の部分によって覆われる
    請求項１～１１のいずれか１項に記載の固体撮像素子。
13. 前記第三半導体層は、第一領域と、前記第一領域の下に位置し前記第一領域よりも不純物濃度が低い第二領域とを含む
    請求項１～１２のいずれか１項に記載の固体撮像素子。
14. 上面に光が入射する半導体基板と、
    第一導電型の第一半導体層、及び、前記第一半導体層の下に位置する前記第一導電型と異なる第二導電型の第二半導体層を含む、前記半導体基板内に形成された第一光電変換部と、
    前記第一導電型の第三半導体層を含む、前記半導体基板内に形成された第二光電変換部と、
    前記第一光電変換部、及び、前記第二光電変換部の間に位置する、前記第一導電型の部分を含む第一ウェルと、
    前記第一ウェル上に配置されたトランジスタと、
    前記第一光電変換部に印加される電圧を制限するための保護素子とを備え、
    前記第一半導体層、及び、前記第二半導体層の境界部には、アバランシェ増倍によって電荷が増倍される電荷増倍領域が含まれ、
    前記第一光電変換部及び第二光電変換部のいずれかと、前記トランジスタのソースは、配線を介して電気的に接続されており、
    前記保護素子は、トランジスタであり、
    前記保護素子のゲートは、前記半導体基板の上面のうち前記第一半導体層及び前記第一ウェルの間の部分に位置し、
    前記保護素子のソース及びドレインのいずれかは、前記第一ウェルと同電位である
    固体撮像素子。

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