JP2013048132A - 固体撮像装置 - Google Patents

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Abstract

【課題】 内部電界が弱い領域では、ホトダイオードＰＤより深い領域で発生した光電荷は横方向に拡散してしまい、隣接画素等への光電子流入（クロストーク）により感度低下が生じていた。
【解決手段】 クロスストーク防止層ＤＮＷ９をホトダイオードＰＤ形成部及び、画素−周辺回路間に設ける。
【効果】 画素−画素間または画素領域−周辺回路領域間のクロストークを低減し、光感度を向上させる。
【選択図】 図１

Description

本発明は、光電変換効果を用いて画像情報、位置情報を得るＣＭＯＳセンサやＣＣＤセンサ等の固体撮像装置に関わるものであり、特に、ウェル構造の改良による光のクロストーク低減を図った固体撮像装置に関する。
ＣＭＯＳセンサ、ＣＣＤセンサに代表される固体撮像装置は、ビデオカメラやデジタルスチルカメラ等に広く応用されている。ＣＭＯＳセンサを用いた固体撮像装置は、光電変換素子ＰＤの選択を行うスイッチング素子や信号電荷を読み出すスイッチング素子にＣＭＯＳトランジスタが用いられている。また、制御回路、信号処理回路等の周辺回路にＭＯＳトランジスタあるいはＣＭＯＳトランジスタが用いられ、光電変換素子ＰＤと前記スイッチング素子、周辺回路を一連の構成で同一チップ上に製造することができる利点を有している。
この固体撮像装置は、光電変換素子（ホトダイオードＰＤ）を設けた複数の画素を半導体基板上に配置したものであり、各画素に入射した光をホトダイオードによって光電変換して電荷を生成、収集し、この電荷をフローティングディフュージョン（ＦＤ）部に転送し、このＦＤ部の電位変動をＭＯＳトランジスタによって検出し、これを電気信号に変換、増幅することにより映像信号として出力するものである。
ここで、光電変換素子ＰＤは、ＰＮ接合で形成され、電圧を印加することによって発生する空乏層中の電界を利用することで電荷収集を行うことが一般的である。この電荷収集方式は、可視光領域の入射光(３８０ｎｍ〜８３０ｎｍ)に対応する固体撮像装置の場合、入射光の多くはＳｉ表面から５μｍ程度の深さで光が吸収され、光電荷を発生させる。したがって、高効率に発生した光電荷を収集するためには空乏層幅を５μｍ程度に十分確保する必要がある。そのため、ＰＮ接合の深接合化と高電圧化が必要である。このような構成の一例として、特許文献１がある。
特開２００４−０３１８７８号公報 特開２００６−０２４９０７号公報 特開２００６−６４９５６号公報
光感度の向上のためには、光電変換された５μｍ領域までの光電荷を効率よくＰＤに導き、読み出すことが必要である。
特許文献１のようなＰＮ接合の深接合化は、光電変換素子ＰＤ内の電荷転送をＯＮ／ＯＦＦするためのＭＯＳトランジスタの微細化に不利であり、またＰＮ接合の深接合化によるＭＯＳトランジスタサイズの拡大は、ＰＤの開口率が減少し、光感度が低下することが課題である。さらに、高電圧化は消費電力を増大させる課題があった。
一方、ホトダイオードＰＤと反対導電型の基板不純物濃度差による内部電界を利用して電荷を収集し、ＰＮ接合の深接合化を行うことなく、高感度化と低消費電力化を図る構成の一例として、特許文献２がある。しかし、不純物濃度差による内部電界を利用して電荷を収集する場合、ホトダイオードＰＤより深い領域で発生した光電子は、濃度勾配が十分確保できず、内部電界が弱い領域では、光電子が横方向に拡散してしまい、隣接画素への光電子流入（クロストーク）によって感度が低下する。
本発明では、濃度勾配が十分確保できない領域に、電荷を吸い取り、ＰＤに光電荷を導く構造を設けることで、クロストークを低減し、感度を向上させる。
画素領域と上記画素領域に隣接し、論理回路が形成される論理回路領域とを有する固体撮像装置であって、画素領域と論理回路領域とが形成される第１導電型の半導体層と、半導体層上に形成され、半導体層より高濃度の第１導電型の第１半導体領域と、画素領域の素子と論理回路領域の素子とを分離する素子分離領域とを有し、画素領域には第１半導体領域上に第２導電型のホトダイオードが形成され、第２導電型のホトダイオードの領域において、ホトダイオードから第１半導体領域を超えて半導体層に延在する第２導電型の第２半導体領域が形成されるように構成する。
また、素子分離領域において、素子分離領域を形成する酸化膜から第１半導体領域を超えて半導体層に延在する第２導電型の第３半導体領域が形成されるように構成する。
濃度勾配が十分確保できず内部電界が弱い領域に電荷を吸い取り、ホトダイオードＰＤに光電荷を導く構造をホトダイオードＰＤとは別に設けることで、クロストークを低減し感度を向上させることができる。
ＭＯＳトランジスタとホトダイオードＰＤの構造に関係なく構造を形成できるため、高感度化と低消費電力化を同時に実現できる利点がある。
本発明の固体撮像装置の要部断面図である。 本発明を適用したＣＭＯＳセンサを用いたオートフォーカスセンサの構成図である。 オートフォーカスセンサの原理図である。 クロストーク防止層を有さない固体撮像装置の要部断面図に、光電荷転送経路を示した比較例である。 図４におけるＹ−Ｙ‘方向の不純物プロファイルである。 図５の不純物プロファイルにおけるポテンシャル図である。 実施例１の固体撮像装置の要部断面図に、光電荷転送経路を示した図である。 図７におけるＺ−Ｚ‘方向の不純物プロファイルである。 図８の不純物プロファイル（クロストーク防止層ＤＮＷ）におけるポテンシャル図である。 図２の領域Ａの測光画素領域１８及び測距画素領域１９の要部上面図（第１の構成例）である。 図１０におけるＡ−Ａ‘の位置での断面構造である。 測距画素−測距画素間クロストーク効果を示す図である。 図２の領域Ａの測光画素領域１８及び測距画素領域１９の要部上面図（第２の構成例）である。 図１３におけるＡ−Ａ‘の位置での断面構造である。 図２の領域Ａの測光画素領域１８及び測距画素領域１９の要部上面図（第３の構成例）である。 図１６の構成例の変形例である。 本発明の固体撮像装置の別の要部断面構造を示す図である。
以下、本発明の実施の形態を、ＣＭＯＳセンサを用いたオートフォーカスセンサを例に詳細に説明する。まず、図３を用いてオートフォーカスセンサの原理を説明する。撮影レンズ２７を通ってきた光束を２次結像光学系２８によってオートフォーカスセンサ２９の基準センサアレイ２５上と参照センサアレイ２６上との２つの位置に被写体像を再結像させる。基準センサアレイ２５上の被写体像から得られるセンサ出力２５０と基準センサアレイ２６上の被写体像から得られるセンサ出力２６０とから位相差検出を行ってデフォーカス量を求めるものである。このようなオートフォーカスセンサの原理は、例えば特許文献３に述べられている。
図２は、本発明をＣＭＯＳセンサを用いたオートフォーカスセンサに適用した場合の全体構成図である。図２では、センサデバイス２００とその周辺回路とを模式的に描いている。また図２に示した各画素領域は、そのホトダイオードの平面形状により代表させて示している。センサデバイス２００には、被写体の明るさを測定する測光画素領域１８と、ピント位置を測定する測距画素領域１９が２次元に配置されている。測光画素領域１８及び測距画素領域１９のホトダイオードにはクロストーク防止層９が設けられている。詳細は図１を用いて説明するが、これが本実施例の特徴である。また、測距画素からなる２つのアレイ、すなわち基準センサアレイ２５と参照センサアレイ２６がある。図３により説明したように、基準センサアレイ２５と参照センサアレイ２６の出力から位相差検出を行うため、それぞれのセンサアレイを走査するシフトレジスタ回路２０ａ，２０ｂ、それぞれのセンサアレイからの信号を増幅するカラム信号処理回路２３ａ，２３ｂ及び、カラム信号処理回路２３からの出力を増幅して外部に出力する出力回路２４を有している。また、周辺回路として他にも、測光画素領域１８の信号を処理する測光信号処理回路２１、オートフォーカスセンサを制御する制御回路２２を有している。
図１に固体撮像装置の要部断面構造を示す。図２に例示した構成であれば、図２のＸ−Ｘ‘の位置での断面に相当する。この例では３層の配線層を有している。Ｐ＋Ｓｉ半導体基板１に、エピタキシャル成長技術を用いてＰ−Ｓｉ層２を形成する。その後、絶縁体（一般的には、酸化膜で形成する）からなる素子分離領域１４を形成し、Ｐ型不純物及びＮ型不純物を添加することによりＰウェル１２及びＮウェル３を形成する。Ｐウェル１２はＰ−Ｓｉ層２よりも不純物濃度が高く形成されている。また、異電位のＰウェル間を電気的に分離するために、Ｎ型アイソレーションＮＩＳＯ１６を形成する。その後、Ｐウェル１２及びＰ−Ｓｉ層２上にＮ型不純物を添加しクロストーク防止層（ディープＮウェル層ＤＮＷ）９を形成する。このクロストーク防止層ＤＮＷ９は、Ｎウェル３またはホトダイオード１０に短絡されることで、後述するように、光電子を吸い取るように機能する。なお、本実施例のように、画素領域１８，１９と周辺回路領域２０境界とのクロストーク防止層ＤＮＷ９ｂをＮウェル３と短絡するように配置することで、クロストーク防止層ＤＮＷ９ｂの給電領域の簡略化及び配置面積を縮小できる利点がある。なお、図１には示されていないが、画素領域１８，１９間のクロストーク防止層ＤＮＷ９ｂは、例えば画素領域１８と周辺回路領域２０境界とのクロストーク防止層ＤＮＷ９ｂとつながっており、光電子はクロストーク防止層ＤＮＷ９ｂを経由してＮウェル３に吸い取られる。なお、Ｓｉ表面から深さ方向に５μｍ程度の位置におよそＰ＋Ｓｉ半導体基板１とＰ−Ｓｉ層２との境界がある。
その後の工程として、ゲート電極１５及び不純物領域１０、１１、１３、１７を形成する。不純物領域１０がＮ型ホトダイオードＰＤ、不純物領域１１がホトダイオードＰＤ表面Ｐ型保護層である。また、不純物領域１３がＮ＋拡散層、不純物領域１７がＰ＋拡散層であり、画素領域１８，１９ではこれら不純物領域とゲート電極により画素を構成するトランジスタが、回路領域２０ではこれら不純物領域とゲート電極により周辺回路を構成するトランジスタが形成される。周辺回路は例えばＣＭＯＳ論理回路として実現される。
ホトダイオードＰＤ及びゲート電極１５の上には、配線層間絶縁膜８を介して第１配線層５が形成されている。その上には、第２層間層６、第３層間配線層７が順次形成されている。これらはコンタクトホール４により互いに電気的に接続されている。
本構成は一例であって、説明した形成方法に限定されるものではない。また、本例ではホトダイオードＰＤはＮ型、基板１はＰ型、光収集領域を構成する深い不純物層９はＮ型であるが、それぞれの導電型を入れ替えて構成することも可能である。すなわち、ホトダイオードＰＤはＰ型、基板１はＮ型、光収集領域を構成する深い不純物層９はＰ型としても同様に形成可能である。
本発明では、クロストーク防止層ＤＮＷ９をホトダイオードＰＤ及び、画素−周辺回路（図１の例ではシフトレジスタ回路）間に設けることで、画素領域−画素領域間及び画素領域−周辺回路領域間のクロストークを低減し、光感度を向上させるものである。クロストークを大幅に低減し、光感度を向上させる効果について測光画素領域１８に光が入射した場合を例に詳細に説明する。
図４に比較例として、クロストーク防止層ＤＮＷ９がない場合の断面構造（図１相当、また図１と同じ符号を付した構成は図１と同じ構成であることを示す）と測光画素領域１８に光５０が入射した場合の光電荷転送経路を示す。図５に、図４のホトダイオードＰＤにおけるＹ−Ｙ‘方向の不純物プロファイルを示し、図６に図５の不純物プロファイルにおけるポテンシャル図を示す。
図５に示されるように、ホトダイオードＰＤにおいて、Ｐ＋Ｓｉ半導体基板１の上の領域が光電荷収集領域３６として機能する。３０が表面Ｐ型保護層１１の不純物プロファイル、３１がＮ型ホトダイオード１０の不純物プロファイル、３２がＰウェル１２の不純物プロファイル、３３がＰ−Ｓｉ層２の不純物プロファイル、３４がＰ＋Ｓｉ半導体基板１の不純物プロファイルである。このとき、Ｐウェル１２、Ｐ−Ｓｉ層２、Ｐ＋Ｓｉ半導体基板１で形成される内部電界が弱い領域３５が発生する。図７にその様子を示す。ホトダイオードを形成するＮ型不純物領域でポテンシャル６０が最小となるものの、内部電界が弱い領域３５ではポテンシャル勾配が十分確保できない。その結果、センサデバイスの深い領域に達した光電荷をホトダイオードＰＤ領域６０に効率よく転送することができない。すなわち、デバイスの縦方向のポテンシャル勾配が弱いため、ホトダイオードＰＤに達する前に横方向に拡散しまう。その結果、測光画素領域に入射した光５０は、図４の経路１のように測距画素領域１９へクロストークし、測光画素１８の光感度が低下するとともに、測距画素１９では偽信号として観測される。また、入射光５０によって発生した光電荷の一部は、図４の経路２のようにシフトレジスタ回路領域２０にクロストークすることで同様に測光画素１８の光感度は低下する。
これに対して、図１の測光画素１８に光５０が入射し場合の光電荷転送経路を図７に示す。図８に、図７のホトダイオードＰＤに設けられたクロストーク防止層ＤＮＷ９ａにおけるＺ−Ｚ‘方向の不純物プロファイルを示し、図９に図８の不純物プロファイルにおけるポテンシャル図を示す。
図８に示されるように、ホトダイオードＰＤにおいて、Ｐ＋Ｓｉ半導体基板１の上の領域が光電荷収集領域８５として機能する。８０が表面Ｐ型保護層１１の不純物プロファイル、８１がＮ型ホトダイオード１０の不純物プロファイル、８２がＰウェル１２の不純物プロファイル、８３がＰ−Ｓｉ層２の不純物プロファイル、８４がＰ＋Ｓｉ半導体基板１の不純物プロファイル、８７がクロストーク防止層ＤＮＷ９の不純物プロファイルである。ホトダイオードＰＤと同導電型のＮ型不純物を添加しクロストーク防止層ＤＮＷ９を形成することで、図９に示すような光電荷収集領域８５のほぼ全体を通じて傾きを有するポテンシャル勾配を形成することが可能である。その結果、Ｐウェル１２、Ｐ−Ｓｉ層２、Ｐ＋Ｓｉ半導体基板１で形成される内部電界が弱い領域において、横方向に広がった光電荷はクロストーク防止層ＤＮＷ９を通じて縦方向に転送されることになる。測光画素１８に入射した光５０は、図７の経路ｂ、経路ｃのように測距画素領域１９やシフトレジスタ回路領域２０へクロストークすることなく、ホトダイオードＰＤ１０に電荷を集めることができる。その結果、測光画素１８の光感度は向上する。測距画素領域１９では、図７の経路ａのようにクロストーク防止層ＤＮＷ９ｂによって電荷が吸い取られるため、偽信号として観測されることはない。また、入射した光によって発生した光電荷の一部は、図７の経路ｄのように測光画素１８−シフトレジスタ回路領域２０間に配置されたクロストーク防止層ＤＮＷ９ｂによって吸い取られ、シフトレジスタ回路領域２０に流れこむことはない。
なお、測光画素１８に関してクロストーク防止層ＤＮＷの効果について説明してきたが、測距画素１９に光が入射された場合も、同様な理由により、クロストークが低減し、光感度を向上させることが可能であることはいうまでもない。
次に、光感度を向上させるクロストーク防止層ＤＮＷの第１の構成例を適用した画素構造について説明する。図１０は図２の領域Ａとして示した領域に相当する測光画素領域１８及び測距画素領域１９の要部上面図（ただし、図１１に示すＫ−Ｋ‘断面）、図１１は図１０におけるＡ−Ａ‘の位置での断面構造である。本例では、柱状のクロストーク防止層ＤＮＷ９として、深い領域のＮウェルＤＮＷa１０１と浅い領域のＮウェルＤＮＷｂ１０２とをそれぞれ異なるマスクとイオン注入を適用することにより図８に示す不純物プロファイルを形成する。深い領域のＮウェルＤＮＷａ１０１は、画素境界領域および各画素内にリング状に配置される。この例では、画素境界１００の深い領域のＮウェルＤＮＷａ１０１ｂ上には、Ｎウェル１０３が配置されクロストークを引き起こす光電荷を吸い取る電位が印加されるように構成される。画素境界領域の深い領域のＮウェルＤＮＷａ１０１ｂは図示されないが互いにつながっており、給電領域となる不純物領域１３、Ｎウェル１０３を介して正の電圧が与えられる。例えば電源電圧と同じ正の電圧が給電領域を介して画素境界領域の深い領域のＮウェルＤＮＷａ１０１ｂに印加され、負の電位をもつ光電荷が吸い取られる。
一方、測光画素１８、測距画素１９にリング状に配置される深い領域のＮウェルＤＮＷａ１０１ａ上には、浅い領域のＮウェルＤＮＷｂ１０２がドット状に形成されている。浅い領域のＮウェルＤＮＷｂ１０２ａはホトダイオードＰＤ１０に接続し、画素内で発生した光電荷をホトダイオードＰＤに転送する。ここで、画素内で発生した光電荷を効率よくホトダイオードに転送するためには、ポテンシャル勾配をクロストーク防止層９の深部からホトダイオード１０に向かって形成することが必要である。つまり、ホトダイオード１０、浅い領域のＮウェルＤＮＷｂ１０２、深い領域のＮウェルＤＮＷａ１０１ａの順にポテンシャルを低く設計する必要がある。
深い領域のＮウェルＤＮＷａ１０１ａのポテンシャルは、Ｐ＋Ｓｉ半導体基板１、Ｐウェル１２によって挟まれる位置に形成され、図１１における深さ方向を利用してポテンシャル設計を行うことができる。すなわち、深い領域のＮウェルＤＮＷａ１０１ａは、Ｐ＋Ｓｉ半導体基板１とＰウェル１２とで挟まれることで、縦方向（Ｚ方向）にＰＮＰ接合が形成されるため、深い領域のＮウェルＤＮＷａ１０１ａのポテンシャルを制御し、ポテンシャル勾配を深い領域のＮウェルＤＮＷａ１０１ａの深部からホトダイオード１０に向かって低く設計することが可能になる。さらに、深い領域のＮウェルＤＮＷａ１０１ａをリング状に配置すると、図１１におけるＸ、Ｙ方向からの電界効果を利用できる（すなわち、リング状に形成することでＸ方向またはＹ方向にもＰＮＰ接合が形成される）ため、深い領域のＮウェルＤＮＷａ１０１ａを高い電位で空乏化でき、ポテンシャル設計が容易となる。 また、浅い領域のＮウェルＤＮＷｂ１０２は、Ｐウェル１２の深さ位置近傍に形成され、Ｐウェル１２と浅い領域のＮウェルＤＮＷｂ１０２とのＰＮ接合を用いて空乏化させるポテンシャル設計を行う。例えば、浅い領域のＮウェルＤＮＷｂ１０２は、Ｐウェル１２の不純物分布にそって、わずかに高濃度化するように形成する。このとき、浅い領域のＮウェルＤＮＷｂ１０２をドット状に配置すると、図１１におけるＸ、Ｙ方向からの電界効果を利用することで空乏化が実現でき、ポテンシャル設計が容易となる。
また図１０および１１の例では、深い領域のＮウェルＤＮＷａ１０１及び浅い領域のＮウェルＤＮＷｂ１０２を各画素の最外周位置に配置している、このように配置することで、画素内に入射した光によって発生する光電荷を広範囲に収集し、感度を向上させることが可能になる。
クロストーク防止層ＤＮＷの第１の構成例を適用した場合、光感度を１．７倍、測光画素−測距画素間クロストーク及び測距画素間−測距画素間クロストークを−２０ｄＢ改善した。図１２に本構造を適用した場合の測距画素間−測距画素間クロストーク効果を示す。可視光にあたる波長５００ｎｍから８００ｎｍの領域で、−２０ｄＢ以上の改善が得られた。
次に、クロストーク防止層ＤＮＷの第２の構成例を適用した画素構造について説明する。図１３は図２の領域Ａとして示した領域に相当する測光画素領域１８及び測距画素領域１９の要部上面図（ただし、図１４に示すＫ−Ｋ‘断面）、図１４は図１３におけるＡ−Ａ‘の位置での断面構造である。第１の構成例と比較すると、測光画素１８及び測距画素１９内の深い領域のＮウェルＤＮＷａ１０１をそれぞれの画素内全領域に平面に配置し、ドット状の浅い領域のＮウェルＤＮＷｂ１０２を画素内全領域に配置していることを特徴とする。
本構成例では、第１の構成例と同様に画素内の深い領域で発生した光電荷を深い領域のＮウェルＤＮＷａ１０１、浅い領域のＮウェルＤＮＷｂ１０２を経由してホトダイオード１０に転送する。第１の構成例に比べて、深い領域のＮウェルＤＮＷａ１０１、浅い領域のＮウェルＤＮＷｂ１０２を経由してホトダイオードＰＤに転送する経路数を増大させることができ、電荷転送の高速化、高効率化が可能である。また、第１の構成例に比べて、深い領域のＮウェルＤＮＷａ１０１、浅い領域のＮウェル１０２、ホトダイオード１０の電荷蓄積領域（Ｎ型）を大きくできるため、蓄積できる信号電荷量を増大させることができる。
さらに、クロストーク防止層ＤＮＷの第３の構成例を適用した画素構造について説明する。図１５は図２の領域Ａとして示した領域に相当する測光画素領域１８及び測距画素領域１９の要部上面図（ただし、図１１に示すＫ−Ｋ‘断面に相当）である。第１の構成例と比較すると、浅い領域のＮウェルＤＮＷｂ１０２を画素内外周部にライン状に形成していることを特徴とする。
本構成例では、第１の構成例と同様に画素内の深い領域で発生した光電荷を深い領域のＮウェルＤＮＷａ１０１、浅い領域のＮウェルＤＮＷｂ１０２を経由してホトダイオード１０に転送する。第１の構成例に比べて、浅い領域のＮウェルＤＮＷｂ１０２がライン状に形成されているため、画素内で発生した光電荷を画素領域外に逃がすことなくＮウェルＤＮＷに吸収させることができ、光感度が向上する。
さらにこの変形例として、第２の構成例と同様に深い領域のＮウェルＤＮＷａ１０１を画素内全領域に平面に配置し、ライン状の浅い領域のＮウェルＤＮＷｂ１０２を画素内全領域に配置すると、第２の構成例と同様に電荷転送の高速化、高効率化及び蓄積できる信号電荷量を増大させることが可能である。図１６はこの変形例に対応する図２の領域Ａとして示した領域に相当する測光画素領域１８及び測距画素領域１９の要部上面図（ただし、図１１に示すＫ−Ｋ‘断面に相当）である。
図１７は、本発明の固体撮像装置の別の要部断面構造を示す図である。第１の構成例に加えて、測光画素及び測距画素を構成するトランジスタ下に、クロストーク防止層ＤＮＷ１１０（深い領域のＮウェル）が配置されていることを特徴とする。
本構造では、第１の構成例と同様に、測光画素１８に入射した光は、測距画素領域１９へクロストークすることなく、ホトダイオードＰＤ１０に電荷を吸い取ることができる。したがって、測光画素の光感度は向上する。測距画素１９では、クロストーク防止層ＤＮＷ９によって電荷が吸い取られるため、偽信号として観測されることはない。
図１７のように測距画素領域１９に光入射された場合は、測距画素と測距画素との間に配置されるトランジスタ領域下にクロストーク防止層ＤＮＷ１１０（深い領域のＮウェル）が配置されているため、経路ｋのような隣接する測距画素に向かう光電荷の移動経路が存在しなくなる。その結果、第１の構成例にくらべて、測距画素−測距画素間のクロストーク低減が実現できる。特に、画素が微細化され測距画素−測距画素の間隔が縮小した場合は、クロストーク低減効果が大きい。これにより、画素が微細化され測距画素−測距画素間隔が縮小した場合でも、クロストーク量を劣化させることなく、微細化が可能となった。
ここまでは、本発明をＣＭＯＳセンサを用いたオートフォーカスセンサに適用した場合について述べてきたが、例えばＣＣＤイメージセンサのような他の固体撮像素子に適用することも可能である。
１…Ｐ＋Ｓｉ半導体基板、２…Ｐ−Ｓｉ層、３…Ｎウェル、４…コンタクトホール、５…第１配線層、６…第２配線層、７…第３配線層、８…配線層間絶縁膜、９…クロストーク防止層ＤＮＷ、１０…ホトダイオードＰＤ、１１…ホトダイオードＰＤ表面Ｐ型保護層、１２…Ｐウェル、１３…Ｎ＋拡散層、１４…素子分離領域、１５…ゲート電極、１６…Ｎ型アイソレーションＮＩＳＯ、１７…Ｐ＋拡散層、１８…測光画素領域、１９…測距画素領域、２０…シフトレジスタ回路領域。

Claims (15)

  1. 画素領域と上記画素領域に隣接し、論理回路が形成される論理回路領域とを有する固体撮像装置であって、
    上記画素領域と上記論理回路領域とが形成される第１導電型の半導体層と、
    上記半導体層上に形成され、上記半導体層より高濃度の第１導電型の第１半導体領域と、
    上記画素領域の素子と上記論理回路領域の素子とを分離する素子分離領域とを有し、
    上記画素領域には上記第１半導体領域上に第２導電型のホトダイオードが形成され、
    上記第２導電型のホトダイオードの領域において、上記ホトダイオードから上記第１半導体領域を超えて上記半導体層に延在する第２導電型の第２半導体領域が形成される固体撮像装置。
  2. 請求項１において、
    上記素子分離領域において、上記素子分離領域を形成する酸化膜から上記第１半導体領域を超えて上記半導体層に延在する第２導電型の第３半導体領域が形成される固体撮像装置。
  3. 請求項２において、
    上記半導体層上に形成される第２導電型の第４半導体領域を有し、
    上記第３半導体領域は上記第４半導体領域より正の電位が給電される固体撮像装置。
  4. 請求項１において、
    上記第２半導体領域は、上記半導体層に形成され、上記ホトダイオードの内周に沿ってリング状に形成される第１部分と、上記第１部分上にドット状に形成される複数の第２部分とを有する固体撮像装置。
  5. 請求項１において、
    上記第２半導体領域は、上記半導体層に形成され、上記ホトダイオードの内周に沿ってリング状に形成される第１部分と、上記第１部分上にライン状に形成される複数の第２部分とを有する固体撮像装置。
  6. 請求項１において、
    上記第２半導体領域は、上記半導体層に形成され、上記ホトダイオードの平面形状に応じた平面形状を有して形成される第１部分と、上記第１部分上にドット状に形成される複数の第２部分とを有し、上記複数の第２部分は上記第１部分上に全面的に配置される固体撮像装置。
  7. 請求項１において、
    上記第２半導体領域は、上記半導体層に形成され、上記ホトダイオードの平面形状に応じた平面形状を有して形成される第１部分と、上記第１部分上にライン状に形成される複数の第２部分とを有し、上記複数の第２部分は上記第１部分上に全面的に配置される固体撮像装置。
  8. 第１の画素と第２の画素とを有する固体撮像装置であって、
    第１導電型の半導体層と、
    上記半導体層上に形成され、上記半導体層より高濃度の第１導電型の第１半導体領域と、
    上記第１半導体領域上に形成される第１の画素の第２導電型の第１ホトダイオードと、
    上記第１半導体領域上に形成される第２の画素の第２導電型の第２ホトダイオードとを有し、
    上記第１ホトダイオードの領域において、上記１ホトダイオードから上記第１半導体領域を超えて上記半導体層に延在する第２導電型の第２半導体領域が形成され、上記第２ホトダイオードの領域において上記２ホトダイオードから上記第１半導体領域を超えて上記半導体層に延在する第２導電型の第３半導体領域が形成される固体撮像装置。
  9. 請求項８において、
    上記第１のホトダイオードと上記第２のホトダイオードとの間には、上記第１の画素または上記第２の画素を構成する回路が形成される画素回路形成領域が設けられ、
    上記画素回路形成領域において、上記第１半導体領域下に第２導電型の第４半導体領域が設けられる固体撮像装置。
  10. 請求項９において、
    上記第１の画素と上記第２の画素が設けられる画素領域に隣接し、論理回路が形成される論理回路領域と、
    上記画素領域の素子と上記論理回路領域の素子とを分離する素子分離領域とを有し、
    上記素子分離領域において、上記素子分離領域を形成する酸化膜から上記第１半導体領域を超えて上記半導体層に延在する第２導電型の第５半導体領域が形成される固体撮像装置。
  11. 請求項１０において、
    上記半導体層上に形成される第２導電型の第６半導体領域を有し、
    上記第５半導体領域は上記第６半導体領域より正の電位が給電される固体撮像装置。
  12. 請求項８において、
    上記第２半導体領域及び上記第３半導体領域はそれぞれ、上記半導体層に形成され、上記ホトダイオードの内周に沿ってリング状に形成される第１部分と、上記第１部分上にドット状に形成される複数の第２部分とを有する固体撮像装置。
  13. 請求項８において、
    上記第２半導体領域及び上記第３半導体領域はそれぞれ、上記半導体層に形成され、上記ホトダイオードの内周に沿ってリング状に形成される第１部分と、上記第１部分上にライン状に形成される複数の第２部分とを有する固体撮像装置。
  14. 請求項８において、
    上記第２半導体領域及び上記第３半導体領域はそれぞれ、上記半導体層に形成され、上記ホトダイオードの平面形状に応じた平面形状を有して形成される第１部分と、上記第１部分上にドット状に形成される複数の第２部分とを有し、上記複数の第２部分は上記第１部分上に全面的に配置される固体撮像装置。
  15. 請求項８において、
    上記第２半導体領域及び上記第３半導体領域はそれぞれ、上記半導体層に形成され、上記ホトダイオードの平面形状に応じた平面形状を有して形成される第１部分と、上記第１部分上にライン状に形成される複数の第２部分とを有し、上記複数の第２部分は上記第１部分上に全面的に配置される固体撮像装置。
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