KR101534544B1

KR101534544B1 - 에피 층을 갖는 픽셀 셀을 구비한 이미지 센서, 이를 포함하는 시스템, 및 픽셀 셀 형성 방법

Info

Publication number: KR101534544B1
Application number: KR1020080090981A
Authority: KR
Inventors: 이경호; 정광일; 안정착; 김이태; 문경식; 김범석; 기영배; 이동영; 정태섭; 이강선
Original assignee: 삼성전자주식회사
Priority date: 2008-09-17
Filing date: 2008-09-17
Publication date: 2015-07-08
Also published as: US20100065896A1; CN101677106B; TW201030950A; KR20100032034A; TWI470777B; CN101677106A; US8164127B2

Abstract

엠보싱 형태의 도핑 프로파일을 갖는 에피 층을 구비한 픽셀 셀 및 이를 포함하는 이미지 센서가 개시된다. 픽셀 셀은 기판, 에피 층(epitaxial layer) 및 상기 에피 층 내에 형성된 광 변환 소자를 포함한다. 에피 층은 엠보싱 형태의 도핑 농도 프로파일을 갖고, 기판 상에 적층된 복수의 층으로 구성된다. 에피 층 내에 형성된 광변환 소자는 수직 방향으로 일정한 전위를 갖는 영역(neutral zone)을 포함하지 않는다. 따라서, 픽셀 셀은 주어진 에너지에서 블루밍이 없는 최대 깊이의 광변환 소자를 형성할 수 있으며, 픽셀 셀을 포함하는 이미지 센서는 양자효율을 증가시키고 광 변환 소자들 간의 크로스 토크를 줄일 수 있다.

Description

에피 층을 갖는 픽셀 셀을 구비한 이미지 센서, 이를 포함하는 시스템, 및 픽셀 셀 형성 방법{IMAGE SENSOR INCLUDING A PIXEL CELL HAVING AN EPITAXIAL LAYER, SYSTEM HAVING THE SAME, AND METHOD OF FORMING PIXEL CELLS}

본 발명은 이미지 센서에 관한 것으로, 특히 복수의 에피 층을 갖는 픽셀 셀, 이를 포함하는 씨모스 이미지 센서, 및 이미지 센서의 픽셀 셀 형성 방법에 관한 것이다.

씨모스(Complementary Metal Oxide Semiconductor; CMOS) 이미지 센서(image sensor)는 저전압에서 동작이 가능하고 전력소모가 적고 제조 비용이 저렴하기 때문에, 이미지 소자로서 점점 널리 사용되고 있다. CMOS 이미지 센서는 복수의 픽셀 셀로 구성된 픽셀 셀 어레이를 포함한다. 하나의 픽셀 셀은 포토 다이오드, 전달 트랜지스터, 리셋 트랜지스터, 소스 폴로워(source follow) 트랜지스터 및 로우 선택 트랜지스터를 포함한다. 포토 다이오드는 빛에 의해 발생된 전하를 축적하는 전하 축적 영역을 갖는다.

포토 다이오드에 입사된 빛으로부터 생성된 전자들이 실리콘 영역에서의 손실을 적게 하기 위해서는 두꺼운 에피 층이 필요하다. 하지만, 단순히 에피 층의 두께만 두꺼워질 경우, 이웃하는 포토 다이오드와의 크로스 토크(cross-talk) 현상이 심해지게 된다. 이러한 포토 다이오드 사이의 크로스 토크를 줄이기 위해서 포토 다이오드의 유효 깊이를 깊게 할 필요가 있다. 종래에는 단순히 높은 에너지를 사용하여 이온 주입(ion implantation)을 수행했기 때문에, 픽셀 셀들간의 거리가 짧은 경우, 포토 다이오드 간에 블루밍(blooming) 현상이 발생할 수 있다. 블루밍 현상이란, 포토 다이오드들 간에 전자들(electrons)이 넘치는 현상을 말한다. 이러한 블루밍 현상을 추가적인 포토(photo) 공정 없이 진행하기 위해서 계단형 에피 층(stepped epitaxial layer) 또는 경사진 에피 층(graded epitaxial layer) 내에 카운트 도핑(count-doping) 방식으로 포토 다이오드를 형성한다.

하지만, 계단형 에피 층 또는 경사진 에피 층을 갖는 이미지 센서의 픽셀 셀에서, 이온 주입 장비의 에너지를 높여서 포토 다이오드 영역의 유효 깊이를 깊게 하는 데는 한계가 있다.

본 발명의 목적은 높은 양자 효율을 갖고 픽셀 셀 간의 크로스 토크를 효과적으로 감소시킬 수 있는 픽셀 셀을 제공하는 것이다.

본 발명의 다른 목적은 상기 픽셀 셀을 포함하는 이미지 센서를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 이미지 센서를 포함하는 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 높은 양자 효율을 갖고 픽셀 셀 간의 크로스 토크를 효과적으로 감소시킬 수 있는 픽셀 셀 형성 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 픽셀 셀은 기판, 에피 층(epitaxial layer) 및 상기 에피 층 내에 형성된 광 변환 소자를 포함한다. 상기 에피 층은 엠보싱 형태의 도핑 농도 프로파일을 갖고, 상기 기판 상에 적층된 복수의 층으로 구성된다.

본 발명의 하나의 실시예에 의하면, 상기 에피 층 내에 형성된 상기 광변환 소자는 수직 방향으로 일정한 전위를 갖는 영역(neutral zone)을 포함하지 않을 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 광 변환 소자는 상기 에피 층 내에 형성되며 상기 에피 층과 반대의 도전형을 갖는 포토 다이오드 영역을 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 광변환 소자는 상기 포토 다이오드 영역의 상부에 상기 에피 층과 동일한 도전형을 갖는 표면 층을 더 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 에피 층은 제 1 에피 층, 제 2 에피 층 및 제 3 에피 층을 포함할 수 있다.

제 1 에피 층은 상기 기판 상에 형성되고 제 1 도핑 농도를 갖고 제 1 도전형을 갖는다. 제 2 에피 층은 상기 제 1 에피 층 상에 형성되고 상기 제 1 도핑 농 도보다 높은 제 2 도핑 농도를 갖고 상기 제 1 도전형을 갖는다. 제 3 에피 층은 상기 제 2 에피 층 상에 형성되고 상기 제 2 도핑 농도보다 낮은 제 3 도핑 농도를 갖고 상기 제 1 도전형을 갖는다.

본 발명의 하나의 실시예에 의하면, 상기 제 3 도핑 농도는 상기 제 1 도핑 농도보다 낮을 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 기판은 상기 제 1 도전형을 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 광 변환 소자는 포토 다이오드일 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 픽셀 셀은 전달 트랜지스터, 소스 폴로워 트랜지스터 및 리셋 트랜지스터를 더 포함할 수 있다.

전달 트랜지스터는 상기 광 변환 소자에 의해 발생된 전하를 제 1 노드에 전달하고, 소스 폴로워 트랜지스터는 상기 제 1 노드의 전압 신호를 증폭하고, 리셋 트랜지스터는 상기 제 1 노드의 전압 신호를 리셋시킨다.

본 발명의 하나의 실시예에 의하면, 상기 픽셀 셀은 선택 신호에 응답하여 상기 소스 폴로워 트랜지스터의 출력신호를 출력 단자에 출력하는 로우 선택 트랜지스터를 더 포함할 수 있다.

본 발명의 하나의 실시형태에 따른 이미지 센서는 로우 드라이버, 칼럼 드라이버 및 픽셀 어레이를 포함한다. 로우 드라이버는 로우 선택 신호를 발생하고, 칼럼 드라이버는 칼럼 선택 신호를 발생한다. 픽셀 어레이는 상기 로우 선택 신호 및 상기 칼럼 선택 신호에 응답하여 동작한다.

픽셀 어레이는 기판, 엠보싱 형태의 도핑 농도 프로파일을 갖고, 상기 기판 상에 적층된 복수의 층으로 구성된 에피 층, 및 상기 에피 층 내에 형성된 광 변환 소자를 갖는 적어도 하나의 픽셀 셀을 포함한다.

제 1 에피 층은 상기 기판 상에 형성되고 제 1 도핑 농도를 갖고 제 1 도전형을 갖는다. 제 2 에피 층은 상기 제 1 에피 층 상에 형성되고 상기 제 1 도핑 농도보다 높은 제 2 도핑 농도를 갖고 상기 제 1 도전형을 갖는다. 제 3 에피 층은 상기 제 2 에피 층 상에 형성되고 상기 제 2 도핑 농도보다 낮은 제 3 도핑 농도를 갖고 상기 제 1 도전형을 갖는다.

본 발명의 하나의 실시형태에 따른 시스템은 프로세서, 및 상기 프로세서에 결합된 이미지 센서를 포함한다. 상기 이미지 센서는 기판, 엠보싱 형태의 도핑 농도 프로파일을 갖고, 상기 기판 상에 적층된 복수의 층으로 구성된 에피 층, 및 상기 에피 층 내에 형성된 광 변환 소자를 포함한다.

본 발명의 하나의 실시형태에 따른 픽셀 셀 형성 방법은 기판을 형성하는 단계, 엠보싱 형태의 도핑 농도 프로파일을 갖고, 상기 기판 상에 적층된 복수의 층으로 구성된 에피 층을 형성하는 단계, 및 상기 에피 층 내에 광 변환 소자를 갖는 적어도 하나의 픽셀 셀을 형성하는 단계를 포함한다.

본 발명의 하나의 실시예에 의하면, 상기 에피 층을 형성하는 단계는 상기 기판 상에 형성되고 제 1 도핑 농도를 갖는 제 1 도전형의 제 1 에피 층을 형성하는 단계, 상기 제 1 에피 층 상에 형성되고 상기 제 1 도핑 농도보다 높은 제 2 도핑 농도를 갖는 상기 제 1 도전형의 제 2 에피 층을 형성하는 단계, 및 상기 제 2 에피 층 상에 형성되고 상기 제 2 도핑 농도보다 낮은 제 3 도핑 농도를 갖는 상기 제 1 도전형의 제 3 에피 층을 형성하는 단계를 포함한다.

본 발명에 따른 픽셀 셀 및 이를 포함하는 이미지 센서는 엠보싱 형태의 도핑 프로파일을 갖는 에피 영역(epitaxial layer)을 구비함으로써, 동일한 이온 주입 에너지를 사용하여 포토 다이오드 영역의 유효 깊이를 종래의 이미지 센서보다 더 깊게 형성할 수 있다. 따라서, 본 발명에 따른 이미지 센서는 주어진 에너지에서 블루밍이 없는 최대 깊이의 광변환 소자를 형성할 수 있고, 높은 양자 효율을 가지며 광 변환 소자들 간의 크로스 토크를 줄일 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 하나의 실시예에 따른 CMOS 이미지 센서의 픽셀 셀(10)을 나타내는 회로도이다.

도 1을 참조하면, CMOS 이미지 센서의 픽셀 셀(10)은 광변환 소자(11), 전달 트랜지스터(MN1), 리셋 트랜지스터(MN2), 소스 폴로워(source follow) 트랜지스터 및 로우 선택 트랜지스터(MN4)를 포함한다. 광변환 소자(11)는 포토 다이오드(PD) 를 포함할 수 있다. 로우 선택 트랜지스터(MN4)와 접지 사이에는 전류원(IS1)이 결합될 수 있다. 후술하는 바와 같이, 광변환 소자(11)를 포함하는 CMOS 이미지 센서의 픽셀 셀(10)은 엠보싱 형태의 도핑 농도 프로파일을 갖고 복수의 층으로 구성된 에피 층(epitaxial layer) 내에 형성된다.

도 1에 도시된 바와 같이, CMOS 이미지 센서의 픽셀 셀(10)은 포토 다이오드(PD)를 포함하는 광변환 소자(11), 및 전달 트랜지스터(MN1), 리셋 트랜지스터(MN2), 소스 폴로워(source follower) 트랜지스터(MN3)와 로우 선택 트랜지스터(MN4)를 포함하는 신호처리 회로(13)를 포함한다.

CMOS 이미지 센서는 도 1에 도시된 CMOS 이미지 센서의 픽셀 셀(10)을 복수 개 포함하고, 디코더들, 구동회로들, 제어 회로들, A/D 컨버터 및 이미지 프로세서를 포함할 수 있다. CMOS 이미지 센서의 픽셀 셀(10)을 포함하는 이미지 센서 칩은 복수의 광변환 소자를 포함하는 광변환 소자 영역 및 복수의 신호처리 회로를 포함하는 신호처리 회로 영역을 포함한다.

이하, 도 1에 도시된 CMOS 이미지 센서의 픽셀 셀(10)의 동작에 대해 설명한다.

포토 다이오드(PD)에 빛이 입사되면, 빛의 강도에 따라 포토 다이오드(PD)의 출력 단자에 전하가 축적되고 포토 다이오드(PD)에 흐르는 전류가 변화된다. 포토 다이오드(PD)에 흐르는 전류가 변화되면 플로팅 노드(NF)의 전위가 바뀌고, 출력신호(PO)가 변화된다. 이 출력신호(PO)는 이미지 데이터에 대응하는 신호이다.

리셋신호(RST)가 로직 "로우"이고 전달신호(TX)가 로직 "하이"일 때, CMOS 이미지 센서를 구성하는 포토 다이오드(PD)에 빛이 입사되면, 포토 다이오드(PD)를 통해 전류가 흐르기 시작한다. 리셋신호(RST)가 로직 "로우"이고 전달신호(TX)가 로직 "하이"이므로 리셋 트랜지스터(MN2)는 오프 상태이고 전달 트랜지스터(MN1)는 온 상태이다. 따라서, 플로팅 노드(NF)의 전압신호가 낮아진다. 이 때, 로우 선택신호(SEL)가 로직 "하이"이면, 로우선택 트랜지스터(MN4)가 온되고 소스 폴로워 트랜지스터(MN3)의 게이트 단자의 전압신호에 응답하여 출력신호(PO)가 출력된다. 다음 이미지를 센싱하기 전에 플로팅 노드(NF)는 리셋 트랜지스터(MN2)에 의해 리셋된다. 포토 다이오드(PD)에 입사되는 빛이 강할수록 소스 폴로워 트랜지스터(MN3)의 게이트 단자의 전압신호는 낮아지고 출력신호(PO)가 낮아진다.

도 2는 복수의 픽셀 셀을 포함하는 CMOS 이미지 센서 칩의 구조를 나타내는 투시도이다.

도 2를 참조하면, CMOS 이미지 센서의 픽셀 셀(10)을 포함하는 이미지 센서 칩(20)은 복수의 광변환 소자를 포함하는 광변환 소자 영역(22) 및 복수의 신호처리 회로를 포함하는 신호처리 회로 영역(23)을 포함한다. 광변환 소자 영역(22)에는 도 1에 도시된 광변환 소자들이 라인 I-I' 방향으로 배치된다. 신호처리 회로 영역(23)에는 도 1에 도시된 전달 트랜지스터(MN1), 리셋 트랜지스터(MN2), 소스 폴로워 트랜지스터와 로우 선택 트랜지스터(MN4)를 포함하는 신호처리 회로(13)를 복수 개 포함한다.

도 3은 도 2의 CMOS 이미지 센서 칩(20)을 라인 I-I'에 따라 절단한 단면도이다.

도 3을 참조하면, CMOS 이미지 센서 칩의 수직 구조(30)는 강하게 도핑된(heavily doped) p형 기판(31), 세 개의 p형 층(EPI_1, EPI_2, EPI_3)으로 구성되고 p형 기판(SUB)(31)의 위에 형성된 에피 층(epitaxial layer)(32), 에피 층(32) 내에 형성된 n형 포토 다이오드 영역(34), p형 표면 층(35), 전달 트랜지스터(38) 및 리셋 트랜지스터(39)를 포함한다.

또한, CMOS 이미지 센서 칩의 수직 구조(30)는 에피 층(32) 내에 형성된 플로팅 확산 영역(36), 리셋 트랜지스터(39)의 드레인 영역(37), 및 얕은 트렌치 분리 영역(shallow trench isolation region; STI)(33)을 포함한다. STI(33)는 도 3에 나타나 있는 픽셀 셀과 이웃하는 픽셀 셀을 전기적으로 분리하는 기능을 한다. 플로팅 확산 영역(36)은 전달 트랜지스터(38)의 드레인 영역의 기능과 리셋 트랜지스터(39)의 소스 영역의 기능을 한다.

도 3에는 도 1에 도시된 소스 폴로워 트랜지스터(MN3)와 로우 선택 트랜지스터(MN4)는 도시되지 않았다. 소스 폴로워 트랜지스터(MN3)의 게이트는 플로팅 확산 영역(36)에 전기적으로 연결되고 로우 선택 트랜지스터(MN4)의 드레인은 소스 폴로워 트랜지스터(MN3)의 소스에 전기적으로 연결된다.

n형 포토 다이오드 영역(34)은 p형 표면 층(35)과 p형 에피 층(32)사이에 위치한다. 전달 트랜지스터(38) 및 리셋 트랜지스터(39)는 제 1 산화막(oxide layer)(44), 제 1 산화막(44)의 위에 형성된 전도 층(43), 전도 층(43)의 위에 형성된 제 2 산화막(42), 및 측벽 유전체(45)를 포함한다.

도 4는 도 2의 CMOS 이미지 센서 칩(20)을 라인 Ⅱ-Ⅱ'에 따라 절단한 단면 도이다.

도 4를 참조하면, CMOS 이미지 센서 칩의 수직 구조(50)는 강하게 도핑된 p형 기판(SUB)(51), 세 개의 p형 층(EPI_1, EPI_2, EPI_3)으로 구성되고 p형 기판(51)의 위에 형성된 에피 층(52), 에피 층(52) 내에 형성된 n형 포토 다이오드 영역(54) 및 p형 표면 층(55)을 포함한다. 또한, CMOS 이미지 센서 칩의 수직 구조(50)는 도 3에 나타나 있는 픽셀 셀과 이웃하는 픽셀 셀을 전기적으로 분리하는 STI(53)를 포함한다. n형 포토 다이오드 영역(54)은 p형 표면 층(55)과 p형 에피 층(52)사이에 위치한다.

도 4에서, p형 기판(SUB)(51)은 도 3에 있는 p형 기판(31)에 대응하고, 에피 층(52)은 도 3에 있는 에피 층(32)에 대응하고, STI(53)는 도 3에 있는 STI(33)에 대응한다. 또한, n형 포토 다이오드 영역(54)은 도 3에 있는 n형 포토 다이오드 영역(34)에 대응하고, p형 표면 층(55)은 도 3에 있는 p형 표면 층(35)에 대응한다.

도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 CMOS 이미지 센서 칩은 p형 기판(31, 51) 위에 3 개의 층(EPI_1, EPI_2, EPI_3)을 갖는 에피 층을 구비한다. 후술하는 바와 같이, 제 2 에피 층(EPI_2)이 제 1 에피 층(EPI_1) 및 제 3 에피 층(EPI_3)보다 높은 도핑 농도를 갖는다.

CMOS 이미지 센서 칩 내에 있는 픽셀 셀에 빛이 입사되면, 에피 층(32, 52)과 n형 포토 다이오드 영역(54)의 접합 부근에 전자-정공쌍이 발생한다. 정공들은 p형 기판(31, 51)을 통해 접지로 흐르고, 전자들은 n형 포토 다이오드 영역(34)에 축적되었다가 전달 트랜지스터(38)가 턴온되면 전달 트랜지스터(38)를 통해 플로팅 확산 영역(36)으로 전달된다.

도 4에 도시된 바와 같이, n형 포토 다이오드 영역들(54)은 STI(53)를 사이에 두고 일렬로 배치될 수 있다. 종래의 CMOS 이미지 센서 칩은 일정한 도핑 농도를 갖는 에피 층을 가지므로, 포토 다이오드 영역 간에 크로스 토크가 발생할 수 있었다.

본 발명의 실시예에 따른 CMOS 이미지 센서 칩은 엠보싱 형태의 도핑 프로파일을 가지므로 n형 포토 다이오드 영역(54)의 유효 깊이(effective depth)가 종래의 CMOS 이미지 센서 칩보다 깊다. 따라서, 도 4에서 왼쪽에 있는 n형 포토 다이오드 영역(54)의 하부와 에피 층(52) 사이에서 발생된 전자들은 도 4의 오른쪽에 있는 n형 포토 다이오드 영역(54)로 흘러가지 않고 왼쪽에 있는 n형 포토 다이오드 영역(54)에 축적된다. 따라서, 본 발명의 실시예에 따른 CMOS 이미지 센서 칩은 이웃하는 포토 다이오드 영역 사이에 크로스 토크(cross talk)가 감소한다.

도 5는 본 발명의 실시예에 따른 이미지 센서의 수직 구조의 도핑 프로파일(doping profile) 및 전위(potential)를 나타내는 그래프이다. 도 5a는 p형 기판(SUB)과 에피 층(EPI_1, EPI_2, EPI_3)의 도핑 프로파일을 나타낸다. 도 5b는 p형 기판(SUB), 에피 층(EPI_1, EPI_2, EPI_3), n형 포토 다이오드 영역(NPD)(34) 및 p형 표면 층(P_SUR)의 도핑 프로파일을 나타낸다. 도 5c는 본 발명의 실시예에 따른 이미지 센서의 수직 구조의 전위를 나타낸다.

도 5a를 참조하면, 본 발명의 실시예에 따른 이미지 센서의 수직 구조에서, 에피 층(EPI_1, EPI_2, EPI_3)의 도핑 프로파일은 엠보싱(embossing) 형태를 갖고 있다. 즉, EPI_2의 도핑 농도가 EPI_1의 도핑 농도 및 EPI_3의 도핑 농도보다 높고, EPI_1의 도핑 농도는 p형 기판(SUB)의 도핑 농도 및 EPI_2의 도핑 농도보다 낮다. 예를 들면, p형 기판(SUB)의 도핑 농도는 5×10¹⁷ atoms/cm³, EPI_1의 도핑 농도는 5×10¹⁴ atoms/cm³, EPI_2의 도핑 농도는 1×10¹⁶ atoms/cm³, EPI_3의 도핑 농도는 1×10¹⁴ atoms/cm³일 수 있다. EPI_3의 도핑 농도는 EPI_1의 도핑 농도와 같거나 EPI_1의 도핑 농도보다 낮을 수 있다.

도 6은 종래의 계단형 에피 층을 이용한 이미지 센서의 수직 구조의 도핑 프로파일 및 전위를 나타내는 그래프이다. 도 6a는 p형 기판(SUB)과 에피 층(EPI)의 도핑 프로파일을 나타낸다. 도 6b는 p형 기판(SUB), 에피 층(EPI), n형 포토 다이오드 영역(NPD) 및 p형 표면 층(P_SUR)의 도핑 프로파일을 나타낸다. 도 6c는 종래의 이미지 센서의 수직 구조의 전위를 나타낸다.

도 5의 (c)와 도 6의 (c)를 참조하면, 도 6의 (c)에서는 p형 기판(SUB)과 인접한 에피 층(EPI)의 영역에 수직 방향으로 일정한 전위를 갖는 중성 영역(NEUTRAL ZONE)이 존재한다. p형 기판(SUB)과 인접한 에피 층(EPI)의 영역에 중성 영역이 존재하면, p형 기판(SUB)과 인접한 에피 층(EPI)의 영역에 있는 전자들 중 일부는 이웃하는 광 변환 소자의 n형 포토 다이오드 영역(NPD)으로 흘러 들어갈 수 있다. 이러한 현상을 크로스 토크(cross talk)라 하며, 크로스 토크 현상이 발생하면 이미지 센서는 오류 데이터를 출력할 수 있다.

본 발명의 실시예에 따른 이미지 센서는 도 5의 (a) 및 (b)에 도시된 바와 같이, 엠보싱 형태의 도핑 프로파일을 갖는 에피 층(EPI_1, EPI_2, EPI_3)을 구비하기 때문에, 도 5의 (c)에 도시된 바와 같이 p형 기판(SUB)과 인접한 에피 층(EPI_1)의 영역에 전위가 일정한 중성 영역(NEUTRAL ZONE)이 존재하지 않는다. p형 기판(SUB)과 인접한 에피 층(EPI_1)의 영역에 중성 영역(NEUTRAL ZONE)이 존재하지 않으면, 기판(SUB)과 에피 층(EPI_1)의 접합면에서 발생된 전자들은 쉽게 대응하는 n형 포토 다이오드 영역(NPD)으로 흘러 들어간다. 따라서, 도 6에 도시된 바와 같은 도핑 프로파일을 갖는 본 발명의 실시예에 따른 이미지 센서는 크로스 토크가 적다.

본 발명의 실시예에 따른 이미지 센서는 도 5의 (a) 및 (b)에 도시된 바와 같이, 엠보싱 형태의 도핑 프로파일을 갖는 에피 층(EPI_1, EPI_2, EPI_3)을 구비하기 때문에, 동일한 에너지를 가지고 이온 주입을 수행하더라도 종래의 이미지 센서에 비해 n형 포토 다이오드 영역(NPD)의 유효 깊이를 깊게 형성할 수 있다. p형 기판(SUB)과 제 2 에피 층(EPI_2) 사이에 p형 기판(SUB)의 도핑 농도 및 제 2 에피 층(EPI_2)의 도핑 농도보다 낮은 도핑 농도를 갖는 제 1 에피 층(EPI_1)을 구비하기 때문에, 이미지 센서는 수직 방향으로 전위가 일정한 구간, 즉 중성 영역(NEUTRAL ZONE)이 존재하지 않는다.

종래에는 n형 포토 다이오드 영역(NPD)의 유효 깊이를 깊게 하기 위하여 높은 에너지를 사용하여 이온 주입(ion implantation)을 수행하였다. 그러나, 이온 주입 장비의 에너지를 높여서 n형 포토 다이오드 영역(NPD)의 유효 깊이를 깊게 하 는 데는 한계가 있다.

도 7a 내지 도 7h는 도 2에 도시된 CMOS 이미지 센서를 제조하는 공정 단계를 나타내는 도면이다.

도 7a 내지 도 7h를 참조하면, 이미지 센서의 픽셀 셀 형성 방법은 기판(31)을 형성하는 단계, 엠보싱 형태의 도핑 농도 프로파일을 갖고, 기판(31) 상에 적층된 복수의 층(32a, 32b, 32c)으로 구성된 에피 층(epitaxial layer)을 형성하는 단계, 및 상기 에피 층 내에 광 변환 소자를 갖는 적어도 하나의 픽셀 셀을 형성하는 단계를 포함한다.

도 7a 내지 도 7c를 참조하면, 에피 층을 형성하는 단계는 기판(31) 상에 형성되고 제 1 도핑 농도를 갖는 p형의 제 1 에피 층(EPI_1)(32a)을 형성하는 단계, 제 1 에피 층(32a) 상에 형성되고 상기 제 1 도핑 농도보다 높은 제 2 도핑 농도를 갖는 p형의 제 2 에피 층(EPI_2)(32b)을 형성하는 단계, 및 제 2 에피 층(32b) 상에 형성되고 상기 제 2 도핑 농도보다 낮은 제 3 도핑 농도를 갖는 p형의 제 3 에피 층(EPI_3)(32c)을 형성하는 단계를 포함한다. 제 3 에피 층(EPI_3)(32c)이 갖는 제 3 도핑 농도는 제 1 에피 층(32a)이 갖는 제 1 도핑 농도와 같거나 제 1 도핑 농도보다 낮을 수 있다.

에피 층(32a, 32b, 32c)의 형성된 후, 도 7d에 도시된 바와 같이 얕은 트렌치 분리 영역(STI)(33)을 형성한다. STI를 형성한 후, 전달 트랜지스터(38)의 게이트 전극 및 리셋 트랜지스터(39)의 게이트 전극을 형성한다. 전극을 형성하는 단계는 제 1 산화막(oxide layer)(44)을 형성하고, 제 1 산화막(44)의 위에 전도 층(43)을 형성하고, 전도 층(43)의 위에 제 2 산화막(42)을 형성한다. 제 2 산화막(42)이 형성된 후, 도 7f에 도시된 바와 같이, 측벽 유전체(45)를 형성한다.

측벽 유전체(45)가 형성된 후, 도 7g에 도시된 바와 같이, 이온 주입(ion implantation) 방법을 사용하여 n형 포토 다이오드 영역(34)을 형성한다. 다음에, 도 7h에 도시된 바와 같이, n형 포토 다이오드 영역(34)의 상부에 p형 표면 층(35)을 형성한다. 다음에, 플로팅 확산 영역(36) 및 리셋 트랜지스터(39)의 드레인 영역(37)이 형성된다.

상기에서는 3 개의 스텝(3-step)으로 이루어진 엠보싱 형태의 도핑 프로파일을 갖는 에피 층을 구비한 CMOS 이미지 센서를 예를 들어 설명하였다. 그러나, 본 발명의 픽셀 셀 및 이를 포함하는 이미지 센서는 복수의 스텝으로 이루어진 엠보싱 형태로 된 도핑 프로파일을 갖는 에피 층을 구비한 픽셀 셀 및 이를 포함하는 이미지 센서에 적용이 가능하다.

도 8은 도 2에 도시된 CMOS 이미지 센서의 회로 구성을 상세히 나타낸 블록도이다.

도 8을 참조하면, CMOS 이미지 센서(100)는 타이밍/제어 회로(110), 로우 어드레스 디코더(120), 로우 드라이버(130), 칼럼 어드레스 디코더(140), 칼럼 드라이버(150) 및 픽셀 어레이(160)를 포함한다.

픽셀 어레이(160)는 도 2, 도 3 및 도 4에 도시된 바와 같이, 기판(31, 51), 엠보싱 형태의 도핑 농도 프로파일을 갖고, 기판(51) 상에 적층된 복수의 층(EPI_1, EPI_2, EPI_3)으로 구성된 에피 층(32, 52), 및 에피 층(32, 52) 내에 형성된 광 변환 소자를 갖는 픽셀 셀들을 포함한다. 광 변환 소자는 에피 층(32, 52) 내에 형성되며 에피 층(32, 52)과 반대의 도전형을 갖는 포토 다이오드 영역(34, 54)을 포함한다. 에피 층(32, 52)이 p형 반도체 물질이면, 포토 다이오드 영역(34, 54)은 n형 반도체 물질로 형성된다.

제 2 에피 층(EPI_2)의 도핑 농도는 제 1 에피 층(EPI_1) 및 제 3 에피 층(EPI_3)의 도핑 농도보다 높다. 제 3 에피 층(EPI_3)의 도핑 농도는 제 1 에피 층(EPI_1)의 도핑 농도와 같거나 제 1 에피 층(EPI_1)의 도핑 농도보다 낮을 수 있다.

픽셀 어레이(160) 내에 있는 픽셀 셀의 로우(row)들은 한 번에 하나씩 출력(read out)진다. 따라서, 픽셀 어레이(160)의 하나의 로우(row)에 있는 픽셀 셀들은 출력을 위해 로우 선택 신호에 의해 동시에 모두 선택된다. 또한, 선택된 로우에 있는 각 픽셀 셀은 수신된 빛에 대응하는 신호를 해당하는 칼럼의 출력 라인에 제공한다. 픽셀 어레이(160) 내에서, 각 칼럼은 선택 라인을 갖고, 각 칼럼의 픽셀 셀들은 칼럼 선택 신호에 응답하여 선택적으로 출력된다.

픽셀 어레이(160) 내에 있는 로우들은 로우 어드레스 디코더(120)의 출력신호에 응답하여 로우 드라이버(130)에 의해 활성화된다. 칼럼 선택 라인들은 칼럼 어드레스 디코더(140)의 출력신호에 응답하여 칼럼 드라이버(150)에 의해 활성화된다. 타이밍/제어 회로(110)는 픽셀 신호 출력을 위해 적당한 로우 라인과 칼럼 라인을 선택하기 위해 로우 어드레스 디코더(120)와 칼럼 어드레스 디코더(140)를 제어한다.

또한, CMOS 이미지 센서(100)는 샘플/홀드 회로(S/H)(165), 차동증폭기(AMP)(170), 아날로그-디지탈 컨버터(ADC)(175) 및 이미지 프로세서(180)를 포함한다.

샘플/홀드 회로(S/H)(165)는 칼럼 드라이버(150)의 출력신호에 응답하여 픽셀 리셋 신호(VRST)와 픽셀 이미지 신호(VPHOTO)를 출력한다. 차동증폭기(AMP)(170)는 각 픽셀 셀에 대한 차동 신호(VRST-VPHOTO)를 발생하고, ADC(175)는 각 픽셀 셀의 차동 신호를 디지털화한다. 이미지 프로세서(180)는 디지털화 된 픽셀 신호들에 대해 적절한 이미지 처리를 수행하여 이미지 데이터를 출력한다.

도 8에 도시된 본 발명의 실시예에 따른 이미지 센서는 엠보싱 형태의 도핑 프로파일을 갖는 에피 층(EPI_1, EPI_2, EPI_3)을 구비하기 때문에, 동일한 에너지를 가지고 이온 주입을 수행하더라도 종래의 이미지 센서에 비해 n형 포토 다이오드 영역(NPD)의 유효 깊이를 깊게 형성할 수 있다. p형 기판(SUB)과 제 2 에피 층(EPI_2) 사이에 p형 기판(SUB)의 도핑 농도 및 제 2 에피 층(EPI_2)의 도핑 농도보다 낮은 도핑 농도를 갖는 제 1 에피 층(EPI_1)을 구비하기 때문에, 이미지 센서는 수직 방향으로 전위가 일정한 구간, 즉 중성 영역(NEUTRAL ZONE)이 존재하지 않는다.

따라서, 도 8에 도시된 CMOS 이미지 센서는 광 변환 소자 사이에 크로스 토크가 적고 오류가 없는 이미지 데이터를 출력할 수 있다.

도 9는 도 8의 CMOS 이미지 센서를 포함하는 시스템을 나타내는 블록도이다. 도 9의 시스템은 이미지 데이터를 필요로 하는 컴퓨터 시스템, 카메라 시스템, 스 캐너, 차량 내비게이션, 비디오 폰, 경비 시스템, 움직임 검출 시스템일 수 있다.

도 9를 참조하면, 시스템(200)은 중앙처리장치(CPU)(210), 비휘발성 메모리 장치(220), 이미지 센서(230), 입출력 장치(I/O)(240) 및 RAM(Random Access Memory)(250)을 포함한다. 중앙처리장치(210)는 버스(202)를 통해 입출력 장치(I/O)(240)와 통신을 한다. 이미지 센서(230)는 버스(202)를 통해 중앙처리장치(210)와 통신한다. 또한, RAM(250)과 비휘발성 메모리(220)도 버스(202)를 통해 중앙처리장치(210)와 통신한다. 이미지 센서(230)는 독립된 반도체 칩으로 존재할 수도 있고, 중앙처리장치(210)와 결합되어 하나의 반도체 칩을 구성할 수 있다.

이미지 센서(230)는 도 8에 도시된 바와 같이, 타이밍/제어 회로(110), 로우 어드레스 디코더(120), 로우 드라이버(130), 칼럼 어드레스 디코더(140), 칼럼 드라이버(150) 및 픽셀 어레이(160)를 포함할 수 있다.

도 9에 도시된 시스템(200)은 도 1, 도 2, 및 도 3에 도시된 픽셀 셀을 구비한다. 도 9의 시스템에 포함된 이미지 센서는 엠보싱 형태의 도핑 프로파일을 갖는 에피 층(EPI_1, EPI_2, EPI_3)을 구비하기 때문에, 동일한 에너지를 가지고 이온 주입을 수행하더라도 종래의 이미지 센서에 비해 n형 포토 다이오드 영역(NPD)의 유효 깊이를 깊게 형성할 수 있다. p형 기판(SUB)과 제 2 에피 층(EPI_2) 사이에 p형 기판(SUB)의 도핑 농도 및 제 2 에피 층(EPI_2)의 도핑 농도보다 낮은 도핑 농도를 갖는 제 1 에피 층(EPI_1)을 구비하기 때문에, 이미지 센서는 수직 방향으로 전위가 일정한 구간, 즉 중성 영역(NEUTRAL ZONE)이 존재하지 않는다.

따라서, 도 9에 도시된 CMOS 이미지 센서를 포함하는 시스템은 CMOS 이미지 센서에 포함된 광 변환 소자 사이에 크로스 토크가 적고 오류가 없는 이미지 데이터를 출력할 수 있다. 따라서, 시스템(200)은 안정적으로 동작할 수 있다.

본 발명은 이미지 센서 및 이를 포함하는 시스템에 적용이 가능하며, 특히 엠보싱 형태의 도핑 농도 프로파일을 갖는 에피 층을 구비한 CMOS 이미지 센서 및 이를 포함하는 시스템에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 하나의 실시예에 따른 CMOS 이미지 센서의 픽셀 셀을 나타내는 회로도이다.

도 3은 도 2의 CMOS 이미지 센서 칩을 라인 I-I'에 따라 절단한 단면도이다.

도 4는 도 2의 CMOS 이미지 센서 칩을 라인 Ⅱ-Ⅱ'에 따라 절단한 단면도이다.

도 5는 본 발명의 실시예에 따른 이미지 센서의 수직 구조의 도핑 프로파일(doping profile) 및 전위(potential)를 나타내는 그래프이다.

도 6은 종래의 계단형 에피 층을 이용한 이미지 센서의 수직 구조의 도핑 프로파일 및 전위를 나타내는 그래프이다.

도 9는 도 8의 CMOS 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.

<도면의 주요부분에 대한 부호의 설명>

PD: 포토 다이오드 MN1 : 전달 트랜지스터

MN2: 리셋 트랜지스터 MN3 : 소스-폴로워 트랜지스터

MN4: 선택 트랜지스터 EPI_1, EPI_2, EPI_3 : 에피 층

22 : 광 변환 소자 영역 23 : 신호 처리 회로 영역

31, 51 : 기판 32, 52 : p형 에피 층

33, 53 : STI 영역 34, 54 : n형 포토 다이오드 영역

35, 55 : p형 표면 층 36 : 플로팅 확산 영역

37 : 리셋 트랜지스터의 드레인 영역 38 : 전달 트랜지스터

39 : 리셋 트랜지스터 42 : 제 2 산화막

43 : 전도층 44 : 제 1 산화막

100 : 이미지 센서 110 : 타이밍/제어 회로

120 : 로우 어드레스 디코더 130 : 로우 드라이버

140 : 칼럼 어드레스 디코더 150 : 칼럼 드라이버

160 : 픽셀 어레이 165 : 샘플/홀드

170 : 차동증폭기 175 : 아날로그-디지탈 컨버터

180 : 이미지 프로세서 200 : 시스템

210 : 중앙처리장치(CPU) 220 : 비휘발성 메모리 장치

230 : 이미지 센서 240 : 입출력 장치(I/O)

250 : RAM

Claims

기판;

엠보싱 형태의 도핑 농도 프로파일을 갖고, 상기 기판 상에 적층된 복수의 층으로 구성된 에피 층(epitaxial layer); 및

상기 에피 층 내에 형성된 광 변환 소자를 포함하고,

상기 에피 층은,

상기 기판 상에 형성되고 제 1 도핑 농도를 갖는 제 1 도전형의 제 1 에피 층;

상기 제 1 에피 층 상에 형성되고 상기 제 1 도핑 농도보다 높은 제 2 도핑 농도를 갖는 상기 제 1 도전형의 제 2 에피 층; 및

상기 제 2 에피 층 상에 형성되고 상기 제 2 도핑 농도보다 낮은 제 3 도핑 농도를 갖는 상기 제 1 도전형의 제 3 에피 층을 포함하고,

상기 제 2 에피 층은 상기 제1 에피 층과 상기 제3 에피 층 사이에 위치하는 것을 특징으로 하는 픽셀 셀.
제 1 항에 있어서,

상기 에피 층 내에 형성된 상기 광변환 소자는 수직 방향으로 일정한 전위를 갖는 영역(neutral zone)을 포함하지 않는 것을 특징으로 하는 픽셀 셀.
제 1 항에 있어서, 상기 광 변환 소자는

상기 에피 층 내에 형성되며 상기 에피 층과 반대의 도전형을 갖는 포토 다이오드 영역을 포함하는 것을 특징으로 하는 픽셀 셀.
제 3 항에 있어서, 상기 광변환 소자는

상기 포토 다이오드 영역의 상부에 상기 에피 층과 동일한 도전형을 갖는 표면 층을 더 포함하는 것을 특징으로 하는 픽셀 셀.
삭제
제 1 항에 있어서,

상기 제 3 도핑 농도는 상기 제 1 도핑 농도보다 낮은 것을 특징으로 하는 픽셀 셀.
제 1 항에 있어서,

상기 기판은 상기 제 1 도전형을 갖는 것을 특징으로 하는 픽셀 셀.
삭제
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로우 선택 신호를 발생하는 로우 드라이버;

칼럼 선택 신호를 발생하는 칼럼 드라이버; 및

상기 로우 선택 신호 및 상기 칼럼 선택 신호에 응답하여 동작하는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는 기판;

엠보싱 형태의 도핑 농도 프로파일을 갖고, 상기 기판 상에 적층된 복수의 층으로 구성된 에피 층(epitaxial layer); 및

상기 에피 층 내에 형성된 광 변환 소자를 갖는 적어도 하나의 픽셀 셀을 포함하고,

상기 에피 층은,

상기 기판 상에 형성되고 제 1 도핑 농도를 갖는 제 1 도전형의 제 1 에피 층;

상기 제 1 에피 층 상에 형성되고 상기 제 1 도핑 농도보다 높은 제 2 도핑 농도를 갖는 상기 제 1 도전형의 제 2 에피 층; 및

상기 제 2 에피 층 상에 형성되고 상기 제 2 도핑 농도보다 낮은 제 3 도핑 농도를 갖는 상기 제 1 도전형의 제 3 에피 층을 포함하고,

상기 제 2 에피 층은 상기 제1 에피 층과 상기 제3 에피 층 사이에 위치하는 것을 특징으로 하는 이미지 센서.
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기판을 형성하는 단계;

엠보싱 형태의 도핑 농도 프로파일을 갖고, 상기 기판 상에 적층된 복수의 층으로 구성된 에피 층을 형성하는 단계; 및

상기 에피 층 내에 광 변환 소자를 갖는 적어도 하나의 픽셀 셀을 형성하는 단계를 포함하고,

상기 에피 층을 형성하는 단계는

상기 기판 상에 형성되고 제 1 도핑 농도를 갖는 제 1 도전형의 제 1 에피 층을 형성하는 단계;

상기 제 1 에피 층 상에 형성되고 상기 제 1 도핑 농도보다 높은 제 2 도핑 농도를 갖는 상기 제 1 도전형의 제 2 에피 층을 형성하는 단계; 및

상기 제 2 에피 층 상에 형성되고 상기 제 2 도핑 농도보다 낮은 제 3 도핑 농도를 갖는 상기 제 1 도전형의 제 3 에피 층을 형성하는 단계를 포함하고,

상기 제 2 에피 층은 상기 제1 에피 층과 상기 제3 에피 층 사이에 위치하는 것을 특징으로 하는 픽셀 셀 형성 방법.
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