JPH09232621A

JPH09232621A - 半導体装置

Info

Publication number: JPH09232621A
Application number: JP8038444A
Authority: JP
Inventors: Masaaki Sawara; 正哲佐原; Takashi Suzuki; 高志鈴木
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1996-02-26
Filing date: 1996-02-26
Publication date: 1997-09-05

Abstract

(57)【要約】【課題】直線性や応答性に優れた光検出特性を有し、
また、高感度に光を検出することができる半導体装置を
提供する。【解決手段】低抵抗のｐ型半導体基板１の上に高抵抗
のｐ型エピタキシャル層２が形成される。そのｐ型エピ
タキシャル層２中の所定領域にｐ型埋込層３ａ，３ｂお
よび３ｃが形成される。ｐ型埋込層３ａ，３ｂおよび３
ｃ中それぞれにｎ型埋込層４ａ，４ｃおよびｎ型拡散層
４ｂが形成される。ｐ型エピタキシャル層２の上であっ
てｎ型拡散層４ｂの一部または全部を除く領域にｎ型エ
ピタキシャル層５が形成される。ｎ型エピタキシャル層
５のｎ型埋込層４ａおよび４ｃそれぞれの上方の領域に
バイポーラトランジスタまたはＣＭＯＳトランジスタが
形成される。ｐ型半導体基板１、ｐ型エピタキシャル層
２、ｐ型埋込層３ｂおよびｎ型拡散層４ｂから、ｐ⁺ｐ^-
ｐｎ接合構造のリーチスルー型のＡＰＤが構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光信号を受光して
その光量に応じた電気信号を出力する光電変換素子とし
て光学機器や光学システムで用いられるものであって、
特に、可視領域から近赤外領域の光に対して高い感度を
有し、動作安定性と高機能性とを兼ね備えた半導体装置
に関するものである。

【０００２】

【従来の技術】従来より受光素子としてｐｉｎフォトダ
イオードやアバランシェフォトダイオード（以下、ＡＰ
Ｄ）が用いられている。このうちＡＰＤは、温度によっ
て増倍率が大きく変動するので動作環境を一定に維持す
る必要があるが、動作環境を一定に維持することができ
ない場合には、この受光素子のみでは安定して使用する
ことが難しい。

【０００３】動作環境が変動するような場合、温度セン
サによって受光素子の環境温度を測定し、その温度セン
サ出力に基づいて受光素子の動作変動を補償する補償回
路によって、受光素子を安定動作させることも考えられ
る。しかし、この温度センサや補償回路と受光素子と
は、ハイブリッド構成であって同一チップ上にはない場
合には、これらを同一温度にすることは困難であり、動
作環境の変動を完全に補償することはできず、受光素子
からの出力値に誤差が生じ、入射光量測定精度が低下す
る。また、ハイブリッド構成とした場合、システムが大
きくなり、小型化には不適当である。

【０００４】この問題を解決するため、受光素子と補償
回路とを同一チップ上に形成する技術が、特開平４−１
５１８７１号公報および特開平２−１１１０６９号公報
に開示されている。このうち、特開平４−１５１８７１
号公報に開示されている技術は、ｐｉｎフォトダイオー
ドとバイポーラトランジスタとを１チップ上に集積化す
るものであって、不純物プロファイルを好適に形成する
ことができ、パンチスルーが防止され、高速動作が可能
なものである。

【０００５】一方、特開平２−１１１０６９号公報に開
示されている技術は、固体撮像素子（ＣＣＤ）のｐｎ接
合型フォトダイオードをＡＰＤに置き換えたものであ
り、ＡＰＤとバイポーラトランジスタやＭＯＳトランジ
スタとを１チップ上に集積化するものである。図８は、
この固体撮像素子のＡＰＤ部分の断面構造図である。

【０００６】この図に示すように、ｎ型基板１０１の上
にｐウェル層１０２が形成され、このｐウェル層１０２
の上にｎ^- 領域１０３とｎ領域１０４とが形成されてい
る。さらに、ｎ領域１０４内部にｐ領域１０５が形成さ
れ、ｐ領域１０５内部にｐ⁺領域１０６が形成される。
そして、ｎ領域１０４とｐ領域１０５とｐ⁺ 領域１０６
とでＡＰＤが構成され、ｐ領域１０５に形成された空乏
層に入射光が到達すると電子・正孔対が生成され、ｎ領
域１０４とｐ領域１０５との界面近傍で電子・正孔対が
アバランシェ増倍される。また、ｎ領域１０４とｐウェ
ル層１０２とｎ型基板１０１とからなるｎｐｎバイポー
ラトランジスタが、ブルーミング抑制とスミア低減の為
に、ＡＰＤ部の下方に形成されている。なお、電極１０
７は、電荷を転送するための電極であり、ｎ^- 領域１０
３は電荷転送領域であり、ｐ⁺ 領域１０９はチャネルス
トッパである。

【０００７】また、このＡＰＤ部の製造工程は、ｐウェ
ル層１０２まで形成した後、異方性エッチングを行なっ
て溝部を形成し、その溝部に選択エピタキシャル成長を
行なってｎ領域１０４とｐ領域１０５とを形成するもの
である。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来例では、異方性エッチングや選択エピタキシャル成長
を行って製造されるものであるので、製造工程が複雑で
あり、そのため、ＡＰＤの光検出特性および増倍特性が
充分に得られず、また、品質の安定したものを製造する
ことが困難である。

【０００９】さらに、ｎ領域１０４とｐウェル層１０２
とｎ型基板１０１とからなるｎｐｎバイポーラトランジ
スタが、ＡＰＤに対して寄生的なものであるため、等価
的に寄生抵抗が大きく、このバイポーラトランジスタを
用いて高性能のリニアＩＣを実現することができず、し
たがって、受光素子としての直線性や周波数特性が悪く
なり実使用には不適当なものである。

【００１０】本発明は、上記問題点を解消する為になさ
れたものであり、直線性や応答性に優れた光検出特性を
有し、また、高感度に光を検出することができる半導体
装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る半導体装置
は、(1) 低抵抗のｐ型半導体基板と、(2) ｐ型半導体基
板の上に形成された高抵抗のｐ型エピタキシャル層と、
(3) ｐ型エピタキシャル層中の第１の領域に形成された
第１のｐ型埋込層と、(4) ｐ型エピタキシャル層中の第
１の領域とは異なる第２の領域に形成された第２のｐ型
埋込層と、(5)ｐ型エピタキシャル層の第１のｐ型埋込
層上に形成されたｎ型拡散層と、(6) ｐ型エピタキシャ
ル層の第２のｐ型埋込層中に形成されたｎ型埋込層と、
(7) ｐ型エピタキシャル層の上であって、ｎ型拡散層の
一部または全部を除く領域に形成されたｎ型エピタキシ
ャル層と、を備え、ｐ型半導体基板、ｐ型エピタキシャ
ル層、第１のｐ型埋込層およびｎ型拡散層からアバラン
シェフォトダイオードが形成され、ｎ型エピタキシャル
層のｎ型埋込層の上方の領域に信号処理回路が形成され
る、ことを特徴とする。

【００１２】このような構成としたので、第１の領域に
は、低抵抗のｐ型半導体基板、高抵抗のｐ型エピタキシ
ャル層、第１のｐ型埋込層およびｎ型拡散層からなるｐ
⁺ｐ^-ｐｎ接合構造のリーチスルー型のアバランシェフォ
トダイオードが形成される。また、第２の領域では、第
２のｐ型埋込層とｎ型埋込層との接合部において、第２
のｐ型埋込層の不純物濃度を増加させることにより空乏
層を分離し、ラッチアップや分離不良を防止する。この
ようにして隣接した複数のトランジスタが配線されて信
号処理回路が形成される。

【００１３】ｎ型拡散層が、ｎ型エピタキシャル層が形
成されていない領域における厚みが２μｍ以上５μｍ以
下であれば、アバランシェフォトダイオードは入射光を
効率良く光電変換し、特に、波長帯域６００〜９００ｎ
ｍ程度の光に対して増倍率が向上し高感度となる。

【００１４】信号処理回路は、ＭＯＳトランジスタまた
はバイポーラトランジスタからなるものである。

【００１５】ｎ型拡散層が第１のｐ型埋込層よりも広い
領域に形成される場合には、ｐｎ接合部の周辺部に電界
が集中することなく、ブレークダウンが発生しない。

【００１６】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を詳細に説明する。尚、図面の説明におい
て同一の要素には同一の符号を付し、重複する説明を省
略する。

【００１７】先ず、本発明に係る半導体装置の構造につ
いて説明する。図１は、本発明に係る半導体装置の断面
構造図である。低抵抗のｐ型半導体基板１の上に高抵抗
のｐ型エピタキシャル層２が形成され、そのｐ型エピタ
キシャル層２中の所定の領域それぞれにｐ型埋込層３
ａ，３ｂおよび３ｃが形成され、更にこれらの中または
上それぞれにｎ型埋込層４ａ，４ｃおよびｎ型拡散層４
ｂが形成されている。ｎ型拡散層４ｂが形成されている
領域の一部を除いて、ｐ型エピタキシャル層２の上には
ｎ型エピタキシャル層５が形成されている。ｎ型埋込層
４ａ，４ｃおよびｎ型拡散層４ｂそれぞれの間にはｐ型
分離拡散層６ａ，６ｂおよび６ｃが形成されている。

【００１８】このようにして、低抵抗のｐ型半導体基板
１、高抵抗のｐ型エピタキシャル層２、ｐ型埋込層３ｂ
およびｎ型拡散層４ｂから、ｐ⁺ｐ^-ｐｎ接合構造のリー
チスルー型のＡＰＤが構成されている。このＡＰＤに逆
バイアス電圧が印加されると、主にｐ型エピタキシャル
層２に空乏層が形成されて、光が入射すると電子・正孔
対が発生し、ｐ型埋込層３ｂおよびｎ型拡散層４ｂのｐ
ｎ接合付近に生じた高電界によって電子・正孔対がアバ
ランシェ増倍される。

【００１９】さらに、ｎ型埋込層４ａの上のｎ型エピタ
キシャル層５には、ｎ型拡散層１１ａをコレクタとし、
ｐ型ベース拡散層１０をベースとし、ｎ型拡散層１１ｂ
をエミッタとするｎｐｎバイポーラトランジスタが形成
されている。ｎ型埋込層４ｃの上のｎ型エピタキシャル
層５には、ｐ型拡散層１２ｃおよび１２ｄそれぞれをソ
ースおよびドレインとし、ゲート電極９ａをゲートとす
るＰ−ＭＯＳトランジスタが形成され、ｎ型拡散層１１
ｅおよび１１ｆそれぞれをソースおよびドレインとし、
ゲート電極９ｂをゲートとするＮ−ＭＯＳトランジスタ
が形成されている。

【００２０】続いて、本発明に係る半導体装置の詳細に
ついて製造工程とともに説明する。図２ないし図７は、
本発明に係る半導体装置の製造工程図である。

【００２１】最初に、面方位（１，０，０）のｐ型半導
体基板１を用意する（図２（ａ））。不純物濃度は、７
×１０¹⁸〜３×１０¹⁹ｃｍ^-3の範囲であり、好適には８
×１０¹⁸ｃｍ^-3である。比抵抗は、０．０１Ωｃｍであ
り低抵抗である。

【００２２】次に、このｐ型半導体基板１の上にｐ型エ
ピタキシャル層２を成長させる（図２（ｂ））。このｐ
型エピタキシャル層２の厚みは、２０〜１００μｍの範
囲であり、好適には３０μｍである。不純物濃度は、１
×１０¹²〜１×１０¹⁴ｃｍ^-3の範囲であり、好適には２
×１０¹³ｃｍ^-3以下である。比抵抗は、５００Ωｃｍ以
上であり高抵抗である。

【００２３】次に、このｐ型エピタキシャル層２の上に
形成されたマスク３１および３２によって選択的に所定
領域にイオン注入で低濃度のｐ型埋込層３ａ，３ｂおよ
び３ｃを同時に形成する（図２（ｃ））。イオン注入量
は、３×１０¹²〜５×１０¹³ｃｍ^-2の範囲である。そし
て、高温ドライブ拡散によって、後述するｎ型埋込層４
ａ，４ｃおよびｎ型拡散層４ｂより深く不純物を拡散さ
せる。この拡散層の深さは、５〜１７μｍである。マス
ク３１および３２は、ｐ型埋込層３ａ，３ｂおよび３ｃ
が形成された後、除去される。

【００２４】次に、ｐ型エピタキシャル層２の上にマス
ク４１ないし４４を形成し、ｐ型埋込層３ａ，３ｂおよ
び３ｃそれぞれにｎ型埋込層４ａ，４ｃおよびｎ型拡散
層４ｂそれぞれを同時に形成する（図３（ａ））。ＡＰ
Ｄが形成される領域のｎ型拡散層４ｂは、ｐ型埋込層３
ｂより幅が広く形成される。一方、バイポーラトランジ
スタが形成される領域のｎ型埋込層４ａは、ｐ型埋込層
３ａの領域の一部に形成され、同様に、ＭＯＳトランジ
スタが形成される領域のｎ型埋込層４ｃは、ｐ型埋込層
３ｃの領域の一部に形成される。マスク４１ないし４４
は、ｎ型埋込層４ａ，４ｃおよびｎ型拡散層４ｂが形成
された後、除去される。なお、以降の工程の説明におい
ては、マスクの形成および除去に関する記述を省略す
る。

【００２５】次に、ｐ型エピタキシャル層２の上にｎ型
エピタキシャル層５を成長させる（図３（ｂ））。この
ｎ型エピタキシャル層５の厚みは２〜１８μｍの範囲、
不純物濃度は５×１０¹⁴〜１×１０¹⁶ｃｍ^-3の範囲で、
バイポーラトランジスタやＣＭＯＳの目的とする設計仕
様で決まる。

【００２６】次に、ｐ型分離拡散層６ａ，６ｂおよび６
ｃを形成する（図３（ｃ））。このｐ型分離拡散層６
ａ，６ｂおよび６ｃは、不純物が高濃度であって、ｎ型
埋込層４ａ，４ｃおよびｎ型拡散層４ｂを互いに分離す
るように形成され、また、拡散深さは、ｎ型エピタキシ
ャル層５の厚みよりも深く、ｐ型エピタキシャル層２の
中まで達している。これらは、ＡＰＤと、後に形成され
るバイポーラトランジスタおよびＭＯＳトランジスタを
互いに分離するものである。

【００２７】図３（ａ）で形成されたｎ型埋込層４ａ，
４ｃおよびｎ型拡散層４ｂは、それ以後の製造工程中に
不純物がｎ型エピタキシャル層５に拡散して、図３
（ｃ）に示すように厚くなる。以後の製造工程では、こ
の厚さは殆ど増加しない。完成時におけるｎ型埋込層４
ａ，４ｃおよびｎ型拡散層４ｂの厚さは、４〜１５μｍ
である。

【００２８】次に、ｎ型埋込層４ｃの上のｎ型エピタキ
シャル層５の一部にｐ型ウェル拡散層７を形成する（図
４（ａ））。このｐ型ウェル拡散層７は、後にＮ−ＭＯ
Ｓトランジスタが形成される領域となる。

【００２９】次に、ＬＯＣＯＳ酸化によってフィールド
酸化膜８を形成する（図４（ｂ））。このフィールド酸
化膜８は、ｐ型ウェル拡散層７とｎ型エピタキシャル層
５との境界付近、および、ｐ型分離拡散層６ａと６ｂそ
れぞれが形成された領域付近で、厚く形成される。

【００３０】次に、ポリシリコンからなるゲート電極９
ａおよび９ｂを形成する（図４（ｃ））。ゲート電極９
ａは、ｎ型埋込層４ｃの上のｎ型エピタキシャル層５の
上に形成され、Ｐ−ＭＯＳトランジスタのゲート電極と
なる。ゲート電極９ｂは、ｐ型ウェル拡散層７の上に形
成され、Ｎ−ＭＯＳトランジスタのゲート電極となる。

【００３１】次に、ｎ型埋込層４ａの上のｎ型エピタキ
シャル層５の一部に、バイポーラトランジスタのベース
となるｐ型ベース拡散層１０を形成する（図５
（ａ））。

【００３２】次に、ｎ型拡散層１１ａ，１１ｂ，１１
ｃ，１１ｄ，１１ｅおよび１１ｆを形成する（図５
（ｂ））。ｎ型拡散層１１ａおよび１１ｂそれぞれは、
ｎ型埋込層４ａの上のｎ型エピタキシャル層５およびｐ
型ベース拡散層１０それぞれに形成され、バイポーラト
ランジスタのコレクタとエミッタとなる。ｎ型拡散層１
１ｃおよび１１ｄそれぞれは、ｎ型拡散層４ｂの上のｎ
型エピタキシャル層５に形成され、ＡＰＤのカソードと
なる。ｎ型拡散層１１ｅおよび１１ｆそれぞれは、ゲー
ト電極９ｂを挟んで共にｐ型ウェル拡散層７に形成さ
れ、Ｎ−ＭＯＳトランジスタのソースとドレインとな
る。

【００３３】次に、ｐ型拡散層１２ａ，１２ｂ，１２ｃ
および１２ｄを形成する（図５（ｃ））。ｐ型拡散層１
２ａは、バイポーラトランジスタのベースであるｐ型ベ
ース拡散層１０に形成され、ベース電極との接続部とな
る。ｐ型拡散層１２ｂは、ｐ型分離拡散層６ｃに形成さ
れ、ＡＰＤのアノードとなる。ｐ型拡散層１２ｃおよび
１２ｄそれぞれは、ゲート電極９ａを挟んで共にｎ型エ
ピタキシャル層５に形成され、Ｐ−ＭＯＳトランジスタ
のソースとドレインとなる。

【００３４】次に、シリコン酸化膜１３を全面に形成
し、コンタクトホールを形成し、アルミ配線を形成する
（図６（ａ））。アルミ電極１４ａ，１４ｂおよび１４
ｃそれぞれは、ｎ型拡散層１１ａ、ｐ型拡散層１２ａお
よびｎ型拡散層１１ｂに接続され、バイポーラトランジ
スタのコレクタ電極、ベース電極およびエミッタ電極と
なる。アルミ電極１４ｄおよび１４ｅそれぞれは、ｎ型
拡散層１１ｃおよびｐ型拡散層１２ｂに接続され、ＡＰ
Ｄのカソード電極およびアノード電極となる。アルミ電
極１４ｆおよび１４ｇそれぞれは、ｐ型拡散層１２ｃお
よび１２ｄに接続され、Ｐ−ＭＯＳトランジスタのソー
ス電極およびドレイン電極となる。アルミ電極１４ｈお
よび１４ｉそれぞれは、ｎ型拡散層１１ｅおよび１１ｆ
に接続され、Ｎ−ＭＯＳトランジスタのソース電極およ
びドレイン電極となる。

【００３５】次に、層間絶縁膜１５、遮光膜１６および
パシベーション膜１７を形成する（図６（ｂ））。但
し、ＡＰＤが形成される領域すなわちｎ型拡散層４ｂの
上方には、遮光膜１６もアルミ配線も形成されず、入射
した光束がＡＰＤの空乏層に到達できるようにする。

【００３６】次に、パシベーション膜１７、層間絶縁膜
１５、シリコン酸化膜１３およびフィールド酸化膜８そ
れぞれの一部を除去する（図７（ａ））。これらを除去
する領域は、ｎ型拡散層４ｂの上方部分であって、ｎ型
拡散層１１ｃおよび１１ｄの間の領域である。

【００３７】次に、エッチングによりｎ型エピタキシャ
ル層５とｎ型拡散層４ｂの一部を一定の深さまで除去
し、これらエッチングされた表面に反射防止膜１８を形
成する（図７（ｂ）、図１）。ここで、エッチングする
領域は、ｐ型埋込層３ｂの領域よりも狭くする。また、
エッチング後のｎ型拡散層４ｂの厚み（接合深さ）ｔを
２〜５μｍにする。

【００３８】以上のようにして形成された半導体装置の
第１の特徴は、低抵抗のｐ型半導体基板１の上に高抵抗
のｐ型エピタキシャル層２とｎ型エピタキシャル層５と
を形成して２重のエピタキシャル構造とし、さらに、ｐ
型エピタキシャル層２とｎ型エピタキシャル層５との間
にｐ型埋込層３ｂとｎ型拡散層４ｂとを形成した点にあ
る。このような構造としたので、ｐ型半導体基板１、ｐ
型エピタキシャル層２、ｐ型埋込層３ｂおよびｎ型拡散
層４ｂから、ｐ⁺ｐ^-ｐｎ接合構造のリーチスルー型のＡ
ＰＤが構成される。このＡＰＤに逆バイアス電圧が印加
されると、ｐ型エピタキシャル層２に主に形成される空
乏層に光が到達すると光量に応じて電子・正孔対が発生
し、高電界が印加されるｎ型拡散層４ｂとｐ型埋込層３
ｂとの接合部付近でアバランシェ増倍される。

【００３９】第２の特徴は、ＡＰＤのカソードとなるｎ
型拡散層４ｂをエッチングし、その厚みｔを２〜５μｍ
とした点にある。この厚みは、逆バイアス電圧が印加さ
れたときに形成される空乏層が反射防止膜１８に達しな
い範囲で、できる限り薄くする。このようにすれば、反
射防止膜１８の側から入射した光束は、ｎ型拡散層４ｂ
およびｐ型埋込層３ｃを効率良く透過して、空乏層が形
成されるｐ型エピタキシャル層２に到達し光電変換され
る。特に、波長帯域６００〜９００ｎｍ程度の光束に対
してＡＰＤの増倍率が向上し高感度となる。

【００４０】第３の特徴は、ｐ型エピタキシャル層２と
ｎ型エピタキシャル層５との間に、ｐ型埋込層３ａとｎ
型埋込層４ａ、および、ｐ型埋込層３ｃとｎ型埋込層４
ｃを形成し、これらの上のｎ型エピタキシャル層５にＭ
ＯＳトランジスタやバイポーラトランジスタを形成した
点である。これによって、高抵抗のｐ型エピタキシャル
層２に空乏層が広がることを抑え、ラッチアップや分離
不良を防止するので、ＭＯＳトランジスタやバイポーラ
トランジスタで任意の信号処理回路（例えば、温度補償
回路）を構成することができる。

【００４１】第４の特徴は、ＡＰＤを形成するために必
要なプロセスが、ＭＯＳトランジスタやバイポーラトラ
ンジスタを形成するプロセスと殆ど共通である点であ
る。これによって、ＡＰＤ製造工程プロセスに対して何
ら特別の工程を加えることなく、ＭＯＳトランジスタや
バイポーラトランジスタを形成することができる。

【００４２】第５の特徴は、ｐ型埋込層３ｂに対してｎ
型拡散層４ｂを広い領域に形成した点である。これによ
って、ＡＰＤに逆バイアス電圧が印加されたときにも、
ｐｎ接合部の周辺部に電界が集中することなく、したが
ってブレークダウンが発生することはない。

【００４３】

【発明の効果】以上、詳細に説明したとおり本発明は、
低抵抗のｐ型半導体基板の上に高抵抗のｐ型エピタキシ
ャル層が形成され、そのｐ型エピタキシャル層中の第１
および第２の領域それぞれに第１および第２のｐ型埋込
層が形成され、ｐ型エピタキシャル層の第１および第２
のｐ型埋込層中または上それぞれにｎ型埋込層およびｎ
型拡散層が形成され、ｐ型エピタキシャル層の上であっ
てｎ型拡散層の一部または全部を除く領域にｎ型エピタ
キシャル層が形成され、ｎ型エピタキシャル層のｎ型埋
込層の上方の領域に信号処理回路が形成されて、第１の
領域にＡＰＤが形成されたものである。

【００４４】これによって、第１の領域には、低抵抗の
ｐ型半導体基板、高抵抗のｐ型エピタキシャル層、第１
のｐ型埋込層およびｎ型拡散層からなるｐ⁺ｐ^-ｐｎ接合
構造のリーチスルー型のＡＰＤが形成され、またＡＰＤ
と同時に形成されるバイポーラトランジスタは寄生抵抗
が小さくリニアリティや周波数特性に優れた構造となる
ため、純正のバイポーラトランジスタＩＣと同等の性能
を得ることができる。また、第２の領域では、第２のｐ
型埋込層によって高抵抗のｐ型エピタキシャル層に空乏
層が広がることを抑え、ラッチアップや分離不良を防止
して、信号処理回路がｎ型エピタキシャル層に形成され
る。このようにして、バイポーラトランジスタやＣＭＯ
Ｓからなる信号処理回路とＡＰＤとが同一チップ上に集
積化される。したがって、例えば温度補償回路をＡＰＤ
とともに集積化すれば、環境温度の変動を補償し、直線
性や応答性に優れた光検出特性を有して高感度に光量測
定を行なうことができる受光素子を構成することがで
き、また、高品質のものを製造することがができる。

【００４５】また、ｎ型拡散層が、ｎ型エピタキシャル
層が形成されていない領域における厚みを２μｍ以上５
μｍ以下としたことにより、アバランシェフォトダイオ
ードは入射光を効率良く光電変換し、特に、波長帯域６
００〜９００ｎｍ程度の光に対して増倍率が向上し高感
度となる。

【００４６】また、ｎ型埋込層およびｎ型拡散層を同一
の工程で形成し、また、第１および第２のｐ型埋込層を
同一の工程で形成することができるので、アバランシェ
フォトダイオードと信号処理回路とを同一のプロセスで
容易に製造することができる。

【００４７】また、ｎ型拡散層を第１のｐ型埋込層より
も広い領域に形成したので、ｐｎ接合部の周辺部に電界
が集中することなく、ブレークダウンが発生しないＡＰ
Ｄを構成することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の断面構造図である。

【図２】本発明に係る半導体装置の製造工程を示す第１
の図である。

【図３】本発明に係る半導体装置の製造工程を示す第２
の図である。

【図４】本発明に係る半導体装置の製造工程を示す第３
の図である。

【図５】本発明に係る半導体装置の製造工程を示す第４
の図である。

【図６】本発明に係る半導体装置の製造工程を示す第５
の図である。

【図７】本発明に係る半導体装置の製造工程を示す第６
の図である。

【図８】従来のＡＰＤとバイポーラトランジスタやＭＯ
Ｓトランジスタとからなる固体撮像素子のＡＰＤ部分の
断面構造図である。

【符号の説明】

１…ｐ型半導体基板、２…ｐ型エピタキシャル層、３
ａ，３ｂ，３ｃ…ｐ型埋込層、４ａ，４ｃ…ｎ型埋込
層、４ｂ…ｎ型拡散層、５…ｎ型エピタキシャル層、６
ａ，６ｂ，６ｃ…ｐ型分離拡散層、７…ｐ型ウェル拡散
層、８…フィールド酸化膜、９ａ，９ｂ…ゲート電極、
１０…ｐ型ベース拡散層、１１ａ，１１ｂ，１１ｃ，１
１ｄ，１１ｅ，１１ｆ…ｎ型拡散層、１２ａ，１２ｂ，
１２ｃ，１２ｄ…ｐ型拡散層、１３…シリコン酸化膜、
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１
４ｇ，１４ｈ，１４ｉ…アルミ電極、１５…層間絶縁
膜、１６…遮光膜、１７…パシベーション膜、１８…反
射防止膜。

Claims

【特許請求の範囲】

【請求項１】低抵抗のｐ型半導体基板と、前記ｐ型半導体基板の上に形成された高抵抗のｐ型エピ
タキシャル層と、前記ｐ型エピタキシャル層中の第１の領域に形成された
第１のｐ型埋込層と、前記ｐ型エピタキシャル層中の前記第１の領域とは異な
る第２の領域に形成された第２のｐ型埋込層と、前記ｐ型エピタキシャル層の前記第１のｐ型埋込層上に
形成されたｎ型拡散層と、前記ｐ型エピタキシャル層の前記第２のｐ型埋込層中に
形成されたｎ型埋込層と、前記ｐ型エピタキシャル層の上であって、前記ｎ型拡散
層の一部または全部を除く領域に形成されたｎ型エピタ
キシャル層と、を備え、前記ｐ型半導体基板、前記ｐ型エピタキシャル層、前記
第１のｐ型埋込層および前記ｎ型拡散層からアバランシ
ェフォトダイオードが形成され、前記ｎ型エピタキシャル層の前記ｎ型埋込層の上方の領
域に信号処理回路が形成される、ことを特徴とする半導体装置。
【請求項２】前記ｎ型拡散層は、前記ｎ型エピタキシ
ャル層が形成されていない領域における厚みが２μｍ以
上５μｍ以下である、ことを特徴とする請求項１記載の
半導体装置。
【請求項３】前記信号処理回路は、ＭＯＳトランジス
タまたはバイポーラトランジスタからなる、ことを特徴
とする請求項１記載の半導体装置。
【請求項４】前記ｎ型拡散層は、前記第１のｐ型埋込
層よりも広い領域に形成される、ことを特徴とする請求
項１記載の半導体装置。