JPH077147A - 電荷結合素子型イメージセンサ - Google Patents

電荷結合素子型イメージセンサ

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JPH077147A
JPH077147A JP6073411A JP7341194A JPH077147A JP H077147 A JPH077147 A JP H077147A JP 6073411 A JP6073411 A JP 6073411A JP 7341194 A JP7341194 A JP 7341194A JP H077147 A JPH077147 A JP H077147A
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region
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Abstract

(57)【要約】 【目的】浮動拡散型増幅器を有する電荷結合素子型イメ
ージセンサを提供する。 【構成】基板１１と、基板１１の表面近傍に形成された
ドレイン領域２１と、ドレイン領域２１と重畳されない
形に前記基板上に形成されたゲート電極１９と、ゲート
電極１９とドレイン領域２１の間でドレイン領域２１と
接続する形として基板１１の表面近傍に形成された空乏
チャネル領域２７を具備する駆動トランジスタを含む。
このとき、基板１１の表面近傍に形成された空乏チャネ
ル領域２７に代えてゲート電極とドレイン領域の間で基
板内部に埋没される形のまた他のドレイン領域を形成す
ることも可能である。 【効果】これにより、駆動ＭＯＳトランジスタのゲート
電極とドレイン領域の間に存する寄生容量が除去できる
ので電荷検出感度を非常に向上させ得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電荷結合素子型イメージ
センサ（CCD Type image sensor ）に係り、特に信号検
出部として浮動拡散型増幅器（Floating Diffusion Amp
lifier：ＦＤＡ）を使用した電荷結合素子型イメージセ
ンサの出力回路部のＭＯＳ素子に関する。
【０００２】
【従来の技術】電荷結合素子ＣＣＤは半導体基板の表面
に複数のＭＯＳトランジスタを一定の配列に形成させた
非常に簡単な構造である。これは、ＭＯＳトランジスタ
のゲートに任意の電圧を印加した時、半導体基板の表面
に深い空乏層が拡大される非平衡状態と少数キャリヤが
蓄積される平衡状態の２種類の状態が得られるので、こ
れらのそれぞれに“０”又は“１”のディジタル信号を
対応させ演算機能を有する信号処理素子やメモリ素子を
実現する。そして、非平衡状態と平衡状態の間で連続的
に変化する信号電荷をアナログ信号にも使用でき、また
イメージセンサにもその応用が可能である。
【０００３】イメージセンサは、光の光子効果により受
光部に電荷が蓄積される、即ち光信号が電気的な信号に
変わる光電変換効果を利用したものであり、蓄積された
信号電荷をＣＣＤでクロックパルスにより順次に移動さ
せ、出力回路部を通じて信号出力として外部に取り出し
て画像に再現するものである。
【０００４】前記ＣＣＤ型イメージセンサの出力回路部
としては主に浮動拡散型増幅器が用いられるが、これは
信号検出部として高電圧出力が可能であり雑音発生源で
ある浮遊容量が少ないためである。
【０００５】図１は従来の浮動拡散型増幅器を有する電
荷結合素子の出力部の概略的な平面図である（米国特
許：第 4,660,064号、発明者；ハマサキ・マサハル等、
発明の名称；Charge coupled device having a floatin
g diffusion region and a precharge diffusion regio
n which are aligned so as to increase the output g
ain,出願日；1986年 1月31日）ＣＣＤ伝送部１の端部に
出力ゲート１７が形成されており、続いて浮動拡散領域
１８とプリチャージゲート２５とプリチャージドレイン
２３よりなるプリチャージＭＯＳトランジスタ（又はリ
セットＭＯＳトランジスタ）が形成されており、点線で
書かれたチャネルストッパ２２を境界として前記浮動拡
散領域１８と連結されたゲート電極１９とソース領域２
０、ドレイン領域２１よりなる第１駆動ＭＯＳトランジ
スタＭ１が形成されている。
【０００６】図２は前記従来の浮動拡散型増幅器を有す
る電荷結合素子の出力部の回路図である。
【０００７】ＣＣＤ伝送部１の出力端子から浮動拡散領
域内のダイオード２に流れる信号電荷が出力増幅器３に
より電圧信号に変換され検出される。前記出力増幅器３
は前記図１の第１駆動トランジスタＭ１を含む電荷セン
シング回路である。前記電荷センシング回路は一般的に
電圧利得が“１”に近いソースフォロアを使用する。参
照番号“４”はプリチャージトランジスタを示す。
【０００８】図３は前記図１のIII −III 線における断
面図である。
【０００９】半導体基板１１が、例えばＮ型として提供
されており、その上にＰ型の半導体ウェル１２が形成さ
れている。半導体ウェル１２の表面にＮ型領域１３が複
数個配列されており、各Ｎ型領域１３の上に例えばシリ
コン酸化膜等の絶縁層１４を介し複数個の伝送電極１５
が搭載され、図２のＣＣＤ伝送部１を構成する。
【００１０】一方、２相クロックパルスφ１，φ２が伝
送電極１５に印加される駆動パルスとして提供され、前
記ＣＣＤ伝送部１の端部に出力ゲート１７とＮ+ 型の浮
動拡散領域１８が形成される。前記浮動拡散領域１８は
前記出力増幅器３を成す第１駆動ＭＯＳトランジスタＭ
１のゲート電極１９に連結される。
【００１１】また、前記半導体ウェル１２の表面には、
プリチャージドレイン領域２３がチャネル領域２４を間
に置いて形成されており、前記チャネル領域２４の上部
には絶縁層１４を介しプリチャージゲート電極２５が形
成され、前記浮動拡散領域１８をソース領域とするプリ
チャージトランジスタを形成する。
【００１２】信号電荷の伝送及び検出動作を見ると次の
通りである。
【００１３】各ＣＣＤ伝送電極１５に、例えば２相クロ
ックパルスφ１，φ２が印加されれば半導体基板１１の
表面に形成された伝送チャネルであるＮ型領域１３を通
じて信号電荷が順次に伝送される。ＣＣＤ伝送部の端部
に形成された出力ゲート１７は伝送された信号電荷を浮
動拡散領域１８に伝送させる。
【００１４】浮動拡散領域１８は電荷センシング回路で
ある出力増幅器３に連結され、前記出力増幅器３は第１
駆動ＭＯＳトランジスタＭ１を含んで、信号電荷が供給
される浮動拡散領域１８の電圧レベルをセンシングする
ためにそのゲート電極１９が前記浮動拡散領域１８に連
結される。一方、浮動拡散領域１８はまたプリチャージ
トランジスタ４の一部であってソース領域となり、プリ
チャージトランジスタのドレイン領域２３は予め設定し
た所定の電位ＶPDで固定する。
【００１５】一連のリセット電圧パルスＶPGがリセット
パルス発生器からプリチャージゲート電極２５に印加さ
れ、プリチャージドレイン電極２３に予め設定した所定
の電位ＶPDで前記浮動拡散領域１８をリセットするため
にプリチャージトランジスタを周期的にオンさせる。従
って、浮動拡散領域１８の電位はプリチャージトランジ
スタがオンされる時は常にプリチャージドレイン領域２
３に予め設定された電位ＶPDと等しくなる。
【００１６】このとき、プリチャージトランジスタ４は
信号電荷が浮動拡散領域１８に供給されるまではドレイ
ン領域２３と浮動拡散領域１８の間の電気的な分離のた
めにオフされたままである。
【００１７】ＶOGは出力ゲート１７に印加される電圧を
示す。
【００１８】一方、このとき浮動拡散領域１８と連結さ
れた出力増幅器３では浮動拡散領域に収集された電荷量
に比例し、浮動拡散領域の静電容量に反比例する電圧変
化を検出し、この電圧変化は以後の適した信号処理回路
の入力に変換される。
【００１９】前記出力増幅器３の電圧変化ΔＶOUT は、 ΔＶOUT ＝ＱSIG ／ＣFD で与えられる。ＱSIG は浮動拡散領域１８に伝送された
信号電荷量であり、ＣFDは浮動拡散領域と関連した寄生
容量を含んだ総静電容量であり、前記図２からＣFD＝Ｃ
B ＋ＣP ＋ＣO ＋ＣI ＋ＣINであることが分かる。ここ
で、ＣB は浮動拡散領域１８とＰ型半導体ウェル１２の
間の静電容量と浮動拡散領域とチャネルストッパ２２の
間の静電容量との和であり、ＣP は浮動拡散領域１８と
プリチャージゲート電極２５の間の静電容量Ｃ１とプリ
チャージゲート電極２５と第１駆動ＭＯＳトランジスタ
Ｍ１のゲート電極１９の配線との間の静電容量Ｃ２の和
であり、ＣO は浮動拡散領域１８と出力ゲート１７との
間の静電容量であり、ＣI は出力増幅器３の配線の静電
容量であり、ＣINは出力増幅器３の入力静電容量を示
す。
【００２０】前記出力増幅器３で検知する信号電圧の検
出感度は浮動拡散領域と関連した総静電容量ＣFDとソー
スフォロアを主に使用する出力増幅器３の電圧利得ＡV
により決定される。
【００２１】 検出感度＝ＡV ／ＣFD〔クーロン／ボルト〕 で与えられる。
【００２２】一方、イメージセンサ素子の場合、集積度
が非常に向上されながら各画素面積が比例的に縮小しそ
れにより光電変換領域で蓄積される信号電荷量も少なく
なるので、前記浮動拡散領域に電送される信号電荷量Ｑ
SIG も少なくなる。
【００２３】従って、少なくなった信号電荷量にもかか
わらず電圧変化で検出される信号電荷を効果的に検出す
るために、即ち検出感度を向上させるためには浮動拡散
領域と関連した静電容量を大幅減少させる必要がある。
特に、前記総静電容量ＣFD中で相当の部分を占める出力
増幅器３の入力容量ＣINを大いに減少させる必要があ
る。
【００２４】図４は前記図１のIV−IV線における、従来
の浮動拡散型増幅器を有する電荷結合素子型イメージセ
ンサで電荷センシング回路である出力増幅器３の第１駆
動ＭＯＳトランジスタの断面図である。
【００２５】図面に示したように、ゲート電極１９に一
部重畳するようにソース領域２０、ドレイン領域２１が
形成されている。一方、前記第１駆動ＭＯＳトランジス
タにおいても、ゲート電極１９とソース領域２０間の重
畳による寄生容量Ｃm とゲート電極１９とドレイン領域
２１間の重畳による寄生容量Ｃd が作用し、図２に示し
たように出力増幅器３の入力静電容量ＣINが増加する要
因となる。
【００２６】ここで、寄生容量Ｃm は第１駆動ＭＯＳト
ランジスタの駆動動作によりミラー効果により相当相殺
されるが、寄生容量Ｃd はそのまま動作時の入力インピ
ーダンスに寄与することにより、出力増幅器の入力静電
容量を増加させ、微量の信号電荷を取り扱う高集積化さ
れた電荷結合素子型イメージセンサの信号検出部の検出
感度を悪化させる要因となっている。
【００２７】
【発明が解決しようとする課題】本発明の目的は電荷セ
ンシング回路の駆動ＭＯＳトランジスタの寄生容量を減
少させその検出感度を向上させた浮動拡散型増幅器を有
する電荷結合素子型イメージセンサを提供することであ
る。
【００２８】
【課題を解決するための手段】本発明の前記目的を達成
するために、本発明による電荷結合素子型イメージセン
サは、基板と、前記基板の表面近傍に形成されたドレイ
ン領域と、前記ドレイン領域と重畳されない形に前記基
板上に形成されたゲート電極と、前記ゲート電極とドレ
イン領域の間で前記ドレイン領域と接続する形として基
板の表面近傍に形成された空乏チャネル領域を具備する
駆動トランジスタを含むことを特徴とする。
【００２９】また、本発明の前記目的を達成するために
本発明による電荷結合素子型イメージセンサは基板と、
前記基板の表面近傍に形成されたドレイン領域と、前記
ドレイン領域と重畳されない形に前記基板上に形成され
たゲート電極と、前記ゲート電極とドレイン領域の間で
前記ドレイン領域と接続する形に前記基板に埋没され形
成された埋没ドレイン領域を具備する駆動トランジスタ
を含むことを特徴とする。
【００３０】このとき、前記電荷結合素子型イメージセ
ンサは前記基板の表面近傍に形成されたチャネル層と、
前記チャネル層の端側に形成された浮動拡散領域と、前
記チャネル層上に形成された複数の電極手段と、前記浮
動拡散領域をソース領域とするトランジスタを更に具備
し、前記ゲート電極は前記浮動拡散領域と接続する形に
形成される。
【００３１】前記空乏チャネル領域を前記ゲート電極と
部分的に重畳される模様に形成し、その導電型において
は前記ドレイン領域の導電型と同じ導電型であり、その
不純物の濃度においては前記ドレイン領域の不純物の濃
度より低くした。このとき、前記ドレイン領域に供給さ
れる電圧は前記ゲート電極に供給される電圧より小さく
ないようにして素子動作のとき前記空乏チャネルが完全
に空乏となるようにした。
【００３２】前記ゲート電極を、絶縁膜をその間に介し
部分的に重畳する模様の第１ゲート電極と第２ゲート電
極に分離形成し、このとき前記空乏チャネル領域を、前
記第１ゲート電極に自己整合されるように形成しその上
部に前記第２ゲート電極を形成させた。
【００３３】前記埋没ドレイン領域上に、前記基板のよ
うな導電型の表面空乏領域を更に具備し、前記埋没ドレ
イン領域は前記ゲート電極と自己整合されるように形成
した。
【００３４】
【作用】駆動ＭＯＳトランジスタのゲート電極とドレイ
ン領域の間に空乏チャネルを形成してこれらを一定の間
隔に維持させることにより、電荷検出感度を非常に向上
させ得る。
【００３５】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。
【００３６】図５は本発明による浮動拡散型増幅器を有
する電荷結合素子型イメージセンサの出力部の概略的な
平面図であり、電荷結合素子型イメージセンサの出力回
路部に用いられる浮動拡散型増幅器で電荷センシング回
路を構成する駆動ＭＯＳトランジスタ部分である。
【００３７】前記電荷センシング回路は１位の電圧利得
Ａv で動作する典型的なソースフォロアを主に使用す
る。この場合、前記図１と同一の参照番号は同一の構成
要素を示す。
【００３８】前記図５を参照すれば、駆動ＭＯＳトラン
ジスタのゲート電極１９は浮動拡散領域１８に連結され
ている。また、ソース領域２０は前記ゲート電極に自己
整合されておりその一部がゲート電極と重畳される。一
方、ドレイン領域２１は、ソース領域２０とは異なり前
記ゲート電極１９と重畳されないように前記ゲート電極
１９と一定の間隔を置いて形成されており、前記ドレイ
ン領域２１に接して前記ゲート電極１９とドレイン領域
２１の間に前記ゲート電極１９と一部重畳されるように
空乏チャネル２７が形成されている。
【００３９】このとき、半導体基板が、例えばＰ型の不
純物でドープされていると、前記ソース領域２０及びド
レイン領域２１はＮ型の不純物が高濃度でドープされて
おり、前記空乏チャネル２７はＮ型の不純物が前記ソー
ス領域及びドレイン領域よりは低濃度でドープされてい
る。
【００４０】前記図５の構造を有する浮動拡散型増幅器
の動作時、前記空乏チャネル２７が完全に空乏となるよ
うに前記ゲート電極１９に供給される電圧とドレイン領
域２１に供給される電圧を調節すれば、例えばゲート電
極の動作電圧よりドレイン領域のバイアスを高くすれ
ば、前記ゲート電極１９とドレイン領域２１の間で発生
する寄生容量は非常に減少する。
【００４１】〔実施例１〕図６は前記図５のVI−VI線に
おける断面図であり、本発明の第１実施例により形成さ
れた駆動ＭＯＳトランジスタを示す。
【００４２】基板、例えば半導体基板１０上にゲート電
極１９が形成されており、このゲート電極の両側の基板
にソース領域２０とドレイン領域２１がそれぞれ形成さ
れている。このとき、前記ソース領域２０は前記ゲート
電極１９に自己整合されるように形成されその一部分が
前記ゲート電極と重畳されており、前記ドレイン領域２
１は前記ゲート電極１９と一定の間隔を保って形成され
ている。前記ゲート電極１９の下部の半導体基板には空
乏チャネル２７が前記ドレイン領域２１とその一部が接
する模様に形成されている。
【００４３】このとき、前記半導体基板１０が、例えば
Ｐ型の不純物でドープすれば、前記ソース領域２０、ド
レイン領域２１及び空乏チャネル２７はＮ型の不純物で
ドープする。
【００４４】前記図６で分かるように、前記空乏チャネ
ル２７は前記ドレイン領域２１よりその下部面が高く形
成されているが、前記空乏チャネル２７の下部面が前記
ドレイン領域２１の下部面より低いとしても、本発明の
技術的な思想を逸することでないことは明らかである。
【００４５】〔実施例２〕図７は本発明の第２実施例に
より形成された電荷センシング回路部の断面図であり、
図６に対応するものである。
【００４６】第２実施例はゲート電極を二つの部分に分
けて形成することが前記第１実施例と異なる。
【００４７】前記図７を参照すると、ゲート電極は第１
ゲート電極１９ａと第２ゲート電極１９ｂに分けられて
形成されており、このとき空乏チャネル２７は前記第１
ゲート電極１９ａに自己整合されている。
【００４８】これは、チャネルの長さに敏感な駆動トラ
ンジスタの動作特性の均一性と信頼性を高めるためのも
のであり、前記第２ゲート電極１９ｂは前記空乏チャネ
ル１７上に形成されており、ドレイン領域２１と重畳さ
れないように形成されている。
【００４９】同様に、本実施例でもゲート電極１９ａ及
び１９ｂに供給される電圧とドレイン領域２１のバイア
スを適切に調節することにより、即ちドレイン領域のバ
イアスをゲート電極に供給される電圧より大きくするこ
とにより、ゲート電極とドレイン領域の間で発生する寄
生容量を非常に減少させ得る。
【００５０】〔実施例３〕図８は本発明の第３実施例に
より形成された電荷センシング回路部の断面図であり、
図６に対応するものである。
【００５１】前記図８を参照すれば、半導体基板１０の
表面近傍にソース領域２０とドレイン領域２１が形成さ
れており、この二つの領域の間の半導体基板上に絶縁層
（図示せず）を介しゲート電極１９が形成されている。
また、半導体基板１０の表面から一定の深さには前記ド
レイン領域２１とその一部が接する埋没ドレイン領域２
８が形成されており、前記ゲート電極１９とドレイン領
域２１は互いに重畳されないように一定距離離れてい
る。
【００５２】前記埋没ドレイン領域２８は前記半導体基
板とは異なる導電型の不純物を通常の高エネルギーイオ
ン注入法で注入して形成するが、このとき前記ゲート電
極１９は前記イオン注入の際に注入防止マスクとして作
用するので、結果的に前記埋没ドレイン領域２８は前記
ゲート電極１９に自己整合されるように形成される。こ
のとき、前記半導体基板１０のバルク内に形成された埋
没ドレイン領域２８の上部とゲート電極１９の間の半導
体基板は元の不純物の濃度のまま残るようになる。
【００５３】半導体基板１０がＰ- 型なら、前記ソース
領域２０及びドレイン領域２１はＮ++型に、前記埋没ド
レイン領域２８はＮ+ に形成させ得る。
【００５４】従って、前記トランジスタの動作時、ゲー
ト電極とドレイン領域に電圧を印加すれば前記ソース領
域と埋没ドレイン領域２８間にチャネルが半導体基板の
表面の下の一定の深さで形成され、前記埋没ドレイン領
域２８の上部にはＰＮ接合による表面空乏層が形成され
ゲート電極１９とドレイン領域２１の間の寄生容量が大
幅に減少する。
【００５５】一方、前記第３実施例では前記第１，２実
施例とは異なり、前記埋没ドレイン領域２８の上部に形
成される表面空乏層により、ドレイン領域２１に供給さ
れる電圧がゲート電極１９に供給される電圧より更に大
きいだけでなく略同一の場合にもゲート電極とドレイン
領域間の寄生容量を大いに減少させ得る。これはイメー
ジセンサのソースフォロア回路の一般的な動作条件を満
足させるものであり、その適用が更に容易である。
【００５６】〔実施例４〕図９は本発明の第４実施例に
より形成された電荷センシング回路部の断面図であり、
図６に対応するものである。
【００５７】第４実施例は、前記第３実施例と基本的に
同一の原理によるものであり、前記埋没ドレイン領域２
８の上部に、前記半導体基板１０と同じ導電型よりなっ
た不純物を単にその濃度のみを異にしてドープさせて形
成した表面空乏層２９を追加した点が異なる。
【００５８】即ち、半導体基板１０をＰ- 型に形成させ
た場合、Ｎ+ 型の埋没ドレイン領域２８の上部の前記ソ
ース領域２０とドレイン領域２１の間にＰ型の表面空乏
層２９を形成させる。
【００５９】
【発明の効果】以上の実施例から見られるように、本発
明による電荷結合素子型イメージセンサによると、電荷
センシング回路を構成する、例えば典型的なソースフォ
ロアの入力静電容量の約１／３を占める駆動ＭＯＳトラ
ンジスタのゲート電極とドレイン領域の間の寄生容量を
著しく減少させることができ、電荷検出感度を極めて向
上させ得る。
【００６０】なお、本発明は前述した実施例に限定され
ず、本発明の技術的思想内で当分野の通常の知識を有す
る者により多くの変形が可能であることは明らかであ
る。
【図面の簡単な説明】
【図１】 従来の浮動拡散型増幅器を有する電荷結合素
子型イメージセンサの出力部の概略的な平面図である。
【図２】 従来の浮動拡散型増幅器を有する電荷結合素
子型イメージセンサの出力部の回路図である。
【図３】 前記図１のIII −III 線における断面図であ
る。
【図４】 前記図１のIV−IV線における断面図である。
【図５】 本発明による浮動拡散型増幅器を有する電荷
結合素子型イメージセンサの出力部の概略的な平面図で
ある。
【図６】 図５のVI−VI線における本発明の第１実施例
による電荷センシング回路部の部分断面図である。
【図７】 本発明の第２実施例による電荷センシング回
路部の部分断面図であり、図６に対応する。
【図８】 本発明の第３実施例による電荷センシング回
路部の部分断面図であり、図６に対応する。
【図９】 本発明の第４実施例による電荷センシング回
路部の部分断面図であり、図６に対応する。
【符号の説明】
１ ＣＣＤ伝送部、２ ダイオード、３ 出力増幅器、
４ プリチャージトランジスタ、１０ 半導体基板、１
１ 半導体基板、１２ 半導体ウェル、１３ Ｎ型領
域、１４ 絶縁層、１５ 伝送電極、１７ 出力ゲー
ト、１８ 浮動拡散領域、１９ ゲート電極、２０ ソ
ース領域、２１ ドレイン領域、２２ チャネルストッ
パ、２３ プリチャージドレイン、２４ チャネル領
域、２５ プリチャージゲート、２７ 空乏チャネル

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 前記基板の表面近傍に形成されたドレイン領域と、 前記ドレイン領域と重畳されない形に前記基板上に形成
    されたゲート電極と、 前記ゲート電極とドレイン領域の間で前記ドレイン領域
    と接続する形として基板の表面近傍に形成された空乏チ
    ャネル領域を具備する駆動トランジスタを含むことを特
    徴とする電荷結合素子型イメージセンサ。
  2. 【請求項２】 前記空乏チャネル領域は、前記ゲート電
    極と部分的に重なる形に形成されていることを特徴とす
    る請求項１項記載の電荷結合素子型イメージセンサ。
  3. 【請求項３】 前記ゲート電極は、絶縁膜をその間に介
    し部分的に重なる模様の第１ゲート電極と第２ゲート電
    極に分離形成されていることを特徴とする請求項２項記
    載の電荷結合素子型イメージセンサ。
  4. 【請求項４】 前記空乏チャネル領域は、前記第１ゲー
    ト電極に自己整合された模様に形成され、その上部には
    前記第２ゲート電極が形成されていることを特徴とする
    請求項３項記載の電荷結合素子型イメージセンサ。
  5. 【請求項５】 前記ドレイン領域に供給される電圧は前
    記ゲート電極に供給される電圧より小さくないことを特
    徴とする請求項１項記載の電荷結合素子型イメージセン
    サ。
  6. 【請求項６】 前記空乏チャネル領域は、前記ドレイン
    領域と同じ導電型であることを特徴とする請求項１項記
    載の電荷結合素子型イメージセンサ。
  7. 【請求項７】 前記空乏チャネル領域の不純物の濃度は
    前記ドレイン領域の不純物の濃度より更に低いことを特
    徴とする請求項６項記載の電荷結合素子型イメージセン
    サ。
  8. 【請求項８】 前記空乏チャネル領域の下部面は前記ド
    レイン領域の下部面より更に高いことを特徴とする請求
    項１項記載の電荷結合素子型イメージセンサ。
  9. 【請求項９】 前記基板の表面近傍に形成されたチャネ
    ル層、前記チャネル層の端側に形成された浮動拡散領
    域、前記チャネル層上に形成された複数の電極手段及び
    前記浮動拡散領域をそのソース領域とするトランジスタ
    を更に具備しながら、前記ゲート電極は前記浮動拡散領
    域と接続する形に形成されていることを特徴とする請求
    項１項記載の電荷結合素子型イメージセンサ。
  10. 【請求項１０】 基板と、 前記基板の表面近傍に形成されたドレイン領域と、 前記ドレイン領域と重畳されない形に前記基板上に形成
    されたゲート電極と、 前記ゲート電極とドレイン領域の間で前記ドレイン領域
    と接続する形に前記基板に埋没され形成された埋没ドレ
    イン領域を具備する駆動トランジスタを含むことを特徴
    とする電荷結合素子型イメージセンサ。
  11. 【請求項１１】 前記埋没ドレイン領域の上部に形成さ
    れた表面空乏層を更に具備することを特徴とする請求項
    １０項記載の電荷結合素子型イメージセンサ。
  12. 【請求項１２】 前記表面空乏層は前記基板と同じ導電
    層の不純物より構成されていることを特徴とする請求項
    １１項記載の電荷結合素子型イメージセンサ。
  13. 【請求項１３】 前記基板の表面近傍に形成されたチャ
    ネル層、前記チャネル層の端側に形成された浮動拡散領
    域、前記チャネル層上に形成された複数の電極手段及び
    前記浮動拡散領域をそのソース領域とするトランジスタ
    を更に具備しながら、前記ゲート電極は前記浮動拡散領
    域と接続する形に形成されていることを特徴とする請求
    項１０項記載の電荷結合素子型イメージセンサ。
  14. 【請求項１４】 前記ドレイン領域の不純物の濃度は前
    記埋没ドレイン領域の不純物濃度より更に大きいことを
    特徴とする請求項１０項記載の電荷結合素子型イメージ
    センサ。
  15. 【請求項１５】 前記埋没ドレイン領域は前記ゲート電
    極に自己整合的に形成されていることを特徴とする請求
    項１０項記載の電荷結合素子型イメージセンサ。
  16. 【請求項１６】 前記埋没ドレイン領域は前記ドレイン
    領域とその一部が重なる模様に形成されることを特徴と
    する請求項１０項記載の電荷結合素子型イメージセン
    サ。
  17. 【請求項１７】 前記埋没ドレイン領域の下部面は前記
    ドレイン領域の下部面より更に低いことを特徴とする請
    求項１０項記載の電荷結合素子型イメージセンサ。
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