JPH09331051A - 光電変換半導体装置 - Google Patents

光電変換半導体装置

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JPH09331051A
JPH09331051A JP8143367A JP14336796A JPH09331051A JP H09331051 A JPH09331051 A JP H09331051A JP 8143367 A JP8143367 A JP 8143367A JP 14336796 A JP14336796 A JP 14336796A JP H09331051 A JPH09331051 A JP H09331051A
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JP
Japan
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photoelectric conversion
semiconductor device
substrate
region
electrode
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JP8143367A
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English (en)
Inventor
Keiji Sato
恵二 佐藤
Yutaka Saito
豊 斉藤
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S I I R D CENTER KK
Original Assignee
S I I R D CENTER KK
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Publication date
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Abstract

(57)【要約】 （修正有） 【課題】 ダイナミックレンジが広く、周波数特性にす
ぐれた増幅機能をもつ光電変換半導体装置。 【解決手段】 Ｎ-型基板１１にＰ-ウェル４１を形成
し、その中にＰ+型不純物領域４４とその電極であるウ
ェル電極１４、ドレイン領域１５、ソース領域１６とそ
の電極であるドレイン電極１７、ソース電極１８および
ゲート絶縁膜１９、ゲート電極２０を形成する。Ｐ-ウ
ェル４１は、Ｎ+型不純物領域４２とその電極であるＮ+
型電極４３で周囲を囲み、反対の面を裏面Ｎ+型不純物
領域２９とその電極である裏面Ｎ+型電極５３を形成
し、Ｎ-型基板１１とＰ-ウェル４２によりＰＮ接合を形
成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は増幅機能をもつ光電変換
半導体装置とその応用に関するものである。
【０００２】
【従来の技術】赤外光を利用した光空間伝送は低コスト
で小型な高速・大容量の無線通信が可能なため携帯機器
などを中心に応用が進んでいる。この様な赤外光無線通
信では送信側に光電変換を行う発光素子としてＬＥＤ
を、受信側にはＰＩＮフォトダイオードを利用してい
る。
【０００３】ＰＩＮフォトダイオードは図４２に断面図
として示すようにＮ-型半導体基板２の一方の面にはＰ+
型不純物領域３とＮ+型不純物領域４が、もう一方の面
（裏面と称す）にはＮ+型不純物領域５とその電極とし
ての裏面カソード電極８が形成され、Ｐ+型不純物領域
３にはアノード電極６がＮ+型不純物領域４にはカソー
ド電極７が形成されており、Ｐ+型不純物領域２と基板
によりＰＮ接合（ダイオード）が形成されている。
【０００４】カソード電極はカソード電極７と裏面カソ
ード電極８のどちらを利用してもよいしＮ+型不純物領
域４とカソード電極７はなくてもかまわない。Ｎ-型半
導体基板２の不純物濃度が低いものをさしてＰＩＮと称
し、ＰＮ接合に逆バイアスを加えた時の空乏層の伸びが
大きく、接合容量が少ないという点から高速応答に適し
ており広く使われている。
【０００５】
【発明が解決しようとする課題】光空間伝送では照度は
距離の２乗に反比例するため通信距離を伸ばすためには
ＬＥＤなどの発光素子の数または電流を増やす、あるい
は受光素子であるＰＩＮフォトダイオードの受光面積を
大きくする必要があり、これは接合容量を大きくすると
いう欠点をもつ。
【０００６】またアバランシェフォトダイオードのよう
に増幅機能をもつものを利用することも考えられるが高
電圧の印加が必要でかつ大面積化が困難である。また増
幅機能をもつものとしてフォトトランジスタもあるがダ
イナミックレンジ（光量−出力の線形領域）が狭く、周
波数特性も良くない。
【０００７】本発明の目的はそこでダイナミックレンジ
が広く、周波数特性すぐれた増幅機能をもつ光電変換半
導体装置を実現することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、第１の手段としてＮＭＯＳトランジス
タと前記ＮＭＯＳトランジスタの基板領域（ウェル）に
延びる空乏層の形成手段を備え、前記空乏層への入射光
による基板領域の電位の変化を前記ＭＯＳトランジスタ
の出力とする。
【０００９】第２の手段として前記空乏層形成手段はＰ
Ｎ接合とする。第３の手段として前記ＰＮ接合は前記Ｎ
ＭＯＳトランジスタが形成されている半導体基板面側に
形成する。第４の手段として前記ＮＭＯＳトランジスタ
のソース領域、ドレイン領域、ゲートを同心状に形成す
る。
【００１０】第５の手段として前記ＮＭＯＳトランジス
タを形成する基板領域は半導体基板と異なる導電型不純
物領域にとし基板領域と半導体基板によりＰＮ接合を構
成し空乏層を形成する。第６の手段として前記基板領域
（ウェル）の周囲を囲んで基板より不純物濃度の高いＮ
型不純物領域を形成する。
【００１１】第７の手段として前記基板領域を形成した
面と反対の面に基板より不純物濃度の高いＮ型不純物領
域を形成する。第８の手段として前記ＮＭＯＳトランジ
スタのゲート絶縁膜はＬＯＣＯＳ酸化膜とする。
【００１２】第９の手段として空乏層形成手段はショッ
トキー接合とする。第１０の手段として前記基板領域に
オーミック電極を形成しゲート電極と短絡させる。第１
１の手段としてＮＭＯＳトランジスタを形成した基板領
域（ウェル）とダイオードを同一半導体基板に有し、前
記ＮＭＯＳトランジスタと前記ダイオードに所定の電圧
を印加する電圧印加手段を備え、前記ＮＭＯＳトランジ
スタは前記基板領域に形成したソース領域、ドレイン領
域、ゲート絶縁膜、ゲート電極等により光電変換半導体
装置を構成し、前記電圧印加手段により前記ダイオード
に逆バイアス電圧を印加して空乏層を形成し、前記空乏
層に入射した光により電荷を生成させ、前記電荷を前記
基板領域（ウェル）に注入して前記基板領域の電位を変
動させ、前記基板領域の電位変動を前記ＮＭＯＳトラン
ジスタの前記ソース領域とドレイン領域間のコンダクタ
ンスの変化として検出する。
【００１３】第１２の手段として前記ＮＭＯＳトランジ
スタはＰ型の基板領域（ウェル）に形成したＮＭＯＳト
ランジスタからなり、前記半導体基板はＮ型半導体基板
からなり、前記ダイオードは前記基板領域と前記半導体
基板によりＰＮ接合として構成し、前記ＰＮ接合に逆バ
イアス電圧を印加して空乏層を形成する。
【００１４】第１３の手段として出力をフィードバック
しゲート電圧を制御する。第１４の手段としてＭＯＳト
ランジスタを形成した基板領域（ウェル）と前記基板領
域に延びる空乏層の形成手段を同一半導体基板に有し、
前記空乏層への入射光による前記基板領域の電位変化を
前記ＭＯＳトランジスタの出力とする光電変換半導体装
置を固体撮像素子の１画素とする。
【００１５】第１５の手段として前記固体撮像素子は信
号読み出しがＸＹアドレス方式であり、１方のアドレス
を前記ＭＯＳトランジスタへのゲート入力で行う。第１
６の手段として前記固体撮像素子は１画素がＸ読出し用
とＹ読出し用の２個の前記光電変換半導体装置よりなり
Ｘ読出し用の各列の１列づつ、Ｙ読出し用各行１行づつ
の前記光電変換半導体装置をギャングする。
【００１６】第１７の手段として前記固体撮像素子の前
記光電変換半導体装置の前記ＭＯＳトランジスタがＸ読
出し用とＹ読出し用の２つのドレイン領域とそのドレイ
ン電極をもちＸ読出し用の各列の１列づつ、Ｙ読出し用
各行１行づつの前記ドレイン電極をギャングする。
【００１７】第１８の手段として複数のＰＩＮフォトダ
イオードーを設けその各々を別々の増幅器に入力し増幅
器の出力側でギャングし信号処理回路に入力する。第１
９の手段としてＭＯＳトランジスタと前記ＭＯＳトラン
ジスタの基板領域に延びる空乏層の形成手段を備え、前
記空乏層への入射光による基板領域の電位の変化を前記
ＭＯＳトランジスタの出力とする半導体装置を複数設け
ドレイン側でギャングする。
【００１８】第２０の手段として前記ＭＯＳトランジス
タは基板と異なる導電型の不純物領域（ウェル）に形成
する。第２１の手段として複数のフォトトランジスタを
設けその各々の出力をギャングして次段回路に入力す
る。
【００１９】第２２の手段として、発光素子と光駆動部
を有し光信号の送受信によりスイッチングあるいはセン
シングを行う半導体装置において光駆動部としてＭＯＳ
トランジスタを構成する基板領域（ウェル）と前記ＭＯ
Ｓトランジスタの基板領域に延びる空乏層の形成手段を
同一半導体基板に備え、前記空乏層への入射光による前
記基板領域の電位の変化を前記ＭＯＳトランジスタの出
力とすることを特徴とする光電変換半導体装置を使用す
る。
【００２０】第２３の手段として発光素子と光駆動部を
有し光信号の送受信によりスイッチングあるいはセンシ
ングを行う半導体装置において光駆動部として前記ＭＯ
ＳトランジスタはＮＭＯＳトランジスタとし前記半導体
基板と前記基板領域によりＰＮ接合を構成し前記ＰＮ接
合により空乏層を形成する。
【００２１】第２４の手段として発光素子と光駆動部を
有し光信号の送受信によりスイッチングあるいはセンシ
ングを行う半導体装置において光駆動部として前記光電
変換半導体装置を２個対称（逆直列）に結合する。
【００２２】
【実施例】以下に本発明の実施例を図面に基づいて説明
する。図１は本発明の光電変換半導体装置の第１の実施
例を示す断面図である。例えば比抵抗６ｋΩ・ｃｍのＮ
-型基板１１の基板厚みは３００μｍである。
【００２３】Ｎ±ウェル１２はＰの１５０ｋｅＶ、ドー
ズ量６Ｅ１２／ｃｍ2の条件のイオン注入で形成され
る。ドレイン領域１５、ソース領域１６はともにＢの３
０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2の条件のイオン注
入で形成されるＰ+型不純物領域でそれぞれドレイン電
極１７、ソース電極１８をもつ。
【００２４】Ｎ+型不純物領域１３はウェル電極１４が
Ｎ±ウェル１２とオーミックコンタクトをとるためにの
ものでＰの４０ｋｅＶ、ドーズ量６Ｅ１５／ｃｍ2の条
件のイオン注入で形成される。ＳｉＯ2よりなるゲート
絶縁膜１９の膜厚は５４０ｎｍであり、ゲート電極２０
はポリシリコンで形成される。
【００２５】素子間分離用ＳｉＯ2膜２１は１μｍの厚
みでＮ±ウェル１２を取り囲んでいる。素子分離用Ｓｉ
Ｏ2膜２１の下には素子分離用Ｐ±型不純物領域２２が
形成されている。
【００２６】基板比抵抗あるいは濃度、Ｎ±ウェルのド
ーズ量およびゲート絶縁膜の膜厚は本発明の重要なパラ
メーターであり、半発明の光電変換半導体装置の特性に
影響を与える。ゲート絶縁膜の膜厚は素子分離用ＳｉＯ
2膜より薄いことが望ましい。なぜなら分離領域のシュ
レッショルド電圧Ｖthがバイアスでもたなくなるからで
ある。
【００２７】上記のようにしてＮ±ウェル１２にＰＭＯ
Ｓトランジスタが形成される。基板の裏面には裏面Ｐ+
型不純物領域２３がＢＦ2の４０ｋｅＶ、ドーズ量２Ｅ
１４／ｃｍ2の条件のイオン注入で形成され、前記Ｎ-型
基板１１とでＰＩＮダイオードを形成し逆バイアス電圧
の印加で空乏層２６が生ずる。
【００２８】裏面Ｐ+型不純物領域２３の電極として裏
面Ｐ+型電極２４が形成される。裏面Ｎ+型不純物領域２
５が裏面Ｐ+型不純物領域２３の周囲にＰの４０ｋｅ
Ｖ、ドーズ量６Ｅ１５／ｃｍ2の条件のイオン注入で形
成される。図２は本発明の第１実施例で示す光電変換半
導体装置の１例を示す平面図である。
【００２９】Ｎ±ウェル１２にはＮ+型不純物領域１３
とその電極であるウェル電極１４、およびＭＯＳトラン
ジスタを構成するドレイン領域１５、ソース領域１６と
その電極であるドレイン電極１７、ソース電極１８とポ
リシリコンによりゲート電極２０とＡｌによりゲート電
極２０と接続してゲートＡｌ電極３０が形成される。
【００３０】ドレイン領域１５、ソース領域１６はとも
にＰ+型不純物領域でゲート電極形成後セルフアライン
にイオン注入されるので横方向の拡散を無視するとゲー
ト長Ｌ、ゲート幅Ｗが図示するように定義される。図３
は上記本発明の光電変換装置の原理を説明するための詳
しい等価回路図である。
【００３１】ゲート電極Ｇ２０にはゲート電圧ＶGS6１
が印加され、ソース電極Ｓ１８、ドレイン電極Ｄ１７が
あり、読みだし容量ＣO7２を介して出力信号ＶOUTが出
力される出力端子６８をもつ。静電容量としてはＮ±ウ
ェルとソース間容量ＣJ6９、Ｎ±ウェルとチャンネル間
容量ＣS７０、とＮ±ウェルと基板間容量（ＰＩＮダイ
オードの接合容量）ＣD７１をもつ。
【００３２】ウェル電極１４は抵抗ＲB6４を介して接地
（ＧＮＤ）６６と接続し、ＰＩＮダイオード６７は逆電
圧ＶB6２により空乏層が形成される。ドレイン電極Ｄ１
７には抵抗ＲO6５を介してドレイン電圧ＶDD6３が印加
される。
【００３３】光が空乏層に入射して生じた電荷はＮ±ウ
ェルに蓄積され、これによりＰＭＯＳトランジスタのド
レイン電流が変化し、電荷は抵抗ＲB6４を通って排出さ
れる。図４は本発明の光電変換半導体装置の動作原理を
説明するためのゲート電圧−ドレイン電流特性図であ
る。
【００３４】光照射時のドレイン電流曲線８１と光無照
射時のドレイン電流曲線８２を比較すると同一ＶGSで光
照射によりドレイン電流ＩDが増加し光電変換効果があ
ることがわかる。ＰＭＯＳトランジスタのドレイン電流
ＩDは飽和領域において数１のようになる。
【００３５】
【数１】 ここでＷ：ゲート幅、Ｌ：ゲート長、μS:実効表面キャ
リア移動度、ＣOX:単位面積当たりのゲート容量、ＶGS:
ソースとゲート間電圧、Ｖth:スレッショルド電圧であ
り、μS=１２０ｃｍ2/Ｖsecであり、ＣOXは数２のよう
になる。
【００３６】
【数２】 ここでεO:真空誘電率、εOX:ＳｉＯ2の比誘電率、
ｔOX:ゲート絶縁膜のＳｉＯ2の膜厚でありεO=８．８５
４Ｘ１０-14F／ｃｍ、εOX=３．９である。ゲート容量
ＣGは数３のようになる。
【００３７】
【数３】 光入射によるＮ±ウェルでのバイアス電圧ＶsubはＩDと
Ｖthに影響して数４となり、
【００３８】
【数４】 ただし説明を簡単にするためフラットバンド電圧は省略
してある。ここでｑ：電荷、ｋ：ボルツマン定数、Ｔ：
ケルビン絶対温度、ＮD:Ｎ-ウェル不純物濃度、ＬDは数
５のように定義される拡散長である。
【００３９】
【数５】 Ｎ±ウェルのフェルミ準位φFnは数６のようになる。
【００４０】
【数６】 ここでεSi:Ｓｉの比誘電率、ｎi:Ｓｉの真性キャリア
濃度である。Ｎ±ウェル内部のトランスコンダクタンス
ｇsubは数７のようになる。
【００４１】
【数７】 ここでｇmは表面でのトランスコンダクタンスであり数
８のようになる。
【００４２】
【数８】 ここでｋP:定数、これからｇsubはｇmに比例することが
わかる。ｇsub/ｇmは数９のようになる。
【００４３】
【数９】 このｇsub/ｇmが感度を表し、ＣOXを小さくすると感度
が大きくなることがわかる。この光電変換半導体装置の
容量ＣBは数１０のようになる。
【００４４】
【数１０】 このうちＣDはＡd:Ｎ±ウェル面積、ｄ：空乏層厚みと
して数１１のようになる。
【００４５】
【数１１】 ところでゼロバイアスでのＮ±ウェルとソース領域のＰ
Ｎ接合の空乏層厚みｄj0は数１２のようになる。
【００４６】
【数１２】 ここでＮA:ソース領域の不純物濃度、Ｖbiはビルトイン
ポテンシャルで数１３のようになる。
【００４７】
【数１３】 したがって、ゼロバイアス接合容量つまりＣJは数１４
のようになる。
【００４８】
【数１４】 となる。ここでＡJ:ソース面積である。またＮ±ウェル
とチャンネル間の空乏層厚みｄsubは数１５のようにな
る。
【００４９】
【数１５】 ここでψS:ＰＭＯＳチャンネルの表面準位であり、ψS=
２φFnとする。ＣSはゲート領域全体におよんでおり数
１６のようになる。
【００５０】
【数１６】 全体の容量ＣBはＮ±ウェルの不純物濃度と関係があり
次に述べる電荷増幅率とも関係があり目的とする光電変
換半導体装置の特性との関係で決められる。光がパルス
的に入射したときの等価電荷量をＱ0とするとＮ±ウェ
ルに現れる電位は時間ｔと角速度ωの関数として数１７
のようになる。
【００５１】
【数１７】 ここで抵抗ＲBはＮ±ウェルのポテンシャルを保つ。ド
レイン電流の変化として現れる成分は数１８のようにな
る。
【００５２】
【数１８】 ここでＩD(ＤＣ）はドレイン電流のＤＣ成分である。出
力信号は抵抗や容量よりなる微分網の時定数ｔ0の微分
となり数１９のようになる。
【００５３】
【数１９】 時定数ｔ0がパルスの減衰時間τ＝ＲBＣBより十分小さ
いときは出力信号は数２０のようになる。
【００５４】
【数２０】 総出力電荷はフーリエ変換をして数２１のようになる。
【００５５】
【数２１】 電荷増幅率Ｑout/Ｑ0はＮ±ウェル不純物濃度とゲート
絶縁膜厚み（ｔOX)の寄与率が大きく、Ｎ±ウェル不純
物濃度を濃くするほど、ゲート絶縁膜厚みを厚くするほ
ど増幅率は大きくなるが、一方Ｎ±ウェル不純物濃度を
濃くするとＣBが大きくなる。
【００５６】本発明では上記のような回路、素子構造に
より高速応答特性をもちかつ電荷増幅を行う、すなわち
高感度の光電変換半導体装置が実現する。かつ上記の数
式により種々な用途の光電変換半導体装置のパラメータ
を算出することができる。
【００５７】以上はＰＭＯＳトランジスタの場合であ
り、ＰＭＯＳトランジスタは耐放射線性がよいため放射
線検出にむいている。ＮＭＯＳトランジスタも基本的に
上記原理が当てはまりＮＭＯＳトランジスタでも同様に
高速応答特性をもちかつ電荷増幅を行い、なおかつＰＭ
ＯＳトランジスタにないすぐれた点があり、種々の応用
が可能となる。
【００５８】図５は本発明の第２の実施例の光電変換半
導体装置の断面図であり、Ｎ-型基板１１にＰ+型不純物
領域２７とＰ+型電極２８が形成され、同じ面にＰ+型不
純物領域２７を囲んでＮ±ウェル１２が形成されＮ±ウ
ェル１２内にはＮ+型不純物領域１３とウェル電極１４
およびＰ+型不純物領域によりドレイン領域１５とソー
ス領域１６が形成され、それぞにはドレイン電極１７、
ソース電極１８がまたゲート絶縁膜１９、ゲート電極２
０が形成されておりＰＭＯＳトランジスタとなってい
る。
【００５９】このＮ-ウェルは厚い素子分離用ＳｉＯ2膜
２１で周囲を囲まれ、その下には素子分離用Ｐ±型不純
物領域２２が形成されている。Ｐ+型不純物領域２７と
Ｐ+型電極２８がつまりＰＮ接合がＰＭＯＳトランジス
タと同じ面に形成され反対側の面には裏面Ｎ+型不純物
領域２９が形成されており片面だけのプロセスとなる。
【００６０】図６は本発明の第２の実施例の光電変換半
導体装置の電極配置平面図であり、ソース電極１８、ゲ
ート電極２０、ドレイン電極１７、ウェル電極１４が同
心円状に形成され中心にＰ+型電極２８が形成されてい
る。第２の実施例の変形として中心にソース電極１８が
あり周囲をゲート電極２０、ドレイン電極１７、ウェル
電極１４、Ｐ+型電極２８を同心円状に形成する、ある
いは中心にウェル電極１４があり周囲をソース電極１
８、ゲート電極２０、ドレイン電極１７、Ｐ+型電極２
８を同心円状に形成するという構造もあるがゲート幅Ｌ
を大きくとれる図６に示した構造が好ましい。
【００６１】もちろん中心にＰ+型電極２８があり周囲
をウェル電極１４、ソース電極１８、ゲート電極２０、
ドレイン電極１７を同心円状に形成するという構造もよ
い。図７は本発明の第３の実施例の光電変換半導体装置
の断面図であり、Ｐ２２-型基板３５にＰ±ウェル４５
が形成されＰ±ウェル４５内にはＰ+型不純物領域４４
とウェル電極１４およびＮ+型不純物領域によりドレイ
ン領域１５とソース領域１６が形成され、それぞれには
ドレイン電極１７、ソース電極１８が形成され、更にゲ
ート絶縁膜１９、ゲート電極２０が形成されておりＮＭ
ＯＳトランジスタとなっている。
【００６２】基板の裏面には裏面Ｎ+型不純物領域５１
とその電極である裏面Ｎ+型電極５２とチャンネルスト
ッパとなるＰ+型不純物領域４８が形成され、裏面Ｎ+型
電極５２とウェル電極１４との間で逆電圧を印加するこ
とにより裏面Ｎ+型不純物領域２５１とＰ-型基板３５に
より形成されるＰＮ接合により空乏層２６を形成しＰＩ
Ｎダイオード（フォトダイオード）となっている。
【００６３】図８は本発明の第３の実施例の光電変換半
導体装置の等価回路図の１例でありウェルに形成された
ＮＭＯＳトランジスタとしてゲート電極（Ｇ）２０、ソ
ース電極（Ｓ）１８、ドレイン電極（Ｄ）１７をもち裏
面Ｎ+型不純物領域とＰ-型基板により形成されるＰＩＮ
ダイオード６７があり、逆電圧６２が印加される。
【００６４】ドレイン電極（Ｄ）１７には抵抗６５を介
してドレイン電圧６３が印加され、ドレイン電極（Ｄ）
１７から出力端子６８により出力信号が出力される。ソ
ース電極（Ｓ）１８は接地６６に接続しウェルに形成さ
れたオーミック電極であるウェル電極１４は抵抗６４を
通して接地６６に接続し光により発生した電荷は抵抗６
４を通してその時定数に応じて排出される。
【００６５】図９は本発明の第３の実施例の光電変換半
導体装置の等価回路図の別の例でありウェルに形成され
たＮＭＯＳトランジスタとしてゲート電極（Ｇ）２０、
ソース電極（Ｓ）１８、ドレイン電極（Ｄ）１７をもち
裏面Ｎ+型不純物領域とＰ-型基板により形成されるＰＩ
Ｎダイオード６７があり、逆電圧６２が印加される。
【００６６】ドレイン電極（Ｄ）１７には抵抗６５を介
してドレイン電圧６３が印加され、ドレイン電極（Ｄ）
６３から出力端子６８により出力信号が出力される。ソ
ース電極（Ｓ）１８は接地６６に接続しウェルに形成さ
れたオーミック電極であるウェル電極１４はトランジス
タのようなスイッチング素子７３を通して接地６６に接
続し、光により発生した電荷はスイッチング素子７３を
通して排出される。
【００６７】つまり図８に示す等価回路図の１例の抵抗
６４をスイッチング素子に置き換えたものである。図１
０は第３の実施例の光電変換半導体装置の等価回路図の
更に別の例でありウェルに形成されたＮＭＯＳトランジ
スタとしてゲート電極（Ｇ）２０、ソース電極（Ｓ）１
８、ドレイン電極（Ｄ）１７をもち裏面Ｎ+型不純物領
域とＰ-型基板により形成されるＰＩＮダイオード６７
があり、逆電圧６２が印加される。
【００６８】ドレイン電極（Ｄ）１７側には蓄積容量７
５が挿入されドレイン電圧６３が印加され、ドレイン電
極（Ｄ）１７から出力端子６８により出力信号が出力さ
れる。ソース電極（Ｓ）１８は接地６６に接続しウェル
に形成されたオーミック電極であるウェル電極１４はト
ランジスタのようなスイッチング素子７３を通して接地
６６に接続し光により発生した電荷はスイッチング素子
７３を通して排出される。本例ではドレイン電極側に蓄
積容量を挿入することで時分割駆動するような場合に蓄
積効果をもたせることができる。
【００６９】図１１は本発明の第４の実施例の光電変換
半導体装置の断面図でありＰ-型基板３５にＰ±ウェル
４５が形成されＰ±ウェル４５内にはＰ+型不純物領域
４４とウェル電極１４およびＮ+型不純物領域によりド
レイン領域１５とソース領域１６が形成され、それぞれ
にはドレイン電極１７、ソース電極１８が形成され、更
にゲート絶縁膜１９、ゲート電極２０が形成されており
ＮＭＯＳトランジスタとなっている。
【００７０】この例ではウェルが形成された面にＮ+型
不純物領域４６とその電極であるＮ+型電極４７が形成
されＮ+型電極４７とウェル電極１４との間で逆電圧を
印加することによりＮ+型不純物領域４６とＰ-型基板３
５により形成されるＰＮ接合により空乏層２６を形成し
ＰＩＮダイオードとなっている。Ｎ+型不純物領域７６
がつまりＰＮ接合がＭＯＳトランジスタと同じ面に形成
され反対側の面には裏面Ｐ+型不純物領域３８が形成さ
れており片面だけのプロセスとなる。
【００７１】図１２は本発明の第４の実施例の光電変換
半導体装置の１例の電極配置平面図である。この例では
Ｎ+型電極４７が中心にありソース電極１８、ゲート電
極２０、ドレイン電極１７、ウェル電極１４が同心円状
に形成されておりポリシリコンのゲート電極２０にはゲ
ートＡｌ電極３０が接続している。
【００７２】図１３は本発明の第の５実施例の光電変換
半導体装置の断面図である。Ｎ-型基板１１にＰ-ウェル
４１を形成しそのなかにＰ+型不純物領域４４とその電
極であるウェル電極１４、ドレイン領域１５、ソース領
域１６とその電極であるドレイン電極１７、ソース電極
１８およびゲート絶縁膜１９、ゲート電極２０が形成さ
れこのＰ-ウェル４１はＮ+型不純物領域４２とその電極
であるＮ+型電極４３で周囲を囲まれている。
【００７３】反対側の面には裏面Ｎ+型不純物領域２９
とその電極である裏面Ｎ+型電極５３が形成されてい
る。Ｎ-型基板１１とＰ-ウェル４２によりＰＮ接合つま
りＰＩＮダイオードが形成され、ウェル電極１４とＮ+
型電極４３または裏面Ｎ+型電極５３に逆バイアス電圧
を印加することにより空乏層２６を延ばすことができ
る。
【００７４】ＰＮ接合に逆電圧を印加するための基板側
の電極としてはＮ+型不純物領域４２に形成したＮ+型電
極４３かあるいは裏面Ｎ+型不純物領域２９に形成した
裏面Ｎ+型電極５３のどちらか一方があれば良い。つま
りＮ+型不純物領域４２と裏面Ｎ+型不純物領域２９はど
ちらか一方があれば良い。
【００７５】しかしＮ+型不純物領域４２と裏面Ｎ+型不
純物領域２９の両方を形成すると暗電流を低減すること
ができる。この場合同時に電極を形成する必要はなく、
１方にだけあればよいが両方に電極があると都合がよ
い。暗電流は弱い光でのダイナミックレンジを制限する
ので、暗電流を低減するＮ +型不純物領域４２と裏面Ｎ+
型不純物領域２９の両方を形成することは特に弱い光で
のダイナミックレンジを広げるのに効果をもつ。
【００７６】またＮ+型不純物領域４２と裏面Ｎ+型不純
物領域２９の両方に電極すなわちＮ +型電極４３と裏面
Ｎ+型電極５３を形成することで基板側の電極の外部へ
の取り出しの自由度がふえ有用である。この場合でも裏
面Ｎ+型不純物領域２９は全面に形成されるので基本的
に片面のプロセスとなる（マスクを必要とするプロセス
はない）。
【００７７】基板抵抗は大きい方が低電圧で空乏層が伸
びるので好ましく、具体的には１ｋΩ・ｃｍ以上であれ
ば数Ｖの逆バイアス電圧で十分な空乏層の伸びが得られ
る。特に第５の実施例は低逆電圧化と従って低暗電流化
に有効な構造となっている。この点で第１の実施例、第
２の実施例と第３の実施例、第４の実施例特に第１、第
３の実施例は大きな逆バイアス電圧で空乏層をウェルま
で延ばす必要があり不利である。
【００７８】図１４は本発明の第５の実施例の光電変換
半導体装置の電極配置平面図の１例である。基本形状は
方形あるいは円形あるいは楕円形など種々の形状が考え
られるが、ソース電極１８、ゲート電極２０、ドレイン
電極１７、ウェル電極１４、Ｎ+型電極４３を同心状に
形成する。
【００７９】なおウェル電極１４は（従って図１４のＰ
+型不純物領域４４も）中心に位置してもよいこの場合
できるだけＰ-ウェルの外周辺に近接してドレイン領
域、ソース領域、ゲート絶縁膜とその電極を形成するこ
とでＷ／Ｌ特にＷを大きくするのに有効となる。
【００８０】Ｐ+型不純物領域４４とウェル電極１４は
図１３のようにＭＯＳトランジスタ部の外側に形成して
もあるいは内側に形成しても良い。またドレイン領域１
５とソース領域１６が内外入れ替わった構造でも良い。
このようにウェルの下にフォトダイオードを形成した場
合、短波長光はウェルで吸収されてフォトダイオードに
は届きにくいので本実施例は不利であるが、赤外無線通
信あるいは光ファイバ通信のような８００から１０００
ｎｍの光では深く侵入するのでウェルの影響はほとんど
無視でき、かつ低暗電流であるため、特に弱い光までダ
イナミックレンジが良好でかつ高周波特性が優れている
ため高速、長距離の赤外無線通信や光ファイバ通信用受
光素子として本実施例は極めて有用である。
【００８１】ところで増幅率を大きくするにはゲート絶
縁膜の静電容量を小さくする必要があるが、静電容量を
小さくすることはトランスコンダクタンスｇを小さくす
ることになり一般的には不利であるが、本発明ではＮＭ
ＯＳトランジスタでかつＷ／Ｌ特にＷを大きくすること
ができ従ってゲート絶縁膜の静電容量を小さくして増幅
率をあげてもなおトランスコンダクタンスｇは良好な値
となる。
【００８２】従って本発明においてはゲート絶縁膜をＬ
ＯＣＯＳ絶縁膜として厚くすることにより静電容量を小
さくして増幅率を大きくすることが有効である。またＮ
ＭＯＳトランジスタにすることによりシュレッショルド
電圧を低くすることができＬＯＣＯＳ絶縁膜のような厚
いゲート絶縁膜でも数Ｖのゲート電圧をで作動可能とな
る。
【００８３】ＮＭＯＳトランジスタのをもつ本発明の光
電変換半導体装置上記のような利点をもつ。図１５は本
発明の第６の実施例の光電変換半導体装置の断面図であ
る。Ｎ-型基板１１にショットキー金属４９を設けるこ
とによりショットキー接合を形成し空乏層２６が形成さ
れ、Ｎ±ウェル１２にＰ+型不純物領域によりドレイン
領域１５とソース領域１６が形成され、それぞれにはド
レイン電極１７、ソース電極１８がまたゲート絶縁膜１
９、ゲート電極２０が形成されており、ＰＭＯＳトラン
ジスタが形成されている。
【００８４】なおショットキー接合の周縁には暗電流を
減らすためＰ＋型不純物領域５０が形成されている。こ
の例ではショットキー金属４９はＭＯＳトランジスタ形
成面と同じ面に形成しているがもちろん反対側の面でも
よい。
【００８５】いずれの場合でもショットキー金属を形成
した面と反対側の面から光を入射することによりショッ
トキー金属で光を反射させることができ変換効率を向上
できる。図１６は本発明の第７の実施例の光電変換半導
体装置の断面図であり、空乏層形成手段としてＰＮ接合
のかわりにＭＯＳダイオードが使用されＮ-型基板１１
のＭＯＳトランジスタの形成した反対側の面にＭＯＳ絶
縁膜３１が、その上にＭＯＳゲート３２とＭＯＳ電極３
３がすなわちＭＯＳダイオードが形成されＭＯＳ電極３
３にマイナス電位を印加することによ反転層３４が形成
されこれがＰ+型不純物領域と同じ役割をはたし空乏層
２６が形成される。
【００８６】図１７は本発明の第８の実施例の光電変換
半導体装置の断面図でありＭＯＳ絶縁膜３１、ＭＯＳゲ
ート３２、ＭＯＳ電極３３よりなるＭＯＳダイオードが
ＭＯＳトランジスタと同じ面に形成されている。図１８
は本発明の第９の実施例の光電変換半導体装置の断面図
であり図１９はその平面図である。
【００８７】Ｐ-型基板３５にＮ-ウェル４０を形成しそ
のなかにＮ+型不純物領域１３、ウェル電極１４、ドレ
イン領域１５、ソース領域１６、ドレイン電極１７、ソ
ース電極１８、ゲート絶縁膜１９、ゲート電極２０が形
成されこのＮ-ウェルは厚い素子分離用ＳｉＯ2膜２１と
Ｐ+型不純物領域３６、Ｐ+型電極３７で周囲を囲まれて
いる。この場合はＰＭＯＳトランジスタである。
【００８８】反対側の面には裏面Ｐ+型不純物領域３７
が形成されている。Ｐ-型基板３５とＮ-ウェル１２によ
りＰＮ接合が形成され、ウェル電極１４とＰ+型電極３
７にバイアスをかけることにより空乏層２６を延ばすこ
とができる。
【００８９】以上本発明の第３、第４、第５の実施例で
はＮＭＯＳトランジスタであり第１、第２、第８、第９
の実施例ではＰＭＯＳトランジスタであるが、ＮＭＯＳ
トランジスタはＰＭＯＳトランジスタよりトランスコン
ダクタンスが大きくこの点で優れている。
【００９０】しかしショットキー接合はＮ-型基板のほ
うが暗電流が少ない。以上述べたように本発明のＭＯＳ
トランジスタとこのＭＯＳトランジスタの基板領域に延
びる空乏層の形成手段を備え、前記空乏層への入射光に
よる基板領域の電位の変化を前記ＭＯＳトランジスタの
出力とする半導体装置においては種々の方式があること
がわかる。
【００９１】すなわち基板はＰ-型基板とＮ-型基板、ト
ランジスタはＰＭＯＳとＮＭＯＳ、トランジスタを形成
するウェルが基板と同じ導電型の場合と異なる導電型の
場合、ウェルが基板と同じ導電型の場合は空乏層形成の
手段としてＰＮ接合、ショットキー接合、あるいはＭＯ
Ｓダイオードが利用可能であり目的にあった組み合わせ
を選ぶことができる。
【００９２】図２０は各種光電変換装置の光量−出力特
性図でありフォトトランジスタは増幅はするがダイナミ
ックレンジが狭くＰＩＮフォトダイオードはダイナミッ
クレンジは広いが増幅機能がないのにたいし本発明の光
電変換装置は増幅機能をもちかつダイナミックレンジが
広いという特徴をもつ。
【００９３】図２１は本発明の光電変換装置の光量−出
力特性図であり、ゲート電極に印加する電圧であるゲー
ト電圧Ｖｇがドレイン電極に印加する電圧であるドレイ
ン電圧Ｖｄより大きいときの光量−出力曲線８３にくら
べゲート電圧Ｖｇとドレイン電圧Ｖｄが等しいときの光
量−出力曲線８４のほうがダイナミックレンジが広く優
れている。
【００９４】図２２は本発明の第１０の実施例の光電変
換半導体装置の平面図であり、ソース電極１８、ゲート
電極２０、ドレイン電極１７、ウェル電極１４、Ｎ+型
電極４３を同心状に形成する。ゲート電極２０とドレイ
ン電極１７を短絡してＡｌ電極３０が形成してあり、こ
れより上述の上述のゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ
の条件を実現している。
【００９５】図２３はゲート電圧Ｖｇ＝ドレイン電圧Ｖ
ｄのときのゲート電圧変化にたいする本発明の光電変換
装置の光量−出力特性図であり、ゲート電圧Ｖｇが大き
くなるほど弱光量領域での飽和が早くなり、逆に強光量
領域での飽和が遅くなることがわかる。
【００９６】そこでダイナミックレンジを改善するには
出力が小さい時にはゲート電圧が小さくなるようにフィ
ードバックすることが有効である。図２４はこのフィー
ドバックによるダイナミックレンジの改善方法を示すブ
ロック図であり本発明の光電変換装置８５のドレイン出
力８８をフィードバック回路８６に入力しフィードバッ
ク回路８６からの出力を本発明の光電変換装置８５のゲ
ート電極８７に入力する。
【００９７】このようにすることによりダイナミックレ
ンジが改善される。図２５は本発明の第１１の実施例の
光電変換半導体装置の等価回路図であり、ＮＭＯＳを形
成したウェルにオーミック接合をしているウェル電極１
４がゲート電極２０と短絡している。
【００９８】ウェルに形成されたＮＭＯＳトランジスタ
としてゲート電極（Ｇ）２０、ソース電極（Ｓ）１８、
ドレイン電極（Ｄ）１７をもちＰＩＮダイオード６７が
ある。ドレイン電極（Ｄ）１７には抵抗６５を介してド
レイン電圧６３が印加され、ドレイン電極（Ｄ）１７か
ら出力端子６８により出力信号が出力される。
【００９９】ソース電極（Ｓ）１８は接地６６に接続し
ウェルに形成されたオーミック電極であるウェル電極１
４は抵抗６４を通して接地６６に接続している。ＰＩＮ
ダイオードへの逆バイアスは抵抗７６によってドレイン
電圧から分圧されている。
【０１００】この場合のドレイン電圧−ドレイン電流特
性図は図２６に示すようになり、光照射時のドレイン電
流曲線８９は光無照射時のドレイン電流曲線９０より同
じドレイン電圧でドレイン電流が増加していることがわ
かる。上記本発明の光電変換半導体装置を多数個形成し
信号取り出し方法を種々考慮することにより２次元化さ
れた光電変換半導体装置すなわち固体撮像素子を得るこ
とができる。
【０１０１】図２７は上記本発明の光電変換装置の第１
の応用例の固体撮像素子の回路図であり、ＸＹアドレス
方式をとっており、たとえば図２８に等価回路図として
示す本発明の光電変換装置９１を１画素として多数平面
上に形成し垂直走査回路よりでた垂直走査ライン９３は
各行（Ｙｎ）の本発明の光電変換装置９１のゲート電極
２０と結合しておりこれにより垂直走査は本発明の光電
変換素子のもつＭＯＳトランジスタによってなされる。
一方水平走査はスイッチング素子、この場合はトランジ
スタ９５によってなされ読出しライン９４への信号出力
の切り換えが行われる。
【０１０２】各列（Ｘｎ）の本発明の光電変換装置９１
の出力端子は水平走査ライン９２と結合しており水平走
査ライン９２にはスイッチング用にトランジスタ９５が
ついており読出しライン９４への信号出力の切り換えが
なされる。図２８は本発明の光電変換装置の第１の応用
例の固体撮像素子の１画素である本発明の光電変換装置
の等価回路図の１例でありウェルに形成されたＮＭＯＳ
トランジスタとしてゲート電極（Ｇ）２０、ソース電極
（Ｓ）１８、ドレイン電極（Ｄ）１７をもちウェルと基
板により形成されるＰＩＮダイオード６７があり、逆電
圧６２が印加される。
【０１０３】ドレイン電極（Ｄ）１７には抵抗６５を介
してドレイン電圧６３が印加され、ドレイン電極（Ｄ）
６３から出力端子６８により出力信号が出力される。ソ
ース電極（Ｓ）１８は接地６６に接続しウェルに形成さ
れたオーミック電極であるウェル電極１４はトランジス
タ７４を通して接地６６に接続している。
【０１０４】光により生じた電荷の排出はウェル電極１
４に接続されたトランジスタ７４によってなされるが、
そのためにはトランジスタ７４のゲートは次行の垂直走
査ライン９３に結合され次行が選択されると電荷が排出
されるようになっている。このような本発明の光電変換
装置を利用した固体撮像素子は高感度という特徴をも
つ。
【０１０５】本発明の光電変換装置を利用してリアルタ
イム処理を目的とした固体撮像素子を得ることもでき
る。図２９は本発明の第２の応用例の固体撮像素子の回
路図でありリアルタイム処理を目的したものである。
【０１０６】１画素はＸ読出し用とＹ読出し用の２個の
本発明の光電変換装置９１よりなり、各行の１行のＹ読
出し用の本発明の光電変換装置９１は各行それぞれＹ読
出しライン９７にギャングされている。各列１列のＸ読
出し用本発明の光電変換装置９１は各列それぞれＸ読出
しライン９６にギャングされている。
【０１０７】このようにしてＸ読出しラインとＹ読出し
ラインの交差した位置でのリアルタイム処理が可能な固
体撮像素子が得られる。図３０は本発明の光電変換装置
の第３の応用例の固体撮像素子の回路図でありリアルタ
イム処理を目的したものである。
【０１０８】図３０に示す固体撮像素子の画素としては
図３１に電極配置平面図として示すように基板とＰＮ接
合をなすウェルに形成するＭＯＳトランジスタのドレイ
ン領域とその電極を１つのウェルに２つ形成する。すな
わちウェル内のＭＯＳトランジスタは２重ドレインＭＯ
Ｓトランジスタであり、ソース電極１８、ゲート電極２
０、２分割ドレイン電極であるＸドレイン電極９８とＹ
ドレイン電極９９、ウェル電極１４、Ｎ+型電極４３を
同心状に形成する。ゲート電極２０にはＡｌ電極３０が
接続する。
【０１０９】図３０に示すように上記２重ドレインの本
発明の光電変換装置１００よりなる１画素の各行の１行
のＹドレイン電極９９は各行それぞれのＹ読出しライン
９７にギャングされ、各列１列のＸドレイン電極９８は
各列それぞれのＸ読出しライン９６にギャングされてい
る。
【０１１０】このようにしてもＸ読出しラインとＹ読出
しラインの交差した位置でのリアルタイム処理が可能な
固体撮像素子が得られ前記２つの本発明の光電変換装置
を１画素とする場合に比べて微細化が可能となる。本発
明の別の方法によっても赤外光無線通信でＰＩＮフォト
ダイオードの受光面積を大きくせず従って接合容量を増
加せずに高速化の妨げとなりＳ／Ｎ比を低下通信品質を
低下させることなく受信側の実質信号電流を増加させる
ことにより通信距離の拡大を可能とすることが可能であ
る。
【０１１１】図３２は本発明の第１２の実施例の光電変
換半導体装置の回路図であり３個のＰＩＮフォトダイオ
ード１からの出力信号は各々別々にプリアンプ１０１に
入力されプリアンプ１０１からでたあとでギャングされ
ている。図３３、図３４は本発明の第１３、第１４の実
施例の光電変換半導体装置でプリアンプとしてＦＥＴ１
０２を用いたときの回路図の例である。
【０１１２】ここでＰＩＮフォトダイオードの数が３個
であるのは特に意味のあるものではなく任意の数でよ
い。図３５は本発明の光電変換装置の第４の応用例の回
路図であり本発明の第３、第４、第５、第６、第７の実
施例のＮＭＯＳトランジスタをもつ本発明の光電変換装
置を２個ギャングしたものである。
【０１１３】図３５はＮＭＯＳトランジスタの場合であ
るがＰＭＯＳトランジスタをもつ場合すなわち第１、第
２、第８、第９の実施例でももちろんかまわない。本発
明の第１０、第１１、第１２の実施例、本発明の光電変
換装置の第４の応用例ともノイズはＣ・ｇ-0.5に比例
し、ここでＣはＰＩＮフォトダイオードの静電容量でｇ
はトランジスタのトランスコンダクタンスでありＦＥＴ
では（ＩdＷ／Ｌ）0.5に比例しＩdはドレイン電流、Ｗ
はゲート長、Ｌはソース・ドレイン間距離である。
【０１１４】ノイズを下げてＳ／Ｎ比をよくするにはＰ
Ｎ接合の接合容量を減らしトランジスタのトランスコン
ダクタンスを大きくする必要がありこれは本発明の場合
だけでなくＰＩＮフォトダイオードと増幅器よりなる光
電変換装置ないしは光信号受信用半導体装置に一般的に
成立する。
【０１１５】またフォトダイオードの応答速度はＰＮ接
合の接合容量の影響を受け接合容量が大きいと応答速度
を低下することが知られている。したがって信号電流を
増やすためにフォトダイオードの面積を大きくすること
はＳ／Ｎ比と応答速度の低下をともなうこととなる。
【０１１６】しかし本発明の第１０、第１１、第１２の
実施例ではＳ／Ｎ比と応答速度の低下させることなく実
質的にフォトダイオードの面積を大きくすることが可能
となる。いま１個のＰＩＮフォトダイオードの静電容量
をＣTとしてこれをｎ個に分割したときの各々のＰＩＮ
フォトダイオードの静電容量をＣtとすると ＣT=ｎＣt 各ＦＥＴのトランスコンダクタンスｇtとするとノイズ
は （ｎＣ2 t/ｇt)0.5 に比例する。
【０１１７】一方分割前の１個のＰＩＮフォトダイオー
ドのにおいてトランスコンダクタンスＧのＦＥＴを使用
するとノイズは （Ｃ2 T/Ｇ）0.5 に比例し両者の比をとると （ｎＣ2 t／ｇt)0.5／（Ｃ2 T／Ｇ）0.5＝｛Ｇ／（ｇ
tn）｝0.5 となり、ｇt=Ｇであれば本発明によりノイズはｎ-0.5倍
となりｎｇt＝Ｇであればノイズは同じであるがトラン
スコンダクタンスおのおのｇt、ＧのＦＥＴのドレイン電
流Ｉt、ＩTとするとｇt、Ｇはそれぞれ（Ｉt)0.5、（ＩT)
0.5に比例するから ｎ（Ｉt)0.5=（ＩT)0.5 となりこれより ｎＩt＜ｎ2It=ＩT となり本発明により低消費電力化が可能となる。
【０１１８】ギャングは図３２や図３３あるいは図３
４、図３５のようにドレインノードで電流加算するのが
簡易であるが演算増幅器を用いた加算回路でもかまわな
い。図３６は本発明の光電変換装置の第４の応用例です
べての光電変換半導体装置を同一の基板に形成したとき
の回路図である。
【０１１９】このように同一の基板（１チップ）に本発
明の光電変換半導体装置を形成することにより高密度化
（高集積化）が可能となる。以上のように本発明はＰＭ
ＯＳトランジスタでもＮＭＯＳトランジスタでも効果が
あるが、ＮＭＯＳトランジスタはＰＭＯＳトランジスタ
よりトランスコンダクタンスが大きくこの点で優れてい
る。以上各光電変換装置を同一の基板あるいは別々の基
板に形成しドレインノードで電流加算あるいは演算増幅
器を用いて加算回路にする。
【０１２０】図３７は本発明の第１５の実施例の光電変
換半導体装置の回路図でありＮＰＮ型フォトトランジス
タのをコレクタ１１０側でギャングし抵抗１１４を負荷
し信号をギャングしたノードから引き出しこの例ではプ
リアンプ１１５に入力している。抵抗１１４を通して電
源電圧１１２が印加されエミッタ１１１は接地１１３に
結合している。
【０１２１】図３８は本発明の第１６の実施例の光電変
換半導体装置の回路図でありＮＰＮ型フォトトランジス
タのをエミッタ１１１側でギャングし抵抗１１６を負荷
し信号をギャングしたノードから引き出しこの例ではプ
リアンプ１１５に入力している。コレクタ１１０側には
電源電圧１１２が印加されエミッタ１１１は抵抗１１６
を通して接地１１３に結合している。
【０１２２】図３７の第１５の実施例とは出力信号の極
性が異なるだけである。上記本発明のいずれの方法によ
ってもノイズを増加させないで実質的に出力信号を大き
くすることが可能となる。また本発明の光電変換半導体
装置を光カプラー、ソリッドステイトリレー、光リレ
ー、光インタラプタ、光リフレクタなどとよばれる発光
素子と光駆動部を有し光信号の送受信によりスイッチン
グ機能あるいは物体の検出を行う光結合半導体装置に応
用することにより設計、製造が簡単で高性能の光結合半
導体装置を実現するものことができる。
【０１２３】図３９は上記本発明の光電変換半導体装置
の第５の応用例の光結合半導体装置の回路図であり、Ｌ
ＥＤ７５と１個の本発明の光電変換半導体装置よりなっ
ており直流のリレーあるいは物体の検出等に使用でき
る。もちろん複数の上記光電変換半導体装置を直列また
は並列結合してもよく、並列結合は１個でＰＮ接合の面
積を大きくするよりも高速、高周波化に優れている。
【０１２４】図４０は本発明の光電変換半導体装置の第
６の応用例の光結合半導体装置の回路図でありＬＥＤ７
５と２個の対称（逆直列）に結合した上記光電変換半導
体装置よりなっており交流ないしは双方向のリレー等と
して使用できる。図４１は本発明の光電変換半導体装置
の第７の応用例の光結合半導体装置の回路図であり、本
発明の第１１の実施例の光電変換半導体装置を利用した
ものである。
【０１２５】ＮＭＯＳを形成したウェルにオーミック接
合をしているウェル電極１４がゲート電極２０と短絡し
ており、この点で図３９に示した光結合半導体装置と異
なっている。ウェルに形成されたＮＭＯＳトランジスタ
としてゲート電極（Ｇ）２０、ソース電極（Ｓ）１８、
ドレイン電極（Ｄ）１７をもちＰＩＮダイオード６７が
ある。
【０１２６】ドレイン電極（Ｄ）１７には抵抗６５を介
してドレイン電圧６３が印加され、ドレイン電極（Ｄ）
１７から出力端子６８により出力信号が出力される。ソ
ース電極（Ｓ）１８は接地６６に接続しウェルに形成さ
れたオーミック電極であるウェル電極１４は抵抗６４を
通して接地６６に接続している。
【０１２７】ＰＩＮダイオードへの逆バイアスは抵抗７
６によってドレイン電圧から分圧されている。上記のよ
うな構成で第５の応用例と同様に直流のリレーあるいは
物体の検出等に使用できる。
【０１２８】もちろん２個対称（逆直列）に結合するこ
とにより第６の応用例同様に交流ないしは双方向のリレ
ー等として使用できる。
【０１２９】
【発明の効果】以上説明してきたように、本発明の方法
によれば、ダイナミックレンジが良好でかつ高周波特性
が優れている増幅作用のある新規光電変換半導体装置を
実現し、これにより赤外光無線通信や光ファイバ通信で
通信距離の拡大を可能とし、更に高感度の固体撮像素子
や光カプラー、光インタラプタ、光リフレクタなどの光
結合半導体装置の実現を可能とするものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の光電変換半導体装置の
断面図である。
【図２】本発明の第１の実施例の光電変換半導体装置の
平面図である。
【図３】本発明の第１の実施例の光電変換半導体装置の
等価回路図である。
【図４】本発明の光電変換半導体装置のゲート電圧−ド
レイン電流特性図である。
【図５】本発明の第２の実施例の光電変換半導体装置の
断面図である。
【図６】本発明の第２の実施例の光電変換半導体装置の
平面図である。
【図７】本発明の第３の実施例の光電変換半導体装置の
断面図である。
【図８】本発明の第３の実施例の光電変換半導体装置の
等価回路図である。
【図９】本発明の第３の実施例の光電変換半導体装置の
等価回路図である。
【図１０】本発明の第３の実施例の光電変換半導体装置
の等価回路図である。
【図１１】本発明の第４の実施例の光電変換半導体装置
の断面図である。
【図１２】本発明の第４の実施例の光電変換半導体装置
の平面図である。
【図１３】本発明の第５の実施例の光電変換半導体装置
の断面図である。
【図１４】本発明の第５の実施例の光電変換半導体装置
の平面図である。
【図１５】本発明の第６の実施例の光電変換半導体装置
の断面図である。
【図１６】本発明の第７の実施例の光電変換半導体装置
の断面図である。
【図１７】本発明の第８の実施例の光電変換半導体装置
の断面図である。
【図１８】本発明の第９の実施例の光電変換半導体装置
の断面図である。
【図１９】本発明の第９の実施例の光電変換半導体装置
の平面図である。
【図２０】光電変換装置の光量−出力特性図である。
【図２１】本発明の光電変換装置の光量−出力特性図で
ある。
【図２２】本発明の第１０の実施例の光電変換半導体装
置の平面図である。
【図２３】本発明の光電変換装置の光量−出力特性図で
ある。
【図２４】ダイナミックレンジの改善方法を示すブロッ
ク図である。
【図２５】本発明の第１１の実施例の光電変換半導体装
置の等価回路図である。
【図２６】本発明の第１１の実施例のドレイン電圧−ド
レイン電流特性図である。
【図２７】本発明の光電変換半導体装置の第１の応用例
の固体撮像素子の回路図である。
【図２８】本発明の光電変換半導体装置の第１の応用例
の固体撮像素子の１画素の等価回路図である。
【図２９】本発明の光電変換半導体装置の第２の応用例
の固体撮像素子の回路図である。
【図３０】本発明の光電変換半導体装置の第３の応用例
の固体撮像素子の回路図である。
【図３１】本発明の光電変換半導体装置の第３の応用例
の固体撮像素子の１画素分の受光部平面図である。
【図３２】本発明の第１２の実施例の光電変換半導体装
置の回路図である。
【図３３】本発明の第１３の実施例の光電変換半導体装
置の回路図である。
【図３４】本発明の第１４の実施例の光電変換半導体装
置の回路図である。
【図３５】本発明の光電変換装置の第４の応用例を示す
回路図である。
【図３６】本発明の光電変換半導体装置の第４の応用例
を示す回路図である。
【図３７】本発明の第１５の実施例の光電変換半導体装
置の回路図である。
【図３８】本発明の第１６の実施例の光電変換半導体装
置の回路図である。
【図３９】本発明の光電変換半導体装置の第５の応用例
の光結合半導体装置を示す回路図である。
【図４０】本発明の光電変換半導体装置の第６の応用例
の光結合半導体装置を示す回路図である。
【図４１】本発明の光電変換半導体装置の第７の応用例
の光結合半導体装置を示す回路図である。
【図４２】ＰＩＮフォトダイオードの断面図である。
【符号の説明】
１ ＰＩＮフォトダイオード ２ Ｎ-型半導体基板 ３ Ｐ+型不純物領域 ４ Ｎ+型不純物領域 ５ Ｎ+型不純物領域 ６ アノード電極 ７ カソード電極 ８ 裏面カソード電極 １１ Ｎ-型基板 １２ Ｎ±ウェル １３ Ｎ+型不純物領域 １４ ウェル電極 １５ ドレイン領域 １６ ソース領域 １７ ドレイン電極 １８ ソース電極 １９ ゲート絶縁膜 ２０ ゲート電極 ２１ 素子分離用ＳｉＯ2膜 ２２ 素子分離用Ｐ±型不純物領域 ２３ 裏面Ｐ+型不純物領域 ２４ 裏面Ｐ+型電極 ２５ 裏面Ｎ+型不純物領域 ２６ 空乏層 ２７ Ｐ+型不純物領域 ２８ Ｐ+型電極 ２９ 裏面Ｎ+型不純物領域 ３０ ゲートＡｌ電極 ３１ ＭＯＳ絶縁膜 ３２ ＭＯＳゲート ３３ ＭＯＳ電極 ３４ 反転層 ３５ Ｐ-型基板 ３６ Ｐ+型不純物領域 ３７ Ｐ+型電極 ３８ 裏面Ｐ+型不純物領域 ３９ ポリＳｉ抵抗 ４１ Ｐ-ウェル ４２ Ｎ+型不純物領域 ４３ Ｎ+型電極 ４４ Ｐ+型不純物領域 ４５ Ｐ±ウェル ４６ Ｎ+型不純物領域 ４７ Ｎ+型電極 ４８ Ｐ+型不純物領域 ４９ ショットキー金属 ５０ Ｐ+型不純物領域 ５１ 裏面Ｎ+型不純物領域 ５２ 裏面Ｎ+型電極 ５３ 裏面Ｎ+型電極 ６１ ゲート電極 ６２ 逆電圧 ６３ ドレイン電圧 ６４ 抵抗 ６５ 抵抗 ６６ 接地 ６７ ＰＩＮダイオード ６８ 出力端子 ６９ 容量 ７０ 容量 ７１ 容量 ７２ 読み出し容量 ７３ スイッチング素子 ７４ ＭＯＳトランジスタ ７５ 蓄積容量 ７６ 抵抗 ８１ ドレイン電流曲線 ８２ ドレイン電流曲線 ８３ 出力曲線 ８４ 出力曲線 ８５ 本発明の光電変換装置 ８６ フィードバック回路 ８７ ゲート電圧 ８８ ドレイン出力 ８９ ドレイン電流曲線 ９０ ドレイン電流曲線 ９１ 本発明の光電変換装置 ９２ 水平走査ライン ９３ 垂直走査ライン ９４ 読出しライン ９５ トランジスタ ９６ Ｘ読出しライン ９７ Ｙ読出しライン ９８ Ｘドレイン電極 ９９ Ｙドレイン電極 １００ 本発明の光電変換装置 １０１ プリアンプ １０２ ＦＥＴ １０３ 本発明の光電変換装置 １１０ コレクタ １１１ エミッタ １１２ 電源電圧 １１３ 接地 １１４ 抵抗 １１５ プリアンプ １１６ 抵抗 １２０ ＬＥＤ １２１ 本発明の光電変換装置 １２２ 本発明の光電変換装置
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平7−195535 (32)優先日 平７(1995)７月31日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平8−85584 (32)優先日 平８(1996)４月８日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平8−85585 (32)優先日 平８(1996)４月８日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平8−85586 (32)優先日 平８(1996)４月８日 (33)優先権主張国 日本（ＪＰ）

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 ＮＭＯＳトランジスタを形成した基板領
    域（ウェル）と前記基板領域に延びる空乏層の形成手段
    を同一半導体基板に有し、 前記空乏層への入射光による前記基板領域の電位変化を
    前記ＮＭＯＳトランジスタの出力とすることを特徴とす
    る光電変換半導体装置。
  2. 【請求項２】 前記空乏層形成手段はＰＮ接合であるこ
    とを特徴とする請求項１記載の光電変換半導体装置。
  3. 【請求項３】 前記ＮＭＯＳトランジスタのソース領
    域、ドレイン領域、ゲートを同心状に形成することを特
    徴とする請求項１記載の光電変換半導体装置。
  4. 【請求項４】 前記ＮＭＯＳトランジスタのゲート絶縁
    膜はＬＯＣＯＳ酸化膜であることを特徴とする請求項１
    記載の光電変換半導体装置。
  5. 【請求項５】 前記ＮＭＯＳトランジスタを形成した基
    板領域にオーミック電極を形成し前記オーミック電極と
    前記ＮＭＯＳトランジスタのゲート電極とを短絡するこ
    とを特徴とする請求項１記載の光電変換半導体装置。
  6. 【請求項６】 前記ＰＮ接合は前記ＮＭＯＳトランジス
    タが形成されている半導体基板面側に形成されているこ
    とを特徴とする請求項２記載の光電変換半導体装置。
  7. 【請求項７】 前記半導体基板はＮ型半導体基板であ
    り、前記基板領域はＰ導電型であり前記半導体基板と前
    記基板領域によりＰＮ接合を形成し、前記ＰＮ接合によ
    り空乏層を形成することを特徴とする請求項２記載の光
    電変換半導体装置。
  8. 【請求項８】 前記基板領域の周囲を囲んで基板より不
    純物濃度の高いＮ型不純物領域を形成することを特徴と
    する請求項７記載の光電変換半導体装置。
  9. 【請求項９】 前記基板領域を形成した面と反対の面に
    基板より不純物濃度の高いＮ型不純物領域を形成するこ
    とを特徴とする請求項７記載の光電変換半導体装置。
  10. 【請求項１０】 ＭＯＳトランジスタを形成した基板領
    域（ウェル）と前記基板領域に延びる空乏層の形成手段
    を同一半導体基板に有し、 前記空乏層への入射光による前記基板領域の電位変化を
    前記ＭＯＳトランジスタの出力とすることを特徴とする
    光電変換半導体装置において前記空乏層形成手段はショ
    ットキー接合であることを特徴とする光電変換半導体装
    置。
  11. 【請求項１１】 ＮＭＯＳトランジスタを形成した基板
    領域（ウェル）とダイオードを同一半導体基板に有し、
    前記ＭＯＳトランジスタと前記ダイオードに所定の電圧
    を印加する電圧印加手段を備え、前記ＮＭＯＳトランジ
    スタは前記基板領域に形成したソース領域、ドレイン領
    域、ゲート絶縁膜、およびそれぞれの電極等により構成
    されている増幅機能をもつ光電変換半導体装置の光電変
    換方法において、 前記電圧印加手段により前記ダイオードに逆バイアス電
    圧を印加して空乏層を形成し、前記空乏層に入射した光
    により電荷を生成させ、前記電荷を前記基板領域に注入
    して前記基板領域の電位を変動させ、前記基板領域の電
    位変動を前記ＭＯＳトランジスタの前記ソース領域とド
    レイン領域間のコンダクタンスの変化として検出するこ
    とを特徴とする増幅機能をもつ光電変換半導体装置の光
    電変換方法。
  12. 【請求項１２】 前記ＮＭＯＳトランジスタはＰ型の基
    板領域に形成したＮＭＯＳトランジスタからなり、前記
    半導体基板はＮ型半導体基板からなり、前記ダイオード
    は前記基板領域と前記半導体基板によりＰＮ接合として
    構成し、前記ＰＮ接合に逆バイアス電圧を印加して空乏
    層を形成することを特徴とする請求項１１記載の光電変
    換半導体装置の光電変換方法。
  13. 【請求項１３】 出力をフィードバックしゲート電圧を
    制御することにより入力（光量）と出力の関係（ダイナ
    ミックレンジ）の改善を行うことを特徴とする請求項１
    １記載の光電変換半導体装置の光電変換方法。
  14. 【請求項１４】 ＭＯＳトランジスタを形成した基板領
    域（ウェル）と前記基板領域に延びる空乏層の形成手段
    を同一半導体基板に有し、 前記空乏層への入射光による前記基板領域の電位変化を
    前記ＭＯＳトランジスタの出力とする光電変換半導体装
    置を画素としてもつことを特徴とする固体撮像素子。
  15. 【請求項１５】 信号読み出しがＸＹアドレス方式であ
    り、１方のアドレスを前記ＭＯＳトランジスタへのゲー
    ト入力で行うことを特徴とする請求項１４記載の固体撮
    像素子。
  16. 【請求項１６】 １画素がＸ読出し用とＹ読出し用の２
    個の前記光電変換半導体装置よりなりＸ読出し用の各列
    の１列づつ、Ｙ読出し用各行１行づつの前記光電変換半
    導体装置をギャングしたことを特徴とする請求項１４記
    載の固体撮像素子。
  17. 【請求項１７】 前記ＭＯＳトランジスタがＸ読出し用
    とＹ読出し用の２つのドレイン領域とそのドレイン電極
    をもちＸ読出し用の各列の１列づつ、Ｙ読出し用各行１
    行づつの前記ドレイン電極をギャングしたことを特徴と
    する請求項１１４記載の固体撮像素子。
  18. 【請求項１８】 複数のＰＩＮフォトダイオードをもち
    その各々の出力を別々の増幅器に入力し増幅器の出力側
    でギャングすることを特徴とする光電変換半導体装置。
  19. 【請求項１９】 ＭＯＳトランジスタを形成した基板領
    域と前記ＭＯＳトランジスタの基板領域に延びる空乏層
    の形成手段を備え、 前記空乏層への入射光による基板領域の電位の変化を前
    記ＭＯＳトランジスタの出力とする半導体装置を複数も
    ち、その出力をドレイン側でギャングすることを特徴と
    する光電変換半導体装置。
  20. 【請求項２０】 前記ＭＯＳトランジスタは第一導電型
    半導体基板に形成された第二導電型不純物領域に形成さ
    れ第一導電型半導体基板と第二導電型不純物領域により
    ＰＮ接合を形成することを特徴とする請求項１９記載の
    光電変換半導体装置。
  21. 【請求項２１】 複数のフォトトランジスタをもちその
    各々の出力をギャングして次段の回路へ入力することを
    特徴とする光電変換半導体装置。
  22. 【請求項２２】 発光素子と光駆動部を有し光信号の送
    受信によりスイッチングあるいはセンシングを行う半導
    体装置において、 前記光駆動部がＭＯＳトランジスタを形成する基板領域
    と前記ＭＯＳトランジスタの基板領域に延びる空乏層の
    形成手段を同一半導体基板に備え、 前記空乏層への入射光による前記基板領域の電位の変化
    を前記ＭＯＳトランジスタの出力とすることを特徴とす
    る光電変換半導体装置であることを特徴とする半導体装
    置。
  23. 【請求項２３】 前記半導体基板はＮ導電型よりなり前
    記ＭＯＳトランジスタを形成する基板領域はＰ導電型よ
    りなり前記ＭＯＳトランジスタはＮＭＯＳトランジスタ
    でありかつ前記半導体基板と前記基板領域によりＰＮ接
    合を形成し前記ＰＮ接合により空乏層を形成することを
    特徴とする請求項２２記載の半導体装置。
  24. 【請求項２４】 光駆動部として前記光電変換半導体装
    置を２個対称（逆直列）に結合したことを特徴とする請
    求項２２記載の半導体装置。
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