JP6326487B2 - Ｃｍｏｓ画像センサ用のゲート制御型電荷変調デバイス - Google Patents

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Description

本出願は、全体として半導体デバイス及び回路に関する。特に、開示した実施形態は、短波長赤外光を検知するための半導体デバイス及び回路に関する。
ディジタル画像センサが、近年広く普及している。例えば、多くのディジタル・カメラ、モバイル・コンピュータ、及び携帯電話は、画像を取り込むためのディジタル画像センサを含んでいる。
しかしながら、相補型金属−酸化物−半導体（complementary metal-oxide-semiconductor）（ＣＭＯＳ）センサなどの旧来のディジタル画像センサは、フォトダイオードを使用し、フォトダイオードに関係する暗電流の問題がある。暗電流は、望ましくないショット・ノイズの増加の一因になっている。
電荷変調デバイス（charge modulation device）（ＣＭＤ）が暗電流問題に対する解決策として提案されてきているが、電荷変調デバイスは、オン／オフ信号の小さな変化の問題がある。更に、電荷変調デバイスは、量子効率と弱いチャネル変調とのトレードオフで制限されている。
このように、小さな暗電流、高い量子効率、及び強いチャネル変調を有する光センサに対する要求がある。
上に説明した制限及び欠点を克服する（例えば、サーバ・システム、クライアント・システム又はデバイス、及びこのようなシステム又はデバイスを動作させる方法の）多数の実施形態が、下記により詳細に提示される。これらの実施形態は、赤外光を検知するためのデバイス、回路、及びデバイスを作成し使用するための方法を提供する。
下記により詳細に説明するように、いくつかの実施形態は、光を検知するためのデバイスを含む。デバイスは、第１の型のドーパントを用いてドープされた第１の半導体領域と、第２の型のドーパントを用いてドープされた第２の半導体領域と、を含む。第２の半導体領域は、第１の半導体領域の上方に配置されていて、第１の型は、第２の型とは異なる。デバイスは、第２の半導体領域の上方に配置されているゲート絶縁層と、ゲート絶縁層の上方に配置されているゲートと、第２の半導体領域に電気的に接続されているソースと、第２の半導体領域に電気的に接続されているドレインと、を含む。第２の半導体領域は、ゲート絶縁層のほうを向いて配置されている上面を有し、第２の半導体領域は、第２の半導体領域の上面に対して反対側に配置されている底面を有する。第２の半導体領域は、第２の半導体領域の上面を含む上側部分を有する。第２の半導体領域は、上側部分とは相互に排他的であり第２の半導体領域の底面を含む下側部分も有する。第１の半導体領域は、第２の半導体領域の上側部分及び下側部分の両方と接触している。第１の半導体領域は、少なくともゲートの下に位置する場所で第２の半導体領域の上側部分と接触している。
いくつかの実施形態では、第１の型はｎ型であり、第２の型はｐ型である。
いくつかの実施形態では、第１の型はｐ型であり、第２の型はｎ型である。
いくつかの実施形態では、第２の半導体領域は、上面及び底面とは異なりソースからドレインまで延びる第１の側面を有する。第２の半導体領域は、上面及び底面とは異なりソースからドレインまで延びる第２の側面を有する。第１の半導体領域は、第１の側面の一部を介して第２の半導体領域の上側部分と接触している。第１の半導体領域は、第２の側面の一部を介して第２の半導体領域の上側部分と接触している。
いくつかの実施形態では、第１の半導体領域は、ゲルマニウムを含む。
いくつかの実施形態では、第２の半導体領域は、ゲルマニウムを含む。
いくつかの実施形態では、ゲート絶縁層は、酸化物層を含む。
いくつかの実施形態では、デバイスは、第１の半導体領域の下方に配置されている基板絶縁層を含む。基板絶縁層は、ＳｉＯ２、ＧｅＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＳｉｘＮｙ、ＳｉｘＯｙＮｚ、ＴａｘＯｙ、ＳｒｘＯｙ及びＡｌｘＯｙのうちの一つ又は複数を含む。
いくつかの実施形態では、デバイスは、第２の型のドーパントを用いてドープされたゲルマニウムを含む第３の半導体領域を含む。第３の半導体領域は、第１の半導体領域の下方に配置されている。
いくつかの実施形態では、第２の半導体領域内の第２の型のドーパントのドーピング濃度は、第３の半導体領域内の第２の型のドーパントのドーピング濃度よりも高い。
いくつかの実施形態では、デバイスは、シリコン基板を含む。
いくつかの実施形態では、ゲートは、多結晶ゲルマニウム、非晶質ゲルマニウム、多結晶シリコン、非晶質シリコン、炭化ケイ素、及び金属のうちの一つ又は複数を含む。
いくつかの実施形態では、第２の半導体領域は、ソースからドレインまで延びる。
いくつかの実施形態では、第１の半導体領域は、ソースからドレインまで延びる。
いくつかの実施形態では、ゲート絶縁層は、ソースからドレインまで延びる。
いくつかの実施形態では、第２の半導体領域は、ソースとドレインとの間に複数のチャネルを画成する。
いくつかの実施形態では、第２の半導体領域は、１００ｎｍ未満の厚さを有する。
いくつかの実施形態では、第１の半導体領域は、１０００ｎｍ未満の厚さを有する。
いくつかの実施形態によれば、センサ・アレイは、共通シリコン基板上に形成された複数のデバイスを含み、複数のデバイスの各々のデバイスは、上に記載したデバイスのうちのいずれかに対応する。
いくつかの実施形態では、複数のデバイスは、共通平面上に第１の半導体領域を有する。
いくつかの実施形態では、複数のデバイスは、共通平面上に第２の半導体領域を有する。
いくつかの実施形態では、複数のデバイスは、共通平面上に第３の半導体領域を有する。
いくつかの実施形態では、複数のデバイスは、一つ又は複数のトレンチによって分離されている。
いくつかの実施形態では、複数のデバイスは、共通シリコン基板上に形成された別々のゲルマニウム・アイランド上に配置されている。
いくつかの実施形態では、センサ・アレイは、複数のデバイスを覆うパッシベーション層を含む。
いくつかの実施形態では、センサ・アレイは、複数のデバイスの間にパッシベーション層を含む。
いくつかの実施形態によれば、光を検知するためのデバイスを形成する方法は、シリコン基板の上方に、第１の型のドーパントを用いてドープされた第１の半導体領域を形成するステップと、シリコン基板の上方に、第２の型のドーパントを用いてドープされた第２の半導体領域を形成するステップと、を含む。第２の半導体領域は、第１の半導体領域の上方に配置される。第１の型は、第２の型とは異なる。方法は、第２の半導体領域の上方にゲート絶縁層を形成するステップも含む。第２の半導体領域の一つ又は複数の部分は、ソース及びドレインを画成するためにゲート絶縁層から露出される。第２の半導体領域は、ゲート絶縁層に面している上面を有する。第２の半導体領域は、第２の半導体領域の上面に対して反対側である底面を有する。第２の半導体領域は、第２の半導体領域の上面を含む上側部分を有する。第２の半導体領域は、上側部分とは相互に排他的であり第２の半導体領域の底面を含む下側部分を有する。第１の半導体領域は、第２の半導体領域の上側部分及び下側部分の両方と接触する。第１の半導体領域は、少なくともゲートの下に位置する場所で第２の半導体領域の上側部分と接触する。方法は、ゲート絶縁層の上方に配置されたゲートを形成するステップを更に含む。
いくつかの実施形態では、第１の半導体領域は、第１の半導体領域をエピタキシャル成長させることによって形成される。
いくつかの実施形態では、第１の半導体領域は、第１の半導体領域が成長させられている間に、第１の型のドーパントを用いてその場でドープされる。
いくつかの実施形態では、第１の半導体領域は、イオン注入プロセス又は気相拡散プロセスを使用して第１の型のドーパントを用いてドープされる。
いくつかの実施形態では、第２の半導体領域は、第２の半導体領域をエピタキシャル成長させることによって形成される。
いくつかの実施形態では、第２の半導体領域は、第２の半導体領域が成長させられている間に、第２の型のドーパントを用いてその場でドープされる。
いくつかの実施形態では、第２の半導体領域は、イオン注入プロセス又は気相拡散プロセスを使用して第２の型のドーパントを用いてドープされる。
いくつかの実施形態では、第１の半導体領域がイオン注入プロセス又は気相拡散プロセスを使用して第１の型のドーパントを用いてドープされた後で、第２の半導体領域がイオン注入プロセスを使用して第２の型のドーパントを用いてドープされる。
いくつかの実施形態によれば、センサ・アレイを形成する方法は、上に記載した方法のうちのいずれかを使用して共通シリコン基板上に複数のデバイスを同時に形成するステップを含む。
いくつかの実施形態によれば、センサ回路は、光検知素子を含み、光検知素子は、ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する。センサ回路は、ソース端子、ゲート端子、及びドレイン端子を有する選択トランジスタも含む。選択トランジスタのドレイン端子が光検知素子のソース端子に電気的に接続されている又は選択トランジスタのソース端子が光検知素子のドレイン端子に電気的に接続されている。
いくつかの実施形態では、光検知素子は、上に記載したデバイスのうちのいずれかである。
いくつかの実施形態では、光検知素子の、選択トランジスタのソース端子又はドレイン端子に電気的に接続されていないソース端子又はドレイン端子は、グランドに接続されている。
いくつかの実施形態では、光検知素子の、選択トランジスタのソース端子又はドレイン端子に電気的に接続されているソース端子又はドレイン端子は、グランドに接続されていない。
いくつかの実施形態では、光検知素子の、選択トランジスタのソース端子又はドレイン端子に電気的に接続されているソース端子又はドレイン端子は、電圧源に電気的に接続されている。
いくつかの実施形態では、電圧源は、一定電圧を供給する。
いくつかの実施形態では、センサ回路はトランジスタを二つのみ含み、二つのトランジスタは選択トランジスタを含む。
いくつかの実施形態では、センサ回路はトランジスタを一つのみ含み、一つのトランジスタは選択トランジスタである。
いくつかの実施形態によれば、コンバータ回路は、入力端子を有する第１のトランスインピーダンス増幅器を含み、第１のトランスインピーダンス増幅器の入力端子は、上に記載したセンサ回路のうちのいずれかに対応するセンサ回路の選択トランジスタの、光検知素子のソース端子又はドレイン端子に電気的に接続されていないソース端子又はドレイン端子に電気的に接続されている。第１のトランスインピーダンス増幅器は、光検知素子からの電流入力を電圧出力へと変換するように構成されている。コンバータ回路は、二つの入力端子を有する差動増幅器も含み、二つの入力端子のうちの第１の入力端子は、第１のトランスインピーダンス増幅器の電圧出力に電気的に接続されていて、二つの入力端子のうちの第２の入力端子は、光検知素子によって供給されるベース電流に対応する電圧を供給するように構成されている電圧源に電気的に接続されている。差動増幅器は、電圧出力と電圧源によって供給される電圧との間の電圧差に基づいて電圧を出力するように構成されている。
いくつかの実施形態では、第１のトランスインピーダンス増幅器は、演算増幅器を含む。
いくつかの実施形態では、ベース電流は、光検知素子が実質的に光を受けていない時に光検知素子によって供給される電流に対応する。
いくつかの実施形態では、電圧源は、上に記載したセンサ回路のうちのいずれかに対応し第１のセンサ回路とは異なる第２のセンサ回路に電気的に接続されている入力端子を有する第２のトランスインピーダンス増幅器である。
いくつかの実施形態では、第２のトランスインピーダンス増幅器の入力端子は、第２のセンサ回路の選択トランジスタのソース端子又はドレイン端子に電気的に接続されている。
いくつかの実施形態では、第２のトランスインピーダンス増幅器は、演算増幅器を含む。
いくつかの実施形態では、第２のセンサ回路の光検知素子は、第２のセンサ回路の光検知素子が光を受けることを妨げられるように光学的に覆われている。
いくつかの実施形態では、電圧源は、ディジタル−アナログ・コンバータである。
いくつかの実施形態では、コンバータ回路は、差動増幅器の出力に電気的に接続されているアナログ−ディジタル・コンバータを含み、アナログ−ディジタル・コンバータが、差動増幅器の出力をディジタル信号へと変換するように構成されている。
いくつかの実施形態では、第１のトランスインピーダンス増幅器は、マルチプレクサを介して複数のセンサ回路のそれぞれのセンサ回路に電気的に接続されるように構成されている。
いくつかの実施形態によれば、画像センサ・デバイスは、センサのアレイを含む。センサのアレイ内のそれぞれのセンサは、上に記載したセンサ回路のうちのいずれかを含む。
いくつかの実施形態では、画像センサ・デバイスは、上に記載したコンバータ回路のうちのいずれかを含む。
いくつかの実施形態では、センサのアレイは、センサの複数の行を含み、それぞれの行内のセンサに関して、選択トランジスタのゲート端子は、共通選択ラインに電気的に接続されている。
いくつかの実施形態では、センサのアレイは、センサの複数の列を含み、それぞれの列内のセンサに関して、選択トランジスタのソース端子又はドレイン端子のうちの一方は、共通列ラインに電気的に接続されている。
いくつかの実施形態によれば、方法は、上に記載したセンサ回路のうちのいずれかの光検知素子を光にあてるステップを含む。方法は、光検知素子のソース端子に一定電圧を供給するステップと、光検知素子のドレイン電流を測定するステップと、も含む。
いくつかの実施形態では、方法は、光検知素子のドレイン電流に基づいて光の強度を決定するステップを含む。
いくつかの実施形態では、ドレイン電流を測定するステップは、ドレイン電流を電圧信号に変換するステップを含む。
いくつかの実施形態では、ドレイン電流を電圧信号に変換するステップは、ドレイン電流を電圧信号に変換するためにトランスインピーダンス増幅器を使用するステップを含む。
いくつかの実施形態では、ドレイン電流を測定するステップは、上に記載したコンバータ回路のうちのいずれかを使用するステップを含む。
いくつかの実施形態では、方法は、センサ回路の選択トランジスタを作動させるステップを含む。
いくつかの実施形態では、一定電圧は、光検知素子を光にあてる前に光検知素子のソース端子に供給される。
いくつかの実施形態では、一定電圧は、光検知素子を光にあてることに引き続いて光検知素子のソース端子に供給される。
いくつかの実施形態によれば、方法は、上に記載した画像センサ・デバイスのうちのいずれかのセンサのアレイを光のパターンにあてるステップを含む。方法は、センサのアレイ内のそれぞれのセンサの光検知素子に対して、それぞれのセンサの光検知素子のソース端子にそれぞれの電圧を供給するステップと、光検知素子のドレイン電流を測定するステップと、も含む。
いくつかの実施形態では、センサのアレイ内の光検知素子のソース端子は、それぞれの電圧を同時に受け取る。
いくつかの実施形態では、センサのアレイ内の光検知素子のソース端子は、それぞれの電圧を順次に受け取る。
いくつかの実施形態では、センサのアレイ内の光検知素子のソース端子は、同じ電圧を受け取る。
いくつかの実施形態では、センサのアレイ内の光検知素子のドレイン電流は、バッチで測定される。
いくつかの実施形態では、センサのアレイ内の光検知素子のドレイン電流は、同時に測定される。
いくつかの実施形態では、センサのアレイ内の光検知素子のドレイン電流は、順次に測定される。
前述の態様及び追加の態様並びにそれらの実施形態をより良く理解するために、添付の図面と共に、下記の実施形態の説明を参照されたい。
いくつかの実施形態による半導体光センサ・デバイスの部分断面図である。 いくつかの実施形態による、図１Ａに図示した半導体光センサ・デバイスの部分断面図である。 いくつかの実施形態による半導体光センサ・デバイスの動作を図説する模式図である。 いくつかの実施形態による、図２Ａに図示した半導体光センサ・デバイスの動作を図説する模式図である。 いくつかの実施形態による例示的なバンド図である。 いくつかの実施形態による半導体光センサ・デバイスのシングル・チャネル構成を図示する模式図である。 いくつかの実施形態による半導体光センサ・デバイスのマルチ・チャネル構成を図示する模式図である。 いくつかの実施形態による半導体光センサ・デバイスの部分断面図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的な３Ｔ−ＡＰＳ回路の図である。 いくつかの実施形態による例示的な１Ｔ−ＭＡＰＳ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なセンサ回路の図である。 いくつかの実施形態による例示的なコンバータ回路の図である。 いくつかの実施形態による例示的なコンバータ回路の図である。 いくつかの実施形態による例示的なコンバータ回路の図である。 いくつかの実施形態による例示的な画像センサ・デバイスの図である。 いくつかの実施形態による半導体光センサ・デバイスを作成するための例示的な方法の図である。 いくつかの実施形態による半導体光センサ・デバイスを作成するための例示的な方法の図である。 いくつかの実施形態による半導体光センサ・デバイスを作成するための例示的な方法の図である。 いくつかの実施形態による半導体光センサ・デバイスを作成するための例示的な方法の図である。 いくつかの実施形態による半導体光センサ・デバイスを作成するための例示的な方法の図である。
類似の参照番号は、複数の図の全体を通して対応する部品を示す。
特に記述がない限り、図は正確な縮尺では描かれていない。
上に説明したように、相補型金属−酸化物−半導体（ＣＭＯＳ）センサ及び電荷変調デバイスなどの、旧来の光センサには、暗電流及び量子効率と弱いチャネル変調との間のトレードオフの問題がある。
加えて、問題は、短波長赤外光を検出しようとするときに深刻になる。シリコンは（シリコンのバンド・ギャップと対応する）１１００ｎｍよりも長い波長を有する光に対して透明であると考えられるので、シリコンから作られた旧来のセンサは、短波長赤外光（例えば、１４００ｎｍから３０００ｎｍの波長範囲内の光）を検知し撮像するためには適切ではない。
インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）及びゲルマニウム（Ｇｅ）から作られた赤外センサは、大きな暗電流の問題がある。多くのＩｎＧａＡｓ及びセンサは、低温（例えば、−７０℃）で動作するように冷却される。しかしながら、冷却することは、冷却ユニットのコスト、冷却ユニットに由来するデバイスのサイズの増加、デバイスを冷却するための動作時間の増加、及びデバイスを冷却するための電力消費の増加などの、多くの理由のために不利である。
上記の問題に対処するデバイス、回路、及び方法を本明細書において説明する。ゲート絶縁層のほうに向けて光生成キャリアの輸送を可能にする構造を提供することによって、従来型の電荷変調デバイスと比較して、高い量子効率を維持しながら、電荷変調効果は著しく増加する。シリコンに比べて短波長赤外光を検出するためにより適している材料（例えば、ゲルマニウム）を使用して実装したときに本明細書において説明する構造は、短波長赤外光を検出する際に性能の向上（例えば、より低い雑音、より高い量子効率、及びより大きなオン／オフ信号比）を提供することができる。
これらの理由のために、本明細書において説明する構造は、短波長赤外光を検出するために特に有用である。しかしながら、このような構造を、可視光を検出するために使用することができる。
ある種の実施形態を参照し、その例を添付の図面に図示する。基礎となる原理を実施形態と共に説明するとはいえ、クレームの範囲をこれらの特定の実施形態だけに限定する意図がないことが理解されるであろう。対照的に、クレームは、クレームの範囲内である代替形態、修正形態、及び等価物を包含するものとする。
更に、下記の説明では、数多くの具体的な詳細を、本発明の深い理解を提供するために記述する。しかしながら、これらの特定の詳細を用いずに本発明を実行することができることが、当業者にとっては明白であろう。他の事例では、基礎となる原理の態様を不明瞭にすることを避けるために、当業者には良く知られている方法、手順、構成要素、及びネットワークを詳細には説明しない。
第１の、第２の、等の用語を、様々な要素を説明するために本明細書において使用することがあるが、これらの要素は、これらの用語によって限定されるべきではないことも、理解されるであろう。これらの用語は、一つの要素をもう一つの要素と区別するために使用されるに過ぎない。例えば、第１の半導体領域を、第２の半導体領域と称することができ、同様に、クレームの範囲から逸脱せずに、第２の半導体領域を、第１の半導体領域と称することができる。第１の半導体領域及び第２の半導体領域は、両方とも半導体領域であるが、これらは同じ半導体領域ではない。
本明細書において実施形態の説明で使用する用語は、特定の実施形態だけを説明する目的のためであり、クレームの範囲を限定するものではない。明細書及び別記の特許請求の範囲において使用するように、単数形「一つの（a）」、「一つの（an）」、及び「その（the）」は、文脈が明確に特に指示しない限り、同様に複数形を含むものとする。本明細書において使用するように「及び／又は」という用語は、関連する列挙した項目のうちの一つ又は複数の任意の組合せ及びすべての可能な組合せを称し、かつ包含することも理解されるであろう。この明細書において使用されるときに、「備える（comprise）」及び／又は「備えている（comprising）」という用語が、記述した特徴、完全体、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、一つ又は複数の他の特徴、完全体、ステップ、動作、要素、構成要素、及び／又はこれらのグループの存在又は追加を排除しないことが、更に理解されるであろう。
図１Ａは、いくつかの実施形態による半導体光センサ・デバイス１００の部分断面図である。
いくつかの実施形態では、デバイス１００は、ゲート制御型電荷変調デバイス（gate-controlled charge modulated device）（ＧＣＭＤ）と称される。
デバイス１００は、第１の型のドーパント（例えば、リン又はヒ素などの、ｎ型半導体）を用いてドープされた第１の半導体領域１０４及び第２の型のドーパント（例えば、ホウ素などの、高濃度のｐ型半導体、これはしばしばｐ＋の記号を使用して示される）を用いてドープされた第２の半導体領域１０６を含む。第２の半導体領域１０６は、第１の半導体領域１０４の上方に配置されている。第１の型（例えば、ｎ型）は、第２の型（例えば、ｐ型）とは異なる。いくつかの実施形態では、第２の半導体領域１０６は、第１の半導体領域１０４を覆って配置されている。
デバイスは、第２の半導体領域１０６の上方に配置されているゲート絶縁層１１０及びゲート絶縁層１１０の上方に配置されているゲート１１２を含む。いくつかの実施形態では、ゲート絶縁層１１０は、第２の半導体領域１０６を覆って配置されている。いくつかの実施形態では、ゲート絶縁層１１０は、第２の半導体領域１０６と接触している。いくつかの実施形態では、ゲート１１２は、ゲート絶縁層１１０を覆って配置されている。いくつかの実施形態では、ゲート１１２は、ゲート絶縁層１１０と接触している。
デバイスは、第２の半導体領域１０６に電気的に接続されているソース１１４及び第２の半導体領域１０６に電気的に接続されているドレイン１１６も含む。
第２の半導体領域１０６は、ゲート絶縁層１１０のほうに向かって配置されている上面１２０を有する。第２の半導体領域１０６は、第２の半導体領域１０６の上面１２０に対して反対側に配置されている底面１２２も有する。第２の半導体領域１０６は、第２の半導体領域１０６の上面１２０を含む上側部分１２４を有する。第２の半導体領域１０６は、第２の半導体領域１０６の底面１２２を含む下側部分１２６も有する。下側部分１２６は、上側部分１２４とは相互に排他的である。本明細書において使用するように、上側部分１２４及び下側部分１２６は、第２の半導体領域１０６の異なる部分を称する。このように、いくつかの実施形態では、上側部分１２４と下側部分１２６とに物理的な分離がない。いくつかの実施形態では、下側部分１２６は、上側部分１２４ではない第２の半導体領域１０６の部分を称する。いくつかの実施形態では、上側部分１２４は、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、又は１０ｎｍよりも薄い厚さを有する。いくつかの実施形態では、上側部分１２４は、ソース１１４からドレイン１１６まで一様な厚さを有する。いくつかの実施形態では、上側部分１２４及び下側部分１２６は、ゲート１１２の直下の水平な位置で同じ厚さを有する。
いくつかの実施形態では、第１の型がｎ型であり、第２の型がｐ型である。例えば、第１の半導体領域はｎ型半導体を用いてドープされ、ソース１１４、ドレイン１１６、及びソース１１４とドレイン１１６との間のチャネルはｐ型半導体を用いてドープされ、これはＰＭＯＳ構造と称される。
いくつかの実施形態では、第１の型がｐ型であり、第２の型がｎ型である。例えば、第１の半導体領域はｐ型半導体を用いてドープされ、ソース１１４、ドレイン１１６、及びソース１１４とドレイン１１６との間のチャネルはｎ型半導体を用いてドープされ、これはＮＭＯＳ構造と称される。
いくつかの実施形態では、第１の半導体領域１０４は、ゲルマニウムを含む。いくつかの実施形態では、第２の半導体領域１０６は、ゲルマニウムを含む。ゲルマニウムの直接バンド・ギャップ・エネルギーは、室温でほぼ０．８ｅＶであり、これは、１５５０ｎｍの波長に対応する。このように、（例えば、第１及び第２の半導体領域内に）ゲルマニウムを含む半導体光センサ・デバイスは、シリコンだけを含む（例えば、ゲルマニウムのない）半導体光センサ・デバイスに比べて短波長赤外光に対してより敏感である。
いくつかの実施形態では、ゲート絶縁層１１０は、酸化物層（例えば、ＳｉＯ２、ＧｅＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＳｉｘＮｙ、ＳｉｘＯｙＮｚ、ＴａｘＯｙ、ＳｒｘＯｙ又はＡｌｘＯｙ）を含む。いくつかの実施形態では、ゲート絶縁層１１０は、酸窒化物層（例えば、ＳｉＯＮ）を含む。いくつかの実施形態では、ゲート絶縁層１１０は、ＨｆＯ２、ＨｆＳｉＯ、又はＡｌ２Ｏ３などの、高κ誘電体材料を含む。
いくつかの実施形態では、デバイスは、第１の半導体領域１０４の下方に配置されている基板絶縁層１０８を含む。基板絶縁層は、ＳｉＯ２、ＧｅＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＳｉｘＮｙ、ＳｉｘＯｙＮｚ、ＴａｘＯｙ、ＳｒｘＯｙ及びＡｌｘＯｙのうちの一つ又は複数を含む。いくつかの実施形態では、基板絶縁層１０８は、高κ誘電体材料を含む。いくつかの実施形態では、第１の半導体領域１０４は、基板絶縁層１０８を覆って配置されている。いくつかの実施形態では、第１の半導体領域１０４は、基板絶縁層１０８と接触している。いくつかの実施形態では、基板絶縁層１０８は、基板１０２（例えば、シリコン基板）を覆って配置されている。いくつかの実施形態では、基板絶縁層１０８は、基板１０２と接触している。
いくつかの実施形態では、デバイスは、第２の型（例えば、ｐ型）のドーパントを用いてドープされたゲルマニウムを含む第３の半導体領域１０８を含む。第３の半導体領域１０８は、第１の半導体領域１０４の下方に配置されている。
いくつかの実施形態では、第２の半導体領域１０６中の第２の型のドーパントのドーピング濃度は、第３の半導体領域１０８中の第２の型のドーパントのドーピング濃度よりも高い。例えば、第２の半導体領域１０６は、（例えば、１万個の原子当たり１個のドーパント原子の濃度以上の）ｐ＋ドーピングを有し、第３の半導体領域１０８は、（例えば、１億個の原子当たり１個のドーパント原子の濃度の）ｐドーピングを有する。
いくつかの実施形態では、デバイスは、シリコン基板１０２を含む。例えば、第３の半導体領域１０８、第１の半導体領域１０４、及び第２の半導体領域１０６は、シリコン基板１０２を覆って形成される。
いくつかの実施形態では、ゲート１１２は、多結晶シリコン、非晶質シリコン、炭化ケイ素、及び金属のうちの一つ又は複数を含む。いくつかの実施形態では、ゲート１１２は、多結晶ゲルマニウム、非晶質ゲルマニウム、多結晶シリコン、非晶質シリコン、炭化ケイ素、及び金属のうちの一つ又は複数のみを含む。
いくつかの実施形態では、第２の半導体領域１０６は、ソース１１４からドレイン１１６まで延びる。
いくつかの実施形態では、第１の半導体領域１０４は、ソース１１４からドレイン１１６まで延びる。
いくつかの実施形態では、ゲート絶縁層１１０は、ソース１１４からドレイン１１６まで延びる。
いくつかの実施形態では、第２の半導体領域１０６は、１００ｎｍ未満の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、１ｎｍと１００ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、５ｎｍと５０ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、５０ｎｍと１００ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、１０ｎｍと４０ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、１０ｎｍと３０ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、１０ｎｍと２０ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、２０ｎｍと３０ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、３０ｎｍと４０ｎｍとの間の厚さを有する。いくつかの実施形態では、第２の半導体領域１０６は、４０ｎｍと５０ｎｍとの間の厚さを有する。
いくつかの実施形態では、第１の半導体領域１０４は、１０００ｎｍ未満の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、１ｎｍと１０００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、５ｎｍと５００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、５００ｎｍと１０００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、１０ｎｍと５００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、１０ｎｍと４００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、１０ｎｍと３００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、１０ｎｍと２００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、２０ｎｍと４００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、２０ｎｍと３００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、２０ｎｍと２００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、２０ｎｍと４００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、２０ｎｍと３００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、２０ｎｍと２００ｎｍとの間の厚さを有する。いくつかの実施形態では、第１の半導体領域１０４は、２０ｎｍと１００ｎｍとの間の厚さを有する。
図１Ａは、平面ＡＡも示し、その上で図１Ｂに図示した図が取られている。
図１Ｂは、いくつかの実施形態による、図１Ａに図示した半導体光センサ・デバイスの部分断面図である。
図１Ｂには、第１の半導体領域１０４、第２の半導体領域１０６、ゲート絶縁層１１０、ゲート１１２、基板絶縁層又は第３の半導体領域１０８、及び基板１０２が図示されている。簡単のために、これらの要素の説明を、ここでは繰り返さない。
図１Ｂに示したように、第１の半導体領域１０４は、第２の半導体領域１０６の上側部分１２４及び下側部分１２６の両方と接触している。第１の半導体領域１０４は、少なくともゲート１１２の下に位置する場所で第２の半導体領域１０６の上側部分１２４と接触している。いくつかの実施形態では、第１の半導体領域１０４は、少なくともゲート１１２の直下に位置する場所で第２の半導体領域１０６の上側部分１２４と接触している。いくつかの実施形態では、第１の半導体領域１０４は、第２の半導体領域１０６の上面１２０の少なくとも端部において第２の半導体領域１０６の上面１２０と接触している。いくつかの実施形態では、第１の半導体領域１０４は、ゲート１１２の直下の場所で第２の半導体領域１０６の上面１２０の少なくとも端部において第２の半導体領域１０６の上面１２０と接触している。
いくつかの実施形態では、第２の半導体領域１０６は、上面１２０及び底面１２２とは異なりソース１１４（図１Ａ）からドレイン１１６（図１Ａ）まで延びる第１の側面（例えば、上側部分１２４の側面１２８と下側部分１２６の側面１３０との組合せ）を有する。第２の半導体領域１０６は、上面１２０及び底面１２２とは異なりソース１１４（図１Ａ）からドレイン１１６（図１Ａ）まで延びる第２の側面（例えば、上側部分１２４の側面１３２と下側部分１２６の側面１３４との組合せ）を有する。第１の側面及び第２の側面は、第２の半導体領域１０６の互いに反対側に位置する。いくつかの実施形態では、第１の半導体領域１０４は、第１の側面の一部１２８を介して第２の半導体領域１０６の上側部分１２４と接触している。いくつかの実施形態では、第１の半導体領域１０４は、第２の側面の一部１３２を介して第２の半導体領域１０６の上側部分１２４と接触している。いくつかの実施形態では、第１の半導体領域１０４は、ゲート１１２の直下の場所で第１の側面の一部１２８を介して第２の半導体領域１０６の上側部分１２４と接触していて、第１の半導体領域１０４は、ゲート１１２の直下の場所で第２の側面の一部１３２を介して第２の半導体領域１０６の上側部分１２４とも接触している。
いくつかの実施形態では、上側部分１２４の側面１２８は、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、又は１０ｎｍよりも薄い厚さを有する。いくつかの実施形態では、上側部分１２４の側面１３２は、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、又は１０ｎｍよりも薄い厚さを有する。いくつかの実施形態では、上側部分１２４の側面１２８は、下側部分１２６の側面１３０の厚さよりも薄い厚さを有する。いくつかの実施形態では、上側部分１２４の側面１３２は、下側部分１２６の側面１３４の厚さよりも薄い厚さを有する。
図２Ａ〜図２Ｂは、いくつかの実施形態による半導体光センサ・デバイスの動作原理を図説するために下記で使用される。しかしながら、図２Ａ〜図２Ｂ及び説明する原理は、クレームの範囲を限定するものではない。
図２Ａは、いくつかの実施形態による半導体光センサ・デバイスの動作を図説する模式図である。
図２Ａに図示したデバイスは、図１Ａに図示したデバイスに類似している。簡単のために、図１Ａに関連して上に説明した要素の説明を、ここでは繰り返さない。
図２Ａでは、第１の半導体領域１０４は、ｎ型半導体を用いてドープされる。第２の半導体領域１０６は、ｐ型半導体を用いて高濃度にドープされる。第３の半導体領域１０８は、ｐ型半導体を用いてドープされる。いくつかの実施形態では、第３の半導体領域１０８は、ｐ型半導体を用いて低濃度にドープされる。
電圧ＶＧがゲート１１２に印加されている時、ポテンシャル井戸２０２が、第２の半導体領域１０６とゲート絶縁層１１０との間に形成される。デバイス（特に、第１の半導体領域１０４）に光があたっている時、光生成キャリアが発生する。電圧ＶＧがゲート１１２に印加されている時、光生成キャリアはポテンシャル井戸２０２へ移動する。
図２Ｂは、いくつかの実施形態による、図２Ａに図示した半導体光センサ・デバイスの動作を図説する模式図である。
図２Ｂは、図２Ａに類似している。簡単のために、図１Ｂに関連して上に説明した同じ要素の説明を、ここでは繰り返さない。
図２Ｂには、第２の半導体領域１０６とゲート絶縁層１１０との間に位置するポテンシャル井戸２０２への光生成キャリアの移動経路を示す。光生成キャリアは、第２の半導体領域１０６の側面を通ってポテンシャル井戸２０２へと到達する。いくつかの実施形態では、光生成キャリアの少なくとも一部分は、第２の半導体領域１０６の底面を直接通過してポテンシャル井戸２０２に達する。これは、第２の半導体領域１０６が薄く、かつ第２の半導体領域１０６とポテンシャル井戸２０２との間の障壁が低い（例えば、Ｇｅのバンド・ギャップよりも小さい）という理由により、可能である。光生成キャリアが第２の半導体領域１０６の底面を通って移動する時、キャリア再結合が、第２の半導体領域１０６中で起きることがある。
第１の半導体領域１０４とポテンシャル井戸２０２との間のこの直接接触は、光生成キャリアの第１の半導体領域１０４からポテンシャル井戸２０２への移動を著しく増加させる。このように、オン／オフ信号変調を大きくするために光生成キャリアをポテンシャル井戸２０２へ効果的に輸送しつつ、量子効率を大きくするために厚い第１の半導体領域１０４を使用することができる。
デバイスは、光にあてられていない時、ある程度のドレイン電流（本明細書においてはＩｏｆｆと称される）を有するはずである。しかしながら、デバイスを光にあてると、光生成キャリアは、ドレイン電流を変調する（例えば、ドレイン電流は、Ｉｏｎまで増加する）。
図３は、いくつかの実施形態による例示的なバンド図を図説する。図３が半導体光センサ・デバイスの動作原理を図説するために使用されるとはいえ、図３及び説明する原理は、クレームの範囲を限定するものではない。
図３のバンド図は、半導体光センサ・デバイスのゲートから半導体光センサ・デバイスの基板までの電子のエネルギー・レベルを表す。
ＧＣＭＤは、チャネルの周りに接続されている小さなキャパシタンス及び大きなキャパシタンスを有するように表すことができる。
バンド図（ａ）は、デバイスがオフ状態であることを表す。
バンド図（ｂ）は、入射光が基板領域内で吸収され、キャリアが小さなキャパシタンス内で光生成されることを表す。埋め込み正孔チャネル及び基板内で擬フェルミ準位スプリットがある。
バンド図（ｃ）は、低キャパシタンス領域からの光生成キャリアが、適正なゲート・バイアスで自動的に大きなキャパシタンス領域（酸化物−表面の界面）へと搬送されることを表す。酸化物−表面の界面に搬送された光生成キャリアは、ソース／ドレインと埋め込み正孔チャネルとの間のバンド・ベンディングを減少させ、結局はドレイン電流を増加させる。
入射光のあるチャネルのバンドは、低いゲート電圧でのバンドに類似していて、これがバンド図（ｄ）に表されている。
図４Ａ及び図４Ｂは、半導体光センサ・デバイスのシングル・チャネル構成及びマルチ・チャネル構成を図示する模式図である。図４Ａ及び図４Ｂの模式図は、半導体光センサ・デバイスを上から下に見た状態に基づいている。しかしながら、様々な要素の相対的なサイズ及び位置を表すために図４Ａ及び図４Ｂの模式図を使用すること、及び図４Ａ及び図４Ｂの模式図が断面図ではないことに留意すべきである。
図４Ａは、いくつかの実施形態による半導体光センサ・デバイスのシングル・チャネル構成を図示する模式図である。
図４Ａは、デバイスがゲート４０６、ソース４０２、及びドレイン４０４を有することを図示する。デバイスは、ソース４０２からドレイン４０４まで延びるチャネル４１２も含む。チャネル４１２は、典型的には第２の半導体領域によって画成される。例えば、チャネル４１２の形状は、第２の半導体領域を形成する際のイオン注入のパターンによって画定される。ソース４０２は、チャネル４１２との複数のコンタクト４０８を有し、ドレイン４０４は、チャネル４１２との複数のコンタクト４０８を有する。
図４Ｂは、いくつかの実施形態による半導体光センサ・デバイスのマルチ・チャネル構成を図示する模式図である。
図４Ｂは、デバイスがソース４０２とドレイン４０４との間に複数のチャネル４１４を有することを除いて図４Ａに類似している。いくつかの実施形態では、第２の半導体領域は、ソース４０２とドレイン４０４との間に複数のチャネル４１４を画成する。図４Ｂにおいて、各チャネル４１４は、ソース４０２の一つのコンタクト４０８とドレイン４０４の一つのコンタクト４１０とを接続する。このように、図４Ｂにおけるチャネル４１４の幅は、図４Ａにおけるチャネル４１２の幅よりも狭い。チャネルの狭くなった幅は、デバイスの大きなキャパシタンス領域（例えば、第２の半導体領域とゲート絶縁層との界面）への光生成キャリアの搬送を容易にすると考えられている。
図５は、いくつかの実施形態による半導体光センサ・デバイスの部分断面図である。
図５は、複数の半導体光センサ・デバイス（例えば、デバイス５０２−１及び５０２−２）が共通基板上に形成されていることを図示する。複数のデバイスは、センサ・アレイを形成する。図５は二つの半導体光センサ・デバイスを図示しているが、センサ・アレイは、二つよりも多くの半導体光センサ・デバイスを含むことができる。いくつかの実施形態では、センサ・アレイは、半導体光センサ・デバイスの二次元アレイを含む。
図５は、ビア５０６がデバイス５０２−１及び５０２−２のゲート１１２、ソース、及びドレインを接続するために形成されることも図示する。
いくつかの実施形態では、複数のデバイス（例えば、デバイス５０２−１及び５０２−２）は、共通平面上に第１の半導体領域１０４を有する。いくつかの実施形態では、複数のデバイスの第１の半導体領域１０４は、（例えば、第１の半導体領域１０４のエピタキシャル成長を使用して）同時に形成される。
いくつかの実施形態では、複数のデバイス（例えば、デバイス５０２−１及び５０２−２）は、共通平面上に第２の半導体領域１０６を有する。いくつかの実施形態では、複数のデバイスの第２の半導体領域１０６は、（例えば、イオン注入を使用して）同時に形成される。
いくつかの実施形態では、複数のデバイス（例えば、デバイス５０２−１及び５０２−２）は、共通平面上に第３の半導体領域１０８を有する。いくつかの実施形態では、複数のデバイスの第３の半導体領域１０８は、（例えば、ゲルマニウム・アイランドのエピタキシャル成長を使用して）同時に形成される。
いくつかの実施形態では、複数のデバイスは、一つ又は複数のトレンチによって分離されている。例えば、デバイス５０２−１及びデバイス５０２−２は、トレンチによって分離されている。いくつかの実施形態では、一つ又は複数のトレンチは、絶縁体で埋められている。いくつかの実施形態では、トレンチは、シャロー・トレンチ・アイソレータである。
いくつかの実施形態では、複数のデバイスは、共通シリコン基板１０２上に形成されている別々のゲルマニウム・アイランド上に配置されている。例えば、いくつかの実施形態では、第３の半導体領域１０８（例えば、ゲルマニウム・アイランド）は基板１０２上に形成されていて、デバイス５０２−１及び５０２−２の他の部分は第３の半導体領域１０８を覆って形成される。
いくつかの実施形態では、センサ・アレイは、複数のデバイスを覆うパッシベーション層を含む。例えば、図５において、パッシベーション層５０４は、デバイス５０２−１及び５０２−２を覆って配置されている。
いくつかの実施形態では、センサ・アレイは、複数のデバイスの間にパッシベーション層５０４を含む。例えば、図５において、パッシベーション層５０４は、デバイス５０２−１及び５０２−２の間に配置されている。
図６は、いくつかの実施形態による例示的なセンサ回路を図示する。
センサ回路は、光検知素子６０２を含む。光検知素子６０２は、ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有する。センサ回路は、ソース端子、ゲート端子、及びドレイン端子を有する選択トランジスタ６０４も含む。いくつかの実施形態では、選択トランジスタ６０４のドレイン端子は、光検知素子６０２のソース端子と（例えば、点６０６のところで）電気的に接続されている。いくつかの実施形態では、選択トランジスタ６０４のソース端子は、光検知素子６０２のドレイン端子と（例えば、点６０６のところで）電気的に接続されている。
いくつかの実施形態では、光検知素子は、ＧＣＭＤ（例えば、デバイス１００（図１Ａ））である。
いくつかの実施形態では、光検知素子６０２の、選択トランジスタ６０４のソース端子又はドレイン端子に電気的に接続されていないソース端子又はドレイン端子は、グランドに接続されている。例えば、Ｖ２は、グランドに接続されている。
いくつかの実施形態では、光検知素子６０２の、選択トランジスタ６０４のソース端子又はドレイン端子に電気的に接続されているソース端子又はドレイン端子は、グランドに接続されていない。例えば、点６０６は、グランドに接続されていない。
いくつかの実施形態では、光検知素子６０２の、選択トランジスタ６０４のソース端子又はドレイン端子に電気的に接続されているソース端子又はドレイン端子は、第１の電圧源に電気的に接続されている。例えば、Ｖ２は、第１の電圧源に接続されている。
いくつかの実施形態では、第１の電圧源は、グランドとは異なる電圧などの、第１の一定電圧を供給する。
いくつかの実施形態では、選択トランジスタ６０４の、光検知素子６２０のソース端子又はドレイン端子に電気的に接続されていないソース端子又はドレイン端子は、第２の電圧源に電気的に接続されている。例えば、Ｖ１は、第２の電圧源に接続されている。いくつかの実施形態では、第２の電圧源は、第２の一定電圧を供給する。
いくつかの実施形態では、センサ回路はトランジスタを二つのみ含み、それら二つのトランジスタは選択トランジスタ６０４を含む。いくつかの実施形態では、センサ回路は、光検知素子のゲートに電気的に接続されているゲート制御トランジスタも含む。
いくつかの実施形態では、センサ回路はトランジスタを一つのみ含み、その一つのトランジスタは選択トランジスタ６０４である。
図６のセンサ回路は、１トランジスタ・モディファイド・アクティブ・ピクセル・センサ（one-transistor modified active-pixel sensor）（１Ｔ−ＭＡＰＳ）とここでは称され、その理由は、センサ回路が一つのトランジスタ及びモディファイド・アクティブ・ピクセル・センサを含むためである。１Ｔ−ＭＡＰＳと３トランジスタ・アクティブ・ピクセル・センサ（three-transistor active-pixel sensor）（３Ｔ−ＡＰＳ）と称される従来型のセンサ回路との間の相違を、図７Ａ〜図７Ｂに関連して下記に説明する。
図７Ａは、いくつかの実施形態による例示的な３Ｔ−ＡＰＳ回路を図示する。
３Ｔ−ＡＰＳ回路は、光検知素子（例えば、フォトダイオード）及び三つのトランジスタ：リセット・トランジスタＭｒｓｔ、ソース・フォロア・トランジスタＭｓｆ、及び選択トランジスタＭｓｅｌを含む。
リセット・トランジスタＭｒｓｔは、リセット・スイッチとして働く。例えば、Ｍｒｓｔはゲート信号ＲＳＴを受け取り、このゲート信号は光検知素子をリセットするためにリセット電圧Ｖｒｓｔが光検知素子に供給されることを可能にする。
ソース・フォロア・トランジスタＭｓｆは、バッファとして機能する。例えば、Ｍｓｆは光検知素子から入力（例えば、電圧入力）を受け取り、この入力は高電圧Ｖｄｄが選択トランジスタＭｓｅｌのソースに出力されることを可能にする。
選択トランジスタＭｓｅｌは、読出しスイッチとして働く。例えば、Ｍｓｅｌは行選択信号ＲＯＷを受け取り、この行選択信号はソース・フォロア・トランジスタＭｓｆからの出力が列ラインに供給されることを可能にする。
図７Ｂは、いくつかの実施形態による例示的な１Ｔ−ＭＡＰＳ回路を図示する。
図６に関連して上に説明したように、１Ｔ−ＭＡＰＳ回路は、一つの光検知素子（例えば、ＧＣＭＤ）及び一つのトランジスタ、即ち選択トランジスタＭｓｅｌを含む。
選択トランジスタＭｓｅｌは行選択信号ＲＯＷを受け取り、この行選択信号は列ラインからの電流が光検知素子の入力へと流れることを可能にする。或いは、選択トランジスタＭｓｅｌに与えられる行選択信号ＲＯＷは、光検知素子からの電流が列ラインへと流れることを可能にする。いくつかの実施形態では、列ラインは、一定電圧に設定されている。
いくつかの実施形態では、１Ｔ−ＭＡＰＳ回路は、ＧＣＭＤに蓄えられた光生成キャリアが短時間（例えば、０．１秒）で消失するので、リセット・スイッチを必要としない。
図７Ａに図示した３Ｔ−ＡＰＳ回路と図７Ｂに図示した１Ｔ−ＭＡＰＳ回路との比較は、１Ｔ−ＭＡＰＳ回路が３Ｔ−ＡＰＳ回路よりもはるかに小さなサイズを有することを示す。このように、１Ｔ−ＭＡＰＳ回路は、同じ材料から作られた３Ｔ−ＡＰＳ回路に比べてコスト面で有利である。加えて、小さなサイズのため、３Ｔ−ＡＰＳ回路よりも多くの１Ｔ−ＭＡＰＳ回路をダイの同じ面積に設置して、ダイ上のピクセルの数を増加させることができる。
図８Ａ〜図８Ｈは、いくつかの実施形態による例示的なセンサ回路を図示する。図８Ａ〜図８Ｈにおいて、スイッチ記号は選択トランジスタを表す。
図８Ａ〜図８Ｄは、ＰＭＯＳ型ＧＣＭＤを含む例示的なセンサ回路を図示する。
図８Ａでは、ＧＣＭＤのゲートがグランドＶＧに接続されていて、ＧＣＭＤのドレインが低電圧源Ｖ１（例えば、グランド）に接続されている。ＧＣＭＤのソースがスイッチ（即ち、選択トランジスタ）に接続されていて、このスイッチが一定電圧Ｖｃｏｎｓｔａｎｔ２に接続されている。いくつかの実施形態では、ボディが高電圧源ＶＤＤに接続されている。
図８Ｂでは、ＧＣＭＤのゲートが一定電圧Ｖｃｏｎｓｔａｎｔ１に接続されていて、ＧＣＭＤのドレインが低電圧源Ｖ１（例えば、グランド）に接続されている。ＧＣＭＤのソースがスイッチ（即ち、選択トランジスタ）に接続されていて、スイッチが一定電圧Ｖｃｏｎｓｔａｎｔ２に接続されている。いくつかの実施形態では、ボディが高電圧源ＶＤＤに接続されている。
図８Ｃでは、ＧＣＭＤのゲートが一定電圧Ｖｃｏｎｓｔａｎｔ１に接続されていて、ＧＣＭＤのソースが高電圧源ＶＤＤに接続されている。ＧＣＭＤのドレインがスイッチ（即ち、選択トランジスタ）に接続されていて、このスイッチが一定電圧Ｖｃｏｎｓｔａｎｔ２に接続されている。いくつかの実施形態では、ボディが高電圧源ＶＤＤ２に接続されている。
図８Ｄでは、ＧＣＭＤのゲートが一定電圧Ｖｃｏｎｓｔａｎｔ１に接続されていて、ＧＣＭＤのソースが高電圧源ＶＤＤに接続されている。ＧＣＭＤのドレインがスイッチ（即ち、選択トランジスタ）に接続されていて、このスイッチが可変電圧Ｖｖａｒｉａｂｌｅに接続されている。いくつかの実施形態では、ボディが高電圧源ＶＤＤ２に接続されている。
図８Ｅ〜図８Ｈは、ＮＭＯＳ型ＧＣＭＤを含む例示的なセンサ回路を図示する。
図８Ｅでは、ＧＣＭＤのゲート及びドレインが、高電圧源ＶＤＤに接続されている。ＧＣＭＤのソースがスイッチ（即ち、選択トランジスタ）に接続されていて、このスイッチが一定電圧Ｖｃｏｎｓｔａｎｔ２に接続されている。いくつかの実施形態では、ボディがグランドに接続されている。
図８Ｆでは、ＧＣＭＤのゲートが一定電圧Ｖｃｏｎｓｔａｎｔ１に接続されていて、ＧＣＭＤのドレインが高電圧源ＶＤＤに接続されている。ＧＣＭＤのソースがスイッチ（即ち、選択トランジスタ）に接続されていて、このスイッチが一定電圧Ｖｃｏｎｓｔａｎｔ２に接続されている。いくつかの実施形態では、ボディがグランドに接続されている。
図８Ｇでは、ＧＣＭＤのゲートが一定電圧Ｖｃｏｎｓｔａｎｔ１に接続されていて、ＧＣＭＤのソースがグランドに接続されている。ＧＣＭＤのドレインがスイッチ（即ち、選択トランジスタ）に接続されていて、このスイッチが一定電圧Ｖｃｏｎｓｔａｎｔ２に接続されている。いくつかの実施形態では、ボディがグランドに接続されている。
図８Ｈでは、ＧＣＭＤのゲートが一定電圧Ｖｃｏｎｓｔａｎｔ１に接続されていて、ＧＣＭＤのソースがグランドに接続されている。ＧＣＭＤのドレインがスイッチ（即ち、選択トランジスタ）に接続されていて、このスイッチが可変電圧Ｖｖａｒｉａｂｌｅに接続されている。いくつかの実施形態では、ボディがグランドに接続されている。
図８Ａ〜図８Ｈにおいて、ＧＣＭＤ内のドレイン電流は、ＧＣＭＤに光があたっているかどうかに応じて変化する。このように、いくつかの実施形態では、ＧＣＭＤは、ＧＣＭＤに光があたっている時にＩｏｎを供給し、ＧＣＭＤに光があたっていない時にＩｏｆｆを供給する電流源としてモデル化される。
図９Ａ〜図９Ｃは、いくつかの実施形態による例示的なコンバータ回路を図示する。
図９Ａは、いくつかの実施形態による例示的なコンバータ回路９０２を図示する。
コンバータ回路９０２は、第１のトランスインピーダンス増幅器９０４（例えば、演算増幅器）を含み、第１のトランスインピーダンス増幅器９０４は、第１のセンサ回路（例えば、図６のセンサ回路）の選択トランジスタの、光検知素子のソース端子又はドレイン端子に電気的に接続されていないソース端子又はドレイン端子（例えば、図６において電圧Ｖ１を有する端子）に電気的に接続されている入力端子（例えば、ＧＣＭＤなどの光検知素子からＩＧＣＭＤを受け取る入力端子）を有する。第１のトランスインピーダンス増幅器９０４は、光検知素子からの電流入力（例えば、ＩＧＣＭＤ）を電圧出力（例えば、Ｖｔａｍｐ）へと変換するように構成されている。
コンバータ回路９０２は、二つの入力端子を有する差動増幅器９０６も含む。二つの入力端子のうちの第１の入力端子は、第１のトランスインピーダンス増幅器９０４の電圧出力（例えば、Ｖｔａｍｐ）に電気的に接続されていて、二つの入力端子のうちの第２の入力端子は、光検知素子によって供給されるベース電流に対応する電圧（例えば、ＶＢＡＳＥ）を供給するように構成されている電圧源に電気的に接続されている。差動増幅器は、電圧出力（例えば、Ｖｔａｍｐ）と電圧源によって供給される電圧（例えば、ＶＢＡＳＥ）との間の電圧差に基づいて電圧（例えば、Ｖｄａｍｐ）を出力するように構成されている。いくつかの実施形態では、差動増幅器９０６は、演算増幅器を含む。いくつかの実施形態では、差動増幅器９０６は、トランジスタ長後尾対（long tailed pair）を含む。
いくつかの実施形態では、コンバータ回路９２２は、差動増幅器９０６の出力（例えば、Ｖｔａｍｐ）に電気的に接続されているアナログ−ディジタル・コンバータ９０８を含み、このアナログ−ディジタル・コンバータは、差動増幅器９０６の出力（例えば、電圧出力）（例えば、Ｖｔａｍｐ）をディジタル信号へと変換するように構成されている。
図９Ｂは、いくつかの実施形態による例示的なコンバータ回路９１２を図示する。コンバータ回路９１２は、図９Ａに図示したコンバータ回路９０２に類似している。図９Ａに関連して説明した特徴のいくつかは、コンバータ回路９１２にも当てはまり得る。簡単のために、このような特徴の説明を、ここでは繰り返さない。
図９Ｂは、いくつかの実施形態ではコンバータ回路９１２内の第１のトランスインピーダンス増幅器９０４が演算増幅器９１０を含むことを図示している。演算増幅器９１０は、第１のセンサ回路の選択トランジスタのソース端子又はドレイン端子（例えば、図６において電圧Ｖ１を有する端子）に電気的に接続されている非反転入力端子を有する。演算増幅器９１０は、基準電圧ＶＲＥＦを供給する基準電圧源に電気的に接続されている反転入力端子も有する。演算増幅器９１０は、出力端子を有し、抵抗値Ｒを有する抵抗器が、抵抗器の第１の端部で非反転端子に、抵抗器の第１の端部に対して反対側である第２の端部で出力端子に、電気的に接続されている。
動作では、電圧出力Ｖｔａｍｐは、次のように決定される：
Ｖｔａｍｐ＝ＶＲＥＦ＋Ｒ・ＩＧＣＭＤ
更に、ＧＣＭＤからの電流を、次のようにモデル化することができる：
ＩＧＣＭＤ＝Ｉｏｆｆ （光なし）
ＩＧＣＭＤ＝ＩΔ＋Ｉｏｆｆ （光）
いくつかの実施形態では、ベース電流は、光検知素子が実質的に光を受けていない時に光検知素子によって供給される電流（例えば、Ｉｏｆｆ）に対応する。Ｉｏｆｆが第１のトランスインピーダンス増幅器９０４によって変換されると、対応する電圧ＶＢＡＳＥは、次のように決定される：
ＶＢＡＳＥ＝ＶＲＥＦ＋Ｒ・Ｉｏｆｆ
その時、ＶｔａｍｐとＶＢＡＳＥとの間の電圧差は、次の通りである：
Ｖｔａｍｐ−ＶＢＡＳＥ＝Ｒ・ＩΔ
差動増幅器９０６の電圧出力Ｖｄａｍｐは、次の通りである：
Ｖｄａｍｐ＝Ａ・Ｒ・ＩΔ
ここで、Ａは、差動増幅器９０６の差動利得である。いくつかの実施形態では、差動利得は、１、２、３、５、１０、２０、５０、及び１００のうちの一つである。
図９Ｂは、いくつかの実施形態では電圧源がディジタル−アナログ・コンバータ（ＤＡＣ）９１６であることも図示する。例えば、ＤＡＣ９１６は、ＶＢＡＳＥを供給するように構成されている。
図９Ｃは、いくつかの実施形態による例示的なコンバータ回路９２２を図示する。コンバータ回路９２２は、図９Ａに図示したコンバータ回路９０２及び図９Ｂに図示したコンバータ回路９１２に類似している。図９Ａ及び図９Ｂに関連して説明した特徴のいくつかは、コンバータ回路９２２にも当てはまり得る。例えば、いくつかの実施形態では、コンバータ回路９２２はディジタル−アナログ・コンバータ９１６を含む。いくつかの実施形態では、第１のトランスインピーダンス増幅器９０４は演算増幅器９１０を含む。簡単のために、このような特徴の説明を、ここでは繰り返さない。
図９Ｃは、（ＶＢＡＳＥを供給する）電圧源が、第１のセンサ回路とは異なる第２のセンサ回路に電気的に接続されている入力端子を有する第２のトランスインピーダンス増幅器９１４であることを図示する。いくつかの実施形態では、第２のトランスインピーダンス増幅器９１４の入力端子は、第２のセンサ回路の選択トランジスタのソース端子又はドレイン端子に電気的に接続されている。いくつかの実施形態では、第２のセンサ回路の光検知素子は光学的に覆われ、その結果、第２のセンサ回路の光検知素子は光を受けることを妨げられている。これにより、第２のセンサ回路は、第２のトランスインピーダンス増幅器９１４へＩｏｆｆを供給する。第２のトランスインピーダンス増幅器９１４は、ＩｏｆｆをＶＢＡＳＥへ変換する。いくつかの実施形態では、第２のトランスインピーダンス増幅器９１４は、演算増幅器を含む。
いくつかの実施形態では、第１のトランスインピーダンス増幅器９０４は、マルチプレクサを介して複数のセンサ回路のそれぞれのセンサ回路に電気的に接続されるように構成されている。例えば、コンバータ回路９２２は、マルチプレクサ９１６に接続されている。マルチプレクサは、列アドレスを受け取って、複数の列ラインのうちの一つを選択する。各列ラインは、ＲＯＷ信号を受け取る選択トランジスタをそれぞれが有する複数のセンサ回路に接続されている。このように、列アドレス及びＲＯＷ信号に基づいて、センサ回路の二次元アレイ内の一つのセンサ回路が選択され、選択されているセンサ回路からの電流出力がマルチプレクサ９１６を介して第１のトランスインピーダンス増幅器９０４へ供給される。
図９Ａ〜図９Ｃは、選ばれた実施形態を図示しているが、コンバータ回路は、図９Ａ〜図９Ｃにおいて説明した特徴のサブセットを含むことができる（例えば、コンバータ回路９２２を、第２のトランスインピーダンス増幅器９１４なしにマルチプレクサ９１６に接続することができる）ことに留意されたい。いくつかの実施形態では、コンバータ回路は、図９Ａ〜図９Ｃに関して説明しなかった更なる特徴を含む。
図１０は、いくつかの実施形態による例示的な画像センサ・デバイスを図示する。
いくつかの実施形態によれば、画像センサ・デバイスは、センサのアレイを含む。センサのアレイ内のそれぞれのセンサは、センサ回路（例えば、図８Ａ〜図８Ｈ）を含む。
いくつかの実施形態では、画像センサ・デバイスは、コンバータ回路（例えば、図９Ａ〜図９Ｃ）を含む。
いくつかの実施形態では、センサのアレイは、センサの複数の行を含む（例えば、図１０において、センサの少なくとも二つの行が図示されている）。それぞれの行内のセンサに関して、選択トランジスタのゲート端子が共通選択ラインに電気的に接続されている。例えば、図１０に示したように、上の行のセンサ回路のゲート端子は、同じ信号ラインに電気的に接続されている。
いくつかの実施形態では、センサのアレイは、センサの複数の列を含む（例えば、図１０において、センサの少なくとも三つの列が図示されている）。それぞれの列内のセンサに関して、選択トランジスタのソース端子又はドレイン端子のうちの一方（即ち、選択トランジスタのソース端子又は選択トランジスタのドレイン端子のいずれか）が共通列ラインに電気的に接続されている。例えば、図１０に示したように、センサの左列内の選択トランジスタのドレイン端子は、同じ列ラインに電気的に接続されている。
図１１Ａ〜図１１Ｅは、いくつかの実施形態による半導体光センサ・デバイスを作成するための例示的な方法を図示する。
図１１Ａは、半導体光センサ・デバイスを形成するステップを図示し、シリコン基板１０２上に第３の半導体領域１０８を形成するステップを含む。いくつかの実施形態では、第３の半導体領域１０８は、基板１０２上にエピタキシャル成長させられる。
図１１Ｂは、第１の型のドーパントを用いてドープされた第１の半導体領域１０４をシリコン基板１０２の上方に形成するステップを図示する。
いくつかの実施形態では、第１の半導体領域１０４は、第１の半導体領域１０４をエピタキシャル成長させることによって形成される。
いくつかの実施形態では、第１の半導体領域１０４は、第１の半導体領域１０４が成長させられている間に、第１の型（例えば、ｎ型）のドーパントを用いてその場でドープされる。
いくつかの実施形態では、第１の半導体領域１０４は、イオン注入プロセス又は気相拡散プロセスを使用して第１の型（例えば、ｎ型）のドーパントを用いてドープされる。いくつかの実施形態では、第１の半導体領域１０４は、イオン注入プロセスを使用して第１の型（例えば、ｎ型）のドーパントを用いてドープされる。いくつかの実施形態では、第１の半導体領域１０４は、気相拡散プロセスを使用して第１の型（例えば、ｎ型）のドーパントを用いてドープされる。
図１１Ｃは、第２の型のドーパントを用いてドープされた第２の半導体領域１０６をシリコン基板１０２の上方に形成するステップを図示する。第２の半導体領域１０６は、第１の半導体領域１０４の上方に配置されている。第１の型（例えば、ｎ型）は、第２の型（例えば、ｐ型）とは異なる。
いくつかの実施形態では、第２の半導体領域１０６は、第２の半導体領域１０６をエピタキシャル成長させることによって形成される。
いくつかの実施形態では、第２の半導体領域１０６は、第２の半導体領域１０６が成長させられている間に、第２の型（例えば、ｐ型、特にｐ＋）のドーパントを用いてその場でドープされる。
いくつかの実施形態では、第２の半導体領域１０６は、イオン注入プロセス又は気相拡散プロセスを使用して第２の型（例えば、ｐ型、特にｐ＋）のドーパントを用いてドープされる。いくつかの実施形態では、第２の半導体領域１０６は、イオン注入プロセスを使用して第２の型（例えば、ｐ型、特にｐ＋）のドーパントを用いてドープされる。いくつかの実施形態では、第２の半導体領域１０６は、気相拡散プロセスを使用して第２の型（例えば、ｐ型、特にｐ＋）のドーパントを用いてドープされる。
いくつかの実施形態では、第１の半導体領域１０４がイオン注入プロセス又は気相拡散プロセスを使用して第１の型のドーパントを用いてドープされた後で、第２の半導体領域１０６がイオン注入プロセスを使用して第２の型（例えば、ｐ型、特にｐ＋）のドーパントを用いてドープされる。いくつかの実施形態では、第１の半導体領域１０４がイオン注入プロセスを使用して第１の型のドーパントを用いてドープされた後で、第２の半導体領域１０６がイオン注入プロセスを使用して第２の型（例えば、ｐ型、特にｐ＋）のドーパントを用いてドープされる。いくつかの実施形態では、第１の半導体領域１０４が気相拡散プロセスを使用して第１の型のドーパントを用いてドープされた後で、第２の半導体領域１０６がイオン注入プロセスを使用して第２の型（例えば、ｐ型、特にｐ＋）のドーパントを用いてドープされる。
図１１Ｄは、ゲート絶縁層１１０を第２の半導体領域１０６の上方に形成するステップを図示する。第２の半導体領域１０６の一つ又は複数の部分は、ソース及びドレインを画成するようにゲート絶縁層１１０から露出される。例えば、ゲート絶縁層１１０は、ソース及びドレインを露出させるために（例えば、マスクを使用して）パターン・エッチされる。
図１Ａ及び図１Ｂに関連して説明したように、第２の半導体領域１０６は、ゲート絶縁層１１０に面している上面を有する。第２の半導体領域１０６は、第２の半導体領域１０６の上面に対して反対側である底面を有する。第２の半導体領域１０６は、第２の半導体領域１０６の上面を含む上側部分を有する。第２の半導体領域１０６は、上側部分とは相互に排他的であり第２の半導体領域１０６の底面を含む下側部分を有する。第１の半導体領域１０４は、第２の半導体領域１０６の上側部分及び下側部分の両方と接触している。第１の半導体領域１０４は、少なくともゲート１１２の下に位置する場所で第２の半導体領域１０６の上側部分と接触している。
図１１Ｅは、ゲート絶縁層１１０の上方に配置されたゲート１１２を形成するステップを図示する。
いくつかの実施形態では、センサ・アレイを形成する方法は、共通シリコン基板上に複数のデバイスを同時に形成するステップを含む。例えば、複数のデバイスの第３の半導体領域を、単一のエピタキシャル成長プロセスにおいて同時に形成することができる。引き続いて、複数のデバイスの第１の半導体領域を、単一のエピタキシャル成長プロセスにおいて同時に形成することができる。その後で、複数のデバイスの第２の半導体領域を、単一のイオン注入プロセスにおいて同時に形成することができる。同様に、複数のデバイスのゲート絶縁層を同時に形成することができ、そして複数のデバイスのゲートを同時に形成することができる。
いくつかの実施形態によれば、光を検知するための方法は、光検知素子（例えば、図６のＧＣＭＤ）を光にあてるステップを含む。
方法は、（例えば、選択トランジスタ６０４（図６）に一定電圧Ｖ１を印加し、かつＶＲを印加することによって）光検知素子のソース端子に一定電圧を供給するステップも含む。ＧＣＭＤ上の光の強度に基づいて、ＧＣＭＤのドレイン電流が変化する。
いくつかの実施形態では、方法は、光検知素子（例えば、ＧＣＭＤ）のドレイン電流に基づいて光の強度を決定するステップを含む。ドレイン電流の変化は、光が光検知素子によって検出されているかどうかを示す。
いくつかの実施形態では、ドレイン電流を測定するステップは、ドレイン電流を電圧信号に変換するステップ（例えば、ドレイン電流ＩＧＣＭＤをＶｔａｍｐ（図９Ａ）に変換するステップ）を含む。
いくつかの実施形態では、ドレイン電流を電圧信号に変換するステップは、ドレイン電流を電圧信号に変換するために、トランスインピーダンス増幅器（例えば、トランスインピーダンス増幅器９０４（図９Ａ））を使用するステップを含む。
いくつかの実施形態では、ドレイン電流を測定するステップは、既述のいずれかのコンバータ回路（例えば、図９Ａ〜図９Ｃ）を使用するステップを含む。
いくつかの実施形態では、方法は、センサ回路の選択トランジスタ（例えば、選択トランジスタ６０４（図６））を作動させるステップを含む。選択トランジスタを作動させるステップは、ドレイン電流が選択トランジスタを通って流れることを可能にし、これによって、ドレイン電流の測定を可能にする。
いくつかの実施形態では、光検知素子を光にあてる前に、一定電圧が光検知素子のソース端子に供給される。例えば、図６において、光検知素子６０２を光にあてる前に選択トランジスタ６０４が作動させられる。
いくつかの実施形態では、光検知素子を光にあてるステップに引き続いて、一定電圧が光検知素子のソース端子に供給される。例えば、図６において、光検知素子６０２を光にあてた後に選択トランジスタ６０４が作動させられる。
いくつかの実施形態によれば、光学画像を検出するための方法は、既述（例えば、図１０）のいずれかのセンサのアレイを光のパターンにあてるステップを含む。
方法は、センサのアレイ内のそれぞれのセンサの光検知素子に対して、それぞれの画像センサの光検知素子のソース端子にそれぞれの電圧を供給するステップも含む。例えば、それぞれのセンサの選択トランジスタ（例えば、選択トランジスタ６０４（図６））を作動させて、それぞれの電圧を供給し、これによってそれぞれのセンサのドレイン電流の測定を可能にする。
方法は、光検知素子（例えば、光検知素子６０２）のドレイン電流を測定するステップを更に含む。
いくつかの実施形態では、センサのアレイ内の光検知素子のソース端子は、それぞれの電圧を同時に受け取る。例えば、それぞれの電圧は、複数の光検知素子の同時読出しのために、複数の光検知素子（例えば、同じ行内の光検知素子）に同時に印加される。
いくつかの実施形態では、センサのアレイ内の光検知素子のソース端子は、それぞれの電圧を順次に受け取る。例えば、それぞれの電圧は、複数の光検知素子の順次読出しのために、複数の光検知素子（例えば、同じ列内の光検知素子）に順次に印加される。
いくつかの実施形態では、センサのアレイ内の光検知素子のソース端子は、同じ電圧を受け取る。
いくつかの実施形態では、センサのアレイ内の光検知素子のドレイン電流は、バッチで測定される。例えば、同じ行内の光検知素子のドレイン電流は、バッチで（例えば、セットとして）測定される。
いくつかの実施形態では、センサのアレイ内の光検知素子のドレイン電流は、同時に測定される。例えば、同じ行内の光検知素子のドレイン電流は、同時に測定される。
いくつかの実施形態では、センサのアレイ内の光検知素子のドレイン電流は、順次に測定される。例えば、同じ列内の光検知素子のドレイン電流は、同時に測定される。
説明の目的で上記の説明を、具体的な実施形態を参照して説明してきている。しかしながら、上記の例示的な検討は、網羅的でも、開示した厳密な形態に本発明を限定するものでもない。多くの修正形態及び変形形態が、上記の教示の観点において可能である。実施形態は、本発明の原理及びその実際的な応用を最も良く説明するために選択され説明されていて、これによって、当業者が本発明及び想定される特定の使用に適するような様々な修正形態を伴う様々な実施形態を上手く利用することを可能する。

Claims (13)

  1. １４００ｎｍから３０００ｎｍの波長範囲内の短波長赤外光を受けることに応じてインピーダンスが変化するデバイスであって、
    第１の型のドーパントを用いてドープされた第１の半導体領域と、
    第２の型のドーパントを用いてドープされた第２の半導体領域であって、
    前記第２の半導体領域は、前記第１の半導体領域の上方に配置されていて、
    前記第１の型は、前記第２の型とは異なる、
    第２の半導体領域と、
    前記第２の半導体領域の上方に配置されているゲート絶縁層と、
    前記ゲート絶縁層の上方に配置されていて、前記第１の半導体領域から分離されているゲートと、
    前記第２の半導体領域に電気的に接続されているソースと、
    前記第２の半導体領域に電気的に接続されているドレインと、
    を備え、
    前記第２の半導体領域は、前記ゲート絶縁層のほうを向いて配置されている上面を有し、
    前記第２の半導体領域は、前記第２の半導体領域の前記上面に対して反対側に配置されている底面を有し、
    前記第２の半導体領域は、前記第２の半導体領域の前記上面を含む上側部分を有し、
    前記第２の半導体領域は、前記上側部分とは相互に排他的であり前記第２の半導体領域の前記底面を含む下側部分を有し、
    前記第２の半導体領域の前記上側部分は、前記ソースから前記ドレインまで延び、
    前記第２の半導体領域の前記下側部分は、前記ソースから前記ドレインまで延び、
    前記第１の半導体領域は、前記第２の半導体領域の前記上側部分及び前記下側部分の両方と接触していて、
    前記第１の半導体領域は、少なくとも前記ゲートの下に位置する場所で前記第２の半導体領域の前記上側部分と接触していて、
    前記第２の半導体領域の前記ソースと前記ドレインとの間に位置する部分の厚さは、前記ソースの部分又は前記ドレインの部分の厚さよりも小さく、
    前記ゲートは直線形状で前記ソース及び前記ドレインに並んでいる、
    デバイス。
  2. 前記第２の半導体領域は、前記上面及び前記底面とは異なり前記ソースから前記ドレインまで延びる第１の側面を有し、
    前記第２の半導体領域は、前記上面及び前記底面とは異なり前記ソースから前記ドレインまで延びる第２の側面を有し、
    前記第１の半導体領域は、前記第１の側面の一部を介して前記第２の半導体領域の前記上側部分と接触していて、
    前記第１の半導体領域は、前記第２の側面の一部を介して前記第２の半導体領域の前記上側部分と接触している、
    請求項１に記載のデバイス。
  3. 前記デバイスはシリコン基板を含み、
    前記第１の半導体領域は前記シリコン基板の上方に配置されていて、
    前記第１の半導体領域はゲルマニウムを含み、
    前記第２の半導体領域はゲルマニウムを含む、請求項１又は２に記載のデバイス。
  4. 前記ゲート絶縁層は酸化物層を含む、請求項１から３のいずれか１項に記載のデバイス。
  5. 前記第１の半導体領域の下方に配置されている基板絶縁層を含み、前記基板絶縁層は、ＳｉＯ２、ＧｅＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＳｉｘＮｙ、ＳｉｘＯｙＮｚ、ＴａｘＯｙ、ＳｒｘＯｙ及びＡｌｘＯｙのうちの一つ又は複数を含む、請求項１から４のいずれか１項に記載のデバイス。
  6. 前記第２の型のドーパントを用いてドープされたゲルマニウムを含む第３の半導体領域を含み、前記第３の半導体領域は前記第１の半導体領域の下方に配置されている、請求項１から４のいずれか１項に記載のデバイス。
  7. 前記第２の半導体領域内の前記第２の型の前記ドーパントのドーピング濃度は、前記第３の半導体領域内の前記第２の型の前記ドーパントのドーピング濃度よりも高い、請求項６に記載のデバイス。
  8. 前記第１の半導体領域は、前記第１の半導体領域が前記短波長赤外光を受けている時に光生成キャリアが発生するように構成されている、請求項１から７のいずれか１項に記載のデバイス。
  9. 前記第２の半導体領域の前記ソースと前記ドレインとの間に位置する部分は、１００ｎｍ未満の厚さを有する、請求項１から８のいずれか１項に記載のデバイス。
  10. 前記第１の半導体領域は、１０００ｎｍ未満の厚さを有する、請求項１から９のいずれか１項に記載のデバイス。
  11. 画像センサ・デバイスであって、
    センサのアレイと、
    コンバータ回路と、
    を備え、
    前記センサのアレイ内のそれぞれのセンサは第１のセンサ回路を含み、前記第１のセンサ回路は、
    ソース端子、ゲート端子、ドレイン端子、及びボディ端子を有し、請求項１から１０のいずれか１項に記載の前記デバイスを含む、第１の光検知素子と、
    ソース端子、ゲート端子、及びドレイン端子を有する選択トランジスタであって、前記選択トランジスタの前記ドレイン端子は前記第１の光検知素子の前記ソース端子に電気的に接続されている又は前記選択トランジスタの前記ソース端子は前記第１の光検知素子の前記ドレイン端子に電気的に接続されている、選択トランジスタと、を含み、
    前記コンバータ回路は、
    入力端子を有する第１のトランスインピーダンス増幅器であって、前記入力端子は、前記第１のセンサ回路の前記選択トランジスタの、前記第１の光検知素子の前記ソース端子又は前記ドレイン端子に電気的に接続されていない前記ソース端子又は前記ドレイン端子に電気的に接続されていて、前記第１のトランスインピーダンス増幅器は、前記第１の光検知素子からの電流入力を電圧出力へと変換するように構成されている、第１のトランスインピーダンス増幅器と、
    二つの入力端子を有する差動増幅器であって、前記二つの入力端子のうちの第１の入力端子は、前記第１のトランスインピーダンス増幅器の前記電圧出力に電気的に接続されていて、前記二つの入力端子のうちの第２の入力端子は、前記第１の光検知素子によって供給されるベース電流に対応する電圧を供給するように構成されている電圧源に電気的に接続されていて、前記差動増幅器は、前記電圧出力と前記電圧源によって供給される前記電圧との間の電圧差に基づいて電圧を出力するように構成されている、差動増幅器と、を含む、
    画像センサ・デバイス。
  12. 前記ベース電流は、前記第１の光検知素子が実質的に光を受けていない時に前記第１の光検知素子によって供給される電流に対応する、請求項１１に記載の画像センサ・デバイス。
  13. 前記電圧源は、前記第１のセンサ回路とは異なる第２のセンサ回路に電気的に接続されている入力端子を有する第２のトランスインピーダンス増幅器であり、
    前記第２のセンサ回路は、第２の光検知素子を含み、
    前記第２のセンサ回路の前記第２の光検知素子は、光を受けることを妨げられるように光学的に覆われている、請求項１１又は１２に記載の画像センサ・デバイス。
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