KR20220094846A - 이미지 센싱 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 광이 입사되는 후면(backside) 및 상기 후면에 대향하는 전면(front-side)을 포함하는 기판, 상기 전면에 접하도록 배치되고, 상기 기판 내에 픽셀 전류를 발생시키고 상기 광에 의해 생성되어 상기 픽셀 전류에 의해 이동하는 광전하를 각각 캡쳐하는 탭들, 및 동일 픽셀에 포함된 상기 탭들을 둘러싸고 상기 후면으로부터 소정 거리만큼 이격되는 캡핑 영역을 포함할 수 있다.

Description

이미지 센싱 장치{Image Sensing Device}
본 개시는 대상 물체와의 거리를 감지하기 위한 이미지 센싱 장치에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서는 크게 CCD(Charge Coupled Device) 이미지 센서와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분될 수 있다. CCD 이미지 센서는 CMOS 이미지 센서에 비해 잡음(noise)이 적고, 화질이 우수하다. 하지만, CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, CMOS 이미지 센서는 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 용이하고 전력 소모가 매우 낮으며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가가 낮다. 최근에는 모바일 기기에 보다 적합한 특성으로 인하여 CMOS 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 기술적 사상은 불필요한 전력 소모를 저감할 수 있는 ToF 픽셀을 포함하는 이미지 센싱 장치를 제공할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 문서에 개시되는 본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 광이 입사되는 후면(backside) 및 상기 후면에 대향하는 전면(front-side)을 포함하는 기판, 상기 전면에 접하도록 배치되고, 상기 기판 내에 픽셀 전류를 발생시키고 상기 광에 의해 생성되어 상기 픽셀 전류에 의해 이동하는 광전하를 각각 캡쳐하는 탭들, 및 동일 픽셀에 포함된 상기 탭들을 둘러싸고 상기 후면으로부터 소정 거리만큼 이격되는 캡핑 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는, 서로 인접하는 제1 픽셀, 및 제2 픽셀을 포함하며, 상기 제1 픽셀과 상기 제2 픽셀 각각은, 기판 내에 픽셀 전류를 발생시키고 입사광에 의해 생성되어 상기 픽셀 전류에 의해 이동하는 광전하를 각각 캡쳐하는 탭들, 및 상기 탭들을 둘러싸는 캡핑 영역을 포함하고, 상기 제1 픽셀의 상기 캡핑 영역과, 상기 제2 픽셀의 상기 캡핑 영역은 서로 물리적으로 분리될 수 있다.
본 문서에 개시되는 실시 예들에 따르면, ToF 픽셀에 소모되는 전력을 저감하면서도 ToF 픽셀의 성능을 개선할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 2는 도 1에 도시된 픽셀의 레이아웃의 일 예를 간략히 나타낸 도면이다.
도 3은 도 2에 도시된 제1 픽셀의 동작을 설명하기 위한 도면이다.
도 4는 도 2에 도시된 제1 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다.
도 5는 도 2에 도시된 제2 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다.
도 6은 도 1에 도시된 픽셀의 레이아웃의 다른 예를 간략히 나타낸 도면이다.
도 7은 도 6에 도시된 제3 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다.
도 8은 도 6에 도시된 제4 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
이미지 센서를 이용하여 depth를 측정하는 방식과 관련해, 보안, 의료기기, 자동차, 게임기, VR/AR, 모바일 기기 등에 수요가 급증하고 있는 추세이다. Depth를 측정하는 방식은 대표적으로 Triangulation, Time of flight, Interferometry 방식이 있으며, 이중 time of flight 방식이 활용 할 수 있는 범위가 넓고 처리속도가 빠르며 비용 면에서도 유리하기 때문에 중요도가 높아지고 있다.
ToF (time of flight) 방식은 크게 direct 방식과 in-direct 방식으로 구분 될 수 있으며, 이는 조사된 빛과 반사되어 돌아오는 빛을 이용하여 거리를 구하는 공통적인 원리에서 왕복 시간을 직접 계산하여 거리를 측정하는 direct 방식과 위상 차이를 이용하여 거리를 측정하는 in-direct 방식으로 나누어 지게 된다. Direct 방식의 경우 장거리에 유리하여 자동차 등에 많이 사용되고 있으며, In-direct 방식의 경우 거리가 보다 가깝고, 빠른 처리속도가 요구되는 게임기나 모바일 카메라에 이용되고 있다. In-direct 방식의 경우 회로가 간단하고 메모리도 적게 필요하며 비용이 상대적으로 저렴하다는 장점이 있다.
In-direct ToF 방식을 이용하여 동작하는 픽셀 중 하나인 CAPD(Current-Assisted Photonic Demodulator)는 substrate 전압을 인가하여 majority current를 이용하여 Pixel 내부에 생성된 전자들을 전계의 전압 차이를 이용하여 검출하는 방식이며, majority current를 이용하기 때문에 전자들을 빠르게 검출 할 수 있으며, 광 입사면으로부터 깊게 생성된 전자들까지 검출 할 수 있어 효율 면에서도 우수하다고 볼 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 1을 참조하면, 이미지 센싱 장치(ISD)는 ToF(time of flight) 방식을 이용하여 대상 물체(1)와의 거리를 측정할 수 있다. ToF 방식은 직접(direct) ToF 방식과 간접(indirect) ToF 방식으로 구분될 수 있다. 직접 ToF 방식은 대상 물체(1)를 향해 광을 조사하고 반사된 광이 도달하기까지 소요된 시간을 측정하여 대상 물체(1)와의 거리를 측정하는 방식을 의미할 수 있다. 간접 ToF 방식은 대상 물체(1)를 향해 변조광을 조사하고(emit), 대상 물체(1)로부터 반사되어 입사되는 반사광을 감지하여, 변조광과 반사광 간의 위상차(phase difference)에 기초하여 간접적으로 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리를 측정하는 방식을 의미할 수 있다. 본 개시에서는 이미지 센싱 장치(ISD)가 간접 ToF 방식을 이용하는 것으로 설명되나, 본 발명의 범위는 이에 한정되지 않는다. 또한, 대상 물체(1)는 하나의 독립적인 물체 만을 의미하는 것은 아니며, 이미지 센싱 장치(ISD)가 촬영하는 장면(scene)을 의미할 수 있다.
이미지 센싱 장치(ISD)는 광원(10), 렌즈 모듈(20), 픽셀 어레이(30) 및 제어 블록(40)을 포함할 수 있다.
광원(10)은 제어 블록(40)으로부터 제공되는 광 변조 신호(MLS)에 응답하여 대상 물체(1)에 광을 조사한다. 광원(10)은 특정 파장 대역의 광(예컨대, 근적외선, 적외선 또는 가시광)을 발광하는 레이저 다이오드(LD; Laser Diode)나 발광 다이오드(LED; Light Emitting Diode), 근적외선 레이저(NIR; Near Infrared Laser), 포인트 광원, 백색 램프 및 모노크로메이터(monochromator)가 조합된 단색(monochromatic) 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 예를 들어, 광원(10)은 800㎚ 내지 1000㎚의 파장을 가지는 적외선을 발광할 수 있다. 광원(10)으로부터 조사되는 광은 미리 정해진 주파수로 변조된 변조광일 수 있다. 도 1에서는 설명의 편의를 위해 하나의 광원(10)만을 도시하였으나, 복수의 광원들이 렌즈 모듈(20)의 주변에 배열될 수도 있다.
렌즈 모듈(20)은 대상 물체(1)로부터 반사된 광을 수집하여 픽셀 어레이(30)의 픽셀들(PX)에 집중 시킬 수 있다. 예를 들어, 렌즈 모듈(20)은 유리 또는 플라스틱 표면의 집중 렌즈 또는 다른 원통형 광학 원소를 포함할 수 있다. 렌즈 모듈(20)은 광축을 중심으로 정렬된 복수의 렌즈들을 포함할 수 있다.
픽셀 어레이(30)는 2차원 매트릭스(matrix) 구조로 연속적으로 배열된(예를 들어, 컬럼(column) 방향 및 로우(row) 방향으로 연속적으로 배열된) 복수의 단위 픽셀들(PX)을 포함할 수 있다. 단위 픽셀들(PX)은 반도체 기판에 형성될 수 있으며, 각 단위 픽셀(PX)은 렌즈 모듈(20)을 통해 입사되는 광을 광의 세기에 대응하는 전기 신호로 변환하여 픽셀 신호를 출력할 수 있다. 이때, 픽셀 신호는 대상 물체(1)와의 거리를 나타내는 신호일 수 있다. 예를 들어, 각 단위 픽셀(PX)은 CAPD(current-assisted photonic demodulator) 픽셀 또는 QEM(quantum efficiency modulation) 픽셀일 수 있다. 본 개시에서는 CAPD 픽셀을 예로 들어 설명하나, QEM 픽셀 또는 다른 방식의 픽셀에도 본 개시와 실질적으로 동일한 기술적 사상이 적용될 수 있다. 각 단위 픽셀(PX)의 보다 상세한 구조 및 동작에 대해서는 도 2 이하를 참조하여 후술하기로 한다.
제어 블록(40)은 광원(10)을 제어하여 대상 물체(1)에 광을 조사하고, 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동시켜 대상 물체(1)로부터 반사된 광에 대응되는 픽셀 신호들을 처리하여 대상 물체(1)의 표면에 대한 거리를 측정할 수 있다.
이러한 제어 블록(40)은 로우 드라이버(row driver, 41), 복조 드라이버(demodulation driver, 42), 광원 드라이버(light source driver, 43), 타이밍 컨트롤러(timing controller; T/C, 44), 및 리드아웃 회로(readout circuit, 45)를 포함할 수 있다.
로우 드라이버(41)와 복조 드라이버(42)는 제어 회로(control circuit)으로 통칭될 수 있다.
제어 회로는 타이밍 컨트롤러(44)로부터 출력된 타이밍 신호에 응답하여 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동할 수 있다.
제어 회로는 픽셀 어레이(30)의 복수의 로우 라인들(row lines) 중에서 적어도 하나의 로우 라인을 선택 및 제어할 수 있는 제어 신호를 생성할 수 있다. 이러한 제어 신호는 기판 내 픽셀 전류(pixel current)를 발생시키기 위한 복조 제어 신호, 리셋 트랜지스터를 제어하는 리셋 신호, 검출 노드에 축적된 광전하의 전달을 제어하는 전송 신호, 고조도 조건에서 추가적인 정전 용량을 제공하기 위한 플로팅 디퓨전 신호, 선택 트랜지스터를 제어하는 선택 신호 등을 포함할 수 있다. 픽셀 전류는 기판에서 생성된 광전하를 검출 노드 방향으로 이동시키기 위한 전류를 의미할 수 있다.
여기서, 로우 드라이버(41)는 리셋 신호, 전송 신호, 플로팅 디퓨전 신호 및 선택 신호를 생성할 수 있고, 복조 드라이버(42)는 복조 제어 신호를 생성할 수 있다. 본 개시에서는 로우 드라이버(41)와 복조 드라이버(42)가 독립적인 구성으로 설명되었으나, 다른 실시예에 따라 로우 드라이버(41)와 복조 드라이버(42)는 하나의 구성으로 구현되어 픽셀 어레이(30)의 일측에 배치될 수 있다.
광원 드라이버(43)는 타이밍 컨트롤러(44)의 제어에 따라 광원(10)을 구동시킬 수 있는 광 변조 신호(MLS)를 생성할 수 있다. 광 변조 신호(MLS)는 미리 정해진 주파수로 변조된 신호일 수 있다.
타이밍 컨트롤러(44)는 로우 드라이버(41), 복조 드라이버(42), 광원 드라이버(43) 및 리드아웃 회로(45)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
리드아웃 회로(45)는 타이밍 컨트롤러(44)의 제어에 따라 픽셀 어레이(30)로부터 출력되는 픽셀 신호들을 처리하여 디지털 신호 형태의 픽셀 데이터를 생성할 수 있다. 이를 위해, 리드아웃 회로(45)는 픽셀 어레이(30)로부터 출력된 픽셀 신호들에 대해 상관 이중 샘플링(correlated double sampling)을 수행하기 위한 상관 이중 샘플러(CDS: correlated double sampler)를 포함할 수 있다. 또한, 리드아웃 회로(45)는 상관 이중 샘플러로부터의 출력 신호들을 디지털 신호들로 변환하기 위한 아날로그-디지털 컨버터를 포함할 수 있다. 아울러, 리드아웃 회로(45)는 아날로그-디지털 컨버터로부터 출력되는 픽셀 데이터를 임시 저장하고 타이밍 컨트롤러(44)의 제어에 따라 외부로 출력하기 위한 버퍼 회로를 포함할 수 있다. 한편, 픽셀 어레이(30)가 CAPD 픽셀들로 구성됨에 따라, 픽셀 신호를 전달하기 위한 컬럼 라인은 픽셀 어레이(30)의 한 컬럼당 2개씩 구비될 수 있으며, 각 컬럼 라인으로부터 출력되는 픽셀 신호를 처리하기 위한 구성들 역시 각 컬럼 라인에 대응하여 구비될 수 있다.
광원(10)은 이미지 센싱 장치(ISD)가 촬영하는 장면을 향해 미리 정해진 주파수로 변조된 변조광을 조사하고, 이미지 센싱 장치(ISD)는 장면 내의 대상 물체들(1)로부터 반사된 변조광(즉, 입사광)을 감지하여 각 단위 픽셀(PX)마다 깊이 정보를 생성할 수 있다. 변조광과 입사광 사이에는 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리에 따른 시간 지연(time delay)이 존재하게 되는데, 이러한 시간 지연은 이미지 센싱 장치(ISD)가 생성하는 신호와 광원(10)을 제어하는 광 변조 신호(MLS) 간의 위상차(phase difference)로 나타나게 된다. 이미지 프로세서(미도시)는 이미지 센싱 장치(ISD)로부터 출력되는 신호에 나타난 위상차를 연산하여 각 단위 픽셀(PX)마다의 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 2는 도 1에 도시된 픽셀의 레이아웃의 일 예를 간략히 나타낸 도면이다.
도 2를 참조하면, 제1 내지 제4 픽셀(PX1~PX4) 각각은 도 1에 도시된 픽셀(PX) 중 어느 하나일 수 있으며, 설명의 편의상 4개의 픽셀들(PX1~PX4)을 예로 들어 설명하나, 픽셀 어레이(30)에 포함된 임의의 다른 픽셀들에 실질적으로 동일한 구조 및 동작이 적용될 수 있다.
제1 내지 제4 픽셀(PX1~PX4)은 2x2 매트릭스로 배열될 수 있고, 제1 내지 제4 픽셀(PX1~PX4) 각각은 실질적으로 동일한 구조를 가지는 바, 이하에서는 제1 픽셀(PX1)을 예로 들어 설명하기로 한다.
제1 픽셀(PX1)은 제1 탭(TA), 제2 탭(TB), 캡핑 영역(CA), 웰 분리 영역(WI) 및 픽셀 트랜지스터 영역(PTA)을 포함할 수 있다. 본 개시에서는 하나의 픽셀(PX) 내에 2개의 탭들(TA, TB)이 포함되는 것으로 예시하여 설명하나, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 하나의 픽셀(PX) 내에 3개 이상의 탭들이 포함될 수 있으며, 이 경우 복수의 탭들은 서로 동일하거나 서로 다른 종류(또는 타이밍)의 복조 제어 신호를 인가받을 수 있다. 본 개시에 탭은 전기적 신호를 입력받거나 출력하는 기능을 수행하는 구성으로서, 전기적 콘택 탭(electrical contact tap)으로도 불릴 수 있다.
제1 탭(TA)과 제2 탭(TB)은 세로 방향(또는 컬럼 방향)을 따라 배열되는 것으로 도시되었으나, 다른 실시예에 따라 가로 방향(로우 방향) 또는 사선 방향으로 배치될 수도 있다.
제1 탭(TA)은 제1 제어 노드(CNA) 및 제1 제어 노드(CNA)를 둘러싸는 제1 검출 노드(DNA)를 포함할 수 있다. 도 2에서는 제1 제어 노드(CNA)의 형태가 원형이고, 제1 검출 노드(DNA)의 형태가 링(ring)으로 예시되어 있으나, 본 발명의 범위는 이에 한정되지 않는다. 이러한 제1 검출 노드(DNA)의 링 형태는 제1 제어 노드(CNA)를 가능한 넓은 면적으로 둘러싸도록 하기 위함이며, 이러한 형태를 갖는 제1 검출 노드(DNA)는 제1 제어 노드(CNA)에 의해 형성되는 픽셀 전류를 따라 이동하는 신호 캐리어를 보다 용이하게 캡쳐할 수 있다.
제1 제어 노드(CNA)와 제1 검출 노드(DNA)는 서로 접하도록 배치되어 반대 도핑을 통한 정션 분리(junction isolation)만을 이용해 물리적으로 분리될 수 있다.
제2 탭(TB)은 제2 제어 노드(CNB) 및 제2 제어 노드(CNB)를 둘러싸는 제2 검출 노드(DNB)를 포함할 수 있다. 제2 제어 노드(CNB) 및 제2 검출 노드(DNB)의 구조는 제1 제어 노드(CNA) 및 제1 검출 노드(DNA)의 구조에 대응되는 바 중복되는 설명은 생략하기로 한다.
제1 및 제2 제어 노드(CNA, CNB)는 P형 불순물로 도핑된 영역이고, 제1 및 제2 검출 노드(DNA, DNB)는 N형 불순물로 도핑된 영역일 수 있다. 본 개시에서 P형은 제1 도전형으로 정의될 수 있고, N형은 제2 도전형으로 정의될 수 있다.
캡핑 영역(CA)은 제1 탭(TA)과 제2 탭(TB)을 둘러싸도록 배치되어, 제1 탭(TA)과 제2 탭(TB) 사이에 흐르는 전류의 경로를 제한할 수 있다. 캡핑 영역(CA)은 P형 불순물로 도핑된 웰(well) 영역으로서 제1 및 제2 제어 노드(CNA, CNB)에 비해 상대적으로 낮은 도핑 농도로 도핑될 수 있다. 캡핑 영역(CA)은 픽셀 트랜지스터 영역(PTA) 및 인접한 다른 픽셀(예컨대, PX2, PX3)의 캡핑 영역(CA)과 물리적으로 연결되지 않고 분리될 수 있다.
웰 분리 영역(WI)은 캡핑 영역(CA)과 픽셀 트랜지스터 영역(PTA) 사이에 배치되어 캡핑 영역(CA)과 픽셀 트랜지스터 영역(PTA)을 전기적으로 분리하고, 서로 인접하는 픽셀들(예컨대, PX1, PX3)의 캡핑 영역들(CA) 사이에 배치되어 캡핑 영역들(CA)을 전기적으로 분리할 수 있다. 웰 분리 영역(WI)은 STI(shallow trench isolation) 공정을 통해 트렌치를 형성한 뒤, 절연 물질을 갭필(gap-fill)함에 의해 형성될 수 있다. 여기서, 절연 물질은 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
픽셀 트랜지스터 영역(PTA)은 제1 탭(TA)에 의해 캡쳐된 광전하를 처리하기 위한 픽셀 트랜지스터들(도 3의 TX_A, RX_A, FDX_A, DX_A, SX_A), 및 제2 탭(TB)에 의해 캡쳐된 광전하를 처리하기 위한 픽셀 트랜지스터들(도 3의 TX_B, RX_B, FDX_B, DX_B, SX_B)을 포함할 수 있다. 일 실시예에 따라, 픽셀 트랜지스터 영역(PTA)에 포함되는 픽셀 트랜지스터들은 서로 인접하는 픽셀들 간의 경계를 따라 일렬로 배치될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
픽셀 트랜지스터 영역(PTA)에 포함되는 트랜지스터들 각각은 기판의 일면에 형성된 절연막 상에 배치된 게이트 전극으로 구성되는 게이트, 기판 내부에서 게이트 전극의 양측에 배치된 불순물 영역들로 구성되는 소스와 드레인, 및 기판 내부에서 게이트 전극의 하부 영역에 해당하는 채널 영역을 포함할 수 있다. 또한, 소스와 드레인은 P형 불순물이 소정의 농도로 도핑된 웰 영역으로 둘러싸일 수 있으며, 웰 영역은 게이트 전극의 하부 영역에도 연장되어 배치되어 각 픽셀 트랜지스터의 바디(body)를 형성할 수 있다. 이하의 도면에서는 설명의 편의상 픽셀 트랜지스터 영역(PTA)에 대해 웰 영역만을 도시하기로 한다.
제1 탭(TA), 제2 탭(TB), 캡핑 영역(CA) 및 픽셀 트랜지스터 영역(PTA)의 소스, 드레인과 웰 영역은 P형 또는 N형 불순물을 소정의 깊이와 농도로 주입하는 임플란트(implant) 공정을 통해 형성될 수 있다.
도 2에 도시된 바와 같이, 동일 픽셀(예컨대, PX1)에 속한 제1 탭(TA)과 제2 탭(TB) 사이에는 제1 픽셀 전류(PC1)가 흐를 수 있고, 서로 다른 픽셀들(예컨대, PX3와 PX1)에 속한 제1 탭(TA)과 제2 탭(TB) 사이에는 제2 픽셀 전류(PC2)가 흐를 수 있다. 여기서, 제1 픽셀 전류(PC1)과 제2 픽셀 전류(PC2) 각각의 화살표의 두께는 전류의 크기를 의미하며, 제1 픽셀 전류(PC1)의 크기는 제2 픽셀 전류(PC2)보다 상대적으로 클 수 있다. 즉, 광전하를 이동시키는 픽셀 전류가 서로 다른 픽셀들(예컨대, PX3와 PX1) 사이에서는 거의 흐르지 않음으로써, 하나의 픽셀 내부에서 생성된 광전하가 다른 픽셀로 이동하여 캡쳐됨에 따라 발생하는 크로스토크 현상이 방지될 수 있다. 또한, 픽셀 어레이(30) 전체에서 픽셀 전류를 발생시키기 위해 필요한 소모 전력이 감소될 수 있다. 이러한 픽셀 전류들의 크기 관계는 캡핑 영역(CA)에 의해 구현될 수 있으며, 보다 상세한 내용은 도 4 및 도 5를 참조하여 후술하기로 한다.
도 3은 도 2에 도시된 제1 픽셀의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 제1 픽셀(PX1)은 크게 광전 변환 영역(100)과 회로 영역(200)을 포함할 수 있다.
광전 변환 영역(100)은 도 2에서 제1 탭(TA)과 제2 탭(TB)을 지나는 절단선(B-B'의 일부)을 따라 픽셀(PX)을 절단한 단면을 간략히 나타낸 영역에 해당한다. 광전 변환 영역(100)은 제1 픽셀(PX1)의 구성 중 광전 변환 동작을 직접적으로 수행하는 구성만을 포함하는 것으로 간략히 도시되어 있다.
광전 변환 영역(100)은 제1 및 제2 제어 노드(CNA, CNB)와, 제1 및 제2 검출 노드(DNA, DNB)를 포함할 수 있다. 제1 제어 노드(CNA)와 제1 검출 노드(DNA)는 제1 탭(또는 제1 복조 노드)을 구성하고, 제2 제어 노드(CNB)와 제2 검출 노드(DNB)는 제2 탭(또는 제2 복조 노드)을 구성할 수 있다.
제1 및 제2 제어 노드(CNA, CNB)와, 제1 및 제2 검출 노드(DNA, DNB)는 반도체 기판 내부에 형성될 수 있다.
제1 및 제2 제어 노드(CNA, CNB) 각각은 복조 드라이버(42)로부터 제1 및 제2 복조 제어 신호(CSa, CSb)를 각각 수신할 수 있다. 제1 복조 제어 신호(CSa)와 제2 복조 제어 신호(CSb) 간의 전압차는 입사광에 의해 기판 내에 생성된 신호 캐리어(signal carrier)의 흐름을 제어하는 제1 픽셀 전류(pixel current, PC1)를 발생시킨다. 제1 복조 제어 신호(CSa)의 전압이 제2 복조 제어 신호(CSb)의 전압보다 높은 경우, 제1 픽셀 전류(PC1)는 제1 제어 노드(CNA)로부터 제2 제어 노드(CNB)로 흐르게 된다. 제1 복조 제어 신호(CSa)의 전압이 제2 복조 제어 신호(CSb)의 전압보다 낮은 경우, 제1 픽셀 전류(PC1)는 제2 제어 노드(CNB)로부터 제1 제어 노드(CNA)로 흐르게 된다.
제1 및 제2 검출 노드(DNA, DNB) 각각은 제1 픽셀 전류(PC)의 흐름에 따라 이동하는 신호 캐리어를 캡쳐(capture)하고 축적하는 기능을 수행할 수 있다.
일 실시예에 따라, 광전 변환 영역(100)의 광전하 캡쳐는 순차적인 시간 구간들인 제1 구간 및 제2 구간에 걸쳐 수행될 수 있다.
제1 구간에서, 제1 픽셀(PX1) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자 및 정공 쌍을 발생시킬 수 있다. 본 개시에서 입사광의 세기에 대응하여 생성된 전자는 광전하를 의미할 수 있다. 이때, 복조 드라이버(42)는 제1 제어 노드(CNA)에 제1 복조 제어 신호(CSa)를 인가하고, 제2 제어 노드(CNB)에 제2 복조 제어 신호(CSb)를 인가할 수 있다. 여기서, 제1 복조 제어 신호(CSa)의 전압은 제2 복조 제어 신호(CSb)의 전압보다 높을 수 있다. 이때, 제1 복조 제어 신호(CSa)의 전압은 활성화 전압(active voltage), 그리고 제2 복조 제어 신호(CSb)의 전압은 비활성화 전압(inactive voltage)으로 각각 정의될 수 있다. 예컨대, 제1 복조 제어 신호(CSa)의 전압은 1.2V이고, 제2 복조 제어 신호(CSb)의 전압은 0V일 수 있다.
제1 복조 제어 신호(CSa)의 전압과 제2 복조 제어 신호(CSb)의 전압 간의 전압 차로 인해 제1 제어 노드(CNA)와 제2 제어 노드(CNB) 사이에 전계가 발생하고, 제1 제어 노드(CNA)로부터 제2 제어 노드(CNB)로 제1 픽셀 전류(PC1)가 흐를 수 있다. 즉, 기판 내의 정공은 제2 제어 노드(CNB) 방향으로 이동하게 되며, 기판 내의 전자는 제1 제어 노드(CNA) 방향으로 이동하게 된다.
입사광의 광량에 대응하여 기판 내에 전자가 발생하며, 발생된 전자는 제1 제어 노드(CNA) 방향으로 이동하게 되어 제1 제어 노드(CNA)에 인접한 제1 검출 노드(DNA)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자는 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
제1 구간에 연속되는 제2 구간에서, 픽셀(PX) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자 및 정공 쌍을 발생시킬 수 있다. 이때, 복조 드라이버(42)는 제1 제어 노드(CNA)에 제1 복조 제어 신호(CSa)를 인가하고, 제2 제어 노드(CNB)에 제2 복조 제어 신호(CSb)를 인가할 수 있다. 여기서, 제1 복조 제어 신호(CSa)의 전압은 제2 복조 제어 신호(CSb)의 전압보다 낮을 수 있다. 이때, 제1 복조 제어 신호(CSa)의 전압은 비활성화 전압, 그리고 제2 복조 제어 신호(CSb)의 전압은 활성화 전압으로 각각 정의될 수 있다. 예컨대, 제1 복조 제어 신호(CSa)의 전압은 0V이고, 제2 복조 제어 신호(CSb)의 전압은 1.2V일 수 있다.
제1 복조 제어 신호(CSa)의 전압과 제2 복조 제어 신호(CSb)의 전압 간의 전압차로 인해 제1 제어 노드(CNA)와 제2 제어 노드(CNB) 사이에 전계가 발생하고, 제2 제어 노드(CNB)로부터 제1 제어 노드(CNA)로 제1 픽셀 전류(PC1)가 흐를 수 있다. 즉, 기판 내의 정공은 제1 제어 노드(CNA) 방향으로 이동하게 되며, 기판 내의 전자는 제2 제어 노드(CNB) 방향으로 이동하게 된다.
즉, 입사광의 광량에 대응하여 기판 내에 전자가 발생하며, 발생된 전자는 제2 제어 노드(CNB) 방향으로 이동하게 되어 제2 제어 노드(CNB)에 인접한 제2 검출 노드(DNB)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자는 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
실시예에 따라, 제1 구간과 제2 구간의 순서는 변경될 수도 있다.
회로 영역(200)은 제1 검출 노드(DNA)와 제2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하여 전기 신호로 변환하기 위한 복수의 소자들을 포함할 수 있다. 회로 영역(200)은 도 2의 제1 픽셀(PX)에서 픽셀 트랜지스터 영역(PTA)에 배치되는 소자들(예컨대, 트랜지스터) 및 소자들 간의 전기적 연결을 위한 배선들로 구성될 수 있으며, 본 개시에서는 설명의 편의상 도 3과 같이 회로도를 이용해 설명하기로 한다. 복수의 소자들에 공급되는 제어 신호들(RST, TRG, FDG, SEL)은 로우 드라이버(41)로부터 공급될 수 있다. 또한, 픽셀 전압(Vpx)은 전원 전압일 수 있다.
먼저, 제1 검출 노드(DNA)에 의해 캡쳐된 광전하를 처리하기 위한 소자들에 대해 설명하기로 한다. 회로 영역(200)은 리셋 트랜지스터(RX_A), 전송 트랜지스터(TX_A), 제1 커패시터(C1_A), 제2 커패시터(C2_A), 플로팅 디퓨전 트랜지스터(FDX_A), 드라이브 트랜지스터(DX_A) 및 선택 트랜지스터(SX_A)를 포함할 수 있다.
리셋 트랜지스터(RX_A)는 게이트 전극에 공급되는 리셋 신호(RST)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 플로팅 디퓨전 노드(FD_A)와 제1 검출 노드(DNA)의 전위를 소정의 레벨(즉, 픽셀 전압(Vpx))로 리셋할 수 있다. 또한, 리셋 트랜지스터(RX_A)가 액티브 상태가 될 때, 플로팅 디퓨전 노드(FD_A)의 리셋을 위해 전송 트랜지스터(TX_A)도 동시에 액티브 상태가 될 수 있다.
전송 트랜지스터(TX_A)는 게이트 전극에 공급되는 전송 신호(TRG)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 제1 검출 노드(DNA)에 축적되어 있는 전하를 플로팅 디퓨전 노드(FD_A)로 전송할 수 있다.
제1 커패시터(C1_A)는 플로팅 디퓨전 노드(FD_A)에 연결되어 소정의 정전 용량을 제공할 수 있다.
제2 커패시터(C2_A)는 플로팅 디퓨전 트랜지스터(FDX_A)의 동작에 따라 선택적으로 플로팅 디퓨전 노드(FD_A)에 연결되어 부가적인 소정의 정전 용량을 제공할 수 있다.
제1 커패시터(C1_A)와 제2 커패시터(C2_A) 각각은 예를 들어 MIM(Metal-Insulator-Metal) 커패시터, MIP(Metal-Insulator-Polysilicon) 커패시터, MOS(Metal-Oxide-Semiconductor) 커패시터, 정션(junction) 커패시터 중 적어도 하나로 구성될 수 있다.
플로팅 디퓨전 트랜지스터(FDX_A)는 게이트 전극에 공급되는 플로팅 디퓨전 신호(FDG)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 제2 커패시터(C2_A)를 플로팅 디퓨전 노드(FD_A)에 접속시킬 수 있다.
로우 드라이버(41)는, 예를 들면, 입사광의 광량이 상대적으로 많은 고조도일 때, 플로팅 디퓨전 트랜지스터(FDX_A)를 액티브 상태로 하여, 플로팅 디퓨전 노드(FD_A)와 제2 커패시터(C2_A)을 접속시킬 수 있다. 이에 의해, 고조도의 경우, 플로팅 디퓨전(FD_A)은 보다 많은 광전하를 축적할 수 있어 high dynamic range가 확보될 수 있다.
한편, 입사광의 광량이 상대적으로 적은 저조도일 때에는, 로우 드라이버(41)는 플로팅 디퓨전 트랜지스터(FDX_A)를 인액티브 상태로 하여, 플로팅 디퓨전 노드(FD_A)와 제2 커패시터(C2_A)을 분리시킬 수 있다.
다른 실시예에 따라, 플로팅 디퓨전 트랜지스터(FDX_A)와 제2 커패시터(C2_A)는 생략될 수도 있다.
드라이브 트랜지스터(DX_A)는 드레인 전극이 픽셀 전압(Vpx)에 접속되고 소스 전극이 선택 트랜지스터(SX_A)를 통하여 수직 신호선(SL_A)에 접속됨에 의해, 수직 신호선(SL_A)의 일단에 접속되어 있는 정전류원 회로부(CS_A)의 부하 MOS와 소스 팔로워 회로를 구성할 수 있다. 즉, 드라이브 트랜지스터(DX_A)는 게이트 전극에 접속된 플로팅 디퓨전 노드(FD_A)의 전위에 대응하는 전류를 선택 트랜지스터(SX_A)를 통하여 수직 신호선(SL_A)에 출력할 수 있다.
선택 트랜지스터(SX_A)는 게이트 전극에 공급되는 선택 신호(SEL)의 로직 하이에 응답하여 액티브 상태가 됨으로써, 드라이브 트랜지스터(DX_A)로부터 출력되는 픽셀 신호를 수직 신호선(SL_A)에 출력할 수 있다.
제2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하기 위해 회로 영역(200)은 리셋 트랜지스터(RX_B), 전송 트랜지스터(TX_B), 제1 커패시터(C1_B), 제2 커패시터(C2_B), 플로팅 디퓨전 트랜지스터(FDX_B), 드라이브 트랜지스터(DX_B) 및 선택 트랜지스터(SX_B)를 포함할 수 있다. 제2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하기 위한 소자들은, 앞서 설명된 제1 검출 노드(DNA)에 의해 캡쳐된 광전하를 처리하기 위한 소자들과는 동작하는 타이밍이 상이할 뿐, 구조 및 동작은 실질적으로 동일하므로 중복되는 설명은 생략하기로 한다.
회로 영역(200)으로부터 수직 신호선(SL_A, SL_B)으로 출력된 각 픽셀 신호는 리드아웃 회로(45)에 의한 노이즈 제거 및 아날로그-디지털 변환을 거쳐 영상 데이터로 변환될 수 있다.
도 3에서 리셋 신호(RST), 전송 신호(TRG), 플로팅 디퓨전 신호(FDG) 및 선택 신호(SEL)는 각각 하나의 신호선으로 도시되어 있으나, 제1 검출 노드(DNA)에 의해 캡쳐된 광전하를 처리하기 위한 소자들과 제2 검출 노드(DNB)에 의해 캡쳐된 광전하를 처리하기 위한 소자들이 서로 다른 타이밍에 따라 동작하도록 하기 위해 리셋 신호(RST), 전송 신호(TRG), 플로팅 디퓨전 신호(FDG) 및 선택 신호(SEL) 각각은 복수(예컨대, 2개)의 신호선들을 통해 공급될 수 있다.
이미지 프로세서(미도시)는 제1 검출 노드(DNA)에 의해 캡쳐된 광전하로부터 획득된 영상 데이터와, 제2 검출 노드(DNB)에 의해 캡쳐된 광전하로부터 획득된 영상 데이터를 연산하여 위상차를 계산할 수 있고, 각 픽셀에 대응하는 위상차로부터 대상 물체(1)와의 거리를 나타내는 깊이 정보를 연산할 수 있고, 각 픽셀에 대응하는 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 4는 도 2에 도시된 제1 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다. 도 5는 도 2에 도시된 제2 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다.
도 4 및 도 5를 참조하면, 도 4의 제1 단면(CV1)은 제1 절단선(A-A')을 따라 제1 픽셀(PX1)과 제2 픽셀(PX2)을 절단한 단면에 해당하고, 도 5의 제2 단면(CV2)은 제2 절단선(B-B')을 따라 제1 픽셀(PX1)과 제3 픽셀(PX3)을 절단한 단면에 해당한다. 이하에서는 설명의 편의상 제1 단면(CV1)과 제2 단면(CV2)을 함께 참조하여 설명하기로 한다.
기판(300)은 도 2에서 설명된 제1 탭(TA), 제2 탭(TB), 캡핑 영역(CA), 웰 분리 영역(WI) 및 픽셀 트랜지스터 영역(PTA)을 비롯하여 이들을 지지하는 에피택셜 영역(EA)을 포함할 수 있다.
기판(300)은 반도체 기판으로서, p형 또는 n형의 에피택셜 층을 베이스 기판에 성장시켜 생성된 기판일 수 있다. 즉, 기판(300)은 에피택셜 층에 제1 탭(TA), 제2 탭(TB), 캡핑 영역(CA), 웰 분리 영역(WI) 및 픽셀 트랜지스터 영역(PTA)이 형성되고, 베이스 기판이 제거된 구조를 가질 수 있다. 에피택셜 영역(EA)은 에피택셜 층에 제1 탭(TA), 제2 탭(TB), 캡핑 영역(CA), 웰 분리 영역(WI) 및 픽셀 트랜지스터 영역(PTA)이 형성되고 잔존하는 영역을 의미할 수 있다.
기판(300)은 서로 마주보는 전면(front-side; FS)과 후면(backside; BS)을 가질 수 있다. 대상 물체(1)로부터 반사되어 입사되는 광은 마이크로 렌즈(400)를 통과하여 기판(300)의 후면(BS)을 통해 기판(300)의 내부로 입사될 수 있다. 즉, 본 개시에서 설명되는 실시예는 BSI(back-side illumination) 방식을 이용하는 이미지 센싱 장치(ISD)일 수 있다.
제1 탭(TA)과 제2 탭(TB)은 전면(FS)으로부터 소정의 깊이로 형성될 수 있다. 도 4와 도 5에서는 제어 노드들(CNA, CNB) 및 검출 노드들(DNA, DNB)이 서로 동일한 깊이로 형성되는 것으로 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다.
캡핑 영역(CA)은 제1 탭(TA)과 제2 탭(TB) 각각보다 전면(FS)으로부터 깊게 형성되고, 제1 탭(TA)과 제2 탭(TB)을 완전히 둘러싸는 형태를 가질 수 있다. 또한, 캡핑 영역(CA)은 후면(BS)에 접하지 않고 후면(BS)으로부터 소정 거리만큼 이격될 수 있다. 캡핑 영역(CA), 제1 제어 노드(CNA) 및 제2 제어 노드(CNB) 각각은 동일하게 P형 불순물로 도핑될 수 있으나, 캡핑 영역(CA)의 도핑 농도는 제1 제어 노드(CNA) 및 제2 제어 노드(CNB) 각각의 도핑 농도보다 작을 수 있다.
도핑 농도가 높아질수록 majority carrier가 증가하게 되므로 비저항은 낮아지게 되며, 전류가 쉽게 흐를 수 있게 된다. 즉, 제1 제어 노드(CNA) 및 제2 제어 노드(CNB) 각각은 캡핑 영역(CA)보다 비저항이 낮아 전류가 쉽게 흐를 수 있는 영역에 해당한다.
웰 분리 영역(WI)은 한 픽셀 내에서 캡핑 영역(CA)과 픽셀 트랜지스터 영역(PTA) 사이 또는 서로 인접하는 픽셀들(PX1, PX3)의 캡핑 영역들(CA) 사이에 배치되어 서로 인접한 영역들을 전기적으로 분리할 수 있다.
에피택셜 영역(EA)은 n형 불순물로 도핑되거나, p형 불순물로 도핑될 수 있다.
에피택셜 영역(EA)이 n형 불순물로 도핑될 경우, n형의 에피택셜 영역(EA)과 p형의 캡핑 영역(CA)이 서로 접하는 경계에서 PN 접합에 의해 공핍 영역이 형성될 수 있다. 이러한 공핍 영역의 내부에는 캐리어(즉, 홀(hole)과 전자(electron))가 존재하지 않게 된다. 따라서, 제1 픽셀 전류(PC1)는 에피택셜 영역(EA)을 통해 거의 흐르지 않고 캡핑 영역(CA) 내부로만 흐를 수 있다.
에피택셜 영역(EA)이 p형 불순물로 도핑되고 에피택셜 영역(EA)의 도핑 농도가 캡핑 영역(CA)의 도핑 농도보다 낮을 경우, p형의 에피택셜 영역(EA)과 p형의 캡핑 영역(CA)이 서로 접하는 경계에서 비저항의 차이가 발생할 수 있다. 에피택셜 영역(EA)의 도핑 농도와 캡핑 영역(CA)의 도핑 농도 간의 차이가 미리 정해진(실험적으로 정해질 수 있음) 차이보다 클 경우, 캡핑 영역(CA) 내부를 흐르는 전류는 에피택셜 영역(EA)과 캡핑 영역(CA)이 서로 접하는 경계를 통과하지 않을 수 있다. 따라서, 제1 픽셀 전류(PC1)는 에피택셜 영역(EA)을 통해 거의 흐르지 않고 캡핑 영역(CA) 내부로만 흐를 수 있다.
제2 단면(CV2)에서 나타난 바와 같이, 제1 픽셀 전류(PC1)는 에피택셜 영역(EA)으로 흐르지 않고 제1 제어 노드(CNA)와 제2 제어 노드(DNB) 사이에서 캡핑 영역(CA)을 통해서만 흐를 수 있다.
후면(BS)의 아래에 배치되는 마이크로 렌즈(400)는 광축이 제1 탭(TA)과 제2 탭(TB) 사이의 중간 위치(예컨대, 제1 탭(TA)과 제2 탭(TB) 사이의 중심)를 지나고 제1 탭(TA) 및 제2 탭(TB)과 오버랩되도록 배치될 수 있다. 마이크로 렌즈(400)는 대상 물체(1)로부터 반사되어 입사되는 광을 제1 탭(TA)과 제2 탭(TB)의 중간 위치 근방으로 집중시킬 수 있다. 또한, 변조광이 적외선에 해당하는 파장 대역을 갖는 경우, 입사광은 상대적으로 침투 깊이가 깊어 광이 입사되는 후면(BS)보다 전면(FS)에 가깝게 광전하 밀집 영역(PDA)이 형성될 수 있다. 여기서, 광전하 밀집 영역(PDA)은 광전 효과에 의해 생성된 광전하의 밀도가 일정 밀도 이상인 영역을 의미할 수 있다.
도 5와 같이 캡핑 영역(CA)이 광전하 밀집 영역(PDA)을 포함하도록 형성되면, 제1 픽셀 전류(PC1)는 광전하 밀집 영역(PDA)에서 생성되는 대부분의 광전하를 이동시켜 제1 탭(TA) 또는 제2 탭(TB)에서 캡쳐되도록 함으로써 광전 변환 효율을 높여 감도를 높일 수 있다. 또한, 캡핑 영역(CA)이 광전하 밀집 영역(PDA) 이외의 불필요한 위치에 형성되지 않으면, 제1 픽셀 전류(PC1)의 크기를 최소화할 수 있어 이미지 센싱 장치(ISD)의 전력 소모를 줄일 수 있다.
아울러, 캡핑 영역(CA)은 제어 노드들(CNA, CNB) 뿐 아니라 검출 노드들(DNA, DNB) 역시 함께 둘러싸는 형태를 가지므로, 제1 픽셀 전류(PC1)에 의해 이동하는 광전하가 검출 노드들(DNA, DNB)에 의해 효과적으로 캡쳐될 수 있다.
도 6은 도 1에 도시된 픽셀의 레이아웃의 다른 예를 간략히 나타낸 도면이다.
도 6을 참조하면, 제5 내지 제8 픽셀(PX5~PX8) 각각은 도 1에 도시된 픽셀(PX) 중 어느 하나일 수 있으며, 설명의 편의상 4개의 픽셀들(PX5~PX8)을 예로 들어 설명하나, 픽셀 어레이(30)에 포함된 임의의 다른 픽셀들에 실질적으로 동일한 구조 및 동작이 적용될 수 있다.
제5 내지 제8 픽셀(PX5~PX8) 각각은 제1 내지 제4 픽셀(PX1~PX4) 각각과 일부 차이점을 제외하고는 실질적으로 동일한 구조를 가지는 바, 이하에서는 제5 픽셀(PX5)을 중심으로 상기 차이점을 위주로 설명하기로 한다.
제5 픽셀(PX1)은 제1 탭(TA'), 제2 탭(TB'), 캡핑 영역(CA'), 웰 분리 영역(WI) 및 픽셀 트랜지스터 영역(PTA)을 포함할 수 있다. 웰 분리 영역(WI) 및 픽셀 트랜지스터 영역(PTA)의 구조 및 동작은 도 2에서 설명된 바와 동일한 바, 중복된 설명은 생략하기로 한다.
제1 탭(TA')은 제1 제어 노드(CNA)와 제1 검출 노드(DNA) 사이에 배치되는 제1 노드 분리 영역(NIA)을 더 포함할 수 있다. 즉, 제1 노드 분리 영역(NIA)은 제1 제어 노드(CNA)를 둘러싸면서 제1 검출 노드(DNA)의 안쪽에 배치되는 링 형태를 가질 수 있다.
제2 탭(TB')은 제2 제어 노드(CNB)와 제2 검출 노드(DNB) 사이에 배치되는 제2 노드 분리 영역(NIB)을 더 포함할 수 있다. 즉, 제2 노드 분리 영역(NIB)은 제2 제어 노드(CNB)를 둘러싸면서 제2 검출 노드(DNB)의 안쪽에 배치되는 링 형태를 가질 수 있다.
제1 노드 분리 영역(NIA) 및 제2 노드 분리 영역(NIB) 각각은 제어 노드와 검출 노드를 전기적으로 분리함으로써, 제어 노드로부터 검출 노드로 광전하와 무관한 전하가 전달되어 발생할 수 있는 노이즈를 방지할 수 있다.
제1 노드 분리 영역(NIA) 및 제2 노드 분리 영역(NIB)의 재질 및 제조 공정은 웰 분리 영역(WI)과 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
도 7은 도 6에 도시된 제3 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다. 도 8은 도 6에 도시된 제4 절단선을 따라 절단한 단면의 일 예를 나타낸 도면이다.
도 7 및 도 8을 참조하면, 도 7의 제3 단면(CV3)은 제3 절단선(C-C')을 따라 제5 픽셀(PX5)과 제6 픽셀(PX6)을 절단한 단면에 해당하고, 도 8의 제4 단면(CV4)은 제4 절단선(D-D')을 따라 제5 픽셀(PX5)과 제7 픽셀(PX7)을 절단한 단면에 해당한다. 이하에서는 설명의 편의상 제3 단면(CV3)과 제4 단면(CV4)을 함께 참조하여 설명하기로 한다.
기판(300')은 도 6에서 설명된 제1 탭(TA'), 제2 탭(TB'), 캡핑 영역(CA'), 웰 분리 영역(WI) 및 픽셀 트랜지스터 영역(PTA)을 비롯하여 이들을 지지하는 에피택셜 영역(EA)을 포함할 수 있다. 제3 단면(CV3)과 제4 단면(CV4) 각각은 제1 단면(CV1)과 제2 단면(CV2) 각각과 일부 차이점을 제외하고는 실질적으로 동일한 구조를 가지는 바, 이하에서는 상기 차이점을 위주로 설명하기로 한다.
도 6에서 설명된 바와 같이, 제1 노드 분리 영역(NIA)과 제2 노드 분리 영역(NIB)은 웰 분리 영역(WI)과 실질적으로 동일한 제조 공정을 통해 형성되며, 제1 노드 분리 영역(NIA)과 제2 노드 분리 영역(NIB)은 제어 노드들(CNA, CNB)과 검출 노드들(DNA, DNB)에 비해 전면(FS)으로부터의 깊이가 더 깊을 수 있다.
제1 제어 노드(CNA)의 하부에는 제1 제어 노드(CNA)와 오버랩되면서 제1 제어 노드(CNA)에 비해 전면(FS)으로부터의 깊이가 더 깊은 제1 보조 제어 노드(CNA_D)가 배치될 수 있다. 또한, 캡핑 영역(CA')의 하부면은 제1 보조 제어 노드(CNA_D)의 하부면에 비해 전면(FS)으로부터 더 깊게 형성될 수 있다. 제1 보조 제어 노드(CNA_D)는 P형 불순물로 도핑된 영역일 수 있고, 제1 제어 노드(CNA)보다 낮고 캡핑 영역(CA')보다 높은 도핑 농도로 도핑될 수 있다. 즉, 제1 보조 제어 노드(CNA_D)는 제1 제어 노드(CNA)보다 높고 캡핑 영역(CA')보다 낮은 비저항을 가질 수 있으며, 제1 제어 노드(CNA), 제1 보조 제어 노드(CNA_D), 캡핑 영역(CA')으로 갈수록 포텐셜이 높아지는 포텐셜 구배가 형성될 수 있다. 또한, 제1 보조 제어 노드(CNA_D)는 전면(FS)으로부터의 깊이가 제1 노드 분리 영역(NIA)보다 깊을 수 있다. 이로 인해, 제1 픽셀 전류(PC1)가 제1 제어 노드(CNA), 제1 보조 제어 노드(CNA_D), 캡핑 영역(CA')을 통해 원활하게 흐를 수 있다.
제2 제어 노드(CNB)의 하부에는 제2 제어 노드(CNB)와 오버랩되면서 제2 제어 노드(CNB)에 비해 전면(FS)으로부터의 깊이가 더 깊은 제1 보조 제어 노드(CNA_D)가 배치될 수 있다. 또한, 캡핑 영역(CA')의 하부면은 제2 보조 제어 노드(CNB_D)의 하부면에 비해 전면(FS)으로부터 더 깊게 형성될 수 있다. 제2 보조 제어 노드(CNB_D)는 P형 불순물로 도핑된 영역일 수 있고, 제2 제어 노드(CNB)보다 낮고 캡핑 영역(CA')보다 높은 도핑 농도로 도핑될 수 있다. 즉, 제2 보조 제어 노드(CNB_D)는 제2 제어 노드(CNB)보다 높고 캡핑 영역(CA')보다 낮은 비저항을 가질 수 있으며, 제2 제어 노드(CNB), 제2 보조 제어 노드(CNB_D), 캡핑 영역(CA')으로 갈수록 포텐셜이 높아지는 포텐셜 구배가 형성될 수 있다. 또한, 제2 보조 제어 노드(CNB_D)는 전면(FS)으로부터의 깊이가 제2 노드 분리 영역(NIB)보다 깊을 수 있다. 이로 인해, 제1 픽셀 전류(PC1)가 제2 제어 노드(CNB), 제2 보조 제어 노드(CNB_D), 캡핑 영역(CA')을 통해 원활하게 흐를 수 있다.
캡핑 영역(CA')은 캡핑 영역(CA')의 중심으로부터 캡핑 영역(CA')의 외곽으로 갈수록 전면(FS)으로부터의 깊이가 점진적으로 얕아지는 계단형 구조를 가질 수 있다. 즉, 캡핑 영역(CA')은 제1 깊이(D1)에 해당하는 P형 불순물 영역을 형성하기 위한 제1 임플란트 공정과, 제2 깊이(D2)에 해당하는 P형 불순물 영역을 형성하기 위한 제2 임플란트 공정에 의해 형성될 수 있다. 제1 임플란트 공정에서 형성되는 P형 불순물 영역의 평면 상의 면적은 제2 임플란트 공정에서 형성되는 P형 불순물 영역의 평면 상의 면적보다 클 수 있다.
캡핑 영역(CA')이 계단형 구조를 갖더라도, 캡핑 영역(CA')은 광전하 밀집 영역(PDA)을 포함하도록 형성될 수 있다. 즉, 제1 임플란트 공정에서 형성되는 P형 불순물 영역의 면적 및 깊이와, 제2 임플란트 공정에서 형성되는 P형 불순물 영역의 면적 및 깊이는 광전하 밀집 영역(PDA)이 캡핑 영역(CA')에 포함되도록 실험적으로 결정될 수 있다.
캡핑 영역(CA')이 계단형 구조를 갖게 되면, 캡핑 영역(CA')이 광전하 밀집 영역(PDA)의 형상에 대응되도록 형성될 수 있어, 제1 픽셀 전류(PC1)의 크기를 최소화함으로써 이미지 센싱 장치(ISD)의 전력 소모를 더욱 줄일 수 있다.
또한, 본 개시에서는 2회의 임플란트 공정을 통해 캡핑 영역(CA')을 형성하는 것으로 예시되었으나, 본 발명의 범위는 이에 한정되지 않고, 각각이 서로 다른 면적 및 깊이를 갖는 P형 불순물 영역을 형성하는 복수(예컨대, 3회 이상)의 임플란트 공정을 통해 캡핑 영역이 형성되어 캡핑 영역의 형상이 광전하 밀집 영역(PDA)의 형상과 보다 유사하게 형성될 수 있다.
도 6 내지 도 8에서 설명된 노드 분리 영역(NIA, NIB), 제1 및 제2 보조 제어 노드(CNA_D, CNB_D) 및 계단형 구조를 갖는 캡핑 영역(CA')은 반드시 함께 구현되어야 하는 것은 아니며, 서로 독립적으로 또는 이들 중 적어도 일부의 특징들이 조합되어 구현될 수 있다. 예를 들어, 일 실시예에 따른 이미지 센싱 장치는 분리 영역(NIA, NIB)을 포함하지 않고 제1 및 제2 보조 제어 노드(CNA_D, CNB_D) 및 계단형 구조를 갖는 캡핑 영역(CA')을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (18)

  1. 광이 입사되는 후면(backside) 및 상기 후면에 대향하는 전면(front-side)을 포함하는 기판;
    상기 전면에 접하도록 배치되고, 상기 기판 내에 픽셀 전류를 발생시키고 상기 광에 의해 생성되어 상기 픽셀 전류에 의해 이동하는 광전하를 각각 캡쳐하는 탭들; 및
    동일 픽셀에 포함된 상기 탭들을 둘러싸고 상기 후면으로부터 소정 거리만큼 이격되는 캡핑 영역을 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 탭들 각각은,
    상기 픽셀 전류를 발생시키는 제1 및 제2 제어 노드; 및
    상기 광전하를 각각 캡쳐하는 제1 및 제2 검출 노드를 포함하는 이미지 센싱 장치.
  3. 제2항에 있어서,
    상기 캡핑 영역, 상기 제1 제어 노드 및 상기 제2 제어 노드 각각은 제1 도전형 불순물로 도핑되는 이미지 센싱 장치.
  4. 제2항에 있어서,
    상기 캡핑 영역의 도핑 농도는 상기 제1 제어 노드 및 상기 제2 제어 노드 각각의 도핑 농도보다 낮은 이미지 센싱 장치.
  5. 제2항에 있어서,
    상기 제1 제어 노드와 상기 제1 검출 노드 사이에 배치되어 상기 제1 제어 노드와 상기 제1 검출 노드를 전기적으로 분리하는 제1 노드 분리 영역; 및
    상기 제2 제어 노드와 상기 제2 검출 노드 사이에 배치되어 상기 제2 제어 노드와 상기 제2 검출 노드를 전기적으로 분리하는 제2 노드 분리 영역을 더 포함하는 이미지 센싱 장치.
  6. 제2항에 있어서,
    상기 제1 제어 노드의 하부에 배치되고, 상기 제1 제어 노드의 도핑 농도보다 낮은 도핑 농도를 갖는 제1 보조 제어 노드; 및
    상기 제2 제어 노드의 하부에 배치되고, 상기 제2 제어 노드의 도핑 농도보다 낮은 도핑 농도를 갖는 제2 보조 제어 노드를 더 포함하는 이미지 센싱 장치.
  7. 제6항에 있어서,
    상기 제1 보조 제어 노드 및 상기 제2 보조 제어 노드 각각의 하부면은 상기 캡핑 영역의 하부면에 비해 상기 전면으로부터 더 얕게 형성되는 이미지 센싱 장치.
  8. 제1항에 있어서,
    상기 캡핑 영역은 상기 캡핑 영역의 중심으로부터 상기 캡핑 영역의 외곽으로 갈수록 상기 전면으로부터의 깊이가 점진적으로 얕아지는 계단형 구조를 갖는 이미지 센싱 장치.
  9. 제1항에 있어서,
    상기 캡쳐된 광전하에 기초하여 픽셀 신호를 생성하는 픽셀 트랜지스터들을 포함하는 픽셀 트랜지스터 영역; 및
    상기 픽셀 트랜지스터 영역과 상기 캡핑 영역 사이에 배치되는 에피택셜 영역을 더 포함하는 이미지 센싱 장치.
  10. 제9항에 있어서,
    상기 에피택셜 영역은 제1 픽셀의 상기 캡핑 영역과, 상기 제1 픽셀에 인접한 제2 픽셀의 상기 캡핑 영역의 사이에 배치되는 이미지 센싱 장치.
  11. 제9항에 있어서,
    상기 에피택셜 영역은 제1 도전형 불순물로 도핑되는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 에피택셜 영역의 도핑 농도는 상기 캡핑 영역의 도핑 농도보다 낮은 이미지 센싱 장치.
  13. 제9항에 있어서,
    상기 에피택셜 영역은 제2 도전형 불순물로 도핑되는 이미지 센싱 장치.
  14. 제5항에 있어서,
    상기 후면의 아래에 배치되고 상기 탭들과 오버랩되도록 배치되는 마이크로 렌즈를 더 포함하는 이미지 센싱 장치.
  15. 서로 인접하는 제1 픽셀; 및 제2 픽셀을 포함하며,
    상기 제1 픽셀과 상기 제2 픽셀 각각은,
    기판 내에 픽셀 전류를 발생시키고 입사광에 의해 생성되어 상기 픽셀 전류에 의해 이동하는 광전하를 각각 캡쳐하는 탭들; 및
    상기 탭들을 둘러싸는 캡핑 영역을 포함하고,
    상기 제1 픽셀의 상기 캡핑 영역과, 상기 제2 픽셀의 상기 캡핑 영역은 서로 물리적으로 분리되는 이미지 센싱 장치.
  16. 제15항에 있어서,
    상기 제1 픽셀의 상기 캡핑 영역과, 상기 제2 픽셀의 상기 캡핑 영역 사이에 배치되는 에피택셜 영역을 더 포함하는 이미지 센싱 장치.
  17. 제16항에 있어서,
    상기 캡핑 영역 및 상기 에피택셜 영역은 제1 도전형 불순물로 도핑되고,
    상기 에피택셜 영역의 도핑 농도는 상기 캡핑 영역의 도핑 농도보다 낮은 이미지 센싱 장치.
  18. 제16항에 있어서,
    상기 캡핑 영역은 제1 도전형 불순물로 도핑되고, 상기 에피택셜 영역은 상기 제1 도전형 불순물과 다른 제2 도전형 불순물로 도핑되는 이미지 센싱 장치.
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