JP7175655B2 - 受光素子および測距モジュール - Google Patents

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Description

本技術は、受光素子および測距モジュールに関し、特に、特性を向上させることができるようにした受光素子および測距モジュールに関する。
従来、間接ToF(Time of Flight)方式を利用した測距システムが知られている。このような測距システムでは、ある位相でLED(Light Emitting Diode)やレーザを用いて照射されたアクティブ光が対象物にあたって反射した光を受光することで得られる信号電荷を高速に異なる領域に振り分けることのできるセンサが必要不可欠である。
そこで、例えばセンサの基板に直接電圧を印加して基板内に電流を発生させることで、基板内の広範囲の領域を高速に変調できるようにした技術が提案されている(例えば、特許文献1参照)。このようなセンサは、CAPD(Current Assisted Photonic Demodulator)センサとも呼ばれている。
特開2011-86904号公報
しかしながら、上述した技術では十分な特性のCAPDセンサを得ることは困難であった。
例えば上述したCAPDセンサは、基板における外部からの光を受光する側の面に配線等が配置された表面照射型のセンサとなっている。
光電変換領域の確保のためにPD(Photodiode)、すなわち光電変換部の受光面側には配線など、入射してくる光の光路を遮るものがないことが望ましい。しかし、表面照射型のCAPDセンサでは、構造によってはPDの受光面側に電荷取り出し用の配線や各種制御線、信号線を配置せざるを得ないものがあり、光電変換領域が制限されてしまう。つまり、十分な光電変換領域を確保することができず、画素感度等の特性が低下してしまうことがある。
また、外光のある場所でCAPDセンサを使用することを考えた場合、外光成分はアクティブ光を用いて測距を行う間接ToF方式にとってはノイズ成分となるため、十分なSN比(Signal to Noise ratio)を確保して距離情報を得るためには、十分な飽和信号量(Qs)を確保する必要がある。しかし、表面照射型のCAPDセンサでは、配線レイアウトに制限があるため、容量を確保するために追加のトランジスタを設ける等、配線容量以外の手法を用いる工夫が必要であった。
さらに、表面照射型のCAPDセンサでは、基板内における光が入射する側にTapと呼ばれる信号取り出し部が配置されている。一方Si基板内の光電変換を考えた場合、光の波長で減衰率に差分はあるものの光入射面側で光電変換が起こる割合は高い。そのため、表面型のCAPDセンサにおいては信号取り出し部が設けられたTap領域のうち、信号電荷を振り分けないTap領域であるInactive Tap領域で光電変換が行われる確率が高くなる可能性がある。間接ToFセンサではアクティブ光の位相に応じて各電荷蓄積領域に振り分けられた信号を用いて測距情報を得るため、Inactive Tap領域で直接光電変換した成分がノイズとなり、その結果、測距精度が悪化してしまう可能性がある。すなわち、CAPDセンサの特性が低下してしまう可能性がある。
本技術は、このような状況に鑑みてなされたものであり、特性を向上させることができるようにするものである。
本技術の第1の側面の受光素子は、
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
有効画素領域の外側に設けられた電荷排出領域と
を備え
前記電荷排出領域は、駆動される開口画素を含む
本技術の第1の側面においては、オンチップレンズと、配線層と、前記オンチップレンズと前記配線層との間に配される半導体層とが設けられ、前記半導体層には、第1の電圧が印加される第1の電圧印加部と、前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、有効画素領域の外側に設けられた電荷排出領域とが設けられ、前記電荷排出領域には、駆動される開口画素が含まれる
本技術の第2の側面の受光素子は、
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
有効画素領域の外側に設けられた電荷排出領域と
画素の境界部に、前記第1および第2の電荷検出部の周囲の絶縁膜と接するPウェル領域と
を備える
本技術の第2の側面においては、オンチップレンズと、配線層と、前記オンチップレンズと前記配線層との間に配される半導体層とが設けられ、前記半導体層には、第1の電圧が印加される第1の電圧印加部と、前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、有効画素領域の外側に設けられた電荷排出領域と、画素の境界部に、前記第1および第2の電荷検出部の周囲の絶縁膜と接するPウェル領域とが設けられる。
本技術の第3の側面の受光素子は、
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
有効画素領域の外側に設けられた電荷排出領域と、
画素トランジスタが形成されているPウェル領域と、前記第1および第2の電荷検出部の周囲の絶縁膜との間の間隙領域に、0または正電圧が印加されるN型拡散層と
を備える
本技術の第3の側面においては、オンチップレンズと、配線層と、前記オンチップレンズと前記配線層との間に配される半導体層とが設けられ、前記半導体層には、第1の電圧が印加される第1の電圧印加部と、前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、有効画素領域の外側に設けられた電荷排出領域と、画素トランジスタが形成されているPウェル領域と、前記第1および第2の電荷検出部の周囲の絶縁膜との間の間隙領域に、0または正電圧が印加されるN型拡散層とが設けられる。
本技術の第4の側面の受光素子は、
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
有効画素領域の外側に設けられた電荷排出領域と
を備え、
前記第1および第2の電圧印加部は、それぞれ前記半導体層に形成された第1および第2の転送トランジスタで構成される。
本技術の第4の側面においては、オンチップレンズと、配線層と、前記オンチップレンズと前記配線層との間に配される半導体層とが設けられ、前記半導体層には、第1の電圧が印加される第1の電圧印加部と、前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、有効画素領域の外側に設けられた電荷排出領域とが設けられ、前記第1および第2の電圧印加部は、それぞれ前記半導体層に形成された第1および第2の転送トランジスタで構成される。
本技術の第5の側面の測距モジュールは、
上記第1乃至第4の側面のいずれかに記載の受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える。
本技術の第の側面においては、上記第1乃至第4の側面のいずれかに記載の受光素子と、周期的に明るさが変動する照射光を照射する光源と、前記照射光の照射タイミングを制御する発光制御部とが設けられる。
本技術の第1乃至の側面によれば、特性を向上させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
受光素子の構成例を示すブロック図である。 画素の構成例を示す図である。 画素の信号取り出し部の部分の構成例を示す図である。 感度向上について説明する図である。 電荷分離効率の向上について説明する図である。 電子の取り出し効率の向上について説明する図である。 表面照射型における信号キャリアの移動速度を説明する図である。 裏面照射型における信号キャリアの移動速度を説明する図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素とオンチップレンズの関係を説明する図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の信号取り出し部の部分の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の他の構成例を示す図である。 画素の等価回路を示す図である。 画素のその他の等価回路を示す図である。 Periodic配置を採用した電圧供給線の配置例を示す図である。 Mirror配置を採用した電圧供給線の配置例を示す図である。 Periodic配置とMirror配置の特性を説明する図である。 第14の実施の形態における複数画素の断面図である。 第14の実施の形態における複数画素の断面図である。 第9の実施の形態における複数画素の断面図である。 第9の実施の形態の変形例1における複数画素の断面図である。 第15の実施の形態における複数画素の断面図である。 第10の実施の形態における複数画素の断面図である。 多層配線層の5層の金属膜を説明する図である。 多層配線層の5層の金属膜を説明する図である。 ポリシリコン層を説明する図である。 金属膜に形成される反射部材の変形例を示す図である。 金属膜に形成される反射部材の変形例を示す図である。 受光素子の基板構成を説明する図である。 画素トランジスタ領域周辺のノイズについて説明する図である。 画素トランジスタ領域周辺のノイズ抑制構造を説明する図である。 画素トランジスタ領域周辺の電荷排出構造を説明する図である。 画素トランジスタ領域周辺の電荷排出構造を説明する図である。 有効画素領域周辺の電荷排出について説明する図である。 有効画素領域の外周に設けた電荷排出領域の構成例を示す平面図である。 電荷排出領域が遮光画素領域とN型領域とで構成される場合の断面図である。 光電変換領域を有する基板に画素トランジスタを配置した場合の電流の流れを説明する図である。 第18の実施の形態に係る複数画素の断面図である。 2枚の基板の回路分担を説明する図である。 第18の実施の形態に係る基板構成を説明する図である。 MIX接合部とDET接合部の配置を示す平面図である。 MIX接合部とDET接合部の配置を示す平面図である。 消費電流増大の問題を説明する図である。 第19の実施の形態の第1構成例に係る画素の平面図と断面図である。 第19の実施の形態の第2構成例に係る画素の平面図と断面図である。 第19の実施の形態の第1構成例および第2構成例のその他の平面形状を示す図である。 第19の実施の形態の第1構成例および第2構成例のその他の平面形状を示す図である。 第19の実施の形態の第3構成例に係る画素の平面図と断面図である。 第19の実施の形態の第3構成例のその他の平面形状を示す図である。 第19の実施の形態の第3構成例のその他の平面形状を示す図である。 4タップの画素信号を同時に出力する場合の画素アレイ部の回路構成例を示す図である。 4本の垂直信号線を配置する配線レイアウトを示す図である。 4本の垂直信号線を配置する配線レイアウトの第1変形例を示す図である。 4本の垂直信号線を配置する配線レイアウトの第2変形例を示す図である。 画素トランジスタの配置例の変形例を示す図である。 図73のBの画素トランジスタレイアウトにおける接続レイアウトを示す図である。 図73のBの画素トランジスタレイアウトにおける配線レイアウトを示す図である。 1つの画素列に2本の電源線とする配線レイアウトを示す図である。 VSS配線の配線例を示す平面図である。 VSS配線の配線例を示す平面図である。 瞳補正の第1の方法について説明する図である。 瞳補正の第1の方法について説明する図である。 瞳補正の第1の方法について説明する図である。 瞳補正の第1の方法について説明する図である。 瞳補正の第1の方法におけるオンチップレンズのずれ量を説明する図である。 2Phase方式と4Phase方式を説明する図である。 電圧供給線の配線例を説明する図である。 第20の実施の形態の第1構成例に係る画素の断面図と平面図である。 第1および第2のタップの配列例を示す図である。 第1および第2のタップの駆動モードを説明する図である。 第20の実施の形態の第2構成例に係る画素の断面図と平面図である。 位相差遮光膜とオンチップレンズの配置例を示す図である。 第21の実施の形態に係る画素の断面図である。 第21の実施の形態に係る画素の平面図である。 第22の実施の形態に係る画素の断面図である。 第22の実施の形態に係る画素の平面図である。 測距モジュールの構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下、図面を参照して、本技術を適用した実施の形態について説明する。
<第1の実施の形態>
<受光素子の構成例>
本技術は、CAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができるようにするものである。
本技術は、例えば間接ToF方式により測距を行う測距システムを構成する受光素子や、そのような受光素子を有する撮像装置などに適用することが可能である。
例えば測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。
この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。
図1は、本技術を適用した受光素子の一実施の形態の構成例を示すブロック図である。
図1に示す受光素子1は、裏面照射型のCAPDセンサであり、例えば、測距機能を有する撮像装置に設けられている。
受光素子1は、図示せぬ半導体基板上に形成された画素アレイ部20と、画素アレイ部20と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、タップ駆動部21、垂直駆動部22、カラム処理部23、水平駆動部24、およびシステム制御部25から構成されている。
受光素子1には、さらに信号処理部31およびデータ格納部32も設けられている。なお、信号処理部31およびデータ格納部32は、受光素子1と同じ基板上に搭載してもよいし、撮像装置における受光素子1とは別の基板上に配置するようにしてもよい。
画素アレイ部20は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する画素51が行方向および列方向の行列状に2次元配置された構成となっている。すなわち、画素アレイ部20は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する画素51を複数有している。ここで、行方向とは、水平方向の画素51の配列方向を言い、列方向とは、垂直方向の画素51の配列方向を言う。行方向は、図中、横方向であり、列方向は、図中、縦方向である。
画素51は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた画素信号を出力する。画素51は、所定の電圧MIX0(第1の電圧)を印加して、光電変換された電荷を検出する第1のタップTAと、所定の電圧MIX1(第2の電圧)を印加して、光電変換された電荷を検出する第2のタップTBとを有する。
タップ駆動部21は、画素アレイ部20の各画素51の第1のタップTAに、所定の電圧供給線30を介して所定の電圧MIX0を供給し、第2のタップTBに、所定の電圧供給線30を介して所定の電圧MIX1を供給する。したがって、画素アレイ部20の1つの画素列には、電圧MIX0を伝送する電圧供給線30と、電圧MIX1を伝送する電圧供給線30の2本の電圧供給線30が配線されている。
画素アレイ部20において、行列状の画素配列に対して、画素行ごとに画素駆動線28が行方向に沿って配線され、各画素列に2つの垂直信号線29が列方向に沿って配線されている。例えば画素駆動線28は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図1では、画素駆動線28について1本の配線として示しているが、1本に限られるものではない。画素駆動線28の一端は、垂直駆動部22の各行に対応した出力端に接続されている。
垂直駆動部22は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部20の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部22は、垂直駆動部22を制御するシステム制御部25とともに、画素アレイ部20の各画素の動作を制御する駆動部を構成している。
垂直駆動部22による駆動制御に応じて画素行の各画素51から出力される信号は、垂直信号線29を通してカラム処理部23に入力される。カラム処理部23は、各画素51から垂直信号線29を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部23は、信号処理としてノイズ除去処理やAD(Analog to Digital)変換処理などを行う。
水平駆動部24は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部23の画素列に対応する単位回路を順番に選択する。この水平駆動部24による選択走査により、カラム処理部23において単位回路ごとに信号処理された画素信号が順番に出力される。
システム制御部25は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、タップ駆動部21、垂直駆動部22、カラム処理部23、および水平駆動部24などの駆動制御を行う。
信号処理部31は、少なくとも演算処理機能を有し、カラム処理部23から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部32は、信号処理部31での信号処理にあたって、その処理に必要なデータを一時的に格納する。
<画素の構成例>
次に、画素アレイ部20に設けられた画素の構成例について説明する。画素アレイ部20に設けられた画素は、例えば図2に示すように構成される。
図2は、画素アレイ部20に設けられた1つの画素51の断面を示しており、この画素51は、外部から入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。
画素51は、例えばシリコン基板等のP型の半導体層からなる基板61と、その基板61上に形成されたオンチップレンズ62とを有している。
例えば基板61は、図中、縦方向の厚さ、つまり基板61の面と垂直な方向の厚さが20μm以下となるようになされている。なお、基板61の厚さは20μm以上であっても勿論よく、その厚さは受光素子1の目標とする特性等に応じて定められればよい。
また、基板61は、例えば1E+13オーダー以下の基板濃度とされた高抵抗のP‐Epi基板などとされ、基板61の抵抗(抵抗率)は例えば500[Ωcm]以上となるようになされている。
ここで、基板61の基板濃度と抵抗との関係は、例えば基板濃度6.48E+12[cm3]のときに抵抗2000[Ωcm]、基板濃度1.30E+13[cm3]のときに抵抗1000[Ωcm]、基板濃度2.59E+13[cm3]のときに抵抗500[Ωcm]、および基板濃度1.30E+14[cm3]のときに抵抗100[Ωcm]などとされる。
図2において、基板61の上側の面が基板61の裏面であり、外部からの光が基板61に入射される光入射面である。一方、基板61の下側の面が、基板61の表面であり、不図示の多層配線層が形成されている。基板61の光入射面上には、正の固定電荷を持つ単層膜または積層膜からなる固定電荷膜66が形成され、固定電荷膜66の上面に、外部から入射した光を集光して基板61内に入射させるオンチップレンズ62が形成されている。固定電荷膜66は、基板61の光入射面側をホールアキュミレーション状態にし、暗電流の発生を抑制する。
さらに画素51では、固定電荷膜66上における画素51の端部分には、隣接する画素間でのクロストークを防止するための画素間遮光膜63-1および画素間遮光膜63-2が形成されている。以下、画素間遮光膜63-1および画素間遮光膜63-2を特に区別する必要のない場合、単に画素間遮光膜63とも称する。
この例では、外部からの光はオンチップレンズ62を介して基板61内に入射するが、画素間遮光膜63は、外部から入射した光を、基板61における画素51に隣接して設けられた他の画素の領域に入射させないために形成されている。すなわち、外部からオンチップレンズ62に入射し、画素51と隣接する他の画素内へと向かう光が、画素間遮光膜63-1や画素間遮光膜63-2で遮光されて、隣接する他の画素内へ入射されることが防止される。
受光素子1は裏面照射型のCAPDセンサであるため、基板61の光入射面が、いわゆる裏面となり、この裏面上には配線等からなる配線層は形成されていない。また、基板61における光入射面とは反対側の面の部分には、画素51内に形成されたトランジスタ等を駆動するための配線や、画素51から信号を読み出すための配線などが形成された配線層が積層により形成されている。
基板61内における光入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜64と、信号取り出し部65-1および信号取り出し部65-2とが形成されている。信号取り出し部65-1は、図1で説明した第1のタップTAに相当し、信号取り出し部65-2は、図1で説明した第2のタップTBに相当する。
この例では、基板61の光入射面とは反対側の面近傍における画素51の中心部分に酸化膜64が形成されており、その酸化膜64の両端にそれぞれ信号取り出し部65-1および信号取り出し部65-2が形成されている。
ここで、信号取り出し部65-1は、N型半導体領域であるN+半導体領域71-1およびN+半導体領域71-1よりもドナー不純物の濃度が低いN-半導体領域72-1と、P型半導体領域であるP+半導体領域73-1およびP+半導体領域73-1よりもアクセプター不純物濃度が低いP-半導体領域74-1とを有している。ここで、ドナー不純物とは、例えばSiに対してのリン(P)やヒ素(As)等の元素の周期表で5族に属する元素が挙げられ、アクセプター不純物とは、例えばSiに対してのホウ素(B)等の元素の周期表で3族に属する元素が挙げられる。ドナー不純物となる元素をドナー元素、アクセプター不純物となる元素をアクセプター元素と称する。
図2において、基板61の光入射面とは反対側の面の表面内側部分における、酸化膜64の右側に隣接する位置に、N+半導体領域71-1が形成されている。また、N+半導体領域71-1の図中、上側に、そのN+半導体領域71-1を覆うように(囲むように)N-半導体領域72-1が形成されている。
さらに、N+半導体領域71-1の右側に、P+半導体領域73-1が形成されている。また、P+半導体領域73-1の図中、上側に、そのP+半導体領域73-1を覆うように(囲むように)P-半導体領域74-1が形成されている。
さらに、P+半導体領域73-1の右側に、N+半導体領域71-1が形成されている。また、N+半導体領域71-1の図中、上側に、そのN+半導体領域71-1を覆うように(囲むように)N-半導体領域72-1が形成されている。
同様に、信号取り出し部65-2は、N型半導体領域であるN+半導体領域71-2およびN+半導体領域71-2よりもドナー不純物の濃度が低いN-半導体領域72-2と、P型半導体領域であるP+半導体領域73-2およびP+半導体領域73-2よりもアクセプター不純物濃度が低いP-半導体領域74-2とを有している。
図2において、基板61の光入射面とは反対側の面の表面内側部分における、酸化膜64の左側に隣接する位置に、N+半導体領域71-2が形成されている。また、N+半導体領域71-2の図中、上側に、そのN+半導体領域71-2を覆うように(囲むように)N-半導体領域72-2が形成されている。
さらに、N+半導体領域71-2の左側に、P+半導体領域73-2が形成されている。また、P+半導体領域73-2の図中、上側に、そのP+半導体領域73-2を覆うように(囲むように)P-半導体領域74-2が形成されている。
さらに、P+半導体領域73-2の左側に、N+半導体領域71-2が形成されている。また、N+半導体領域71-2の図中、上側に、そのN+半導体領域71-2を覆うように(囲むように)N-半導体領域72-2が形成されている。
基板61の光入射面とは反対側の面の表面内側部分における、画素51の端部分には、画素51の中心部分と同様の酸化膜64が形成されている。
以下、信号取り出し部65-1および信号取り出し部65-2を特に区別する必要のない場合、単に信号取り出し部65とも称することとする。
また、以下、N+半導体領域71-1およびN+半導体領域71-2を特に区別する必要のない場合、単にN+半導体領域71とも称し、N-半導体領域72-1およびN-半導体領域72-2を特に区別する必要のない場合、単にN-半導体領域72とも称することとする。
さらに、以下、P+半導体領域73-1およびP+半導体領域73-2を特に区別する必要のない場合、単にP+半導体領域73とも称し、P-半導体領域74-1およびP-半導体領域74-2を特に区別する必要のない場合、単にP-半導体領域74とも称することとする。
また、基板61では、N+半導体領域71-1とP+半導体領域73-1との間には、それらの領域を分離するための分離部75-1が酸化膜等により形成されている。同様にN+半導体領域71-2とP+半導体領域73-2との間にも、それらの領域を分離するための分離部75-2が酸化膜等により形成されている。以下、分離部75-1および分離部75-2を特に区別する必要のない場合、単に分離部75とも称することとする。
基板61に設けられたN+半導体領域71は、外部から画素51に入射してきた光の光量、すなわち基板61による光電変換により発生した信号キャリアの量を検出するための電荷検出部として機能する。なお、N+半導体領域71の他に、ドナー不純物濃度が低いN-半導体領域72も含めて電荷検出部と捉えることもできる。また、P+半導体領域73は、多数キャリア電流を基板61に注入するための、すなわち基板61に直接電圧を印加して基板61内に電界を発生させるための電圧印加部として機能する。なお、P+半導体領域73の他に、アクセプター不純物濃度が低いP-半導体領域74も含めて電圧印加部と捉えることもできる。
画素51では、N+半導体領域71-1には、直接、図示せぬ浮遊拡散領域であるFD(Floating Diffusion)部(以下、特にFD部Aとも称する)が接続されており、さらにそのFD部Aは、図示せぬ増幅トランジスタ等を介して垂直信号線29に接続されている。
同様に、N+半導体領域71-2には、直接、FD部Aとは異なる他のFD部(以下、特にFD部Bとも称する)が接続されており、さらにそのFD部Bは、図示せぬ増幅トランジスタ等を介して垂直信号線29に接続されている。ここで、FD部AとFD部Bとは互いに異なる垂直信号線29に接続されている。
例えば間接ToF方式により対象物までの距離を測定しようとする場合、受光素子1が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、受光素子1の基板61は入射してきた反射光(赤外光)を受光して光電変換する。タップ駆動部21は、画素51の第1のタップTAと第2のタップTBを駆動し、光電変換により得られた電荷DETに応じた信号をFD部AとFD部Bとに振り分ける。
例えばあるタイミングでは、タップ駆動部21は、コンタクト等を介して2つのP+半導体領域73に電圧を印加する。具体的には、例えばタップ駆動部21は、第1のタップTAであるP+半導体領域73-1にMIX0=1.5Vの電圧を印加し、第2のタップTBであるP+半導体領域73-2にはMIX1=0Vの電圧を印加する。
すると、基板61における2つのP+半導体領域73の間に電界が発生し、P+半導体領域73-1からP+半導体領域73-2へと電流が流れる。この場合、基板61内の正孔(ホール)はP+半導体領域73-2の方向へと移動することになり、電子はP+半導体領域73-1の方向へと移動することになる。
したがって、このような状態でオンチップレンズ62を介して外部からの赤外光(反射光)が基板61内に入射し、その赤外光が基板61内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域73間の電界によりP+半導体領域73-1の方向へと導かれ、N+半導体領域71-1内へと移動する。
この場合、光電変換で発生した電子が、画素51に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリアとして用いられることになる。
これにより、N+半導体領域71-1には、N+半導体領域71-1内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Aや増幅トランジスタ、垂直信号線29等を介してカラム処理部23で検出される。
すなわち、N+半導体領域71-1の蓄積電荷DET0が、そのN+半導体領域71-1に直接接続されたFD部Aに転送され、FD部Aに転送された電荷DET0に応じた信号が増幅トランジスタや垂直信号線29を介してカラム処理部23により読み出される。そして、読み出された信号に対して、カラム処理部23においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部31へと供給される。
この画素信号は、N+半導体領域71-1により検出された電子に応じた電荷量、すなわちFD部Aに蓄積された電荷DET0の量を示す信号となる。換言すれば、画素信号は画素51で受光された赤外光の光量を示す信号であるともいうことができる。
なお、このときN+半導体領域71-1における場合と同様にしてN+半導体領域71-2で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
また、次のタイミングでは、これまで基板61内で生じていた電界と反対方向の電界が発生するように、タップ駆動部21によりコンタクト等を介して2つのP+半導体領域73に電圧が印加される。具体的には、例えば第1のタップTAであるP+半導体領域73-1にはMIX0=0Vの電圧が印加され、第2のタップTBであるP+半導体領域73-2にMIX1=1.5Vの電圧が印加される。
これにより、基板61における2つのP+半導体領域73の間で電界が発生し、P+半導体領域73-2からP+半導体領域73-1へと電流が流れる。
このような状態でオンチップレンズ62を介して外部からの赤外光(反射光)が基板61内に入射し、その赤外光が基板61内で光電変換されて電子と正孔のペアに変換されると、得られた電子はP+半導体領域73間の電界によりP+半導体領域73-2の方向へと導かれ、N+半導体領域71-2内へと移動する。
これにより、N+半導体領域71-2には、N+半導体領域71-2内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がFD部Bや増幅トランジスタ、垂直信号線29等を介してカラム処理部23で検出される。
すなわち、N+半導体領域71-2の蓄積電荷DET1が、そのN+半導体領域71-2に直接接続されたFD部Bに転送され、FD部Bに転送された電荷DET1に応じた信号が増幅トランジスタや垂直信号線29を介してカラム処理部23により読み出される。そして、読み出された信号に対して、カラム処理部23においてAD変換処理等の処理が施され、その結果得られた画素信号が信号処理部31へと供給される。
なお、このときN+半導体領域71-2における場合と同様にしてN+半導体領域71-1で検出された電子に応じた画素信号も適宜測距に用いられるようにしてもよい。
このようにして、同じ画素51において互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部31は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。
このように互いに異なるN+半導体領域71へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ToF方式と呼ばれている。
画素51における信号取り出し部65の部分を図2中、上から下方向、つまり基板61の面と垂直な方向に見ると、例えば図3に示すようにP+半導体領域73の周囲がN+半導体領域71により囲まれるような構造となっている。なお、図3において、図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図3に示す例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特に、ここでは画素51内には2つの信号取り出し部65が形成されている。
そして、各信号取り出し部65では、その中心位置に矩形状にP+半導体領域73が形成されており、そのP+半導体領域73を中心として、P+半導体領域73の周囲が矩形状、より詳細には矩形枠形状のN+半導体領域71により囲まれている。すなわち、N+半導体領域71は、P+半導体領域73の周囲を囲むように形成されている。
また、画素51では、画素51の中心部分、すなわち矢印A11に示す部分に外部から入射してくる赤外光が集光されるようにオンチップレンズ62が形成されている。換言すれば、外部からオンチップレンズ62に入射した赤外光は、オンチップレンズ62により矢印A11に示す位置、つまり図2における酸化膜64の図2中、上側の位置に集光される。
したがって、赤外光は信号取り出し部65-1と信号取り出し部65-2との間の位置に集光されることになる。これにより、赤外光が画素51に隣接する画素へと入射してクロストークが発生してしまうことを抑制するとともに、信号取り出し部65に直接、赤外光が入射してしまうことも抑制することができる。
例えば赤外光が直接、信号取り出し部65に入射すると電荷分離効率、すなわちCmod(Contrast between active and inactive tap)やModulation contrastが低下してしまう。
ここで、光電変換で得られた電荷DETに応じた信号の読み出しが行われる方の信号取り出し部65、つまり光電変換で得られた電荷DETが検出されるべき信号取り出し部65をアクティブタップ(active tap)とも称することとする。
逆に、基本的には光電変換で得られた電荷DETに応じた信号の読み出しが行われない方の信号取り出し部65、つまりアクティブタップではない方の信号取り出し部65をイナクティブタップ(inactive tap)とも称することとする。
上述の例では、P+半導体領域73に1.5Vの電圧が印加される方の信号取り出し部65がアクティブタップであり、P+半導体領域73に0Vの電圧が印加される方の信号取り出し部65がイナクティブタップである。
Cmodは、以下の式(1)で計算され、入射した赤外光の光電変換で発生した電荷のうちの何%分の電荷がアクティブタップである信号取り出し部65のN+半導体領域71で検出できるか、つまり電荷に応じた信号を取り出せるかを表す指標であり、電荷分離効率を示している。式(1)において、I0は、2つの電荷検出部(P+半導体領域73)の一方で検出される信号であり、I1は、他方で検出される信号である。
Cmod={|I0-I1|/(I0+I1)}×100・・・(1)
したがって、例えば外部から入射した赤外光がイナクティブタップの領域に入射し、そのイナクティブタップ内で光電変換が行われると、光電変換により発生した信号キャリアである電子が、イナクティブタップ内のN+半導体領域71に移動してしまう可能性が高い。そうすると、光電変換により得られた一部の電子の電荷がアクティブタップ内のN+半導体領域71で検出されなくなり、Cmod、つまり電荷分離効率が低下してしまう。
そこで、画素51では、2つの信号取り出し部65から略等距離の位置にある画素51の中心部分付近に赤外光が集光されるようにすることで、外部から入射した赤外光がイナクティブタップの領域で光電変換されてしまう確率を低減させ、電荷分離効率を向上させることができる。また、画素51ではModulation contrastも向上させることができる。
換言すれば、光電変換により得られた電子がアクティブタップ内のN+半導体領域71へと誘導され易くすることができる。
以上のような受光素子1によれば、以下のような効果を奏することができる。
すなわち、まず受光素子1は裏面照射型であることから、量子効率(QE)×開口率(FF(Fill Factor))を最大化することができ、受光素子1による測距特性を向上させることができる。
例えば図4の矢印W11に示すように、通常の表面照射型のイメージセンサは、光電変換部であるPD101における外部からの光が入射する光入射面側に配線102や配線103が形成された構造となっている。
そのため、例えば外部から矢印A21や矢印A22に示すように、ある程度の角度を持ってPD101に対して斜めに入射してくる光の一部は、配線102や配線103に遮られてPD101に入射されないようなことが生じる。
これに対して、裏面照射型のイメージセンサは、例えば矢印W12に示すように、光電変換部であるPD104における外部からの光が入射する光入射面とは反対側の面上に配線105や配線106が形成された構造となっている。
そのため、表面照射型における場合と比較して十分な開口率を確保することができる。
すなわち、例えば外部から矢印A23や矢印A24に示すように、ある程度の角度を持ってPD104に対して斜めに入射してくる光は配線に遮られることなくPD104に入射する。これにより、より多くの光を受光して画素の感度を向上させることができる。
このような裏面照射型とすることにより得られる画素感度の向上効果は、裏面照射型のCAPDセンサである受光素子1においても得ることができる。
また、例えば表面照射型のCAPDセンサでは、矢印W13に示すように光電変換部であるPD111の内部における外部からの光が入射する光入射面側にタップと呼ばれる信号取り出し部112、より詳細にはタップのP+半導体領域やN+半導体領域が形成されている。また、表面照射型のCAPDセンサは、光入射面側に配線113や、信号取り出し部112に接続されたコンタクトやメタルなどの配線114が形成された構造となっている。
そのため、例えば外部から矢印A25や矢印A26に示すように、ある程度の角度を持ってPD111に対して斜めに入射してくる光の一部が配線113等に遮られてPD111に入射されないだけでなく、矢印A27に示すようにPD111に対して垂直に入射してくる光も配線114に遮られてPD111に入射されないようなことが生じる。
これに対して、裏面照射型のCAPDセンサは、例えば矢印W14に示すように、光電変換部であるPD115における外部からの光が入射する光入射面とは反対側の面の部分に信号取り出し部116が形成された構造となっている。また、PD115における光入射面とは反対側の面上には配線117や、信号取り出し部116に接続されたコンタクトやメタルなどの配線118が形成されている。
ここで、PD115は図2に示した基板61に対応し、信号取り出し部116は図2に示した信号取り出し部65に対応する。
このような構造の裏面照射型のCAPDセンサでは、表面照射型における場合と比較して十分な開口率を確保することができる。したがって、量子効率(QE)×開口率(FF)を最大化することができ、測距特性を向上させることができる。
すなわち、例えば外部から矢印A28や矢印A29に示すように、ある程度の角度を持ってPD115に対して斜めに入射してくる光は配線に遮られることなくPD115に入射する。同様に、矢印A30に示すようにPD115に対して垂直に入射してくる光も配線等に遮られることなくPD115に入射する。
このように、裏面照射型のCAPDセンサでは、ある程度の角度を持って入射してくる光だけでなく、PD115に対して垂直に入射してくる、表面照射型では信号取り出し部(タップ)に接続された配線等で反射されていた光も受光することができる。これにより、より多くの光を受光して画素の感度を向上させることができる。換言すれば、量子効率(QE)×開口率(FF)を最大化することができ、その結果、測距特性を向上させることができる。
特に、画素外縁ではなく、画素の中央近傍にタップが配置されている場合、表面照射型のCAPDセンサでは、十分な開口率を確保することができず画素の感度が低下してしまうが、裏面照射型のCAPDセンサである受光素子1ではタップの配置位置によらず十分な開口率を確保することができ、画素の感度を向上させることができる。
また、裏面照射型の受光素子1では、基板61における、外部からの赤外光が入射する光入射面とは反対側の面近傍に信号取り出し部65が形成されるため、イナクティブタップの領域での赤外光の光電変換の発生を低減させることができる。これにより、Cmod、つまり電荷分離効率を向上させることができる。
図5は、表面照射型と裏面照射型のCAPDセンサの画素断面図を示している。
図5左側の表面照射型のCAPDセンサでは、図中、基板141の上側が、光入射面であり、基板141の光入射面側に、複数層の配線を含む配線層152、画素間遮光部153、および、オンチップレンズ154が積層されている。
図5右側の裏面照射型のCAPDセンサでは、図中、光入射面とは反対側となる基板142の下側に、複数層の配線を含む配線層152が形成されており、光入射面側である基板142の上側に、画素間遮光部153、および、オンチップレンズ154が積層されている。
なお、図5においてグレーの台形形状は、赤外光がオンチップレンズ154で集光されることにより、光強度が強い領域を示している。
例えば、表面照射型のCAPDセンサでは、基板141の光入射面側にイナクティブタップおおびアクティブタップが存在する領域R11がある。このため、イナクティブタップに直接入射する成分が多く、イナクティブタップの領域で光電変換が行われると、その光電変換で得られた信号キャリアはアクティブタップのN+半導体領域で検出されなくなる。
表面照射型のCAPDセンサでは、基板141の光入射面近傍の領域R11では赤外光の強度は強いため、領域R11内で赤外光の光電変換が行われる確率が高くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は多いため、アクティブタップで検出できなくなってしまう信号キャリアが多くなり、電荷分離効率が低下してしまう。
これに対して、裏面照射型のCAPDセンサでは、基板142の光入射面から遠い位置、つまり光入射面側とは反対側の面近傍の位置に、イナクティブタップおよびアクティブタップが存在する領域R12がある。ここでは、基板142は図2に示した基板61に対応している。
この例では、基板142の光入射面側とは反対側の面の部分に領域R12があり、領域R12は光入射面から遠い位置にあるため、その領域R12近傍では、入射した赤外光の強度は比較的弱くなっている。
基板142の中心付近や光入射面近傍などの赤外光の強度が強い領域において光電変換により得られた信号キャリアは、基板142内で発生した電界によってアクティブタップへと導かれ、アクティブタップのN+半導体領域で検出される。
一方、イナクティブタップを含む領域R12近傍では、入射した赤外光の強度は比較的弱いので、領域R12内で赤外光の光電変換が行われる確率は低くなる。つまり、イナクティブタップ近傍に入射する赤外光の光量は少ないため、イナクティブタップ近傍での光電変換により発生し、イナクティブタップのN+半導体領域へと移動してしまう信号キャリア(電子)の数は少なくなり、電荷分離効率を向上させることができる。結果として測距特性を改善することができる。
さらに、裏面照射型の受光素子1では、基板61の薄層化を実現することができるので、信号キャリアである電子(電荷)の取り出し効率を向上させることができる。
例えば、表面照射型のCAPDセンサでは開口率を十分に確保できないため、図6の矢印W31に示すように、より高い量子効率を確保し、量子効率×開口率の低下を抑制するために基板171をある程度厚くする必要がある。
そうすると、基板171内における光入射面とは反対側の面近傍の領域、例えば領域R21の部分においてポテンシャルの傾斜が緩やかになり、実質的に基板171と垂直な方向の電界が弱くなってしまう。この場合、信号キャリアの移動速度が遅くなるので、光電変換が行われてからアクティブタップのN+半導体領域で信号キャリアが検出されるまでに必要となる時間が長くなってしまう。なお、図6では、基板171内の矢印は、基板171における基板171と垂直な方向の電界を表している。
また、基板171が厚いと、基板171内のアクティブタップから遠い位置から、アクティブタップ内のN+半導体領域までの信号キャリアの移動距離が長くなる。したがって、アクティブタップから遠い位置では、光電変換が行われてからアクティブタップのN+半導体領域で信号キャリアが検出されるまでに必要となる時間がさらに長くなってしまう。
図7は、基板171の厚み方向の位置と、信号キャリアの移動速度との関係を示している。領域R21は拡散電流領域に対応する。
このように基板171が厚くなると、例えば駆動周波数が高いとき、つまりタップ(信号取り出し部)のアクティブとイナクティブの切り替えを高速で行うときに、領域R21などのアクティブタップから遠い位置で発生した電子を完全にアクティブタップのN+半導体領域に引き込みきれなくなってしまう。すなわち、タップがアクティブとなっている時間が短いと、領域R21内等で発生した電子(電荷)をアクティブタップのN+半導体領域で検出できなくなってしまうことが生じ、電子の取り出し効率が低下する。
これに対して裏面照射型のCAPDセンサでは、十分な開口率を確保できることから、例えば図6の矢印W32に示すように基板172を薄くしても十分な量子効率×開口率を確保することができる。ここで、基板172は図2の基板61に対応し、基板172内の矢印は、基板172と垂直な方向の電界を表している。
図8は、基板172の厚み方向の位置と、信号キャリアの移動速度との関係を示している。
このように基板172における基板172と垂直な方向の厚さを薄くすると、実質的に基板172と垂直な方向の電界が強くなり、信号キャリアの移動速度が速いドリフト電流領域のみの電子(電荷)のみを使用して、信号キャリアの移動速度が遅い拡散電流領域の電子を使用しない。ドリフト電流領域のみの電子(電荷)のみを使用することで、光電変換が行われてからアクティブタップのN+半導体領域で信号キャリアが検出されるまでに必要となる時間が短くなる。また、基板172の厚さが薄くなると、信号キャリアのアクティブタップ内のN+半導体領域までの移動距離も短くなる。
これらのことから、裏面照射型のCAPDセンサでは、駆動周波数が高いときでも基板172内の各領域で発生した信号キャリア(電子)をアクティブタップのN+半導体領域に十分に引き込むことができ、電子の取り出し効率を向上させることができる。
また、基板172の薄層化により高い駆動周波数でも十分な電子の取り出し効率を確保することができ、高速駆動耐性を向上させることができる。
特に、裏面照射型のCAPDセンサでは、基板172、すなわち基板61に対して直接、電圧を印加することができるので、タップのアクティブおよびイナクティブの切り替えの応答速度が速く、高い駆動周波数で駆動させることができる。また、基板61に対して直接、電圧を印加することができるので、基板61内の変調可能な領域が広くなる。
さらに、裏面照射型の受光素子1(CAPDセンサ)では、十分な開口率を得ることができるので、その分だけ画素を微細化することができ、画素の微細化耐性を向上させることができる。
その他、受光素子1では裏面照射型とすることでBEOL(Back End Of Line)容量設計の自由化が可能となり、これにより飽和信号量(Qs)の設計自由度を向上させることができる。
<第1の実施の形態の変形例1>
<画素の構成例>
なお、以上においては基板61内の信号取り出し部65の部分は、図3に示したようにN+半導体領域71とP+半導体領域73が矩形状の領域とされる場合を例として説明した。しかし、基板61と垂直な方向から見たときのN+半導体領域71とP+半導体領域73の形状は、どのような形状とされてもよい。
具体的には、例えば図9に示すようにN+半導体領域71とP+半導体領域73が円形状とされるようにしてもよい。なお、図9において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図9は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域71およびP+半導体領域73を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特に、ここでは画素51内には2つの信号取り出し部65が形成されている。
そして、各信号取り出し部65では、その中心位置に円形状のP+半導体領域73が形成されており、そのP+半導体領域73を中心として、P+半導体領域73の周囲が円形状、より詳細には円環状のN+半導体領域71により囲まれている。
図10は、図9に示した信号取り出し部65を有する画素51が行列状に2次元配置された画素アレイ部20の一部に、オンチップレンズ62を重ねた平面図である。
オンチップレンズ62は、図10に示されるように、画素単位に形成されている。換言すれば、1個のオンチップレンズ62が形成された単位領域が1画素に対応する。
なお、図2では、N+半導体領域71とP+半導体領域73との間に、酸化膜等で形成された分離部75が配置されているが、分離部75はあってもなくてもどちらでもよい。
<第1の実施の形態の変形例2>
<画素の構成例>
図11は、画素51における信号取り出し部65の平面形状の変形例を示す平面図である。
信号取り出し部65は、平面形状を、図3に示した矩形状、図9に示した円形状の他、例えば、図11に示されるように八角形状に形成してもよい。
また、図11は、N+半導体領域71とP+半導体領域73との間に、酸化膜等で形成された分離部75が形成された場合の平面図を示している。
図11に示されているA-A’線は、後述する図37の断面線を示し、B-B’線は、後述する図36の断面線を示している。
<第2の実施の形態>
<画素の構成例>
さらに、以上においては、信号取り出し部65内において、P+半導体領域73の周囲がN+半導体領域71により囲まれる構成を例として説明したが、N+半導体領域の周囲がP+半導体領域により囲まれるようにしてもよい。
そのような場合、画素51は、例えば図12に示すように構成される。なお、図12において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図12は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや図中、上側の部分に信号取り出し部65-1が形成されており、画素51の中央からやや図中、下側の部分に信号取り出し部65-2が形成されている。特にこの例では、画素51内における信号取り出し部65の形成位置は、図3における場合と同じ位置となっている。
信号取り出し部65-1内では、図3に示したN+半導体領域71-1に対応する矩形状のN+半導体領域201-1が信号取り出し部65-1の中心に形成されている。そして、そのN+半導体領域201-1の周囲が、図3に示したP+半導体領域73-1に対応する矩形状、より詳細には矩形枠形状のP+半導体領域202-1により囲まれている。
すなわち、P+半導体領域202-1は、N+半導体領域201-1の周囲を囲むように形成されている。
同様に、信号取り出し部65-2内では、図3に示したN+半導体領域71-2に対応する矩形状のN+半導体領域201-2が信号取り出し部65-2の中心に形成されている。そして、そのN+半導体領域201-2の周囲が、図3に示したP+半導体領域73-2に対応する矩形状、より詳細には矩形枠形状のP+半導体領域202-2により囲まれている。
なお、以下、N+半導体領域201-1およびN+半導体領域201-2を特に区別する必要のない場合、単にN+半導体領域201とも称することとする。また、以下、P+半導体領域202-1およびP+半導体領域202-2を特に区別する必要のない場合、単にP+半導体領域202とも称することとする。
信号取り出し部65が図12に示す構成とされる場合においても、図3に示した構成とされる場合と同様に、N+半導体領域201は信号キャリアの量を検出するための電荷検出部として機能し、P+半導体領域202は基板61に直接電圧を印加して電界を発生させるための電圧印加部として機能する。
<第2の実施の形態の変形例1>
<画素の構成例>
また、図9に示した例と同様に、N+半導体領域201の周囲がP+半導体領域202に囲まれるような配置とされる場合においても、それらのN+半導体領域201およびP+半導体領域202の形状は、どのような形状とされてもよい。
すなわち、例えば図13に示すようにN+半導体領域201とP+半導体領域202が円形状とされるようにしてもよい。なお、図13において図12における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図13は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域201およびP+半導体領域202を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特に、ここでは画素51内には2つの信号取り出し部65が形成されている。
そして、各信号取り出し部65では、その中心位置に円形状のN+半導体領域201が形成されており、そのN+半導体領域201を中心として、N+半導体領域201の周囲が円形状、より詳細には円環状のP+半導体領域202により囲まれている。
<第3の実施の形態>
<画素の構成例>
さらに、信号取り出し部65内に形成されるN+半導体領域とP+半導体領域は、ライン形状(長方形状)とされてもよい。
そのような場合、例えば画素51は図14に示すように構成される。なお、図14において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図14は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや図中、上側の部分に信号取り出し部65-1が形成されており、画素51の中央からやや図中、下側の部分に信号取り出し部65-2が形成されている。特にこの例では、画素51内における信号取り出し部65の形成位置は、図3における場合と同じ位置となっている。
信号取り出し部65-1内では、図3に示したP+半導体領域73-1に対応するライン形状のP+半導体領域231が信号取り出し部65-1の中心に形成されている。そして、そのP+半導体領域231の周囲に、P+半導体領域231を挟み込むように図3に示したN+半導体領域71-1に対応するライン形状のN+半導体領域232-1およびN+半導体領域232-2が形成されている。すなわち、P+半導体領域231は、N+半導体領域232-1とN+半導体領域232-2とに挟まれた位置に形成されている。
なお、以下、N+半導体領域232-1およびN+半導体領域232-2を特に区別する必要のない場合、単にN+半導体領域232とも称することとする。
図3に示した例では、P+半導体領域73がN+半導体領域71により囲まれるような構造とされていたが、図14に示す例ではP+半導体領域231が隣接して設けられた2つのN+半導体領域232により挟まれる構造となっている。
同様に、信号取り出し部65-2内では、図3に示したP+半導体領域73-2に対応するライン形状のP+半導体領域233が信号取り出し部65-2の中心に形成されている。そして、そのP+半導体領域233の周囲に、P+半導体領域233を挟み込むように図3に示したN+半導体領域71-2に対応するライン形状のN+半導体領域234-1およびN+半導体領域234-2が形成されている。
なお、以下、N+半導体領域234-1およびN+半導体領域234-2を特に区別する必要のない場合、単にN+半導体領域234とも称することとする。
図14の信号取り出し部65では、P+半導体領域231およびP+半導体領域233が、図3に示したP+半導体領域73に対応する電圧印加部として機能し、N+半導体領域232およびN+半導体領域234が図3に示したN+半導体領域71に対応する電荷検出部として機能する。この場合、例えばN+半導体領域232-1およびN+半導体領域232-2の両方の領域がFD部Aに接続されることになる。
また、ライン形状とされるP+半導体領域231、N+半導体領域232、P+半導体領域233、およびN+半導体領域234の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
<第4の実施の形態>
<画素の構成例>
さらに、図14に示した例ではP+半導体領域231やP+半導体領域233が、N+半導体領域232やN+半導体領域234に挟み込まれる構造を例として説明したが、逆にN+半導体領域がP+半導体領域に挟み込まれる形状とされてもよい。
そのような場合、例えば画素51は図15に示すように構成される。なお、図15において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図15は、画素51における信号取り出し部65の部分を基板61と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素51の中央部分には図示せぬ酸化膜64が形成されており、画素51の中央からやや端側の部分に信号取り出し部65が形成されている。特にこの例では、画素51内における2つの各信号取り出し部65の形成位置は、図3における場合と同じ位置となっている。
信号取り出し部65-1内では、図3に示したN+半導体領域71-1に対応するライン形状のN+半導体領域261が信号取り出し部65-1の中心に形成されている。そして、そのN+半導体領域261の周囲に、N+半導体領域261を挟み込むように図3に示したP+半導体領域73-1に対応するライン形状のP+半導体領域262-1およびP+半導体領域262-2が形成されている。すなわち、N+半導体領域261は、P+半導体領域262-1とP+半導体領域262-2とに挟まれた位置に形成されている。
なお、以下、P+半導体領域262-1およびP+半導体領域262-2を特に区別する必要のない場合、単にP+半導体領域262とも称することとする。
同様に、信号取り出し部65-2内では、図3に示したN+半導体領域71-2に対応するライン形状のN+半導体領域263が信号取り出し部65-2の中心に形成されている。そして、そのN+半導体領域263の周囲に、N+半導体領域263を挟み込むように図3に示したP+半導体領域73-2に対応するライン形状のP+半導体領域264-1およびP+半導体領域264-2が形成されている。
なお、以下、P+半導体領域264-1およびP+半導体領域264-2を特に区別する必要のない場合、単にP+半導体領域264とも称することとする。
図15の信号取り出し部65では、P+半導体領域262およびP+半導体領域264が、図3に示したP+半導体領域73に対応する電圧印加部として機能し、N+半導体領域261およびN+半導体領域263が図3に示したN+半導体領域71に対応する電荷検出部として機能する。なお、ライン形状とされるN+半導体領域261、P+半導体領域262、N+半導体領域263、およびP+半導体領域264の各領域の図中、横方向の長さはどのような長さであってもよく、それらの各領域が同じ長さとされなくてもよい。
<第5の実施の形態>
<画素の構成例>
さらに、以上においては画素アレイ部20を構成する各画素内には、それぞれ2つの信号取り出し部65が設けられる例について説明したが、画素内に設けられる信号取り出し部の数は1つであってもよいし、3以上であってもよい。
例えば画素51内に1つの信号取り出し部が形成される場合、画素の構成は、例えば図16に示すように構成される。なお、図16において図3における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図16は、画素アレイ部20に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素アレイ部20に設けられた画素51と、その画素51に隣接する画素51として符号を区別して表した画素291-1乃至画素291-3とが示されており、それらの各画素には1つの信号取り出し部が形成されている。
すなわち、画素51では、画素51の中央部分に1つの信号取り出し部65が形成されている。そして、信号取り出し部65では、その中心位置に円形状のP+半導体領域301が形成されており、そのP+半導体領域301を中心として、P+半導体領域301の周囲が円形状、より詳細には円環状のN+半導体領域302により囲まれている。
ここで、P+半導体領域301は図3に示したP+半導体領域73に対応し、電圧印加部として機能する。また、N+半導体領域302は図3に示したN+半導体領域71に対応し、電荷検出部として機能する。なお、P+半導体領域301やN+半導体領域302は、どのような形状とされてもよい。
また、画素51の周囲にある画素291-1乃至画素291-3も、画素51と同様の構造となっている。
すなわち、例えば画素291-1の中央部分には1つの信号取り出し部303が形成されている。そして、信号取り出し部303では、その中心位置に円形状のP+半導体領域304が形成されており、そのP+半導体領域304を中心として、P+半導体領域304の周囲が円形状、より詳細には円環状のN+半導体領域305により囲まれている。
これらのP+半導体領域304およびN+半導体領域305は、それぞれP+半導体領域301およびN+半導体領域302に対応する。
なお、以下、画素291-1乃至画素291-3を特に区別する必要のない場合、単に画素291とも称することとする。
このように各画素に1つの信号取り出し部(タップ)が形成される場合、間接ToF方式により対象物までの距離を測定しようとするときには、互いに隣接するいくつかの画素が用いられて、それらの画素について得られた画素信号に基づいて距離情報が算出される。
例えば画素51に注目すると、画素51の信号取り出し部65がアクティブタップとされている状態では、例えば画素291-1を含む、画素51に隣接するいくつかの画素291の信号取り出し部303がイナクティブタップとなるように各画素が駆動される。
一例として、例えば画素291-1や画素291-3など、画素51に対して図中、上下左右に隣接する画素の信号取り出し部がイナクティブタップとなるように駆動される。
その後、画素51の信号取り出し部65がイナクティブタップとなるように印加される電圧が切り替えられると、今度は画素291-1を含む、画素51に隣接するいくつかの画素291の信号取り出し部303がアクティブタップとなるようにされる。
そして、信号取り出し部65がアクティブタップとされた状態で信号取り出し部65から読み出された画素信号と、信号取り出し部303がアクティブタップとされた状態で信号取り出し部303から読み出された画素信号とに基づいて距離情報が算出される。
このように画素内に設けられる信号取り出し部(タップ)の数が1個とされる場合においても、互いに隣接する画素を用いて間接ToF方式により測距を行うことが可能である。
<第6の実施の形態>
<画素の構成例>
また、上述したように各画素内に3以上の信号取り出し部(タップ)が設けられるようにしてもよい。
例えば画素内に4つの信号取り出し部(タップ)が設けられる場合、画素アレイ部20の各画素は図17に示すように構成される。なお、図17において図16における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図17は、画素アレイ部20に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
図17に示されているC-C’線の断面図は、後述する図36のようになる。
この例では、画素アレイ部20に設けられた画素51と画素291とが示されており、それらの各画素には4つの信号取り出し部が形成されている。
すなわち、画素51では、画素51の中央と画素51の端部分との間の位置、すなわち画素51中央の図中、左下側の位置、左上側の位置、右上側の位置、および右下側の位置に信号取り出し部331-1、信号取り出し部331-2、信号取り出し部331-3、および信号取り出し部331-4が形成されている。
これらの信号取り出し部331-1乃至信号取り出し部331-4は、図16に示した信号取り出し部65に対応する。
例えば信号取り出し部331-1では、その中心位置に円形状のP+半導体領域341が形成されており、そのP+半導体領域341を中心として、P+半導体領域341の周囲が円形状、より詳細には円環状のN+半導体領域342により囲まれている。
ここで、P+半導体領域341は図16に示したP+半導体領域301に対応し、電圧印加部として機能する。また、N+半導体領域342は図16に示したN+半導体領域302に対応し、電荷検出部として機能する。なお、P+半導体領域341やN+半導体領域342は、どのような形状とされてもよい。
また、信号取り出し部331-2乃至信号取り出し部331-4も信号取り出し部331-1と同様の構成とされており、それぞれ電圧印加部として機能するP+半導体領域と、電荷検出部として機能するN+半導体領域とを有している。さらに、画素51の周囲に形成された画素291は画素51と同様の構造となっている。
なお、以下、信号取り出し部331-1乃至信号取り出し部331-4を特に区別する必要のない場合、単に信号取り出し部331とも称することとする。
このように各画素に4つの信号取り出し部が設けられる場合、例えば間接ToF方式による測距時には、画素内の4つの信号取り出し部が用いられて距離情報が算出される。
一例として画素51に注目すると、例えば信号取り出し部331-1および信号取り出し部331-3がアクティブタップとされている状態では、信号取り出し部331-2および信号取り出し部331-4がイナクティブタップとなるように画素51が駆動される。
その後、各信号取り出し部331に印加される電圧が切り替えられる。すなわち、信号取り出し部331-1および信号取り出し部331-3がイナクティブタップとなり、かつ信号取り出し部331-2および信号取り出し部331-4がアクティブタップとなるように画素51が駆動される。
そして、信号取り出し部331-1および信号取り出し部331-3がアクティブタップとされている状態でそれらの信号取り出し部331-1および信号取り出し部331-3から読み出された画素信号と、信号取り出し部331-2および信号取り出し部331-4がアクティブタップとされている状態でそれらの信号取り出し部331-2および信号取り出し部331-4から読み出された画素信号とに基づいて距離情報が算出される。
<第7の実施の形態>
<画素の構成例>
さらに、画素アレイ部20の互いに隣接する画素間で信号取り出し部(タップ)が共有されるようにしてもよい。
そのような場合、画素アレイ部20の各画素は、例えば図18に示すように構成される。なお、図18において図16における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図18は、画素アレイ部20に設けられた一部の画素における信号取り出し部の部分を基板と垂直な方向から見たときのN+半導体領域およびP+半導体領域の配置を示している。
この例では、画素アレイ部20に設けられた画素51と画素291とが示されており、それらの各画素には2つの信号取り出し部が形成されている。
例えば画素51では、画素51の図中、上側の端部分に信号取り出し部371が形成されており、画素51の図中、下側の端部分に信号取り出し部372が形成されている。
信号取り出し部371は画素51と画素291-1とで共有となっている。つまり、信号取り出し部371は、画素51のタップとしても用いられ、画素291-1のタップとしても用いられる。また、信号取り出し部372は、画素51と、その画素51の図中、下側に隣接する図示せぬ画素とで共有となっている。
信号取り出し部371内では、その中心の位置に図14に示したP+半導体領域231に対応するライン形状のP+半導体領域381が形成されている。そして、そのP+半導体領域381の図中、上下の位置に、P+半導体領域381を挟み込むように図14に示したN+半導体領域232に対応するライン形状のN+半導体領域382-1およびN+半導体領域382-2が形成されている。
特に、この例ではP+半導体領域381は、画素51と画素291-1との境界部分に形成されている。また、N+半導体領域382-1は画素51内の領域に形成されており、N+半導体領域382-2は画素291-1内の領域に形成されている。
ここでは、P+半導体領域381は電圧印加部として機能し、N+半導体領域382-1およびN+半導体領域382-2は電荷検出部として機能する。なお、以下、N+半導体領域382-1およびN+半導体領域382-2を特に区別する必要のない場合、単にN+半導体領域382とも称することとする。
また、P+半導体領域381やN+半導体領域382は、どのような形状とされてもよい。さらにN+半導体領域382-1およびN+半導体領域382-2は同じFD部に接続されるようにしてもよいし、互いに異なるFD部に接続されるようにしてもよい。
信号取り出し部372内には、ライン形状のP+半導体領域383、N+半導体領域384-1、およびN+半導体領域384-2が形成されている。
これらのP+半導体領域383、N+半導体領域384-1、およびN+半導体領域384-2は、それぞれP+半導体領域381、N+半導体領域382-1、およびN+半導体領域382-2に対応し、同様の配置と形状、機能とされている。なお、以下、N+半導体領域384-1およびN+半導体領域384-2を特に区別する必要のない場合、単にN+半導体領域384とも称することとする。
以上のように隣接画素間で信号取り出し部(タップ)を共有する場合においても、図3に示した例と同様の動作によって間接ToF方式による測距を行うことができる。
図18に示したように画素間で信号取り出し部を共有する場合には、例えばP+半導体領域381とP+半導体領域383との間の距離など、電界、つまり電流を発生させるための対となるP+半導体領域間の距離が長くなる。換言すれば、画素間で信号取り出し部を共有することで、P+半導体領域間の距離を最大限に長くすることができる。
これにより、P+半導体領域間で電流が流れにくくなるので画素の消費電力を低減させることができ、また画素の微細化にも有利である。
なお、ここでは1つの信号取り出し部が互いに隣接する2つの画素で共有される例について説明したが、1つの信号取り出し部が互いに隣接する3以上の画素で共有されるようにしてもよい。また、信号取り出し部が互いに隣接する2以上の画素で共有される場合には、信号取り出し部のうちの信号キャリアを検出するための電荷検出部のみが共有されるようにしてもよいし、電界を発生させるための電圧印加部のみが共有されるようにしてもよい。
<第8の実施の形態>
<画素の構成例>
さらに、画素アレイ部20の画素51等の各画素に設けられるオンチップレンズや画素間遮光部は、特に設けられないようにしてもよい。
具体的には、例えば画素51を図19に示す構成とすることができる。なお、図19において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図19に示す画素51の構成は、オンチップレンズ62が設けられていない点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図19に示す画素51には、基板61の光入射面側にオンチップレンズ62が設けられていないので、外部から基板61へと入射してくる赤外光の減衰をより少なくすることができる。これにより、基板61で受光可能な赤外光の光量が増加し、画素51の感度を向上させることができる。
<第8の実施の形態の変形例1>
<画素の構成例>
また、画素51の構成を例えば図20に示す構成とするようにしてもよい。なお、図20において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図20に示す画素51の構成は、画素間遮光膜63-1および画素間遮光膜63-2が設けられていない点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図20に示す例では、基板61の光入射面側に画素間遮光膜63が設けられていないのでクロストークの抑制効果が低下してしまうが、画素間遮光膜63により遮光されていた赤外光も基板61内に入射するようになるので、画素51の感度を向上させることができる。
なお、画素51にオンチップレンズ62も画素間遮光膜63も設けられないようにしても勿論よい。
<第8の実施の形態の変形例2>
<画素の構成例>
その他、例えば図21に示すように、オンチップレンズの光軸方向の厚さも最適化するようにしてもよい。なお、図21において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図21に示す画素51の構成は、オンチップレンズ62に代えてオンチップレンズ411が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図21に示す画素51では、基板61の光入射面側、つまり図中、上側にオンチップレンズ411が形成されている。このオンチップレンズ411は、図2に示したオンチップレンズ62と比較して光軸方向の厚さ、つまり図中、縦方向の厚さが薄くなっている。
一般的に、基板61の表面に設けるオンチップレンズは厚い方が、オンチップレンズに入射する光の集光には有利である。しかし、オンチップレンズ411を薄くすることで、その分だけ透過率が高くなって画素51の感度を向上させることができるので、基板61の厚みや赤外光を集光したい位置などに応じてオンチップレンズ411の厚さを適切に定めればよい。
<第9の実施の形態>
<画素の構成例>
さらに、画素アレイ部20に形成された画素と画素の間に、隣接画素間の分離特性を向上させ、クロストークを抑制するための分離領域を設けるようにしてもよい。
そのような場合、画素51は、例えば図22に示すように構成される。なお、図22において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図22に示す画素51の構成は、基板61内に分離領域441-1および分離領域441-2が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図22に示す画素51では、基板61内における画素51とその画素51に隣接する他の画素との境界部分、つまり画素51の図中、左右の端部分に、隣接画素を分離する分離領域441-1および分離領域441-2が遮光膜等により形成されている。なお、以下、分離領域441-1および分離領域441-2を特に区別する必要のない場合、単に分離領域441とも称することとする。
例えば分離領域441の形成時には、基板61の光入射面側、つまり図中、上側の面から図中、下方向(基板61の面と垂直な方向)に所定の深さで基板61に長い溝(トレンチ)が形成され、その溝部分に遮光膜が埋め込みにより形成されて分離領域441とされる。この分離領域441は、光入射面から基板61内に入射し、画素51に隣接する他の画素へと向かう赤外光を遮光する画素分離領域として機能する。
このように埋め込み型の分離領域441を形成することで、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
<第9の実施の形態の変形例1>
<画素の構成例>
さらに、画素51に埋め込み型の分離領域を形成する場合、例えば図23に示すように基板61全体を貫通する分離領域471-1および分離領域471-2が設けられるようにしてもよい。なお、図23において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図23に示す画素51の構成は、基板61内に分離領域471-1および分離領域471-2が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。すなわち、図23に示す画素51は、図22に示した画素51の分離領域441に代えて、分離領域471-1および分離領域471-2を設けた構成となっている。
図23に示す画素51では、基板61内における画素51とその画素51に隣接する他の画素との境界部分、つまり画素51の図中、左右の端部分に、基板61全体を貫通する分離領域471-1および分離領域471-2が遮光膜等により形成されている。なお、以下、分離領域471-1および分離領域471-2を特に区別する必要のない場合、単に分離領域471とも称することとする。
例えば分離領域471の形成時には、基板61の光入射面側とは反対側の面、つまり図中、下側の面から図中、上方向に長い溝(トレンチ)が形成される。このとき、それらの溝は、基板61を貫通するように、基板61の光入射面に達するまで形成される。そして、そのようにして形成された溝部分に遮光膜が埋め込みにより形成されて分離領域471とされる。
このような埋め込み型の分離領域471によっても、画素間における赤外光の分離特性を向上させることができ、クロストークの発生を抑制することができる。
<第10の実施の形態>
<画素の構成例>
さらに、信号取り出し部65が形成される基板の厚さは、画素の各種の特性等に応じて定めるようにすることができる。
したがって、例えば図24に示すように画素51を構成する基板501を、図2に示した基板61よりも厚いものとすることができる。なお、図24において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図24に示す画素51の構成は、基板61に代えて基板501が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
すなわち、図24に示す画素51では、基板501における光入射面側にオンチップレンズ62、固定電荷膜66、および、画素間遮光膜63が形成されている。また、基板501の光入射面側とは反対側の面の表面近傍には、酸化膜64、信号取り出し部65、および分離部75が形成されている。
基板501は、例えば厚さが20μm以上のP型半導体基板からなり、基板501と基板61とは基板の厚みのみが異なっており、酸化膜64、信号取り出し部65、および分離部75が形成される位置は基板501と基板61とで同じ位置となっている。
なお、基板501や基板61の光入射面側等に適宜形成される各種の層(膜)の膜厚なども画素51の特性等に応じて最適化するとよい。
<第11の実施の形態>
<画素の構成例>
さらに、以上においては画素51を構成する基板がP型半導体基板からなる例について説明したが、例えば図25に示すようにN型半導体基板からなるようにしてもよい。なお、図25において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図25に示す画素51の構成は、基板61に代えて基板531が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図25に示す画素51では、例えばシリコン基板等のN型の半導体層からなる基板531における光入射面側にオンチップレンズ62、固定電荷膜66、および、画素間遮光膜63が形成されている。
また、基板531の光入射面側とは反対側の面の表面近傍には酸化膜64、信号取り出し部65、および分離部75が形成されている。これらの酸化膜64、信号取り出し部65、および分離部75が形成される位置は基板531と基板61とで同じ位置となっており、信号取り出し部65の構成も基板531と基板61とで同じとなっている。
基板531は、例えば図中、縦方向の厚さ、つまり基板531の面と垂直な方向の厚さが20μm以下となるようになされている。
また、基板531は、例えば1E+13オーダー以下の基板濃度とされた高抵抗のN‐Epi基板などとされ、基板531の抵抗(抵抗率)は例えば500[Ωcm]以上となるようになされている。これにより、画素51における消費電力を低減させることができる。
ここで、基板531の基板濃度と抵抗との関係は、例えば基板濃度2.15E+12[cm3]のときに抵抗2000[Ωcm]、基板濃度4.30E+12[cm3]のときに抵抗1000[Ωcm]、基板濃度8.61E+12[cm3]のときに抵抗500[Ωcm]、および基板濃度4.32E+13[cm3]のときに抵抗100[Ωcm]などとされる。
このように画素51の基板531をN型半導体基板としても、図2に示した例と同様の動作によって、同様の効果を得ることができる。
<第12の実施の形態>
<画素の構成例>
さらに、図24を参照して説明した例と同様に、N型半導体基板の厚さも画素の各種の特性等に応じて定めるようにすることができる。
したがって、例えば図26に示すように画素51を構成する基板561を、図25に示した基板531よりも厚いものとすることができる。なお、図26において図25における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図26に示す画素51の構成は、基板531に代えて基板561が設けられている点で図25に示した画素51と異なり、その他の点では図25の画素51と同じ構成となっている。
すなわち、図26に示す画素51では、基板561における光入射面側にオンチップレンズ62、固定電荷膜66、および、画素間遮光膜63が形成されている。また、基板561の光入射面側とは反対側の面の表面近傍には、酸化膜64、信号取り出し部65、および分離部75が形成されている。
基板561は、例えば厚さが20μm以上のN型半導体基板かならなり、基板561と基板531とは基板の厚みのみが異なっており、酸化膜64、信号取り出し部65、および分離部75が形成される位置は基板561と基板531とで同じ位置となっている。
<第13の実施の形態>
<画素の構成例>
また、例えば基板61の光入射面側にバイアスをかけることで、基板61内における、基板61の面と垂直な方向(以下、Z方向とも称することとする)の電界を強化するようにしてもよい。
そのような場合、画素51は、例えば、図27に示す構成とされる。なお、図27において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図27のAは、図2に示した画素51が示されており、その画素51の基板61内の矢印は、基板61内におけるZ方向の電界の強さを表している。
これに対して、図27のBは、基板61の光入射面にバイアス(電圧)を印加する場合の画素51の構成を示している。図27のBの画素51の構成は、基本的には図2に示した画素51の構成と同じとされているが、基板61の光入射面側界面にP+半導体領域601が新たに追加形成されている。
基板61の光入射面側界面に形成されたP+半導体領域601には、画素アレイ部20の内部または外部から0V以下の電圧(負バイアス)を印加することで、Z方向の電界が強化されている。図27のBの画素51の基板61内の矢印は、基板61内におけるZ方向の電界の強さを表している。図27のBの基板61内に描かれた矢印の太さは、図27のAの画素51の矢印よりも太くなっており、Z方向の電界がより強くなっている。このように基板61の光入射面側に形成したP+半導体領域601に負バイアスを印加することでZ方向の電界を強化し、信号取り出し部65における電子の取り出し効率を向上させることができる。
なお、基板61の光入射面側に電圧を印加するための構成は、P+半導体領域601を設ける構成に限らず、他のどのような構成とされてもよい。例えば基板61の光入射面とオンチップレンズ62との間に透明電極膜を積層により形成し、その透明電極膜に電圧を印加することで負バイアスがかかるようにしてもよい。
<第14の実施の形態>
<画素の構成例>
さらに、赤外線に対する画素51の感度を向上させるために基板61の光入射面とは反対側の面上に大面積の反射部材を設けるようにしてもよい。
そのような場合、画素51は、例えば図28に示すように構成される。なお、図28において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図28に示す画素51の構成は、基板61の光入射面とは反対側の面上に反射部材631が設けられている点で図2の画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図28に示す例では、基板61の光入射面とは反対側の面全体を覆うように、赤外光を反射する反射部材631が設けられている。
この反射部材631は、赤外光の反射率が高いものであれば、どのようなものであってもよい。例えば基板61の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル(金属)が反射部材631として用いられてもよいし、基板61の光入射面とは反対側の面上にポリシリコンや酸化膜などの反射構造を形成し、反射部材631としてもよい。
このように画素51に反射部材631を設けることで、オンチップレンズ62を介して光入射面から基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光を、反射部材631で反射させて基板61内へと再度入射させることができる。これにより、基板61内で光電変換される赤外光の量をより多くし、量子効率(QE)、つまり赤外光に対する画素51の感度を向上させることができる。
<第15の実施の形態>
<画素の構成例>
さらに、近傍画素における光の誤検知を抑制するために、基板61の光入射面とは反対側の面上に大面積の遮光部材を設けるようにしてもよい。
そのような場合、画素51は、例えば図28に示した反射部材631を、遮光部材に置き換えた構成とすることができる。すなわち、図28に示した画素51において、基板61の光入射面とは反対側の面全体を覆う反射部材631が、赤外光を遮光する遮光部材631’とされる。遮光部材631’は、図28の画素51の反射部材631で代用する。
この遮光部材631’は、赤外光の遮光率が高いものであれば、どのようなものであってもよい。例えば基板61の光入射面とは反対側の面上に積層された多層配線層内に設けられた、銅やアルミニウムなどのメタル(金属)が遮光部材631’として用いられてもよいし、基板61の光入射面とは反対側の面上にポリシリコンや酸化膜などの遮光構造を形成し、遮光部材631’としてもよい。
このように画素51に遮光部材631’を設けることで、オンチップレンズ62を介して光入射面から基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
なお、遮光部材631’は、例えば金属を含む材料で形成することにより、反射部材631と兼ねることもできる。
<第16の実施の形態>
<画素の構成例>
さらに、画素51の基板61における酸化膜64に代えて、P型半導体領域からなるPウェル領域が設けられるようにしてもよい。
そのような場合、画素51は、例えば図29に示すように構成される。なお、図29において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図29に示す画素51の構成は、酸化膜64に代えて、Pウェル領域671、分離部672-1、および分離部672-2が設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。
図29に示す例では、基板61内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分には、P型半導体領域からなるPウェル領域671が形成されている。また、Pウェル領域671とN+半導体領域71-1との間には、それらの領域を分離するための分離部672-1が酸化膜等により形成されている。同様にPウェル領域671とN+半導体領域71-2との間にも、それらの領域を分離するための分離部672-2が酸化膜等により形成されている。図29に示す画素51では、N-半導体領域72よりもP-半導体領域74が図中、上方向により広い領域となっている。
<第17の実施の形態>
<画素の構成例>
また、画素51の基板61における酸化膜64に加えて、さらにP型半導体領域からなるPウェル領域が設けられるようにしてもよい。
そのような場合、画素51は、例えば図30に示すように構成される。なお、図30において図2における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
図30に示す画素51の構成は、Pウェル領域701が新たに設けられている点で図2に示した画素51と異なり、その他の点では図2の画素51と同じ構成となっている。すなわち、図30に示す例では、基板61内における酸化膜64の上側に、P型半導体領域からなるPウェル領域701が形成されている。
以上のように、本技術によればCAPDセンサを裏面照射型の構成とすることで、画素感度等の特性を向上させることができる。
<画素の等価回路構成例>
図31は、画素51の等価回路を示している。
画素51は、N+半導体領域71-1およびP+半導体領域73-1等を含む信号取り出し部65-1に対して、転送トランジスタ721A、FD722A、リセットトランジスタ723A、増幅トランジスタ724A、及び、選択トランジスタ725Aを有する。
また、画素51は、N+半導体領域71-2およびP+半導体領域73-2等を含む信号取り出し部65-2に対して、転送トランジスタ721B、FD722B、リセットトランジスタ723B、増幅トランジスタ724B、及び、選択トランジスタ725Bを有する。
タップ駆動部21は、P+半導体領域73-1に所定の電圧MIX0(第1の電圧)を印加し、P+半導体領域73-2に所定の電圧MIX1(第2の電圧)を印加する。上述した例では、電圧MIX0およびMIX1の一方が1.5Vで、他方が0Vである。P+半導体領域73-1および73-2は、第1の電圧または第2の電圧が印加される電圧印加部である。
N+半導体領域71-1および71-2は、基板61に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷検出部である。
転送トランジスタ721Aは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N+半導体領域71-1に蓄積されている電荷をFD722Aに転送する。転送トランジスタ721Bは、ゲート電極に供給される駆動信号TRGがアクティブ状態になるとこれに応答して導通状態になることで、N+半導体領域71-2に蓄積されている電荷をFD722Bに転送する。
FD722Aは、N+半導体領域71-1から供給された電荷DET0を一時保持する。FD722Bは、N+半導体領域71-2から供給された電荷DET1を一時保持する。FD722Aは、図2を参照して説明したFD部Aに対応し、FD722Bは、FD部Bに対応するものである。
リセットトランジスタ723Aは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD722Aの電位を所定のレベル(電源電圧VDD)にリセットする。リセットトランジスタ723Bは、ゲート電極に供給される駆動信号RSTがアクティブ状態になるとこれに応答して導通状態になることで、FD722Bの電位を所定のレベル(電源電圧VDD)にリセットする。なお、リセットトランジスタ723Aおよび723Bがアクティブ状態とされるとき、転送トランジスタ721Aおよび721Bも同時にアクティブ状態とされる。
増幅トランジスタ724Aは、ソース電極が選択トランジスタ725Aを介して垂直信号線29Aに接続されることにより、垂直信号線29Aの一端に接続されている定電流源回路部726Aの負荷MOSとソースフォロワ回路を構成する。増幅トランジスタ724Bは、ソース電極が選択トランジスタ725Bを介して垂直信号線29Bに接続されることにより、垂直信号線29Bの一端に接続されている定電流源回路部726Bの負荷MOSとソースフォロワ回路を構成する。
選択トランジスタ725Aは、増幅トランジスタ724Aのソース電極と垂直信号線29Aとの間に接続されている。選択トランジスタ725Aは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ724Aから出力される画素信号を垂直信号線29Aに出力する。
選択トランジスタ725Bは、増幅トランジスタ724Bのソース電極と垂直信号線29Bとの間に接続されている。選択トランジスタ725Bは、ゲート電極に供給される選択信号SELがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ724Bから出力される画素信号を垂直信号線29Bに出力する。
画素51の転送トランジスタ721Aおよび721B、リセットトランジスタ723Aおよび723B、増幅トランジスタ724Aおよび724B、並びに、選択トランジスタ725Aおよび725Bは、例えば、垂直駆動部22によって制御される。
<画素のその他の等価回路構成例>
図32は、画素51のその他の等価回路を示している。
図32において、図31と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図32の等価回路は、図31の等価回路に対し、付加容量727と、その接続を制御する切替トランジスタ728が、信号取り出し部65-1および65-2の双方に対して追加されている。
具体的には、転送トランジスタ721AとFD722Aとの間に、切替トランジスタ728Aを介して付加容量727Aが接続されており、転送トランジスタ721BとFD722Bとの間に、切替トランジスタ728Bを介して付加容量727Bが接続されている。
切替トランジスタ728Aは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量727Aを、FD722Aに接続させる。切替トランジスタ728Bは、ゲート電極に供給される駆動信号FDGがアクティブ状態になるとこれに応答して導通状態になることで、付加容量727Bを、FD722Bに接続させる。
垂直駆動部22は、例えば、入射光の光量が多い高照度のとき、切替トランジスタ728Aおよび728Bをアクティブ状態として、FD722Aと付加容量727Aを接続するとともに、FD722Bと付加容量727Bを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。
一方、入射光の光量が少ない低照度のときには、垂直駆動部22は、切替トランジスタ728Aおよび728Bを非アクティブ状態として、付加容量727Aおよび727Bを、それぞれ、FD722Aおよび722Bから切り離す。
図31の等価回路のように、付加容量727は省略してもよいが、付加容量727を設け、入射光量に応じて使い分けることにより、高ダイナミックレンジを確保することができる。
<電圧供給線の配置例>
次に、図33乃至図35を参照して、各画素51の信号取り出し部65の電圧印加部であるP+半導体領域73-1および73-2に、所定の電圧MIX0またはMIX1を印加するための電圧供給線の配置について説明する。図33および図34に示される電圧供給線741は、図1に示した電圧供給線30に対応する。
なお、図33および図34においては、各画素51の信号取り出し部65の構成として、図9に示した円形状の構成を採用して説明するが、その他の構成でもよいことは言うまでもない。
図33のAは、電圧供給線の第1の配置例を示す平面図である。
第1の配置例では、行列状に2次元配置された複数の画素51に対して、水平方向に隣接する2画素の間(境界)に、電圧供給線741-1または741-2が、垂直方向に沿って配線されている。
電圧供給線741-1は、画素51内に2つある信号取り出し部65のうちの一方である信号取り出し部65-1のP+半導体領域73-1に接続されている。電圧供給線741-2は、画素51内に2つある信号取り出し部65のうちの他方である信号取り出し部65-2のP+半導体領域73-2に接続されている。
この第1の配置例では、画素2列に対して、2本の電圧供給線741-1および741-2が配置されるので、画素アレイ部20において、配列される電圧供給線741の本数は、画素51の列数とほぼ等しくなる。
図33のBは、電圧供給線の第2の配置例を示す平面図である。
第2の配置例では、行列状に2次元配置された複数の画素51の1つの画素列に対して、2本の電圧供給線741-1および741-2が、垂直方向に沿って配線されている。
電圧供給線741-1は、画素51内に2つある信号取り出し部65のうちの一方である信号取り出し部65-1のP+半導体領域73-1に接続されている。電圧供給線741-2は、画素51内に2つある信号取り出し部65のうちの他方である信号取り出し部65-2のP+半導体領域73-2に接続されている。
この第2の配置例では、1つの画素列に対して、2本の電圧供給線741-1および741-2が配線されるので、画素2列に対しては、4本の電圧供給線741が配置される。画素アレイ部20において、配列される電圧供給線741の本数は、画素51の列数の約2倍となる。
図33のAおよびBの配置例は、いずれも、電圧供給線741-1が信号取り出し部65-1のP+半導体領域73-1に接続し、電圧供給線741-2が信号取り出し部65-2のP+半導体領域73-2に接続する構成が、垂直方向に並ぶ画素に対して周期的に繰り返されるPeriodic配置(周期的配置)である。
図33のAの第1の配置例は、画素アレイ部20に対して配線する電圧供給線741-1および741-2の本数を少なくすることができる。
図33のBの第2の配置例は、第1の配置例と比較すると配線する本数は多くなるが、1本の電圧供給線741に対して接続される信号取り出し部65の数が1/2となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部20の総画素数が多いときに有効である。
図34のAは、電圧供給線の第3の配置例を示す平面図である。
第3の配置例は、図33のAの第1の配置例と同様に、画素2列に対して、2本の電圧供給線741-1および741-2が配置される例である。
第3の配置例が、図33のAの第1の配置例と異なる点は、垂直方向に並ぶ2画素で、信号取り出し部65-1と65-2の接続先が異なっている点である。
具体的には、例えば、ある画素51では、電圧供給線741-1が信号取り出し部65-1のP+半導体領域73-1に接続され、電圧供給線741-2が信号取り出し部65-2のP+半導体領域73-2に接続されているが、その下または上の画素51では、電圧供給線741-1が信号取り出し部65-2のP+半導体領域73-2に接続され、電圧供給線741-2が信号取り出し部65-1のP+半導体領域73-1に接続されている。
図34のBは、電圧供給線の第4の配置例を示す平面図である。
第4の配置例は、図33のBの第2の配置例と同様に、画素2列に対して、2本の電圧供給線741-1および741-2が配置される例である。
第4の配置例が、図33のBの第2の配置例と異なる点は、垂直方向に並ぶ2画素で、信号取り出し部65-1と65-2の接続先が異なっている点である。
具体的には、例えば、ある画素51では、電圧供給線741-1が信号取り出し部65-1のP+半導体領域73-1に接続され、電圧供給線741-2が信号取り出し部65-2のP+半導体領域73-2に接続されているが、その下または上の画素51では、電圧供給線741-1が信号取り出し部65-2のP+半導体領域73-2に接続され、電圧供給線741-2が信号取り出し部65-1のP+半導体領域73-1に接続されている。
図34のAの第3の配置例は、画素アレイ部20に対して配線する電圧供給線741-1および741-2の本数を少なくすることができる。
図34のBの第4の配置例は、第3の配置例と比較すると配線する本数は多くなるが、1本の電圧供給線741に対して接続される信号取り出し部65の数が1/2となるので、配線の負荷を低減することができ、高速駆動や画素アレイ部20の総画素数が多いときに有効である。
図34のAおよびBの配置例は、いずれも、上下(垂直方向)に隣接する2画素に対する接続先がミラー反転されたMirror配置(ミラー配置)である。
Periodic配置は、図35のAに示されるように、画素境界を挟んで隣接する2つの信号取り出し部65に印加される電圧が異なる電圧となるので、隣接画素間での電荷のやり取りが発生する。そのため、電荷の転送効率はMirror配置よりも良いが、隣接画素のクロストーク特性はMirror配置よりも劣る。
一方、Mirror配置は、図35のBに示されるように、画素境界を挟んで隣接する2つの信号取り出し部65に印加される電圧が同じ電圧となるので、隣接画素間での電荷のやり取りは抑制される。そのため、電荷の転送効率はPeriodic配置よりも劣るが、隣接画素のクロストーク特性はPeriodic配置よりも良い。
<第14の実施の形態の複数画素の断面構成>
図2等で示した画素の断面構成では、基板61の光入射面とは反対の表面側に形成された多層配線層の図示が省略されていた。
そこで、以下では、上述した実施の形態のいくつかについて、多層配線層を省略しない形で、隣接する複数画素の断面図を示す。
初めに、図36および図37に、図28に示した第14の実施の形態の複数画素の断面図を示す。
図28に示した第14の実施の形態は、基板61の光入射面とは反対側に、大面積の反射部材631を備えた画素の構成である。
図36は、図11のB-B’線における断面図に相当し、図37は、図11のA-A’線における断面図に相当する。また、図17のC-C’線における断面図も、図36のように示すことができる。
図36に示されるように、各画素51において、中心部分に酸化膜64が形成されており、その酸化膜64の両側に、信号取り出し部65-1および信号取り出し部65-2がそれぞれ形成されている。
信号取り出し部65-1においては、P+半導体領域73-1およびP-半導体領域74-1を中心として、それらP+半導体領域73-1およびP-半導体領域74-1の周囲を囲むように、N+半導体領域71-1およびN-半導体領域72-1が形成されている。P+半導体領域73-1およびN+半導体領域71-1は、多層配線層811と接触している。P-半導体領域74-1は、P+半導体領域73-1を覆うように、P+半導体領域73-1の上方(オンチップレンズ62側)に配置され、N-半導体領域72-1は、N+半導体領域71-1を覆うように、N+半導体領域71-1の上方(オンチップレンズ62側)に配置されている。言い換えれば、P+半導体領域73-1およびN+半導体領域71-1は、基板61内の多層配線層811側に配置され、N-半導体領域72-1とP-半導体領域74-1は、基板61内のオンチップレンズ62側に配置されている。また、N+半導体領域71-1とP+半導体領域73-1との間には、それらの領域を分離するための分離部75-1が酸化膜等により形成されている。
信号取り出し部65-2においては、P+半導体領域73-2およびP-半導体領域74-2を中心として、それらP+半導体領域73-2およびP-半導体領域74-2の周囲を囲むように、N+半導体領域71-2およびN-半導体領域72-2が形成されている。P+半導体領域73-2およびN+半導体領域71-2は、多層配線層811と接触している。P-半導体領域74-2は、P+半導体領域73-2を覆うように、P+半導体領域73-2の上方(オンチップレンズ62側)に配置され、N-半導体領域72-2は、N+半導体領域71-2を覆うように、N+半導体領域71-2の上方(オンチップレンズ62側)に配置されている。言い換えれば、P+半導体領域73-2およびN+半導体領域71-2は、基板61内の多層配線層811側に配置され、N-半導体領域72-2とP-半導体領域74-2は、基板61内のオンチップレンズ62側に配置されている。また、N+半導体領域71-2とP+半導体領域73-2との間にも、それらの領域を分離するための分離部75-2が酸化膜等により形成されている。
隣り合う画素51どうしの境界領域である、所定の画素51の信号取り出し部65-1のN+半導体領域71-1と、その隣の画素51の信号取り出し部65-2のN+半導体領域71-2との間にも、酸化膜64が形成されている。
基板61の光入射面側(図36および図37における上面)の界面には、固定電荷膜66が形成されている。
図36に示されるように、基板61の光入射面側に画素毎に形成されたオンチップレンズ62を、高さ方向に、画素内の領域全面で厚みが均一に嵩上げされた嵩上げ部821と、画素内の位置によって厚みが異なる曲面部822とに分けると、嵩上げ部821の厚みは、曲面部822の厚みよりも薄く形成されている。嵩上げ部821の厚みが厚くなるほど、斜めの入射光が画素間遮光膜63で反射されやすくなるため、嵩上げ部821の厚みを薄く形成することにより、斜めの入射光も基板61内へ取り込むことができる。また、曲面部822の厚みを厚くするほど、入射光を画素中心に集光することができる。
オンチップレンズ62が画素毎に形成されている基板61の光入射面側とは反対側に、多層配線層811が形成されている。言い換えれば、オンチップレンズ62と多層配線層811との間に、半導体層である基板61が配置されている。多層配線層811は、5層の金属膜M1乃至M5と、その間の層間絶縁膜812とで構成される。なお、図36では、多層配線層811の5層の金属膜M1乃至M5のうち、最も外側の金属膜M5が見えない場所にあるため図示されていないが、図36の断面図と異なる方向からの断面図である図37においては図示されている。
図37に示されるように、多層配線層811の基板61との界面部分の画素境界領域には、画素トランジスタTrが形成されている。画素トランジスタTrは、図31および図32で示した転送トランジスタ721、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725のいずれかである。
多層配線層811の5層の金属膜M1乃至M5のうち、最も基板61に近い金属膜M1には、電源電圧を供給するための電源線813、P+半導体領域73-1または73-2に所定の電圧を印加するための電圧印加配線814、および、入射光を反射する部材である反射部材815が含まれる。図36の金属膜M1において、電源線813および電圧印加配線814以外の配線は反射部材815となるが、図が煩雑となるのを防止するため一部の符号が省略されている。反射部材815は、入射光を反射する目的で設けられるダミー配線であり、図28に示した反射部材631に相当する。反射部材815は、平面視において電荷検出部であるN+半導体領域71-1および71-2と重なるように、N+半導体領域71-1および71-2の下方に配置されている。なお、図28に示した第14の実施の形態の反射部材631の代わりに、第15の実施の形態の遮光部材631’が設けられる場合には、図36の反射部材815の部分が、遮光部材631’となる。
また、金属膜M1では、N+半導体領域71に蓄積された電荷をFD722へ転送するため、N+半導体領域71と転送トランジスタ721とを接続する電荷取り出し配線(図36では不図示)も形成されている。
なお、この例では、反射部材815(反射部材631)と電荷取り出し配線を、金属膜M1の同一層に配置することとするが、必ずしも同一層に配置するものに限定されない。
基板61側から2層目の金属膜M2では、例えば、金属膜M1の電圧印加配線814に接続されている電圧印加配線816、駆動信号TRG、駆動信号RST、選択信号SEL、駆動信号FDGなどを伝送する制御線817、グランド線などが形成されている。また、金属膜M2では、FD722Bや付加容量727Aが形成されている。
基板61側から3層目の金属膜M3では、例えば、垂直信号線29や、シールド用のVSS配線などが形成される。
基板61側から4層目および5層目の金属膜M4およびM5では、例えば、信号取り出し部65の電圧印加部であるP+半導体領域73-1および73-2に、所定の電圧MIX0またはMIX1を印加するための電圧供給線741-1および741-2(図33、図34)が形成されている。
なお、多層配線層811の5層の金属膜M1乃至M5の平面配置については、図42および図43を参照して後述する。
<第9の実施の形態の複数画素の断面構成>
図38は、図22で示した第9の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図22で示した第9の実施の形態は、基板61内の画素境界部分に、基板61の裏面(光入射面)側から、所定の深さまで長い溝(トレンチ)を形成して、遮光膜を埋め込んだ分離領域441を備えた画素の構成である。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<第9の実施の形態の変形例1の複数画素の断面構成>
図39は、図23で示した第9の実施の形態の変形例1の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図23で示した第9の実施の形態の変形例1は、基板61内の画素境界部分に、基板61全体を貫通する分離領域471を備えた画素の構成である。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<第16の実施の形態の複数画素の断面構成>
図40は、図29で示した第16の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図29で示した第16の実施の形態は、基板61内における光入射面とは反対の面側、すなわち図中、下側の面の内側の中央部分に、Pウェル領域671を備えた構成である。また、Pウェル領域671とN+半導体領域71-1との間には、分離部672-1が酸化膜等により形成されている。同様に、Pウェル領域671とN+半導体領域71-2との間にも、分離部672-2が酸化膜等により形成されている。基板61の下側の面の画素境界部分にも、Pウェル領域671が形成されている。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<第10の実施の形態の複数画素の断面構成>
図41は、図24で示した第10の実施の形態の画素構造を、多層配線層を省略しない形で、複数画素について示した断面図である。
図24で示した第10の実施の形態は、基板61に代えて、基板厚が厚い基板501が設けられている画素の構成である。
信号取り出し部65-1および65-2、並びに、多層配線層811の5層の金属膜M1乃至M5などを含むその他の構成については、図36に示した構成と同様である。
<5層の金属膜M1乃至M5の平面配置例>
次に、図42および図43を参照して、図36乃至図41で示した多層配線層811の5層の金属膜M1乃至M5の平面配置例について説明する。
図42のAは、多層配線層811の5層の金属膜M1乃至M5のうちの、1層目である金属膜M1の平面配置例を示している。
図42のBは、多層配線層811の5層の金属膜M1乃至M5のうちの、2層目である金属膜M2の平面配置例を示している。
図42のCは、多層配線層811の5層の金属膜M1乃至M5のうちの、3層目である金属膜M3の平面配置例を示している。
図43のAは、多層配線層811の5層の金属膜M1乃至M5のうちの、4層目である金属膜M4の平面配置例を示している。
図43のBは、多層配線層811の5層の金属膜M1乃至M5のうちの、5層目である金属膜M5の平面配置例を示している。
なお、図42のA乃至Cおよび図43のAおよびBでは、画素51の領域と、図11に示した八角形状を有する信号取り出し部65-1および65-2の領域とを、破線で示している。
図42のA乃至Cおよび図43のAおよびBにおいて、図面の縦方向が、画素アレイ部20の垂直方向であり、図面の横方向が、画素アレイ部20の水平方向である。
多層配線層811の1層目である金属膜M1には、図42のAに示されるように、赤外光を反射する反射部材631が形成されている。画素51の領域において、信号取り出し部65-1および65-2それぞれに対して2枚の反射部材631が形成され、信号取り出し部65-1の2枚の反射部材631と、信号取り出し部65-1の2枚の反射部材631とが、垂直方向に対して対称に形成されている。
また、水平方向における、隣り合う画素51の反射部材631との間には、画素トランジスタ配線領域831が配置されている。画素トランジスタ配線領域831には、転送トランジスタ721、リセットトランジスタ723、増幅トランジスタ724、または、選択トランジスタ725の画素トランジスタTr間を接続する配線が形成されている。この画素トランジスタTr用の配線も、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、垂直方向に対称に形成されている。
また、垂直方向における、隣り合う画素51の反射部材631との間には、グランド線832、電源線833、グランド線834等の配線が形成されている。これらの配線も、2つの信号取り出し部65-1および65-2の中間線を基準に、垂直方向に対称に形成されている。
このように、1層目の金属膜M1が、画素内の信号取り出し部65-1側の領域と、信号取り出し部65-2側の領域とで対称に配置されたことにより、配線負荷が信号取り出し部65-1と65-2とで均等に調整されている。これにより、信号取り出し部65-1と65-2の駆動バラツキを低減させている。
1層目の金属膜M1では、基板61に形成された信号取り出し部65-1と65-2の下側に大面積の反射部材631を形成することにより、オンチップレンズ62を介して基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光を、反射部材631で反射させて基板61内へと再度入射させることができる。これにより、基板61内で光電変換される赤外光の量をより多くし、量子効率(QE)、つまり赤外光に対する画素51の感度を向上させることができる。
一方、1層目の金属膜M1において、反射部材631に代えて、反射部材631と同じ領域に遮光部材631’を配置した場合には、オンチップレンズ62を介して光入射面から基板61内に入射し、基板61内で光電変換されずに基板61を透過してしまった赤外光が、配線層で散乱し、近傍画素へ入射してしまうことを抑制できる。これにより、近傍画素で誤って光を検知してしまうことを防ぐことができる。
多層配線層811の2層目である金属膜M2には、図42のBに示されるように、信号取り出し部65-1と65-2の間の位置に、所定の信号を水平方向に伝送する制御線841乃至844等が形成された制御線領域851が配置されている。制御線841乃至844は、例えば、駆動信号TRG、駆動信号RST、選択信号SEL、または、駆動信号FDGを伝送する線である。
制御線領域851を、2つの信号取り出し部65の間に配置することで、信号取り出し部65-1および65-2のそれぞれに対する影響が均等になり、信号取り出し部65-1と65-2の駆動バラツキを低減することができる。
また、2層目である金属膜M2の制御線領域851と異なる所定の領域には、FD722Bや付加容量727Aが形成された容量領域852が配置されている。容量領域852では、金属膜M2を櫛歯形状にパターン形成することにより、FD722Bまたは付加容量727Aが構成されている。
FD722Bまたは付加容量727Aを、2層目である金属膜M2に配置することで、設計上の所望の配線容量に応じて、FD722Bまたは付加容量727Aのパターンを自由に配置することができ、設計自由度を向上させることができる。
多層配線層811の3層目である金属膜M3には、図42のCに示されるように、各画素51から出力された画素信号をカラム処理部23に伝送する垂直信号線29が、少なくとも形成されている。垂直信号線29は、画素信号の読み出し速度向上のため、1つの画素列に対して3本以上配置することができる。また、垂直信号線29の他に、シールド配線を配置し、カップリング容量を低減させてもよい。
多層配線層811の4層目の金属膜M4および5層目の金属膜M5には、各画素51の信号取り出し部65のP+半導体領域73-1および73-2に、所定の電圧MIX0またはMIX1を印加するための電圧供給線741-1および741-2が形成されている。
図43のAおよびBに示される金属膜M4および金属膜M5は、図33のAで示した第1の配置例の電圧供給線741を採用した場合の例を示している。
金属膜M4の電圧供給線741-1が、金属膜M3およびM2を介して金属膜M1の電圧印加配線814(例えば、図36)に接続され、電圧印加配線814が、画素51の信号取り出し部65-1のP+半導体領域73-1に接続されている。同様に、金属膜M4の電圧供給線741-2が、金属膜M3およびM2を介して金属膜M1の電圧印加配線814(例えば、図36)に接続され、電圧印加配線814が、画素51の信号取り出し部65-2のP+半導体領域73-2に接続されている。
金属膜M5の電圧供給線741-1および741-2は、画素アレイ部20の周辺のタップ駆動部21に接続されている。金属膜M4の電圧供給線741-1と、金属膜M5の電圧供給線741-1とは、平面領域において両方の金属膜が存在する所定の位置で図示せぬビア等によって接続されている。タップ駆動部21からの所定の電圧MIX0またはMIX1が、金属膜M5の電圧供給線741-1および741-2を伝送して、金属膜M4の電圧供給線741-1および741-2に供給され、電圧供給線741-1および741-2から、金属膜M3およびM2を介して金属膜M1の電圧印加配線814に供給される。
受光素子1を裏面照射型のCAPDセンサとすることにより、例えば、図43のAおよびBに示したように、各画素51の信号取り出し部65に所定の電圧MIX0またはMIX1を印加するための電圧供給線741-1および741-2を垂直方向に配線することができるなど、駆動配線の配線幅およびレイアウトを自由に設計することができる。また、高速駆動に適した配線や、負荷低減を考慮した配線も可能である。
<画素トランジスタの平面配置例>
図44は、図42のAで示した1層目の金属膜M1と、その上に形成された画素トランジスタTrのゲート電極等を形成するポリシリコン層とを重ね合わせた平面図である。
図44のAは、図44のCの金属膜M1と図44のBのポリシリコン層とを重ね合わせた平面図であり、図44のBは、ポリシリコン層のみの平面図であり、図44のCは、金属膜M1のみの平面図である。図44のCの金属膜M1の平面図は、図42のAに示した平面図と同じであるが、ハッチングが省略されている。
図42のAを参照して説明したように、各画素の反射部材631の間には、画素トランジスタ配線領域831が形成されている。
画素トランジスタ配線領域831には、信号取り出し部65-1および65-2それぞれに対応する画素トランジスタTrが、例えば、図44のBに示されるように配置される。
図44のBでは、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、中間線に近い側から、リセットトランジスタ723Aおよび723B、転送トランジスタ721Aおよび721B、切替トランジスタ728Aおよび728B、選択トランジスタ725Aおよび725B、並びに、増幅トランジスタ724Aおよび724Bのゲート電極が形成されている。
図44のCに示される金属膜M1の画素トランジスタTr間を接続する配線も、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、垂直方向に対称に形成されている。
このように、画素トランジスタ配線領域831内の複数の画素トランジスタTrを、信号取り出し部65-1側の領域と、信号取り出し部65-2側の領域とで対称に配置することで、信号取り出し部65-1と65-2の駆動バラツキを低減させることができる。
<反射部材631の変形例>
次に、図45および図46を参照して、金属膜M1に形成される反射部材631の変形例について説明する。
上述した例では、図42のAに示したように、画素51内の信号取り出し部65周辺となる領域に、大面積の反射部材631が配置されていた。
これに対して、反射部材631は、例えば、図45のAに示されるように、格子形状のパターンで配置することもできる。このように、反射部材631を格子形状のパターンで形成することにより、パターン異方性をなくすことができ、反射能力のXY異方性を低減することができる。言い換えると、反射部材631を格子形状のパターンで形成することにより、偏った一部領域への入射光の反射を低減し、等方的に反射させやすくできるため測距精度が向上する。
あるいはまた、反射部材631は、例えば、図45のBに示されるように、ストライプ形状のパターンで配置してもよい。このように、反射部材631をストライプ形状のパターンで形成することにより、反射部材631のパターンを配線容量としても使用することができるので、ダイナミックレンジを最大限まで拡大した構成を実現することができる。
なお、図45のBは、垂直方向のストライプ形状の例であるが、水平方向のストライプ形状としてもよい。
あるいはまた、反射部材631は、例えば、図45のCに示されるように、画素中心領域のみ、より具体的には2つの信号取り出し部65の間のみに配置してもよい。このように、反射部材631を画素中心領域に形成し、画素端には形成しないことにより、画素中心領域に対しては反射部材631による感度向上の効果を得ながら、斜め光が入射された場合の隣接画素へ反射する成分を抑制することができ、クロストークの抑制を重視した構成を実現することができる。
また、反射部材631は、例えば、図46のAに示されるように、一部を櫛歯形状にパターン配置することにより、金属膜M1の一部を、FD722または付加容量727の配線容量に割り当ててもよい。図46のAにおいて、実線の丸で囲まれた領域861乃至864内の櫛歯形状が、FD722または付加容量727の少なくとも一部を構成する。FD722または付加容量727は、金属膜M1と金属膜M2に適宜振り分けて配置してもよい。金属膜M1のパターンを、反射部材631と、FD722または付加容量727の容量に、バランス良く配置することができる。
図46のBは、反射部材631を配置しない場合の金属膜M1のパターンを示している。
基板61内で光電変換される赤外光の量をより多くして、画素51の感度を向上させるためには、反射部材631を配置することが好ましいが、反射部材631を配置しない構成を採用することもできる。
図45および図46に示した反射部材631の配置例は、遮光部材631’にも同様に適用できる。
<受光素子の基板構成例>
図1の受光素子1は、図47のA乃至Cのいずれかの基板構成を採用することができる。
図47のAは、受光素子1を、1枚の半導体基板911と、その下の支持基板912で構成した例を示している。
この場合、上側の半導体基板911には、上述した画素アレイ部20に対応する画素アレイ領域951と、画素アレイ領域951の各画素を制御する制御回路952と、画素信号の信号処理回路を含むロジック回路953とが形成される。
制御回路952には、上述したタップ駆動部21、垂直駆動部22、水平駆動部24などが含まれる。ロジック回路953には、画素信号のAD変換処理などを行うカラム処理部23や、画素内の2つ以上の信号取り出し部65それぞれで取得された画素信号の比率から距離を算出する距離算出処理、キャリブレーション処理などを行う信号処理部31が含まれる。
あるいはまた、受光素子1は、図47のBに示されるように、画素アレイ領域951と制御回路952が形成された第1の半導体基板921と、ロジック回路953が形成された第2の半導体基板922とを積層した構成とすることも可能である。なお、第1の半導体基板921と第2の半導体基板922は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
あるいはまた、受光素子1は、図47のCに示されるように、画素アレイ領域951のみが形成された第1の半導体基板931と、各画素を制御する制御回路と画素信号を処理する信号処理回路を、1画素単位または複数画素のエリア単位に設けたエリア制御回路954が形成された第2の半導体基板932とを積層した構成とすることも可能である。第1の半導体基板931と第2の半導体基板932は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。
図47のCの受光素子1のように、1画素単位またはエリア単位で制御回路と信号処理回路を設けた構成によれば、分割制御単位ごとに最適な駆動タイミングやゲインを設定することができ、距離や反射率によらず、最適化された距離情報を取得することができる。また、画素アレイ領域951の全面ではなく、一部の領域のみを駆動させて、距離情報を算出することもできるので、動作モードに応じて消費電力を抑制することも可能である。
<画素トランジスタ周辺のノイズ対策例>
ところで、画素アレイ部20において水平方向に並ぶ画素51の境界部には、図37の断面図に示したように、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725等の画素トランジスタTrが配置される。
図37に示した画素境界部の画素トランジスタ配置領域を、より詳しく図示すると、図48に示されるように、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725等の画素トランジスタTrは、基板61の表面側に形成されたPウェル領域1011に形成されている。
Pウェル領域1011は、信号取り出し部65のN+半導体領域71の周囲に形成されたSTI(Shallow Trench Isolation)等の酸化膜64に対して、平面方向に所定の間隔離れて形成されている。また、基板61の裏面側界面には、画素トランジスタTrのゲート絶縁膜を兼用する酸化膜1012が形成されている。
このとき、基板61の裏面側界面において、酸化膜64とPウェル領域1011との間の間隙領域1013には、酸化膜1012中の正電荷が作るポテンシャルによって電子が蓄積しやすくなり、電子の排出機構が無い場合、電子が溢れだして拡散し、N型半導体領域に収集されてノイズとなる。
そこで、図49のAに示されるように、Pウェル領域1021を、隣接する酸化膜64と接触するまで平面方向に延伸して形成し、基板61の裏面側界面において間隙領域1013が存在しないように形成することができる。これにより、図48に示した間隙領域1013に電子が蓄積することを防止することができるので、ノイズを抑制することができる。Pウェル領域1021の不純物濃度は、光電変換領域である基板61のP型半導体領域1022よりも高濃度で形成される。
あるいはまた、図49のBに示されるように、信号取り出し部65のN+半導体領域71の周囲に形成された酸化膜1032を、Pウェル領域1031まで平面方向に延伸して形成することにより、基板61の裏面側界面において間隙領域1013が存在しないように形成してもよい。この場合、Pウェル領域1031内の、リセットトランジスタ723、増幅トランジスタ724、選択トランジスタ725等の画素トランジスタTr間も、酸化膜1033で素子分離される。酸化膜1033は、例えばSTIで形成され、酸化膜1032と同一工程で形成することができる。
図49のAまたはBの構成により、基板61の裏面側界面において、画素の境界部の絶縁膜(酸化膜64、酸化膜1032)とPウェル領域(Pウェル領域1021、Pウェル領域1031)とが接することで、間隙領域1013をなくすことができるので、電子の蓄積を防止し、ノイズを抑制することができる。図49のAまたはBの構成は、本明細書に記載のどの実施の形態にも適用することができる。
あるいは、間隙領域1013をそのまま残した構成とする場合には、図50または図51に示すような構成を採用することにより、間隙領域1013に発生する電子の蓄積を抑制することができる。
図50は、1画素に2つの信号取り出し部65-1および65-2を有する2タップの画素51が2次元配置された平面図における、酸化膜64、Pウェル領域1011、および、間隙領域1013の配置を示している。
2次元配置された画素間がSTIやDTI(Deep Trench Isolation)で分離されていない場合には、Pウェル領域1011は、図50に示されるように、列方向に配列された複数画素に連なって列状に形成される。
画素アレイ部20の有効画素領域1051の外側に配置された無効画素領域1052内の画素51の間隙領域1013に、電荷を排出するドレインとしてN型拡散層1061を設け、そのN型拡散層1061に電子を排出することができる。N型拡散層1061は、基板61の裏面側界面に形成され、N型拡散層1061にはGND(0V)または正の電圧が印加される。各画素51の間隙領域1013で発生した電子は、無効画素領域1052内のN型拡散層1061へと垂直方向(列方向)に移動し、画素列で共有されるN型拡散層1061で収集されるので、ノイズを抑制することができる。
一方、図51に示されるように、STIやDTI等を用いた画素分離部1071により、画素間が分離されている場合には、各画素51の間隙領域1013にN型拡散層1061を設けることができる。これにより、各画素51の間隙領域1013で発生した電子は、N型拡散層1061から排出されるので、ノイズを抑制することができる。図50および図51の構成は、本明細書に記載のどの実施の形態にも適用することができる。
<有効画素領域周辺のノイズ>
次に、有効画素領域周辺の電荷排出についてさらに説明する。
有効画素領域に隣接する外周部には、例えば、遮光画素を配置した遮光画素領域がある。
図52に示されるように、遮光画素領域の遮光画素51Xでは、信号取り出し部65などが、有効画素領域の画素51と同様に形成されている。また、遮光画素領域の遮光画素51Xには、画素間遮光膜63が画素領域全面に形成されており、光が入射されない構造となっている。また、遮光画素51Xでは、駆動信号が印加されない場合も多い。
一方、有効画素領域に隣接する遮光画素領域では、レンズからの斜入射光、画素間遮光膜63からの回折光、多層配線層811からの反射光が入射され、光電子が生成される。生成された光電子は、排出先がないため、遮光画素領域に蓄積され、濃度勾配によって有効画素領域に拡散し、信号電荷と混ざり合ってノイズとなる。この有効画素領域の周辺のノイズが、いわゆる額縁ムラとなる。
そこで、有効画素領域の周辺に発生するノイズの対策として、受光素子1は、図53のA乃至Dのいずれかの電荷排出領域1101を有効画素領域1051の外周に設けることができる。
図53のA乃至Dは、有効画素領域1051の外周に設けた電荷排出領域1101の構成例を示す平面図である。
図53のA乃至Dのいずれにおいても、基板61の中央部に配置された有効画素領域1051の外周に、電荷排出領域1101が設けられ、さらに電荷排出領域1101の外側にOPB領域1102が設けられている。電荷排出領域1101は、内側の破線の矩形と外側の破線の矩形の間のハッチングを付した領域である。OPB領域1102は、画素間遮光膜63が領域全面に形成され、有効画素領域の画素51と同様に駆動して、黒レベル信号を検出するOPB画素が配置された領域である。図53のA乃至Dにおいて、灰色を付した領域は、画素間遮光膜63が形成されることにより遮光された領域を示している。
図53のAの電荷排出領域1101は、開口画素を配置した開口画素領域1121と、遮光画素51Xを配置した遮光画素領域1122とで構成される。開口画素領域1121の開口画素は、有効画素領域1051の画素51と同じ画素構造を持ち、所定の駆動を行う画素である。遮光画素領域1122の遮光画素51Xは、画素間遮光膜63が画素領域全面に形成されている点を除いて、有効画素領域1051の画素51と同じ画素構造を持ち、所定の駆動を行う画素である。
開口画素領域1121は、有効画素領域1051の外周の四辺の各列または各行において、1画素以上の画素列または画素行を有する。遮光画素領域1122もまた、開口画素領域1121の外周の四辺の各列または各行において、1画素以上の画素列または画素行を有する。
図53のBの電荷排出領域1101は、遮光画素51Xを配置した遮光画素領域1122と、N型拡散層を配置したN型領域1123とで構成される。
図54は、電荷排出領域1101が遮光画素領域1122とN型領域1123とで構成される場合の断面図である。
N型領域1123は、その領域全面が画素間遮光膜63で遮光されており、基板61のP型半導体領域1022内に、信号取り出し部65の代わりに、高濃度のN型半導体領域であるN型拡散層1131が形成された領域である。N型拡散層1131には、多層配線層811の金属膜M1から、0Vまたは正の電圧が、常時または間欠的に印加される。N型拡散層1131は、例えば、N型領域1123のP型半導体領域1022全域に形成され、平面視で、連続した略環状に形成されてもよいし、N型領域1123のP型半導体領域1022に部分的に形成され、平面視で、複数のN型拡散層1131が、略環状に点在して配置されてもよい。
図53のBに戻り、遮光画素領域1122は、有効画素領域1051の外周の四辺の各列または各行において、1画素以上の画素列または画素行を有する。N型領域1123もまた、遮光画素領域1122の外周の四辺の各列または各行において、所定の列幅または行幅を有する。
図53のCの電荷排出領域1101は、遮光画素を配置した遮光画素領域1122で構成される。遮光画素領域1122は、有効画素領域1051の外周の四辺の各列または各行において、1画素以上の画素列または画素行を有する。
図53のDの電荷排出領域1101は、開口画素を配置した開口画素領域1121と、N型拡散層を配置したN型領域1123とで構成される。
開口画素領域1121の開口画素および遮光画素領域1122の遮光画素51Xが行う所定の駆動とは、画素のN型半導体領域に、常時、または、間欠的に正の電圧が印加される動作を含むものであればよく、好ましくは、有効画素領域1051の画素51に準じたタイミングで、画素51の駆動と同様に、画素トランジスタと、P型半導体領域またはN型半導体領域に駆動信号が印加される動作である。
図53のA乃至Dに示した電荷排出領域1101の構成例は一例であって、これらの例に限られない。電荷排出領域1101は、所定の駆動を行う開口画素、所定の駆動を行う遮光画素、0Vまたは正の電圧が常時または間欠的に印加されるN型拡散層を有するN型領域、のいずれかを備える構成であればよい。したがって、例えば、開口画素、遮光画素、N型領域が、1つの画素列または画素行に混在してもよいし、有効画素領域の周辺の四辺の画素行または画素列で、開口画素、遮光画素、またはN型領域の異なる種類を配置してもよい。
このように、有効画素領域1051の外周に、電荷排出領域1101を設けることにより、有効画素領域1051以外の電子蓄積を抑制することができるので、有効画素領域1051の外側から、有効画素領域1051に拡散してくる光電荷が、信号電荷に加算されることによるノイズ発生を抑制することができる。
また、電荷排出領域1101をOPB領域1102の手前に設けることにより、有効画素領域1051の外側の遮光領域で発生した光電子が、OPB領域1102に拡散することを防止することができるので、黒レベル信号にノイズが加算されることを防ぐことができる。図53A乃至Dに示した構成は、本明細書に記載のどの実施の形態にも適用することができる。
<第18の実施の形態>
次に、図55を参照して、光電変換領域を有する基板61に画素トランジスタを配置した場合の電流の流れについて説明する。
画素51では、2つの信号取り出し部65のP+半導体領域73に、例えば、1.5Vの正の電圧と、0Vの電圧を印加することにより2つのP+半導体領域73間に電界を発生させ、1.5Vが印加されたP+半導体領域73から、0Vが印加されたP+半導体領域73に電流が流れる。ところが、画素境界部に形成されているPウェル領域1011もGND(0V)であるので、2つの信号取り出し部65間を流れる電流だけでなく、図55のAに示されるように、1.5Vが印加されたP+半導体領域73から、Pウェル領域1011にも電流がながれる。
図55のBは、図42のAに示した画素トランジスタ配線領域831の配置を示す平面図である。
信号取り出し部65の面積は、レイアウト変更によって縮小可能であるのに対し、画素トランジスタ配線領域831の面積は、画素トランジスタ1個の専有面積と画素トランジスタの数、および、配線面積で決定されるため、レイアウト設計上の工夫だけでは面積縮小は困難である。したがって、画素51の面積を縮小しようとすると、画素トランジスタ配線領域831の面積が主要な制約要因となる。センサの光学サイズを維持しつつ、高解像度化するためには、画素サイズの縮小が必要であるが、画素トランジスタ配線領域831の面積が制約となる。また、画素トランジスタ配線領域831の面積を維持しつつ、画素51の面積を縮小すると、図55のBにおいて、破線の矢印で示される画素トランジスタ配線領域831に流れる電流の経路が短縮され、抵抗が下がり、電流が増加する。したがって、画素51の面積縮小は消費電力の増加につながる。
<画素の構成例>
そこで、図56に示されるように、受光素子1を、2枚の基板を積層した積層構造とし、光電変換領域を有する基板とは別の基板に、全ての画素トランジスタを配置する構成を採用することができる。
図56は、第18の実施の形態に係る画素の断面図である。
図56は、上述した図36等と同様に、図11のB-B’線に相当する複数画素の断面図を示している。
図56において、図36に示した第14の実施の形態の複数画素の断面図と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図56の第18の実施の形態では、受光素子1は、基板1201と基板1211の2枚の基板を積層して構成されている。基板1201は、図36に示した第14の実施の形態における基板61に対応し、例えば、光電変換領域としてP型半導体領域1204を有するシリコン基板等で構成される。基板1211もまた、シリコン基板等で構成される。
なお、光電変換領域を有する基板1201は、シリコン基板等で構成するほか、例えば、GaAs、InP、GaSb等の化合物半導体、Ge等の狭バンドギャップ半導体、有機光電変換膜を塗布したガラス基板やプラスチック基板で構成してもよい。基板1201を化合物半導体で構成した場合には、直接遷移型のバンド構造による量子効率の向上、感度向上、基板薄膜化によるセンサの低背化が期待できる。また、電子の移動度が高くなるため、電子収集効率を向上させることができ、正孔の移動度は低いため、消費電力を低減することができる。基板1201を狭バンドギャップ半導体で構成した場合には、狭バンドギャップによる近赤外領域の量子効率向上、感度向上が期待できる。
基板1201と基板1211は、基板1201の配線層1202と、基板1211の配線層1212とが向き合う形で貼り合わされている。そして、基板1201側の配線層1202の金属配線1203と、基板1211側の配線層1212の金属配線1213とが、例えば、Cu-Cu接合により電気的に接続されている。なお、配線層どうしの電気的接続は、Cu-Cu接合に限らず、例えば、Au-Au接合やAl-Al接合等の同種金属接合、Cu-Au接合、Cu-Al接合、若しくは、Au- Al接合等の異種金属接合などでもよい。また、基板1201の配線層1202、または、基板1211の配線層1212のいずれか一方には、第14の実施の形態の反射部材631または第15の実施の形態の遮光部材631’をさらに設けることができる。
光電変換領域を有する基板1201が、上述した第1乃至第17の実施の形態の基板61と異なる点は、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725等の全ての画素トランジスタTrが、基板1201には形成されていない点である。
図56の第18の実施の形態では、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725等の画素トランジスタTrは、図中、下型の基板1211側に形成されている。図56では、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725が図示されているが、転送トランジスタ721も、基板1211の不図示の領域に形成されている。
基板1211と配線層1212との間には、画素トランジスタのゲート絶縁膜を兼用する絶縁膜(酸化膜)1214が形成されている。
したがって、図示は省略するが、第18の実施の形態に係る画素を、図11のA-A’線に相当する断面図でみた場合には、図37において画素境界部に形成されている画素トランジスタTrは、基板1201に形成されていない。
図31に示した画素51の等価回路を用いて、基板1201と基板1211のそれぞれに配置される素子を示すと、図57に示されるように、電圧印加部としてのP+半導体領域73、および、電荷検出部としてのN+半導体領域71は、基板1201に形成され、転送トランジスタ721、FD722、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725は、基板1211に形成されている。
図47に即して第18の実施の形態に係る受光素子1を示すと、図58に示されるように、受光素子1は、基板1201と基板1211とを積層して構成される。
基板1201の画素アレイ領域1231には、図47のCに示した画素アレイ領域951から、転送トランジスタ721、FD722、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725を除いた部分が形成されている。
基板1211のエリア制御回路1232には、図47のCに示したエリア制御回路954に加えて、画素アレイ部20の各画素の転送トランジスタ721、FD722、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725が、形成されている。図1で示したタップ駆動部21、垂直駆動部22、カラム処理部23、水平駆動部24、システム制御部25、信号処理部31、および、データ格納部32も、基板1211に形成されている。
図59は、電圧MIXを授受する基板1201および基板1211間の電気的接合部であるMIX接合部と、信号電荷DETを授受する基板1201および基板1211間の電気的接合部であるDET接合部とを示した平面図である。なお、図59では、図が煩雑となることを防止するため、MIX接合部1251とDET接合部1252の符号の一部は省略されている。
図59に示されるように、電圧MIXを供給するためのMIX接合部1251と、信号電荷DETを取得するためのDET接合部1252のそれぞれは、例えば、画素51ごとに設けられる。この場合、電圧MIXおよび信号電荷DETは、画素単位で、基板1201と基板1211との間を受け渡しされる。
あるいはまた、図60に示されるように、信号電荷DETを取得するためのDET接合部1252は、画素領域内に画素単位で設けられるが、電圧MIXを供給するためのMIX接合部1251は、画素アレイ部20の外側の周辺部1261に設けてもよい。周辺部1261において、基板1211から供給された電圧MIXは、基板1201において垂直方向に配線された電圧供給線1253を介して、各画素51の電圧印加部であるP+半導体領域73に供給される。このように、電圧MIXを供給するMIX接合部1251については、複数画素で共通化することで、基板全体におけるMIX接合部1251の数を減らすことができ、画素サイズやチップサイズの微細化が容易になる。
なお、図60の例は、電圧供給線1253を垂直方向に配線して、画素列で共通化した例であるが、電圧供給線1253を水平方向に配線して、画素行で共通化してもよい。
また、上述した第18の実施の形態において、基板1201と基板1211との電気的接合を、Cu-Cu接合により電気的に接続する例について説明したが、その他の電気的接続方法、例えば、TCV(Through Chip Via)や、マイクロバンプを用いたバンプ接合などを用いてもよい。
上述した第18の実施の形態によれば、受光素子1を基板1201と基板1211との積層構造により構成し、光電変換領域としてP型半導体領域1204を有する基板1201とは異なる基板1211に、電荷検出部としてのN+半導体領域71の信号電荷DETの読み出し動作を行う全ての画素トランジスタ、即ち、転送トランジスタ721、リセットトランジスタ723、増幅トランジスタ724、及び、選択トランジスタ725が配置される。これにより、図55を参照して説明した問題を解決することができる。
即ち、画素51の面積は、画素トランジスタ配線領域831の面積によらず縮小可能となり、光学サイズを変更することなく、高解像度化が可能となる。また、信号取り出し部65から画素トランジスタ配線領域831への電流増加が回避されるため、消費電流も低減させることができる。
<第19の実施の形態>
次に、第19の実施の形態について説明する。
CAPDセンサの電荷分離効率Cmodを高めるためには、電圧印加部としての、P+半導体領域73またはP-半導体領域74のポテンシャルを強める必要がある。特に、赤外光のような長波長光を高感度に検出する必要がある場合、図61に示されるように、半導体層の深い位置までP-半導体領域74を広げたり、印加する正の電圧を、電圧VA1より高い電圧VA2に上げたりする必要がある。この場合、電圧印加部間の低抵抗化により電流Imixが流れやすくなり、消費電流増大が問題となる。また、解像度を高めるため、画素サイズを微細化した場合、電圧印加部間の距離が短くなることで低抵抗化し、消費電流の増大が問題となる。
<第19の実施の形態の第1構成例>
図62のAは、第19の実施の形態の第1構成例に係る画素の平面図であり、図62のBは、第19の実施の形態の第1構成例に係る画素の断面図である。
図62のAは、図62のBのB-B’線における平面図であり、図62のBは、図62のAのA-A’線における断面図である。
なお、図62では、画素51の基板61に形成される部分のみが示されており、例えば、光入射面側に形成されるオンチップレンズ62や、光入射面の反対側に形成される多層配線層811などの図示は省略されている。図示が省略されている部分は、上述した他の実施の形態と同様に構成することができる。例えば、光入射面の反対側の多層配線層811には、反射部材631または遮光部材631’を設けることができる。
第19の実施の形態の第1構成例では、基板61の光電変換領域であるP型半導体領域1301の所定の位置に、所定の電圧MIX0を印加する電圧印加部として機能する電極部1311-1と、所定の電圧MIX1を印加する電圧印加部として機能する電極部1311-2とが形成されている。
電極部1311-1は、基板61のP型半導体領域1301内に埋め込まれた埋め込み部1311A-1と、基板61の第1の面1321の上部に突き出た突き出し部1311B-1とで構成される。
電極部1311-2も同様に、基板61のP型半導体領域1301内に埋め込まれた埋め込み部1311A-2と、基板61の第1の面1321の上部に突き出た突き出し部1311B-2とで構成される。電極部1311-1および1311-2は、例えば、タングステン(W)、アルミニウム(Al)、銅(Cu)などの金属材料、シリコン、または、ポリシリコンなどの導電性材料で形成される。
図62のAに示されるように、平面形状が円形に形成された電極部1311-1(の埋め込み部1311A-1)と電極部1311-2(の埋め込み部1311A-2)とが画素の中心点を対称点として、点対称に配置されている。
電極部1311-1の外周(周囲)には、電荷検出部として機能するN+半導体領域1312-1が形成されており、電極部1311-1とN+半導体領域1312-1との間に、絶縁膜1313-1とホール濃度強化層1314-1が挿入されている。
同様に、電極部1311-2の外周(周囲)には、電荷検出部として機能するN+半導体領域1312-2が形成されており、電極部1311-2とN+半導体領域1312-2との間に、絶縁膜1313-2とホール濃度強化層1314-2が挿入されている。
電極部1311-1およびN+半導体領域1312-1は、上述した信号取り出し部65-1を構成し、電極部1311-2およびN+半導体領域1312-2は、上述した信号取り出し部65-2を構成する。
電極部1311-1は、基板61内において、図62のBに示されるように、絶縁膜1313-1で覆われており、その絶縁膜1313-1は、ホール濃度強化層1314-1で覆われている。電極部1311-2、絶縁膜1313-2、および、ホール濃度強化層1314-2の関係も同様である。
絶縁膜1313-1および1313-2は、例えば酸化膜(SiO2)等で構成され、基板61の第1の面1321上に形成されている絶縁膜1322と同一工程で形成される。なお、基板61の第1の面1321と反対側の第2の面1331上にも、絶縁膜1332が形成されている。
ホール濃度強化層1314-1および1314-2は、P型半導体領域で構成され、例えば、イオン注入法、固相拡散法、プラズマドーピング法などで形成することができる。
以下、電極部1311-1および電極部1311-2を特に区別する必要のない場合、単に電極部1311とも称し、N+半導体領域1312-1およびN+半導体領域1312-2を特に区別する必要のない場合、単にN+半導体領域1312とも称することとする。
また、ホール濃度強化層1314-1およびホール濃度強化層1314-2を特に区別する必要のない場合、単にホール濃度強化層1314とも称し、絶縁膜1313-1および絶縁膜1313-2を特に区別する必要のない場合、単に絶縁膜1313とも称することとする。
電極部1311、絶縁膜1313、および、ホール濃度強化層1314は、次の手順で形成することができる。まず、基板61のP型半導体領域1301に対して、第1の面1321側からエッチングすることにより、所定の深さまでトレンチが形成される。次に、形成されたトレンチの内周に、イオン注入法、固相拡散法、プラズマドーピング法などにより、ホール濃度強化層1314が形成された後、絶縁膜1313が形成される。次に、絶縁膜1313の内部に、導電性材料が埋め込まれることにより、埋め込み部1311Aが形成される。その後、基板61の第1の面1321上の全面に、金属材料等の導電性材料が形成された後、エッチングによって電極部1311の上部のみ残されることにより、突き出し部1311B-1が形成される。
電極部1311の深さは、少なくとも電荷検出部であるN+半導体領域1312よりも深い位置となるように構成されるが、好ましくは、基板61の半分よりも深い位置となるように構成される。
以上のように構成される第19の実施の形態の第1構成例に係る画素51によれば、基板61の深さ方向にトレンチが形成され、導電性材料によって埋め込まれた電極部1311により、基板61の深さ方向に対する広い領域で光電変換された電荷に対して、電荷の振り分け効果が得られるため、長波長光に対する電荷分離効率Cmodを高めることが可能となる。
また、電極部1311の外周部を絶縁膜1313で覆う構造としたことにより、電圧印加部間を流れる電流が抑制されるため、消費電流を低減することができる。あるいはまた、同じ消費電流で比較した場合には、電圧印加部に高電圧を印加することが可能となる。さらに、電圧印加部間の距離を短くしても消費電流が抑えられるため、画素サイズを微細化し、画素数を増やすことで高解像度化が可能となる。
なお、第19の実施の形態の第1構成例において、電極部1311の突き出し部1311Bは、省略してもよいが、突き出し部1311Bを設けることで、基板61に垂直な方向の電界が強まり、電荷を集めやすくなる。
また、印加電圧による変調度を高め、電荷分離効率Cmodをより高めたい場合には、ホール濃度強化層1314を省略してもよい。ホール濃度強化層1314を設けた場合には、トレンチを形成するエッチングの際のダメージや汚染物質に起因した生成電子を抑制することができる。
第19の実施の形態の第1構成例は、基板61の第1の面1321および第2の面1331のどちらが光入射面であっても良く、裏面照射型および表面照射型のどちらも可能であるが、裏面照射型がより好ましい。
<第19の実施の形態の第2構成例>
図63のAは、第19の実施の形態の第2構成例に係る画素の平面図であり、図63のBは、第19の実施の形態の第2構成例に係る画素の断面図である。
図63のAは、図63のBのB-B’線における平面図であり、図63のBは、図63のAのA-A’線における断面図である。
なお、図63の第2構成例では、図62と対応する部分については同一の符号を付してあり、図62の第1構成例と異なる部分に着目して説明し、共通する部分の説明は適宜省略する。
図63の第2構成例では、電極部1311の埋め込み部1311Aが、半導体層である基板61を貫通している点が異なり、その他の点で共通する。電極部1311の埋め込み部1311Aは、基板61の第1の面1321から第2の面1331まで形成されており、電極部1311の外周部には、やはり、絶縁膜1313とホール濃度強化層1314が形成されている。電荷検出部としてのN+半導体領域1312が形成されていない側の第2の面1331については、全面が絶縁膜1332で覆われている。
この第2構成例のように、電圧印加部としての電極部1311の埋め込み部1311Aは、基板61を貫通した構成としてもよい。この場合においても、基板61の深さ方向に対する広い領域で光電変換された電荷に対して、電荷の振り分け効果が得られるため、長波長光に対する電荷分離効率Cmodを高めることが可能となる。
また、電極部1311の外周部を絶縁膜1313で覆う構造としたことにより、電圧印加部間を流れる電流が抑制されるため、消費電流を低減することができる。あるいはまた、同じ消費電流で比較した場合には、電圧印加部に高電圧を印加することが可能となる。さらに、電圧印加部間の距離を短くしても消費電流が抑えられるため、画素サイズを微細化し、画素数を増やすことで高解像度化が可能となる。
第19の実施の形態の第2構成例は、基板61の第1の面1321および第2の面1331のどちらが光入射面であっても良く、裏面照射型および表面照射型のどちらも可能であるが、裏面照射型がより好ましい。
<平面形状のその他の例>
上述した第19の実施の形態の第1構成例および第2構成例では、電圧印加部である電極部1311と、電荷検出部であるN+半導体領域1312との平面形状が、円形に形成されていた。
しかしながら、電極部1311とN+半導体領域1312の平面形状は、円形に限られるものではなく、図11に示した八角形や、図12に示した長方形、または、正方形などの形状でもよい。また、1画素に配置する信号取り出し部65(タップ)の個数も、2個に限らず、図17に示したような4個などでもよい。
図64のA乃至Cは、図62のBのB-B’線に相当する平面図であり、信号取り出し部65の個数が2個で、信号取り出し部65を構成する電極部1311とN+半導体領域1312の平面形状が円形以外の形状である場合の例を示している。
図64のAは、電極部1311とN+半導体領域1312の平面形状が垂直方向に長い縦長の長方形の例である。
図64のAでは、電極部1311-1と電極部1311-2とが画素の中心点を対称点として、点対称に配置されている。また、電極部1311-1と電極部1311-2とが対向して配置されている。電極部1311の外周に形成されている絶縁膜1313、ホール濃度強化層1314、および、N+半導体領域1312の形状および位置関係も、電極部1311と同様である。
図64のBは、電極部1311とN+半導体領域1312の平面形状がL字形の例である。
図64のCは、電極部1311とN+半導体領域1312の平面形状が櫛形の例である。
図64のBおよびCにおいても、電極部1311-1と電極部1311-2とが画素の中心点を対称点として、点対称に配置されている。また、電極部1311-1と電極部1311-2とが対向して配置されている。電極部1311の外周に形成されている絶縁膜1313、ホール濃度強化層1314、および、N+半導体領域1312の形状および位置関係も同様である。
図65のA乃至Cは、図62のBのB-B’線に相当する平面図であり、信号取り出し部65の個数が4個で、信号取り出し部65を構成する電極部1311とN+半導体領域1312の平面形状が円形以外の形状である場合の例を示している。
図65のAは、電極部1311とN+半導体領域1312の平面形状が垂直方向に長い縦長の長方形の例である。
図65のAでは、縦長の電極部1311-1乃至1311-4が、水平方向に所定の間隔で配置され、画素の中心点を対称点として、点対称に配置されている。また、電極部1311-1および1311-2と電極部1311-3および1311-4とが対向して配置されている。
電極部1311-1と電極部1311-3は、配線1351により電気的に接続され、例えば、電圧MIX0が印加される信号取り出し部65-1(第1のタップTA)の電圧印加部を構成する。N+半導体領域1312-1とN+半導体領域1312-3は、配線1352により電気的に接続され、信号電荷DET1を検出する信号取り出し部65-1(第1のタップTA)の電荷検出部を構成する。
電極部1311-2と電極部1311-4は、配線1353により電気的に接続され、例えば、電圧MIX1が印加される信号取り出し部65-2(第2のタップTB)の電圧印加部を構成する。N+半導体領域1312-2とN+半導体領域1312-4は、配線1354により電気的に接続され、信号電荷DET2を検出する信号取り出し部65-2(第2のタップTB)の電荷検出部を構成する。
従って、換言すれば、図65のAの配置では、平面形状が矩形の信号取り出し部65-1の電圧印加部および電荷検出部の組と、平面形状が矩形の信号取り出し部65-2の電圧印加部および電荷検出部の組とが、水平方向に交互に配置されている。
電極部1311の外周に形成されている絶縁膜1313およびホール濃度強化層1314の形状および位置関係も同様である。
図65のBは、電極部1311とN+半導体領域1312の平面形状が正方形の例である。
図65のBの配置では、平面形状が矩形の信号取り出し部65-1の電圧印加部および電荷検出部の組が画素51の対角方向に対向して配置され、平面形状が矩形の信号取り出し部65-2の電圧印加部および電荷検出部の組が、信号取り出し部65-1と異なる対角方向に対向して配置されている。
図65のCは、電極部1311とN+半導体領域1312の平面形状が三角形の例である。
図65のCの配置では、平面形状が三角形の信号取り出し部65-1の電圧印加部および電荷検出部の組が画素51の第1の方向(水平方向)に対向して配置され、平面形状が三角形の信号取り出し部65-2の電圧印加部および電荷検出部の組が、第1の方向に直交し、信号取り出し部65-1と異なる第2の方向(垂直方向)に対向して配置されている。
図65のBおよびCにおいても、4個の電極部1311-1乃至1311-4が画素の中心点を対称点として点対称に配置されている点、電極部1311-1と電極部1311-3が配線1351により電気的に接続されている点、N+半導体領域1312-1とN+半導体領域1312-3が配線1352により電気的に接続されている点、電極部1311-2と電極部1311-4が配線1353により電気的に接続されている点、N+半導体領域1312-2とN+半導体領域1312-4が配線1354により電気的に接続されている点は同様である。電極部1311の外周に形成されている絶縁膜1313およびホール濃度強化層1314の形状および位置関係も、電極部1311と同様である。
<第19の実施の形態の第3構成例>
図66のAは、第19の実施の形態の第3構成例に係る画素の平面図であり、図66のBは、第19の実施の形態の第3構成例に係る画素の断面図である。
図66のAは、図66のBのB-B’線における平面図であり、図66のBは、図66のAのA-A’線における断面図である。
なお、図66の第3構成例では、図62の第1構成例と対応する部分については同一の符号を付してあり、図62の第1構成例と異なる部分に着目して説明し、共通する部分の説明は適宜省略する。
図62の第1構成例および図63の第2構成例では、電圧印加部である電極部1311と、電荷検出部であるN+半導体領域1312とが、基板61の同じ平面側、即ち、第1の面1321側の周囲(近傍)に配置されていた。
これに対して、図66の第3構成例では、電圧印加部である電極部1311は、電荷検出部であるN+半導体領域1312が形成されている基板61の第1の面1321と反対側の平面側、即ち、第2の面1331側に配置されている。電極部1311の突き出し部1311Bは、基板61の第2の面1331の上部に形成されている。
また、電極部1311は、N+半導体領域1312と、平面視で、中心位置が重なる位置に配置されている。図66の例は、電極部1311と、N+半導体領域1312の円形の平面領域が完全に一致する例であるが、必ずしも完全に一致する必要はなく、中心位置が重なれば、どちらかの平面領域が大きくてもよい。また、中心位置も完全に一致しなくても略一致とみなせる範囲であればよい。
第3構成例は、電極部1311とN+半導体領域1312の位置関係以外は、上述した第1構成例と同様である。この第3構成例のように、電圧印加部としての電極部1311の埋め込み部1311Aは、電極部1311が形成された第2の面1331と反対側の第1の面1321に形成された電荷検出部であるN+半導体領域1312近傍の深い位置まで形成されている。この場合においても、基板61の深さ方向に対する広い領域で光電変換された電荷に対して、電荷の振り分け効果が得られるため、長波長光に対する電荷分離効率Cmodを高めることが可能となる。
また、電極部1311の外周部を絶縁膜1313で覆う構造としたことにより、電圧印加部間を流れる電流が抑制されるため、消費電流を低減することができる。あるいはまた、同じ消費電流で比較した場合には、電圧印加部に高電圧を印加することが可能となる。さらに、電圧印加部間の距離を短くしても消費電流が抑えられるため、画素サイズを微細化し、画素数を増やすことで高解像度化が可能となる。
第19の実施の形態の第3構成例は、基板61の第1の面1321および第2の面1331のどちらが光入射面であっても良く、裏面照射型および表面照射型のどちらも可能であるが、裏面照射型がより好ましい。第3構成例を裏面照射型で構成する場合、第2の面1331が、オンチップレンズ62が形成される側の面となり、例えば、図60に示したように、電極部1311に印加電圧を供給する電圧供給線1253を画素アレイ部20の垂直方向に配線するようにして、画素アレイ部20の外側の周辺部1261において、基板61を貫通する貫通電極により、表面側の配線に接続することができる。
<平面形状のその他の例>
上述した第19の実施の形態の第3構成例では、電圧印加部である電極部1311と、電荷検出部であるN+半導体領域1312との平面形状が、円形に形成されていた。
しかしながら、電極部1311とN+半導体領域1312の平面形状は、円形に限られるものではなく、図11に示した八角形や、図12に示した長方形、または、正方形などの形状でもよい。また、1画素に配置する信号取り出し部65(タップ)の個数も、2個に限らず、図17に示したような4個などでもよい。
図67のA乃至Cは、図66のBのB-B’線に相当する平面図であり、信号取り出し部65の個数が2個で、信号取り出し部65を構成する電極部1311とN+半導体領域1312の平面形状が円形以外の形状である場合の例を示している。
図67のAは、電極部1311とN+半導体領域1312の平面形状が垂直方向に長い縦長の長方形の例である。
図67のAでは、電荷検出部であるN+半導体領域1312-1とN+半導体領域1312-2とが画素の中心点を対称点として、点対称に配置されている。また、N+半導体領域1312-1とN+半導体領域1312-2とが対向して配置されている。N+半導体領域1312の形成面と反対側の第2の面1331側に配置されている電極部1311や、電極部1311の外周に形成されている絶縁膜1313およびホール濃度強化層1314の形状および位置関係も、N+半導体領域1312と同様である。
図67のBは、電極部1311とN+半導体領域1312の平面形状がL字形の例である。
図67のCは、電極部1311とN+半導体領域1312の平面形状が櫛形の例である。
図67のBおよびCにおいても、N+半導体領域1312-1とN+半導体領域1312-2とが画素の中心点を対称点として、点対称に配置されている。また、N+半導体領域1312-1とN+半導体領域1312-2とが対向して配置されている。N+半導体領域1312の形成面と反対側の第2の面1331側に配置されている電極部1311や、電極部1311の外周に形成されている絶縁膜1313およびホール濃度強化層1314の形状および位置関係も、N+半導体領域1312と同様である。
図68のA乃至Cは、図66のBのB-B’線に相当する平面図であり、信号取り出し部65の個数が4個で、信号取り出し部65を構成する電極部1311とN+半導体領域1312の平面形状が円形以外の形状である場合の例を示している。
図68のAは、電極部1311とN+半導体領域1312の平面形状が垂直方向に長い縦長の長方形の例である。
図68のAでは、縦長のN+半導体領域1312-1乃至1312-4が、水平方向に所定の間隔で配置され、画素の中心点を対称点として、点対称に配置されている。また、N+半導体領域1312-1および1312-2とN+半導体領域1312-3および1312-4とが対向して配置されている。
第2の面1331側に形成されている不図示の電極部1311-1と電極部1311-3は、配線1351により電気的に接続され、例えば、電圧MIX0が印加される信号取り出し部65-1(第1のタップTA)の電圧印加部を構成する。N+半導体領域1312-1とN+半導体領域1312-3は、配線1352により電気的に接続され、信号電荷DET1を検出する信号取り出し部65-1(第1のタップTA)の電荷検出部を構成する。
第2の面1331側に形成されている不図示の電極部1311-2と電極部1311-4は、配線1353により電気的に接続され、例えば、電圧MIX1が印加される信号取り出し部65-2(第2のタップTB)の電圧印加部を構成する。N+半導体領域1312-2とN+半導体領域1312-4は、配線1354により電気的に接続され、信号電荷DET2を検出する信号取り出し部65-2(第2のタップTB)の電荷検出部を構成する。
従って、換言すれば、図68のAの配置では、平面形状が矩形の信号取り出し部65-1の電圧印加部および電荷検出部の組と、平面形状が矩形の信号取り出し部65-2の電圧印加部および電荷検出部の組とが、水平方向に交互に配置されている。
電極部1311の外周に形成されている絶縁膜1313およびホール濃度強化層1314の形状および位置関係も同様である。
図68のBは、電極部1311とN+半導体領域1312の平面形状が正方形の例である。
図68のBの配置では、平面形状が矩形の信号取り出し部65-1の電圧印加部および電荷検出部の組が画素51の対角方向に対向して配置され、平面形状が矩形の信号取り出し部65-2の電圧印加部および電荷検出部の組が、信号取り出し部65-1と異なる対角方向に対向して配置されている。
図68のCは、電極部1311とN+半導体領域1312の平面形状が三角形の例である。
図68のCの配置では、平面形状が三角形の信号取り出し部65-1の電圧印加部および電荷検出部の組が第1の方向(水平方向)に対向して配置され、平面形状が三角形の信号取り出し部65-2の電圧印加部および電荷検出部の組が、第1の方向に直交し、信号取り出し部65-1と異なる第2の方向(垂直方向)に対向して配置されている。
図68のBおよびCにおいても、4個の電極部1311-1乃至1311-4が画素の中心点を対称点として点対称に配置されている点、電極部1311-1と電極部1311-3が配線1351により電気的に接続されている点、N+半導体領域1312-1とN+半導体領域1312-3が配線1352により電気的に接続されている点、電極部1311-2と電極部1311-4が配線1353により電気的に接続されている点、N+半導体領域1312-2とN+半導体領域1312-4が配線1354により電気的に接続されている点は同様である。電極部1311の外周に形成されている絶縁膜1313およびホール濃度強化層1314の形状および位置関係も、電極部1311と同様である。
<配線レイアウトのその他の例>
上述した図31および図32の画素回路や、図42の金属膜M3の例では、2つの信号取り出し部65(2つのタップTAおよびTB)に対応して、1つの画素列に2本の垂直信号線29を配置する構成について説明した。
しかしながら、例えば、1つの画素列に4本の垂直信号線29を配置し、垂直方向に隣接する2画素の計4タップの画素信号を同時に出力する構成とすることもできる。
図69は、垂直方向に隣接する2画素の計4タップの画素信号を同時に出力する場合の画素アレイ部20の回路構成例を示している。
図69は、画素アレイ部20において行列状に2次元配置された複数の画素51のうち、2x2の4画素の回路構成を示している。なお、図69において2x2の4つの画素51を区別する場合、画素51乃至51のように表す。
各画素51の回路構成は、図32を参照して説明した、付加容量727と、その接続を制御する切替トランジスタ728を備える回路構成である。回路構成の説明は繰り返しとなるため省略する。
画素アレイ部20の1つ画素列には、電圧供給線30Aおよび30Bが垂直方向に配線されている。そして、垂直方向に配列された複数の画素51の第1のタップTAには、電圧供給線30Aを介して所定の電圧MIX0が供給され、第2のタップTBには、電圧供給線30Bを介して所定の電圧MIX1が供給される。
また、画素アレイ部20の1つの画素列には、4本の垂直信号線29A乃至29Dが垂直方向に配線されている。
画素51および画素51の画素列において、垂直信号線29Aは、例えば、画素51の第1のタップTAの画素信号をカラム処理部23(図1)に伝送し、垂直信号線29Bは、画素51の第2のタップTBの画素信号をカラム処理部23に伝送し、垂直信号線29Cは、画素51と同列で隣接する画素51の第1のタップTAの画素信号をカラム処理部23に伝送し、垂直信号線29Dは、画素51の第2のタップTBの画素信号をカラム処理部23に伝送する。
画素51および画素51の画素列において、垂直信号線29Aは、例えば、画素51の第1のタップTAの画素信号をカラム処理部23(図1)に伝送し、垂直信号線29Bは、画素51の第2のタップTBの画素信号をカラム処理部23に伝送し、垂直信号線29Cは、画素51と同列で隣接する画素51の第1のタップTAの画素信号をカラム処理部23に伝送し、垂直信号線29Dは、画素51の第2のタップTBの画素信号をカラム処理部23に伝送する。
一方、画素アレイ部20の水平方向には、画素行単位に、リセットトランジスタ723へ駆動信号RSTを伝送する制御線841、転送トランジスタ721へ駆動信号TRGを伝送する制御線842、切替トランジスタ728へ駆動信号FDGを伝送する制御線843、および、選択トランジスタ725へ選択信号SELを伝送する制御線844が配置されている。
駆動信号RST、駆動信号FDG、駆動信号TRG、および、選択信号SELは、垂直方向に隣接する2行の各画素51に対して同じ信号が、垂直駆動部22から供給される。
このように、画素アレイ部20には、1つの画素列に、4本の垂直信号線29A乃至29Dを配置することにより、2行単位で、画素信号を同時に読み出すことができる。
図70は、1つの画素列に4本の垂直信号線29A乃至29Dを配置する場合の多層配線層811の3層目である金属膜M3のレイアウトを示している。
換言すれば、図70は、図42のCで示した金属膜M3のレイアウトの変形例である。
図70の金属膜M3のレイアウトでは、1つの画素列に4本の垂直信号線29A乃至29Dが配置されている。また、1つの画素列に、電源電圧VDDを供給する4本の電源線1401A乃至1401Dが配置されている。
なお、図70では、参考のため、画素51の領域と、図11に示した八角形状を有する信号取り出し部65-1および65-2の領域とを、破線で示している。後述する図71乃至図76においても同様である。
図70の金属膜M3のレイアウトでは、垂直信号線29A乃至29Dと電源線1401A乃至1401Dの隣りには、GND電位のVSS配線(グランド配線)1411が配置されている。VSS配線1411には、垂直信号線29A乃至29Dの隣りに配置された線幅の細いVSS配線1411Bと、垂直信号線29Bと画素境界部の電源線1401Cとの間、および、垂直信号線29Cと画素境界部の電源線1401Dとの間に配置された線幅の太いVSS配線1411Aとがある。
信号の安定性を上げるためには、電源線1401に供給する電源電圧VDDを上げたり、電圧供給線30Aおよび30Bを介して供給する電圧MIX0およびMIX1を上げることが有効であるが、一方で、電流が増加し、配線の信頼性を悪化させてしまう。そこで、図70に示されるように、1画素列に対して、少なくとも1本のVSS配線1411については、電源線1401より太い線幅のVSS配線1411Aを設けることで、電流密度を下げ、配線の信頼性を向上させることができる。図70は、1画素列に対して、画素領域内に対称に2本のVSS配線1411Aを設けた例を示している。
また、図70のレイアウトでは、垂直信号線29A乃至29Dそれぞれの隣りには、VSS配線1411(1411Aまたは1411B)が配置されている。これにより、垂直信号線29が、外部からの電位変動を受けにくくすることができる。
なお、図70に示した多層配線層811の3層目の金属膜M3に限らず、他の層の金属膜についても同様に、信号線、電源線、制御線の隣り合う配線をVSS配線とすることができる。例えば、図42のBに示した2層目である金属膜M2の制御線841乃至844についても、制御線841乃至844それぞれの両側にVSS配線を配置することができる。これにより、制御線841乃至844が外部からの電位変動の影響を低減することができる。
図71は、1つの画素列に4本の垂直信号線29A乃至29Dを配置する場合の多層配線層811の3層目である金属膜M3のレイアウトの第1変形例を示している。
図71の金属膜M3のレイアウトが、図70に示した金属膜M3のレイアウトと異なる点は、4本の垂直信号線29A乃至29Dそれぞれの隣りのVSS配線1411が同じ線幅となっている点である。
より具体的には、図70の金属膜M3のレイアウトでは、垂直信号線29Cの両側は、線幅の太いVSS配線1411Aと線幅の細いVSS配線1411Bが配置されており、垂直信号線29Bの両側も、線幅の太いVSS配線1411Aと線幅の細いVSS配線1411Bが配置されていた。
これに対して、図71の金属膜M3のレイアウトでは、垂直信号線29Cの両側は、いずれも線幅の細いVSS配線1411Bが配置されており、垂直信号線29Bの両側も、いずれも線幅の細いVSS配線1411Bが配置されている。その他の垂直信号線29Aおよび29Dそれぞれの両側も、線幅の細いVSS配線1411Bとなっている。4本の垂直信号線29A乃至29Dの両側のVSS配線1411Bの線幅は同一である。
垂直信号線29の両側のVSS配線1411の線幅を同一とすることで、クロストークの影響度を均一にすることができ、特性ばらつきを低減することができる。
図72は、1つの画素列に4本の垂直信号線29A乃至29Dを配置する場合の多層配線層811の3層目である金属膜M3のレイアウトの第2変形例を示している。
図72の金属膜M3のレイアウトが、図70に示した金属膜M3のレイアウトと異なる点は、太い線幅のVSS配線1411Aが、内側に複数個の間隙1421を規則的に設けたVSS配線1411Cに置き換えられている点である。
即ち、VSS配線1411Cは、電源線1401より太い線幅を有し、その内側に、複数個の間隙1421が垂直方向に所定の周期で繰り返し配列されている。図72の例は、間隙1421の形状は、矩形の例であるが、矩形に限定されず、円形や多角形でもよい。
配線領域の内側に複数個の間隙1421を設けることにより、幅広のVSS配線1411Cを形成(加工)する際の安定性を向上させることができる。
なお、図72は、図70に示した金属膜M3のVSS配線1411Aを、VSS配線1411Cに置き換えたレイアウトであるが、図71に示した金属膜M3のVSS配線1411Aを、VSS配線1411Cに置き換えたレイアウトも勿論可能である。
<画素トランジスタのその他のレイアウト例>
次に、図73を参照して、図44のBに示した画素トランジスタの配置例の変形例について説明する。
図73のAは、図44のBに示した画素トランジスタの配置を再び示した図である。
一方、図73のBは、画素トランジスタの配置の変形例を示している。
図73のAでは、図44のBで説明したように、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、中間線に近い側から外側に向かって、順に、リセットトランジスタ723Aおよび723B、転送トランジスタ721Aおよび721B、切替トランジスタ728Aおよび728B、選択トランジスタ725Aおよび725B、増幅トランジスタ724Aおよび724Bのゲート電極が形成されている。
この画素トランジスタの配置の場合、リセットトランジスタ723Aおよび723Bの間に、第1の電源電圧VDD(VDD_1)のコンタクト1451が配置され、増幅トランジスタ724Aおよび724Bのゲート電極の外側に、それぞれ、第2の電源電圧VDD(VDD_2)のコンタクト1452および1453が配置される。
また、選択トランジスタ725Aと切替トランジスタ728Aのゲート電極の間に、第1のVSS配線(VSS_A)とのコンタクト1461が配置され、選択トランジスタ725Bと切替トランジスタ728Bのゲート電極の間に、第2のVSS配線(VSS_B)とのコンタクト1462が配置される。
このような画素トランジスタの配置の場合、図70乃至図72に示したように、1つの画素列に、4本の電源線1401A乃至1401Dが必要となる。
一方、図73のBでは、2つの信号取り出し部65-1および65-2の中間線(不図示)を基準に、中間線に近い側からから外側に向かって、順に、切替トランジスタ728Aおよび728B、転送トランジスタ721Aおよび721B、リセットトランジスタ723Aおよび723B、増幅トランジスタ724Aおよび724B、選択トランジスタ725Aおよび725Bのゲート電極が形成されている。
この画素トランジスタの配置の場合、切替トランジスタ728Aおよび728Bの間に、第1のVSS配線(VSS_1)とのコンタクト1471が配置され、選択トランジスタ725Aおよび725Bのゲート電極の外側に、それぞれ、第2のVSS配線(VSS_2)とのコンタクト1472および1473が配置される。
また、増幅トランジスタ724Aとリセットトランジスタ723Aのゲート電極の間に、第1の電源電圧VDD(VDD_A)のコンタクト1481が配置され、増幅トランジスタ724Bとリセットトランジスタ723Bのゲート電極の間に、第2の電源電圧VDD(VDD_B)のコンタクト1482が配置される。
このような画素トランジスタの配置の場合、図73のAの画素トランジスタレイアウトと比べて、電源電圧のコンタクト数を減らすことができるので、回路を簡略化することができる。また、画素アレイ部20を配線する電源線1401の配線も減らすことができ、1つの画素列に、2本の電源線1401で構成することができる。
さらに、図73のBの画素トランジスタレイアウトにおいて、切替トランジスタ728Aおよび728Bの間の、第1のVSS配線(VSS_1)とのコンタクト1471を省略することができる。これにより、縦方向の画素トランジスタの密集度を低減することができる。また、VSS配線とのコンタクトを減らすことで、電圧MIX0またはMIX1を印加するための電圧供給線741(図33、図34)と、VSS配線との間を流れる電流を低減することができる。
第1のVSS配線(VSS_1)とのコンタクト1471を省略した場合には、増幅トランジスタ724Aおよび724Bを垂直方向に大きく形成することができる。これにより、画素トランジスタのノイズを低減することができ、信号のばらつきが低減される。
あるいはまた、図73のBの画素トランジスタレイアウトにおいて、第2のVSS配線(VSS_2)とのコンタクト1472および1473を省略してもよい。これにより、縦方向の画素トランジスタの密集度を低減することができる。また、VSS配線とのコンタクトを減らすことで、電圧MIX0またはMIX1を印加するための電圧供給線741(図33、図34)と、VSS配線との間を流れる電流を低減することができる。
第2のVSS配線(VSS_2)とのコンタクト1472および1473を省略した場合には、増幅トランジスタ724Aおよび724Bを垂直方向に大きく形成することができる。これにより、画素トランジスタのノイズを低減することができ、信号のばらつきが低減される。
図74は、図73のBの画素トランジスタレイアウトにおける、金属膜M1の画素トランジスタTr間を接続する配線レイアウトを示している。図74は、図44のCに示した金属膜M1の画素トランジスタTr間を接続する配線に対応する。画素トランジスタTr間を接続する配線は、金属膜M2、M3など、他の配線層を跨いで接続されてもよい。
図75は、図73のBの画素トランジスタレイアウトとし、1つの画素列に2本の電源線1401とする場合の、多層配線層811の3層目である金属膜M3のレイアウトを示している。
図75において、図70と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図75の金属膜M3のレイアウトを、図70の金属膜M3のレイアウトと比較すると、図70の4本の電源線1401A乃至1401Dのうち、2本の電源線1401Cおよび1401Dが省略され、線幅の太いVSS配線1411Aが、さらに線幅の太いVSS配線1411Dに置き換えられている。
このように、VSS配線1411の面積(線幅)を増やすことにより、電流密度をさらに下げ、配線の信頼性を向上させることができる。
図76は、図73のBの画素トランジスタレイアウトとし、1つの画素列に2本の電源線1401とする場合の、多層配線層811の3層目である金属膜M3の他のレイアウトを示している。
図76において、図70と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図76の金属膜M3のレイアウトを、図70の金属膜M3のレイアウトと比較すると、図70の4本の電源線1401A乃至1401Dのうち、2本の電源線1401Aおよび1401Bが省略され、線幅の太いVSS配線1411Eに置き換えられている。
このように、VSS配線1411の面積(線幅)を増やすことにより、電流密度をさらに下げ、配線の信頼性を向上させることができる。
なお、図75および図76に示した金属膜M3のレイアウトは、図70に示した金属膜M3のレイアウトを、2本の電源線1401に変更した例であるが、図71および図72に示した金属膜M3のレイアウトを、2本の電源線1401に変更した例も、同様に可能である。
即ち、4本の垂直信号線29A乃至29Dそれぞれの隣りのVSS配線1411を同じ線幅とする図71の金属膜M3のレイアウト、複数個の間隙1421を設けたVSS配線1411Cを有する図72の金属膜M3のレイアウトに対しても、2本の電源線1401に変更した構成が可能である。
これにより、図71と同様に、クロストークの影響度を均一にすることができ、特性ばらつきを低減することができる、あるいはまた、図72と同様に、幅広のVSS配線1411Cを形成する際の安定性を向上させることができる、という効果をさらに奏することができる。
<電源線およびVSS配線の配線例>
図77は、多層配線層811におけるVSS配線の配線例を示す平面図である。
VSS配線は、図77に示されるように、多層配線層811において、第1の配線層1521、第2の配線層1522、および、第3の配線層1523のように、複数の配線層に形成することができる。
第1の配線層1521には、例えば、画素アレイ部20を垂直方向に延びる垂直配線1511が、水平方向に対して所定の間隔で複数本配置され、第2の配線層1522には、例えば、画素アレイ部20を水平方向に延びる水平配線1512が、垂直方向に対して所定の間隔で複数本配置され、第3の配線層1523には、例えば、垂直配線1511および水平配線1512よりも太い線幅で、少なくとも画素アレイ部20の外側を囲むように垂直方向または水平方向に延びる配線1513が配置され、GND電位に接続されている。配線1513は、外周部の対向する配線1513どうしを接続するように画素アレイ部20内にも配線されている。
第1の配線層1521の垂直配線1511と、第2の配線層1522の水平配線1512は、平面視において両者が重なる重畳部1531のそれぞれにおいて、ビア等により接続されている。
また、第1の配線層1521の垂直配線1511と、第3の配線層1523の配線1513は、平面視において両者が重なる重畳部1532のそれぞれにおいて、ビア等により接続されている。
また、第2の配線層1522の水平配線1512と、第3の配線層1523の配線1513は、平面視において両者が重なる重畳部1533のそれぞれにおいて、ビア等により接続されている。
なお、図77では、図が煩雑になることを防止するため、重畳部1531乃至1533については、1か所だけに符号が付されている。
このように、VSS配線は、多層配線層811の複数の配線層に形成され、画素アレイ部20内において平面視で垂直配線1511と水平配線151とで格子状となるように配線することができる。これにより、画素アレイ部20内での伝搬遅延を低減し、特性バラツキを抑制することができる。
図78は、多層配線層811におけるVSS配線のその他の配線例を示す平面図である。
図78において、図77と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
図77では、第1の配線層1521の垂直配線1511と、第2の配線層1522の水平配線1512は、画素アレイ部20の外周に形成された配線1513の外側には形成されていなかったが、図78では、画素アレイ部20の外周の配線1513の外側まで伸びて形成されている。そして、垂直配線1511のそれぞれは、画素アレイ部20の外側の基板1541の外周部1542において、GND電位に接続され、水平配線1512のそれぞれは、画素アレイ部20の外側の基板1541の外周部1543において、GND電位に接続されている。
換言すれば、図77では、第1の配線層1521の垂直配線1511と、第2の配線層1522の水平配線1512は、外周の配線1513を介してGND電位に接続されていたが、図78では、それだけでなく、垂直配線1511と水平配線1512自身も、直接、GND電位に接続されている。なお、垂直配線1511と水平配線1512自身が、GND電位に接続される領域は、図78の外周部1542および1543のように、基板1541の四辺であってもよいし、所定の一辺、二辺、または三辺であってもよい。
このように、VSS配線は、多層配線層811の複数の配線層に形成され、画素アレイ部20内において平面視で格子状となるように配線することができる。これにより、画素アレイ部20内での伝搬遅延を低減し、特性バラツキを抑制することができる。
なお、図77および図78は、VSS配線の配線例として説明したが、電源線についても同様に配線することができる。
図70乃至図76で説明したVSS配線1411および電源線1401は、多層配線層811の複数の配線層で、図77および図78で示したVSS配線または電源線のように配置することができる。図70乃至図76で説明したVSS配線1411および電源線1401は、本明細書に記載のどの実施の形態にも適用することができる。
<瞳補正の第1の方法>
次に、受光素子1における瞳補正の第1の方法について説明する。
CAPDセンサである受光素子1は、イメージセンサと同様に、画素アレイ部20の面内位置に応じた主光線の入射角の違いに応じて、オンチップレンズ62や画素間遮光膜63を、画素アレイ部20の平面中心に向けてずらす瞳補正を行うことができる。
具体的には、図79に示されるように、画素アレイ部20の各位置1701-1乃至1701-9のうち、画素アレイ部20の中心部の位置1701-5の画素51では、オンチップレンズ62の中心は、基板61に形成された信号取り出し部65-1および65-2間の中心と一致するが、画素アレイ部20の周辺部の位置1701-1乃至1701-4および1701-6および1701-9の画素51では、オンチップレンズ62の中心は、画素アレイ部20の平面中心側にずれて配置される。画素間遮光膜63-1および63-2も、オンチップレンズ62と同様に、画素アレイ部20の平面中心側にずれて配置される。
また、図80に示されるように、画素51において、入射光の隣接画素への入射を防止するために、画素境界部に、基板61のオンチップレンズ62側である裏面側から、基板深さ方向に所定の深さまでトレンチ(溝)を形成したDTI1711-1および1711-2が形成されている場合には、画素アレイ部20の周辺部の位置1701-1乃至1701-4および1701-6および1701-9の画素51では、オンチップレンズ62と画素間遮光膜63-1および63-2に加えて、DTI1711-1および1711-2も、画素アレイ部20の平面中心側にずれて配置される。
あるいはまた、図81に示されるように、画素51において、入射光の隣接画素への入射を防止するために、画素境界部に、基板61の多層配線層811側である表面側から、基板深さ方向に所定の深さまでトレンチ(溝)を形成したDTI1712-1および1712-2が形成されている場合には、画素アレイ部20の周辺部の位置1701-1乃至1701-4および1701-6および1701-9の画素51では、オンチップレンズ62と画素間遮光膜63-1および63-2に加えて、DTI1712-1および1712-2も、画素アレイ部20の平面中心側にずれて配置される。
なお、隣接画素どうしの基板61を分離して、入射光の隣接画素への入射を防止する画素分離部として、DTI1711-1、1711-2、1712-1、および1712-2の代わりに、基板61を貫通して隣接画素を分離する貫通分離部を設ける構成も可能であり、この場合も同様に、画素アレイ部20の周辺部の位置1701-1乃至1701-4および1701-6および1701-9の画素51では、貫通分離部が、画素アレイ部20の平面中心側にずれて配置される。
図79乃至図81に示したように、オンチップレンズ62を、画素間遮光膜63などとともに、画素アレイ部20の平面中心側へずらすことにより、主光線が各画素内の中心に合わせることが可能となるが、CAPDセンサである受光素子1では、2つの信号取り出し部65(タップ)間に電圧を与えて電流を流すことにより変調するため、各画素内での最適な入射位置は異なる。したがって、受光素子1では、イメージセンサで行う光学的な瞳補正とは異なり、測距に対して最適な瞳補正技術が求められる。
図82を参照して、CAPDセンサである受光素子1で行う瞳補正と、イメージセンサで行う瞳補正との違いを説明する。
なお、図82のA乃至Cにおいて、3×3の9個の画素51は、図79乃至図81の画素アレイ部20の位置1701-1乃至1701-9に対応する画素51を示している。
図82のAは、瞳補正が行われない場合のオンチップレンズ62の位置と、基板表面側の主光線の位置1721を示している。
瞳補正が行われない場合には、画素アレイ部20内のどの位置1701-1乃至1701-9の画素51においても、オンチップレンズ62の中心が、画素内の2つのタップの中心、即ち、第1のタップTA(信号取り出し部65-1)および第2のタップTB(信号取り出し部65-2)の中心と一致するように配置される。この場合、基板表面側の主光線の位置1721は、図82のAに示されるように、画素アレイ部20内の位置1701-1乃至1701-9によって異なる位置となる。
イメージセンサで行う瞳補正では、図82のBに示されるように、主光線の位置1721が、画素アレイ部20内のどの位置1701-1乃至1701-9の画素51においても、第1のタップTAと第2のタップTBの中心と一致するように、オンチップレンズ62が配置される。より具体的には、オンチップレンズ62は、図79乃至図81に示したように、画素アレイ部20の平面中心側へずらすように配置される。
これに対して、受光素子1で行う瞳補正では、図82のCに示されるように、図82のBに示した、主光線の位置1721が第1のタップTAと第2のタップTBの中心位置となるオンチップレンズ62の位置から、さらに第1のタップTA側にオンチップレンズ62が配置される。図82のBと図82のCとの主光線の位置1721のずれ量は、画素アレイ部20の中心位置から外周部に行くほど、大きくなる。
図83は、主光線の位置1721を第1のタップTA側へずらす際のオンチップレンズ62のずれ量を説明する図である。
例えば、画素アレイ部20の中心部の位置1701-5における主光線の位置1721と、画素アレイ部20の周辺部の位置1701-4における主光線の位置1721Xとのずれ量LDは、画素アレイ部20の周辺部の位置1701-4における瞳補正に対する光路差LDと等しい。
換言すれば、主光線の光路長が画素アレイ部20の各画素で一致するように、第1のタップTA(信号取り出し部65-1)と第2のタップTB(信号取り出し部65-2)の中心位置から第1のタップTA側へシフトされる。
ここで、第1のタップTA側へシフトするのは、受光タイミングを4Phaseとし、第1のタップTAの出力値のみを使用して、物体までの距離に応じた遅延時間ΔTに対応する位相ずれ(Phase)を算出する方式を採用することを前提としているためである。
図84は、間接ToF方式を利用したToFセンサにおいて、2Phaseによる検出方式(2Phase方式)と、4Phaseによる検出方式(4Phase方式)を説明するタイミングチャートである。
所定の光源から、照射時間Tで照射のオン/オフを繰り返すように変調(1周期=2T)された照射光が出力され、受光素子1では、物体までの距離に応じた遅延時間ΔTだけ遅れて、反射光が受光される。
2Phase方式では、受光素子1は、第1のタップTAと第2のタップTBで、位相を180度ずらしたタイミングで受光する。第1のタップTAで受光したシグナル値qAと、第2のタップTBで受光したシグナル値qBとの配分比で遅延時間ΔTに対応する位相ずれ量θを検出することができる。
これに対して、4Phase方式では、照射光と同一の位相(即ちPhase0)と、90度ずらした位相(Phase90)、180度ずらした位相(Phase180)、270度ずらした位相(Phase270)の4つのタイミングで受光する。このようにすると、180度ずらした位相で検出したシグナル値TAphase180は、2Phase方式における第2のタップTBで受光したシグナル値qBと同じになる。したがって、4Phaseで検出すれば、第1のタップTAと第2のタップTBのいずれか一方のシグナル値のみで、遅延時間ΔTに対応する位相ずれ量θを検出することができる。4Phase方式において、位相ずれ量θを検出するタップを、位相ずれ検出タップと称する。
ここで、第1のタップTAと第2のタップTBのうち、第1のタップTAを、位相ずれ量θを検出する位相ずれ検出タップとした場合に、瞳補正では、画素アレイ部20の各画素で、主光線の光路長が略一致するように第1のタップTA側へシフトされることになる。
4Phase方式において第1のタップTAのPhase0、Phase90、Phase180、Phase270で検出されたシグナル値を、それぞれ、q0A、q1A、q2A、q3Aとすると、第1のタップTAで検出される位相ずれ量θAは、以下の式(2)で算出される。
Figure 0007175655000001
また、第1のタップTAで検出する場合の4Phase方式のCmod Aは、以下の式(3)で算出される。
Figure 0007175655000002
式(3)に示されるように、4Phase方式におけるCmod Aは、(q0A-q2A)/(q0A+q2A)と(q1A-q3A)/(q1A+q3A)のうちの大きい方の値となる。
以上のように、受光素子1は、オンチップレンズ62および画素間遮光膜63の位置を変更し、主光線の光路長が画素アレイ部20の面内の各画素で略同一になるように瞳補正を行う。換言すれば、受光素子1は、画素アレイ部20の面内の各画素の位相ずれ検出タップである第1のタップTAにおける位相ずれ量θAが略同一になるように瞳補正を行う。これにより、チップの面内依存性を無くすことができ、測距精度を向上させることができる。ここで、上述した略一致または略同一とは、完全一致または完全同一の他、同一とみなせる所定の範囲内で等しいことを表す。瞳補正の第1の方法は、本明細書に記載のどの実施の形態にも適用することができる。
<瞳補正の第2の方法>
次に、受光素子1における瞳補正の第2の方法について説明する。
上述した瞳補正の第1の方法では、第1のタップTAと第2のタップTBのうち、第1のタップTAの信号を使用して位相ずれ(Phase)を算出すると決定している場合には好適であるが、どちらのタップを使用するか決定できない場合もある。そのような場合には、次の第2の方法により瞳補正を行うことができる。
瞳補正の第2の方法では、第1のタップTAのDCコントラストDCAおよび第2のタップTBのDCコントラストDCBが画素アレイ部20の面内の各画素で略同一となるように、オンチップレンズ62および画素間遮光膜63の位置が平面中心側にずらして配置される。基板61のオンチップレンズ62側から形成したDTI1711や、表面側から形成したDTI1712も形成されている場合には、第1の方法と同様に、それらの位置もずらして配置される。
第1のタップTAのDCコントラストDCAと、第2のタップTBのDCコントラストDCBは、以下の式(4)および式(5)で算出される。
Figure 0007175655000003
式(4)において、AHは、間欠なく連続照射される連続光を、直接、受光素子1に照射し、正の電圧を印加した第1のタップTAで検出されたシグナル値を表し、BLは、0または負の電圧を印加した第2のタップTBで検出されたシグナル値を表す。式(5)において、BHは、間欠なく連続照射される連続光を、直接、受光素子1に照射し、正の電圧を印加した第2のタップTBで検出されたシグナル値を表し、ALは、0または負の電圧を印加した第1のタップTAで検出されたシグナル値を表す。
第1のタップTAのDCコントラストDCAと第2のタップTBのDCコントラストDCBとが等しく、かつ、第1のタップTAのDCコントラストDCAおよび第2のタップTBのDCコントラストDCBが画素アレイ部20の面内のどの位置でも略一致することが望ましいが、画素アレイ部20の面内の位置によって、第1のタップTAのDCコントラストDCAおよび第2のタップTBのDCコントラストDCBが異なる場合には、画素アレイ部20の中心部と外周部の第1のタップTAのDCコントラストDCAのずれ量と、画素アレイ部20の中心部と外周部の第2のタップTBのDCコントラストDCBのずれ量が略一致するように、オンチップレンズ62、画素間遮光膜63等の位置が、平面中心側にずらして配置される。
以上のように、受光素子1は、オンチップレンズ62および画素間遮光膜63の位置を変更し、第1のタップTAのDCコントラストDCAおよび第2のタップTBのDCコントラストDCBが画素アレイ部20の面内の各画素で略一致するように瞳補正を行う。これにより、チップの面内依存性を無くすことができ、測距精度を向上させることができる。ここで、上述した略一致または略同一とは、完全一致または完全同一の他、同一とみなせる所定の範囲内で等しいことを表す。瞳補正の第2の方法は、本明細書に記載のどの実施の形態にも適用することができる。
なお、図84に示した第1のタップTAおよび第2のタップTBの受光タイミングは、タップ駆動部21から電圧供給線30を介して供給される電圧MIX0および電圧MIX1によって制御される。電圧供給線30は、1つの画素列に共通に、画素アレイ部20の垂直方向に配線されているので、タップ駆動部21からの距離が遠くなるほど、RC成分による遅延が発生する。
そこで、図85に示されるように、タップ駆動部21からの距離に応じて、電圧供給線30の抵抗、容量を変更し、各画素51の駆動能力を略均一にすることで、位相ずれ(Phase)またはDCコントラストDCが画素アレイ部20の面内で略均一になるように補正することができる。具体的には、タップ駆動部21からの距離に応じて、線幅が太くなるように、電圧供給線30が配置される。
<第20の実施の形態>
以下の第20乃至第22の実施の形態では、第1のタップTAと第2のタップTBの信号の配分比から求める測距情報以外の補助情報を取得可能な受光素子1の構成例について説明する。
初めに、第1のタップTAと第2のタップTBの信号の配分比から求める測距情報以外の補助情報として、位相差情報を取得できる受光素子1の構成例について説明する。
<第20の実施の形態の第1構成例>
図86のAは、第20の実施の形態の第1構成例に係る画素の断面図であり、図86のBおよびCは、第20の実施の形態の第1構成例に係る画素の平面図である。
図86のAの断面図においては、上述した他の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図86では、基板61のオンチップレンズ62側の面である上面の一部の画素51には、位相差検出用の位相差遮光膜1801が新たに設けられている。位相差遮光膜1801は、例えば、図86のBおよびCに示されるように、第1のタップTA側か、または、第2のタップTB側のいずれか一方の画素領域の片側半分を遮光する。図86のBは、第1のタップTAおよび第2のタップTBが上下方向(垂直方向)に配列された画素51の例であり、図86のCは、第1のタップTAおよび第2のタップTBが左右方向(水平方向)に配列された画素51の例である。
第20の実施の形態の第1構成例に係る画素51は、画素アレイ部20内において、図87のA乃至Fのいずれかに示されるような配列とすることができる。
図87のAは、第1のタップTAおよび第2のタップTBが上下方向に並んだ画素51が行例状に配列された画素51の配列例を示している。
図87のBは、第1のタップTAおよび第2のタップTBが左右方向に並んだ画素51が行例状に配列された画素51の配列例を示している。
図87のCは、第1のタップTAおよび第2のタップTBが上下方向に並んだ画素51が行例状に配列され、かつ、隣接する列で画素位置が上下方向に半画素ずれた画素51の配列例を示している。
図87のDは、第1のタップTAおよび第2のタップTBが左右方向に並んだ画素51が行例状に配列され、かつ、隣接する列で画素位置が上下方向に半画素ずれた画素51の配列例を示している。
図87のEは、第1のタップTAおよび第2のタップTBが上下方向に並んだ画素51と、第1のタップTAおよび第2のタップTBが左右方向に並んだ画素51が、行方向および列方向に交互に配列された画素51の配列例を示している。
図87のFは、第1のタップTAおよび第2のタップTBが上下方向に並んだ画素51と、第1のタップTAおよび第2のタップTBが左右方向に並んだ画素51が、行方向および列方向に交互に配列され、かつ、隣接する列で画素位置が上下方向に半画素ずれた画素51の配列例を示している。
図86の画素51は、図87のA乃至Fのいずれかの配列で配置され、その画素アレイ部20内において、図86のBまたはCのように、第1のタップTA側の片側半分を遮光する画素51と、第2のタップTB側の片側半分を遮光する画素51とが、近傍の位置に配置されている。また、第1のタップTA側の片側半分を遮光する画素51と、第2のタップTB側の片側半分を遮光する画素51の組が、画素アレイ部20内に、複数個点在して配置されている。
第20の実施の形態の第1構成例において、一部の画素51に位相差遮光膜1801が設けられている点以外は、例えば、図2に示した第1の実施の形態や、図36で説明した第14または第15の実施の形態と同様に構成されているが、図86では、その他の構成については簡略化して示している。
図86の位相差遮光膜1801以外の構成について簡単に説明すると、画素51は、P型の半導体層からなる基板61と、その基板61上に形成されたオンチップレンズ62とを有している。オンチップレンズ62と基板61との間に、画素間遮光膜63と位相差遮光膜1801とが形成されている。位相差遮光膜1801が形成されている画素51では、位相差遮光膜1801に隣接する画素間遮光膜63は、位相差遮光膜1801と連続して(一体に)形成されている。画素間遮光膜63と位相差遮光膜1801の下面には、図示は省略されているが、図2に示したように固定電荷膜66も形成されている。
オンチップレンズ62が形成された基板61の光入射面側と反対側の面には、第1のタップTAと第2のタップTBが形成されている。第1のタップTAは、上述した信号取り出し部65-1に相当し、第2のタップTBは、信号取り出し部65-2に相当する。第1のタップTAには、タップ駆動部21(図1)から、多層配線層811に形成された電圧供給線30Aを介して、所定の電圧MIX0が供給され、第2のタップTBには、電圧供給線30Bを介して、所定の電圧MIX1が供給される。
図88は、第20の実施の形態の第1構成例において、タップ駆動部21が第1のタップTAおよび第2のタップTBを駆動する際の駆動モードをまとめたテーブルである。
位相差遮光膜1801を有する画素51では、図88に示されるモード1乃至モード5の5種類の駆動方法により、位相差を検出することができる。
モード1は、位相差遮光膜1801を備えない他の画素51と同様の駆動である。モード1では、タップ駆動部21は、所定の受光期間では、アクティブタップとする第1のタップTAに正の電圧(例えば、1.5V)を印加するとともに、イナクティブタップとする第2のタップTBには0Vの電圧を印加する。次の受光期間では、アクティブタップとする第2のタップTBに正の電圧(例えば、1.5V)を印加するとともに、イナクティブタップとする第1のタップTAには0Vの電圧を印加する。多層配線層811の基板61の画素境界領域に形成されている、転送トランジスタ721、リセットトランジスタ723等の画素トランジスタTr(図37)には、0V(VSS電位)が印加される。
モード1では、第1のタップTA側の片側半分が遮光された画素51において第2のタップTBをアクティブタップとした信号と、第2のタップTB側の片側半分が遮光された画素51において第1のタップTAをアクティブタップとした信号とから、位相差を検出することができる。
モード2では、タップ駆動部21は、第1のタップTAと第2のタップTBの両方に正の電圧(例えば、1.5V)を印加する。多層配線層811の基板61の画素境界領域に形成されている画素トランジスタTrには、0V(VSS電位)が印加される。
モード2では、第1のタップTAと第2のタップTBの両方で均等に信号を検出することができるので、第1のタップTA側の片側半分が遮光された画素51の信号と、第2のタップTB側の片側半分が遮光された画素51の信号とから、位相差を検出することができる。
モード3は、モード2の駆動において、第1のタップTAおよび第2のタップTBの印加電圧を、画素アレイ部20内の像高に応じた重みを付けた駆動である。より具体的には、画素アレイ部20内の像高(光学中心からの距離)が大きくなるほど、第1のタップTAと第2のタップTBに印加する電位差が設けられる。さらに言えば、画素アレイ部20内の像高が大きくなるほど、画素アレイ部20の内側(中心部側)にあるタップ側の印加電圧が大きくなるように駆動される。これにより、タップに印加する電圧の電位差によって、瞳補正を行うことができる。
モード4は、モード2の駆動において、基板61の画素境界領域に形成されている画素トランジスタTrに、0V(VSS電位)ではなく、負バイアス(例えば、-1.5V)を印加するようにしたモードである。画素境界領域に形成されている画素トランジスタTrに負バイアスを印加することで、画素トランジスタTrから第1のタップTAおよび第2のタップTBへの電界を強化することができ、信号電荷である電子をタップに引き込み易くすることができる。
モード5は、モード3の駆動において、基板61の画素境界領域に形成されている画素トランジスタTrに、0V(VSS電位)ではなく、負バイアス(例えば、-1.5V)を印加するようにしたモードである。これにより、画素トランジスタTrから第1のタップTAおよび第2のタップTBへの電界を強化することができ、信号電荷である電子をタップに引き込み易くすることができる。
上述したモード1乃至モード5の5種類の駆動方法のいずれにおいても、第1のタップTA側の片側半分が遮光された画素51と、第2のタップTB側の片側半分が遮光された画素51とには、遮光領域の違いにより、読み出される信号に位相差(像のずれ)が発生するので、位相差を検出することができる。
以上のように構成される第20の実施の形態の第1構成例によれば、受光素子1は、第1のタップTAおよび第2のタップTBを備える画素51が複数配列された画素アレイ部20の一部の画素51には、位相差遮光膜1801により第1のタップTA側の片側半分が遮光された画素51と、位相差遮光膜1801により第2のタップTB側の片側半分が遮光された画素51とを有する。これにより、第1のタップTAと第2のタップTBの信号の配分比から求める測距情報以外の補助情報として、位相差情報を取得することができる。検出された位相差情報により、焦点位置を割り出し、深度方向の精度を向上させることができる。
<第20の実施の形態の第2構成例>
図89は、第20の実施の形態の第2構成例に係る画素の断面図を示している。
図89の断面図においては、上述した第20の実施の形態の第1構成例と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図86に示した第1構成例では、1画素単位でオンチップレンズ62が形成されていたが、図89の第2構成例では、複数の画素51に対して1個のオンチップレンズ1821が形成されている。基板61のオンチップレンズ1821側の面である上面の一部の画素51には、位相差検出用の位相差遮光膜1811が新たに設けられている。位相差遮光膜1811は、同一のオンチップレンズ1821を共有する複数の画素51のなかの所定の画素51に形成されている。位相差遮光膜1811に隣接する画素間遮光膜63は、位相差遮光膜1811と連続して(一体に)形成されている点は、第1構成例と同様である。
図90のA乃至Fは、第20の実施の形態の第2構成例が取り得る位相差遮光膜1811とオンチップレンズ1821の配置を示す平面図である。
図90のAは、位相差遮光膜1811とオンチップレンズ1821の第1の配置例を示している。
図90のAに示される画素セット1831は、上下方向(垂直方向)に配列された2つの画素51からなり、上下方向に配列された2つの画素51に対して1個のオンチップレンズ1821が配置されている。また、1個のオンチップレンズ1821を共有する2つの画素51の第1のタップTAと第2のタップTBの配置は同一である。そして、位相差遮光膜1811の形成位置が対称な2組の画素セット1831の、位相差遮光膜1811が形成されていない2個の画素51を用いて、位相差が検出される。
図90のBは、位相差遮光膜1811とオンチップレンズ1821の第2の配置例を示している。
図90のAに示される画素セット1831は、上下方向(垂直方向)に配列された2つの画素51からなり、上下方向に配列された2つの画素51に対して1個のオンチップレンズ1821が配置されている。また、1個のオンチップレンズ1821を共有する2つの画素51の第1のタップTAと第2のタップTBの配置は反対である。そして、位相差遮光膜1811の形成位置が対称な2組の画素セット1831の、位相差遮光膜1811が形成されていない2個の画素51を用いて、位相差が検出される。
図90のCは、位相差遮光膜1811とオンチップレンズ1821の第3の配置例を示している。
図90のCに示される画素セット1831は、左右方向(水平方向)に配列された2つの画素51からなり、左右方向に配列された2つの画素51に対して1個のオンチップレンズ1821が配置されている。また、1個のオンチップレンズ1821を共有する2つの画素51の第1のタップTAと第2のタップTBの配置は同一である。そして、位相差遮光膜1811の形成位置が対称な2組の画素セット1831の、位相差遮光膜1811が形成されていない2個の画素51を用いて、位相差が検出される。
図90のDは、位相差遮光膜1811とオンチップレンズ1821の第4の配置例を示している。
図90のDに示される画素セット1831は、左右方向(水平方向)に配列された2つの画素51からなり、左右方向に配列された2つの画素51に対して1個のオンチップレンズ1821が配置されている。また、1個のオンチップレンズ1821を共有する2つの画素51の第1のタップTAと第2のタップTBの配置は反対である。そして、位相差遮光膜1811の形成位置が対称な2組の画素セット1831の、位相差遮光膜1811が形成されていない2個の画素51を用いて、位相差が検出される。
図90のEは、位相差遮光膜1811とオンチップレンズ1821の第5の配置例を示している。
図90のEに示される画素セット1831は、2×2に配列された4つの画素51からなり、4つの画素51に対して1個のオンチップレンズ1821が配置されている。また、1個のオンチップレンズ1821を共有する4つの画素51の第1のタップTAと第2のタップTBの配置は同一である。そして、位相差遮光膜1811の形成位置が対称な2組の画素セット1831の、位相差遮光膜1811が形成されていない4個の画素51を用いて、位相差が検出される。
図90のFは、位相差遮光膜1811とオンチップレンズ1821の第6の配置例を示している。
図90のFに示される画素セット1831は、2×2に配列された4つの画素51からなり、4つの画素51に対して1個のオンチップレンズ1821が配置されている。また、1個のオンチップレンズ1821を共有する4つの画素51の第1のタップTAと第2のタップTBの配置は左右画素で反対ある。そして、位相差遮光膜1811の形成位置が対称な2組の画素セット1831の、位相差遮光膜1811が形成されていない4個の画素51を用いて、位相差が検出される。
以上のように、複数の画素51に対して1個のオンチップレンズ1821を形成する場合の配置としては、2画素に対して1個のオンチップレンズ1821を形成する配置や、4画素に対して1個のオンチップレンズ1821を形成する配置があり、どちらも採用することができる。位相差遮光膜1811は、1個のオンチップレンズ1821下の片側半分となる複数画素を遮光する。
第2の構成例における駆動モードは、図88を参照して説明したモード1乃至モード5の5種類の駆動方法が可能である。
したがって、第20の実施の形態の第2構成例によれば、受光素子1は、第1のタップTAおよび第2のタップTBを備える画素51が複数配列された画素アレイ部20の一部の画素51には、位相差遮光膜1811の形成位置が対称な2組の画素セット1831を有する。これにより、第1のタップTAと第2のタップTBの信号の配分比から求める測距情報以外の補助情報として、位相差情報を取得することができる。検出された位相差情報により、焦点位置を割り出し、深度方向の精度を向上させることができる。
なお、画素アレイ部20を構成する複数の画素51として、第20の実施の形態の第1構成例の画素51と、第20の実施の形態の第2構成例の画素51とが混在してもよい。
<位相差遮光膜を持たない変形例>
上述した第20の実施の形態の第1構成例および第2構成例では、オンチップレンズ62と基板61との間に、位相差遮光膜1801または1811が形成された構成について説明した。
しかしながら、位相差遮光膜1801または1811を有さない画素51であっても、モード1乃至モード5の5種類の駆動方法のうち、第1のタップTAと第2のタップTBの両方を同時に正の電圧を印加するモード2乃至モード5の駆動を用いれば、位相差情報を取得可能である。例えば、1個のオンチップレンズ1821下の複数画素のうち、片側半分の画素51をモード2乃至モード5で駆動することで、位相差情報を取得することができる。1画素につき1個のオンチップレンズ62が配置された構成でも、モード2乃至モード5で駆動することで、位相差情報を取得することができる。
従って、位相差遮光膜1801または1811を有さない画素51で、モード2乃至モード5の駆動を行うことで、位相差情報を取得してもよい。この場合でも、検出された位相差情報により、焦点位置を割り出し、深度方向の精度を向上させることができる。
なお、位相差遮光膜1801または1811を有さない画素51において、モード1の駆動を使って位相差情報を取得したい場合には、光源から照射する照射光を、間欠なく連続照射される連続光とすれば、位相差情報を取得することができる。
<第21の実施の形態>
次に、第1のタップTAと第2のタップTBの信号の配分比から求める測距情報以外の補助情報として、偏光度情報を取得できる受光素子1の構成例について説明する。
図91は、第21の実施の形態に係る画素の断面図を示している。
図91においては、上述した第20の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図91の第21の実施の形態では、オンチップレンズ62と基板61との間に、偏光子フィルタ1841が形成されている。第21の実施の形態に係る画素51は、偏光子フィルタ1841が設けられている点以外は、例えば、図2に示した第1の実施の形態や、図36で説明した第14または第15の実施の形態と同様に構成されている。
偏光子フィルタ1841、オンチップレンズ62、並びに、第1のタップTAおよび第2のタップTBは、図92のAまたはBのいずれかの配置とされている。
図92のAは、第21の実施の形態における、偏光子フィルタ1841、オンチップレンズ62、並びに、第1のタップTAおよび第2のタップTBの第1の配置例を示す平面図である。
偏光子フィルタ1841は、図92のAに示されるように、0度、45度、135度、または、135度のいずれかの偏光方向を有し、偏光方向が45度ずつ異なる4種類の偏光子フィルタ1841が、2×2の4画素単位で、画素アレイ部20内の所定の画素51に形成されている。
オンチップレンズ62は、画素単位に設けられ、第1のタップTAおよび第2のタップTBの位置関係は、全画素で同一である。
図92のBは、第21の実施の形態における、偏光子フィルタ1841、オンチップレンズ62、並びに、第1のタップTAおよび第2のタップTBの第2の配置例を示す平面図である。
偏光子フィルタ1841は、図92のBに示されるように、0度、45度、135度、または、135度のいずれかの偏光方向を有し、偏光方向が45度ずつ異なる4種類の偏光子フィルタ1841が、2×2の4画素単位で、画素アレイ部20内の所定の画素51に形成されている。
オンチップレンズ62は、画素単位に設けられ、第1のタップTAおよび第2のタップTBの位置関係は、横方向に隣り合う画素で反対である。換言すれば、第1のタップTAおよび第2のタップTBの配置が反対となる画素列が横方向に交互に配置されている。
偏光子フィルタ1841を備える画素51の駆動方法は、第20の実施の形態において図88を参照して説明したモード1乃至モード5の5種類の駆動方法が可能である。
第21の実施の形態では、画素アレイ部20に配列された複数の画素51のうち、一部の複数の画素51が、図91および図92に示したような、偏光子フィルタ1841を備えている。
偏光子フィルタ1841を備える画素51をモード1乃至モード5のいずれかで駆動することにより、偏光度情報を取得することができる。取得した偏光度情報により、被写体である物体面の表面状態(凹凸)及び相対距離差についての情報を取得したり、反射方向を算出したり、ガラス等の透明物体自体および透明物体の先の物体までの測距情報を取得することができる。
また、光源から照射する照射光の周波数を複数種類設定し、周波数ごとに偏光方向を異ならせることにより、多重周波数の並列測距が可能となる。例えば、20MHz、40MHz、60MHz、100MHzの4種類の照射光を同時に照射し、それぞれの偏光方向を、偏光子フィルタ1841の偏光方向に合わせて、0度、45度、135度、135度とすることにより、4種類の照射光の反射光を同時に受光して、測距情報を取得することができる。
なお、受光素子1の画素アレイ部20の全ての画素51が、偏光子フィルタ1841を備えた画素51としてもよい。
<第22の実施の形態>
次に、第1のタップTAと第2のタップTBの信号の配分比から求める測距情報以外の補助情報として、RGBの波長ごとの感度情報を取得できる受光素子1の構成例について説明する。
図93は、第22の実施の形態に係る画素の断面図を示している。
第22の実施の形態では、受光素子1は、画素アレイ部20の一部の画素51として、図93のAまたはBの少なくとも一方の画素51を有している。
図93のAおよびBにおいては、上述した第20の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
図93のAに示される画素51は、オンチップレンズ62と基板61との間に、R(Red)、G(Green)、またはB(Blue)のいずれかの波長を透過させるカラーフィルタ1861が形成されている。図93のAに示される画素51は、カラーフィルタ1861が設けられている点以外は、例えば、図2に示した第1の実施の形態や、図36で説明した第14または第15の実施の形態と同様に構成されている。
一方、図93のBでは、オンチップレンズ62と基板61との間に、赤外光をカットするIRカットフィルタ1871とカラーフィルタ1872とが積層されて形成されている画素51と、IRカットフィルタ1871とカラーフィルタ1872が形成されていない画素51とが隣接して配置されている。そして、IRカットフィルタ1871とカラーフィルタ1872が形成されている画素51の基板61には、第1のタップTAおよび第2のタップTBではなく、フォトダイオード1881が形成されている。さらに、フォトダイオード1881が形成されている画素51の画素境界部には、隣接画素と基板61を分離する画素分離部1882が形成されている。画素分離部1882は、例えば、タングステン(W)、アルミニウム(Al)、銅(Cu)などの金属材料、ポリシリコンなどの導電性材料の外周を、絶縁膜で覆う形で形成されている。画素分離部1882により、隣接画素との電子の移動が制限される。フォトダイオード1881を有する画素51は、第1のタップTAおよび第2のタップTBを有する画素51とは異なる制御配線を介して別駆動される。その他の構成は、例えば、図2に示した第1の実施の形態や、図36で示した第14の実施の形態と同様である。
図94のAは、図93のAに示した画素51が2×2で配列された4画素領域におけるカラーフィルタ1861の配置を示す平面図である。
2×2の4画素領域に対して、カラーフィルタ1861は、Gを透過させるフィルタ、Rを透過させるフィルタ、Bを透過させるフィルタ、および、IRを透過させるフィルタからなる4種類を2×2で配列した構成とされている。
図94のBは、図93のAに示した画素51が2×2で配列された4画素領域についての図93のAのA-A’線における平面図である。
図93のAに示される画素51では、第1のタップTAおよび第2のタップTBが画素単位に配置されている。
図94のCは、図93のBに示した画素51が2×2で配列された4画素領域におけるカラーフィルタ1872の配置を示す平面図である。
2×2の4画素領域に対して、カラーフィルタ1872は、Gを透過させるフィルタ、Rを透過させるフィルタ、Bを透過させるフィルタ、および、エア(フィルタなし)からなる4種類を2×2で配列した構成とされている。なお、エアの代わりに、全波長(R,G,B,IR)を透過させるクリアフィルタを配置してもよい。
カラーフィルタ187において、Gを透過させるフィルタ、Rを透過させるフィルタ、Bを透過させるフィルタの上層には、図93のBに示したように、IRカットフィルタ1871が配置されている。
図94のDは、図93のBに示した画素51が2×2で配列された4画素領域についての図93のBのB-B’線における平面図である。
2×2の4画素領域の基板61部分には、G、R、または、Bを透過させるフィルタを有する画素51には、フォトダイオード1881が形成され、エア(フィルタなし)を有する画素51には、第1のタップTAおよび第2のタップTBが形成されている。また、フォトダイオード1881が形成されている画素51の画素境界部には、隣接画素と基板61を分離する画素分離部1882が形成されている。
以上のように、図93のAに示した画素51は、図94のAに示したカラーフィルタ1861と、図94のBに示した光電変換領域との組み合わせを有し、図93のBに示した画素51は、図94のCに示したカラーフィルタ1872と、図94のDに示した光電変換領域との組み合わせを有する。
しかしながら、図94のAおよびCのカラーフィルタと、図94のBおよびDの光電変換領域との組み合わせは入れ替えてもよい。すなわち、第22の実施の形態における画素51の構成として、図94のAに示したカラーフィルタ1861と、図94のDに示した光電変換領域とを組み合わせた構成、または、図94のCに示したカラーフィルタ1872と、図94のBに示した光電変換領域を組み合わせた構成とすることもできる。
第1のタップTAおよび第2のタップTBを備える画素51の駆動は、図88を参照して説明したモード1乃至モード5の5種類の駆動方法が可能である。
フォトダイオード1881を有する画素51の駆動は、第1のタップTAおよび第2のタップTBを有する画素51の駆動とは別に、通常のイメージセンサの画素と同様の駆動が行われる。
第22の実施の形態によれば、受光素子1は、第1のタップTAおよび第2のタップTBを備える画素51が複数配列された画素アレイ部20の一部として、図93のAに示したような、第1のタップTAおよび第2のタップTBが形成された基板61の光入射面側にカラーフィルタ1861を備えた画素51を備えることができる。これにより、G、R、B、および、IRの波長ごとに、信号を取得することができ、物体識別力を向上させることができる。
また、第22の実施の形態によれば、受光素子1は、第1のタップTAおよび第2のタップTBを備える画素51が複数配列された画素アレイ部20の一部として、図93のBに示したような、第1のタップTAおよび第2のタップTBに代えてフォトダイオード1881を基板61内に有し、光入射面側にカラーフィルタ1872を備えた画素51を備えることができる。これにより、イメージセンサと同様のG信号、R信号、および、B信号を取得することができ、物体識別力を向上させることができる。
さらに、図93のAに示した第1のタップTAおよび第2のタップTBとカラーフィルタ1861とを備えた画素51と、図93のBに示したフォトダイオード1881とカラーフィルタ1872とを備えた画素51の両方が、画素アレイ部20内に形成されてもよい。
また、受光素子1の画素アレイ部20の全ての画素51が、図94のAとBの組み合わせによる画素、図94のCとDの組み合わせによる画素、図94のAとDの組み合わせによる画素、図94のCとBの組み合わせによる画素、の少なくとも1種類で構成されてもよい。
<測距モジュールの構成例>
図95は、図1の受光素子1を用いて測距情報を出力する測距モジュールの構成例を示すブロック図である。
測距モジュール5000は、発光部5011、発光制御部5012、および、受光部5013を備える。
発光部5011は、所定波長の光を発する光源を有し、周期的に明るさが変動する照射光を発して物体に照射する。例えば、発光部5011は、光源として、波長が780nm乃至1000nmの範囲の赤外光を発する発光ダイオードを有し、発光制御部5012から供給される矩形波の発光制御信号CLKpに同期して、照射光を発生する。
なお、発光制御信号CLKpは、周期信号であれば、矩形波に限定されない。例えば、発光制御信号CLKpは、サイン波であってもよい。
発光制御部5012は、発光制御信号CLKpを発光部5011および受光部5013に供給し、照射光の照射タイミングを制御する。この発光制御信号CLKpの周波数は、例えば、20メガヘルツ(MHz)である。なお、発光制御信号CLKpの周波数は、20メガヘルツ(MHz)に限定されず、5メガヘルツ(MHz)などであってもよい。
受光部5013は、物体から反射した反射光を受光し、受光結果に応じて距離情報を画素ごとに算出し、物体までの距離を画素ごとに階調値で表したデプス画像を生成して、出力する。
受光部5013には、上述した受光素子1が用いられ、受光部5013としての受光素子1は、例えば、発光制御信号CLKpに基づいて、画素アレイ部20の各画素51の信号取り出し部65-1および65-2それぞれの電荷検出部(N+半導体領域71)で検出された信号強度から、距離情報を画素ごとに算出する。
以上のように、間接ToF方式により被写体までの距離情報を求めて出力する測距モジュール5000の受光部5013として、図1の受光素子1を組み込むことができる。測距モジュール5000の受光部5013として、上述した各実施の形態の受光素子1、具体的には、裏面照射型として画素感度を向上させた受光素子を採用することにより、測距モジュール5000としての測距特性を向上させることができる。
<移動体への応用例>
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図96は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図96に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図96の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図97は、撮像部12031の設置位置の例を示す図である。
図97では、車両12100は、撮像部12031として、撮像部12101,12102,12103,12104,12105を有する。
撮像部12101,12102,12103,12104,12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102,12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。撮像部12101及び12105で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図97には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。
マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031に適用され得る。具体的には、例えば図1に示した受光素子1を撮像部12031に適用することで、感度等の特性を向上させることができる。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、以上において説明した2以上の実施の形態を適宜組み合わせることも勿論可能である。すなわち、例えば画素の感度等のどの特性を優先するかに応じて、画素内に設ける信号取り出し部の個数や配置位置、信号取り出し部の形状や共有構造とするか否か、オンチップレンズの有無、画素間遮光部の有無、分離領域の有無、オンチップレンズや基板の厚み、基板の種類や膜設計、光入射面へのバイアスの有無、反射部材の有無などを適切に選択することが可能である。
また、上述した実施の形態においては、信号キャリアとして電子を用いる例について説明したが、光電変換で発生した正孔を信号キャリアとして用いるようにしてもよい。そのような場合、信号キャリアを検出するための電荷検出部がP+半導体領域により構成され、基板内に電界を発生させるための電圧印加部がN+半導体領域により構成されるようにし、信号取り出し部に設けられた電荷検出部において、信号キャリアとしての正孔が検出されるようにすればよい。
本技術によればCAPDセンサを、裏面照射型の受光素子の構成とすることで、測距特性を向上させることができる。
なお、上述した実施の形態は、基板61に形成されたP+半導体領域73に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式で記載したが、本技術は、その駆動方式に限定されず、他の駆動方式にも適用することができる。例えば、基板61に形成した第1および第2の転送トランジスタと第1および第2の浮遊拡散領域を用いて、第1および第2の転送トランジスタのゲートにそれぞれ所定の電圧を印加することによって光電変換された電荷をそれぞれ第1の転送トランジスタを介して第1の浮遊拡散領域に、または、第2の転送トランジスタを介して第2の浮遊拡散領域に振り分けて蓄積させる駆動方式であってもよい。その場合、基板61に形成された第1および第2の転送トランジスタは、それぞれ、ゲートに所定の電圧が印加される第1および第2の電圧印加部として機能し、基板61に形成された第1および第2の浮遊拡散領域は、それぞれ、光電変換により発生した電荷を検出する第1および第2の電荷検出部として機能する。
また、言い換えれば、基板61に形成されたP+半導体領域73に直接電圧を印加し、発生させた電界によって光電変換された電荷を移動させる駆動方式において、第1および第2の電圧印加部とした2つのP+半導体領域73は、所定の電圧が印加される制御ノードであり、第1および第2の電荷検出部とした2つのN+半導体領域71は、電荷を検出する検出ノードである。基板61に形成された第1および第2の転送トランジスタのゲートに所定の電圧を印加し、光電変換された電荷を第1の浮遊拡散領域または第2の浮遊拡散領域に振り分けて蓄積させる駆動方式では、第1および第2の転送トランジスタのゲートが、所定の電圧が印加される制御ノードであり、基板61に形成された第1および第2の浮遊拡散領域が、電荷を検出する検出ノードである。
また、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
(1)
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
有効画素領域の外側に設けられた電荷排出領域と
を備える
受光素子。
(2)
前記配線層は、反射部材を備える1層を少なくとも有し、
前記反射部材は、平面視において前記第1の電荷検出部または前記第2の電荷検出部と重なるように設けられている
前記(1)に記載の受光素子。
(3)
前記配線層は、遮光部材を備える1層を少なくとも有し、
前記遮光部材は、平面視において前記第1の電荷検出部または前記第2の電荷検出部と重なるように設けられている
前記(1)または(2)に記載の受光素子。
(4)
前記電荷排出領域は、駆動される開口画素を含む
前記(1)乃至(3)のいずれかに記載の受光素子。
(5)
前記電荷排出領域は、駆動される遮光画素を含む
前記(1)乃至(4)のいずれかに記載の受光素子。
(6)
前記電荷排出領域は、0または正電圧が印加された高濃度のN型領域を含む
前記(1)乃至(5)のいずれかに記載の受光素子。
(7)
画素の境界部に、前記第1および第2の電荷検出部の周囲の絶縁膜と接するPウェル領域をさらに備える
前記(1)乃至(6)のいずれかに記載の受光素子。
(8)
前記Pウェル領域は、光電変換領域よりも高い不純物濃度で構成される
前記(7)に記載の受光素子。
(9)
画素トランジスタが形成されているPウェル領域と、前記第1および第2の電荷検出部の周囲の絶縁膜との間の間隙領域に、0または正電圧が印加されるN型拡散層をさらに備える
前記(1)乃至(6)のいずれかに記載の受光素子。
(10)
前記N型拡散層は、有効画素領域内の画素列で共有して配置される
前記(9)に記載の受光素子。
(11)
前記N型拡散層は、有効画素領域外の画素に配置される
前記(9)に記載の受光素子。
(12)
前記N型拡散層は、有効画素領域内の各画素に配置される
前記(9)に記載の受光素子。
(13)
前記第1および第2の電圧印加部は、それぞれ前記半導体層に形成された第1および第2のP型半導体領域で構成される
前記(1)乃至(12)のいずれかに記載の受光素子。
(14)
前記第1および第2の電圧印加部は、それぞれ前記半導体層に形成された第1および第2の転送トランジスタで構成される
前記(1)乃至(12)のいずれかに記載の受光素子。
(15)
オンチップレンズと、
配線層と、
前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
前記半導体層は、
第1の電圧が印加される第1の電圧印加部と、
前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
有効画素領域の外側に設けられた電荷排出領域と
を備える
受光素子と、
周期的に明るさが変動する照射光を照射する光源と、
前記照射光の照射タイミングを制御する発光制御部と
を備える測距モジュール。
1 受光素子, 20 画素アレイ部, 21 タップ駆動部, 22 垂直駆動部, 29 垂直信号線, 30 電圧供給線, 51 画素, 51X 遮光画素, 61 基板, 62 オンチップレンズ, 63 画素間遮光膜, 64 酸化膜, 65,65-1,65-2 信号取り出し部, 66 固定電荷膜, 71-1,71-2,71 N+半導体領域, 73-1,73-2,73 P+半導体領域, 441-1,441-2,441 分離領域, 471-1,471-2,471 分離領域, 631 反射部材, 721 転送トランジスタ, 722 FD, 723 リセットトランジスタ, 724 増幅トランジスタ, 725 選択トランジスタ, 727 付加容量, 728 切替トランジスタ, 741 電圧供給線, 811 多層配線層, 812 層間絶縁膜, 813 電源線, 814 電圧印加配線, 815 反射部材, 816 電圧印加配線, 817 制御線, M1乃至M5 金属膜, 1021 Pウェル領域, 1022 P型半導体領域, 1031 Pウェル領域, 1032,1033 酸化膜, 1051 有効画素領域, 1052 無効画素領域, 1061 N型拡散層, 1071 画素分離部, 1101 電荷排出領域, 1102 OPB領域, 1121 開口画素領域, 1122 遮光画素領域, 1123 N型領域, 1131 N型拡散層, 1201,1211 基板, 1231 画素アレイ領域, 1232 エリア制御回路, 1251 MIX接合部, 1252 DET接合部, 1253 電圧供給線, 1261 周辺部, 1311 電極部, 1311A 埋め込み部, 1311B 突き出し部, 1312 P+半導体領域, 1313 絶縁膜, 1314 ホール濃度強化層, 1401,1401A乃至1401D 電源線, 1411,1411A乃至E VSS配線, 1421 間隙, 1511 垂直配線, 1512 水平配線, 1513 配線, 1521 第1の配線層, 1522 第2の配線層, 1523 第3の配線層, 1542,1543 外周部, 1801, 1811 位相差遮光膜, 1821 オンチップレンズ, 1841 偏光子フィルタ, 1861 カラーフィルタ, 1871 IRカットフィルタ, 1872 カラーフィルタ, 1881 フォトダイオード, 1882 画素分離部, 5000 測距モジュール, 5011 発光部, 5012 発光制御部, 5013 受光部

Claims (14)

  1. オンチップレンズと、
    配線層と、
    前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
    前記半導体層は、
    第1の電圧が印加される第1の電圧印加部と、
    前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
    前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
    前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
    有効画素領域の外側に設けられた電荷排出領域と
    を備え
    前記電荷排出領域は、駆動される開口画素を含む
    受光素子。
  2. 前記電荷排出領域は、駆動される遮光画素をさらに含む
    請求項1に記載の受光素子。
  3. 前記電荷排出領域は、0または正電圧が印加された高濃度のN型領域をさらに含む
    請求項1に記載の受光素子。
  4. 前記第1および第2の電圧印加部は、それぞれ前記半導体層に形成された第1および第2のP型半導体領域で構成される
    請求項1に記載の受光素子。
  5. オンチップレンズと、
    配線層と、
    前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
    前記半導体層は、
    第1の電圧が印加される第1の電圧印加部と、
    前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
    前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
    前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
    有効画素領域の外側に設けられた電荷排出領域と、
    画素の境界部に、前記第1および第2の電荷検出部の周囲の絶縁膜と接するPウェル領域
    を備える
    受光素子
  6. 前記Pウェル領域は、光電変換領域よりも高い不純物濃度で構成される
    請求項に記載の受光素子。
  7. オンチップレンズと、
    配線層と、
    前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
    前記半導体層は、
    第1の電圧が印加される第1の電圧印加部と、
    前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
    前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
    前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
    有効画素領域の外側に設けられた電荷排出領域と、
    画素トランジスタが形成されているPウェル領域と、前記第1および第2の電荷検出部の周囲の絶縁膜との間の間隙領域に、0または正電圧が印加されるN型拡散層
    を備える
    受光素子
  8. 前記N型拡散層は、有効画素領域内の画素列で共有して配置される
    請求項に記載の受光素子。
  9. 前記N型拡散層は、有効画素領域外の画素に配置される
    請求項に記載の受光素子。
  10. 前記N型拡散層は、有効画素領域内の各画素に配置される
    請求項に記載の受光素子。
  11. オンチップレンズと、
    配線層と、
    前記オンチップレンズと前記配線層との間に配される半導体層とを備え、
    前記半導体層は、
    第1の電圧が印加される第1の電圧印加部と、
    前記第1の電圧とは異なる第2の電圧が印加される第2の電圧印加部と、
    前記第1の電圧印加部の周囲に配置される第1の電荷検出部と、
    前記第2の電圧印加部の周囲に配置される第2の電荷検出部と、
    有効画素領域の外側に設けられた電荷排出領域と
    を備え、
    前記第1および第2の電圧印加部は、それぞれ前記半導体層に形成された第1および第2の転送トランジスタで構成される
    受光素子
  12. 前記配線層は、反射部材を備える1層を少なくとも有し、
    前記反射部材は、平面視において前記第1の電荷検出部または前記第2の電荷検出部と重なるように設けられている
    請求項1乃至11のいずれかに記載の受光素子。
  13. 前記配線層は、遮光部材を備える1層を少なくとも有し、
    前記遮光部材は、平面視において前記第1の電荷検出部または前記第2の電荷検出部と重なるように設けられている
    請求項1乃至11のいずれかに記載の受光素子。
  14. 請求項1乃至13のいずれかに記載の受光素子と、
    周期的に明るさが変動する照射光を照射する光源と、
    前記照射光の照射タイミングを制御する発光制御部と
    を備える測距モジュール。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088185B2 (en) * 2019-02-28 2021-08-10 Samsung Electronics Co., Ltd. Image sensor including particular readout circuit arrangement
TWI734107B (zh) * 2019-04-30 2021-07-21 住華科技股份有限公司 一種光學檢測裝置及其光學檢測方法
KR20200145891A (ko) 2019-06-19 2020-12-31 삼성전자주식회사 얽힌 픽셀을 포함하는 깊이 센서
KR102709669B1 (ko) * 2019-07-01 2024-09-26 에스케이하이닉스 주식회사 픽셀 및 이를 포함하는 이미지 센서
KR102704197B1 (ko) * 2019-12-12 2024-09-09 에스케이하이닉스 주식회사 이미지 센싱 장치
TW202133424A (zh) * 2020-01-29 2021-09-01 日商索尼半導體解決方案公司 攝像元件、攝像裝置及測距裝置
JP2021150402A (ja) * 2020-03-17 2021-09-27 ソニーセミコンダクタソリューションズ株式会社 受光素子および制御方法
CN113764441A (zh) * 2020-06-03 2021-12-07 格科微电子(上海)有限公司 光学指纹器件
KR20210151497A (ko) * 2020-06-05 2021-12-14 에스케이하이닉스 주식회사 이미지 센싱 장치
TWI759213B (zh) * 2020-07-10 2022-03-21 大陸商廣州印芯半導體技術有限公司 光感測器及其感測方法
WO2022019151A1 (ja) * 2020-07-20 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 発光装置
KR20220068497A (ko) * 2020-11-19 2022-05-26 에스케이하이닉스 주식회사 이미지 센싱 장치
KR20220072257A (ko) * 2020-11-25 2022-06-02 에스케이하이닉스 주식회사 이미지 센싱 장치
KR20220094846A (ko) * 2020-12-29 2022-07-06 에스케이하이닉스 주식회사 이미지 센싱 장치
EP4303533A4 (en) * 2021-03-05 2024-08-14 Toppan Inc DISTANCE IMAGE CAPTURE DEVICE AND DISTANCE IMAGE CAPTURE METHOD
TWI762387B (zh) * 2021-07-16 2022-04-21 台達電子工業股份有限公司 飛行測距裝置及其檢測方法
EP4280282A1 (en) * 2022-05-18 2023-11-22 Canon Kabushiki Kaisha Radiation detector and radiation imaging system
CN115274912B (zh) * 2022-08-01 2024-01-30 中国电子科技集团公司第四十四研究所 高空间分辨率的x射线探测器单元、探测器及其制作方法
CN117593310B (zh) * 2024-01-19 2024-04-02 江苏红相蓝瑞电力科技有限公司 一种用于电能表装配质量检测的图像检测方法和装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147333A (ja) 2006-12-08 2008-06-26 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2011097418A (ja) 2009-10-30 2011-05-12 Sony Corp 固体撮像装置、電子機器
US9117712B1 (en) 2009-07-24 2015-08-25 Mesa Imaging Ag Demodulation pixel with backside illumination and charge barrier
JP2017522727A (ja) 2014-06-27 2017-08-10 ソフトキネティク センサーズ エヌブイ 多数電流によって補助される放射線検出器デバイス

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5198150B2 (ja) * 2008-05-29 2013-05-15 株式会社東芝 固体撮像装置
GB2474631A (en) 2009-10-14 2011-04-27 Optrima Nv Photonic Mixer
US9134401B2 (en) * 2012-03-27 2015-09-15 Hamamatsu Photonics K. K. Range sensor and range image sensor
US20130278846A1 (en) * 2012-04-24 2013-10-24 Qualcomm Mems Technologies, Inc. Illumination systems and methods
JP2018135401A (ja) 2015-06-30 2018-08-30 株式会社クラレ ラベル用接着剤
JP7054639B2 (ja) * 2018-03-16 2022-04-14 ソニーセミコンダクタソリューションズ株式会社 受光素子および電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147333A (ja) 2006-12-08 2008-06-26 Sony Corp 固体撮像装置、その製造方法および撮像装置
US9117712B1 (en) 2009-07-24 2015-08-25 Mesa Imaging Ag Demodulation pixel with backside illumination and charge barrier
JP2011097418A (ja) 2009-10-30 2011-05-12 Sony Corp 固体撮像装置、電子機器
JP2017522727A (ja) 2014-06-27 2017-08-10 ソフトキネティク センサーズ エヌブイ 多数電流によって補助される放射線検出器デバイス

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