KR20200010045A - 수광 소자 및 거리측정 모듈 - Google Patents

수광 소자 및 거리측정 모듈 Download PDF

Info

Publication number
KR20200010045A
KR20200010045A KR1020190079791A KR20190079791A KR20200010045A KR 20200010045 A KR20200010045 A KR 20200010045A KR 1020190079791 A KR1020190079791 A KR 1020190079791A KR 20190079791 A KR20190079791 A KR 20190079791A KR 20200010045 A KR20200010045 A KR 20200010045A
Authority
KR
South Korea
Prior art keywords
pixel
semiconductor region
region
substrate
voltage
Prior art date
Application number
KR1020190079791A
Other languages
English (en)
Inventor
츠토무 이모토
유지 이소가이
타쿠야 마루야마
타쿠로 무라세
료타 와타나베
타케시 야마자키
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20200010045A publication Critical patent/KR20200010045A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/02—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
    • G01B11/026—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness by measuring distance between sensor and object
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/32—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/481—Constructional features, e.g. arrangements of optical elements
    • G01S7/4816—Constructional features, e.g. arrangements of optical elements of receivers alone
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02002—Arrangements for conducting electric current to or from the device in operations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02016—Circuit arrangements of general character for the devices
    • H01L31/02019—Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02024—Position sensitive and lateral effect photodetectors; Quadrant photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0232—Optical elements or arrangements associated with the device
    • H01L31/02327—Optical elements or arrangements associated with the device the optical elements being integrated or being directly associated to the device, e.g. back reflectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B47/00—Circuit arrangements for operating light sources in general, i.e. where the type of light source is not relevant
    • H05B47/10—Controlling the light source
    • H05B47/16—Controlling the light source by timing means
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S15/00—Systems using the reflection or reradiation of acoustic waves, e.g. sonar systems
    • G01S15/02—Systems using the reflection or reradiation of acoustic waves, e.g. sonar systems using reflection of acoustic waves
    • G01S15/06—Systems determining the position data of a target
    • G01S15/08—Systems for measuring distance only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Optical Radar Systems And Details Thereof (AREA)
  • Measurement Of Optical Distance (AREA)

Abstract

수광 소자는, 온 칩 렌즈와, 배선층과, 온 칩 렌즈와 배선층 사이에 배치되는 반도체층을 포함한다. 반도체층은, 제1의 전압이 인가되는 제1의 전압 인가부와, 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와, 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와, 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와, 유효 화소 영역의 외측에 마련된 전하 배출 영역을 포함한다. 본 기술은, 예를 들면, ToF 방식으로 거리 정보를 생성하는 수광 소자 등에 적용할 수 있다.

Description

수광 소자 및 거리측정 모듈{LIGHT-RECEIVING ELEMENT AND DISTANCE MEASUREMENT MODULE}
본 기술은, 수광 소자 및 거리측정 모듈에 관한 것으로, 특히, 특성을 향상시킬 수 있도록 한 수광 소자 및 거리측정 모듈에 관한 것이다.
종래, 간접 ToF(Time of Flight) 방식을 이용한 거리측정 시스템이 알려져 있다. 이와 같은 거리측정 시스템에서는, 어느 위상으로 LED(Light Emitting Diode)나 레이저를 이용하여 조사된 액티브광이 대상물에 닿아서 반사한 광을 수광함으로써 얻어지는 신호 전하를 고속으로 다른 영역에 배분할 수 있는 센서가 필요 불가결하다.
그래서, 예를 들면 센서의 기판에 직접 전압을 인가하여 기판 내에 전류를 발생시킴으로써, 기판 내의 광범위의 영역을 고속으로 변조할 수 있도록 한 기술이 제안되어 있다(예를 들면, 특허문헌 1 참조). 이와 같은 센서는, CAPD(Current Assisted Photonic Demodulator) 센서라고도 불리고 있다.
일본 특개2011-86904호 공보
그렇지만, 상술한 기술에서는 충분한 특성의 CAPD 센서를 얻기가 곤란하였다.
예를 들면 상술한 CAPD 센서는, 기판에서의 외부로부터의 광을 수광하는 측의 면에 배선 등이 배치되는 표면 조사형의 센서로 되어 있다.
광전변환 영역의 확보를 위해 PD(Photodiode), 즉 광전변환부의 수광면측에는 배선 등, 입사하여 오는 광의 광로를 차단하는 것이 없는 것이 바람직하다. 그러나, 표면 조사형의 CAPD 센서에서는, 구조에 따라서는 PD의 수광면측에 전하 추출용의 배선이나 각종 제어선, 신호선을 배치하지 않을 수 없는 것이 있어서, 광전변환 영역이 제한되어 버린다. 즉, 충분한 광전변환 영역을 확보할 가 없어서, 화소 감도 등의 특성이 저하되어 버리는 일이 있다.
또한, 외광이 있는 장소에서 CAPD 센서를 사용하는 것을 생각한 경우, 외광 성분은 액티브광을 이용하여 거리측정를 행하는 간접 ToF 방식에서는 노이즈 성분으로 되기 때문에, 충분한 SN비(Signal to Noise ratio)를 확보하여 거리 정보를 얻기 위해서는, 충분한 포화 신호량(Qs)을 확보할 필요가 있다. 그러나, 표면 조사형의 CAPD 센서에서는, 배선 레이아웃에 제한이 있기 때문에, 용량을 확보하기 위해 추가의 트랜지스터를 마련하는 등, 배선 용량 이외의 수법을 이용할 궁리가 필요하였다.
또한, 표면 조사형의 CAPD 센서에서는, 기판 내에서의 광이 입사하는 측에 Tap이라고 불리는 신호 취출부가 배치되어 있다. 한편 Si 기판 내의 광전변환을 생각한 경우, 광의 파장에서 감쇠율에 차분(差分)이 있는데 광입사면측에서 광전변환이 일어나는 비율은 높다. 그 때문에, 표면형의 CAPD 센서에서는 신호 취출부가 마련된 Tap영역 중, 신호 전하를 배분하지 않는 Tap 영역인 Inactive Tap 영역에서 광전변환이 행하여지는 확률이 높아질 가능성이 있다. 간접 ToF 센서에서는 액티브광의 위상에 응하여 각 전하 축적 영역에 배분된 신호를 이용하여 거리측정 정보를 얻기 때문에, Inactive Tap 영역에서 직접 광전변환한 성분이 노이즈가 되고, 그 결과, 거리측정 정밀도가 악화하여 버릴 가능성이 있다. 즉, CAPD 센서의 특성이 저하되어 버릴 가능성이 있다.
본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, 특성을 향상시킬 수 있도록 하는 것이다.
본 기술의 제1의 측면에 관하여, 온 칩 렌즈와, 배선층과, 상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층을 포함하는 수광 소자를 제공한다. 상기 반도체층은, 제1의 전압이 인가되는 제1의 전압 인가부와, 상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와, 상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와, 상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와, 유효 화소 영역의 외측에 마련된 전하 배출 영역을 포함한다.
본 기술의 제1의 측면에서는, 온 칩 렌즈와, 배선층과, 상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층이 마련되고, 상기 반도체층에는, 제1의 전압이 인가되는 제1의 전압 인가부와, 상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와, 상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와, 상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와, 유효 화소 영역의 외측에 마련된 전하 배출 영역이 마련된다.
본 기술의 제2의 측면에 관하여, 온 칩 렌즈와, 배선층과, 상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층을 구비하고, 상기 반도체층은, 제1의 전압이 인가되는 제1의 전압 인가부와, 상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와, 상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와, 상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와, 유효 화소 영역의 외측에 마련된 전하 배출 영역을 구비하는 수광 소자와, 주기적으로 밝기가 변동하는 조사광을 조사하는 광원과, 상기 조사광의 조사 타이밍을 제어하는 발광 제어부를 포함하는 거리측정 모듈을 제공한다.
본 기술의 제2의 측면에서는, 온 칩 렌즈와, 배선층과, 상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층이 마련되고, 상기 반도체층에는, 제1의 전압이 인가되는 제1의 전압 인가부와, 상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와, 상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와, 상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와, 유효 화소 영역의 외측에 마련된 전하 배출 영역이 마련되는 수광 소자와, 주기적으로 밝기가 변동하는 조사광을 조사하는 광원과, 상기 조사광의 조사 타이밍을 제어하는 발광 제어부가 마련된다.
본 기술의 제1 및 제2의 측면에 의하면, 특성을 향상시킬 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
이들 및 다른 목적, 본 개시의 특징 및 이점은, 첨부된 도면에서 도시된 바와 같이, 본 개시의 최상의 실시의 형태의 이하의 상세한 설명에 비추어 보다 명백해 질 것이다.
도 1은 수광 소자의 구성례를 도시하는 블록도.
도 2는 화소의 구성례를 도시하는 도면.
도 3은 화소의 신호 취출부의 부분의 구성례를 도시하는 도면.
도 4는 감도 향상에 관해 설명하는 도면.
도 5는 전하 분리 효율의 향상에 관해 설명하는 도면.
도 6은 전자의 취출 효율의 향상에 관해 설명하는 도면.
도 7은 표면 조사형에서의 신호 캐리어의 이동 속도를 설명하는 도면.
도 8은 이면 조사형에서의 신호 캐리어의 이동 속도를 설명하는 도면.
도 9는 화소의 신호 취출부의 부분의 다른 구성례를 도시하는 도면.
도 10은 화소와 온 칩 렌즈의 관계를 설명하는 도면.
도 11은 화소의 신호 취출부의 부분의 다른 구성례를 도시하는 도면.
도 12는 화소의 신호 취출부의 부분의 다른 구성례를 도시하는 도면.
도 13은 화소의 신호 취출부의 부분의 다른 구성례를 도시하는 도면.
도 14는 화소의 신호 취출부의 부분의 다른 구성례를 도시하는 도면.
도 15는 화소의 신호 취출부의 부분의 다른 구성례를 도시하는 도면.
도 16은 화소의 다른 구성례를 도시하는 도면.
도 17은 화소의 다른 구성례를 도시하는 도면.
도 18은 화소의 다른 구성례를 도시하는 도면.
도 19는 화소의 다른 구성례를 도시하는 도면.
도 20은 화소의 다른 구성례를 도시하는 도면.
도 21은 화소의 다른 구성례를 도시하는 도면.
도 22는 화소의 다른 구성례를 도시하는 도면.
도 23은 화소의 다른 구성례를 도시하는 도면.
도 24는 화소의 다른 구성례를 도시하는 도면.
도 25는 화소의 다른 구성례를 도시하는 도면.
도 26은 화소의 다른 구성례를 도시하는 도면.
도 27의 A 및 B는 화소의 다른 구성례를 도시하는 도면.
도 28은 화소의 다른 구성례를 도시하는 도면.
도 29는 화소의 다른 구성례를 도시하는 도면.
도 30은 화소의 다른 구성례를 도시하는 도면.
도 31은 화소의 등가회로를 도시하는 도면.
도 32는 화소의 기타의 등가회로를 도시하는 도면.
도 33의 A 및 B는 Periodic 배치를 채용한 전압 공급선의 배치례를 도시하는 도면.
도 34의 A 및 B는 Mirror 배치를 채용한 전압 공급선의 배치례를 도시하는 도면.
도 35의 A 및 B는 Periodic 배치와 Mirror 배치의 특성을 설명하는 도면.
도 36은 제14의 실시의 형태에서의 복수 화소의 단면도.
도 37은 제14의 실시의 형태에서의 복수 화소의 단면도.
도 38은 제9의 실시의 형태에서의 복수 화소의 단면도.
도 39는 제9의 실시의 형태의 변형례 1에서의 복수 화소의 단면도.
도 40은 제15의 실시의 형태에서의 복수 화소의 단면도.
도 41은 제10의 실시의 형태에서의 복수 화소의 단면도.
도 42의 A 내지 C는 다층 배선층의 5층의 금속막을 설명하는 도면.
도 43의 A 및 B는 다층 배선층의 5층의 금속막을 설명하는 도면.
도 44의 A 내지 C는 폴리실리콘층을 설명하는 도면.
도 45의 A 내지 C는 금속막에 형성되는 반사 부재의 변형례를 도시하는 도면.
도 46의 A 및 B는 금속막에 형성되는 반사 부재의 변형례를 도시하는 도면.
도 47의 A 내지 C는 수광 소자의 기판 구성을 설명하는 도면.
도 48은 화소 트랜지스터 영역 주변의 노이즈에 관해 설명하는 도면.
도 49의 A 및 B는 화소 트랜지스터 영역 주변의 노이즈 억제 구조를 설명하는 도면.
도 50은 화소 트랜지스터 영역 주변의 전하 배출 구조를 설명하는 도면.
도 51은 화소 트랜지스터 영역 주변의 전하 배출 구조를 설명하는 도면.
도 52는 유효 화소 영역 주변의 전하 배출에 관해 설명하는 도면.
도 53의 A 내지 D는 유효 화소 영역의 외주에 마련한 전하 배출 영역의 구성례를 도시하는 평면도.
도 54는 전하 배출 영역이 차광 화소 영역과 N형 영역으로 구성되는 경우의 단면도.
도 55의 A 및 B는 광전변환 영역을 갖는 기판에 화소 트랜지스터를 배치한 경우의 전류의 흐름을 설명하는 도면.
도 56은 제18의 실시의 형태에 관한 복수 화소의 단면도.
도 57은 2장의 기판의 회로 분담을 설명하는 도면.
도 58은 제18의 실시의 형태에 관한 기판 구성을 설명하는 도면.
도 59는 MIX 접합부와 DET 접합부의 배치를 도시하는 평면도.
도 60은 MIX 접합부와 DET 접합부의 배치를 도시하는 평면도.
도 61은 소비 전류 증대의 문제를 설명하는 도면.
도 62의 A 및 B는 제19의 실시의 형태의 제1 구성례에 관한 화소의 평면도와 단면도.
도 63의 A 및 B는 제19의 실시의 형태의 제2 구성례에 관한 화소의 평면도와 단면도.
도 64의 A 내지 C는 제19의 실시의 형태의 제1 구성례 및 제2 구성례의 기타의 평면 형상을 도시하는 도면.
도 65의 A 내지 C는 제19의 실시의 형태의 제1 구성례 및 제2 구성례의 기타의 평면 형상을 도시하는 도면.
도 66의 A 및 B는 제19의 실시의 형태의 제3 구성례에 관한 화소의 평면도와 단면도.
도 67의 A 내지 C는 제19의 실시의 형태의 제3 구성례의 기타의 평면 형상을 도시하는 도면.
도 68의 A 내지 C은 제19의 실시의 형태의 제3 구성례의 기타의 평면 형상을 도시하는 도면.
도 69는 4탭의 화소 신호를 동시에 출력하는 경우의 화소 어레이부의 회로 구성례를 도시하는 도면.
도 70은 4개의 수직 신호선을 배치하는 배선 레이아웃을 도시하는 도면.
도 71은 4개의 수직 신호선을 배치하는 배선 레이아웃의 제1 변형례를 도시하는 도면.
도 72는 4개의 수직 신호선을 배치하는 배선 레이아웃의 제2 변형례를 도시하는 도면.
도 73의 A 및 B는 화소 트랜지스터의 배치례의 변형례를 도시하는 도면.
도 74는 도 73의 B의 화소 트랜지스터 레이아웃에서의 접속 레이아웃을 도시하는 도면.
도 75는 도 73의 B의 화소 트랜지스터 레이아웃에서의 배선 레이아웃을 도시하는 도면.
도 76은 하나의 화소열에 2개의 전원선으로 하는 배선 레이아웃을 도시하는 도면.
도 77은 VSS 배선의 배선례를 도시하는 평면도.
도 78은 VSS 배선의 배선례를 도시하는 평면도.
도 79는 동보정의 제1의 방법에 관해 설명하는 도면.
도 80은 동보정의 제1의 방법에 관해 설명하는 도면.
도 81은 동보정의 제1의 방법에 관해 설명하는 도면.
도 82의 A 내지 C는 동보정의 제1의 방법에 관해 설명하는 도면.
도 83은 동보정의 제1의 방법에서의 온 칩 렌즈의 어긋남량을 설명하는 도면.
도 84는 2Phase 방식과 4Phase 방식을 설명하는 도면.
도 85는 전압 공급선의 배선례를 설명하는 도면.
도 86의 A 내지 C는 제20의 실시의 형태의 제1 구성례에 관한 화소의 단면도와 평면도.
도 87의 A 내지 F는 제1 및 제2의 탭의 배열례를 도시하는 도면.
도 88은 제1 및 제2의 탭의 구동 모드를 설명하는 도면.
도 89는 제20의 실시의 형태의 제2 구성례에 관한 화소의 단면도와 평면도.
도 90은 위상차 차광막과 온 칩 렌즈의 배치례를 도시하는 도면.
도 91은 제21의 실시의 형태에 관한 화소의 단면도.
도 92의 A 및 B는 제21의 실시의 형태에 관한 화소의 평면도.
도 93의 A 및 B는 제22의 실시의 형태에 관한 화소의 단면도.
도 94의 A 내지 D는 제22의 실시의 형태에 관한 화소의 평면도.
도 95는 거리측정 모듈의 구성례를 도시하는 블록도.
도 96은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 97은 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
이하, 도면을 참조하여, 본 기술을 적용한 실시의 형태에 관해 설명한다.
<제1의 실시의 형태>
<수광 소자의 구성례>
본 기술은, CAPD 센서를 이면 조사형의 구성으로 함으로써, 화소 감도 등의 특성을 향상시킬 수 있도록 하는 것이다.
본 기술은, 예를 들면 간접 ToF 방식에 의해 거리측정를 행하는 거리측정 시스템을 구성하는 수광 소자나, 그와 같은 수광 소자를 갖는 촬상 장치 등에 적용하는 것이 가능하다.
예를 들면 거리측정 시스템은, 차량에 탑재되고, 차외에 있는 대상물까지의 거리를 측정하는 차량탑재용의 시스템이나, 유저의 손 등의 대상물까지의 거리를 측정하고, 그 측정 결과에 의거하여 유저의 제스처를 인식하는 제스처 인식용의 시스템 등에 적용할 수 있다. 이 경우, 제스처 인식의 결과는, 예를 들면 카 내비게이션 시스템의 조작 등에 이용할 수 있다.
도 1은, 본 기술을 적용한 수광 소자의 한 실시의 형태의 구성례를 도시하는 블록도이다.
도 1에 도시하는 수광 소자(1)는, 이면 조사형의 CAPD 센서이고, 예를 들면, 거리측정 기능을 갖는 촬상 장치에 마련되어 있다.
수광 소자(1)는, 도시하지 않은 반도체 기판상에 형성된 화소 어레이부(20)와, 화소 어레이부(20)와 같은 반도체 기판상에 집적된 주변 회로부를 갖는 구성으로 되어 있다. 주변 회로부는, 예를 들면, 탭 구동부(21), 수직 구동부(22), 칼럼 처리부(23), 수평 구동부(24), 및 시스템 제어부(25)로 구성되어 있다.
수광 소자(1)에는, 또한 신호 처리부(31) 및 데이터 격납부(32)도 마련되어 있다. 또한, 신호 처리부(31) 및 데이터 격납부(32)는, 수광 소자(1)와 같은 기판상에 탑재하여도 좋고, 촬상 장치에서의 수광 소자(1)와는 다른 기판상에 배치하도록 하여도 좋다.
화소 어레이부(20)는, 수광한 광량에 응한 전하를 생성하고, 그 전하에 응한 신호를 출력하는 화소(51)가 행방향 및 열방향의 행렬형상으로 2차원 배치된 구성으로 되어 있다. 즉, 화소 어레이부(20)는, 입사한 광을 광전변환하고, 그 결과 얻어진 전하에 응한 신호를 출력하는 화소(51)를 복수 갖고 있다. 여기서, 행방향이란, 수평 방향의 화소(51)의 배열 방향을 말하고, 열방향이란, 수직 방향의 화소(51)의 배열 방향을 말한다. 행방향은, 도면 중, 횡방향이고, 열방향은, 도면 중, 종방향이다.
화소(51)는, 외부로부터 입사한 광, 특히 적외광을 수광하여 광전변환하고, 그 결과 얻어진 전하에 응한 화소 신호를 출력한다. 화소(51)는, 소정의 전압(MIX0)(제1의 전압)을 인가하여, 광전변환된 전하를 검출하는 제1의 탭(TA)과, 소정의 전압(MIX1)(제2의 전압)을 인가하여, 광전변환된 전하를 검출하는 제2의 탭(TB)을 갖는다.
탭 구동부(21)는, 화소 어레이부(20)의 각 화소(51)의 제1의 탭(TA)에, 소정의 전압 공급선(30)을 통하여 소정의 전압(MIX0)을 공급하고, 제2의 탭(TB)에, 소정의 전압 공급선(30)을 통하여 소정의 전압(MIX1)을 공급한다. 따라서 화소 어레이부(20)의 하나의 화소열에는, 전압(MIX0)을 전송하는 전압 공급선(30)과, 전압(MIX1)을 전송하는 전압 공급선(30)의 2개의 전압 공급선(30)이 배선되어 있다.
화소 어레이부(20)에서, 행렬형상의 화소 배열에 대해, 화소행마다 화소 구동선(28)이 행방향에 따라 배선되고, 각 화소열에 2개의 수직 신호선(29)이 열방향에 따라 배선되어 있다. 예를 들면 화소 구동선(28)은, 화소로부터 신호를 판독할 때의 구동을 행하기 위한 구동 신호를 전송한다. 또한, 도 1에서는, 화소 구동선(28)에 관해 1개의 배선으로서 나타내고 있지만, 1개로 한정되는 것이 아니다. 화소 구동선(28)의 일단은, 수직 구동부(22)의 각 행에 대응한 출력단에 접속되어 있다.
수직 구동부(22)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(20)의 각 화소를 전 화소 동시 또는 행 단위 등으로 구동한다. 즉, 수직 구동부(22)는, 수직 구동부(22)를 제어하는 시스템 제어부(25)와 함께, 화소 어레이부(20)의 각 화소의 동작을 제어하는 구동부를 구성하고 있다.
수직 구동부(22)에 의한 구동 제어에 응하여 화소행의 각 화소(51)로부터 출력되는 신호는, 수직 신호선(29)을 통하여 칼럼 처리부(23)에 입력된다. 칼럼 처리부(23)는, 각 화소(51)로부터 수직 신호선(29)을 통하여 출력되는 화소 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(23)는, 신호 처리로서 노이즈 제거 처리나 AD(Analog to Digital) 변환 처리 등을 행한다.
수평 구동부(24)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(23)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(24)에 의한 선택 주사에 의해, 칼럼 처리부(23)에서 단위 회로마다 신호 처리된 화소 신호가 순번대로 출력된다.
시스템 제어부(25)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 그 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로, 탭 구동부(21), 수직 구동부(22), 칼럼 처리부(23), 및 수평 구동부(24) 등의 구동 제어를 행한다.
신호 처리부(31)는, 적어도 연산 처리 기능을 가지며, 칼럼 처리부(23)로부터 출력되는 화소 신호에 의거하여 연산 처리 등의 여러가지의 신호 처리를 행한다. 데이터 격납부(32)는, 신호 처리부(31)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
<화소의 구성례>
다음에, 화소 어레이부(20)에 마련된 화소의 구성례에 관해 설명한다. 화소 어레이부(20)에 마련된 화소는, 예를 들면 도 2에서 도시하는 바와 같이 구성된다.
도 2는, 화소 어레이부(20)에 마련된 하나의 화소(51)의 단면을 도시하고 있고, 이 화소(51)는, 외부로부터 입사한 광, 특히 적외광을 수광하여 광전변환하고, 그 결과 얻어진 전하에 응한 신호를 출력한다.
화소(51)는, 예를 들면 실리콘 기판 등의 P형의 반도체층으로 이루어지는 기판(61)과, 그 기판(61)상에 형성된 온 칩 렌즈(62)를 갖고 있다.
예를 들면 기판(61)은, 도면 중, 종방향의 두께, 즉 기판(61)의 면과 수직한 방향의 두께가 20㎛ 이하가 되도록 되어 있다. 또한, 기판(61)의 두께는 20㎛ 이상이라도 물론 좋고, 그 두께는 수광 소자(1)가 목표로 한 특성 등에 응하여 정해지면 좋다.
또한, 기판(61)은, 예를 들면 1E+13 오더 이하의 기판 농도가 되는 고저항의 P-Epi 기판 등으로 되고, 기판(61)의 저항(저항률)은 예를 들면 500[Ω㎝] 이상이 되도록 되어 있다.
여기서, 기판(61)의 기판 농도와 저항과의 관계는, 예를 들면 기판 농도 6.48E+12[㎤]일 때에 저항 2000[Ω㎝], 기판 농도 1.30E+13[㎤]일 때에 저항 1000[Ω㎝], 기판 농도 2.59E+13[㎤]일 때에 저항 500[Ω㎝], 및 기판 농도 1.30E+14[㎤]일 때에 저항 100[Ω㎝] 등이 된다.
도 2에서, 기판(61)의 상측의 면이 기판(61)의 이면이고, 외부로부터의 광이 기판(61)에 입사되는 광입사면이다. 한편, 기판(61)의 하측의 면이, 기판(61)의 표면이고, 도시하지 않은 다층 배선층이 형성되어 있다. 기판(61)의 광입사면상에는, 정(正)의 고정 전하를 갖는 단층막 또는 적층막으로 이루어지는 고정 전하막(66)이 형성되고, 고정 전하막(66)의 상면에, 외부로부터 입사한 광을 집광하여 기판(61) 내로 입사시키는 온 칩 렌즈(62)가 형성되어 있다. 고정 전하막(66)은, 기판(61)의 광입사면측을 홀 어큐뮬레이션 상태로 하여 암전류의 발생을 억제한다.
또한 화소(51)에서는, 고정 전하막(66)상에서의 화소(51)의 단(端) 부분(end portion)에는, 인접하는 화소 사이에서의 크로스토크(cross-talk)를 방지하기 위한 화소사이 차광막(63-1) 및 화소사이 차광막(63-2)이 형성되어 있다. 이하, 화소사이 차광막(63-1) 및 화소사이 차광막(63-2)을 특히 구별할 필요가 없는 경우, 단지 화소사이 차광막(63)이라고 칭한다.
이 예에서는, 외부로부터의 광은 온 칩 렌즈(62)를 통하여 기판(61) 내로 입사하지만, 화소사이 차광막(63)은, 외부로부터 입사한 광을, 기판(61)에서의 화소(51)에 인접하여 마련된 다른 화소의 영역에 입사시키지 않기 위해 형성되어 있다. 즉, 외부로부터 온 칩 렌즈(62)에 입사하고, 화소(51)와 인접하는 다른 화소 내를 향하는 광이, 화소사이 차광막(63-1)이나 화소사이 차광막(63-2)으로 차광되어, 인접하는 다른 화소 내로 입사되는 것이 방지된다.
수광 소자(1)는 이면 조사형의 CAPD 센서이기 때문에, 기판(61)의 광입사면이, 이른바 이면이 되고, 이 이면상에는 배선 등으로 이루어지는 배선층은 형성되어 있지 않다. 또한, 기판(61)에서의 광입사면과 반대측의 면의 부분에는, 화소(51) 내에 형성된 트랜지스터 등을 구동하기 위한 배선이나, 화소(51)로부터 신호를 판독하기 위한 배선 등이 형성된 배선층이 적층에 의해 형성되어 있다.
기판(61) 내에서의 광입사면과 반대의 면측, 즉 도면 중, 하측의 면의 내측의 부분에는, 산화막(64)과, 신호 취출부(65-1) 및 신호 취출부(65-2)가 형성되어 있다. 신호 취출부(65-1)는, 도 1에서 설명한 제1의 탭(TA)에 상당하고, 신호 취출부(65-2)는, 도 1에서 설명한 제2의 탭(TB)에 상당한다.
이 예에서는, 기판(61)의 광입사면과 반대측의 면 근방에서의 화소(51)의 중심 부분에 산화막(64)이 형성되어 있고, 그 산화막(64)의 양단에 각각 신호 취출부(65-1) 및 신호 취출부(65-2)가 형성되어 있다.
여기서, 신호 취출부(65-1)는, N형 반도체 영역인 N+반도체 영역(71-1) 및 N+반도체 영역(71-1)보다도 도너 불순물의 농도가 낮은 N-반도체 영역(72-1)과, P형 반도체 영역인 P+반도체 영역(73-1) 및 P+반도체 영역(73-1)보다도 억셉터 불순물 농도가 낮은 P-반도체 영역(74-1)을 갖고 있다. 여기서, 도너 불순물이란, 예를 들면 Si에 대한 인(P)나 비소(As) 등의 원소의 주기표에서 5족에 속하는 원소를 들 수 있고, 억셉터 불순물이란, 예를 들면 Si에 대한 붕소(B) 등의 원소의 주기표에서 3족에 속하는 원소를 들 수 있다. 도너 불순물이 되는 원소를 도너 원소, 억셉터 불순물이 되는 원소를 억셉터 원소라고 칭한다.
도 2에서, 기판(61)의 광입사면과 반대측의 면의 표면 내측 부분에서의, 산화막(64)의 우측에 인접하는 위치에, N+반도체 영역(71-1)이 형성되어 있다. 또한, N+반도체 영역(71-1)의 도면 중, 상측에, 그 N+반도체 영역(71-1)을 덮도록(둘러싸도록) N-반도체 영역(72-1)이 형성되어 있다.
또한, N+반도체 영역(71-1)의 우측에, P+반도체 영역(73-1)이 형성되어 있다. 또한, P+반도체 영역(73-1)의 도면 중, 상측에, 그 P+반도체 영역(73-1)을 덮도록(둘러싸도록) P-반도체 영역(74-1)이 형성되어 있다.
또한, P+반도체 영역(73-1)의 우측에, N+반도체 영역(71-1)이 형성되어 있다. 또한, N+반도체 영역(71-1)의 도면 중, 상측에, 그 N+반도체 영역(71-1)을 덮도록(둘러싸도록) N-반도체 영역(72-1)이 형성되어 있다.
마찬가지로, 신호 취출부(65-2)는, N형 반도체 영역인 N+반도체 영역(71-2) 및 N+반도체 영역(71-2)보다도 도너 불순물의 농도가 낮은 N-반도체 영역(72-2)과, P형 반도체 영역인 P+반도체 영역(73-2) 및 P+반도체 영역(73-2)보다도 억셉터 불순물 농도가 낮은 P-반도체 영역(74-2)을 갖고 있다.
도 2에서, 기판(61)의 광입사면과 반대측의 면의 표면 내측 부분에서의, 산화막(64)의 좌측에 인접하는 위치에, N+반도체 영역(71-2)이 형성되어 있다. 또한, N+반도체 영역(71-2)의 도면 중, 상측에, 그 N+반도체 영역(71-2)을 덮도록(둘러싸도록) N-반도체 영역(72-2)이 형성되어 있다.
또한, N+반도체 영역(71-2)의 좌측에, P+반도체 영역(73-2)이 형성되어 있다. 또한, P+반도체 영역(73-2)의 도면 중, 상측에, 그 P+반도체 영역(73-2)을 덮도록(둘러싸도록) P-반도체 영역(74-2)이 형성되어 있다.
또한, P+반도체 영역(73-2)의 좌측에, N+반도체 영역(71-2)이 형성되어 있다. 또한, N+반도체 영역(71-2)의 도면 중, 상측에, 그 N+반도체 영역(71-2)을 덮도록(둘러싸도록) N-반도체 영역(72-2)이 형성되어 있다.
기판(61)의 광입사면과 반대측의 면의 표면 내측 부분에서의, 화소(51)의 단 부분에는, 화소(51)의 중심 부분과 같은 산화막(64)이 형성되어 있다.
이하, 신호 취출부(65-1) 및 신호 취출부(65-2)를 특히 구별할 필요가 없는 경우, 단지 신호 취출부(65)라고 칭하기로 한다.
또한, 이하, N+반도체 영역(71-1) 및 N+반도체 영역(71-2)을 특히 구별할 필요가 없는 경우, 단지 N+반도체 영역(71)이라고 칭하고, N-반도체 영역(72-1) 및 N-반도체 영역(72-2)을 특히 구별할 필요가 없는 경우, 단지 N-반도체 영역(72)이라고 칭하기로 한다.
또한, 이하, P+반도체 영역(73-1) 및 P+반도체 영역(73-2)을 특히 구별할 필요가 없는 경우, 단지 P+반도체 영역(73)이라고 칭하고, P-반도체 영역(74-1) 및 P-반도체 영역(74-2)을 특히 구별할 필요가 없는 경우, 단지 P-반도체 영역(74)이라고 칭하기로 한다.
또한, 기판(61)에서는, N+반도체 영역(71-1)과 P+반도체 영역(73-1) 사이에는, 그들의 영역을 분리하기 위한 분리부(75-1)가 산화막 등에 의해 형성되어 있다. 마찬가지로 N+반도체 영역(71-2)과 P+반도체 영역(73-2) 사이에도, 그들의 영역을 분리하기 위한 분리부(75-2)가 산화막 등에 의해 형성되어 있다. 이하, 분리부(75-1) 및 분리부(75-2)를 특히 구별할 필요가 없는 경우, 단지 분리부(75)라고 칭하기로 한다.
기판(61)에 마련된 N+반도체 영역(71)은, 외부로부터 화소(51)에 입사하여 온 광의 광량, 즉 기판(61)에 의한 광전변환에 의해 발생한 신호 캐리어의 양을 검출하기 위한 전하 검출부로서 기능한다. 또한, N+반도체 영역(71) 외에, 도너 불순물 농도가 낮은 N-반도체 영역(72)도 포함하여 전하 검출부로 파악할 수도 있다. 또한, P+반도체 영역(73)은, 다수 캐리어 전류를 기판(61)에 주입하기 위한, 즉 기판(61)에 직접 전압을 인가하여 기판(61) 내에 전계를 발생시키기 위한 전압 인가부로서 기능한다. 또한, P+반도체 영역(73) 외에, 억셉터 불순물 농도가 낮은 P-반도체 영역(74)도 포함하여 전압 인가부로 파악할 수도 있다.
화소(51)에서는, N+반도체 영역(71-1)에는, 직접, 도시하지 않은 부유 확산 영역인 FD(Floating Diffusion)부(이하, 특히 FD부(A)라고 칭한다)가 접속되어 있고, 또한 그 FD부(A)는, 도시하지 않은 증폭 트랜지스터 등을 통하여 수직 신호선(29)에 접속되어 있다.
마찬가지로, N+반도체 영역(71-2)에는, 직접, FD부(A)와는 다른 딴 FD부(이하, 특히 FD부(B)라고 칭한다)가 접속되어 있고, 또한 그 FD부(B)는, 도시하지 않은 증폭 트랜지스터 등을 통하여 수직 신호선(29)에 접속되어 있다. 여기서, FD부(A)와 FD부(B)는 서로 다른 수직 신호선(29)에 접속되어 있다.
예를 들면 간접 ToF 방식에 의해 대상물까지의 거리를 측정하고자 하는 경우, 수광 소자(1)가 마련된 촬상 장치로부터 대상물을 향하여 적외광이 사출된다. 그리고, 그 적외광이 대상물d에서 반사되어 반사광으로서 촬상 장치로 되돌아오면, 수광 소자(1)의 기판(61)은 입사하여 온 반사광(적외광)을 수광하여 광전변환한다. 탭 구동부(21)는, 화소(51)의 제1의 탭(TA)과 제2의 탭(TB)을 구동하고, 광전변환에 의해 얻어진 전하(DET)에 응한 신호를 FD부(A)와 FD부(B)에 배분한다.
예를 들면 어느 타이밍에서는, 탭 구동부(21)는, 콘택트 등을 통하여 2개의 P+반도체 영역(73)에 전압을 인가한다. 구체적으로는, 예를 들면 탭 구동부(21)는, 제1의 탭(TA)인 P+반도체 영역(73-1)에 MIX0=1.5V의 전압을 인가하고, 제2의 탭(TB)인 P+반도체 영역(73-2)에는 MIX1=0V의 전압을 인가한다.
그러면, 기판(61)에서의 2개의 P+반도체 영역(73)의 사이에 전계가 발생하고, P+반도체 영역(73-1)부터 P+반도체 영역(73-2)으로 전류가 흐른다. 이 경우, 기판(61) 내의 정공(홀)은 P+반도체 영역(73-2)의 방향으로 이동하게 되고, 전자는 P+반도체 영역(73-1)의 방향으로 이동하게 된다.
따라서, 이와 같은 상태에서 온 칩 렌즈(62)를 통하여 외부로부터의 적외광(반사광)이 기판(61) 내로 입사하고, 그 적외광이 기판(61) 내에서 광전변환되어 전자와 정공의 페어로 변환되면, 얻어진 전자는 P+반도체 영역(73) 사이의 전계에 의해 P+반도체 영역(73-1)의 방향으로 유도되고, N+반도체 영역(71-1) 내로 이동한다.
이 경우, 광전변환에서 발생한 전자가, 화소(51)에 입사한 적외광의 양, 즉 적외광의 수광량에 응한 신호를 검출하기 위한 신호 캐리어로서 이용되게 된다.
이에 의해, N+반도체 영역(71-1)에는, N+반도체 영역(71-1) 내로 이동하여 온 전자에 응한 전하가 축적되게 되고, 이 전하가 FD부(A)나 증폭 트랜지스터, 수직 신호선(29) 등을 통하여 칼럼 처리부(23)에서 검출된다.
즉, N+반도체 영역(71-1)의 축적 전하(DET0)가, 그 N+반도체 영역(71-1)에 직접 접속된 FD부(A)에 전송되고, FD부(A)에 전송된 전하(DET0)에 응한 신호가 증폭 트랜지스터나 수직 신호선(29)을 통하여 칼럼 처리부(23)에 의해 판독된다. 그리고, 판독된 신호에 대해, 칼럼 처리부(23)에서 AD 변환 처리 등의 처리가 시행되고, 그 결과 얻어진 화소 신호가 신호 처리부(31)로 공급된다.
이 화소 신호는, N+반도체 영역(71-1)에 의해 검출된 전자에 응한 전하량, 즉 FD부(A)에 축적된 전하(DET0)의 양을 나타내는 신호가 된다. 환언하면, 화소 신호는 화소(51)에서 수광된 적외광의 광량을 나타내는 신호라고도 말할 수 있다.
또한, 이때 N+반도체 영역(71-1)에서의 경우와 마찬가지로 하여 N+반도체 영역(71-2)에서 검출된 전자에 응한 화소 신호도 적절히 거리측정에 이용되도록 하여도 좋다.
또한, 다음의 타이밍에서는, 지금까지 기판(61) 내에서 생겨 있던 전계와 반대 방향의 전계가 발생하도록, 탭 구동부(21)에 의해 콘택트 등을 통하여 2개의 P+반도체 영역(73)에 전압이 인가된다. 구체적으로는, 예를 들면 제1의 탭(TA)인 P+반도체 영역(73-1)에는 MIX0=0V의 전압이 인가되고, 제2의 탭(TB)인 P+반도체 영역(73-2)에 MIX1=1.5V의 전압이 인가된다.
이에 의해, 기판(61)에서의 2개의 P+반도체 영역(73)의 사이에서 전계가 발생하고, P+반도체 영역(73-2)부터 P+반도체 영역(73-1)으로 전류가 흐른다.
이와 같은 상태에서 온 칩 렌즈(62)를 통하여 외부로부터의 적외광(반사광)이 기판(61) 내로 입사하고, 그 적외광이 기판(61) 내에서 광전변환되어 전자와 정공의 페어로 변환되면, 얻어진 전자는 P+반도체 영역(73) 사이의 전계에 의해 P+반도체 영역(73-2)의 방향으로 유도되고, N+반도체 영역(71-2) 내로 이동한다.
이에 의해, N+반도체 영역(71-2)에는, N+반도체 영역(71-2) 내로 이동하여 온 전자에 응한 전하가 축적되게 되고, 이 전하가 FD부(B)나 증폭 트랜지스터, 수직 신호선(29) 등을 통하여 칼럼 처리부(23)에서 검출된다.
즉, N+반도체 영역(71-2)의 축적 전하(DET1)가, 그 N+반도체 영역(71-2)에 직접 접속된 FD부(B)에 전송되고, FD부(B)에 전송된 전하(DET1)에 응한 신호가 증폭 트랜지스터나 수직 신호선(29)을 통하여 칼럼 처리부(23)에 의해 판독된다. 그리고, 판독된 신호에 대해, 칼럼 처리부(23)에서 AD 변환 처리 등의 처리가 시행되고, 그 결과 얻어진 화소 신호가 신호 처리부(31)로 공급된다.
또한, 이때 N+반도체 영역(71-2)에서의 경우와 마찬가지로 하여 N+반도체 영역(71-1)에서 검출된 전자에 응한 화소 신호도 적절히 거리측정에 이용되도록 하여도 좋다.
이와 같이 하여, 같은 화소(51)에서 서로 다른 기간의 광전변환으로 얻어진 화소 신호가 얻어지면, 신호 처리부(31)는, 그들의 화소 신호에 의거하여 대상물까지의 거리를 나타내는 거리 정보를 산출하고, 후단으로 출력한다.
이와 같이 서로 다른 N+반도체 영역(71)으로 신호 캐리어를 배분하고, 그들의 신호 캐리어에 응한 신호에 의거하여 거리 정보를 산출하는 방법은, 간접 ToF 방식이라고 불리고 있다.
화소(51)에서의 신호 취출부(65)의 부분을 도 2 중, 위로부터 하방향, 즉 기판(61)의 면과 수직한 방향으로 보면, 예를 들면 도 3에서 도시하는 바와 같이 P+반도체 영역(73)의 주위가 N+반도체 영역(71)에 의해 둘러싸여지는 구조로 되어 있다. 또한, 도 3에서, 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 3에 도시하는 예에서는, 화소(51)의 중앙 부분에는 도시하지 않은 산화막(64)이 형성되어 있고, 화소(51)의 중앙부터 약간 단측(端側, side end)의 부분에 신호 취출부(65)가 형성되어 있다. 특히, 여기서는 화소(51) 내에는 2개의 신호 취출부(65)가 형성되어 있다.
그리고, 각 신호 취출부(65)에서는, 그 중심 위치에 사각형상으로 P+반도체 영역(73)이 형성되어 있고, 그 P+반도체 영역(73)을 중심으로 하여, P+반도체 영역(73)의 주위가 사각형상, 보다 상세하게는 사각형 테두리형상의 N+반도체 영역(71)에 의해 둘러싸여 있다. 즉, N+반도체 영역(71)은, P+반도체 영역(73)의 주위를 둘러싸도록 형성되어 있다.
또한, 화소(51)에서는, 화소(51)의 중심 부분, 즉 화살표(A11)로 도시하는 부분에 외부로부터 입사하여 오는 적외광이 집광되도록 온 칩 렌즈(62)가 형성되어 있다. 환언하면, 외부로부터 온 칩 렌즈(62)에 입사한 적외광은, 온 칩 렌즈(62)에 의해 화살표(A11)로 도시하는 위치, 즉 도 2에서의 산화막(64)의 도 2 중, 상측의 위치에 집광된다.
따라서 적외광은 신호 취출부(65-1)와 신호 취출부(65-2) 사이의 위치에 집광되게 된다. 이에 의해, 적외광이 화소(51)에 인접하는 화소로 입사하여 크로스토크가 발생하여 버리는 것을 억제함과 함께, 신호 취출부(65)에 직접, 적외광이 입사하여 버리는 것도 억제할 수 있다.
예를 들면 적외광이 직접, 신호 취출부(65)에 입사하면 전하 분리 효율, 즉 Cmod(Contrast between active and inactive tap)나 모듈레이션 콘트라스트(Modulation contrast)가 저하되어 버린다.
여기서, 광전변환으로 얻어진 전하(DET)에 응한 신호의 판독이 행하여지는 쪽의 신호 취출부(65), 즉 광전변환으로 얻어진 전하(DET)가 검출되어야 할 신호 취출부(65)를 액티브 탭(active tap)이라고 칭하기로 한다.
역으로, 기본적으로는 광전변환으로 얻어진 전하(DET)에 응한 신호의 판독이 행하여지지 않는 쪽의 신호 취출부(65), 즉 액티브 탭이 아닌 쪽의 신호 취출부(65)를 인액티브 탭(inactive tap)이라고 칭하기로 한다.
상술한 예에서는, P+반도체 영역(73)에 1.5V의 전압이 인가되는 쪽의 신호 취출부(65)가 액티브 탭이고, P+반도체 영역(73)에 0V의 전압이 인가되는 쪽의 신호 취출부(65)가 인액티브 탭이다.
Cmod는, 이하의 식(1)으로 계산되고, 입사한 적외광의 광전변환에서 발생한 전하 중의 몇 %분의 전하가 액티브 탭인 신호 취출부(65)의 N+반도체 영역(71)에서 검출할 수 있는지, 즉 전하에 응한 신호를 취출할 수 있는지를 나타내는 지표이고, 전하 분리 효율을 나타내고 있다. 식(1)에서, I0는, 2개의 전하 검출부(P+반도체 영역(73))의 일방에서 검출된 신호이고, I1은, 타방에서 검출된 신호이다.
Cmod={|I0-I1|/(I0+I1)}×100 … (1)
따라서 예를 들면 외부로부터 입사한 적외광이 인액티브 탭의 영역에 입사하고, 그 인액티브 탭 내에서 광전변환이 행하여지면, 광전변환에 의해 발생한 신호 캐리어인 전자가, 인액티브 탭 내의 N+반도체 영역(71)으로 이동하여 버릴 가능성이 높다. 그러면, 광전변환에 의해 얻어진 일부의 전자의 전하가 액티브 탭 내의 N+반도체 영역(71)에서 검출되지 않게 되어, Cmod, 즉 전하 분리 효율이 저하되어 버린다.
그래서, 화소(51)에서는, 2개의 신호 취출부(65)로부터 개략 등거리의 위치에 있는 화소(51)의 중심 부분 부근에 적외광이 집광되도록 함으로써, 외부로부터 입사한 적외광이 인액티브 탭의 영역에서 광전변환되어 버리는 확률을 저감시키고, 전하 분리 효율을 향상시킬 수 있다. 또한, 화소(51)에서는 모듈레이션 콘트라스트도 향상시킬 수 있다. 환언하면, 광전변환에 의해 얻어진 전자가 액티브 탭 내의 N+반도체 영역(71)으로 유도되기 쉽게 할 수 있다.
이상과 같은 수광 소자(1)에 의하면, 이하와 같은 효과를 이룰 수 있다.
즉, 우선 수광 소자(1)는 이면 조사형이기 때문에, 양자 효율(QE)×개구율(FF(Fill Factor))을 최대화할 수 있고, 수광 소자(1)에 의한 거리측정 특성을 향상시킬 수 있다.
예를 들면 도 4의 화살표(W11)로 도시하는 바와 같이, 통상의 표면 조사형의 이미지 센서는, 광전변환부인 PD(101)에서의 외부로부터의 광이 입사하는 광입사면측에 배선(102)이나 배선(103)이 형성된 구조로 되어 있다.
그 때문에, 예를 들면 외부로부터 화살표(A21)나 화살표(A22)로 도시하는 바와 같이, 어느 정도의 각도를 갖고서 PD(101)에 대해 비스듬하게 입사하여 오는 광의 일부는, 배선(102)이나 배선(103)에 차단되어 PD(101)에 입사되지 않는 일이 생긴다.
이에 대해, 이면 조사형의 이미지 센서는, 예를 들면 화살표(W12)로 도시하는 바와 같이, 광전변환부인 PD(104)에서의 외부로부터의 광이 입사하는 광입사면과 반대측의 면상에 배선(105)이나 배선(106)이 형성된 구조로 되어 있다.
그 때문에, 표면 조사형에서의 경우와 비교하여 충분한 개구율을 확보할 수 있다. 즉, 예를 들면 외부로부터 화살표(A23)나 화살표(A24)로 도시하는 바와 같이, 어느 정도의 각도를 갖고서 PD(104)에 대해 비스듬하게 입사하여 오는 광은 배선에 차단되는 일 없이 PD(104)에 입사한다. 이에 의해, 보다 많은 광을 수광하여 화소의 감도를 향상시킬 수 있다.
이와 같은 이면 조사형으로 함에 의해 얻어지는 화소 감도의 향상 효과는, 이면 조사형의 CAPD 센서인 수광 소자(1)에서 도 얻을 수 있다.
또한, 예를 들면 표면 조사형의 CAPD 센서에서는, 화살표(W13)로 도시하는 바와 같이 광전변환부인 PD(111)의 내부에서의 외부로부터의 광이 입사하는 광입사면측에 탭이라고 불리는 신호 취출부(112), 보다 상세하게는 탭의 P+반도체 영역이나 N+반도체 영역이 형성되어 있다. 또한, 표면 조사형의 CAPD 센서는, 광입사면측에 배선(113)이나, 신호 취출부(112)에 접속된 콘택트나 메탈 등의 배선(114)이 형성된 구조로 되어 있다.
그 때문에, 예를 들면 외부로부터 화살표(A25)나 화살표(A26)로 도시하는 바와 같이, 어느 정도의 각도를 갖고서 PD(111)에 대해 비스듬하게 입사하여 오는 광의 일부가 배선(113) 등에 차단되어 PD(111)에 입사되지 않을 뿐만 아니라, 화살표(A27)로 도시하는 바와 같이 PD(111)에 대해 수직하게 입사하여 오는 광도 배선(114)에 차단되어 PD(111)에 입사되지 않는 일이 생긴다.
이에 대해, 이면 조사형의 CAPD 센서는, 예를 들면 화살표(W14)로 도시하는 바와 같이, 광전변환부인 PD(115)에서의 외부로부터의 광이 입사하는 광입사면과 반대측의 면의 부분에 신호 취출부(116)가 형성된 구조로 되어 있다. 또한, PD(115)에서의 광입사면과 반대측의 면상에는 배선(117)이나, 신호 취출부(116)에 접속된 콘택트나 메탈 등의 배선(118)이 형성되어 있다.
여기서, PD(115)는 도 2에 도시한 기판(61)에 대응하여, 신호 취출부(116)는 도 2에 도시한 신호 취출부(65)에 대응한다.
이와 같은 구조의 이면 조사형의 CAPD 센서에서는, 표면 조사형에서의 경우와 비교하여 충분한 개구율을 확보할 수 있다. 따라서 양자 효율(QE)×개구율(FF)을 최대화할 수 있고, 거리측정 특성을 향상시킬 수 있다.
즉, 예를 들면 외부로부터 화살표(A28)나 화살표(A29)로 도시하는 바와 같이, 어느 정도의 각도를 갖고서 PD(115)에 대해 비스듬하게 입사하여 오는 광은 배선에 차단되는 일 없이 PD(115)에 입사한다. 마찬가지로, 화살표(A30)로 도시하는 바와 같이 PD(115)에 대해 수직하게 입사하여 오는 광도 배선 등에 차단되는 일 없이 PD(115)에 입사한다.
이와 같이, 이면 조사형의 CAPD 센서에서는, 어느 정도의 각도를 갖고서 입사하여 오는 광뿐만 아니라, PD(115)에 대해 수직하게 입사하여 오는, 표면 조사형에서는 신호 취출부(탭)에 접속된 배선 등에서 반사되고 있던 광도 수광할 수 있다. 이에 의해, 보다 많은 광을 수광하여 화소의 감도를 향상시킬 수 있다. 환언하면, 양자 효율(QE)×개구율(FF)을 최대화할 수 있고, 그 결과, 거리측정 특성을 향상시킬 수 있다.
특히, 화소 외연(外緣)이 아니라, 화소의 중앙 부근에 탭이 배치되어 있는 경우, 표면 조사형의 CAPD 센서에서는, 충분한 개구율을 확보할 수가 없어서 화소의 감도가 저하되어 버리지만, 이면 조사형의 CAPD 센서인 수광 소자(1)에서는 탭의 배치 위치에 의하지 않고 충분한 개구율을 확보할 수 있어서, 화소의 감도를 향상시킬 수 있다.
또한, 이면 조사형의 수광 소자(1)에서는, 기판(61)에서의, 외부로부터의 적외광이 입사하는 광입사면과 반대측의 면 근방에 신호 취출부(65)가 형성되기 때문에, 인액티브 탭의 영역에서의 적외광의 광전변환의 발생을 저감시킬 수 있다. 이에 의해, Cmod, 즉 전하 분리 효율을 향상시킬 수 있다.
도 5는, 표면 조사형과 이면 조사형의 CAPD 센서의 화소 단면도를 도시하고 있다.
도 5 좌측의 표면 조사형의 CAPD 센서에서는, 도면 중, 기판(141)의 상측이, 광입사면이고, 기판(141)의 광입사면측에, 복수층의 배선을 포함하는 배선층(152), 화소사이 차광부(153), 및, 온 칩 렌즈(154)가 적층되어 있다.
도 5 우측의 이면 조사형의 CAPD 센서에서는, 도면 중, 광입사면과 반대측이 되는 기판(142)의 하측에, 복수층의 배선을 포함하는 배선층(152)이 형성되어 있고, 광입사면측인 기판(142)의 상측에, 화소사이 차광부(153), 및, 온 칩 렌즈(154)가 적층되어 있다.
또한, 도 5에서 그레이(gray)의 사다리꼴 형상은, 적외광이 온 칩 렌즈(154)에서 집광됨에 의해, 광강도가 강한 영역을 도시하고 있다.
예를 들면, 표면 조사형의 CAPD 센서에서는, 기판(141)의 광입사면측에 인액티브 탭 및 액티브 탭이 존재하는 영역(R11)이 있다. 이 때문에, 인액티브 탭에 직접 입사한 성분이 많고, 인액티브 탭의 영역에서 광전변환이 행하여지면, 그 광전변환으로 얻어진 신호 캐리어는 액티브 탭의 N+반도체 영역에서 검출되지 않게 된다.
표면 조사형의 CAPD 센서에서는, 기판(141)의 광입사면 근방의 영역(R11)에서는 적외광의 강도는 강하므로, 영역(R11) 내에서 적외광의 광전변환이 행하여지는 확률이 높아진다. 즉, 인액티브 탭 근방에 입사하는 적외광의 광량은 많기 때문에, 액티브 탭으로 검출할 수 없게 되어 버리는 신호 캐리어가 많아지고, 전하 분리 효율이 저하되어 버린다.
이에 대해, 이면 조사형의 CAPD 센서에서는, 기판(142)의 광입사면부터 먼 위치, 즉 광입사면측과는 반대측의 면 근방의 위치에, 인액티브 탭 및 액티브 탭이 존재하는 영역(R12)이 있다. 여기서는, 기판(142)은 도 2에 도시한 기판(61)에 대응하고 있다.
이 예에서는, 기판(142)의 광입사면측과는 반대측의 면의 부분에 영역(R12)이 있고, 영역(R12)은 광입사면부터 먼 위치에 있기 때문에, 그 영역(R12) 부근에서는, 입사한 적외광의 강도는 비교적 약하게 되어 있다.
기판(142)의 중심 부근이나 광입사면 근방 등의 적외광의 강도가 강한 영역에서 광전변환에 의해 얻어진 신호 캐리어는, 기판(142) 내에서 발생한 전계에 의해 액티브 탭으로 유도되고, 액티브 탭의 N+반도체 영역에서 검출된다.
한편, 인액티브 탭을 포함하는 영역(R12) 근방에서는, 입사한 적외광의 강도는 비교적 약하기 때문에, 영역(R12) 내에서 적외광의 광전변환이 행하여지는 확률은 낮아진다. 즉, 인액티브 탭 근방에 입사하는 적외광의 광량은 적기 때문에, 인액티브 탭 근방에서의 광전변환에 의해 발생하고, 인액티브 탭의 N+반도체 영역으로 이동하여 버리는 신호 캐리어(전자)의 수는 적어져, 전하 분리 효율을 향상시킬 수 있다. 결과로서 거리측정 특성을 개선할 수 있다.
또한, 이면 조사형의 수광 소자(1)에서는, 기판(61)의 박층화를 실현할 수 있기 때문에, 신호 캐리어인 전자(전하)의 취출 효율을 향상시킬 수 있다.
예를 들면, 표면 조사형의 CAPD 센서에서는 개구율을 충분히 확보할 수가 없기 때문에, 도 6의 화살표(W31)로 도시하는 바와 같이, 보다 높은 양자 효율을 확보하고, 양자 효율×개구율의 저하를 억제하기 위해 기판(171)을 어느 정도 두껍게 할 필요가 있다.
그러면, 기판(171) 내에서의 광입사면과 반대측의 면 근방의 영역, 예를 들면 영역(R21)의 부분에서 포텐셜의 경사가 완만해지고, 실질적으로 기판(171)과 수직한 방향의 전계가 약하게 되어 버린다. 이 경우, 신호 캐리어의 이동 속도가 늦어지기 때문에, 광전변환이 행하여지고 나서 액티브 탭의 N+반도체 영역에서 신호 캐리어가 검출될 때까지 필요해지는 시간이 길게 되어 버린다. 또한, 도 6에서는, 기판(171) 내의 화살표는, 기판(171)에서의 기판(171)과 수직한 방향의 전계를 나타내고 있다.
또한, 기판(171)이 두꺼우면, 기판(171) 내의 액티브 탭부터 먼 위치부터, 액티브 탭 내의 N+반도체 영역까지의 신호 캐리어의 이동 거리가 길어진다. 따라서 액티브 탭부터 먼 위치에서는, 광전변환이 행하여지고 나서 액티브 탭의 N+반도체 영역에서 신호 캐리어가 검출될 때까지 필요해지는 시간이 더욱 길게 되어 버린다.
도 7은, 기판(171)의 두께 방향의 위치와, 신호 캐리어의 이동 속도와의 관계를 도시하고 있다. 영역(R21)은 확산 전류 영역에 대응한다.
이와 같이 기판(171)이 두꺼워지면, 예를 들면 구동 주파수가 높은 때, 즉 탭(신호 취출부)의 액티브와 인액티브의 전환을 고속으로 행할 때에, 영역(R21) 등의 액티브 탭부터 먼 위치에서 발생한 전자를 완전히 액티브 탭의 N+반도체 영역에 다 인입할 수가 없게 되어 버린다. 즉, 탭이 액티브로 되어 있는 시간이 짧으면, 영역(R21) 내 증에서 발생한 전자(전하)를 액티브 탭의 N+반도체 영역에서 검출할 수 없게 되어 버리는 일이 생기고, 전자의 취출 효율이 저하된다.
이에 대해 이면 조사형의 CAPD 센서에서는, 충분한 개구율을 확보할 수 있기 때문에, 예를 들면 도 6의 화살표(W32)로 도시하는 바와 같이 기판(172)을 얇게 하여도 충분한 양자 효율×개구율을 확보할 수 있다. 여기서, 기판(172)은 도 2의 기판(61)에 대응하여, 기판(172) 내의 화살표는, 기판(172)과 수직한 방향의 전계를 나타내고 있다.
도 8은, 기판(172)의 두께 방향의 위치와, 신호 캐리어의 이동 속도와의 관계를 도시하고 있다.
이와 같이 기판(172)에서의 기판(172)과 수직한 방향의 두께를 얇게 하면, 실질적으로 기판(172)과 수직한 방향의 전계가 강해지고, 신호 캐리어의 이동 속도가 빠른 드리프트 전류 영역만의 전자(전하)만을 사용하고, 신호 캐리어의 이동 속도가 느린 확산 전류 영역의 전자를 사용하지 않는다. 드리프트 전류 영역만의 전자(전하)만을 사용함으로써, 광전변환이 행하여지고 나서 액티브 탭의 N+반도체 영역에서 신호 캐리어가 검출될 때까지 필요해지는 시간이 짧아진다. 또한, 기판(172)의 두께가 얇아지면, 신호 캐리어의 액티브 탭 내의 N+반도체 영역까지의 이동 거리도 짧아진다.
이로써, 이면 조사형의 CAPD 센서에서는, 구동 주파수가 높은 때라도 기판(172) 내의 각 영역에서 발생한 신호 캐리어(전자)를 액티브 탭의 N+반도체 영역에 충분히 인입할 수가 있어서, 전자의 취출 효율을 향상시킬 수 있다.
또한, 기판(172)의 박층화에 의해 높은 구동 주파수라도 충분한 전자의 취출 효율을 확보할 수가 있어서, 고속 구동 내성(耐性)(high-speed drive tolerance)을 향상시킬 수 있다.
특히, 이면 조사형의 CAPD 센서에서는, 기판(172), 즉 기판(61)에 대해 직접, 전압을 인가할 수 있기 때문에, 탭의 액티브 및 인액티브의 전환의 응답 속도가 빠르고, 높은 구동 주파수로 구동시킬 수 있다. 또한, 기판(61)에 대해 직접, 전압을 인가할 수 있기 때문에, 기판(61) 내의 변조 가능한 영역이 넓게 된다.
또한, 이면 조사형의 수광 소자(1)(CAPD 센서)에서는, 충분한 개구율을 얻을 수 있기 때문에, 그만큼 화소를 미세화할 수 있고, 화소의 미세화 내성을 향상시킬 수 있다.
그밖에, 수광 소자(1)에서는 이면 조사형으로 함으로써 BEOL(Back End Of Line) 용량 설계의 자유화가 가능해지고, 이에 의해 포화 신호량(Qs)의 설계 자유도를 향상시킬 수 있다.
<제1의 실시의 형태의 변형례 1>
<화소의 구성례>
또한, 이상에서는 기판(61) 내의 신호 취출부(65)의 부분은, 도 3에 도시한 바와 같이 N+반도체 영역(71)과 P+반도체 영역(73)이 사각형상의 영역으로 된 경우를 예로서 설명하였다. 그러나, 기판(61)과 수직한 방향에서 본 때의 N+반도체 영역(71)과 P+반도체 영역(73)의 형상은, 어떤 형상이 되어도 좋다.
구체적으로는, 예를 들면 도 9에서 도시하는 바와 같이 N+반도체 영역(71)과 P+반도체 영역(73)이 원형상이 되도록 하여도 좋다. 또한, 도 9에서 도 3에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 9는, 화소(51)에서의 신호 취출부(65)의 부분을 기판(61)과 수직한 방향에서 본 때의 N+반도체 영역(71) 및 P+반도체 영역(73)을 도시하고 있다.
이 예에서는, 화소(51)의 중앙 부분에는 도시하지 않은 산화막(64)이 형성되어 있고, 화소(51)의 중앙부터 약간 단측의 부분에 신호 취출부(65)가 형성되어 있다. 특히, 여기서는 화소(51) 내에는 2개의 신호 취출부(65)가 형성되어 있다.
그리고, 각 신호 취출부(65)에서는, 그 중심 위치에 원형상의 P+반도체 영역(73)이 형성되어 있고, 그 P+반도체 영역(73)을 중심으로 하여, P+반도체 영역(73)의 주위가 원형상, 보다 상세하게는 원환형상(annular shape)의 N+반도체 영역(71)에 의해 둘러싸여 있다.
도 10은, 도 9에 도시한 신호 취출부(65)를 갖는 화소(51)가 행렬형상으로 2차원 배치된 화소 어레이부(20)의 일부에, 온 칩 렌즈(62)를 겹친 평면도이다.
온 칩 렌즈(62)는, 도 10에 도시되는 바와 같이, 화소 단위로 형성되어 있다. 환언하면, 1개의 온 칩 렌즈(62)가 형성된 단위 영역이 1화소에 대응한다.
또한, 도 2에서는, N+반도체 영역(71)과 P+반도체 영역(73) 사이에, 산화막 등으로 형성된 분리부(75)가 배치되어 있지만, 분리부(75)는 있어도 없어도 어느 것이라도 좋다.
<제1의 실시의 형태의 변형례 2>
<화소의 구성례>
도 11은, 화소(51)에서의 신호 취출부(65)의 평면 형상의 변형례를 도시하는 평면도이다.
신호 취출부(65)는, 평면 형상을, 도 3에 도시한 사각형상, 도 9에 도시한 원형상 외에, 예를 들면, 도 11에 도시되는 바와 같이 8각형상으로 형성하여도 좋다.
또한, 도 11은, N+반도체 영역(71)과 P+반도체 영역(73) 사이에, 산화막 등으로 형성된 분리부(75)가 형성된 경우의 평면도를 도시하고 있다.
도 11에 도시되어 있는 A-A'선은 후술하는 도 37의 단면선(斷面線)을 도시하고, B-B'선은 후술하는 도 36의 단면선을 도시하고 있다.
<제2의 실시의 형태>
<화소의 구성례>
또한, 이상에서는, 신호 취출부(65) 내에서, P+반도체 영역(73)의 주위가 N+반도체 영역(71)에 의해 둘러싸인 구성을 예로서 설명하였지만, N+반도체 영역의 주위가 P+반도체 영역에 의해 둘러싸이도록 하여도 좋다.
그와 같은 경우, 화소(51)는, 예를 들면 도 12에 도시하는 바와 같이 구성된다. 또한, 도 12에서 도 3에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 12는, 화소(51)에서의 신호 취출부(65)의 부분을 기판(61)과 수직한 방향에서 본 때의 N+반도체 영역 및 P+반도체 영역의 배치를 도시하고 있다.
이 예에서는, 화소(51)의 중앙 부분에는 도시하지 않은 산화막(64)이 형성되어 있고, 화소(51)의 중앙부터 약간 도면 중, 상측의 부분에 신호 취출부(65-1)가 형성되어 있고, 화소(51)의 중앙부터 약간 도면 중, 하측의 부분에 신호 취출부(65-2)가 형성되어 있다. 특히 이 예에서는, 화소(51) 내에서의 신호 취출부(65)의 형성 위치는, 도 3에서의 경우와 같은 위치로 되어 있다.
신호 취출부(65-1) 내에서는, 도 3에 도시한 N+반도체 영역(71-1)에 대응하는 사각형상의 N+반도체 영역(201-1)이 신호 취출부(65-1)의 중심에 형성되어 있다. 그리고, 그 N+반도체 영역(201-1)의 주위가, 도 3에 도시한 P+반도체 영역(73-1)에 대응하는 사각형상, 보다 상세하게는 사각형 테두리형상의 P+반도체 영역(202-1)에 의해 둘러싸여 있다. 즉, P+반도체 영역(202-1)은, N+반도체 영역(201-1)의 주위를 둘러싸도록 형성되어 있다.
마찬가지로, 신호 취출부(65-2) 내에서는, 도 3에 도시한 N+반도체 영역(71-2)에 대응하는 사각형상의 N+반도체 영역(201-2)이 신호 취출부(65-2)의 중심에 형성되어 있다. 그리고, 그 N+반도체 영역(201-2)의 주위가, 도 3에 도시한 P+반도체 영역(73-2)에 대응하는 사각형상, 보다 상세하게는 사각형 테두리형상의 P+반도체 영역(202-2)에 의해 둘러싸여 있다.
또한, 이하, N+반도체 영역(201-1) 및 N+반도체 영역(201-2)을 특히 구별할 필요가 없는 경우, 단지 N+반도체 영역(201)이라고 칭하기로 한다. 또한, 이하, P+반도체 영역(202-1) 및 P+반도체 영역(202-2)을 특히 구별할 필요가 없는 경우, 단지 P+반도체 영역(202)이라고 칭하기로 한다.
신호 취출부(65)가 도 12에 도시하는 구성이 되는 경우에도, 도 3에 도시한 구성이 되는 경우와 마찬가지로, N+반도체 영역(201)은 신호 캐리어의 양을 검출하기 위한 전하 검출부로서 기능하고, P+반도체 영역(202)은 기판(61)에 직접 전압을 인가하여 전계를 발생시키기 위한 전압 인가부로서 기능한다.
<제2의 실시의 형태의 변형례 1>
<화소의 구성례>
또한, 도 9에 도시한 예와 마찬가지로, N+반도체 영역(201)의 주위가 P+반도체 영역(202)에 둘러싸여지는 배치가 되는 경우에도, 그들의 N+반도체 영역(201) 및 P+반도체 영역(202)의 형상은, 어떤 형상이 되어도 좋다.
즉, 예를 들면 도 13에서 도시하는 바와 같이 N+반도체 영역(201)과 P+반도체 영역(202)이 원형상이 되도록 하여도 좋다. 또한, 도 13에서 도 12에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 13은, 화소(51)에서의 신호 취출부(65)의 부분을 기판(61)과 수직한 방향에서 본 때의 N+반도체 영역(201) 및 P+반도체 영역(202)을 도시하고 있다.
이 예에서는, 화소(51)의 중앙 부분에는 도시하지 않은 산화막(64)이 형성되어 있고, 화소(51)의 중앙부터 약간 단측의 부분에 신호 취출부(65)가 형성되어 있다. 특히, 여기서는 화소(51) 내에는 2개의 신호 취출부(65)가 형성되어 있다.
그리고, 각 신호 취출부(65)에서는, 그 중심 위치에 원형상의 N+반도체 영역(201)이 형성되어 있고, 그 N+반도체 영역(201)을 중심으로 하여, N+반도체 영역(201)의 주위가 원형상, 보다 상세하게는 원환형상의 P+반도체 영역(202)에 의해 둘러싸여 있다.
<제3의 실시의 형태>
<화소의 구성례>
또한, 신호 취출부(65) 내에 형성되는 N+반도체 영역과 P+반도체 영역은, 라인형상(line shape)(직사각형상)으로 되어도 좋다.
그와 같은 경우, 예를 들면 화소(51)는 도 14에서 도시하는 바와 같이 구성된다. 또한, 도 14에서 도 3에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 14는, 화소(51)에서의 신호 취출부(65)의 부분을 기판(61)과 수직한 방향에서 본 때의 N+반도체 영역 및 P+반도체 영역의 배치를 도시하고 있다.
이 예에서는, 화소(51)의 중앙 부분에는 도시하지 않은 산화막(64)이 형성되어 있고, 화소(51)의 중앙부터 약간 도면 중, 상측의 부분에 신호 취출부(65-1)가 형성되어 있고, 화소(51)의 중앙부터 약간 도면 중, 하측의 부분에 신호 취출부(65-2)가 형성되어 있다. 특히 이 예에서는, 화소(51) 내에서의 신호 취출부(65)의 형성 위치는, 도 3에서의 경우와 같은 위치로 되어 있다.
신호 취출부(65-1) 내에서는, 도 3에 도시한 P+반도체 영역(73-1)에 대응하는 라인형상의 P+반도체 영역(231)이 신호 취출부(65-1)의 중심에 형성되어 있다. 그리고, 그 P+반도체 영역(231)의 주위에, P+반도체 영역(231)을 끼워넣도록 도 3에 도시한 N+반도체 영역(71-1)에 대응하는 라인형상의 N+반도체 영역(232-1) 및 N+반도체 영역(232-2)이 형성되어 있다. 즉, P+반도체 영역(231)은, N+반도체 영역(232-1)과 N+반도체 영역(232-2)에 끼여진 위치에 형성되어 있다.
또한, 이하, N+반도체 영역(232-1) 및 N+반도체 영역(232-2)을 특히 구별할 필요가 없는 경우, 단지 N+반도체 영역(232)이라고 칭하기로 한다.
도 3에 도시한 예에서는, P+반도체 영역(73)이 N+반도체 영역(71)에 의해 둘러싸여지는 구조로 되어 있지만, 도 14에 도시하는 예에서는 P+반도체 영역(231)이 인접하여 마련된 2개의 N+반도체 영역(232)에 의해 끼여진 구조로 되어 있다.
마찬가지로, 신호 취출부(65-2) 내에서는, 도 3에 도시한 P+반도체 영역(73-2)에 대응하는 라인형상의 P+반도체 영역(233)이 신호 취출부(65-2)의 중심에 형성되어 있다. 그리고, 그 P+반도체 영역(233)의 주위에, P+반도체 영역(233)을 끼워넣도록 도 3에 도시한 N+반도체 영역(71-2)에 대응하는 라인형상의 N+반도체 영역(234-1) 및 N+반도체 영역(234-2)이 형성되어 있다.
또한, 이하, N+반도체 영역(234-1) 및 N+반도체 영역(234-2)을 특히 구별할 필요가 없는 경우, 단지 N+반도체 영역(234)이라고 칭하기로 한다.
도 14의 신호 취출부(65)에서는, P+반도체 영역(231) 및 P+반도체 영역(233)이, 도 3에 도시한 P+반도체 영역(73)에 대응하는 전압 인가부로서 기능하고, N+반도체 영역(232) 및 N+반도체 영역(234)가 도 3에 도시한 N+반도체 영역(71)에 대응하는 전하 검출부로서 기능한다. 이 경우, 예를 들면 N+반도체 영역(232-1) 및 N+반도체 영역(232-2)의 양방의 영역이 FD부(A)에 접속되게 된다.
또한, 라인형상이 되는 P+반도체 영역(231), N+반도체 영역(232), P+반도체 영역(233), 및 N+반도체 영역(234)의 각 영역의 도면 중, 횡방향의 길이는 어떤 길이라도 좋고, 그들의 각 영역이 같은 길이로 되지 않아도 좋다.
<제4의 실시의 형태>
<화소의 구성례>
또한, 도 14에 도시한 예에서는 P+반도체 영역(231)이나 P+반도체 영역(233)이, N+반도체 영역(232)나 N+반도체 영역(234)에 끼워넣어지는 구조를 예로서 설명하였지만, 역으로 N+반도체 영역이 P+반도체 영역에 끼워넣어지는 형상이 되어도 좋다.
그와 같은 경우, 예를 들면 화소(51)는 도 15에서 도시하는 바와 같이 구성된다. 또한, 도 15에서 도 3에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 15는, 화소(51)에서의 신호 취출부(65)의 부분을 기판(61)과 수직한 방향에서 본 때의 N+반도체 영역 및 P+반도체 영역의 배치를 도시하고 있다.
이 예에서는, 화소(51)의 중앙 부분에는 도시하지 않은 산화막(64)이 형성되어 있고, 화소(51)의 중앙부터 약간 단측의 부분에 신호 취출부(65)가 형성되어 있다. 특히 이 예에서는, 화소(51) 내에서의 2개의 각 신호 취출부(65)의 형성 위치는, 도 3에서의 경우와 같은 위치로 되어 있다.
신호 취출부(65-1) 내에서는, 도 3에 도시한 N+반도체 영역(71-1)에 대응하는 라인형상의 N+반도체 영역(261)이 신호 취출부(65-1)의 중심에 형성되어 있다. 그리고, 그 N+반도체 영역(261)의 주위에, N+반도체 영역(261)을 끼워넣도록 도 3에 도시한 P+반도체 영역(73-1)에 대응하는 라인형상의 P+반도체 영역(262-1) 및 P+반도체 영역(262-2)이 형성되어 있다. 즉, N+반도체 영역(261)은, P+반도체 영역(262-1)과 P+반도체 영역(262-2)에 끼여진 위치에 형성되어 있다.
또한, 이하, P+반도체 영역(262-1) 및 P+반도체 영역(262-2)을 특히 구별할 필요가 없는 경우, 단지 P+반도체 영역(262)이라고 칭하기로 한다.
마찬가지로, 신호 취출부(65-2) 내에서는, 도 3에 도시한 N+반도체 영역(71-2)에 대응하는 라인형상의 N+반도체 영역(263)이 신호 취출부(65-2)의 중심에 형성되어 있다. 그리고, 그 N+반도체 영역(263)의 주위에, N+반도체 영역(263)을 끼워넣도록 도 3에 도시한 P+반도체 영역(73-2)에 대응하는 라인형상의 P+반도체 영역(264-1) 및 P+반도체 영역(264-2)이 형성되어 있다.
또한, 이하, P+반도체 영역(264-1) 및 P+반도체 영역(264-2)을 특히 구별할 필요가 없는 경우, 단지 P+반도체 영역(264)이라고 칭하기로 한다.
도 15의 신호 취출부(65)에서는, P+반도체 영역(262) 및 P+반도체 영역(264)이, 도 3에 도시한 P+반도체 영역(73)에 대응하는 전압 인가부로서 기능하고, N+반도체 영역(261) 및 N+반도체 영역(263)이 도 3에 도시한 N+반도체 영역(71)에 대응하는 전하 검출부로서 기능한다. 또한, 라인형상이 되는 N+반도체 영역(261), P+반도체 영역(262), N+반도체 영역(263), 및 P+반도체 영역(264)의 각 영역의 도면 중, 횡방향의 길이는 어떤 길이라도 좋고, 그들의 각 영역이 같은 길이로 되지 않아도 좋다.
<제5의 실시의 형태>
<화소의 구성례>
또한, 이상에서는 화소 어레이부(20)를 구성하는 각 화소 내에는, 각각 2개의 신호 취출부(65)가 마련된 예에 관해 설명하였지만, 화소 내에 마련된 신호 취출부의 수는 하나라도 좋고, 3 이상이라도 좋다.
예를 들면 화소(51) 내에 하나의 신호 취출부가 형성된 경우, 화소의 구성은, 예를 들면 도 16에서 도시하는 바와 같이 구성된다. 또한, 도 16에서 도 3에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 16은, 화소 어레이부(20)에 마련된 일부의 화소에서의 신호 취출부의 부분을 기판과 수직한 방향에서 본 때의 N+반도체 영역 및 P+반도체 영역의 배치를 도시하고 있다.
이 예에서는, 화소 어레이부(20)에 마련된 화소(51)와, 그 화소(51)에 인접하는 화소(51)로서 부호를 구별하여 나타낸 화소(291-1) 내지 화소(291-3)가 도시되어 있고, 그들 각 화소에는 하나의 신호 취출부가 형성되어 있다.
즉, 화소(51)에서는, 화소(51)의 중앙 부분에 하나의 신호 취출부(65)가 형성되어 있다. 그리고, 신호 취출부(65)에서는, 그 중심 위치에 원형상의 P+반도체 영역(301)이 형성되어 있고, 그 P+반도체 영역(301)을 중심으로 하여, P+반도체 영역(301)의 주위가 원형상, 보다 상세하게는 원환형상의 N+반도체 영역(302)에 의해 둘러싸여 있다.
여기서, P+반도체 영역(301)은 도 3에 도시한 P+반도체 영역(73)에 대응하여, 전압 인가부로서 기능한다. 또한, N+반도체 영역(302)은 도 3에 도시한 N+반도체 영역(71)에 대응하여, 전하 검출부로서 기능한다. 또한, P+반도체 영역(301)이나 N+반도체 영역(302)은, 어떤 형상이 되어도 좋다.
또한, 화소(51)의 주위에 있는 화소(291-1) 내지 화소(291-3)도, 화소(51)와 같은 구조로 되어 있다.
즉, 예를 들면 화소(291-1)의 중앙 부분에는 하나의 신호 취출부(303)가 형성되어 있다. 그리고, 신호 취출부(303)에서는, 그 중심 위치에 원형상의 P+반도체 영역(304)이 형성되어 있고, 그 P+반도체 영역(304)을 중심으로 하여, P+반도체 영역(304)의 주위가 원형상, 보다 상세하게는 원환형상의 N+반도체 영역(305)에 의해 둘러싸여 있다.
이들의 P+반도체 영역(304) 및 N+반도체 영역(305)은, 각각 P+반도체 영역(301) 및 N+반도체 영역(302)에 대응한다.
또한, 이하, 화소(291-1) 내지 화소(291-3)를 특히 구별할 필요가 없는 경우, 단지 화소(291)라고 칭하기로 한다.
이와 같이 각 화소에 하나의 신호 취출부(탭)가 형성되는 경우, 간접 ToF 방식에 의해 대상물까지의 거리를 측정하려고 하는 때에는, 서로 인접하는 몇개의 화소가 사용되고, 그들 화소에 관해 얻어진 화소 신호에 의거하여 거리 정보가 산출된다.
예를 들면 화소(51)에 주목하면, 화소(51)의 신호 취출부(65)가 액티브 탭으로 되어 있는 상태에서는, 예를 들면 화소(291-1)를 포함하는, 화소(51)에 인접하는 몇개의 화소(291)의 신호 취출부(303)가 인액티브 탭이 되도록 각 화소가 구동된다.
한 예로서, 예를 들면 화소(291-1)나 화소(291-3) 등, 화소(51)에 대해 도면 중, 상하 좌우에 인접하는 화소의 신호 취출부가 인액티브 탭이 되도록 구동된다.
그 후, 화소(51)의 신호 취출부(65)가 인액티브 탭이 되도록 인가되는 전압이 전환되면, 이번에는 화소(291-1)를 포함하는, 화소(51)에 인접하는 몇개의 화소(291)의 신호 취출부(303)가 액티브 탭이 되도록 된다.
그리고, 신호 취출부(65)가 액티브 탭이 된 상태에서 신호 취출부(65)로부터 판독된 화소 신호와, 신호 취출부(303)가 액티브 탭이 된 상태에서 신호 취출부(303)로부터 판독된 화소 신호에 의거하여 거리 정보가 산출된다.
이와 같이 화소 내에 마련된 신호 취출부(탭)의 수가 1개로 되는 경우에도, 서로 인접하는 화소를 이용하여 간접 ToF 방식에 의해 거리측정를 행하는 것이 가능하다.
<제6의 실시의 형태>
<화소의 구성례>
또한, 상술한 바와 같이 각 화소 내에 3 이상의 신호 취출부(탭)가 마련되도록 하여도 좋다.
예를 들면 화소 내에 4개의 신호 취출부(탭)가 마련된 경우, 화소 어레이부(20)의 각 화소는 도 17에서 도시하는 바와 같이 구성된다. 또한, 도 17에서 도 16에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 17은, 화소 어레이부(20)에 마련된 일부의 화소에서의 신호 취출부의 부분을 기판과 수직한 방향에서 본 때의 N+반도체 영역 및 P+반도체 영역의 배치를 도시하고 있다.
도 17에 도시되어 있는 C-C'선 단면도는, 후술하는 도 36과 같이 된다.
이 예에서는, 화소 어레이부(20)에 마련된 화소(51)와 화소(291)가 도시되어 있고, 그들의 각 화소에는 4개의 신호 취출부가 형성되어 있다.
즉, 화소(51)에서는, 화소(51)의 중앙과 화소(51)의 단부분 사이의 위치, 즉 화소(51) 중앙의 도면 중, 좌하측의 위치, 좌상측의 위치, 우상측의 위치, 및 우하측의 위치에 신호 취출부(331-1), 신호 취출부(331-2), 신호 취출부(331-3), 및 신호 취출부(331-4)가 형성되어 있다.
이들의 신호 취출부(331-1) 내지 신호 취출부(331-4)는, 도 16에 도시한 신호 취출부(65)에 대응한다.
예를 들면 신호 취출부(331-1)에서는, 그 중심 위치에 원형상의 P+반도체 영역(341)이 형성되어 있고, 그 P+반도체 영역(341)을 중심으로 하여, P+반도체 영역(341)의 주위가 원형상, 보다 상세하게는 원환형상의 N+반도체 영역(342)에 의해 둘러싸여 있다.
여기서, P+반도체 영역(341)은 도 16에 도시한 P+반도체 영역(301)에 대응하여, 전압 인가부로서 기능한다. 또한, N+반도체 영역(342)은 도 16에 도시한 N+반도체 영역(302)에 대응하여, 전하 검출부로서 기능한다. 또한, P+반도체 영역(341)이나 N+반도체 영역(342)은, 어떤 형상이 되어도 좋다.
또한, 신호 취출부(331-2) 내지 신호 취출부(331-4)도 신호 취출부(331-1)와 같은 구성으로 되어 있고, 각각 전압 인가부로서 기능하는 P+반도체 영역과, 전하 검출부로서 기능하는 N+반도체 영역을 갖고 있다. 또한, 화소(51)의 주위에 형성된 화소(291)는 화소(51)와 같은 구조로 되어 있다.
또한, 이하, 신호 취출부(331-1) 내지 신호 취출부(331-4)를 특히 구별할 필요가 없는 경우, 단지 신호 취출부(331)라고 칭하기로 한다.
이와 같이 각 화소에 4개의 신호 취출부가 마련된 경우, 예를 들면 간접 ToF 방식에 의한 거리측정시에는, 화소 내의 4개의 신호 취출부가 사용되어 거리 정보가 산출된다.
한 예로서 화소(51)에 주목하면, 예를 들면 신호 취출부(331-1) 및 신호 취출부(331-3)가 액티브 탭으로 되어 있는 상태에서는, 신호 취출부(331-2) 및 신호 취출부(331-4)가 인액티브 탭이 되도록 화소(51)가 구동된다.
그 후, 각 신호 취출부(331)에 인가되는 전압이 전환된다. 즉, 신호 취출부(331-1) 및 신호 취출부(331-3)가 인액티브 탭이 되고, 또한 신호 취출부(331-2) 및 신호 취출부(331-4)가 액티브 탭이 되도록 화소(51)가 구동된다.
그리고, 신호 취출부(331-1) 및 신호 취출부(331-3)가 액티브 탭으로 되어 있는 상태에서 그들의 신호 취출부(331-1) 및 신호 취출부(331-3)로부터 판독된 화소 신호와, 신호 취출부(331-2) 및 신호 취출부(331-4)가 액티브 탭으로 되어 있는 상태에서 그들의 신호 취출부(331-2) 및 신호 취출부(331-4)로부터 판독된 화소 신호에 의거하여 거리 정보가 산출된다.
<제7의 실시의 형태>
<화소의 구성례>
또한, 화소 어레이부(20)의 서로 인접하는 화소 사이에서 신호 취출부(탭)가 공유되도록 하여도 좋다.
그와 같은 경우, 화소 어레이부(20)의 각 화소는, 예를 들면 도 18에서 도시하는 바와 같이 구성된다. 또한, 도 18에서 도 16에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 18은, 화소 어레이부(20)에 마련된 일부의 화소에서의 신호 취출부의 부분을 기판과 수직한 방향에서 본 때의 N+반도체 영역 및 P+반도체 영역의 배치를 도시하고 있다.
이 예에서는, 화소 어레이부(20)에 마련된 화소(51)와 화소(291)가 도시되어 있고, 그들 각 화소에는 2개의 신호 취출부가 형성되어 있다.
예를 들면 화소(51)에서는, 화소(51)의 도면 중, 상측의 단부분에 신호 취출부(371)가 형성되어 있고, 화소(51)의 도면 중, 하측의 단부분에 신호 취출부(372)가 형성되어 있다.
신호 취출부(371)는 화소(51)와 화소(291-1)에서 공유로 되어 있다. 즉, 신호 취출부(371)는, 화소(51)의 탭으로서도 사용되고, 화소(291-1)의 탭으로서도 사용된다. 또한, 신호 취출부(372)는, 화소(51)와, 그 화소(51)의 도면 중, 하측에 인접하는 도시하지 않은 화소에서 공유로 되어 있다.
신호 취출부(371) 내에서는, 그 중심의 위치에도 14에 도시한 P+반도체 영역(231)에 대응하는 라인형상의 P+반도체 영역(381)이 형성되어 있다. 그리고, 그 P+반도체 영역(381)의 도면 중, 상하의 위치에, P+반도체 영역(381)을 끼워넣도록 도 14에 도시한 N+반도체 영역(232)에 대응하는 라인형상의 N+반도체 영역(382-1) 및 N+반도체 영역(382-2)이 형성되어 있다.
특히, 이 예에서는 P+반도체 영역(381)은, 화소(51)와 화소(291-1)의 경계 부분에 형성되어 있다. 또한, N+반도체 영역(382-1)은 화소(51) 내의 영역에 형성되어 있고, N+반도체 영역(382-2)은 화소(291-1) 내의 영역에 형성되어 있다.
여기서는, P+반도체 영역(381)은 전압 인가부로서 기능하고, N+반도체 영역(382-1) 및 N+반도체 영역(382-2)은 전하 검출부로서 기능한다. 또한, 이하, N+반도체 영역(382-1) 및 N+반도체 영역(382-2)을 특히 구별할 필요가 없는 경우, 단지 N+반도체 영역(382)이라고 칭하기로 한다.
또한, P+반도체 영역(381)이나 N+반도체 영역(382)은, 어떤 형상이 되어도 좋다. 또한 N+반도체 영역(382-1) 및 N+반도체 영역(382-2)은 같은 FD부에 접속되도록 하여도 좋고, 서로 다른 FD부에 접속되도록 하여도 좋다.
신호 취출부(372) 내에는, 라인형상의 P+반도체 영역(383), N+반도체 영역(384-1), 및 N+반도체 영역(384-2)이 형성되어 있다.
이들의 P+반도체 영역(383), N+반도체 영역(384-1), 및 N+반도체 영역(384-2)은, 각각 P+반도체 영역(381), N+반도체 영역(382-1), 및 N+반도체 영역(382-2)에 대응하여, 같은 배치와 형상, 기능으로 되어 있다. 또한, 이하, N+반도체 영역(384-1) 및 N+반도체 영역(384-2)을 특히 구별할 필요가 없는 경우, 단지 N+반도체 영역(384)이라고 칭하기로 한다.
이상과 같이 인접 화소 사이에서 신호 취출부(탭)를 공유하는 경우에도, 도 3에 도시한 예와 같은 동작에 의해 간접 ToF 방식에 의한 거리측정를 행할 수가 있다.
도 18에 도시한 바와 같이 화소 사이에서 신호 취출부를 공유하는 경우에는, 예를 들면 P+반도체 영역(381)과 P+반도체 영역(383) 사이의 거리 등, 전계, 즉 전류를 발생시키기 위한 쌍(對)이 되는 P+반도체 영역 사이의 거리가 길어진다. 환언하면, 화소 사이에서 신호 취출부를 공유함으로써, P+반도체 영역 사이의 거리를 최대한으로 길게 할 수 있다.
이에 의해, P+반도체 영역 사이에서 전류가 흐르기 어려워지기 때문에 화소의 소비 전력을 저감시킬 수 있고, 또한 화소의 미세화에도 유리하다.
또한, 여기서는 하나의 신호 취출부가 서로 인접하는 2개의 화소에서 공유되는 예에 관해 설명하였지만, 하나의 신호 취출부가 서로 인접하는 3 이상의 화소에서 공유되도록 하여도 좋다. 또한, 신호 취출부가 서로 인접하는 2 이상의 화소에서 공유되는 경우에는, 신호 취출부 중의 신호 캐리어를 검출하기 위한 전하 검출부만이 공유되도록 하여도 좋고, 전계를 발생시키기 위한 전압 인가부만이 공유되도록 하여도 좋다.
<제8의 실시의 형태>
<화소의 구성례>
또한, 화소 어레이부(20)의 화소(51) 등의 각 화소에 마련된 온 칩 렌즈나 화소사이 차광부는, 특히 마련되지 않도록 하여도 좋다.
구체적으로는, 예를 들면 화소(51)를 도 19에 도시하는 구성으로 할 수 있다. 또한, 도 19에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 19에 도시하는 화소(51)의 구성은, 온 칩 렌즈(62)가 마련되지 않은 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
도 19에 도시하는 화소(51)에는, 기판(61)의 광입사면측에 온 칩 렌즈(62)가 마련되어 있지 않기 때문에, 외부로부터 기판(61)으로 입사하여 오는 적외광의 감쇠를 보다 적게 할 수 있다. 이에 의해, 기판(61)에서 수광 가능한 적외광의 광량이 증가하여, 화소(51)의 감도를 향상시킬 수 있다.
<제8의 실시의 형태의 변형례 1>
<화소의 구성례>
또한, 화소(51)의 구성을 예를 들면 도 20에 도시하는 구성으로 하도록 하여도 좋다. 또한, 도 20에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 20에 도시하는 화소(51)의 구성은, 화소사이 차광막(63-1) 및 화소사이 차광막(63-2)이 마련되지 않은 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
도 20에 도시하는 예에서는, 기판(61)의 광입사면측에 화소사이 차광막(63)이 마련되어 있지 않기 때문에 크로스토크의 억제 효과가 저하되어 버리지만, 화소사이 차광막(63)에 의해 차광되어 있던 적외광도 기판(61) 내로 입사하게 되기 때문에, 화소(51)의 감도를 향상시킬 수 있다.
또한, 화소(51)에 온 칩 렌즈(62)도 화소사이 차광막(63)도 마련되지 않도록 하여도 물론 좋다.
<제8의 실시의 형태의 변형례 2>
<화소의 구성례>
그밖에, 예를 들면 도 21에서 도시하는 바와 같이, 온 칩 렌즈의 광축 방향의 두께도 최적화하도록 하여도 좋다. 또한, 도 21에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 21에 도시하는 화소(51)의 구성은, 온 칩 렌즈(62)에 대신하여 온 칩 렌즈(411)가 마련되어 있는 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
도 21에 도시하는 화소(51)에서는, 기판(61)의 광입사면측, 즉 도면 중, 상측에 온 칩 렌즈(411)가 형성되어 있다. 이 온 칩 렌즈(411)는, 도 2에 도시한 온 칩 렌즈(62)와 비교하여 광축 방향의 두께, 즉 도면 중, 종방향의 두께가 얇게 되어 있다.
일반적으로, 기판(61)의 표면에 마련한 온 칩 렌즈는 두꺼운 쪽이, 온 칩 렌즈에 입사하는 광의 집광에는 유리하다. 그러나, 온 칩 렌즈(411)를 얇게 함으로써, 그만큼 투과율이 높아지고 화소(51)의 감도를 향상시킬 수 있기 때문에, 기판(61)의 두께나 적외광을 집광하고 싶은 위치 등에 응하여 온 칩 렌즈(411)의 두께를 적절하게 정하면 좋다.
<제9의 실시의 형태>
<화소의 구성례>
또한, 화소 어레이부(20)에 형성된 화소와 화소의 사이에, 인접 화소사이의 분리 특성을 향상시키고, 크로스토크를 억제하기 위한 분리 영역을 마련하도록 하여도 좋다.
그와 같은 경우, 화소(51)는, 예를 들면 도 22에서 도시하는 바와 같이 구성된다. 또한, 도 22에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 22에 도시하는 화소(51)의 구성은, 기판(61) 내에 분리 영역(441-1) 및 분리 영역(441-2)이 마련되어 있는 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
도 22에 도시하는 화소(51)에서는, 기판(61) 내에서의 화소(51)와 그 화소(51)에 인접하는 다른 화소와의 경계 부분, 즉 화소(51)의 도면 중, 좌우의 단부분(端部分)에, 인접 화소를 분리하는 분리 영역(441-1) 및 분리 영역(441-2)이 차광막 등에 의해 형성되어 있다. 또한, 이하, 분리 영역(441-1) 및 분리 영역(441-2)을 특히 구별할 필요가 없는 경우, 단지 분리 영역(441)이라고 칭하기로 한다.
예를 들면 분리 영역(441)의 형성시에는, 기판(61)의 광입사면측, 즉 도면 중, 상측의 면부터 도면 중, 하방향(기판(61)의 면과 수직한 방향)으로 소정의 깊이로 기판(61)에 기다란 홈(트렌치)이 형성되고, 그 홈 부분에 차광막이 매입에 의해 형성되어 분리 영역(441)이 된다. 이 분리 영역(441)은, 광입사면부터 기판(61) 내로 입사하고, 화소(51)에 인접하는 다른 화소를 향하는 적외광을 차광하는 화소 분리 영역으로서 기능한다.
이와 같이 매입형의 분리 영역(441)을 형성함으로써, 화소사이에서의 적외광의 분리 특성을 향상시킬 수 있고, 크로스토크의 발생을 억제할 수 있다.
<제9의 실시의 형태의 변형례 1>
<화소의 구성례>
또한, 화소(51)에 매입형의 분리 영역을 형성하는 경우, 예를 들면 도 23에서 도시하는 바와 같이 기판(61) 전체를 관통하는 분리 영역(471-1) 및 분리 영역(471-2)이 마련되도록 하여도 좋다. 또한, 도 23에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 23에 도시하는 화소(51)의 구성은, 기판(61) 내에 분리 영역(471-1) 및 분리 영역(471-2)이 마련되어 있는 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다. 즉, 도 23에 도시하는 화소(51)는, 도 22에 도시한 화소(51)의 분리 영역(441)에 대신하여, 분리 영역(471-1) 및 분리 영역(471-2)을 마련한 구성으로 되어 있다.
도 23에 도시하는 화소(51)에서는, 기판(61) 내에서의 화소(51)와 그 화소(51)에 인접하는 다른 화소와의 경계 부분, 즉 화소(51)의 도면 중, 좌우의 단부분에, 기판(61) 전체를 관통하는 분리 영역(471-1) 및 분리 영역(471-2)이 차광막 등에 의해 형성되어 있다. 또한, 이하, 분리 영역(471-1) 및 분리 영역(471-2)을 특히 구별할 필요가 없는 경우, 단지 분리 영역(471)이라고 칭하기로 한다.
예를 들면 분리 영역(471)의 형성시에는, 기판(61)의 광입사면측과는 반대측의 면, 즉 도면 중, 하측의 면부터 도면 중, 상방향으로 기다란 홈(트렌치)이 형성된다. 이때, 그들의 홈은, 기판(61)을 관통하도록, 기판(61)의 광입사면에 달할 때까지 형성된다. 그리고, 그와 같이 하여 형성된 홈 부분에 차광막이 매입에 의해 형성되어 분리 영역(471)이 된다.
이와 같은 매입형의 분리 영역(471)에 의해서도, 화소사이에서의 적외광의 분리 특성을 향상시킬 수 있고, 크로스토크의 발생을 억제할 수 있다.
<제10의 실시의 형태>
<화소의 구성례>
또한, 신호 취출부(65)가 형성되는 기판의 두께는, 화소의 각종의 특성 등에 응하여 정하도록 할 수 있다.
따라서 예를 들면 도 24에서 도시하는 바와 같이 화소(51)를 구성하는 기판(501)을, 도 2에 도시한 기판(61)보다도 두꺼운 것으로 할 수 있다. 또한, 도 24에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 24에 도시하는 화소(51)의 구성은, 기판(61)에 대신하여 기판(501)이 마련되어 있는 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
즉, 도 24에 도시하는 화소(51)에서는, 기판(501)에서의 광입사면측에 온 칩 렌즈(62), 고정 전하막(66), 및, 화소사이 차광막(63)이 형성되어 있다. 또한, 기판(501)의 광입사면측과는 반대측의 면의 표면 근방에는, 산화막(64), 신호 취출부(65), 및 분리부(75)가 형성되어 있다.
기판(501)은, 예를 들면 두께가 20㎛ 이상의 P형 반도체 기판으로 이루어지고, 기판(501)과 기판(61)은 기판의 두께만이 다르고, 산화막(64), 신호 취출부(65), 및 분리부(75)가 형성된 위치는 기판(501)과 기판(61)에서 같은 위치로 되어 있다.
또한, 기판(501)이나 기판(61)의 광입사면측 등에 적절히 형성된 각종의 층(막)의 막두께 등도 화소(51)의 특성 등에 응하여 최적화하면 좋다.
<제11의 실시의 형태>
<화소의 구성례>
또한, 이상에서는 화소(51)를 구성하는 기판이 P형 반도체 기판으로 이루어지는 예에 관해 설명하였지만, 예를 들면 도 25에서 도시하는 바와 같이 N형 반도체 기판으로 이루어지도록 하여도 좋다. 또한, 도 25에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 25에 도시하는 화소(51)의 구성은, 기판(61)에 대신하여 기판(531)이 마련되어 있는 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
도 25에 도시하는 화소(51)에서는, 예를 들면 실리콘 기판 등의 N형의 반도체층으로 이루어지는 기판(531)에서의 광입사면측에 온 칩 렌즈(62), 고정 전하막(66), 및, 화소사이 차광막(63)이 형성되어 있다.
또한, 기판(531)의 광입사면측과는 반대측의 면의 표면 근방에는 산화막(64), 신호 취출부(65), 및 분리부(75)가 형성되어 있다. 이들의 산화막(64), 신호 취출부(65), 및 분리부(75)가 형성되는 위치는 기판(531)과 기판(61)에서 같은 위치가 되어 있고, 신호 취출부(65)의 구성도 기판(531)과 기판(61)에서 같게 되어 있다.
기판(531)은, 예를 들면 도면 중, 종방향의 두께, 즉 기판(531)의 면과 수직한 방향의 두께가 20㎛ 이하가 되도록 되어 있다.
또한, 기판(531)은, 예를 들면 1E+13 오더 이하의 기판 농도가 되는 고저항의 N-Epi 기판 등으로 되고, 기판(531)의 저항(저항률)은 예를 들면 500[Ω㎝] 이상이 되도록 되어 있다. 이에 의해, 화소(51)에서의 소비 전력을 저감시킬 수 있다.
여기서, 기판(531)의 기판 농도와 저항과의 관계는, 예를 들면 기판 농도 2.15E+12[㎤]일 때에 저항 2000[Ω㎝], 기판 농도 4.30E+12[㎤]일 때에 저항 1000[Ω㎝], 기판 농도 8.61E+12[㎤]일 때에 저항 500[Ω㎝], 및 기판 농도 4.32E+13[㎤]일 때에 저항 100[Ω㎝] 등이 된다.
이와 같이 화소(51)의 기판(531)을 N형 반도체 기판으로 하여도, 도 2에 도시한 예와 같은 동작에 의해, 같은 효과를 얻을 수 있다.
<제12의 실시의 형태>
<화소의 구성례>
또한, 도 24를 참조하여 설명한 예와 마찬가지로, N형 반도체 기판의 두께도 화소의 각종의 특성 등에 응하여 정하도록 할 수 있다.
따라서 예를 들면 도 26에서 도시하는 바와 같이 화소(51)를 구성하는 기판(561)을, 도 25에 도시한 기판(531)보다도 두꺼운 것으로 할 수 있다. 또한, 도 26에서 도 25에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 26에 도시하는 화소(51)의 구성은, 기판(531)에 대신하여 기판(561)이 마련되어 있는 점에서 도 25에 도시한 화소(51)와 다르고, 기타의 점에서는 도 25의 화소(51)와 같은 구성으로 되어 있다.
즉, 도 26에 도시하는 화소(51)에서는, 기판(561)에서의 광입사면측에 온 칩 렌즈(62), 고정 전하막(66), 및, 화소사이 차광막(63)이 형성되어 있다. 또한, 기판(561)의 광입사면측과는 반대측의 면의 표면 근방에는, 산화막(64), 신호 취출부(65), 및 분리부(75)가 형성되어 있다.
기판(561)은, 예를 들면 두께가 20㎛ 이상의 N형 반도체 기판으로 이루어지고, 기판(561)과 기판(531)은 기판의 두께만이 다르고, 산화막(64), 신호 취출부(65), 및 분리부(75)가 형성된 위치는 기판(561)과 기판(531)에서 같은 위치로 되어 있다.
<제13의 실시의 형태>
<화소의 구성례>
또한, 예를 들면 기판(61)의 광입사면측에 바이어스를 걸음으로써, 기판(61) 내에서의, 기판(61)의 면과 수직한 방향(이하, Z방향이라고 칭하기로 한다)의 전계(電界)를 강화하도록 하여도 좋다.
그와 같은 경우, 화소(51)는, 예를 들면, 도 27에 도시하는 구성이 된다. 또한, 도 27에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 27의 A는, 도 2에 도시한 화소(51)가 도시되어 있고, 그 화소(51)의 기판(61) 내의 화살표는, 기판(61) 내에서의 Z방향의 전계의 강도를 나타내고 있다.
이에 대해, 도 27의 B는, 기판(61)의 광입사면에 바이어스(전압)를 인가한 경우의 화소(51)의 구성을 도시하고 있다. 도 27의 B의 화소(51)의 구성은, 기본적으로는 도 2에 도시한 화소(51)의 구성과 같게 되어 있지만, 기판(61)의 광입사면측 계면에 P+반도체 영역(601)이 새롭게 추가 형성되어 있다.
기판(61)의 광입사면측 계면에 형성된 P+반도체 영역(601)에는, 화소 어레이부(20)의 내부 또는 외부로부터 0V 이하의 전압(바이어스)을 인가함으로써, Z방향의 전계가 강화되어 있다. 도 27의 B의 화소(51)의 기판(61) 내의 화살표는, 기판(61) 내에서의 Z방향의 전계의 강도를 나타내고 있다. 도 27의 B의 기판(61) 내에 그려진 화살표의 굵기는, 도 27의 A의 화소(51)의 화살표보다도 굵게 되어 있고, Z방향의 전계가 보다 강하게 되어 있다. 이와 같이 기판(61)의 광입사면측에 형성한 P+반도체 영역(601)에 바이어스를 인가함으로써 Z방향의 전계를 강화하여, 신호 취출부(65)에서의 전자의 취출 효율을 향상시킬 수 있다.
또한, 기판(61)의 광입사면측에 전압을 인가하기 위한 구성은, P+반도체 영역(601)을 마련하는 구성으로 한하지 않고, 다른 어떤 구성으로 되어도 좋다. 예를 들면 기판(61)의 광입사면과 온 칩 렌즈(62) 사이에 투명 전극막을 적층에 의해 형성하고, 그 투명 전극막에 전압을 인가함으로써 바이어스가 걸리도록 하여도 좋다.
<제14의 실시의 형태>
<화소의 구성례>
또한, 적외선에 대한 화소(51)의 감도를 향상시키기 위해 기판(61)의 광입사면과 반대측의 면상에 대면적의 반사 부재를 마련하도록 하여도 좋다.
그와 같은 경우, 화소(51)는, 예를 들면 도 28에서 도시하는 바와 같이 구성된다. 또한, 도 28에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 28에 도시하는 화소(51)의 구성은, 기판(61)의 광입사면과 반대측의 면상에 반사 부재(631)가 마련되어 있는 점에서 도 2의 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
도 28에 도시하는 예에서는, 기판(61)의 광입사면과 반대측의 면 전체를 덮도록, 적외광을 반사하는 반사 부재(631)가 마련되어 있다.
이 반사 부재(631)는, 적외광의 반사율이 높은 것이면, 어떤 것이라도 좋다. 예를 들면 기판(61)의 광입사면과 반대측의 면상에 적층된 다층 배선층 내에 마련된, 구리나 알루미늄 등의 메탈(금속)이 반사 부재(631)로서 사용되어도 좋고, 기판(61)의 광입사면과 반대측의 면상에 폴리실리콘이나 산화막 등의 반사 구조를 형성하여, 반사 부재(631)로 하여도 좋다.
이와 같이 화소(51)에 반사 부재(631)를 마련함으로써, 온 칩 렌즈(62)를 통하여 광입사면에서 기판(61) 내로 입사하고, 기판(61) 내에서 광전변환되지 않고서 기판(61)를 투과하여 버린 적외광을, 반사 부재(631)에서 반사시켜서 기판(61) 내로 재차 입사시킬 수 있다. 이에 의해, 기판(61) 내에서 광전변환되는 적외광의 양을 보다 많게 하여, 양자 효율(QE), 즉 적외광에 대한 화소(51)의 감도를 향상시킬 수 있다.
<제15의 실시의 형태>
<화소의 구성례>
또한, 부근 화소에서의 광의 오검지를 억제하기 위해, 기판(61)의 광입사면과 반대측의 면상에 대면적의 차광부재를 마련하도록 하여도 좋다.
그와 같은 경우, 화소(51)는, 예를 들면 도 28에 도시한 반사 부재(631)를, 차광부재로 치환한 구성으로 할 수 있다. 즉, 도 28에 도시한 화소(51)에서, 기판(61)의 광입사면과 반대측의 면 전체를 덮는 반사 부재(631)가, 적외광을 차광하는 차광부재(631')가 된다. 차광부재(631')는, 도 28의 화소(51)의 반사 부재(631)에 대용한다.
이 차광부재(631')는, 적외광의 차광률이 높은 것이면, 어떤 것이라도 좋다. 예를 들면 기판(61)의 광입사면과 반대측의 면상에 적층된 다층 배선층 내에 마련된, 구리나 알루미늄 등의 메탈(금속)이 차광부재(631')로서 사용되어도 좋고, 기판(61)의 광입사면과 반대측의 면상에 폴리실리콘이나 산화막 등의 차광 구조를 형성하여, 차광부재(631')로 하여도 좋다.
이와 같이 화소(51)에 차광부재(631')를 마련함으로써, 온 칩 렌즈(62)를 통하여 광입사면에서 기판(61) 내로 입사하고, 기판(61) 내에서 광전변환되지 않고 기판(61)을 투과하여 버린 적외광이, 배선층에서 산란하여, 부근 화소에 입사하여 버리는 것을 억제할 수 있다. 이에 의해, 부근 화소에서 잘못 광을 검지하여 버리는 것을 막을 수 있다.
또한, 차광부재(631')는, 예를 들면 금속을 포함하는 재료로 형성함에 의해, 반사 부재(631)와 겸할 수도 있다.
<제16의 실시의 형태>
<화소의 구성례>
또한, 화소(51)의 기판(61)에서의 산화막(64)에 대신하여, P형 반도체 영역으로 이루어지는 P웰 영역이 마련되도록 하여도 좋다.
그와 같은 경우, 화소(51)는, 예를 들면 도 29에서 도시하는 바와 같이 구성된다. 또한, 도 29에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 29에 도시하는 화소(51)의 구성은, 산화막(64)에 대신하여, P웰 영역(671), 분리부(672-1), 및 분리부(672-2)가 마련되어 있는 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다.
도 29에 도시하는 예에서는, 기판(61) 내에서의 광입사면과 반대의 면측, 즉 도면 중, 하측의 면의 내측의 중앙 부분에는, P형 반도체 영역으로 이루어지는 P웰 영역(671)이 형성되어 있다. 또한, P웰 영역(671)과 N+반도체 영역(71-1) 사이에는, 그들의 영역을 분리하기 위한 분리부(672-1)가 산화막 등에 의해 형성되어 있다. 마찬가지로 P웰 영역(671)과 N+반도체 영역(71-2) 사이에도, 그들의 영역을 분리하기 위한 분리부(672-2)가 산화막 등에 의해 형성되어 있다. 도 29에 도시하는 화소(51)에서는, N-반도체 영역(72)보다도 P-반도체 영역(74)이 도면 중, 상방향에 보다 넓은 영역으로 되어 있다.
<제17의 실시의 형태>
<화소의 구성례>
또한, 화소(51)의 기판(61)에서의 산화막(64)에 더하여, 또한 P형 반도체 영역으로 이루어지는 P웰 영역이 마련되도록 하여도 좋다.
그와 같은 경우, 화소(51)는, 예를 들면 도 30에서 도시하는 바와 같이 구성된다. 또한, 도 30에서 도 2에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 30에 도시하는 화소(51)의 구성은, P웰 영역(701)이 새롭게 마련되어 있는 점에서 도 2에 도시한 화소(51)와 다르고, 기타의 점에서는 도 2의 화소(51)와 같은 구성으로 되어 있다. 즉, 도 30에 도시하는 예에서는, 기판(61) 내에서의 산화막(64)의 상측에, P형 반도체 영역으로 이루어지는 P웰 영역(701)이 형성되어 있다.
이상과 같이, 본 기술에 의하면 CAPD 센서를 이면 조사형의 구성으로 함으로써, 화소 감도 등의 특성을 향상시킬 수 있다.
<화소의 등가회로 구성례>
도 31은, 화소(51)의 등가회로를 도시하고 있다.
화소(51)는, N+반도체 영역(71-1) 및 P+반도체 영역(73-1) 등을 포함하는 신호 취출부(65-1)에 대해, 전송 트랜지스터(721A), FD(722A), 리셋 트랜지스터(723A), 증폭 트랜지스터(724A), 및, 선택 트랜지스터(725A)를 갖는다.
또한, 화소(51)는, N+반도체 영역(71-2) 및 P+반도체 영역(73-2) 등을 포함하는 신호 취출부(65-2)에 대해, 전송 트랜지스터(721B), FD(722B), 리셋 트랜지스터(723B), 증폭 트랜지스터(724B), 및, 선택 트랜지스터(725B)를 갖는다.
탭 구동부(21)는, P+반도체 영역(73-1)에 소정의 전압(MIX0)(제1의 전압)을 인가하고, P+반도체 영역(73-2)에 소정의 전압(MIX1)(제2의 전압)을 인가한다. 상술한 예에서는, 전압(MIX0 및 MIX1)의 일방이 1.5V이고, 타방이 0V이다. P+반도체 영역(73-1 및 73-2)은, 제1의 전압 또는 제2의 전압이 인가되는 전압 인가부이다.
N+반도체 영역(71-1 및 71-2)은, 기판(61)에 입사된 광이 광전변환되어 생성된 전하를 검출하여, 축적하는 전하 검출부이다.
전송 트랜지스터(721A)는, 게이트 전극에 공급되는 구동 신호(TRG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, N+반도체 영역(71-1)에 축적되어 있는 전하를 FD(722A)에 전송한다. 전송 트랜지스터(721B)는, 게이트 전극에 공급되는 구동 신호(TRG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, N+반도체 영역(71-2)에 축적되어 있는 전하를 FD(722B)에 전송한다.
FD(722A)는, N+반도체 영역(71-1)부터 공급된 전하(DET0)를 일시 유지한다. FD(722B)는, N+반도체 영역(71-2)부터 공급된 전하(DET1)를 일시 유지한다. FD(722A)는, 도 2를 참조하여 설명한 FD부(A)에 대응하여, FD(722B)는, FD부(B)에 대응하는 것이다.
리셋 트랜지스터(723A)는, 게이트 전극에 공급되는 구동 신호(RST)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, FD(722A)의 전위를 소정의 레벨(전원 전압(VDD))로 리셋한다. 리셋 트랜지스터(723B)는, 게이트 전극에 공급되는 구동 신호(RST)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, FD(722B)의 전위를 소정의 레벨(전원 전압(VDD))로 리셋한다. 또한, 리셋 트랜지스터(723A 및 723B)가 액티브 상태가 될 때, 전송 트랜지스터(721A 및 721B)도 동시에 액티브 상태가 된다.
증폭 트랜지스터(724A)는, 소스 전극이 선택 트랜지스터(725A)를 통하여 수직 신호선(29A)에 접속됨에 의해, 수직 신호선(29A)의 일단에 접속되어 있는 정전류원 회로부(726A)의 부하 MOS와 소스 팔로워 회로를 구성한다. 증폭 트랜지스터(724B)는, 소스 전극이 선택 트랜지스터(725B)를 통하여 수직 신호선(29B)에 접속됨에 의해, 수직 신호선(29B)의 일단에 접속되어 있는 정전류원 회로부(726B)의 부하 MOS와 소스 팔로워 회로를 구성한다.
선택 트랜지스터(725A)는, 증폭 트랜지스터(724A)의 소스 전극과 수직 신호선(29A) 사이에 접속되어 있다. 선택 트랜지스터(725A)는, 게이트 전극에 공급되는 선택 신호(SEL)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 증폭 트랜지스터(724A)로부터 출력되는 화소 신호를 수직 신호선(29A)에 출력한다.
선택 트랜지스터(725B)는, 증폭 트랜지스터(724B)의 소스 전극과 수직 신호선(29B) 사이에 접속되어 있다. 선택 트랜지스터(725B)는, 게이트 전극에 공급되는 선택 신호(SEL)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 증폭 트랜지스터(724B)로부터 출력되는 화소 신호를 수직 신호선(29B)에 출력한다.
화소(51)의 전송 트랜지스터(721A 및 721B), 리셋 트랜지스터(723A 및 723B), 증폭 트랜지스터(724A 및 724B), 및, 선택 트랜지스터(725A 및 725B)는, 예를 들면, 수직 구동부(22)에 의해 제어된다.
<화소의 기타의 등가회로 구성례>
도 32는, 화소(51)의 기타의 등가회로를 도시하고 있다.
도 32에서, 도 31이와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 32의 등가회로는, 도 31의 등가회로에 대해, 부가 용량(727)과, 그 접속을 제어하는 전환 트랜지스터(728)가, 신호 취출부(65-1 및 65-2)의 쌍방에 대해 추가되어 있다.
구체적으로는, 전송 트랜지스터(721A)와 FD(722A)와의 사이에, 전환 트랜지스터(728A)를 통하여 부가 용량(727A)이 접속되어 있고, 전송 트랜지스터(721B)와 FD(722B)와의 사이에, 전환 트랜지스터(728B)를 통하여 부가 용량(727B)이 접속되어 있다.
전환 트랜지스터(728A)는, 게이트 전극에 공급되는 구동 신호(FDG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 부가 용량(727A)을, FD(722A)에 접속시킨다. 전환 트랜지스터(728B)는, 게이트 전극에 공급되는 구동 신호(FDG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 부가 용량(727B)을, FD(722B)에 접속시킨다.
수직 구동부(22)는, 예를 들면, 입사광의 광량이 많은 고조도일 때, 전환 트랜지스터(728A 및 728B)를 액티브 상태로 하여, FD(722A)와 부가 용량(727A)을 접속함과 함께, FD(722B)와 부가 용량(727B)을 접속한다. 이에 의해, 고조도시에, 보다 많은 부하를 축적할 수 있다.
한편, 입사광의 광량이 적은 저조도일 때에는, 수직 구동부(22)는, 전환 트랜지스터(728A 및 728B)를 비액티브 상태로 하여, 부가 용량(727A 및 727B)을, 각각, FD(722A 및 722B)로부터 분리한다.
도 31의 등가회로와 같이, 부가 용량(727)은 생략하여도 좋지만, 부가 용량(727)을 마련하여, 입사광량에 응하여 분간하여 사용함에 의해, 고다이내믹 레인지를 확보할 수 있다.
<전압 공급선의 배치례>
다음에, 도 33 내지 도 35를 참조하여, 각 화소(51)의 신호 취출부(65)의 전압 인가부인 P+반도체 영역(73-1 및 73-2)에, 소정의 전압(MIX0 또는 MIX1)을 인가하기 위한 전압 공급선의 배치에 관해 설명한다. 도 33 및 도 34에 도시되는 전압 공급선(741)은, 도 1에 도시한 전압 공급선(30)에 대응한다.
또한, 도 33 및 도 34에서는, 각 화소(51)의 신호 취출부(65)의 구성으로서, 도 9에 도시한 원형상의 구성을 채용하여 설명하지만, 기타의 구성이라도 좋음은 말할 필요도 없다.
도 33의 A는, 전압 공급선의 제1의 배치례를 도시하는 평면도이다.
제1의 배치례에서는, 행렬형상으로 2차원 배치되는 복수의 화소(51)에 대해, 수평 방향으로 인접하는 2화소의 사이(경계)에, 전압 공급선(741-1 또는 741-2)이, 수직 방향에 따라 배선되어 있다.
전압 공급선(741-1)은, 화소(51) 내에 2개 있는 신호 취출부(65) 중의 일방인 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속되어 있다. 전압 공급선(741-2)은, 화소(51) 내에 2개 있는 신호 취출부(65) 중의 타방인 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속되어 있다.
이 제1의 배치례에서는, 화소 2열에 대해, 2개의 전압 공급선(741-1 및 741-2)이 배치되기 때문에, 화소 어레이부(20)에서, 배열되는 전압 공급선(741)의 개수는, 화소(51)의 열수와 거의 동등하게 된다.
도 33의 B는, 전압 공급선의 제2의 배치례를 도시하는 평면도이다.
제2의 배치례에서는, 행렬형상으로 2차원 배치되는 복수의 화소(51)의 하나의 화소열에 대해, 2개의 전압 공급선(741-1 및 741-2)이, 수직 방향에 따라 배선되어 있다.
전압 공급선(741-1)은, 화소(51) 내에 2개 있는 신호 취출부(65) 중의 일방인 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속되어 있다. 전압 공급선(741-2)은, 화소(51) 내에 2개 있는 신호 취출부(65) 중의 타방인 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속되어 있다.
이 제2의 배치례에서는, 하나의 화소열에 대해, 2개의 전압 공급선(741-1 및 741-2)이 배선되기 때문에, 화소 2열에 대해서는, 4개의 전압 공급선(741)이 배치된다. 화소 어레이부(20)에서, 배열되는 전압 공급선(741)의 개수는, 화소(51)의 열수의 약 2배가 된다.
도 33의 A 및 B의 배치례는, 모두, 전압 공급선(741-1)이 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속하고, 전압 공급선(741-2)이 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속하는 구성이, 수직 방향으로 나열한 화소에 대해 주기적으로 반복되는 Periodic 배치(주기적 배치)이다.
도 33의 A의 제1의 배치례는, 화소 어레이부(20)에 대해 배선하는 전압 공급선(741-1 및 741-2)의 개수를 적게 할 수 있다.
도 33의 B의 제2의 배치례는, 제1의 배치례와 비교하면 배선한 개수는 많아지지만, 하나의 전압 공급선(741)에 대해 접속되는 신호 취출부(65)의 수가 1/2이 되기 때문에, 배선의 부하를 저감할 수 있고, 고속 구동이나 화소 어레이부(20)의 총 화소수가 많은 때에 유효하다.
도 34의 A는, 전압 공급선의 제3의 배치례를 도시하는 평면도이다.
제3의 배치례는, 도 33의 A의 제1의 배치례와 마찬가지로, 화소 2열에 대해, 2개의 전압 공급선(741-1 및 741-2)이 배치되는 예이다.
제3의 배치례가, 도 33의 A의 제1의 배치례와 다른 점은, 수직 방향으로 나열하는 2화소에서, 신호 취출부(65-1과 65-2)의 접속처(接續先)가 다른 점이다.
구체적으로는, 예를 들면, 어느 화소(51)에서는, 전압 공급선(741-1)이 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속되고, 전압 공급선(741-2)이 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속되어 있지만, 그 아래 또는 위의 화소(51)에서는, 전압 공급선(741-1)이 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속되고, 전압 공급선(741-2)이 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속되어 있다.
도 34의 B는, 전압 공급선의 제4의 배치례를 도시하는 평면도이다.
제4의 배치례는, 도 33의 B의 제2의 배치례와 마찬가지로, 화소 2열에 대해, 2개의 전압 공급선(741-1 및 741-2)이 배치되는 예이다.
제4의 배치례가, 도 33의 B의 제2의 배치례와 다른 점은, 수직 방향으로 나열하는 2화소에서, 신호 취출부(65-1과 65-2)의 접속처가 다른 점이다.
구체적으로는, 예를 들면, 어느 화소(51)에서는, 전압 공급선(741-1)이 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속되고, 전압 공급선(741-2)이 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속되어 있지만, 그 아래 또는 위의 화소(51)에서는, 전압 공급선(741-1)이 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속되고, 전압 공급선(741-2)이 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속되어 있다.
도 34의 A의 제3의 배치례는, 화소 어레이부(20)에 대해 배선하는 전압 공급선(741-1 및 741-2)의 개수를 적게 할 수 있다.
도 34의 B의 제4의 배치례는, 제3의 배치례와 비교하면 배선하는 개수는 많아지지만, 하나의 전압 공급선(741)에 대해 접속된 신호 취출부(65)의 수가 1/2이 되기 때문에, 배선의 부하를 저감할 수 있고, 고속 구동이나 화소 어레이부(20)의 총 화소수가 많은 때에 유효하다.
도 34의 A 및 B의 배치례는, 모두, 상하(수직 방향)에 인접하는 2화소에 대한 접속처가 미러 반전된 Mirror 배치(미러 배치)이다.
Periodic 배치는, 도 35의 A에 도시되는 바와 같이, 화소 경계를 끼우고 인접하는 2개의 신호 취출부(65)에 인가되는 전압이 다른 전압으로 되기 때문에, 인접 화소 사이에서의 전하의 교환이 발생한다. 그 때문에, 전하의 전송 효율은 Mirror 배치보다도 좋지만, 인접 화소의 크로스토크 특성은 Mirror 배치보다도 뒤떨어진다.
한편, Mirror 배치는, 도 35의 B에 도시되는 바와 같이, 화소 경계를 끼우고 인접하는 2개의 신호 취출부(65)에 인가된 전압이 같은 전압으로 되기 때문에, 인접 화소 사이에서의 전하의 교환은 억제된다. 그 때문에, 전하의 전송 효율은 Periodic 배치보다도 뒤떨어지지만, 인접 화소의 크로스토크 특성은 Periodic 배치보다도 좋다.
<제14의 실시의 형태의 복수 화소의 단면 구성>
도 2 등으로 도시한 화소의 단면 구성에서는, 기판(61)의 광입사면과 반대의 표면측에 형성된 다층 배선층의 도시가 생략되어 있다.
그래서, 이하에서는, 상술한 실시의 형태의 몇가지에 관해, 다층 배선층을 생략하지 않는 형태로, 인접하는 복수 화소의 단면도를 도시한다.
처음에, 도 36 및 도 37에, 도 28에 도시한 제14의 실시의 형태의 복수 화소의 단면도를 도시한다.
도 28에 도시한 제14의 실시의 형태는, 기판(61)의 광입사면과 반대측에, 대면적의 반사 부재(631)를 구비한 화소의 구성이다.
도 36은, 도 11의 B-B'선에서의 단면도에 상당하고, 도 37은, 도 11의 A-A'선에서의 단면도에 상당한다. 또한, 도 17의 C-C'선에서의 단면도도, 도 36과 같이 도시할 수 있다.
도 36에 도시되는 바와 같이, 각 화소(51)에서, 중심 부분에 산화막(64)이 형성되어 있고, 그 산화막(64)의 양측에, 신호 취출부(65-1) 및 신호 취출부(65-2)가 각각 형성되어 있다.
신호 취출부(65-1)에서는, P+반도체 영역(73-1) 및 P-반도체 영역(74-1)을 중심으로 하여, 그들 P+반도체 영역(73-1) 및 P-반도체 영역(74-1)의 주위를 둘러싸도록, N+반도체 영역(71-1) 및 N-반도체 영역(72-1)이 형성되어 있다. P+반도체 영역(73-1) 및 N+반도체 영역(71-1)은, 다층 배선층(811)과 접촉하고 있다. P-반도체 영역(74-1)은, P+반도체 영역(73-1)을 덮도록, P+반도체 영역(73-1)의 상방(온 칩 렌즈(62)측)에 배치되고, N-반도체 영역(72-1)은, N+반도체 영역(71-1)을 덮도록, N+반도체 영역(71-1)의 상방(온 칩 렌즈(62)측)에 배치되어 있다. 환언하면, P+반도체 영역(73-1) 및 N+반도체 영역(71-1)은, 기판(61) 내의 다층 배선층(811)측에 배치되고, N-반도체 영역(72-1)과 P-반도체 영역(74-1)은, 기판(61) 내의 온 칩 렌즈(62)측에 배치되어 있다. 또한, N+반도체 영역(71-1)과 P+반도체 영역(73-1) 사이에는, 그들의 영역을 분리하기 위한 분리부(75-1)가 산화막 등에 의해 형성되어 있다.
신호 취출부(65-2)에서는, P+반도체 영역(73-2) 및 P-반도체 영역(74-2)을 중심으로 하여, 그들 P+반도체 영역(73-2) 및 P-반도체 영역(74-2)의 주위를 둘러싸도록, N+반도체 영역(71-2) 및 N-반도체 영역(72-2)이 형성되어 있다. P+반도체 영역(73-2) 및 N+반도체 영역(71-2)은, 다층 배선층(811)과 접촉하고 있다. P-반도체 영역(74-2)은, P+반도체 영역(73-2)을 덮도록, P+반도체 영역(73-2)의 상방(온 칩 렌즈(62)측)에 배치되고, N-반도체 영역(72-2)은, N+반도체 영역(71-2)을 덮도록, N+반도체 영역(71-2)의 상방(온 칩 렌즈(62)측)에 배치되어 있다. 환언하면, P+반도체 영역(73-2) 및 N+반도체 영역(71-2)은, 기판(61) 내의 다층 배선층(811)측에 배치되고, N-반도체 영역(72-2)과 P-반도체 영역(74-2)은, 기판(61) 내의 온 칩 렌즈(62)측에 배치되어 있다. 또한, N+반도체 영역(71-2)과 P+반도체 영역(73-2) 사이에도, 그들의 영역을 분리하기 위한 분리부(75-2)가 산화막 등에 의해 형성되어 있다.
이웃하는 화소(51)끼리의 경계 영역인, 소정의 화소(51)의 신호 취출부(65-1)의 N+반도체 영역(71-1)과, 그 옆의 화소(51)의 신호 취출부(65-2)의 N+반도체 영역(71-2) 사이에도, 산화막(64)이 형성되어 있다.
기판(61)의 광입사면측(도 36 및 도 37에서의 상면)의 계면에는, 고정 전하막(66)이 형성되어 있다.
도 36에 도시되는 바와 같이, 기판(61)의 광입사면측에 화소마다 형성된 온 칩 렌즈(62)를, 높이 방향으로, 화소 내의 영역 전면으로 두께가 균일하게 상승된 상승부(821)와, 화소 내의 위치에 따라 두께가 다른 곡면부(822)로 나누면, 상승부(821)의 두께는, 곡면부(822)의 두께보다도 얇게 형성되어 있다. 상승부(821)의 두께가 두꺼워질수록, 경사의 입사광이 화소사이 차광막(63)에서 반사되기 쉬워지기 때문에, 상승부(821)의 두께를 얇게 형성함에 의해, 경사의 입사광도 기판(61) 내로 받아들일 수 있다. 또한, 곡면부(822)의 두께를 두껍게 할수록, 입사광을 화소 중심에 집광할 수 있다.
온 칩 렌즈(62)가 화소마다 형성되어 있는 기판(61)의 광입사면측과는 반대측에, 다층 배선층(811)이 형성되어 있다. 환언하면, 온 칩 렌즈(62)와 다층 배선층(811) 사이에, 반도체층인 기판(61)이 배치되어 있다. 다층 배선층(811)은, 5층의 금속막(M1 내지 M5)과, 그 사이의 층간절연막(812)으로 구성된다. 또한, 도 36에서는, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 중, 가장 외측의 금속막(M5)이 보이지 않는 장소에 있기 때문에 도시되어 있지 않지만, 도 36의 단면도와 다른 방향에서의 단면도인 도 37에서는 도시되어 있다.
도 37에 도시되는 바와 같이, 다층 배선층(811)의 기판(61)과의 계면부분의 화소 경계 영역에는, 화소 트랜지스터(Tr)가 형성되어 있다. 화소 트랜지스터(Tr)는, 도 31 및 도 32에서 도시한 전송 트랜지스터(721), 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725)의 어느 하나이다.
다층 배선층(811)의 5층의 금속막(M1 내지 M5) 중, 가장 기판(61)에 가까운 금속막(M1)에는, 전원 전압을 공급하기 위한 전원선(813), P+반도체 영역(73-1 또는 73-2)에 소정의 전압을 인가하기 위한 전압 인가 배선(814), 및, 입사광을 반사하는 부재인 반사 부재(815)가 포함된다. 도 36의 금속막(M1)에서, 전원선(813) 및 전압 인가 배선(814) 이외의 배선은 반사 부재(815)가 되는데, 도면이 번잡하게 되는 것을 방지하기 위해 일부의 부호가 생략되어 있다. 반사 부재(815)는, 입사광을 반사하는 목적으로 마련된 더미 배선이고, 도 28에 도시한 반사 부재(631)에 상당한다. 반사 부재(815)는, 평면시에서 전하 검출부인 N+반도체 영역(71-1 및 71-2)과 겹쳐지도록, N+반도체 영역(71-1 및 71-2)의 하방에 배치되어 있다. 또한, 도 28에 도시한 제14의 실시의 형태의 반사 부재(631) 대신에, 제15의 실시의 형태의 차광부재(631')가 마련되는 경우에는, 도 36의 반사 부재(815)의 부분이, 차광부재(631')가 된다.
또한, 금속막(M1)에서는, N+반도체 영역(71)에 축적된 전하를 FD(722)에 전송하기 위해, N+반도체 영역(71)과 전송 트랜지스터(721)를 접속하는 전하 취출 배선(도 36에서는 부도시)도 형성되어 있다.
또한, 이 예에서는, 반사 부재(815)(반사 부재(631))와 전하 취출 배선을, 금속막(M1)의 동일층에 배치하는 것으로 하지만, 반드시 동일층에 배치하는 것으로 한정되지 않는다.
기판(61)측부터 2층째의 금속막(M2)에서는, 예를 들면, 금속막(M1)의 전압 인가 배선(814)에 접속되어 있는 전압 인가 배선(816), 구동 신호(TRG), 구동 신호(RST), 선택 신호(SEL), 구동 신호(FDG) 등을 전송하는 제어선(817), 그라운드선 등이 형성되어 있다. 또한, 금속막(M2)에서는, FD(722B)나 부가 용량(727A)이 형성되어 있다.
기판(61)측부터 3층째의 금속막(M3)에서는, 예를 들면, 수직 신호선(29)이나, 실드(shielding)용의 VSS 배선 등이 형성된다.
기판(61)측부터 4층째 및 5층째의 금속막(M4 및 M5)에서는, 예를 들면, 신호 취출부(65)의 전압 인가부인 P+반도체 영역(73-1 및 73-2)에, 소정의 전압(MIX0 또는 MIX1)을 인가하기 위한 전압 공급선(741-1 및 741-2)(도 33, 도 34)이 형성되어 있다.
또한, 다층 배선층(811)의 5층의 금속막(M1 내지 M5)의 평면 배치에 관해서는, 도 42 및 도 43을 참조하여 후술한다.
<제9의 실시의 형태의 복수 화소의 단면 구성>
도 38은, 도 22에서 도시한 제9의 실시의 형태의 화소 구조를, 다층 배선층을 생략하지 않는 형태로, 복수 화소에 관해 도시한 단면도이다.
도 22에서 도시한 제9의 실시의 형태는, 기판(61) 내의 화소 경계 부분에, 기판(61)의 이면(광입사면)측부터, 소정의 깊이까지 기다란 홈(트렌치)을 형성하고, 차광막을 매입한 분리 영역(441)을 구비한 화소의 구성이다.
신호 취출부(65-1 및 65-2), 및, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 등을 포함하는 기타의 구성에 관해서는, 도 36에 도시한 구성과 마찬가지이다.
<제9의 실시의 형태의 변형례 1의 복수 화소의 단면 구성>
도 39는, 도 23에서 도시한 제9의 실시의 형태의 변형례 1의 화소 구조를, 다층 배선층을 생략하지 않는 형태로, 복수 화소에 관해 도시한 단면도이다.
도 23에서 도시한 제9의 실시의 형태의 변형례 1은, 기판(61) 내의 화소 경계 부분에, 기판(61) 전체를 관통하는 분리 영역(471)을 구비한 화소의 구성이다.
신호 취출부(65-1 및 65-2), 및, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 등을 포함하는 기타의 구성에 관해서는, 도 36에 도시한 구성과 마찬가지이다.
<제16의 실시의 형태의 복수 화소의 단면 구성>
도 40은, 도 29에서 도시한 제16의 실시의 형태의 화소 구조를, 다층 배선층을 생략하지 않는 형태로, 복수 화소에 관해 도시한 단면도이다.
도 29에서 도시한 제16의 실시의 형태는, 기판(61) 내에서의 광입사면과 반대의 면측, 즉 도면 중, 하측의 면의 내측의 중앙 부분에, P웰 영역(671)을 구비한 구성이다. 또한, P웰 영역(671)과 N+반도체 영역(71-1) 사이에는, 분리부(672-1)가 산화막 등에 의해 형성되어 있다. 마찬가지로, P웰 영역(671)과 N+반도체 영역(71-2) 사이에도, 분리부(672-2)가 산화막 등에 의해 형성되어 있다. 기판(61)의 하측의 면의 화소 경계 부분에도, P웰 영역(671)이 형성되어 있다.
신호 취출부(65-1 및 65-2), 및, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 등을 포함하는 기타의 구성에 관해서는, 도 36에 도시한 구성과 마찬가지이다.
<제10의 실시의 형태의 복수 화소의 단면 구성>
도 41은, 도 24에서 도시한 제10의 실시의 형태의 화소 구조를, 다층 배선층을 생략하지 않는 형태로, 복수 화소에 관해 도시한 단면도이다.
도 24에서 도시한 제10의 실시의 형태는, 기판(61)에 대신하여, 두꺼운 기판이 두꺼운 기판(501)이 마련되어 있는 화소의 구성이다.
신호 취출부(65-1 및 65-2), 및, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 등을 포함하는 기타의 구성에 관해서는, 도 36에 도시한 구성과 마찬가지이다.
<5층의 금속막(M1 내지 M5)의 평면 배치례>
다음에, 도 42 및 도 43을 참조하여, 도 36 내지 도 41에서 도시한 다층 배선층(811)의 5층의 금속막(M1 내지 M5)의 평면 배치례에 관해 설명한다.
도 42의 A는, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 중의, 1층째인 금속막(M1)의 평면 배치례를 도시하고 있다.
도 42의 B는, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 중의, 2층째인 금속막(M2)의 평면 배치례를 도시하고 있다.
도 42의 C는, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 중의, 3층째인 금속막(M3)의 평면 배치례를 도시하고 있다.
도 43의 A는, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 중의, 4층째인 금속막(M4)의 평면 배치례를 도시하고 있다.
도 43의 B는, 다층 배선층(811)의 5층의 금속막(M1 내지 M5) 중의, 5층째인 금속막(M5)의 평면 배치례를 도시하고 있다.
또한, 도 42의 A 내지 C 및 도 43의 A 및 B에서는, 화소(51)의 영역과, 도 11에 도시한 8각형상을 갖는 신호 취출부(65-1 및 65-2)의 영역을, 파선으로 도시하고 있다.
도 42의 A 내지 C 및 도 43의 A 및 B에서, 도면의 종방향이, 화소 어레이부(20)의 수직 방향이고, 도면의 횡방향이, 화소 어레이부(20)의 수평 방향이다.
다층 배선층(811)의 1층째인 금속막(M1)에는, 도 42의 A에 도시되는 바와 같이, 적외광을 반사하는 반사 부재(631)가 형성되어 있다. 화소(51)의 영역에서, 신호 취출부(65-1 및 65-2) 각각에 대해 2장의 반사 부재(631)가 형성되고, 신호 취출부(65-1)의 2장의 반사 부재(631)와, 신호 취출부(65-1)의 2장의 반사 부재(631)가, 수직 방향에 대해 대칭으로 형성되어 있다.
또한, 수평 방향에서의, 이웃하는 화소(51)의 반사 부재(631) 사이에는, 화소 트랜지스터 배선 영역(831)이 배치되어 있다. 화소 트랜지스터 배선 영역(831)에는, 전송 트랜지스터(721), 리셋 트랜지스터(723), 증폭 트랜지스터(724), 또는, 선택 트랜지스터(725)의 화소 트랜지스터(Tr) 사이를 접속하는 배선이 형성되어 있다. 이 화소 트랜지스터(Tr)용의 배선도, 2개의 신호 취출부(65-1 및 65-2)의 중간선(부도시)을 기준으로, 수직 방향으로 대칭으로 형성되어 있다.
또한, 수직 방향에서의, 이웃하는 화소(51)의 반사 부재(631) 사이에는, 그라운드선(832), 전원선(833), 그라운드선(834) 등의 배선이 형성되어 있다. 이들의 배선도, 2개의 신호 취출부(65-1 및 65-2)의 중간선을 기준으로, 수직 방향으로 대칭으로 형성되어 있다.
이와 같이, 1층째의 금속막(M1)이, 화소 내의 신호 취출부(65-1)측의 영역과, 신호 취출부(65-2)측의 영역으로 대칭으로 배치됨에 의해, 배선 부하가 신호 취출부(65-1과 65-2)에서 균등하게 조정되어 있다. 이에 의해, 신호 취출부(65-1과 65-2)의 구동 편차를 저감시키고 있다.
1층째의 금속막(M1)에서는, 기판(61)에 형성된 신호 취출부(65-1과 65-2)의 하측에 대면적의 반사 부재(631)를 형성함에 의해, 온 칩 렌즈(62)를 통하여 기판(61) 내로 입사하고, 기판(61) 내에서 광전변환되지 않고서 기판(61)을 투과하여 버린 적외광을, 반사 부재(631)에서 반사시켜서 기판(61) 내로 재차 입사시킬 수 있다. 이에 의해, 기판(61) 내에서 광전변환된 적외광의 양을 보다 많게 하여, 양자 효율(QE), 즉 적외광에 대한 화소(51)의 감도를 향상시킬 수 있다.
한편, 1층째의 금속막(M1)에서, 반사 부재(631)에 대신하여, 반사 부재(631)와 같은 영역에 차광부재(631')를 배치한 경우에는, 온 칩 렌즈(62)를 통하여 광입사면부터 기판(61) 내로 입사하고, 기판(61) 내에서 광전변환되지 않고 기판(61)을 투과하여 버린 적외광이, 배선층에서 산란하여, 부근 화소에 입사하여 버리는 것을 억제할 수 있다. 이에 의해, 부근 화소에서 잘못 광을 검지하여 버리는 것을 막을 수 있다.
다층 배선층(811)의 2층째인 금속막(M2)에는, 도 42의 B에 도시되는 바와 같이, 신호 취출부(65-1과 65-2)의 사이의 위치에, 소정의 신호를 수평 방향으로 전송하는 제어선(841 내지 844) 등이 형성된 제어선 영역(851)이 배치되어 있다. 제어선(841 내지 844)은, 예를 들면, 구동 신호(TRG), 구동 신호(RST), 선택 신호(SEL), 또는, 구동 신호(FDG)를 전송하는 선이다.
제어선 영역(851)을, 2개의 신호 취출부(65)의 사이에 배치함으로써, 신호 취출부(65-1 및 65-2)의 각각에 대한 영향이 균등하게 되어, 신호 취출부(65-1과 65-2)의 구동 편차를 저감할 수 있다.
또한, 2층째인 금속막(M2)의 제어선 영역(851)과 다른 소정의 영역에는, FD(722B)나 부가 용량(727A)이 형성된 용량 영역(852)이 배치되어 있다. 용량 영역(852)에서는, 금속막(M2)을 빗살 형상으로 패턴 형성함에 의해, FD(722B) 또는 부가 용량(727A)이 구성되어 있다.
FD(722B) 또는 부가 용량(727A)을, 2층째인 금속막(M2)에 배치함으로써, 설계상의 소망하는 배선 용량에 응하여, FD(722B) 또는 부가 용량(727A)의 패턴을 자유롭게 배치할 수 있고, 설계 자유도를 향상시킬 수 있다.
다층 배선층(811)의 3층째인 금속막(M3)에는, 도 42의 C에 도시되는 바와 같이, 각 화소(51)로부터 출력된 화소 신호를 칼럼 처리부(23)에 전송하는 수직 신호선(29)이, 적어도 형성되어 있다. 수직 신호선(29)은, 화소 신호의 판독 속도 향상을 위해, 하나의 화소열에 대해 3개 이상 배치할 수 있다. 또한, 수직 신호선(29) 외에, 실드 배선(shield interconnection)을 배치하여, 커플링 용량(coupling capacitance)을 저감시켜도 좋다.
다층 배선층(811)의 4층째의 금속막(M4) 및 5층째의 금속막(M5)에는, 각 화소(51)의 신호 취출부(65)의 P+반도체 영역(73-1 및 73-2)에, 소정의 전압(MIX0 또는 MIX1)을 인가하기 위한 전압 공급선(741-1 및 741-2)이 형성되어 있다.
도 43의 A 및 B에 도시되는 금속막(M4) 및 금속막(M5)은, 도 33의 A에서 도시한 제1의 배치례의 전압 공급선(741)을 채용한 경우의 예를 도시하고 있다.
금속막(M4)의 전압 공급선(741-1)이, 금속막(M3 및 M2)을 통하여 금속막(M1)의 전압 인가 배선(814)(예를 들면, 도 36)에 접속되고, 전압 인가 배선(814)이, 화소(51)의 신호 취출부(65-1)의 P+반도체 영역(73-1)에 접속되어 있다. 마찬가지로, 금속막(M4)의 전압 공급선(741-2)이, 금속막(M3 및 M2)을 통하여 금속막(M1)의 전압 인가 배선(814)(예를 들면, 도 36)에 접속되고, 전압 인가 배선(814)이, 화소(51)의 신호 취출부(65-2)의 P+반도체 영역(73-2)에 접속되어 있다.
금속막(M5)의 전압 공급선(741-1 및 741-2)은, 화소 어레이부(20)의 주변의 탭 구동부(21)에 접속되어 있다. 금속막(M4)의 전압 공급선(741-1)과, 금속막(M5)의 전압 공급선(741-1)은, 평면 영역에서 양방의 금속막이 존재하는 소정의 위치에서 도시하지 않은 비아 등에 의해 접속되어 있다. 탭 구동부(21)로부터의 소정의 전압(MIX0 또는 MIX1)이, 금속막(M5)의 전압 공급선(741-1 및 741-2)을 전송하여, 금속막(M4)의 전압 공급선(741-1 및 741-2)에 공급되고, 전압 공급선(741-1 및 741-2)부터, 금속막(M3 및 M2)을 통하여 금속막(M1)의 전압 인가 배선(814)에 공급된다.
수광 소자(1)를 이면 조사형의 CAPD 센서로 함에 의해, 예를 들면, 도 43의 A 및 B에 도시한 바와 같이, 각 화소(51)의 신호 취출부(65)에 소정의 전압(MIX0 또는 MIX1)을 인가하기 위한 전압 공급선(741-1 및 741-2)을 수직 방향으로 배선할 수 있는 등, 구동 배선의 배선폭 및 레이아웃을 자유롭게 설계할 수 있다. 또한, 고속 구동에 적합한 배선이나, 부하 저감을 고려한 배선도 가능하다.
<화소 트랜지스터의 평면 배치례>
도 44는, 도 42의 A로 도시한 1층째의 금속막(M1)과, 그 위에 형성된 화소 트랜지스터(Tr)의 게이트 전극 등을 형성하는 폴리실리콘층 사이의 중첩 구조를 도시하는 평면도이다.
도 44의 A는, 도 44의 C의 금속막(M1)과도 44의 B의 폴리실리콘층을 맞겹친 평면도이고, 도 44의 B는, 폴리실리콘층만의 평면도이고, 도 44의 C는, 금속막(M1)만의 평면도이다. 도 44의 C의 금속막(M1)의 평면도는, 도 42의 A에 도시한 평면도와 같지만, 해칭(hatching)이 생략되어 있다.
도 42의 A를 참조하여 설명한 바와 같이, 각 화소의 반사 부재(631)의 사이에는, 화소 트랜지스터 배선 영역(831)이 형성되어 있다.
화소 트랜지스터 배선 영역(831)에는, 신호 취출부(65-1 및 65-2) 각각에 대응하는 화소 트랜지스터(Tr)가, 예를 들면, 도 44의 B에 도시되는 바와 같이 배치된다.
도 44의 B에서는, 2개의 신호 취출부(65-1 및 65-2)의 중간선(부도시)을 기준으로, 중간선에 가까운 측부터, 리셋 트랜지스터(723A 및 723B), 전송 트랜지스터(721A 및 721B), 전환 트랜지스터(728A 및 728B), 선택 트랜지스터(725A 및 725B), 및, 증폭 트랜지스터(724A 및 724B)의 게이트 전극이 형성되어 있다.
도 44의 C에 도시되는 금속막(M1)의 화소 트랜지스터(Tr) 사이를 접속하는 배선도, 2개의 신호 취출부(65-1 및 65-2)의 중간선(부도시)을 기준으로, 수직 방향으로 대칭으로 형성되어 있다.
이와 같이, 화소 트랜지스터 배선 영역(831) 내의 복수의 화소 트랜지스터(Tr)를, 신호 취출부(65-1)측의 영역과, 신호 취출부(65-2)측의 영역으로 대칭으로 배치함으로써, 신호 취출부(65-1과 65-2)의 구동 편차를 저감시킬 수 있다.
<반사 부재(631)의 변형례>
다음에, 도 45 및 도 46을 참조하여, 금속막(M1)에 형성된 반사 부재(631)의 변형례에 관해 설명한다.
상술한 예에서는, 도 42의 A에 도시한 바와 같이, 화소(51) 내의 신호 취출부(65) 주변이 되는 영역에, 대면적의 반사 부재(631)가 배치되어 있다.
이에 대해, 반사 부재(631)는, 예를 들면, 도 45의 A에 도시되는 바와 같이, 격자 형상의 패턴으로 배치할 수도 있다. 이와 같이, 반사 부재(631)를 격자 형상의 패턴으로 형성함에 의해, 패턴 이방성을 없앨 수 있고, 반사 능력의 XY 이방성을 저감할 수 있다. 환언하면, 반사 부재(631)를 격자 형상의 패턴으로 형성함에 의해, 치우쳤던 일부 영역으로의 입사광의 반사를 저감하고, 등방적으로 반사시키기 쉽게 할 수 있기 때문에 거리측정 정밀도가 향상한다.
또는 또한, 반사 부재(631)는, 예를 들면, 도 45의 B에 도시되는 바와 같이, 스트라이프 형상의 패턴으로 배치하여도 좋다. 이와 같이, 반사 부재(631)를 스트라이프 형상의 패턴으로 형성함에 의해, 반사 부재(631)의 패턴을 배선 용량으로서도 사용할 수 있기 때문에, 다이내믹 레인지를 최대한까지 확대한 구성을 실현할 수 있다.
또한, 도 45의 B는, 수직 방향의 스트라이프 형상의 예이지만, 수평 방향의 스트라이프 형상으로 하여도 좋다.
또는 또한, 반사 부재(631)는, 예를 들면, 도 45의 C에 도시되는 바와 같이, 화소 중심 영역만, 보다 구체적으로는 2개의 신호 취출부(65)의 사이에만 배치하여도 좋다. 이와 같이, 반사 부재(631)를 화소 중심 영역에 형성하고, 화소단에는 형성하지 않음에 의해, 화소 중심 영역에 대해서는 반사 부재(631)에 의한 감도 향상의 효과를 얻으면서, 경사 광이 입사된 경우의 인접 화소로 반사하는 성분을 억제할 수 있고, 크로스토크의 억제를 중시(重視)한 구성을 실현할 수 있다.
또한, 반사 부재(631)는, 예를 들면, 도 46의 A에 도시되는 바와 같이, 일부를 빗살 형상으로 패턴 배치함에 의해, 금속막(M1)의 일부를, FD(722) 또는 부가 용량(727)의 배선 용량에 할당하여도 좋다. 도 46의 A에서, 실선의 동그라미로 둘러싸여진 영역(861 내지 864) 내의 빗살 형상이, FD(722) 또는 부가 용량(727)의 적어도 일부를 구성한다. FD(722) 또는 부가 용량(727)은, 금속막(M1)과 금속막(M2)에 적절히 배분하여 배치하여도 좋다. 금속막(M1)의 패턴을, 반사 부재(631)와, FD(722) 또는 부가 용량(727)의 용량에, 균형있게 배치할 수 있다.
도 46의 B는, 반사 부재(631)를 배치하지 않는 경우의 금속막(M1)의 패턴을 도시하고 있다. 기판(61) 내에서 광전변환된 적외광의 양을 보다 많게 하여, 화소(51)의 감도를 향상시키기 위해서는, 반사 부재(631)를 배치하는 것이 바람직하지만, 반사 부재(631)를 배치하지 않는 구성을 채용할 수도 있다.
도 45 및 도 46에 도시한 반사 부재(631)의 배치례는, 차광부재(631')에도 마찬가지로 적용할 수 있다.
<수광 소자의 기판 구성례>
도 1의 수광 소자(1)는, 도 47의 A 내지 C의 어느 하나의 기판 구성을 채용할 수 있다.
도 47의 A는, 수광 소자(1)를, 1장의 반도체 기판(911)과, 그 아래의 유지 기판(912)으로 구성한 예를 도시하고 있다.
이 경우, 상측의 반도체 기판(911)에는, 상술한 화소 어레이부(20)에 대응하는 화소 어레이 영역(951)과, 화소 어레이 영역(951)의 각 화소를 제어하는 제어 회로(952)와, 화소 신호의 신호 처리 회로를 포함하는 로직 회로(953)가 형성된다.
제어 회로(952)에는, 상술한 탭 구동부(21), 수직 구동부(22), 수평 구동부(24) 등이 포함된다. 로직 회로(953)에는, 화소 신호의 AD 변환 처리 등을 행하는 칼럼 처리부(23)나, 화소 내의 2개 이상의 신호 취출부(65) 각각에서 취득된 화소 신호의 비율로부터 거리를 산출하는 거리 산출 처리, 캘리브레이션 처리 등을 행하는 신호 처리부(31)가 포함된다.
또는 또한, 수광 소자(1)는, 도 47의 B에 도시되는 바와 같이, 화소 어레이 영역(951)과 제어 회로(952)가 형성된 제1의 반도체 기판(921)과, 로직 회로(953)가 형성된 제2의 반도체 기판(922)을 적층한 구성으로 하는 것도 가능하다. 또한, 제1의 반도체 기판(921)과 제2의 반도체 기판(922)은, 예를 들면, 관통 비아나 Cu-Cu의 금속 결합에 의해 전기적으로 접속된다.
또는 또한, 수광 소자(1)는, 도 47의 C에 도시되는 바와 같이, 화소 어레이 영역(951)만이 형성된 제1의 반도체 기판(931)과, 각 화소를 제어하는 제어 회로와 화소 신호를 처리하는 신호 처리 회로를, 1화소 단위 또는 복수 화소의 에어리어 단위로 마련한 에어리어 제어 회로(954)가 형성된 제2의 반도체 기판(932)을 적층한 구성으로 하는 것도 가능하다. 제1의 반도체 기판(931)과 제2의 반도체 기판(932)은, 예를 들면, 관통 비아나 Cu-Cu의 금속 결합에 의해 전기적으로 접속된다.
도 47의 C의 수광 소자(1)와 같이, 1화소 단위 또는 에어리어 단위로 제어 회로와 신호 처리 회로를 마련한 구성에 의하면, 분할 제어 단위마다 최적의 구동 타이밍이나 게인을 설정할 수 있고, 거리나 반사율에 의하지 않고서, 최적화된 거리 정보를 취득할 수 있다. 또한, 화소 어레이 영역(951)의 전면이 아니라, 일부의 영역만을 구동시켜서, 거리 정보를 산출할 수도 있기 때문에, 동작 모드에 응하여 소비 전력을 억제하는 것도 가능하다.
<화소 트랜지스터 주변의 노이즈 대책례>
그런데, 화소 어레이부(20)에서 수평 방향으로 나열하는 화소(51)의 경계부에는, 도 37의 단면도에 도시한 바와 같이, 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725) 등의 화소 트랜지스터(Tr)가 배치된다.
도 37에 도시한 화소 경계부의 화소 트랜지스터 배치 영역을, 보다 상세하게 도시하면, 도 48에 도시되는 바와 같이, 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725) 등의 화소 트랜지스터(Tr)는, 기판(61)의 표면측에 형성된 P웰 영역(1011)에 형성되어 있다.
P웰 영역(1011)은, 신호 취출부(65)의 N+반도체 영역(71)의 주위에 형성된 STI(Shallow Trench Isolation) 등의 산화막(64)에 대해, 평면 방향으로 소정의 간격이 떨어져서 형성되어 있다. 또한, 기판(61)의 이면측 계면에는, 화소 트랜지스터(Tr)의 게이트 절연막을 겸용하는 산화막(1012)이 형성되어 있다.
이때, 기판(61)의 이면측 계면에서, 산화막(64)과 P웰 영역(1011) 사이의 간극 영역(1013)에는, 산화막(1012) 중의 정전하가 만드는 포텐셜에 의해 전자가 축적되기 쉬워지고, 전자의 배출 기구가 없는 경우, 전자가 넘쳐나와 확산하고, N형 반도체 영역에 수집되어 노이즈가 된다.
그래서, 도 49의 A에 도시되는 바와 같이, P웰 영역(1021)을, 인접하는 산화막(64)과 접촉할 때까지 평면 방향으로 연신하여 형성하고, 기판(61)의 이면측 계면에서 간극 영역(1013)이 존재하지 않도록 형성할 수 있다. 이에 의해, 도 48에 도시한 간극 영역(1013)에 전자가 축적하는 것을 방지할 수 있기 때문에, 노이즈를 억제할 수 있다. P웰 영역(1021)의 불순물 농도는, 광전변환 영역인 기판(61)의 P형 반도체 영역(1022)보다도 고농도로 형성된다.
또는 또한, 도 49의 B에 도시되는 바와 같이, 신호 취출부(65)의 N+반도체 영역(71)의 주위에 형성된 산화막(1032)을, P웰 영역(1031)까지 평면 방향으로 연신하여 형성함에 의해, 기판(61)의 이면측 계면에서 간극 영역(1013)이 존재하지 않도록 형성하여도 좋다. 이 경우, P웰 영역(1031) 내의, 리셋 트랜지스터(723), 증폭 트랜지스터(724), 선택 트랜지스터(725) 등의 화소 트랜지스터(Tr) 사이도, 산화막(1033)에서 소자 분리된다. 산화막(1033)은, 예를 들면 STI로 형성되고, 산화막(1032)과 동일 공정으로 형성할 수 있다.
도 49의 A 또는 B의 구성에 의해, 기판(61)의 이면측 계면에서, 화소의 경계부의 절연막(산화막(64), 산화막(1032))과 P웰 영역(P웰 영역(1021), P웰 영역(1031))이 접함으로써, 간극 영역(1013)을 없앨 수 있기 때문에, 전자의 축적을 방지하고, 노이즈를 억제할 수 있다. 도 49의 A 또는 B의 구성은, 본 명세서에 기재된 어느 실시의 형태에도 적용할 수 있다.
또는, 간극 영역(1013)을 그대로 남긴 구성으로 하는 경우에는, 도 50 또는 도 51에 도시하는 바와 같은 구성을 채용함에 의해, 간극 영역(1013)에 발생하는 전자의 축적을 억제할 수 있다.
도 50은, 1화소에 2개의 신호 취출부(65-1 및 65-2)를 갖는 2탭의 화소(51)가 2차원 배치되는 평면도에서의, 산화막(64), P웰 영역(1011), 및, 간극 영역(1013)의 배치를 도시하고 있다.
2차원 배치된 화소 사이가 STI나 DTI(Deep Trench Isolation)로 분리되지 않은 경우에는, P웰 영역(1011)은, 도 50에 도시되는 바와 같이, 열방향으로 배열된 복수 화소에 연결되어 열형상(列狀, column shape)으로 형성된다.
화소 어레이부(20)의 유효 화소 영역(1051)의 외측에 배치된 무효 화소 영역(1052) 내의 화소(51)의 간극 영역(1013)에, 전하를 배출하는 드레인으로서 N형 확산층(1061)을 마련하고, 그 N형 확산층(1061)에 전자를 배출할 수 있다. N형 확산층(1061)은, 기판(61)의 이면측 계면에 형성되고, N형 확산층(1061)에는 GND(0V) 또는 정의 전압이 인가된다. 각 화소(51)의 간극 영역(1013)에서 발생한 전자는, 무효 화소 영역(1052) 내의 N형 확산층(1061)으로 수직 방향(열방향)으로 이동하고, 화소열에서 공유되는 N형 확산층(1061)에서 수집되기 때문에, 노이즈를 억제할 수 있다.
한편, 도 51에 도시되는 바와 같이, STI나 DTI 등을 이용한 화소 분리부(1071)에 의해, 화소 사이가 분리되어 있는 경우에는, 각 화소(51)의 간극 영역(1013)에 N형 확산층(1061)을 마련할 수 있다. 이에 의해, 각 화소(51)의 간극 영역(1013)에서 발생한 전자는, N형 확산층(1061)으로부터 배출되기 때문에, 노이즈를 억제할 수 있다. 도 50 및 도 51의 구성은, 본 명세서에 기재된 어느 실시의 형태에도 적용할 수 있다.
<유효 화소 영역 주변의 노이즈>
다음에, 유효 화소 영역 주변의 전하 배출에 관해 또한 설명한다.
유효 화소 영역에 인접하는 외주부에는, 예를 들면, 차광 화소를 배치한 차광 화소 영역이 있다.
도 52에 도시되는 바와 같이, 차광 화소 영역의 차광 화소(51X)에서는, 신호 취출부(65) 등이, 유효 화소 영역의 화소(51)와 마찬가지로 형성되어 있다. 또한, 차광 화소 영역의 차광 화소(51X)에는, 화소사이 차광막(63)이 화소 영역 전면에 형성되어 있고, 광이 입사되지 않는 구조로 되어 있다. 또한, 차광 화소(51X)에서는, 구동 신호가 인가되지 않는 경우도 많다.
한편, 유효 화소 영역에 인접하는 차광 화소 영역에서는, 렌즈로부터의 사입사광(斜入射光, oblique light), 화소사이 차광막(63)으로부터의 회절광, 다층 배선층(811)으로부터의 반사광이 입사되어, 광전자가 생성된다. 생성된 광전자는, 배출선이 없기 때문에, 차광 화소 영역에 축적되고, 농도 구배(concentration gradient)에 의해 유효 화소 영역으로 확산하고, 신호 전하라고 혼합되어 노이즈가 된다. 이 유효 화소 영역의 주변의 노이즈가, 이른바 프레임 얼룩(frame unevenness)이 된다.
그래서, 유효 화소 영역의 주변에 발생하는 노이즈의 대책으로서, 수광 소자(1)는, 도 53의 A 내지 D의 어느 하나의 전하 배출 영역(1101)을 유효 화소 영역(1051)의 외주에 마련할 수 있다.
도 53의 A 내지 D는, 유효 화소 영역(1051)의 외주에 마련한 전하 배출 영역(1101)의 구성례를 도시하는 평면도이다.
도 53의 A 내지 D의 어느 것에서도, 기판(61)의 중앙부에 배치된 유효 화소 영역(1051)의 외주에, 전하 배출 영역(1101)이 마련되고, 또한 전하 배출 영역(1101)의 외측에 OPB 영역(1102)이 마련되어 있다. 전하 배출 영역(1101)은, 내측의 파선의 사각형과 외측의 파선의 사각형의 사이의 해칭을 붙인 영역이다. OPB 영역(1102)은, 화소사이 차광막(63)이 영역 전면에 형성되고, 유효 화소 영역의 화소(51)와 마찬가지로 구동하여, 흑레벨 신호를 검출하는 OPB 화소가 배치되는 영역이다. 도 53의 A 내지 D에어서, 회색을 붙였던 영역은, 화소사이 차광막(63)이 형성됨에 의해 차광된 영역을 도시하고 있다.
도 53의 A의 전하 배출 영역(1101)은, 개구 화소를 배치한 개구 화소 영역(1121)과, 차광 화소(51X)를 배치한 차광 화소 영역(1122)으로 구성된다. 개구 화소 영역(1121)의 개구 화소는, 유효 화소 영역(1051)의 화소(51)와 같은 화소 구조를 가지며, 소정의 구동을 행하는 화소이다. 차광 화소 영역(1122)의 차광 화소(51X)는, 화소사이 차광막(63)이 화소 영역 전면에 형성되어 있는 점을 제외하고, 유효 화소 영역(1051)의 화소(51)와 같은 화소 구조를 가지며, 소정의 구동을 행하는 화소이다.
개구 화소 영역(1121)은, 유효 화소 영역(1051)의 외주의 4변의 각 열 또는 각 행에서, 1화소 이상의 화소열 또는 화소행을 갖는다. 차광 화소 영역(1122)도 또한, 개구 화소 영역(1121)의 외주의 4변의 각 열 또는 각 행에서, 1화소 이상의 화소열 또는 화소행을 갖는다.
도 53의 B의 전하 배출 영역(1101)은, 차광 화소(51X)를 배치한 차광 화소 영역(1122)과, N형 확산층을 배치한 N형 영역(1123)으로 구성된다.
도 54는, 전하 배출 영역(1101)이 차광 화소 영역(1122)과 N형 영역(1123)으로 구성되는 경우의 단면도이다.
N형 영역(1123)은, 그 영역 전면이 화소사이 차광막(63)에서 차광되어 있고, 기판(61)의 P형 반도체 영역(1022) 내에, 신호 취출부(65) 대신에, 고농도의 N형 반도체 영역인 N형 확산층(1131)이 형성된 영역이다. N형 확산층(1131)에는, 다층 배선층(811)의 금속막(M1)으로부터, 0V 또는 정의 전압이, 항상 또는 간헐적으로 인가된다. N형 확산층(1131)은, 예를 들면, N형 영역(1123)의 P형 반도체 영역(1022) 전역에 형성되고, 평면시로, 연속한 개략 환형상으로 형성되어도 좋고, N형 영역(1123)의 P형 반도체 영역(1022)에 부분적으로 형성되고, 평면시로, 복수의 N형 확산층(1131)이, 개략 환형상으로 산재하여 배치되어도 좋다.
도 53의 B로 되돌아와, 차광 화소 영역(1122)은, 유효 화소 영역(1051)의 외주의 4변의 각 열 또는 각 행에서, 1화소 이상의 화소열 또는 화소행을 갖는다. N형 영역(1123)도 또한, 차광 화소 영역(1122)의 외주의 4변의 각 열 또는 각 행에서, 소정의 열폭 또는 행폭을 갖는다.
도 53의 C의 전하 배출 영역(1101)은, 차광 화소를 배치한 차광 화소 영역(1122)으로 구성된다. 차광 화소 영역(1122)은, 유효 화소 영역(1051)의 외주의 4변의 각 열 또는 각 행에서, 1화소 이상의 화소열 또는 화소행을 갖는다.
도 53의 D의 전하 배출 영역(1101)은, 개구 화소를 배치한 개구 화소 영역(1121)과, N형 확산층을 배치한 N형 영역(1123)으로 구성된다.
개구 화소 영역(1121)의 개구 화소 및 차광 화소 영역(1122)의 차광 화소(51X)가 행하는 소정의 구동이란, 화소의 N형 반도체 영역에, 항상, 또는, 간헐적으로 정의 전압이 인가되는 동작을 포함하는 것이면 좋고, 바람직하게는, 유효 화소 영역(1051)의 화소(51)에 준한 타이밍으로, 화소(51)의 구동과 마찬가지로, 화소 트랜지스터와, P형 반도체 영역 또는 N형 반도체 영역에 구동 신호가 인가되는 동작이다.
도 53의 A 내지 D에 도시한 전하 배출 영역(1101)의 구성례는 한 예이고, 이들의 예로 한정되지 않는다. 전하 배출 영역(1101)은, 소정의 구동을 행하는 개구 화소, 소정의 구동을 행하는 차광 화소, 0V 또는 정의 전압이 항상 또는 간헐적으로 인가되는 N형 확산층을 갖는 N형 영역의 어느 하나를 구비하는 구성이면 좋다. 따라서 예를 들면, 개구 화소, 차광 화소, N형 영역이, 하나의 화소열 또는 화소행에 혼재하여도 좋고, 유효 화소 영역의 주변의 4변의 화소행 또는 화소열로, 개구 화소, 차광 화소, 또는 N형 영역의 다른 종류를 배치하여도 좋다.
이와 같이, 유효 화소 영역(1051)의 외주에, 전하 배출 영역(1101)을 마련함에 의해, 유효 화소 영역(1051) 이외의 전자 축적을 억제할 수 있기 때문에, 유효 화소 영역(1051)의 외측부터, 유효 화소 영역(1051)으로 확산하여 오는 광전하가, 신호 전하에 가산됨에 의한 노이즈 발생을 억제할 수 있다.
또한, 전하 배출 영역(1101)을 OPB 영역(1102)의 앞쪽에 마련함에 의해, 유효 화소 영역(1051)의 외측의 차광 영역에서 발생한 광전자가, OPB 영역(1102)으로 확산하는 것을 방지할 수 있기 때문에, 흑레벨 신호에 노이즈가 가산되는 것을 막을 수 있다. 도 53A 내지 D에 도시한 구성은, 본 명세서에 기재된 어느 실시의 형태에도 적용할 수 있다.
<제18의 실시의 형태>
다음에, 도 55를 참조하여, 광전변환 영역을 갖는 기판(61)에 화소 트랜지스터를 배치한 경우의 전류의 흐름에 관해 설명한다.
화소(51)에서는, 2개의 신호 취출부(65)의 P+반도체 영역(73)에, 예를 들면, 1.5V의 정의 전압과, 0V의 전압을 인가함에 의해 2개의 P+반도체 영역(73) 사이에 전계를 발생시켜, 1.5V가 인가된 P+반도체 영역(73)으로부터, 0V가 인가된 P+반도체 영역(73)으로 전류가 흐르다. 그런데, 화소 경계부에 형성되어 있는 P웰 영역(1011)도 GND(0V)이기 때문에, 2개의 신호 취출부(65) 사이를 흐르는 전류뿐만 아니라, 도 55의 A에 도시되는 바와 같이, 1.5V가 인가된 P+반도체 영역(73)으로부터, P웰 영역(1011)에도 전류가 흐른다.
도 55의 B는, 도 42의 A에 도시한 화소 트랜지스터 배선 영역(831)의 배치를 도시하는 평면도이다.
신호 취출부(65)의 면적은, 레이아웃 변경에 의해 축소 가능함에 대해, 화소 트랜지스터 배선 영역(831)의 면적은, 화소 트랜지스터 1개의 전유 면적과 화소 트랜지스터의 수, 및, 배선 면적으로 결정되기 때문에, 레이아웃 설계상의 궁리만으로는 면적 축소는 곤란하다. 따라서 화소(51)의 면적을 축소하려고 하면, 화소 트랜지스터 배선 영역(831)의 면적이 주요한 제약 요인이 된다. 센서의 광학 사이즈를 유지하면서, 고해상도화하기 위해서는, 화소 사이즈의 축소가 필요하지만, 화소 트랜지스터 배선 영역(831)의 면적이 제약이 된다. 또한, 화소 트랜지스터 배선 영역(831)의 면적을 유지하면서, 화소(51)의 면적을 축소하면, 도 55의 B에서, 파선의 화살표로 도시되는 화소 트랜지스터 배선 영역(831)에 흐르는 전류의 경로가 단축되고, 저항이 내려가고, 전류가 증가한다. 따라서 화소(51)의 면적 축소는 소비 전력의 증가에 이어진다.
<화소의 구성례>
그래서, 도 56에 도시되는 바와 같이, 수광 소자(1)를, 2장의 기판을 적층한 적층 구조로 하여, 광전변환 영역을 갖는 기판과는 다른 기판에, 모든 화소 트랜지스터를 배치하는 구성을 채용할 수 있다.
도 56은, 제18의 실시의 형태에 관한 화소의 단면도이다.
도 56은, 상술한 도 36 등과 마찬가지로, 도 11의 B-B'선에 상당하는 복수 화소의 단면도를 도시하고 있다.
도 56에서, 도 36에 도시한 제14의 실시의 형태의 복수 화소의 단면도와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략한다.
도 56의 제18의 실시의 형태에서는, 수광 소자(1)는, 기판(1201)과 기판(1211)의 2장의 기판을 적층하여 구성되어 있다. 기판(1201)은, 도 36에 도시한 제14의 실시의 형태에서의 기판(61)에 대응하여, 예를 들면, 광전변환 영역으로서 P형 반도체 영역(1204)을 갖는 실리콘 기판 등으로 구성된다. 기판(1211)도 또한, 실리콘 기판 등으로 구성된다.
또한, 광전변환 영역을 갖는 기판(1201)은, 실리콘 기판 등으로 구성하는 외에, 예를 들면, GaAs, InP, GaSb 등의 화합물 반도체, Ge 등의 협 밴드 갭 반도체, 유기 광전변환막을 도포한 유리 기판이나 플라스틱 기판으로 구성하여도 좋다. 기판(1201)을 화합물 반도체로 구성한 경우에는, 직접 천이형의 밴드 구조에 의한 양자 효율의 향상, 감도 향상, 기판 박막화에 의한 센서의 저배화(低背化)(reduction in height of a sensor)를 기대할 수 있다. 또한, 전자의 이동도가 높아지기 때문에, 전자 수집 효율을 향상시킬 수 있고, 정공의 이동도는 낮기 때문에, 소비 전력을 저감할 수 있다. 기판(1201)을 협 밴드 갭 반도체로 구성하는 경우에는, 협 밴드 갭에 의한 근적외 영역의 양자 효율 향상, 감도 향상을 기대할 수 있다.
기판(1201)과 기판(1211)은, 기판(1201)의 배선층(1202)과, 기판(1211)의 배선층(1212)이 마주 보는 형태로 맞붙여져 있다. 그리고, 기판(1201)측의 배선층(1202)의 금속 배선(1203)과, 기판(1211)측의 배선층(1212)의 금속 배선(1213)이, 예를 들면, Cu-Cu 접합에 의해 전기적으로 접속되어 있다. 또한, 배선층끼리의 전기적 접속은, Cu-Cu 접합으로 한하지 않고, 예를 들면, Au-Au 접합이나 Al-Al 접합 등의 동종 금속 접합, Cu-Au 접합, Cu-Al 접합, 또는, Au-Al 접합 등의 이종 금속 접합 등이라도 좋다. 또한, 기판(1201)의 배선층(1202), 또는, 기판(1211)의 배선층(1212)의 어느 하나에는, 제14의 실시의 형태의 반사 부재(631) 또는 제15의 실시의 형태의 차광부재(631')를 또한 마련할 수 있다.
광전변환 영역을 갖는 기판(1201)이, 상술한 제1 내지 제17의 실시의 형태의 기판(61)과 다른 점은, 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725) 등의 모든 화소 트랜지스터(Tr)가, 기판(1201)에는 형성되지 않는 점이다.
도 56의 제18의 실시의 형태에서는, 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725) 등의 화소 트랜지스터(Tr)는, 도면 중, 하형의 기판(1211)측에 형성되어 있다. 도 56에서는, 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725)가 도시되어 있지만, 전송 트랜지스터(721)도, 기판(1211)의 도시하지 않은 영역에 형성되어 있다.
기판(1211)과 배선층(1212) 사이에는, 화소 트랜지스터의 게이트 절연막을 겸용하는 절연막(산화막(1214))이 형성되어 있다.
따라서 도시는 생략하지만, 제18의 실시의 형태에 관한 화소를, 도 11의 A-A'선에 상당하는 단면도로 본 경우에는, 도 37에서 화소 경계부에 형성되어 있는 화소 트랜지스터(Tr)는, 기판(1201)에 형성되어 있지 않다.
도 31에 도시한 화소(51)의 등가회로를 이용하여, 기판(1201)과 기판(1211)의 각각에 배치되는 소자를 나타내면, 도 57에 도시되는 바와 같이, 전압 인가부로서의 P+반도체 영역(73), 및, 전하 검출부로서의 N+반도체 영역(71)은, 기판(1201)에 형성되고, 전송 트랜지스터(721), FD(722), 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725)는, 기판(1211)에 형성되어 있다.
도 47에 입각해서 제18의 실시의 형태에 관한 수광 소자(1)를 나타내면, 도 58에 도시되는 바와 같이, 수광 소자(1)는, 기판(1201)과 기판(1211)을 적층하여 구성된다.
기판(1201)의 화소 어레이 영역(1231)에는, 도 47의 C에 도시한 화소 어레이 영역(951)으로부터, 전송 트랜지스터(721), FD(722), 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725)를 제외한 부분이 형성되어 있다.
기판(1211)의 에어리어 제어 회로(1232)에는, 도 47의 C에 도시한 에어리어 제어 회로(954)에 더하여, 화소 어레이부(20)의 각 화소의 전송 트랜지스터(721), FD(722), 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725)가, 형성되어 있다. 도 1에서 도시한 탭 구동부(21), 수직 구동부(22), 칼럼 처리부(23), 수평 구동부(24), 시스템 제어부(25), 신호 처리부(31), 및, 데이터 격납부(32)도, 기판(1211)에 형성되어 있다.
도 59는, 전압(MIX)을 주고받는 기판(1201) 및 기판(1211) 사이의 전기적 접합부인 MIX 접합부와, 신호 전하(DET)를 주고받는 기판(1201) 및 기판(1211) 사이의 전기적 접합부인 DET 접합부를 도시한 평면도이다. 또한, 도 59에서는, 도면이 번잡하게 되는 것을 방지하기 위해, MIX 접합부(1251)와 DET 접합부(1252)의 부호의 일부는 생략되어 있다.
도 59에 도시되는 바와 같이, 전압(MIX)을 공급하기 위한 MIX 접합부(1251)와, 신호 전하(DET)를 취득하기 위한 DET 접합부(1252)의 각각은, 예를 들면, 화소(51)마다 마련된다. 이 경우, 전압(MIX) 및 신호 전하(DET)는, 화소 단위로, 기판(1201)과 기판(1211)의 사이를 주고받아진다.
또는 또한, 도 60에 도시되는 바와 같이, 신호 전하(DET)를 취득하기 위한 DET 접합부(1252)는, 화소 영역 내에 화소 단위로 마련되지만, 전압(MIX)을 공급하기 위한 MIX 접합부(1251)는, 화소 어레이부(20)의 외측의 주변부(1261)에 마련하여도 좋다. 주변부(1261)에서, 기판(1211)부터 공급된 전압(MIX)은, 기판(1201)에서 수직 방향으로 배선된 전압 공급선(1253)을 통하여, 각 화소(51)의 전압 인가부인 P+반도체 영역(73)에 공급된다. 이와 같이, 전압(MIX)을 공급하는 MIX 접합부(1251)에 관해서는, 복수 화소에서 공통화함으로써, 기판 전체에서의 MIX 접합부(1251)의 수를 줄일 수가 있어서, 화소 사이즈나 칩 사이즈의 미세화가 용이해진다.
또한, 도 60의 예는, 전압 공급선(1253)을 수직 방향으로 배선하여, 화소열에서 공통화한 예이지만, 전압 공급선(1253)을 수평 방향으로 배선하여, 화소행에서 공통화하여도 좋다.
또한, 상술한 제18의 실시의 형태에서, 기판(1201)과 기판(1211)과의 전기적 접합을, Cu-Cu 접합에 의해 전기적으로 접속한 예에 관해 설명하였지만, 기타의 전기적 접속 방법, 예를 들면, TCV(Through Chip Via)나, 마이크로 범프를 이용한 범프 접합 등을 이용하여도 좋다.
상술한 제18의 실시의 형태에 의하면, 수광 소자(1)를 기판(1201)과 기판(1211)과의 적층 구조에 의해 구성하고, 광전변환 영역으로서 P형 반도체 영역(1204)을 갖는 기판(1201)과는 다른 기판(1211)에, 전하 검출부로서의 N+반도체 영역(71)의 신호 전하(DET)의 판독 동작을 행하는 모든 화소 트랜지스터, 즉, 전송 트랜지스터(721), 리셋 트랜지스터(723), 증폭 트랜지스터(724), 및, 선택 트랜지스터(725)가 배치된다. 이에 의해, 도 55를 참조하여 설명한 문제를 해결할 수 있다.
즉, 화소(51)의 면적은, 화소 트랜지스터 배선 영역(831)의 면적에 의하지 않고 축소 가능해지고, 광학 사이즈를 변경하는 일 없고, 고해상도화가 가능하게 된다. 또한, 신호 취출부(65)로부터 화소 트랜지스터 배선 영역(831)에의 전류 증가가 회피되기 때문에, 소비 전류도 저감시킬 수 있다.
<제19의 실시의 형태>
다음에, 제19의 실시의 형태에 관해 설명한다.
CAPD 센서의 전하 분리 효율(Cmod)을 높이기 위해서는, 전압 인가부로서의, P+반도체 영역(73) 또는 P-반도체 영역(74)의 포텐셜을 강화할 필요가 있다. 특히, 적외광과 같은 장파장광을 고감도로 검출할 필요가 있는 경우, 도 61에 도시되는 바와 같이, 반도체층이 깊은 위치까지 P-반도체 영역(74)을 넓히거나, 인가하는 정의 전압을, 전압(VA1)보다 높은 전압(VA2)으로 올리거나 할 필요가 있다. 이 경우, 전압 인가부 사이의 저저항화에 의해 전류(Imix)가 흐르기 쉬워져서, 소비 전류 증대가 문제로 된다. 또한, 해상도를 높이기 위해, 화소 사이즈를 미세화한 경우, 전압 인가부 사이의 거리가 짧아짐으로써 저저항화하여, 소비 전류의 증대가 문제로 된다.
<제19의 실시의 형태의 제1 구성례>
도 62의 A는, 제19의 실시의 형태의 제1 구성례에 관한 화소의 평면도이고, 도 62의 B는, 제19의 실시의 형태의 제1 구성례에 관한 화소의 단면도이다.
도 62의 A는, 도 62의 B의 B-B'선에서의 평면도이고, 도 62의 B는, 도 62의 A의 A-A'선에서의 단면도이다.
또한, 도 62에서는, 화소(51)의 기판(61)에 형성되는 부분만이 도시되어 있고, 예를 들면, 광입사면측에 형성된 온 칩 렌즈(62)나, 광입사면의 반대측에 형성된 다층 배선층(811) 등의 도시는 생략되어 있다. 도시가 생략되어 있는 부분은, 상술한 다른 실시의 형태와 마찬가지로 구성할 수 있다. 예를 들면, 광입사면의 반대측의 다층 배선층(811)에는, 반사 부재(631) 또는 차광부재(631')를 마련할 수 있다.
제19의 실시의 형태의 제1 구성례에서는, 기판(61)의 광전변환 영역인 P형 반도체 영역(1301)의 소정의 위치에, 소정의 전압(MIX0)을 인가하는 전압 인가부로서 기능하는 전극부(1311-1)와, 소정의 전압(MIX1)을 인가하는 전압 인가부로서 기능하는 전극부(1311-2)가 형성되어 있다.
전극부(1311-1)는, 기판(61)의 P형 반도체 영역(1301) 내에 매입된 매입부(1311A-1)와, 기판(61)의 제1의 면(1321)의 상부에 돌출한 돌출부(1311B-1)로 구성된다.
전극부(1311-2)도 마찬가지로, 기판(61)의 P형 반도체 영역(1301) 내에 매입된 매입부(1311A-2)와, 기판(61)의 제1의 면(1321)의 상부에 돌출한 돌출부(1311B-2)로 구성된다. 전극부(1311-1 및 1311-2)는, 예를 들면, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속재료, 실리콘, 또는, 폴리실리콘 등의 도전성 재료로 형성된다.
도 62의 A에 도시되는 바와 같이, 평면 형상이 원형으로 형성된 전극부(1311-1)(의 매입부(1311A-1))와 전극부(1311-2)(의 매입부(1311A-2))가 화소의 중심점을 대칭점으로 하여, 점대칭으로 배치되어 있다.
전극부(1311-1)의 외주(주위)에는, 전하 검출부로서 기능하는 N+반도체 영역(1312-1)가 형성되어 있고, 전극부(1311-1)와 N+반도체 영역(1312-1) 사이에, 절연막(1313-1)과 홀 농도 강화층(1314-1)이 삽입되어 있다.
마찬가지로, 전극부(1311-2)의 외주(주위)에는, 전하 검출부로서 기능하는 N+반도체 영역(1312-2)이 형성되어 있고, 전극부(1311-2)와 N+반도체 영역(1312-2) 사이에, 절연막(1313-2)과 홀 농도 강화층(1314-2)이 삽입되어 있다.
전극부(1311-1) 및 N+반도체 영역(1312-1)은, 상술한 신호 취출부(65-1)를 구성하고, 전극부(1311-2) 및 N+반도체 영역(1312-2)은, 상술한 신호 취출부(65-2)를 구성한다.
전극부(1311-1)는, 기판(61) 내에서, 도 62의 B에 도시되는 바와 같이, 절연막(1313-1)으로 덮여 있고, 그 절연막(1313-1)은, 홀 농도 강화층(1314-1)으로 덮여 있다. 전극부(1311-2), 절연막(1313-2), 및, 홀 농도 강화층(1314-2)의 관계도 마찬가지이다.
절연막(1313-1 및 1313-2)은, 예를 들면 산화막(SiO2) 등으로 구성되고, 기판(61)의 제1의 면(1321)상에 형성되어 있는 절연막(1322)과 동일 공정으로 형성된다. 또한, 기판(61)의 제1의 면(1321)과 반대측의 제2의 면(1331)상에도, 절연막(1332)이 형성되어 있다.
홀 농도 강화층(1314-1 및 1314-2)은, P형 반도체 영역에서 구성되고, 예를 들면, 이온 주입법, 고상 확산법, 플라즈마 도핑법 등으로 형성할 수 있다.
이하, 전극부(1311-1) 및 전극부(1311-2)를 특히 구별할 필요가 없는 경우, 단지 전극부(1311)라고 칭하고, N+반도체 영역(1312-1) 및 N+반도체 영역(1312-2)을 특히 구별할 필요가 없는 경우, 단지 N+반도체 영역(1312)이라고 칭하기로 한다.
또한, 홀 농도 강화층(1314-1) 및 홀 농도 강화층(1314-2)을 특히 구별할 필요가 없는 경우, 단지 홀 농도 강화층(1314)이라고 칭하고, 절연막(1313-1) 및 절연막(1313-2)을 특히 구별할 필요가 없는 경우, 단지 절연막(1313)이라고 칭하기로 한다.
전극부(1311), 절연막(1313), 및, 홀 농도 강화층(1314)은, 다음의 순서로 형성할 수 있다. 우선, 기판(61)의 P형 반도체 영역(1301)에 대해, 제1의 면(1321)측부터 에칭함에 의해, 소정의 깊이까지 트렌치가 형성된다. 다음에, 형성된 트렌치의 내주에, 이온 주입법, 고상 확산법, 플라즈마 도핑법 등에 의해, 홀 농도 강화층(1314)이 형성된 후, 절연막(1313)이 형성된다. 다음에, 절연막(1313)의 내부에, 도전성 재료가 매입됨에 의해, 매입부(1311A)가 형성된다. 그 후, 기판(61)의 제1의 면(1321)상의 전면에, 금속재료 등의 도전성 재료가 형성된 후, 에칭에 의해 전극부(1311)의 상부만 남아 있음에 의해, 돌출부(1311B-1)가 형성된다.
전극부(1311)의 깊이는, 적어도 전하 검출부인 N+반도체 영역(1312)보다도 깊은 위치가 되도록 구성되는데, 바람직하게는, 기판(61)의 반분보다도 깊은 위치가 되도록 구성된다.
이상과 같이 구성되는 제19의 실시의 형태의 제1 구성례에 관한 화소(51)에 의하면, 기판(61)의 깊이 방향으로 트렌치가 형성되고, 도전성 재료에 의해 매입된 전극부(1311)에 의해, 기판(61)의 깊이 방향에 대한 넓은 영역에서 광전변환된 전하에 대해, 전하의 분리 효과를 얻을 수 있기 때문에, 장파장광에 대한 전하 분리 효율(Cmod)을 높이는 것이 가능해진다.
또한, 전극부(1311)의 외주부를 절연막(1313)으로 덮는 구조로 함에 의해, 전압 인가부 사이를 흐르는 전류가 억제되기 때문에, 소비 전류를 저감할 수 있다. 또는 또한, 같은 소비 전류로 비교한 경우에는, 전압 인가부에 고전압을 인가하는 것이 가능해진다. 또한, 전압 인가부 사이의 거리를 단축해도 소비 전류가 억제되기 때문에, 화소 사이즈를 미세화하고, 화소수를 늘림으로써 고해상도화가 가능하게 된다.
또한, 제19의 실시의 형태의 제1 구성례에서, 전극부(1311)의 돌출부(1311B)는, 생략하여도 좋지만, 돌출부(1311B)를 마련함으로써, 기판(61)에 수직한 방향의 전계가 강해져서, 전하를 모으기 쉬워진다.
또한, 인가 전압에 의한 변조도를 높이고, 전하 분리 효율(Cmod)을 보다 높이고 싶은 경우에는, 홀 농도 강화층(1314)을 생략하여도 좋다. 홀 농도 강화층(1314)을 마련한 경우에는, 트렌치를 형성하는 에칭시의 데미지나 오염물질에 기인한 생성 전자를 억제할 수 있다.
제19의 실시의 형태의 제1 구성례는, 기판(61)의 제1의 면(1321) 및 제2의 면(1331)의 어느 것이 광입사면이라도 좋고, 이면 조사형 및 표면 조사형의 어느것도 가능하지만, 이면 조사형이 보다 바람직하다.
<제19의 실시의 형태의 제2 구성례>
도 63의 A는, 제19의 실시의 형태의 제2 구성례에 관한 화소의 평면도이고, 도 63의 B는, 제19의 실시의 형태의 제2 구성례에 관한 화소의 단면도이다.
도 63의 A는, 도 63의 B의 B-B'선에서의 평면도이고, 도 63의 B는, 도 63의 A의 A-A'선에서의 단면도이다.
또한, 도 63의 제2 구성례에서는, 도 62와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 도 62의 제1 구성례와 다른 부분에 주목하여 설명하고, 공통되는 부분의 설명은 적절히 생략한다.
도 63의 제2 구성례에서는, 전극부(1311)의 매입부(1311A)가, 반도체층인 기판(61)을 관통하고 있는 점이 다르고, 기타의 점에서 공통된다. 전극부(1311)의 매입부(1311A)는, 기판(61)의 제1의 면(1321)부터 제2의 면(1331)까지 형성되어 있고, 전극부(1311)의 외주부에는, 역시, 절연막(1313)과 홀 농도 강화층(1314)이 형성되어 있다. 전하 검출부로서의 N+반도체 영역(1312)이 형성되지 않는 측의 제2의 면(1331)에 관해서는, 전면이 절연막(1332)으로 덮여 있다.
이 제2 구성례와 같이, 전압 인가부로서의 전극부(1311)의 매입부(1311A)는, 기판(61)을 관통한 구성으로 하여도 좋다. 이 경우에도, 기판(61)의 깊이 방향에 대한 넓은 영역에서 광전변환된 전하에 대해, 전하의 분리 효과를 얻을 수 있기 때문에, 장파장광에 대한 전하 분리 효율(Cmod)을 높이는 것이 가능해진다.
또한, 전극부(1311)의 외주부를 절연막(1313)으로 덮는 구조로 함에 의해, 전압 인가부 사이를 흐르는 전류가 억제되기 때문에, 소비 전류를 저감할 수 있다. 또는 또한, 같은 소비 전류로 비교한 경우에는, 전압 인가부에 고전압을 인가하는 것이 가능해진다. 또한, 전압 인가부 사이의 거리를 단축하여도 소비 전류가 억제되기 때문에, 화소 사이즈를 미세화하고, 화소수를 늘림으로써 고해상도화가 가능하게 된다.
제19의 실시의 형태의 제2 구성례는, 기판(61)의 제1의 면(1321) 및 제2의 면(1331)의 어느 것이 광입사면이라도 좋고, 이면 조사형 및 표면 조사형의 어느것도 가능하지만, 이면 조사형이 보다 바람직하다.
<평면 형상의 기타의 예>
상술한 제19의 실시의 형태의 제1 구성례 및 제2 구성례에서는, 전압 인가부인 전극부(1311)와, 전하 검출부인 N+반도체 영역(1312)의 평면 형상이, 원형으로 형성되어 있다.
그렇지만, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상은, 원형으로 한정되는 것이 아니고, 도 11에 도시한 8각형이나, 도 12에 도시한 장방형, 또는, 정방형 등의 형상이라도 좋다. 또한, 1화소에 배치한 신호 취출부(65)(탭)의 개수도, 2개에 한하지 않고, 도 17에 나타내 바와 같은 4개 등이라도 좋다.
도 64의 A 내지 C는, 도 62의 B의 B-B'선에 상당하는 평면도이고, 신호 취출부(65)의 개수가 2개이고, 신호 취출부(65)를 구성하는 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 원형 이외의 형상인 경우의 예를 도시하고 있다.
도 64의 A는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 수직 방향으로 기다란 세로로 기다란 장방형인 예이다.
도 64의 A에서는, 전극부(1311-1)와 전극부(1311-2)가 화소의 중심점을 대칭점으로 하여, 점대칭으로 배치되어 있다. 또한, 전극부(1311-1)와 전극부(1311-2)가 대향하여 배치되어 있다. 전극부(1311)의 외주에 형성되어 있는 절연막(1313), 홀 농도 강화층(1314), 및, N+반도체 영역(1312)의 형상 및 위치 관계도, 전극부(1311)와 마찬가지이다.
도 64의 B는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 L자형인 예이다.
도 64의 C는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 빗형인 예이다.
도 64의 B 및 C에서도, 전극부(1311-1)와 전극부(1311-2)가 화소의 중심점을 대칭점으로 하여, 점대칭으로 배치되어 있다. 또한, 전극부(1311-1)와 전극부(1311-2)가 대향하여 배치되어 있다. 전극부(1311)의 외주에 형성되어 있는 절연막(1313), 홀 농도 강화층(1314), 및, N+반도체 영역(1312)의 형상 및 위치 관계도 마찬가지이다.
도 65의 A 내지 C는, 도 62의 B의 B-B'선에 상당하는 평면도이고, 신호 취출부(65)의 개수가 4개이며, 신호 취출부(65)를 구성하는 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 원형 이외의 형상인 경우의 예를 도시하고 있다.
도 65의 A는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 수직 방향으로 기다란 세로로 기다란 장방형인 예이다.
도 65의 A에서는, 세로로 기다란 전극부(1311-1 내지 1311-4)가, 수평 방향으로 소정의 간격으로 배치되고, 화소의 중심점을 대칭점으로 하여, 점대칭으로 배치되어 있다. 또한, 전극부(1311-1 및 1311-2)와 전극부(1311-3 및 1311-4)가 대향하여 배치되어 있다.
전극부(1311-1)와 전극부(1311-3)는, 배선(1351)에 의해 전기적으로 접속되고, 예를 들면, 전압(MIX0)이 인가되는 신호 취출부(65-1)(제1의 탭(TA)의 전압 인가부를 구성한다. N+반도체 영역(1312-1)과 N+반도체 영역(1312-3)은, 배선(1352)에 의해 전기적으로 접속되고, 신호 전하(DET1)를 검출하는 신호 취출부(65-1)(제1의 탭(TA))의 전하 검출부를 구성한다.
전극부(1311-2)와 전극부(1311-4)는, 배선(1353)에 의해 전기적으로 접속되고, 예를 들면, 전압(MIX1)이 인가되는 신호 취출부(65-2)(제2의 탭(TB))의 전압 인가부를 구성한다. N+반도체 영역(1312-2)과 N+반도체 영역(1312-4)은, 배선(1354)에 의해 전기적으로 접속되고, 신호 전하(DET2)를 검출하는 신호 취출부(65-2)(제2의 탭(TB))의 전하 검출부를 구성한다.
따라서 환언하면, 도 65의 A의 배치에서는, 평면 형상이 사각형인 신호 취출부(65-1)의 전압 인가부 및 전하 검출부의 조(組)와, 평면 형상이 사각형인 신호 취출부(65-2)의 전압 인가부 및 전하 검출부의 조가, 수평 방향으로 교대로 배치되어 있다.
전극부(1311)의 외주에 형성되어 있는 절연막(1313) 및 홀 농도 강화층(1314)의 형상 및 위치 관계도 마찬가지이다.
도 65의 B는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 정방형인 예이다.
도 65의 B의 배치에서는, 평면 형상이 사각형인 신호 취출부(65-1)의 전압 인가부 및 전하 검출부의 조가 화소(51)의 대각 방향으로 대향하여 배치되고, 평면 형상이 사각형인 신호 취출부(65-2)의 전압 인가부 및 전하 검출부의 조가, 신호 취출부(65-1)와 다른 대각 방향으로 대향하여 배치되어 있다.
도 65의 C는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 삼각형인 예이다.
도 65의 C의 배치에서는, 평면 형상이 삼각형인 신호 취출부(65-1)의 전압 인가부 및 전하 검출부의 조가 화소(51)의 제1의 방향(수평 방향)에 대향하여 배치되고, 평면 형상이 삼각형인 신호 취출부(65-2)의 전압 인가부 및 전하 검출부의 조가, 제1의 방향으로 직교하고, 신호 취출부(65-1)와 다른 제2의 방향(수직 방향)에 대향하여 배치되어 있다.
도 65의 B 및 C에서도, 4개의 전극부(1311-1 내지 1311-4)가 화소의 중심점을 대칭점으로 하여 점대칭으로 배치되어 있는 점, 전극부(1311-1)와 전극부(1311-3)가 배선(1351)에 의해 전기적으로 접속되어 있는 점, N+반도체 영역(1312-1)과 N+반도체 영역(1312-3)이 배선(1352)에 의해 전기적으로 접속되어 있는 점, 전극부(1311-2)와 전극부(1311-4)가 배선(1353)에 의해 전기적으로 접속되어 있는 점, N+반도체 영역(1312-2)과 N+반도체 영역(1312-4)이 배선(1354)에 의해 전기적으로 접속되어 있는 점은 마찬가지이다. 전극부(1311)의 외주에 형성되어 있는 절연막(1313) 및 홀 농도 강화층(1314)의 형상 및 위치 관계도, 전극부(1311)와 마찬가지이다.
<제19의 실시의 형태의 제3 구성례>
도 66의 A는, 제19의 실시의 형태의 제3 구성례에 관한 화소의 평면도이고, 도 66의 B는, 제19의 실시의 형태의 제3 구성례에 관한 화소의 단면도이다.
도 66의 A는, 도 66의 B의 B-B'선에서의 평면도이고, 도 66의 B는, 도 66의 A의 A-A'선에서의 단면도이다.
또한, 도 66의 제3 구성례에서는, 도 62의 제1 구성례와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 도 62의 제1 구성례와 다른 부분에 주목하여 설명하고, 공통된 부분의 설명은 적절히 생략한다.
도 62의 제1 구성례 및 도 63의 제2 구성례에서는, 전압 인가부인 전극부(1311)와, 전하 검출부인 N+반도체 영역(1312)이, 기판(61)의 동일한 평면측, 즉, 제1의 면(1321)측의 주위(근방)에 배치되어 있다.
이에 대해, 도 66의 제3 구성례에서는, 전압 인가부인 전극부(1311)는, 전하 검출부인 N+반도체 영역(1312)이 형성되어 있는 기판(61)의 제1의 면(1321)과 반대측의 평면측, 즉, 제2의 면(1331)측에 배치되어 있다. 전극부(1311)의 돌출부(1311B)는, 기판(61)의 제2의 면(1331)의 상부에 형성되어 있다.
또한, 전극부(1311)는, N+반도체 영역(1312)과, 평면시로, 중심 위치가 겹쳐지는 위치에 배치되어 있다. 도 66의 예는, 전극부(1311)와, N+반도체 영역(1312)의 원형의 평면 영역이 완전히 일치하는 예이지만, 반드시 완전히 일치할 필요는 없고, 중심 위치가 겹쳐지면, 어느 평면 영역이 커도 좋다. 또한, 중심 위치도 완전히 일치하지 않아도 개략 일치로 간주할 수 있는 범위라면 좋다.
제3 구성례는, 전극부(1311)와 N+반도체 영역(1312)의 위치 관계 이외는, 상술한 제1 구성례와 마찬가지이다. 이 제3 구성례와 같이, 전압 인가부로서의 전극부(1311)의 매입부(1311A)는, 전극부(1311)가 형성된 제2의 면(1331)과 반대측의 제1의 면(1321)에 형성된 전하 검출부인 N+반도체 영역(1312) 근방의 깊은 위치까지 형성되어 있다. 이 경우에도, 기판(61)의 깊이 방향에 대한 넓은 영역에서 광전변환된 전하에 대해, 전하의 분리 효과를 얻을 수 있기 때문에, 장파장광에 대한 전하 분리 효율(Cmod)을 높이는 것이 가능해진다.
또한, 전극부(1311)의 외주부를 절연막(1313)으로 덮는 구조로 함에 의해, 전압 인가부 사이를 흐르는 전류가 억제되기 때문에, 소비 전류를 저감할 수 있다. 또는 또한, 같은 소비 전류로 비교한 경우에는, 전압 인가부에 고전압을 인가하는 것이 가능해진다. 또한, 전압 인가부 사이의 거리를 단축하여도 소비 전류가 억제되기 때문에, 화소 사이즈를 미세화하고, 화소수를 늘림으로써 고해상도화가 가능하게 된다.
제19의 실시의 형태의 제3 구성례는, 기판(61)의 제1의 면(1321) 및 제2의 면(1331)의 어느 것이 광입사면이라도 좋고, 이면 조사형 및 표면 조사형의 어느것도 가능하지만, 이면 조사형이 보다 바람직하다. 제3 구성례를 이면 조사형으로 구성하는 경우, 제2의 면(1331)이, 온 칩 렌즈(62)가 형성되는 측의 면이 되고, 예를 들면, 도 60에 도시한 바와 같이, 전극부(1311)에 인가 전압을 공급하는 전압 공급선(1253)을 화소 어레이부(20)의 수직 방향으로 배선하도록 하여, 화소 어레이부(20)의 외측의 주변부(1261)에서, 기판(61)을 관통하는 관통 전극에 의해, 표면측의 배선에 접속할 수 있다.
<평면 형상의 기타의 예>
상술한 제19의 실시의 형태의 제3 구성례에서는, 전압 인가부인 전극부(1311)와, 전하 검출부인 N+반도체 영역(1312)과의 평면 형상이, 원형으로 형성되어 있다.
그렇지만, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상은, 원형으로 한정되는 것이 아니고, 도 11에 도시한 8각형이나, 도 12에 도시한 장방형, 또는, 정방형 등의 형상이라도 좋다. 또한, 1화소에 배치한 신호 취출부(65)(탭)의 개수도, 2개로 한하지 않고, 도 17에 나타내 바와 같은 4개 등이라도 좋다.
도 67의 A 내지 C는, 도 66의 B의 B-B'선에 상당하는 평면도이고, 신호 취출부(65)의 개수가 2개이고, 신호 취출부(65)를 구성하는 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 원형 이외의 형상인 경우의 예를 도시하고 있다.
도 67의 A는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 수직 방향으로 기다란 세로로 기다란 장방형인 예이다.
도 67의 A에서는, 전하 검출부인 N+반도체 영역(1312-1)과 N+반도체 영역(1312-2)이 화소의 중심점을 대칭점으로 하여, 점대칭으로 배치되어 있다. 또한, N+반도체 영역(1312-1)과 N+반도체 영역(1312-2)이 대향하여 배치되어 있다. N+반도체 영역(1312)의 형성면과 반대측의 제2의 면(1331)측에 배치되어 있는 전극부(1311)나, 전극부(1311)의 외주에 형성되어 있는 절연막(1313) 및 홀 농도 강화층(1314)의 형상 및 위치 관계도, N+반도체 영역(1312)과 마찬가지이다.
도 67의 B는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 L자형인 예이다.
도 67의 C는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 빗형인 예이다.
도 67의 B 및 C에서도, N+반도체 영역(1312-1)과 N+반도체 영역(1312-2)이 화소의 중심점을 대칭점으로 하여, 점대칭으로 배치되어 있다. 또한, N+반도체 영역(1312-1)과 N+반도체 영역(1312-2)이 대향하여 배치되어 있다. N+반도체 영역(1312)의 형성면과 반대측의 제2의 면(1331)측에 배치되어 있는 전극부(1311)나, 전극부(1311)의 외주에 형성되어 있는 절연막(1313) 및 홀 농도 강화층(1314)의 형상 및 위치 관계도, N+반도체 영역(1312)과 마찬가지이다.
도 68의 A 내지 C는, 도 66의 B의 B-B'선에 상당하는 평면도이고, 신호 취출부(65)의 개수가 4개에, 신호 취출부(65)를 구성하는 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 원형 이외의 형상인 경우의 예를 도시하고 있다.
도 68의 A는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 수직 방향으로 기다란 세로로 기다란 장방형인 예이다.
도 68의 A에서는, 세로로 기다란 N+반도체 영역(1312-1 내지 1312-4)이, 수평 방향으로 소정의 간격으로 배치되고, 화소의 중심점을 대칭점으로 하여, 점대칭으로 배치되어 있다. 또한, N+반도체 영역(1312-1 및 1312-2)과 N+반도체 영역(1312-3 및 1312-4)이 대향하여 배치되어 있다.
제2의 면(1331)측에 형성되어 있는 도시하지 않은 전극부(1311-1)와 전극부(1311-3)는, 배선(1351)에 의해 전기적으로 접속되고, 예를 들면, 전압(MIX0)이 인가되는 신호 취출부(65-1)(제1의 탭(TA))의 전압 인가부를 구성한다. N+반도체 영역(1312-1)과 N+반도체 영역(1312-3)은, 배선(1352)에 의해 전기적으로 접속되고, 신호 전하(DET1)를 검출하는 신호 취출부(65-1)(제1의 탭(TA))의 전하 검출부를 구성한다.
제2의 면(1331)측에 형성되어 있는 도시하지 않은 전극부(1311-2)와 전극부(1311-4)는, 배선(1353)에 의해 전기적으로 접속되고, 예를 들면, 전압(MIX1)이 인가되는 신호 취출부(65-2)(제2의 탭(TB))의 전압 인가부를 구성한다. N+반도체 영역(1312-2)과 N+반도체 영역(1312-4)은, 배선(1354)에 의해 전기적으로 접속되고, 신호 전하(DET2)를 검출하는 신호 취출부(65-2)(제2의 탭(TB))의 전하 검출부를 구성한다.
따라서 환언하면, 도 68의 A의 배치에서는, 평면 형상이 사각형인 신호 취출부(65-1)의 전압 인가부 및 전하 검출부의 조와, 평면 형상이 사각형인 신호 취출부(65-2)의 전압 인가부 및 전하 검출부의 조가, 수평 방향으로 교대로 배치되어 있다.
전극부(1311)의 외주에 형성되어 있는 절연막(1313) 및 홀 농도 강화층(1314)의 형상 및 위치 관계도 마찬가지이다.
도 68의 B는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 정방형인 예이다.
도 68의 B의 배치에서는, 평면 형상이 사각형인 신호 취출부(65-1)의 전압 인가부 및 전하 검출부의 조가 화소(51)의 대각 방향으로 대향하여 배치되고, 평면 형상이 사각형인 신호 취출부(65-2)의 전압 인가부 및 전하 검출부의 조가, 신호 취출부(65-1)와 다른 대각 방향으로 대향하여 배치되어 있다.
도 68의 C는, 전극부(1311)와 N+반도체 영역(1312)의 평면 형상이 삼각형인 예이다.
도 68의 C의 배치에서는, 평면 형상이 삼각형인 신호 취출부(65-1)의 전압 인가부 및 전하 검출부의 조가 제1의 방향(수평 방향)에 대향하여 배치되고, 평면 형상이 삼각형인 신호 취출부(65-2)의 전압 인가부 및 전하 검출부의 조가, 제1의 방향으로 직교하고, 신호 취출부(65-1)와 다른 제2의 방향(수직 방향)에 대향하여 배치되어 있다.
도 68의 B 및 C에서도, 4개의 전극부(1311-1 내지 1311-4)가 화소의 중심점을 대칭점으로 하여 점대칭으로 배치되어 있는 점, 전극부(1311-1)와 전극부(1311-3)가 배선(1351)에 의해 전기적으로 접속되어 있는 점, N+반도체 영역(1312-1)과 N+반도체 영역(1312-3)이 배선(1352)에 의해 전기적으로 접속되어 있는 점, 전극부(1311-2)와 전극부(1311-4)가 배선(1353)에 의해 전기적으로 접속되어 있는 점, N+반도체 영역(1312-2)과 N+반도체 영역(1312-4)이 배선(1354)에 의해 전기적으로 접속되어 있는 점은 마찬가지이다. 전극부(1311)의 외주에 형성되어 있는 절연막(1313) 및 홀 농도 강화층(1314)의 형상 및 위치 관계도, 전극부(1311)와 마찬가지이다.
<배선 레이아웃의 기타의 예>
상술한 도 31 및 도 32의 화소 회로나, 도 42의 금속막(M3)의 예에서는, 2개의 신호 취출부(65)(2개의 탭(TA 및 TB))에 대응하여, 하나의 화소열에 2개의 수직 신호선(29)을 배치하는 구성에 관해 설명하였다.
그렇지만, 예를 들면, 하나의 화소열에 4개의 수직 신호선(29)을 배치하고, 수직 방향으로 인접하는 2화소의 합계 4탭의 화소 신호를 동시에 출력하는 구성으로 할 수도 있다.
도 69는, 수직 방향으로 인접하는 2화소의 합계 4탭의 화소 신호를 동시에 출력하는 경우의 화소 어레이부(20)의 회로 구성례를 도시하고 있다.
도 69는, 화소 어레이부(20)에서의 행렬형상으로 2차원 배치되는 복수의 화소(51) 중, 2x2의 4화소의 회로 구성을 도시하고 있다. 또한, 도 69에서 2x2의 4개의 화소(51)를 구별하는 경우, 화소(511 내지 514)와 같이 나타낸다.
각 화소(51)의 회로 구성은, 도 32를 참조하여 설명한, 부가 용량(727)과, 그 접속을 제어하는 전환 트랜지스터(728)를 구비하는 회로 구성이다. 회로 구성의 설명은 반복되기 때문에 생략한다.
화소 어레이부(20)의 하나의 화소열에는, 전압 공급선(30A 및 30B)이 수직 방향으로 배선되어 있다. 그리고, 수직 방향으로 배열된 복수의 화소(51)의 제1의 탭(TA)에는, 전압 공급선(30A)을 통하여 소정의 전압(MIX0)이 공급되고, 제2의 탭(TB)에는, 전압 공급선(30B)을 통하여 소정의 전압(MIX1)이 공급된다.
또한, 화소 어레이부(20)의 하나의 화소열에는, 4개의 수직 신호선(29A 내지 29D)이 수직 방향으로 배선되어 있다.
화소(511) 및 화소(512)의 화소열에서, 수직 신호선(29A)은, 예를 들면, 화소(511)의 제1의 탭(TA)의 화소 신호를 칼럼 처리부(23)(도 1)에 전송하고, 수직 신호선(29B)은, 화소(511)의 제2의 탭(TB)의 화소 신호를 칼럼 처리부(23)에 전송하고, 수직 신호선(29C)는, 화소(511)와 동렬로 인접하는 화소(512)의 제1의 탭(TA)의 화소 신호를 칼럼 처리부(23)에 전송하고, 수직 신호선(29D)은, 화소(512)의 제2의 탭(TB)의 화소 신호를 칼럼 처리부(23)에 전송한다.
화소(513) 및 화소(514)의 화소열에서, 수직 신호선(29A)은, 예를 들면, 화소(513)의 제1의 탭(TA)의 화소 신호를 칼럼 처리부(23)(도 1)에 전송하고, 수직 신호선(29B)은, 화소(513)의 제2의 탭(TB)의 화소 신호를 칼럼 처리부(23)에 전송하고, 수직 신호선(29C)은, 화소(513)와 동렬로 인접하는 화소(514)의 제1의 탭(TA)의 화소 신호를 칼럼 처리부(23)에 전송하고, 수직 신호선(29D)은, 화소(514)의 제2의 탭(TB)의 화소 신호를 칼럼 처리부(23)에 전송한다.
한편, 화소 어레이부(20)의 수평 방향에는, 화소행 단위로, 리셋 트랜지스터(723)에 구동 신호(RST)를 전송하는 제어선(841), 전송 트랜지스터(721)에 구동 신호(TRG)를 전송하는 제어선(842), 전환 트랜지스터(728)에 구동 신호(FDG)를 전송하는 제어선(843), 및, 선택 트랜지스터(725)에 선택 신호(SEL)를 전송하는 제어선(844)이 배치되어 있다.
구동 신호(RST), 구동 신호(FDG), 구동 신호(TRG), 및, 선택 신호(SEL)는, 수직 방향으로 인접하는 2행의 각 화소(51)에 대해 같은 신호가, 수직 구동부(22)로부터 공급된다.
이와 같이, 화소 어레이부(20)에는, 하나의 화소열에, 4개의 수직 신호선(29A 내지 29D)을 배치함에 의해, 2행 단위로, 화소 신호를 동시에 판독할 수 있다.
도 70은, 하나의 화소열에 4개의 수직 신호선(29A 내지 29D)을 배치하는 경우의 다층 배선층(811)의 3층째인 금속막(M3)의 레이아웃을 도시하고 있다.
환언하면, 도 70은, 도 42의 C로 도시한 금속막(M3)의 레이아웃의 변형례이다.
도 70의 금속막(M3)의 레이아웃에서는, 하나의 화소열에 4개의 수직 신호선(29A 내지 29D)이 배치되어 있다. 또한, 하나의 화소열에, 전원 전압(VDD)을 공급하는 4개의 전원선(1401A 내지 1401D)이 배치되어 있다.
또한, 도 70에서는, 참고를 위해, 화소(51)의 영역과, 도 11에 도시한 8각형상을 갖는 신호 취출부(65-1 및 65-2)의 영역을, 파선으로 도시하고 있다. 후술하는 도 71 내지 도 76에서도 마찬가지이다.
도 70의 금속막(M3)의 레이아웃에서는, 수직 신호선(29A 내지 29D)과 전원선(1401A 내지 1401D)의 옆에는, GND 전위의 VSS 배선(그라운드 배선)(1411)이 배치되어 있다. VSS 배선(1411)에는, 수직 신호선(29A 내지 29D)의 이웃에 배치된 선폭이 가는 VSS 배선(1411B)과, 수직 신호선(29B)과 화소 경계부의 전원선(1401C) 사이, 및, 수직 신호선(29C)와 화소 경계부의 전원선(1401D) 사이에 배치되는 선폭이 굵은 VSS 배선(1411A)이 있다.
신호의 안정성을 올리기 위해서는, 전원선(1401)에 공급하는 전원 전압(VDD)을 올리거나, 전압 공급선(30A 및 30B)을 통하여 공급하는 전압(MIX0 및 MIX1)을 올리는 것이 유효하지만, 한편으로, 전류가 증가하고, 배선의 신뢰성을 악화시켜 버린다. 그래서, 도 70에 도시되는 바와 같이, 1화소열에 대해, 적어도 1개의 VSS 배선(1411)에 관해서는, 전원선(1401)보다 굵은 선폭의 VSS 배선(1411A)을 마련함으로써, 전류 밀도를 내리고, 배선의 신뢰성을 향상시킬 수 있다. 도 70은, 1화소열에 대해, 화소 영역 내에 대칭으로 2개의 VSS 배선(1411A)을 마련한 예를 도시하고 있다.
또한, 도 70의 레이아웃에서는, 수직 신호선(29A 내지 29D) 각각의 옆에는, VSS 배선(1411)(1411A 또는 1411B)이 배치되어 있다. 이에 의해, 수직 신호선(29)이, 외부로부터의 전위 변동을 받기 어렵게 할 수 있다.
또한, 도 70에 도시한 다층 배선층(811)의 3층째의 금속막(M3)으로 한하지 않고, 다른 층의 금속막에 대해서도 마찬가지로, 신호선, 전원선, 제어선이 이웃하는 배선을 VSS 배선으로 할 수 있다. 예를 들면, 도 42의 B에 도시한 2층째인 금속막(M2)의 제어선(841 내지 844)에 대해서도, 제어선(841 내지 844) 각각의 양측에 VSS 배선을 배치할 수 있다. 이에 의해, 제어선(841 내지 844)이 외부로부터의 전위 변동의 영향을 저감할 수 있다.
도 71은, 하나의 화소열에 4개의 수직 신호선(29A 내지 29D)을 배치하는 경우의 다층 배선층(811)의 3층째인 금속막(M3)의 레이아웃의 제1 변형례를 도시하고 있다.
도 71의 금속막(M3)의 레이아웃이, 도 70에 도시한 금속막(M3)의 레이아웃과 다른 점은, 4개의 수직 신호선(29A 내지 29D) 각각의 옆의 VSS 배선(1411)이 같은 선폭으로 되어 있는 점이다.
보다 구체적으로는, 도 70의 금속막(M3)의 레이아웃에서는, 수직 신호선(29C)의 양측은, 선폭이 굵은 VSS 배선(1411A)과 선폭이 가는 VSS 배선(1411B)이 배치되어 있고, 수직 신호선(29B)의 양측도, 선폭이 굵은 VSS 배선(1411A)과 선폭이 가는 VSS 배선(1411B)이 배치되어 있다.
이에 대해, 도 71의 금속막(M3)의 레이아웃에서는, 수직 신호선(29C)의 양측은, 모두 선폭이 가는 VSS 배선(1411B)이 배치되어 있고, 수직 신호선(29B)의 양측도, 모두 선폭이 가는 VSS 배선(1411B)이 배치되어 있다. 기타의 수직 신호선(29A) 및 29D각각의 양측도, 선폭이 가는 VSS 배선(1411B)으로 되어 있다. 4개의 수직 신호선(29A 내지 29D)의 양측의 VSS 배선(1411B)의 선폭은 동일하다.
수직 신호선(29)의 양측의 VSS 배선(1411)의 선폭을 동일하게 함으로써, 크로스토크의 영향도를 균일하게 할 수 있고, 특성 편차를 저감할 수 있다.
도 72는, 하나의 화소열에 4개의 수직 신호선(29A 내지 29D)을 배치하는 경우의 다층 배선층(811)의 3층째인 금속막(M3)의 레이아웃의 제2 변형례를 도시하고 있다.
도 72의 금속막(M3)의 레이아웃이, 도 70에 도시한 금속막(M3)의 레이아웃과 다른 점은, 굵은 선폭의 VSS 배선(1411A)이, 내측에 복수개의 간극(1421)을 규칙적으로 마련한 VSS 배선(1411C)으로 치환되어 있는 점이다.
즉, VSS 배선(1411C)은, 전원선(1401)보다 굵은 선폭을 가지며, 그 내측에, 복수개의 간극(1421)이 수직 방향으로 소정의 주기로 반복 배열되어 있다. 도 72의 예는, 간극(1421)의 형상은, 사각형인 예이지만, 사각형으로 한정되지 않고, 원형이나 다각형이라도 좋다.
배선 영역의 내측에 복수개의 간극(1421)을 마련함에 의해, 폭이 넓은 VSS 배선(1411C)을 형성(가공)할 때의 안정성을 향상시킬 수 있다.
또한, 도 72는, 도 70에 도시한 금속막(M3)의 VSS 배선(1411A)을, VSS 배선(1411C)으로 치환한 레이아웃이지만, 도 71에 도시한 금속막(M3)의 VSS 배선(1411A)을, VSS 배선(1411C)으로 치환한 레이아웃도 물론 가능하다.
<화소 트랜지스터의 기타의 레이아웃례>
다음에, 도 73을 참조하여, 도 44의 B에 도시한 화소 트랜지스터의 배치례의 변형례에 관해 설명한다.
도 73의 A는, 도 44의 B에 도시한 화소 트랜지스터의 배치를 재차 도시한 도면이다.
한편, 도 73의 B는, 화소 트랜지스터의 배치의 변형례를 도시하고 있다.
도 73의 A에서는, 도 44의 B로 설명한 바와 같이, 2개의 신호 취출부(65-1 및 65-2)의 중간선(부도시)을 기준으로, 중간선에 가까운 측부터 외측을 향하여, 차례로, 리셋 트랜지스터(723A 및 723B), 전송 트랜지스터(721A 및 721B), 전환 트랜지스터(728A 및 728B), 선택 트랜지스터(725A 및 725B), 증폭 트랜지스터(724A 및 724B)의 게이트 전극이 형성되어 있다.
이 화소 트랜지스터의 배치인 경우, 리셋 트랜지스터(723A 및 723B)의 사이에, 제1의 전원 전압(VDD)(VDD_1)의 콘택트(1451)가 배치되고, 증폭 트랜지스터(724A 및 724B)의 게이트 전극의 외측에, 각각, 제2의 전원 전압(VDD)(VDD_2)의 콘택트(1452 및 1453)가 배치된다.
또한, 선택 트랜지스터(725A)와 전환 트랜지스터(728A)의 게이트 전극의 사이에, 제1의 VSS 배선(VSS_A)과의 콘택트(1461)가 배치되고, 선택 트랜지스터(725B)와 전환 트랜지스터(728B)의 게이트 전극의 사이에, 제2의 VSS 배선(VSS_B)과의 콘택트(1462)가 배치된다.
이와 같은 화소 트랜지스터의 배치인 경우, 도 70 내지 도 72에 도시한 바와 같이, 하나의 화소열에, 4개의 전원선(1401A 내지 1401D)이 필요하게 된다.
한편, 도 73의 B에서는, 2개의 신호 취출부(65-1 및 65-2)의 중간선(부도시)을 기준으로, 중간선에 가까운 측부터 외측을 향하여, 차례로, 전환 트랜지스터(728A 및 728B), 전송 트랜지스터(721A 및 721B), 리셋 트랜지스터(723A 및 723B), 증폭 트랜지스터(724A 및 724B), 선택 트랜지스터(725A 및 725B)의 게이트 전극이 형성되어 있다.
이 화소 트랜지스터의 배치인 경우, 전환 트랜지스터(728A 및 728B)의 사이에, 제1의 VSS 배선(VSS_1)과의 콘택트(1471)가 배치되고, 선택 트랜지스터(725A 및 725B)의 게이트 전극의 외측에, 각각, 제2의 VSS 배선(VSS_2)과의 콘택트(1472 및 1473)가 배치된다.
또한, 증폭 트랜지스터(724A)와 리셋 트랜지스터(723A)의 게이트 전극의 사이에, 제1의 전원 전압(VDD)(VDD_A)의 콘택트(1481)가 배치되고, 증폭 트랜지스터(724B)와 리셋 트랜지스터(723B)의 게이트 전극의 사이에, 제2의 전원 전압(VDD)(VDD_B)의 콘택트(1482)가 배치된다.
이와 같은 화소 트랜지스터의 배치인 경우, 도 73의 A의 화소 트랜지스터 레이아웃에 비하여, 전원 전압의 콘택트 수를 줄일 수 있기 때문에, 회로를 간략화할 수 있다. 또한, 화소 어레이부(20)를 배선한 전원선(1401)의 배선도 줄일 수 있고, 하나의 화소열에, 2개의 전원선(1401)으로 구성할 수 있다.
또한, 도 73의 B의 화소 트랜지스터 레이아웃에서, 전환 트랜지스터(728A 및 728B)의 사이의, 제1의 VSS 배선(VSS_1)과의 콘택트(1471)를 생략할 수 있다. 이에 의해, 종방향의 화소 트랜지스터의 밀집도를 저감할 수 있다. 또한, VSS 배선과의 콘택트를 줄임으로써, 전압(MIX0 또는 MIX1)을 인가하기 위한 전압 공급선(741)(도 33, 도 34)과, VSS 배선의 사이를 흐르는 전류를 저감할 수 있다.
제1의 VSS 배선(VSS_1)과의 콘택트(1471)를 생략한 경우에는, 증폭 트랜지스터(724A 및 724B)를 수직 방향으로 크게 형성할 수 있다. 이에 의해, 화소 트랜지스터의 노이즈를 저감할 수 있고, 신호의 편차가 저감된다.
또는 또한, 도 73의 B의 화소 트랜지스터 레이아웃에서, 제2의 VSS 배선(VSS_2)과의 콘택트(1472 및 1473)를 생략하여도 좋다. 이에 의해, 종방향의 화소 트랜지스터의 밀집도를 저감할 수 있다. 또한, VSS 배선과의 콘택트를 줄임으로써, 전압(MIX0 또는 MIX1)을 인가하기 위한 전압 공급선(741)(도 33, 도 34)과, VSS 배선 사이를 흐르는 전류를 저감할 수 있다.
제2의 VSS 배선(VSS_2)과의 콘택트(1472 및 1473)를 생략한 경우에는, 증폭 트랜지스터(724A 및 724B)를 수직 방향으로 크게 형성할 수 있다. 이에 의해, 화소 트랜지스터의 노이즈를 저감할 수 있고, 신호의 편차가 저감된다.
도 74는, 도 73의 B의 화소 트랜지스터 레이아웃에서, 금속막(M1)의 화소 트랜지스터(Tr) 사이를 접속하는 배선 레이아웃을 도시하고 있다. 도 74는, 도 44의 C에 도시한 금속막(M1)의 화소 트랜지스터(Tr)사이를 접속하는 배선에 대응한다. 화소 트랜지스터(Tr) 사이를 접속하는 배선은, 금속막(M2, M3) 등, 다른 배선층을 넘어서 접속되어도 좋다.
도 75는, 도 73의 B의 화소 트랜지스터 레이아웃으로서, 하나의 화소열에 2개의 전원선(1401)으로 하는 경우의, 다층 배선층(811)의 3층째인 금속막(M3)의 레이아웃을 도시하고 있다.
도 75에서, 도 70과 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략한다.
도 75의 금속막(M3)의 레이아웃을, 도 70의 금속막(M3)의 레이아웃과 비교하면, 도 70의 4개의 전원선(1401A 내지 1401D) 중, 2개의 전원선(1401C 및 1401D)이 생략되고, 선폭이 굵은 VSS 배선(1411A)이, 더욱 선폭이 굵은 VSS 배선(1411D)으로 치환되어 있다.
이와 같이, VSS 배선(1411)의 면적(선폭)을 늘림에 의해, 전류 밀도를 더욱 내려서, 배선의 신뢰성을 향상시킬 수 있다.
도 76은, 도 73의 B의 화소 트랜지스터 레이아웃으로서, 하나의 화소열에 2개의 전원선(1401)으로 하는 경우의, 다층 배선층(811)의 3층째인 금속막(M3)의 다른 레이아웃을 도시하고 있다.
도 76에서, 도 70과 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략한다.
도 76의 금속막(M3)의 레이아웃을, 도 70의 금속막(M3)의 레이아웃과 비교하면, 도 70의 4개의 전원선(1401A 내지 1401D) 중, 2개의 전원선(1401A 및 1401B)이 생략되고, 선폭이 굵은 VSS 배선(1411E)으로 치환되어 있다.
이와 같이, VSS 배선(1411)의 면적(선폭)을 늘림에 의해, 전류 밀도를 더욱 내려서, 배선의 신뢰성을 향상시킬 수 있다.
또한, 도 75 및 도 76에 도시한 금속막(M3)의 레이아웃은, 도 70에 도시한 금속막(M3)의 레이아웃을, 2개의 전원선(1401)으로 변경한 예이지만, 도 71 및 도 72에 도시한 금속막(M3)의 레이아웃을, 2개의 전원선(1401)으로 변경한 예도, 마찬가지로 가능하다.
즉, 4개의 수직 신호선(29A 내지 29D) 각각의 옆의 VSS 배선(1411)을 같은 선폭으로 하는 도 71의 금속막(M3)의 레이아웃, 복수개의 간극(1421)을 마련한 VSS 배선(1411C)을 갖는 도 72의 금속막(M3)의 레이아웃에 대해서도, 2개의 전원선(1401)으로 변경한 구성이 가능하다.
이에 의해, 도 71과 마찬가지로, 크로스토크의 영향도를 균일하게 할 수 있고, 특성 편차를 저감할 수 있는, 또는 또한, 도 72와 마찬가지로, 폭이 넓은 VSS 배선(1411C)을 형성할 때의 안정성을 향상시킬 수 있는, 라는 효과를 또한 이룰 수 있다.
<전원선 및 VSS 배선의 배선례>
도 77은, 다층 배선층(811)에서의 VSS 배선의 배선례를 도시하는 평면도이다.
VSS 배선은, 도 77에 도시되는 바와 같이, 다층 배선층(811)에서, 제1의 배선층(1521), 제2의 배선층(1522), 및, 제3의 배선층(1523)과 같이, 복수의 배선층에 형성할 수 있다.
제1의 배선층(1521)에는, 예를 들면, 화소 어레이부(20)를 수직 방향으로 늘어나는 수직 배선(1511)이, 수평 방향에 대해 소정의 간격으로 복수개 배치되고, 제2의 배선층(1522)에는, 예를 들면, 화소 어레이부(20)를 수평 방향으로 늘어나는 수평 배선(1512)이, 수직 방향에 대해 소정의 간격으로 복수개 배치되고, 제3의 배선층(1523)에는, 예를 들면, 수직 배선(1511) 및 수평 배선(1512)보다도 굵은 선폭으로, 적어도 화소 어레이부(20)의 외측을 둘러싸도록 수직 방향 또는 수평 방향으로 늘어나는 배선(1513)이 배치되고, GND 전위에 접속되어 있다. 배선(1513)은, 외주부의 대향하는 배선(1513)끼리를 접속하도록 화소 어레이부(20) 내에도 배선되어 있다.
제1의 배선층(1521)의 수직 배선(1511)과, 제2의 배선층(1522)의 수평 배선(1512)은, 평면시에서 양자가 겹쳐지는 중첩부(1531)의 각각에서, 비아 등에 의해 접속되어 있다.
또한, 제1의 배선층(1521)의 수직 배선(1511)과, 제3의 배선층(1523)의 배선(1513)은, 평면시에서 양자가 겹쳐지는 중첩부(1532)의 각각에서, 비아 등에 의해 접속되어 있다.
또한, 제2의 배선층(1522)의 수평 배선(1512)과, 제3의 배선층(1523)의 배선(1513)은, 평면시에서 양자가 겹쳐지는 중첩부(1533)의 각각에서, 비아 등에 의해 접속되어 있다.
또한, 도 77에서는, 도면이 복잡해지는 것을 방지하기 위해, 중첩부(1531 내지 1533)에 관해서는, 1개소에만 부호가 붙여져 있다.
이와 같이, VSS 배선은, 다층 배선층(811)의 복수의 배선층에 형성되고, 화소 어레이부(20) 내에서 평면시로 수직 배선(1511)과 수평 배선(151)으로 격자형상이 되도록 배선할 수 있다. 이에 의해, 화소 어레이부(20) 내에서의 전반 지연을 저감하고, 특성 편차를 억제할 수 있다.
도 78은, 다층 배선층(811)에서의 VSS 배선의 기타의 배선례를 도시하는 평면도이다.
도 78에서, 도 77과 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 77에서는, 제1의 배선층(1521)의 수직 배선(1511)과, 제2의 배선층(1522)의 수평 배선(1512)은, 화소 어레이부(20)의 외주에 형성된 배선(1513)의 외측에는 형성되지 않았지만, 도 78에서는, 화소 어레이부(20)의 외주의 배선(1513)의 외측까지 늘어나서 형성되어 있다. 그리고, 수직 배선(1511)의 각각은, 화소 어레이부(20)의 외측의 기판(1541)의 외주부(1542)에서, GND 전위에 접속되고, 수평 배선(1512)의 각각은, 화소 어레이부(20)의 외측의 기판(1541)의 외주부(1543)에서, GND 전위에 접속되어 있다.
환언하면, 도 77에서는, 제1의 배선층(1521)의 수직 배선(1511)과, 제2의 배선층(1522)의 수평 배선(1512)은, 외주의 배선(1513)을 통하여 GND 전위에 접속되어 있었지만, 도 78에서는, 그뿐만이 아니라, 수직 배선(1511)과 수평 배선(1512) 자신도, 직접, GND 전위에 접속되어 있다. 또한, 수직 배선(1511)과 수평 배선(1512) 자신이, GND 전위에 접속되는 영역은, 도 78의 외주부(1542 및 1543)와 같이, 기판(1541)의 4변이라도 좋고, 소정의 1변, 2변, 또는 3변이라도 좋다.
이와 같이, VSS 배선은, 다층 배선층(811)의 복수의 배선층에 형성되고, 화소 어레이부(20) 내에서 평면시로 격자형상이 되도록 배선할 수 있다. 이에 의해, 화소 어레이부(20) 내에서 전반 지연을 저감하고, 특성 편차를 억제할 수 있다.
또한, 도 77 및 도 78은, VSS 배선의 배선례로서 설명하였지만, 전원선에 대해서도 마찬가지로 배선할 수 있다.
도 70 내지 도 76에서 설명한 VSS 배선(1411) 및 전원선(1401)은, 다층 배선층(811)의 복수의 배선층에서, 도 77 및 도 78에서 도시한 VSS 배선 또는 전원선과 같이 배치할 수 있다. 도 70 내지 도 76에서 설명한 VSS 배선(1411) 및 전원선(1401)은, 본 명세서에 기재된 어느 실시의 형태에도 적용할 수 있다.
<동보정(瞳補正, pupil correction)의 제1의 방법>
다음에, 수광 소자(1)에서의 동보정의 제1의 방법에 관해 설명한다.
CAPD 센서인 수광 소자(1)는, 이미지 센서와 마찬가지로, 화소 어레이부(20)의 면내 위치에 응한 주광선(主光線, main light beam)의 입사각의 차이에 응하여, 온 칩 렌즈(62)나 화소사이 차광막(63)을, 화소 어레이부(20)의 평면 중심을 향하여 비키는 동보정을 행할 수가 있다.
구체적으로는, 도 79에 도시되는 바와 같이, 화소 어레이부(20)의 각 위치(1701-1 내지 1701-9) 중, 화소 어레이부(20)의 중심부의 위치(1701-5)의 화소(51)에서는, 온 칩 렌즈(62)의 중심은, 기판(61)에 형성된 신호 취출부(65-1 및 65-2) 사이의 중심과 일치하지만, 화소 어레이부(20)의 주변부의 위치(1701-1 내지 1701-4 및 1701-6 및 1701-9)의 화소(51)에서는, 온 칩 렌즈(62)의 중심은, 화소 어레이부(20)의 평면 중심측으로 비켜서 배치된다. 화소사이 차광막(63-1 및 63-2)도, 온 칩 렌즈(62)와 마찬가지로, 화소 어레이부(20)의 평면 중심측으로 비켜서 배치된다.
또한, 도 80에 도시되는 바와 같이, 화소(51)에서, 입사광의 인접 화소로의 입사를 방지하기 위해, 화소 경계부에, 기판(61)의 온 칩 렌즈(62)측인 이면측부터, 기판 깊이 방향으로 소정의 깊이까지 트렌치(홈)를 형성한 DTI(1711-1 및 1711-2)가 형성되어 있는 경우에는, 화소 어레이부(20)의 주변부의 위치(1701-1 내지 1701-4 및 1701-6 및 1701-9)의 화소(51)에서는, 온 칩 렌즈(62)와 화소사이 차광막(63-1 및 63-2)에 더하여, DTI(1711-1 및 1711-2)도, 화소 어레이부(20)의 평면 중심측으로 비켜서 배치된다.
또는 또한, 도 81에 도시되는 바와 같이, 화소(51)에서, 입사광의 인접 화소로의 입사를 방지하기 위해, 화소 경계부에, 기판(61)의 다층 배선층(811)측인 표면측부터, 기판 깊이 방향으로 소정의 깊이까지 트렌치(홈)를 형성한 DTI(1712-1 및 1712-2)가 형성되어 있는 경우에는, 화소 어레이부(20)의 주변부의 위치(1701-1 내지 1701-4 및 1701-6 및 1701-9)의 화소(51)에서는, 온 칩 렌즈(62)와 화소사이 차광막(63-1 및 63-2)에 더하여, DTI(1712-1 및 1712-2)도, 화소 어레이부(20)의 평면 중심측으로 비켜서 배치된다.
또한, 인접 화소끼리의 기판(61)을 분리하여, 입사광의 인접 화소로의 입사를 방지하는 화소 분리부로서, DTI(1711-1, 1711-2, 1712-1, 및 1712-2) 대신에, 기판(61)을 관통하여 인접 화소를 분리한 관통 분리부를 마련하는 구성도 가능하고, 이 경우도 마찬가지로, 화소 어레이부(20)의 주변부의 위치(1701-1 내지 1701-4 및 1701-6 및 1701-9)의 화소(51)에서는, 관통 분리부가, 화소 어레이부(20)의 평면 중심측으로 비켜서 배치된다.
도 79 내지 도 81에 도시한 바와 같이, 온 칩 렌즈(62)를, 화소사이 차광막(63) 등과 함께, 화소 어레이부(20)의 평면 중심측으로 비킴에 의해, 주광선이 각 화소 내의 중심에 맞추는 것이 가능해지지만, CAPD 센서인 수광 소자(1)에서는, 2개의 신호 취출부(65)(탭) 사이에 전압을 주어서 전류를 흘림에 의해 변조하기 때문에, 각 화소 내에서의 최적의 입사 위치는 다르다. 따라서 수광 소자(1)에서는, 이미지 센서에서 행하는 광학적인 동보정과는 달리, 거리측정에 대해 최적의 동보정 기술이 요구된다.
도 82를 참조하여, CAPD 센서인 수광 소자(1)에서 행하는 동보정과, 이미지 센서에서 행하는 동보정과의 차이를 설명한다.
또한, 도 82의 A 내지 C에서, 3×3의 9개의 화소(51)는, 도 79 내지 도 81의 화소 어레이부(20)의 위치(1701-1 내지 1701-9)에 대응하는 화소(51)를 도시하고 있다.
도 82의 A는, 동보정이 행하여지지 않은 경우의 온 칩 렌즈(62)의 위치와, 기판 표면측의 주광선의 위치(1721)를 도시하고 있다.
동보정이 행하여지지 않은 경우에는, 화소 어레이부(20) 내의 어느 위치(1701-1 내지 1701-9)의 화소(51)에서도, 온 칩 렌즈(62)의 중심이, 화소 내의 2개의 탭의 중심, 즉, 제1의 탭(TA)(신호 취출부(65-1)) 및 제2의 탭(TB)(신호 취출부(65-2))의 중심과 일치하도록 배치된다. 이 경우, 기판 표면측의 주광선의 위치(1721)는, 도 82의 A에 도시되는 바와 같이, 화소 어레이부(20) 내의 위치(1701-1 내지 1701-9)에 따라 다른 위치가 된다.
이미지 센서에서 행하는 동보정에서는, 도 82의 B에 도시되는 바와 같이, 주광선의 위치(1721)가, 화소 어레이부(20) 내의 어느 위치(1701-1 내지 1701-9)의 화소(51)에서도, 제1의 탭(TA)과 제2의 탭(TB)의 중심과 일치하도록, 온 칩 렌즈(62)가 배치된다. 보다 구체적으로는, 온 칩 렌즈(62)는, 도 79 내지 도 81에 도시한 바와 같이, 화소 어레이부(20)의 평면 중심측으로 비키도록 배치된다.
이에 대해, 수광 소자(1)에서 행하는 동보정에서는, 도 82의 C에 도시되는 바와 같이, 도 82의 B에 도시한, 주광선의 위치(1721)가 제1의 탭(TA)과 제2의 탭(TB)의 중심 위치가 되는 온 칩 렌즈(62)의 위치로부터, 다시 제1의 탭(TA)측으로 온 칩 렌즈(62)가 배치된다. 도 82의 B와 도 82의 C의 주광선의 위치(1721)의 어긋남량은, 화소 어레이부(20)의 중심 위치로부터 외주부로 갈수록, 커진다.
도 83은, 주광선의 위치(1721)를 제1의 탭(TA)측으로 비킬 때의 온 칩 렌즈(62)의 어긋남량을 설명하는 도면이다.
예를 들면, 화소 어레이부(20)의 중심부의 위치(1701-5)에서의 주광선의 위치(1721C)와, 화소 어레이부(20)의 주변부의 위치(1701-4)에서의 주광선의 위치(1721X)의 어긋남량(LD)은, 화소 어레이부(20)의 주변부의 위치(1701-4)에서의 동보정에 대한 광로차(光路差)(LD)와 동등하다.
환언하면, 주광선의 광로 길이가 화소 어레이부(20)의 각 화소에서 일치하도록, 제1의 탭(TA)(신호 취출부(65-1))과 제2의 탭(TB)(신호 취출부(65-2))의 중심 위치에서 제1의 탭(TA)측으로 시프트된다.
여기서, 제1의 탭(TA)측으로 시프트하는 것은, 수광 타이밍을 4Phase로 하고, 제1의 탭(TA)의 출력치만을 사용하여, 물체까지의 거리에 응한 지연 시간(ΔT)에 대응하는 위상 어긋남(Phase)을 산출하는 방식을 채용하는 것을 전제로 하고 있기 때문이다.
도 84는, 간접 ToF 방식을 이용한 ToF 센서에서, 2Phase에 의한 검출 방식(2Phase 방식)과, 4Phase에 의한 검출 방식(4Phase 방식)을 설명하는 타이밍 차트이다.
소정의 광원으로부터, 조사 시간(T)으로 조사의 온/오프를 반복하도록 변조(1주기=2T)된 조사광이 출력되고, 수광 소자(1)에서는, 물체까지의 거리에 응한 지연 시간(ΔT)만큼 지연되어, 반사광이 수광된다.
2Phase 방식에서는, 수광 소자(1)는, 제1의 탭(TA)과 제2의 탭(TB)에서, 위상을 180도 어긋낸 타이밍에서 수광한다. 제1의 탭(TA)에서 수광한 시그널값(qA)과, 제2의 탭(TB)에서 수광한 시그널값(qB)과의 배분비(配分比)로 지연 시간(ΔT)에 대응하는 위상 어긋남량(θ)을 검출할 수 있다.
이에 대해, 4Phase 방식에서는, 조사광과 동일한 위상(즉 Phase0)과, 90도 어긋낸 위상(Phase90), 180도 어긋낸 위상(Phase180), 270도 어긋낸 위상(Phase270)의 4개의 타이밍에서 수광한다. 이와 같이 하면, 180도 어긋낸 위상으로 검출한 시그널값(TAphase180)은, 2Phase 방식에서의 제2의 탭(TB)에서 수광한 시그널값(qB)과 같아 된다. 따라서 4Phase로 검출하면, 제1의 탭(TA)과 제2의 탭(TB)의 어느 일방의 시그널값만으로, 지연 시간(ΔT)에 대응하는 위상 어긋남량(θ)을 검출할 수 있다. 4Phase 방식에서, 위상 어긋남량(θ)을 검출하는 탭을, 위상 어긋냄 검출 탭이라고 칭한다.
여기서, 제1의 탭(TA)과 제2의 탭(TB) 중, 제1의 탭(TA)을, 위상 어긋남량(θ)을 검출하는 위상 어긋냄 검출 탭으로 한 경우에, 동보정에서는, 화소 어레이부(20)의 각 화소에서, 주광선의 광로 길이가 개략 일치하도록 제1의 탭(TA)측으로 시프트되게 된다.
4Phase 방식에서 제1의 탭(TA)의 Phase0, Phase90, Phase180, Phase270로 검출된 시그널값을, 각각, q0A, q1A, q2A, q3A라고 하면, 제1의 탭(TA)에서 검출되는 위상 어긋남량(θA)은, 이하의 식(2)으로 산출된다.
[수식 1]
Figure pat00001
또한, 제1의 탭(TA)에서 검출하는 경우의 4Phase 방식의 CmodA는, 이하의 식(3)으로 산출된다.
[수식 2]
Figure pat00002
식(3)에 표시되는 바와 같이, 4Phase 방식에 있어서 CmodA는, (q0A-q2A)/(q0A+q2A)와 (q1A-q3A)/(q1A+q3A) 중의 큰 쪽의 값으로 된다.
이상과 같이, 수광 소자(1)는, 온 칩 렌즈(62) 및 화소사이 차광막(63)의 위치를 변경하여, 주광선의 광로 길이가 화소 어레이부(20)의 면내의 각 화소에서 개략 동일하게 되도록 동보정을 행한다. 환언하면, 수광 소자(1)는, 화소 어레이부(20)의 면내의 각 화소의 위상 어긋냄 검출 탭인 제1의 탭(TA)에서의 위상 어긋남량(θA)이 개략 동일하게 되도록 동보정을 행한다. 이에 의해, 칩의 면내 의존성을 없앨 수 있고, 거리측정 정밀도를 향상시킬 수 있다. 여기서, 상술한 "개략 일치" 또는 "개략 동일"이란, "완전 일치" 또는 "완전 동일" 외에, 동일로 간주할 수 있는 소정의 범위 내에서 "동등한 것"을 나타낸다. 동보정의 제1의 방법은, 본 명세서에 기재된 어느 실시의 형태에도 적용할 수 있다.
<동보정의 제2의 방법>
다음에, 수광 소자(1)에서의 동보정의 제2의 방법에 관해 설명한다.
상술한 동보정의 제1의 방법에서는, 제1의 탭(TA)과 제2의 탭(TB) 중, 제1의 탭(TA)의 신호를 사용하여 위상 어긋남(Phase)을 산출한다고 결정하고 있는 경우에는 알맞지만, 어느 탭을 사용하는지 결정할 수 없는 경우도 있다. 그와 같은 경우에는, 다음의 제2의 방법에 의해 동보정을 행할 수 있다.
동보정의 제2의 방법에서는, 제1의 탭(TA)의 DC콘트라스트(DCA) 및 제2의 탭(TB)의 DC콘트라스트(DCB)가 화소 어레이부(20)의 면내의 각 화소에서 개략 동일하게 되도록, 온 칩 렌즈(62) 및 화소사이 차광막(63)의 위치가 평면 중심측으로 비켜서 배치된다. 기판(61)의 온 칩 렌즈(62)측부터 형성한 DTI(1711)나, 표면측부터 형성한 DTI(1712)도 형성되어 있는 경우에는, 제1의 방법과 마찬가지로, 그들의 위치도 비켜서 배치된다.
제1의 탭(TA)의 DC콘트라스트(DCA)와, 제2의 탭(TB)의 DC콘트라스트(DCB)는, 이하의 식(4) 및 식(5)으로 산출된다.
[수식 3]
Figure pat00003
식(4)에서, AH는, 간헐 없이 연속 조사된 연속광을, 직접, 수광 소자(1)에 조사하고, 정의 전압을 인가한 제1의 탭(TA)에서 검출된 시그널값을 나타내고, BL는, 0 또는 부의 전압을 인가한 제2의 탭(TB)에서 검출된 시그널값을 나타낸다. 식(5)에서, BH는, 간헐 없이 연속 조사된 연속광을, 직접, 수광 소자(1)에 조사하고, 정의 전압을 인가한 제2의 탭(TB)에서 검출된 시그널값을 나타내고, AL는, 0 또는 부의 전압을 인가한 제1의 탭(TA)에서 검출된 시그널값을 나타낸다.
제1의 탭(TA)의 DC콘트라스트(DCA)와 제2의 탭(TB)의 DC콘트라스트(DCB)가 동등하고, 또한, 제1의 탭(TA)의 DC콘트라스트(DCA) 및 제2의 탭(TB)의 DC콘트라스트(DCB)가 화소 어레이부(20)의 면내의 어느 위치에서도 개략 일치하는 것이 바람직하지만, 화소 어레이부(20)의 면내의 위치에 의해, 제1의 탭(TA)의 DC콘트라스트(DCA) 및 제2의 탭(TB)의 DC콘트라스트(DCB)가 다른 경우에는, 화소 어레이부(20)의 중심부와 외주부의 제1의 탭(TA)의 DC콘트라스트(DCA)의 어긋남량과, 화소 어레이부(20)의 중심부와 외주부의 제2의 탭(TB)의 DC콘트라스트(DCB)의 어긋남량이 개략 일치하도록, 온 칩 렌즈(62), 화소사이 차광막(63) 등의 위치가, 평면 중심측으로 비켜서 배치된다.
이상과 같이, 수광 소자(1)는, 온 칩 렌즈(62) 및 화소사이 차광막(63)의 위치를 변경하고, 제1의 탭(TA)의 DC콘트라스트(DCA) 및 제2의 탭(TB)의 DC콘트라스트(DCB)가 화소 어레이부(20)의 면내의 각 화소에서 개략 일치하도록 동보정을 행한다. 이에 의해, 칩의 면내 의존성을 없앨 수 있고, 거리측정 정밀도를 향상시킬 수 있다. 여기서, 상술한 "개략 일치" 또는 "개략 동일"이란, "완전 일치" 또는 "완전 동일" 외에, 동일로 간주할 수 있는 소정의 범위 내에서 "동등한 것"을 나타낸다. 동보정의 제2의 방법은, 본 명세서에 기재된 어느 실시의 형태에도 적용할 수 있다.
또한, 도 84에 도시한 제1의 탭(TA) 및 제2의 탭(TB)의 수광 타이밍은, 탭 구동부(21)로부터 전압 공급선(30)을 통하여 공급되는 전압(MIX0) 및 전압(MIX1)에 의해 제어된다. 전압 공급선(30)은, 하나의 화소열에 공통으로, 화소 어레이부(20)의 수직 방향으로 배선되어 있기 때문에, 탭 구동부(21)로부터의 거리가 멀어질수록, RC성분에 의한 지연이 발생한다.
그래서, 도 85에 도시되는 바와 같이, 탭 구동부(21)로부터의 거리에 응하여, 전압 공급선(30)의 저항, 용량을 변경하고, 각 화소(51)의 구동 능력을 개략 균일하게 함으로써, 위상 어긋남(Phase) 또는 DC콘트라스트(DC)가 화소 어레이부(20)의 면내에서 개략 균일하게 되도록 보정할 수 있다. 구체적으로는, 탭 구동부(21)로부터의 거리에 응하여, 선폭이 굵어지도록, 전압 공급선(30)이 배치된다.
<제20의 실시의 형태>
이하의 제20 내지 제22의 실시의 형태에서는, 제1의 탭(TA)과 제2의 탭(TB)의 신호의 배분비로부터 구하는 거리측정 정보 이외의 보조 정보를 취득 가능한 수광 소자(1)의 구성례에 관해 설명한다.
처음에, 제1의 탭(TA)과 제2의 탭(TB)의 신호의 배분비로부터 구하는 거리측정 정보 이외의 보조 정보로서, 위상차 정보를 취득할 수 있는 수광 소자(1)의 구성례에 관해 설명한다.
<제20의 실시의 형태의 제1 구성례>
도 86의 A는, 제20의 실시의 형태의 제1 구성례에 관한 화소의 단면도이고, 도 86의 B 및 C는, 제20의 실시의 형태의 제1 구성례에 관한 화소의 평면도이다.
도 86의 A의 단면도에서는, 상술한 다른 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략한다.
도 86에서는, 기판(61)의 온 칩 렌즈(62)측의 면인 상면의 일부의 화소(51)에는, 위상차 검출용의 위상차 차광막(1801)이 새롭게 마련되어 있다. 위상차 차광막(1801)은, 예를 들면, 도 86의 B 및 C에 도시되는 바와 같이, 제1의 탭(TA)측이나, 또는, 제2의 탭(TB)측의 어느 하나의 화소 영역의 편측(片側) 반분(半分)을 차광한다. 도 86의 B는, 제1의 탭(TA) 및 제2의 탭(TB)이 상하 방향(수직 방향)으로 배열된 화소(51)의 예이고, 도 86의 C는, 제1의 탭(TA) 및 제2의 탭(TB)이 좌우 방향(수평 방향)으로 배열된 화소(51)의 예이다.
제20의 실시의 형태의 제1 구성례에 관한 화소(51)는, 화소 어레이부(20) 내에서, 도 87의 A 내지 F의 어느 하나에 도시되는 바와 같은 배열로 할 수 있다.
도 87의 A는, 제1의 탭(TA) 및 제2의 탭(TB)이 상하 방향으로 나열한 화소(51)가 행렬형상으로 배열된 화소(51)의 배열례를 도시하고 있다.
도 87의 B는, 제1의 탭(TA) 및 제2의 탭(TB)이 좌우 방향으로 나열한 화소(51)가 행렬형상으로 배열된 화소(51)의 배열례를 도시하고 있다.
도 87의 C는, 제1의 탭(TA) 및 제2의 탭(TB)이 상하 방향으로 나열한 화소(51)가 행렬형상으로 배열되고, 또한, 인접하는 열에서 화소 위치가 상하 방향으로 반화소 비켜진 화소(51)의 배열례를 도시하고 있다.
도 87의 D는, 제1의 탭(TA) 및 제2의 탭(TB)이 좌우 방향으로 나열한 화소(51)가 행렬형상으로 배열되고, 또한, 인접하는 열에서 화소 위치가 상하 방향으로 반화소 비켜진 화소(51)의 배열례를 도시하고 있다.
도 87의 E은, 제1의 탭(TA) 및 제2의 탭(TB)이 상하 방향으로 나열한 화소(51)와, 제1의 탭(TA) 및 제2의 탭(TB)이 좌우 방향으로 나열한 화소(51)가, 행방향 및 열방향으로 교대로 배열된 화소(51)의 배열례를 도시하고 있다.
도 87의 F는, 제1의 탭(TA) 및 제2의 탭(TB)이 상하 방향으로 나열한 화소(51)와, 제1의 탭(TA) 및 제2의 탭(TB)이 좌우 방향으로 나열한 화소(51)가, 행방향 및 열방향으로 교대로 배열되고, 또한, 인접하는 열에서 화소 위치가 상하 방향으로 반화소 비켜진 화소(51)의 배열례를 도시하고 있다.
도 86의 화소(51)는, 도 87의 A 내지 F의 어느 하나의 배열로 배치되고, 그 화소 어레이부(20) 내에서, 도 86의 B 또는 C와 같이, 제1의 탭(TA)측의 편측 반분을 차광하는 화소(51)와, 제2의 탭(TB)측의 편측 반분을 차광하는 화소(51)가, 근방의 위치에 배치되어 있다. 또한, 제1의 탭(TA)측의 편측 반분을 차광하는 화소(51)와, 제2의 탭(TB)측의 편측 반분을 차광하는 화소(51)의 조(組)가, 화소 어레이부(20) 내에, 복수개 산재하여 배치되어 있다.
제20의 실시의 형태의 제1 구성례에 있어서, 일부의 화소(51)에 위상차 차광막(1801)이 마련되어 있는 점 이외는, 예를 들면, 도 2에 도시한 제1의 실시의 형태나, 도 36에서 설명한 제14 또는 제15의 실시의 형태와 마찬가지로 구성되어 있지만, 도 86에서는, 기타의 구성에 관해서는 간략화하여 나타내고 있다.
도 86의 위상차 차광막(1801) 이외의 구성에 관해 간단히 설명하면, 화소(51)는, P형의 반도체층으로 이루어지는 기판(61)과, 그 기판(61)상에 형성된 온 칩 렌즈(62)를 갖고 있다. 온 칩 렌즈(62)와 기판(61) 사이에, 화소사이 차광막(63)과 위상차 차광막(1801)이 형성되어 있다. 위상차 차광막(1801)이 형성되어 있는 화소(51)에서는, 위상차 차광막(1801)에 인접하는 화소사이 차광막(63)은, 위상차 차광막(1801)과 연속하여(일체로) 형성되어 있다. 화소사이 차광막(63)과 위상차 차광막(1801)의 하면에는, 도시는 생략되어 있지만, 도 2에 도시한 바와 같이 고정 전하막(66)도 형성되어 있다.
온 칩 렌즈(62)가 형성된 기판(61)의 광입사면측과 반대측의 면에는, 제1의 탭(TA)과 제2의 탭(TB)이 형성되어 있다. 제1의 탭(TA)은, 상술한 신호 취출부(65-1)에 상당하고, 제2의 탭(TB)은, 신호 취출부(65-2)에 상당한다. 제1의 탭(TA)에는, 탭 구동부(21)(도 1)로부터, 다층 배선층(811)에 형성된 전압 공급선(30A)을 통하여, 소정의 전압(MIX0)이 공급되고, 제2의 탭(TB)에는, 전압 공급선(30B)을 통하여, 소정의 전압(MIX1)이 공급된다.
도 88은, 제20의 실시의 형태의 제1 구성례에서, 탭 구동부(21)가 제1의 탭(TA) 및 제2의 탭(TB)을 구동할 때의 구동 모드를 정리한 테이블이다.
위상차 차광막(1801)을 갖는 화소(51)에서는, 도 88에 도시되는 모드 1 내지 모드 5의 5종류의 구동 방법에 의해, 위상차를 검출할 수 있다.
모드 1은, 위상차 차광막(1801)을 구비하지 않은 다른 화소(51)와 같은 구동이다. 모드 1에서는, 탭 구동부(21)는, 소정의 수광 기간에서는, 액티브 탭으로 하는 제1의 탭(TA)에 정의 전압(예를 들면, 1.5V)을 인가함과 함께, 인액티브 탭으로 하는 제2의 탭(TB)에는 0V의 전압을 인가한다. 다음의 수광 기간에서는, 액티브 탭으로 하는 제2의 탭(TB)에 정의 전압(예를 들면, 1.5V)을 인가함과 함께, 인액티브 탭으로 하는 제1의 탭(TA)에는 0V의 전압을 인가한다. 다층 배선층(811)의 기판(61)의 화소 경계 영역에 형성되어 있는, 전송 트랜지스터(721), 리셋 트랜지스터(723) 등의 화소 트랜지스터(Tr)(도 37)에는, 0V(VSS 전위)가 인가된다.
모드 1에서는, 제1의 탭(TA)측의 편측 반분이 차광된 화소(51)에서 제2의 탭(TB)을 액티브 탭으로 한 신호와, 제2의 탭(TB)측의 편측 반분이 차광된 화소(51)에서의 제1의 탭(TA)을 액티브 탭으로 한 신호로부터, 위상차를 검출할 수 있다.
모드 2에서는, 탭 구동부(21)는, 제1의 탭(TA)과 제2의 탭(TB)의 양방에 정의 전압(예를 들면, 1.5V)을 인가한다. 다층 배선층(811)의 기판(61)의 화소 경계 영역에 형성되어 있는 화소 트랜지스터(Tr)에는, 0V(VSS 전위)가 인가된다.
모드 2에서는, 제1의 탭(TA)과 제2의 탭(TB)의 양방에서 균등하게 신호를 검출할 수 있기 때문에, 제1의 탭(TA)측의 편측 반분이 차광된 화소(51)의 신호와, 제2의 탭(TB)측의 편측 반분이 차광된 화소(51)의 신호로부터, 위상차를 검출할 수 있다.
모드 3은, 모드 2의 구동에서, 제1의 탭(TA) 및 제2의 탭(TB)의 인가 전압을, 화소 어레이부(20) 내의 상높이(像高, imsge height)에 응한 무게를 붙인 구동이다. 보다 구체적으로는, 화소 어레이부(20) 내의 상높이(광학 중심부터의 거리)가 커질수록, 제1의 탭(TA)과 제2의 탭(TB)에 인가하는 전위차가 마련된다. 다시 말하면, 화소 어레이부(20) 내의 상높이가 커질수록, 화소 어레이부(20)의 내측(중심부측)에 있는 탭측의 인가 전압이 커지도록 구동된다. 이에 의해, 탭에 인가하는 전압의 전위차에 의해, 동보정을 행할 수가 있다.
모드 4는, 모드 2의 구동에서, 기판(61)의 화소 경계 영역에 형성되어 있는 화소 트랜지스터(Tr)에, 0V(VSS 전위)가 아니라, 부(負)바이어스(예를 들면, -1.5V)를 인가하도록 한 모드이다. 화소 경계 영역에 형성되어 있는 화소 트랜지스터(Tr)에 부바이어스를 인가함으로써, 화소 트랜지스터(Tr)로부터 제1의 탭(TA) 및 제2의 탭(TB)에의 전계를 강화할 수가 있어서, 신호 전하인 전자를 탭에 인입하기 쉽게 할 수 있다.
모드 5는, 모드 3의 구동에서, 기판(61)의 화소 경계 영역에 형성되어 있는 화소 트랜지스터(Tr)에, 0V(VSS 전위)가 아니라, 부바이어스(예를 들면, -1.5V)를 인가하도록 한 모드이다. 이에 의해, 화소 트랜지스터(Tr)로부터 제1의 탭(TA) 및 제2의 탭(TB)에의 전계를 강화할 수가 있어서, 신호 전하인 전자를 탭에 인입하기 쉽게 할 수 있다.
상술한 모드 1 내지 모드 5의 5종류의 구동 방법의 어느 것에서도, 제1의 탭(TA)측의 편측 반분이 차광된 화소(51)와, 제2의 탭(TB)측의 편측 반분이 차광된 화소(51)에는, 차광 영역의 차이에 의해, 판독되는 신호에 위상차(상의 어긋남)가 발생하기 때문에, 위상차를 검출할 수 있다.
이상과 같이 구성되는 제20의 실시의 형태의 제1 구성례에 의하면, 수광 소자(1)는, 제1의 탭(TA) 및 제2의 탭(TB)을 구비하는 화소(51)가 복수 배열된 화소 어레이부(20)의 일부의 화소(51)에는, 위상차 차광막(1801)에 의해 제1의 탭(TA)측의 편측 반분이 차광된 화소(51)와, 위상차 차광막(1801)에 의해 제2의 탭(TB)측의 편측 반분이 차광된 화소(51)를 갖는다. 이에 의해, 제1의 탭(TA)과 제2의 탭(TB)의 신호의 배분비로부터 구하는 거리측정 정보 이외의 보조 정보로서, 위상차 정보를 취득할 수 있다. 검출된 위상차 정보에 의해, 초점 위치를 산출하여 내고, 심도 방향의 정밀도를 향상시킬 수 있다.
<제20의 실시의 형태의 제2 구성례>
도 89는, 제20의 실시의 형태의 제2 구성례에 관한 화소의 단면도를 도시하고 있다.
도 89의 단면도에서는, 상술한 제20의 실시의 형태의 제1 구성례와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략한다.
도 86에 도시한 제1 구성례에서는, 1화소 단위로 온 칩 렌즈(62)가 형성되어 있지만, 도 89의 제2 구성례에서는, 복수의 화소(51)에 대해 1개의 온 칩 렌즈(1821)가 형성되어 있다. 기판(61)의 온 칩 렌즈(1821)측의 면인 상면의 일부의 화소(51)에는, 위상차 검출용의 위상차 차광막(1811)이 새롭게 마련되어 있다. 위상차 차광막(1811)은, 동일한 온 칩 렌즈(1821)를 공유하는 복수의 화소(51) 중의 소정의 화소(51)에 형성되어 있다. 위상차 차광막(1811)에 인접하는 화소사이 차광막(63)은, 위상차 차광막(1811)과 연속하여(일체로) 형성되어 있는 점은, 제1 구성례와 마찬가지이다.
도 90의 A 내지 F는, 제20의 실시의 형태의 제2 구성례가 취할 수 있는 위상차 차광막(1811)과 온 칩 렌즈(1821)의 배치를 도시하는 평면도이다.
도 90의 A는, 위상차 차광막(1811)과 온 칩 렌즈(1821)의 제1의 배치례를 도시하고 있다.
도 90의 A에 도시되는 화소 세트(1831)는, 상하 방향(수직 방향)으로 배열된 2개의 화소(51)로 이루어지고, 상하 방향으로 배열된 2개의 화소(51)에 대해 1개의 온 칩 렌즈(1821)가 배치되어 있다. 또한, 1개의 온 칩 렌즈(1821)를 공유하는 2개의 화소(51)의 제1의 탭(TA)과 제2의 탭(TB)의 배치는 동일하다. 그리고, 위상차 차광막(1811)의 형성 위치가 대칭인 2조의 화소 세트(1831)의, 위상차 차광막(1811)이 형성되지 않은 2개의 화소(51)를 이용하여, 위상차가 검출된다.
도 90의 B는, 위상차 차광막(1811)과 온 칩 렌즈(1821)의 제2의 배치례를 도시하고 있다.
도 90의 A에 도시되는 화소 세트(1831)는, 상하 방향(수직 방향)으로 배열된 2개의 화소(51)로 이루어지고, 상하 방향으로 배열된 2개의 화소(51)에 대해 1개의 온 칩 렌즈(1821)가 배치되어 있다. 또한, 1개의 온 칩 렌즈(1821)를 공유하는 2개의 화소(51)의 제1의 탭(TA)과 제2의 탭(TB)의 배치는 반대이다. 그리고, 위상차 차광막(1811)의 형성 위치가 대칭인 2조의 화소 세트(1831)의, 위상차 차광막(1811)이 형성되지 않은 2개의 화소(51)를 이용하여, 위상차가 검출된다.
도 90의 C는, 위상차 차광막(1811)과 온 칩 렌즈(1821)의 제3의 배치례를 도시하고 있다.
도 90의 C에 도시되는 화소 세트(1831)는, 좌우 방향(수평 방향)으로 배열된 2개의 화소(51)로 이루어지고, 좌우 방향으로 배열된 2개의 화소(51)에 대해 1개의 온 칩 렌즈(1821)가 배치되어 있다. 또한, 1개의 온 칩 렌즈(1821)를 공유하는 2개의 화소(51)의 제1의 탭(TA)과 제2의 탭(TB)의 배치는 동일하다. 그리고, 위상차 차광막(1811)의 형성 위치가 대칭인 2조의 화소 세트(1831)의, 위상차 차광막(1811)이 형성되지 않은 2개의 화소(51)를 이용하여, 위상차가 검출된다.
도 90의 D는, 위상차 차광막(1811)과 온 칩 렌즈(1821)의 제4의 배치례를 도시하고 있다.
도 90의 D에 도시되는 화소 세트(1831)는, 좌우 방향(수평 방향)으로 배열된 2개의 화소(51)로 이루어지고, 좌우 방향으로 배열된 2개의 화소(51)에 대해 1개의 온 칩 렌즈(1821)가 배치되어 있다. 또한, 1개의 온 칩 렌즈(1821)를 공유하는 2개의 화소(51)의 제1의 탭(TA)과 제2의 탭(TB)의 배치는 반대이다. 그리고, 위상차 차광막(1811)의 형성 위치가 대칭인 2조의 화소 세트(1831)의, 위상차 차광막(1811)이 형성되지 않은 2개의 화소(51)를 이용하여, 위상차가 검출된다.
도 90의 E는, 위상차 차광막(1811)과 온 칩 렌즈(1821)의 제5의 배치례를 도시하고 있다.
도 90의 E에 도시되는 화소 세트(1831)는, 2×2로 배열된 4개의 화소(51)로 이루어지고, 4개의 화소(51)에 대해 1개의 온 칩 렌즈(1821)가 배치되어 있다. 또한, 1개의 온 칩 렌즈(1821)를 공유하는 4개의 화소(51)의 제1의 탭(TA)과 제2의 탭(TB)의 배치는 동일하다. 그리고, 위상차 차광막(1811)의 형성 위치가 대칭인 2조의 화소 세트(1831)의, 위상차 차광막(1811)이 형성되지 않은 4개의 화소(51)를 이용하여, 위상차가 검출된다.
도 90의 F는, 위상차 차광막(1811)과 온 칩 렌즈(1821)의 제6의 배치례를 도시하고 있다.
도 90의 F에 도시되는 화소 세트(1831)는, 2×2로 배열된 4개의 화소(51)로 이루어지고, 4개의 화소(51)에 대해 1개의 온 칩 렌즈(1821)가 배치되어 있다. 또한, 1개의 온 칩 렌즈(1821)를 공유하는 4개의 화소(51)의 제1의 탭(TA)과 제2의 탭(TB)의 배치는 좌우 화소에서 반대이다. 그리고, 위상차 차광막(1811)의 형성 위치가 대칭인 2조의 화소 세트(1831)의, 위상차 차광막(1811)이 형성되지 않은 4개의 화소(51)를 이용하여, 위상차가 검출된다.
이상과 같이, 복수의 화소(51)에 대해 1개의 온 칩 렌즈(1821)를 형성하는 경우의 배치로서는, 2화소에 대해 1개의 온 칩 렌즈(1821)를 형성하는 배치나, 4화소에 대해 1개의 온 칩 렌즈(1821)를 형성하는 배치가 있고, 어느 곳도 채용할 수 있다. 위상차 차광막(1811)은, 1개의 온 칩 렌즈(1821) 아래의 변측 반분이 되는 복수 화소를 차광한다.
제2의 구성례에서 구동 모드는, 도 88을 참조하여 설명한 모드 1 내지 모드 5의 5종류의 구동 방법이 가능하다.
따라서 제20의 실시의 형태의 제2 구성례에 의하면, 수광 소자(1)는, 제1의 탭(TA) 및 제2의 탭(TB)을 구비하는 화소(51)가 복수 배열된 화소 어레이부(20)의 일부의 화소(51)에는, 위상차 차광막(1811)의 형성 위치가 대칭인 2조의 화소 세트(1831)를 갖는다. 이에 의해, 제1의 탭(TA)과 제2의 탭(TB)의 신호의 배분비로부터 구하는 거리측정 정보 이외의 보조 정보로서, 위상차 정보를 취득할 수 있다. 검출된 위상차 정보에 의해, 초점 위치를 산출하여 내고, 심도 방향의 정밀도를 향상시킬 수 있다.
또한, 화소 어레이부(20)를 구성하는 복수의 화소(51)로서, 제20의 실시의 형태의 제1 구성례의 화소(51)와, 제20의 실시의 형태의 제2 구성례의 화소(51)가 혼재하여도 좋다.
<위상차 차광막을 갖지 않는 변형례>
상술한 제20의 실시의 형태의 제1 구성례 및 제2 구성례에서는, 온 칩 렌즈(62)와 기판(61) 사이에, 위상차 차광막(1801 또는 1811)이 형성된 구성에 관해 설명하였다.
그렇지만, 위상차 차광막(1801 또는 1811)을 갖지 않는 화소(51)라도, 모드 1 내지 모드 5의 5종류의 구동 방법 중, 제1의 탭(TA)과 제2의 탭(TB)의 양방을 동시에 정의 전압을 인가하는 모드 2 내지 모드 5의 구동을 이용하면, 위상차 정보를 취득 가능하다. 예를 들면, 1개의 온 칩 렌즈(1821) 아래의 복수 화소 중, 변측 반분의 화소(51)를 모드 2 내지 모드 5로 구동함으로써, 위상차 정보를 취득할 수 있다. 1화소에 대해 1개의 온 칩 렌즈(62)가 배치되는 구성에서도, 모드 2 내지 모드 5로 구동함으로써, 위상차 정보를 취득할 수 있다.
따라서 위상차 차광막(1801 또는 1811)을 갖지 않는 화소(51)로, 모드 2 내지 모드 5의 구동을 행함으로써, 위상차 정보를 취득하여도 좋다. 이 경우에도, 검출된 위상차 정보에 의해, 초점 위치를 산출하여 내고, 심도 방향의 정밀도를 향상시킬 수 있다.
또한, 위상차 차광막(1801 또는 1811)을 갖지 않는 화소(51)에서, 모드 1의 구동을 사용하고 위상차 정보를 취득하고 싶은 경우에는, 광원으로부터 조사하는 조사광을, 간헐 없이 연속 조사되는 연속광으로 하면, 위상차 정보를 취득할 수 있다.
<제21의 실시의 형태>
다음에, 제1의 탭(TA)과 제2의 탭(TB)의 신호의 배분비로부터 구하는 거리측정 정보 이외의 보조 정보로서, 편광도(偏光度) 정보를 취득할 수 있는 수광 소자(1)의 구성례에 관해 설명한다.
도 91은, 제21의 실시의 형태에 관한 화소의 단면도를 도시하고 있다.
도 91에서는, 상술한 제20의 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략한다.
도 91의 제21의 실시의 형태에서는, 온 칩 렌즈(62)와 기판(61) 사이에, 편광자 필터(1841)가 형성되어 있다. 제21의 실시의 형태에 관한 화소(51)는, 편광자 필터(1841)가 마련되어 있는 점 이외는, 예를 들면, 도 2에 도시한 제1의 실시의 형태나, 도 36에서 설명한 제14 또는 제15의 실시의 형태와 마찬가지로 구성되어 있다.
편광자 필터(1841), 온 칩 렌즈(62), 및, 제1의 탭(TA) 및 제2의 탭(TB)은, 도 92의 A 또는 B의 어느 하나의 배치로 되어 있다.
도 92의 A는, 제21의 실시의 형태에서의, 편광자 필터(1841), 온 칩 렌즈(62), 및, 제1의 탭(TA) 및 제2의 탭(TB)의 제1의 배치례를 도시하는 평면도이다.
편광자 필터(1841)는, 도 92의 A에 도시되는 바와 같이, 0도, 45도, 135도, 또는, 135도의 어느 한 편광 방향을 가지며, 편광 방향이 45도씩 다른 4종류의 편광자 필터(1841)가, 2×2의 4화소 단위로, 화소 어레이부(20) 내의 소정의 화소(51)에 형성되어 있다.
온 칩 렌즈(62)는, 화소 단위에 마련되고, 제1의 탭(TA) 및 제2의 탭(TB)의 위치 관계는, 전 화소로 동일하다.
도 92의 B는, 제21의 실시의 형태에서의, 편광자 필터(1841), 온 칩 렌즈(62), 및, 제1의 탭(TA) 및 제2의 탭(TB)의 제2의 배치례를 도시하는 평면도이다.
편광자 필터(1841)는, 도 92의 B에 도시되는 바와 같이, 0도, 45도, 135도, 또는, 135도의 어느 한 편광 방향을 가지며, 편광 방향이 45도씩 다른 4종류의 편광자 필터(1841)가, 2×2의 4화소 단위로, 화소 어레이부(20) 내의 소정의 화소(51)에 형성되어 있다.
온 칩 렌즈(62)는, 화소 단위에 마련되고, 제1의 탭(TA) 및 제2의 탭(TB)의 위치 관계는, 횡방향으로 이웃하는 화소에서 반대이다. 환언하면, 제1의 탭(TA) 및 제2의 탭(TB)의 배치가 반대가 되는 화소열이 횡방향으로 교대로 배치되어 있다.
편광자 필터(1841)를 구비하는 화소(51)의 구동 방법은, 제20의 실시의 형태에서 도 88을 참조하여 설명한 모드 1 내지 모드 5의 5종류의 구동 방법이 가능하다.
제21의 실시의 형태에서는, 화소 어레이부(20)에 배열된 복수의 화소(51) 중, 일부의 복수의 화소(51)가, 도 91 및 도 92에 도시한 바와 같은, 편광자 필터(1841)를 구비하고 있다.
편광자 필터(1841)를 구비하는 화소(51)를 모드 1 내지 모드 5의 어느 하나로 구동함에 의해, 편광도 정보를 취득할 수 있다. 취득한 편광도 정보에 의해, 피사체인 물체면의 표면 상태(요철) 및 상대 거리차에 관한 정보를 취득하거나, 반사 방향을 산출하거나, 유리 등의 투명 물체 자체 및 투명 물체의 앞의 물체까지의 거리측정 정보를 취득할 수 있다.
또한, 광원으로부터 조사하는 조사광의 주파수를 복수종류 설정하고, 주파수마다 편광 방향을 다르게 함에 의해, 다중 주파수의 병렬 거리측정이 가능해진다. 예를 들면, 20㎒, 40㎒, 60㎒, 100㎒의 4종류의 조사광을 동시에 조사하고, 각각의 편광 방향을, 편광자 필터(1841)의 편광 방향에 맞추어서, 0도, 45도, 135도, 135도로 함에 의해, 4종류의 조사광의 반사광을 동시에 수광하여, 거리측정 정보를 취득할 수 있다.
또한, 수광 소자(1)의 화소 어레이부(20)의 모든 화소(51)가, 편광자 필터(1841)를 구비하는 화소(51)로 하여도 좋다.
<제22의 실시의 형태>
다음에, 제1의 탭(TA)과 제2의 탭(TB)의 신호의 배분비로부터 구하는 거리측정 정보 이외의 보조 정보로서, RGB의 파장마다의 감도 정보를 취득할 수 있는 수광 소자(1)의 구성례에 관해 설명한다.
도 93은, 제22의 실시의 형태에 관한 화소의 단면도를 도시하고 있다.
제22의 실시의 형태에서는, 수광 소자(1)는, 화소 어레이부(20)의 일부의 화소(51)로서, 도 93의 A 또는 B의 적어도 일방의 화소(51)를 갖고 있다.
도 93의 A 및 B에서는, 상술한 제20의 실시의 형태와 대응하는 부분에 관해서는 동일한 부호를 붙이고 있고, 그 부분의 설명은 적절히 생략한다.
도 93의 A에 도시되는 화소(51)는, 온 칩 렌즈(62)와 기판(61) 사이에, R(Red), G(Green), 또는 B(Blue)의 어느 하나의 파장을 투과시키는 컬러 필터(1861)가 형성되어 있다. 도 93의 A에 도시되는 화소(51)는, 컬러 필터(1861)가 마련되어 있는 점 이외는, 예를 들면, 도 2에 도시한 제1의 실시의 형태나, 도 36에서 설명한 제14 또는 제15의 실시의 형태와 마찬가지로 구성되어 있다.
한편, 도 93의 B에서는, 온 칩 렌즈(62)와 기판(61) 사이에, 적외광을 커트하는 IR커트 필터(1871)와 컬러 필터(1872)가 적층되어 형성되어 있는 화소(51)와, IR커트 필터(1871)와 컬러 필터(1872)가 형성되지 않은 화소(51)가 인접하여 배치되어 있다. 그리고, IR커트 필터(1871)와 컬러 필터(1872)가 형성되어 있는 화소(51)의 기판(61)에는, 제1의 탭(TA) 및 제2의 탭(TB)이 아니라, 포토 다이오드(1881)가 형성되어 있다. 또한, 포토 다이오드(1881)가 형성되어 있는 화소(51)의 화소 경계부에는, 인접 화소와 기판(61)을 분리하는 화소 분리부(1882)가 형성되어 있다. 화소 분리부(1882)는, 예를 들면, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속재료, 폴리실리콘 등의 도전성 재료의 외주를, 절연막으로 덮는 형태로 형성되어 있다. 화소 분리부(1882)에 의해, 인접 화소와의 전자의 이동이 제한된다. 포토 다이오드(1881)를 갖는 화소(51)는, 제1의 탭(TA) 및 제2의 탭(TB)을 갖는 화소(51)와는 다른 제어 배선을 통하여 별도 구동된다. 기타의 구성은, 예를 들면, 도 2에 도시한 제1의 실시의 형태나, 도 36에서 도시한 제14의 실시의 형태와 마찬가지이다.
도 94의 A는, 도 93의 A에 도시한 화소(51)가 2×2로 배열된 4화소 영역에서의 컬러 필터(1861)의 배치를 도시하는 평면도이다.
2×2의 4화소 영역에 대해, 컬러 필터(1861)는, G를 투과시키는 필터, R을 투과시키는 필터, B를 투과시키는 필터, 및, IR을 투과시키는 필터로 이루어지는 4종류를 2×2로 배열한 구성으로 되어 있다.
도 94의 B는, 도 93의 A에 도시한 화소(51)가 2×2로 배열된 4화소 영역에 관한 도 93의 A의 A-A'선에서의 평면도이다.
도 93의 A에 도시되는 화소(51)에서는, 제1의 탭(TA) 및 제2의 탭(TB)이 화소 단위에 배치되어 있다.
도 94의 C는, 도 93의 B에 도시한 화소(51)가 2×2로 배열된 4화소 영역에서의 컬러 필터(1872)의 배치를 도시하는 평면도이다.
2×2의 4화소 영역에 대해, 컬러 필터(1872)는, G를 투과시키는 필터, R을 투과시키는 필터, B를 투과시키는 필터, 및, 에어(필터없음)로 이루어지는 4종류를 2×2로 배열한 구성으로 되어 있다. 또한, 에어 대신에, 전파장(R, G, B, IR)을 투과시키는 클리어 필터를 배치하여도 좋다.
컬러 필터(187)에서, G를 투과시키는 필터, R을 투과시키는 필터, B를 투과시키는 필터의 상층에는, 도 93의 B에 도시한 바와 같이, IR커트 필터(1871)가 배치되어 있다.
도 94의 D는, 도 93의 B에 도시한 화소(51)가 2×2로 배열된 4화소 영역에 관한 도 93의 B의 B-B'선에서의 평면도이다.
2×2의 4화소 영역의 기판(61) 부분에는, G, R, 또는, B를 투과시키는 필터를 갖는 화소(51)에는, 포토 다이오드(1881)가 형성되고, 에어(필터없음)를 갖는 화소(51)에는, 제1의 탭(TA) 및 제2의 탭(TB)이 형성되어 있다. 또한, 포토 다이오드(1881)가 형성되어 있는 화소(51)의 화소 경계부에는, 인접 화소와 기판(61)을 분리하는 화소 분리부(1882)가 형성되어 있다.
이상과 같이, 도 93의 A에 도시한 화소(51)는, 도 94의 A에 도시한 컬러 필터(1861)와, 도 94의 B에 도시한 광전변환 영역과의 조합을 가지며, 도 93의 B에 도시한 화소(51)는, 도 94의 C에 도시한 컬러 필터(1872)와, 도 94의 D에 도시한 광전변환 영역과의 조합을 갖는다.
그렇지만, 도 94의 A 및 C의 컬러 필터와, 도 94의 B 및 D의 광전변환 영역과의 조합은 교체하여도 좋다. 즉, 제22의 실시의 형태에서의 화소(51)의 구성으로서, 도 94의 A에 도시한 컬러 필터(1861)와, 도 94의 D에 도시한 광전변환 영역을 조합시킨 구성, 또는, 도 94의 C에 도시한 컬러 필터(1872)와, 도 94의 B에 도시한 광전변환 영역을 조합시킨 구성으로 할 수도 있다.
제1의 탭(TA) 및 제2의 탭(TB)을 구비하는 화소(51)의 구동은, 도 88을 참조하여 설명한 모드 1 내지 모드 5의 5종류의 구동 방법이 가능하다.
포토 다이오드(1881)를 갖는 화소(51)의 구동은, 제1의 탭(TA) 및 제2의 탭(TB)을 갖는 화소(51)의 구동과는 별도로 이미지 센서의 화소와 같은 구동이 행하여진다.
제22의 실시의 형태에 의하면, 수광 소자(1)는, 제1의 탭(TA) 및 제2의 탭(TB)을 구비하는 화소(51)가 복수 배열된 화소 어레이부(20)의 일부로서도 93의 A에 도시한 바와 같은, 제1의 탭(TA) 및 제2의 탭(TB)이 형성된 기판(61)의 광입사면측에 컬러 필터(1861)를 구비한 화소(51)를 구비할 수 있다. 이에 의해, G, R, B, 및, IR의 파장마다, 신호를 취득할 수가 있어서, 물체 식별력을 향상시킬 수 있다.
또한, 제22의 실시의 형태에 의하면, 수광 소자(1)는, 제1의 탭(TA) 및 제2의 탭(TB)을 구비하는 화소(51)가 복수 배열된 화소 어레이부(20)의 일부로서, 도 93의 B에 도시한 바와 같은, 제1의 탭(TA) 및 제2의 탭(TB)에 대신하여 포토 다이오드(1881)를 기판(61) 내에 가지며, 광입사면측에 컬러 필터(1872)를 구비한 화소(51)를 구비할 수 있다. 이에 의해, 이미지 센서와 같은 G신호, R신호, 및, B신호를 취득할 수 있고, 물체 식별력을 향상시킬 수 있다.
또한, 도 93의 A에 도시한 제1의 탭(TA) 및 제2의 탭(TB)과 컬러 필터(1861)를 구비한 화소(51)와, 도 93의 B에 도시한 포토 다이오드(1881)와 컬러 필터(1872)를 구비한 화소(51)의 양방이, 화소 어레이부(20) 내에 형성되어도 좋다.
또한, 수광 소자(1)의 화소 어레이부(20)의 모든 화소(51)가, 도 94의 A와 B의 조합에 의한 화소, 도 94의 C와 D의 조합에 의한 화소, 도 94의 A와 D의 조합에 의한 화소, 도 94의 C와 B의 조합에 의한 화소의 적어도 1종류로 구성되어도 좋다.
<거리측정 모듈의 구성례>
도 95는, 도 1의 수광 소자(1)를 이용하여 거리측정 정보를 출력하는 거리측정 모듈의 구성례를 도시하는 블록도이다.
거리측정 모듈(5000)은, 발광부(5011), 발광 제어부(5012), 및, 수광부(5013)를 구비한다.
발광부(5011)는, 소정 파장의 광을 발하는 광원을 가지며, 주기적으로 밝기가 변동하는 조사광을 발하여 물체에 조사한다. 예를 들면, 발광부(5011)는, 광원으로서, 파장이 780㎚ 내지 1000㎚의 범위의 적외광을 발하는 발광 다이오드를 가지며, 발광 제어부(5012)부터 공급되는 구형파(矩形波)의 발광 제어 신호(CLKp)에 동기하여, 조사광을 발생한다.
또한, 발광 제어 신호(CLKp)는, 주기 신호라면, 구형파로 한정되지 않는다. 예를 들면, 발광 제어 신호(CLKp)는, 사인파라도 좋다.
발광 제어부(5012)는, 발광 제어 신호(CLKp)를 발광부(5011) 및 수광부(5013)에 공급하여, 조사광의 조사 타이밍을 제어한다. 이 발광 제어 신호(CLKp)의 주파수는, 예를 들면, 20메가헤르츠(㎒)이다. 또한, 발광 제어 신호(CLKp)의 주파수는, 20메가헤르츠(㎒)로 한정되지 않고, 5메가헤르츠(㎒) 등이라도 좋다.
수광부(5013)는, 물체로부터 반사한 반사광을 수광하고, 수광 결과에 응하여 거리 정보를 화소마다 산출하고, 물체까지의 거리를 화소마다 계조치(階調値, gradation value)로 표현한 깊이 화상을 생성하여, 출력한다.
수광부(5013)에는, 상술한 수광 소자(1)가 사용되고, 수광부(5013)로서의 수광 소자(1)는, 예를 들면, 발광 제어 신호(CLKp)에 의거하여, 화소 어레이부(20)의 각 화소(51)의 신호 취출부(65-1 및 65-2) 각각의 전하 검출부(N+반도체 영역(71))에서 검출된 신호 강도로부터, 거리 정보를 화소마다 산출한다.
이상과 같이, 간접 ToF 방식에 의해 피사체까지의 거리 정보를 구하여 출력하는 거리측정 모듈(5000)의 수광부(5013)로서, 도 1의 수광 소자(1)를 조립할 수 있다. 거리측정 모듈(5000)의 수광부(5013)로서, 상술한 각 실시의 형태의 수광 소자(1), 구체적으로는, 이면 조사형으로서 화소 감도를 향상시킨 수광 소자를 채용함에 의해, 거리측정 모듈(5000)로서의 거리측정 특성을 향상시킬 수 있다.
<이동체에의 응용례>
본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재된 장치로서 실현되어도 좋다.
도 96은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 96에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차량탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출하여도 좋고, 운전자가 앉아서 졸고 있지 않는지를 판별하여도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하고, 하이 빔을 우로 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 96의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 97은, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 97에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프론트유리의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실내의 프론트유리의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득된 전방의 화상은, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.
또한, 도 97에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중합시켜짐에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차의 내차와의 사이에 미리 확보하여야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함하다)나 자동 가속 제어(추종 발진 제어도 포함하다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고서 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 기타의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황인 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이들의 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행하여진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 예를 들면 도 1에 도시한 수광 소자(1)를 촬상부(12031)에 적용함으로써, 감도 등의 특성을 향상시킬 수 있다.
본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
예를 들면, 이상에서 설명한 2 이상의 실시의 형태를 적절히 조합시키는 것도 물론 가능하다. 즉, 예를 들면 화소의 감도 등의 어느 특성을 우선하는지에 응하여, 화소 내에 마련하는 신호 취출부의 개수나 배치 위치, 신호 취출부의 형상이나 공유 구조로 하는지의 여부, 온 칩 렌즈의 유무, 화소사이 차광부의 유무, 분리 영역의 유무, 온 칩 렌즈나 기판의 두께, 기판의 종류나 막(膜) 설계, 광입사면에의 바이어스의 유무, 반사 부재의 유무 등을 적절하게 선택하는 것이 가능하다.
또한, 상술한 실시의 형태에서는, 신호 캐리어로서 전자를 이용하는 예에 관해 설명하였지만, 광전변환에서 발생한 정공을 신호 캐리어로서 이용하도록 하여도 좋다. 그와 같은 경우, 신호 캐리어를 검출하기 위한 전하 검출부가 P+반도체 영역에 의해 구성되고, 기판 내에 전계를 발생시키기 위한 전압 인가부가 N+반도체 영역에 의해 구성되도록 하고, 신호 취출부에 마련된 전하 검출부에서, 신호 캐리어로서의 정공이 검출되도록 하면 좋다.
본 기술에 의하면 CAPD 센서를, 이면 조사형의 수광 소자의 구성으로 함으로써, 거리측정 특성을 향상시킬 수 있다.
또한, 상술한 실시의 형태는, 기판(61)에 형성된 P+반도체 영역(73)에 직접 전압을 인가하고, 발생시킨 전계에 의해 광전변환된 전하를 이동시키는 구동 방식으로 기재하였지만, 본 기술은, 그 구동 방식으로 한정되지 않고, 다른 구동 방식에도 적용할 수 있다. 예를 들면, 기판(61)에 형성한 제1 및 제2의 전송 트랜지스터와 제1 및 제2의 부유 확산 영역을 이용하여, 제1 및 제2의 전송 트랜지스터의 게이트에 각각 소정의 전압을 인가함에 의해 광전변환된 전하를 각각 제1의 전송 트랜지스터를 통하여 제1의 부유 확산 영역에, 또는, 제2의 전송 트랜지스터를 통하여 제2의 부유 확산 영역에 배분하여 축적시키는 구동 방식이라도 좋다. 그 경우, 기판(61)에 형성된 제1 및 제2의 전송 트랜지스터는, 각각, 게이트에 소정의 전압이 인가되는 제1 및 제2의 전압 인가부로서 기능하고, 기판(61)에 형성된 제1 및 제2의 부유 확산 영역은, 각각, 광전변환에 의해 발생한 전하를 검출하는 제1 및 제2의 전하 검출부로서 기능한다.
또한, 환언하면, 기판(61)에 형성된 P+반도체 영역(73)에 직접 전압을 인가하여, 발생시킨 전계에 의해 광전변환된 전하를 이동시키는 구동 방식에서, 제1 및 제2의 전압 인가부로 한 2개의 P+반도체 영역(73)은, 소정의 전압이 인가되는 제어 노드이고, 제1 및 제2의 전하 검출부로 한 2개의 N+반도체 영역(71)은, 전하를 검출하는 검출 노드이다. 기판(61)에 형성된 제1 및 제2의 전송 트랜지스터의 게이트에 소정의 전압을 인가하고, 광전변환된 전하를 제1의 부유 확산 영역 또는 제2의 부유 확산 영역으로 배분하여 축적시키는 구동 방식에서는, 제1 및 제2의 전송 트랜지스터의 게이트가, 소정의 전압이 인가되는 제어 노드이고, 기판(61)에 형성된 제1 및 제2의 부유 확산 영역이, 전하를 검출하는 검출 노드이다.
또한, 본 명세서 중에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
온 칩 렌즈와,
배선층과,
상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층을 포함하고,
상기 반도체층은,
제1의 전압이 인가되는 제1의 전압 인가부와,
상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와,
상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와,
상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와,
유효 화소 영역의 외측에 마련된 전하 배출 영역을 포함하는 수광 소자.
(2)
상기 배선층은, 반사 부재를 구비한 1층을 적어도 가지며,
상기 반사 부재는, 평면시에서 상기 제1의 전하 검출부 또는 상기 제2의 전하 검출부와 겹쳐지도록 마련되어 있는 상기 (1)에 기재된 수광 소자.
(3)
상기 배선층은, 차광부재를 구비한 1층을 적어도 가지며,
상기 차광부재는, 평면시에서 상기 제1의 전하 검출부 또는 상기 제2의 전하 검출부와 겹쳐지도록 마련되어 있는 상기 (1) 또는 (2)에 기재된 수광 소자.
(4)
상기 전하 배출 영역은, 구동되는 개구 화소를 포함하는 상기 (1) 내지 (3)의 어느 하나에 기재된 수광 소자.
(5)
상기 전하 배출 영역은, 구동되는 차광 화소를 포함하는 상기 (1) 내지 (4)의 어느 하나에 기재된 수광 소자.
(6)
상기 전하 배출 영역은, 0 또는 정전압이 인가된 고농도의 N형 영역을 포함하는 상기 (1) 내지 (5)의 어느 하나에 기재된 수광 소자.
(7)
화소의 경계부에, 상기 제1 및 제2의 전하 검출부의 주위의 절연막과 접하는 P웰 영역을 또한 구비하는 상기 (1) 내지 (6)의 어느 하나에 기재된 수광 소자.
(8)
상기 P웰 영역은, 광전변환 영역보다도 높은 불순물 농도로 구성되는 상기 (7)에 기재된 수광 소자.
(9)
화소 트랜지스터가 형성되어 있는 P웰 영역과, 상기 제1 및 제2의 전하 검출부의 주위의 절연막 사이의 간극 영역에, 0 또는 정전압이 인가되는 N형 확산층을 또한 구비하는 상기 (1) 내지 (6)의 어느 하나에 기재된 수광 소자.
(10)
상기 N형 확산층은, 유효 화소 영역 내의 화소열에서 공유하여 배치되는 상기 (9)에 기재된 수광 소자.
(11)
상기 N형 확산층은, 유효 화소 영역 외의 화소에 배치되는 상기 (9)에 기재된 수광 소자.
(12)
상기 N형 확산층은, 유효 화소 영역 내의 각 화소에 배치되는 상기 (9)에 기재된 수광 소자.
(13)
상기 제1 및 제2의 전압 인가부는, 각각 상기 반도체층에 형성된 제1 및 제2의 P형 반도체 영역으로 구성되는 상기 (1) 내지 (12)의 어느 하나에 기재된 수광 소자.
(14)
상기 제1 및 제2의 전압 인가부는, 각각 상기 반도체층에 형성된 제1 및 제2의 전송 트랜지스터로 구성되는 상기 (1) 내지 (12)의 어느 하나에 기재된 수광 소자.
(15)
온 칩 렌즈와, 배선층과, 상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층을 포함하고, 상기 반도체층은, 제1의 전압이 인가되는 제1의 전압 인가부와, 상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와, 상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와, 상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와, 유효 화소 영역의 외측에 마련된 전하 배출 영역을 포함하는 수광 소자와,
주기적으로 밝기가 변동하는 조사광을 조사하는 광원과,
상기 조사광의 조사 타이밍을 제어하는 발광 제어부를 포함하는 거리측정 모듈.
당업자에 의하여 첨부된 청구항 및 균등물의 범위 안에서 다양한 수정, 조합, 하위 조합 및 변경이 설계 요구 및 다른 요인에 따라 발생할 수 있음을 이해하여야 한다.
1 : 수광 소자
20 : 화소 어레이부
21 : 탭 구동부
22 : 수직 구동부
29 : 수직 신호선
30 : 전압 공급선
51 : 화소
51X: 차광 화소
61 : 기판
62 : 온 칩 렌즈
63 : 화소사이 차광막
64 : 산화막
65, 65-1, 65-2 : 신호 취출부
66 : 고정 전하막
71-1, 71-2, 71 : N+반도체 영역
73-1, 73-2, 73 : P+반도체 영역
441-1, 441-2, 441 : 분리 영역
471-1, 471-2, 471 : 분리 영역
631 : 반사 부재
721 : 전송 트랜지스터
722 : FD
723 : 리셋 트랜지스터
724 : 증폭 트랜지스터
725 : 선택 트랜지스터
727 : 부가 용량
728 : 전환 트랜지스터
741 : 전압 공급선
811 : 다층 배선층
812 : 층간절연막
813 : 전원선
814 : 전압 인가 배선
815 : 반사 부재
816 : 전압 인가 배선
817 : 제어선
M1 내지 M5 : 금속막
1021 : P웰 영역
1022 : P형 반도체 영역
1031 : P웰 영역
1032, 1033 : 산화막
1051 : 유효 화소 영역
1052 : 무효 화소 영역
1061 : N형 확산층
1071 : 화소 분리부
1101 : 전하 배출 영역
1102 : OPB 영역
1121 : 개구 화소 영역
1122 : 차광 화소 영역
1123 : N형 영역
1131 : N형 확산층
1201, 1211 : 기판
1231 : 화소 어레이 영역
1232 : 에어리어 제어 회로
1251 : MIX 접합부
1252 :DET 접합부
1253 : 전압 공급선
1261 : 주변부
1311 : 전극부
1311A: 매입부
1311B: 돌출부
1312 : P+반도체 영역
1313 : 절연막
1314 : 홀 농도 강화층
1401, 1401A 내지 1401D: 전원선
1411, 1411A 내지 E: VSS 배선
1421 : 간극
1511 : 수직 배선
1512 : 수평 배선
1513 : 배선
1521 : 제1의 배선층
1522 : 제2의 배선층
1523 : 제3의 배선층
1542, 1543 : 외주부
1801, 1811 : 위상차 차광막
1821 : 온 칩 렌즈
1841 : 편광자 필터
1861 : 컬러 필터
1871 : IR커트 필터
1872 : 컬러 필터
1881 : 포토 다이오드
1882 : 화소 분리부
5000 : 거리측정 모듈
5011 : 발광부
5012 : 발광 제어부
5013 : 수광부

Claims (15)

  1. 온 칩 렌즈와,
    배선층과,
    상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층을 구비하고,
    상기 반도체층은,
    제1의 전압이 인가되는 제1의 전압 인가부와,
    상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와,
    상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와,
    상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와,
    유효 화소 영역의 외측에 마련된 전하 배출 영역을 포함하는 것을 특징으로 하는 수광 소자.
  2. 제1항에 있어서,
    상기 배선층은, 반사 부재를 포함하는 적어도 하나의 층을 포함하고,
    상기 반사 부재는, 평면시에서 상기 제1의 전하 검출부 또는 상기 제2의 전하 검출부와 겹쳐지도록 마련되어 있는 것을 특징으로 하는 수광 소자.
  3. 제1항에 있어서,
    상기 배선층은, 차광부재를 포함하는 적어도 하나의 층을 포함하고,
    상기 차광부재는, 평면시에서 상기 제1의 전하 검출부 또는 상기 제2의 전하 검출부와 겹쳐지도록 마련되어 있는 것을 특징으로 하는 수광 소자.
  4. 제1항에 있어서,
    상기 전하 배출 영역은, 구동되는 개구 화소를 포함하는 것을 특징으로 하는 수광 소자.
  5. 제1항에 있어서,
    상기 전하 배출 영역은, 구동되는 차광 화소를 포함하는 것을 특징으로 하는 수광 소자.
  6. 제1항에 있어서,
    상기 전하 배출 영역은, 0 또는 정전압이 인가된 고농도의 N형 영역을 포함하는 것을 특징으로 하는 수광 소자.
  7. 제1항에 있어서,
    화소의 경계부에, 상기 제1 및 제2의 전하 검출부의 주위의 절연막과 접하는 P웰 영역을 또한 구비하는 것을 특징으로 하는 수광 소자.
  8. 제7항에 있어서,
    상기 P웰 영역은, 광전변환 영역보다도 높은 불순물 농도로 구성되는 것을 특징으로 하는 수광 소자.
  9. 제1항에 있어서,
    화소 트랜지스터가 형성되어 있는 P웰 영역과, 상기 제1 및 제2의 전하 검출부의 주위의 절연막 사이의 간극 영역에, 0 또는 정전압이 인가되는 N형 확산층을 또한 구비하는 것을 특징으로 하는 수광 소자.
  10. 제9항에 있어서,
    상기 N형 확산층은, 유효 화소 영역 내의 화소열에서 공유하여 배치되는 것을 특징으로 하는 수광 소자.
  11. 제9항에 있어서,
    상기 N형 확산층은, 유효 화소 영역 외의 화소에 배치되는 것을 특징으로 하는 수광 소자.
  12. 제9항에 있어서,
    상기 N형 확산층은, 유효 화소 영역 내의 각 화소에 배치되는 것을 특징으로 하는 수광 소자.
  13. 제1항에 있어서,
    상기 제1 및 제2의 전압 인가부는, 각각 상기 반도체층에 형성된 제1 및 제2의 P형 반도체 영역으로 구성되는 것을 특징으로 하는 수광 소자.
  14. 제1항에 있어서,
    상기 제1 및 제2의 전압 인가부는, 각각 상기 반도체층에 형성된 제1 및 제2의 전송 트랜지스터로 구성되는 것을 특징으로 하는 수광 소자.
  15. 온 칩 렌즈와, 배선층과, 상기 온 칩 렌즈와 상기 배선층 사이에 배치되는 반도체층을 포함하고, 상기 반도체층은, 제1의 전압이 인가되는 제1의 전압 인가부와, 상기 제1의 전압과는 다른 제2의 전압이 인가되는 제2의 전압 인가부와, 상기 제1의 전압 인가부의 주위에 배치되는 제1의 전하 검출부와, 상기 제2의 전압 인가부의 주위에 배치되는 제2의 전하 검출부와, 유효 화소 영역의 외측에 마련된 전하 배출 영역을 포함하는 수광 소자와,
    주기적으로 밝기가 변동하는 조사광을 조사하는 광원과,
    상기 조사광의 조사 타이밍을 제어하는 발광 제어부를 구비하는 것을 특징으로 하는 거리측정 모듈.
KR1020190079791A 2018-07-18 2019-07-03 수광 소자 및 거리측정 모듈 KR20200010045A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018135401A JP7175655B2 (ja) 2018-07-18 2018-07-18 受光素子および測距モジュール
JPJP-P-2018-135401 2018-07-18

Publications (1)

Publication Number Publication Date
KR20200010045A true KR20200010045A (ko) 2020-01-30

Family

ID=67262095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190079791A KR20200010045A (ko) 2018-07-18 2019-07-03 수광 소자 및 거리측정 모듈

Country Status (7)

Country Link
US (1) US11079476B2 (ko)
EP (1) EP3598167B1 (ko)
JP (1) JP7175655B2 (ko)
KR (1) KR20200010045A (ko)
CN (2) CN210575955U (ko)
DE (1) DE102019118868A1 (ko)
TW (1) TWI832874B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764238B2 (en) 2020-06-26 2023-09-19 SK Hynix Inc. Image sensing device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200105584A (ko) * 2019-02-28 2020-09-08 삼성전자주식회사 이미지 센서
TWI734107B (zh) * 2019-04-30 2021-07-21 住華科技股份有限公司 一種光學檢測裝置及其光學檢測方法
KR20200145891A (ko) 2019-06-19 2020-12-31 삼성전자주식회사 얽힌 픽셀을 포함하는 깊이 센서
KR20210002880A (ko) * 2019-07-01 2021-01-11 에스케이하이닉스 주식회사 픽셀 및 이를 포함하는 이미지 센서
KR20210074654A (ko) * 2019-12-12 2021-06-22 에스케이하이닉스 주식회사 이미지 센싱 장치
TW202133424A (zh) * 2020-01-29 2021-09-01 日商索尼半導體解決方案公司 攝像元件、攝像裝置及測距裝置
JP2021150402A (ja) * 2020-03-17 2021-09-27 ソニーセミコンダクタソリューションズ株式会社 受光素子および制御方法
KR20210151497A (ko) * 2020-06-05 2021-12-14 에스케이하이닉스 주식회사 이미지 센싱 장치
TWI759213B (zh) * 2020-07-10 2022-03-21 大陸商廣州印芯半導體技術有限公司 光感測器及其感測方法
WO2022019151A1 (ja) * 2020-07-20 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 発光装置
KR20220068497A (ko) * 2020-11-19 2022-05-26 에스케이하이닉스 주식회사 이미지 센싱 장치
KR20220094846A (ko) * 2020-12-29 2022-07-06 에스케이하이닉스 주식회사 이미지 센싱 장치
EP4303533A1 (en) * 2021-03-05 2024-01-10 Toppan Inc. Distance image capturing device and distance image capturing method
TWI762387B (zh) * 2021-07-16 2022-04-21 台達電子工業股份有限公司 飛行測距裝置及其檢測方法
EP4280282A1 (en) * 2022-05-18 2023-11-22 Canon Kabushiki Kaisha Radiation detector and radiation imaging system
CN115274912B (zh) * 2022-08-01 2024-01-30 中国电子科技集团公司第四十四研究所 高空间分辨率的x射线探测器单元、探测器及其制作方法
CN117593310B (zh) * 2024-01-19 2024-04-02 江苏红相蓝瑞电力科技有限公司 一种用于电能表装配质量检测的图像检测方法和装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086904A (ja) 2009-10-14 2011-04-28 Optrima Nv フォトニックミキサ、その使用およびシステム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4525671B2 (ja) * 2006-12-08 2010-08-18 ソニー株式会社 固体撮像装置
JP5198150B2 (ja) * 2008-05-29 2013-05-15 株式会社東芝 固体撮像装置
US9117712B1 (en) * 2009-07-24 2015-08-25 Mesa Imaging Ag Demodulation pixel with backside illumination and charge barrier
JP5407761B2 (ja) * 2009-10-30 2014-02-05 ソニー株式会社 固体撮像装置、電子機器
US9134401B2 (en) * 2012-03-27 2015-09-15 Hamamatsu Photonics K. K. Range sensor and range image sensor
US20130278846A1 (en) * 2012-04-24 2013-10-24 Qualcomm Mems Technologies, Inc. Illumination systems and methods
EP2960952B1 (en) * 2014-06-27 2019-01-02 Sony Depthsensing Solutions SA/NV Majority carrier current assisted radiation detector device
JP2018135401A (ja) 2015-06-30 2018-08-30 株式会社クラレ ラベル用接着剤
JP7054639B2 (ja) * 2018-03-16 2022-04-14 ソニーセミコンダクタソリューションズ株式会社 受光素子および電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086904A (ja) 2009-10-14 2011-04-28 Optrima Nv フォトニックミキサ、その使用およびシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764238B2 (en) 2020-06-26 2023-09-19 SK Hynix Inc. Image sensing device

Also Published As

Publication number Publication date
DE102019118868A1 (de) 2020-01-23
EP3598167B1 (en) 2022-04-13
JP7175655B2 (ja) 2022-11-21
TW202006399A (zh) 2020-02-01
CN110739323A (zh) 2020-01-31
US20200028017A1 (en) 2020-01-23
TWI832874B (zh) 2024-02-21
JP2020013910A (ja) 2020-01-23
CN210575955U (zh) 2020-05-19
EP3598167A1 (en) 2020-01-22
US11079476B2 (en) 2021-08-03

Similar Documents

Publication Publication Date Title
CN210575955U (zh) 受光元件和测距模块
KR20190108099A (ko) 수광 소자, 촬상 소자, 및, 촬상 장치
KR20200043545A (ko) 수광 소자, 촬상 소자, 및, 촬상 장치
KR102613095B1 (ko) 수광 소자 및 거리 측정 모듈
KR102613094B1 (ko) 수광 소자 및 거리측정 모듈
WO2020017338A1 (ja) 受光素子および測距モジュール
JP7395462B2 (ja) 受光素子および測距モジュール
TWI813698B (zh) 受光元件及測距模組
WO2020017340A1 (ja) 受光素子および測距モジュール
CN210325800U (zh) 受光元件以及测距模块
TWI837140B (zh) 受光元件及測距模組

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal