TWI832874B - 光接收元件及距離測量模組 - Google Patents

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丸山卓哉
村瀨拓郎
渡辺竜太
山崎武
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Abstract

本發明提供一種光接收元件，其包含：一晶片上透鏡；一互連層；及一半導體層，其經安置於該晶片上透鏡與該互連層之間。該半導體層包含：一第一電壓施加單元，一第一電壓經施加至該第一電壓施加單元；一第二電壓施加單元，與該第一電壓不同之一第二電壓經施加至該第二電壓施加單元；一第一電荷偵測單元，其經安置於該第一電壓施加單元之周邊處；一第二電荷偵測單元，其經安置於該第二電壓施加單元之周邊處；及一電荷放電區，其經設置於一有效像素區之一外側上。例如，本技術適用於一種以一ToF方法或類似者產生距離資訊之光接收元件。

Description

光接收元件及距離測量模組
本技術係關於一種光接收元件及距離測量模組，且特定而言係關於一種能夠改良特性之光接收元件及距離測量模組。
在相關技術中，使用一飛行時間(ToF)方法之一距離測量系統係已知的。在距離測量系統中，需要一種能夠分配信號電荷之感測器，該等信號電荷係藉由接收憑藉使用一發光二極體(LED)或一雷射以一任意相位發射至一目標物件或高速發射至另一區之主動光之反射光來獲得。
在此，例如，提議一種將一電壓直接施加至一感測器之一基板以在基板中產生電流且可高速調變基板內部之一寬區(例如參考JP-A-2011-86904)之技術。此感測器亦稱為電流輔助光子解調變器(CAPD)感測器。
然而，在本技術中，難以獲得具有足夠特性之一CAPD感測器。
例如，CAPD感測器係一前照型感測器，其中一互連件或類似者在其中自外部接收光之一側安置於基板之一表面上。
期望阻擋入射光之一光學路徑之一物件(諸如一互連件)不存在於一光二極體(PD)之一光接收表面側(即，自保全一光電轉換區之視點之一光電轉換單元)上。然而，在前照型CAPD感測器中，必需根據一結構在PD之光接收表面側上安置一電荷提取互連件、各種控制線及信號線，且因此限制光電轉換區。即，難以保全一足夠光電轉換區，且諸如像素靈敏度之特性可能劣化。
另外，當考量CAPD感測器用於其中存在外部光之一位置時，外部光分量在藉由使用主動光執行距離測量之一間接ToF方法中變為雜訊分量，且因此必需藉由確保一足夠信雜比(SN比)來確保一足夠飽和信號量(Qs)以獲得距離資訊。然而，在前照型CAPD感測器中，一互連佈局係受限的，且因此必需檢查除佈線電容(例如其中提供一額外電晶體以保全電容之一方法)以外之一方法之使用。
另外，在前照型CAPD感測器中，稱為分接頭之一信號提取單元經安置於基板內部之一光入射側上。另一方面，當考量一Si基板中之光電轉換時，在光之波長之間存在一縮小比率之一差異，但光入射表面側上之光電轉換之一發生率更高。據此，在前照型CAPD感測器中，存在在作為提供分接頭區之一信號提取單元之一信號電荷非分配分接頭區之一非主動分接頭區中發生光電轉換之一概率變高之一可能性。在間接ToF感測器中，藉由使用對應於主動光之一相位分配至各自電荷累積區之信號來獲得光測量資訊，在非主動分接頭區中直接進行光電轉換之一分量變為雜訊，且因此，存在距離測量準確度劣化之一可能性。即，存在CAPD感測器之特性可能劣化之一可能性。
本技術已在考量此等境況下提出，且本技術之一目的係改良特性。
根據本技術之一第一態樣，提供一種光接收元件，其包含：一晶片上透鏡；一互連層；及一半導體層，其經安置於該晶片上透鏡與該互連層之間。該半導體層包含：一第一電壓施加單元，一第一電壓經施加至該第一電壓施加單元；一第二電壓施加單元，與該第一電壓不同之一第二電壓經施加至該第二電壓施加單元；一第一電荷偵測單元，其經安置於該第一電壓施加單元之周邊處；一第二電荷偵測單元，其經安置於該第二電壓施加單元之周邊處；及一電荷放電區，其經設置於一有效像素區之一外側上。
在本技術之第一態樣中，提供晶片上透鏡、互連層及安置於晶片上透鏡與互連層之間的半導體層。在半導體層中提供施加第一電壓之第一電壓施加單元、施加與第一電壓不同之第二電壓之第二電壓施加單元、安置於第一電壓施加單元之周邊處之第一電荷偵測單元、安置於第二電壓施加單元之周邊處之第二電荷偵測單元及設置於一有效像素區之一外側上之電荷放電區。
根據本技術之一第二態樣，提供一種距離測量模組，其包含：一光接收元件，其包含一晶片上透鏡、一互連層及安置於該晶片上透鏡與該互連層之間的一半導體層，該半導體層包含：施加一第一電壓之一第一電壓施加單元、施加與第一電壓不同之一第二電壓之一第二電壓施加單元、安置於第一電壓施加單元之周邊處之一第一電荷偵測單元、安置於第二電壓施加單元之周邊處之一第二電荷偵測單元及設置於一有效像素區之一外側上之電荷放電區；一光源，其發射亮度週期性地波動之照射光；及一光發射控制單元，其控制該照射光之一照射時序。
在本技術之第二態樣中，提供包含晶片上透鏡、互連層及安置於晶片上透鏡與互連層之間的半導體層之光接收元件(半導體層包含：一第一電壓施加單元，第一電壓經施加至第一電壓施加單元；第二電壓施加單元，與第一電壓不同之第二電壓經施加至第二電壓施加單元；第一電荷偵測單元，其經安置於第一電壓施加單元之周邊處；第二電荷偵測單元，其經安置於第二電壓施加單元之周邊處；及一電荷放電區，其經設置於一有效像素區之一外側上)；發射亮度週期性地波動之照射光之光源；及控制照射光之一照射時序之光發射控制單元。
根據本技術之第一態樣及第二態樣，可改良特性。
應注意，在此所描述之效應不受限，且可為本發明中所描述之任一效應。
本發明之此等及其他目的、特徵及優點鑑於其最佳模式實施例之下文詳細描述將變得更顯而易見，如隨附圖式中所繪示。
相關申請案之交互參考
本申請案主張2018年7月18日申請之日本優先權專利申請案JP 2018-135401之權益，該案之全部內容以引用方式併入本文中。
在下文中，將參考圖式描述本技術之一實施例。
＜第一實施例＞
＜光接收元件之組態實例＞
本技術建構一背照型CAPD感測器以改良諸如像素靈敏度之特性。
例如，本技術適用於一光接收元件(其構成藉由一間接ToF方法執行距離測量之一距離測量系統)、包含光接收元件之成像裝置或類似者。
例如，距離測量系統適用於一車輛內部系統(其經安裝於一車輛上且測量直至一目標物件之一距離)、一手勢辨識系統(其中直至一目標物件(諸如測量一使用者之手)之一距離，且基於測量結果辨識一使用者之手勢)或類似者。在此情況中，一手勢辨識結果可用於例如一汽車導航系統之一操作中。
圖1係繪示應用本技術之光接收元件之一實施例之一組態實例之一方塊圖。
圖1中所繪示之一光接收元件1係一背照型CAPD感測器，且例如經設置於具有一距離測量功能之一成像裝置中。
光接收元件1包含形成於一半導體基板(未繪示)上之一像素陣列單元20，及整合於與像素陣列單元20相同之半導體基板上之一周邊電路單元。例如，周邊電路單元包含一分接頭驅動單元21、一垂直驅動單元22、一行處理單元23、一水平驅動單元24及一系統控制單元25。
一信號處理單元31及一資料儲存單元32亦設置於光接收元件1中。應注意，信號處理單元31及資料儲存單元32可安裝於與光接收元件1相同之基板上，或可安置於與一成像裝置中之光接收元件1中不同之一基板上。
像素陣列單元20產生對應於經接收之光量之電荷，且具有其中輸出對應於電荷之信號之像素51係沿一列方向及一行方向二維地配置成一矩陣形狀之一組態。即，像素陣列單元20包含光電地轉換入射光且輸出對應於由於光電轉換而獲得之電荷之信號之多個像素51。在此，列方向表示像素51沿一水平方向之一配置方向，且行方向表示像素51沿一垂直方向之一配置方向。列方向係圖式中之水平方向且行方向係圖式中之垂直方向。
像素51之各者接收且光電地轉換來自外部之入射光(尤其是紅外光)，且輸出對應於由於光電轉換而獲得之電荷之像素信號。像素51包含施加一預定電壓MIX0 (一第一電壓)且偵測經光電轉換之電荷之一第一分接頭TA，及施加一預定電壓MIX1 (一第二電壓)且偵測經光電轉換之電荷之一第二分接頭TB。
分接頭驅動單元21透過一預定電壓供應線30將一預定電壓MIX0供應至像素陣列單元20之像素51之第一分接頭TA，且透過一預定電壓供應線將一預定電壓MIX1供應至第二分接頭TB。據此，兩個電壓供應線30 (包含傳送電壓MIX0之電壓供應線30及傳送電壓MIX1之電壓供應線30)經佈線於像素陣列單元20之一個像素行中。
在像素陣列單元20中，關於一矩陣形像素配置，一像素驅動線28針對每個像素列而沿一列方向佈線，且兩個垂直信號線29針對每個像素行而沿一行方向佈線。例如，像素驅動線28傳送用於在自一像素讀出一信號時執行一操作之一驅動信號。應注意，在圖1中，像素驅動線28被繪示為一個互連件，但不限於該單件。像素驅動線28之一端經連接至對應於垂直驅動單元22之各列之一輸出端。
垂直驅動單元22係由一移位暫存器、一位址解碼器或類似者構成，且同時或以一列單元驅動像素陣列單元20之像素。即，垂直驅動單元22構成一驅動單元，該驅動單元結合控制垂直驅動單元22之系統控制單元25控制像素陣列單元20之像素之各者之一操作。
對應於垂直驅動單元22之驅動控制自一像素列中之像素51之各者輸出之一信號透過垂直信號線29輸入至行處理單元23。行處理單元23執行關於透過垂直信號線29自像素51輸出之像素信號之預定信號處理，且在信號處理之後暫時儲存像素信號。
具體而言，行處理單元23執行雜訊移除處理、類比轉數位(AD)轉換處理或類似者作為信號處理。
水平驅動單元24係由一移位暫存器、一位址解碼器或類似者構成，且循序地選擇對應於行處理單元23之一像素行之一單元電路。經受行處理單元23中之每個單元電路之信號處理之一像素信號歸因於水平驅動單元24之選擇性掃描而循序地輸出。
系統控制單元25係由產生各種時序信號之一時序產生器或類似者構成，且基於時序產生器中產生之各種時序信號執行分接頭驅動單元21、垂直驅動單元22、行處理單元23、水平驅動單元24或類似者之驅動控制。
信號處理單元31具有至少一運算處理功能，且基於自行處理單元23輸出之像素信號執行各種信號處理，諸如運算處理。在信號處理單元31中之信號處理時，資料儲存單元32暫時儲存處理所必需之資料。
＜像素之組態實例＞
接著，將描述設置於像素陣列單元20中之像素之一組態實例。例如，設置於像素陣列單元20中之像素具有如圖2中所繪示之一組態。
圖2繪示設置於像素陣列單元20中之一個像素51之一橫截面，且像素51光電地接收並光電地轉換來自外部之入射光(尤其是紅外光)，且輸出對應於由於光電轉換而獲得之電荷之信號。
例如，像素51包含由一P型半導體層構成之一基板61 (諸如矽基板)及形成於基板61上之一晶片上透鏡62。
例如，在基板61中，沿圖式中之一垂直方向之厚度(即，垂直於基板61之一表面之厚度)經設定為20 μm或更小。應注意，基板61之厚度可為20 μm或更大，且可對應於光接收元件1之目標特性或類似者判定厚度。
另外，例如，基板61經設定為一高電阻P-Epi基板，其中基板濃度經設定為1E+13或更小之量級，且基板61之電阻(電阻率)經設定為例如500 [Ωcm]或更大。
在此，關於基板濃度與基板61之電阻之間的一關係，例如，當基板濃度為6.48E+12 [cm3 ]時電阻經設定為2000 [Ωcm]，當基板濃度為1.30E+13 [cm3 ]時電阻經設定為1000 [Ωcm]，當基板濃度為2.59E+13 [cm3 ]時電阻經設定為500 [Ωcm]，且當基板濃度為1.30E+14 [cm3 ]時電阻經設定為100 [Ωcm]。
在圖2中，基板61之一上表面係基板61之一後表面，且係當光自外部入射至基板61時之一光入射表面。另一方面，基板61之一下表面係基板61之一前表面，且一多層互連層(未繪示)經形成於前表面中。由單個膜或層壓膜構成、具有一正固定電荷之一固定電荷膜66經形成於基板61之光入射表面上，且會聚來自外部之入射光並允許入射光入射至基板61中之一晶片上透鏡62經形成於固定電荷膜66之一上表面上。固定電荷膜66將基板61之光入射表面側設定為一電洞累積狀態，且抑制暗電流出現。
另外，在像素51中，用於防止相鄰像素之間的串擾之一像素間光屏蔽膜63-1及一像素間光屏蔽膜63-2分別形成於固定電荷膜66之一上側上之像素51之端部分處。在下文中，在其中不必特定地區分像素間光屏蔽膜63-1及像素間光屏蔽膜63-2之一情況中，該等膜亦簡稱為像素間光屏蔽膜63。
在此實例中，自外部入射之光透過晶片上透鏡62入射至基板61中，但像素間光屏蔽膜63經形成而不允許自外部入射之光入射至相鄰於基板61中之像素51提供之另一像素之一區。即，由像素間光屏蔽膜63-1或像素間光屏蔽膜63-2屏蔽自外部入射至晶片上透鏡62且朝向相鄰於像素51之另一像素之內部傳播之光，且防止該光入射至另一相鄰像素中。
光接收元件1係背照型CAPD感測器，且因此基板61之光入射表面變為所謂的後表面，且包含一互連件或類似者之一互連層未經形成於後表面上。另外，一互連層(其中形成用於驅動形成於像素51中之一電晶體或類似者之一互連件、用於自像素51讀出一信號之一互連件及類似者)透過層壓形成於基板61中與光入射表面相對之一表面之一部分上。
在基板61中，在與光入射表面相對之表面(即，圖式中之下表面)之一內側上之一部分處，形成氧化物膜64、一信號提取單元65-1及一信號提取單元65-2。信號提取單元65-1對應於圖1中所描述之第一分接頭TA，且信號提取單元65-2對應於圖1中所描述之第二分接頭TB。
在此實例中，氧化物膜64經形成於與基板61之光入射表面相對之表面附近像素51之中心部分處，且信號提取單元65-1及信號提取單元65-2分別形成於氧化物膜64之兩端上。
在此，信號提取單元65-1包含：一N+半導體區71-1，其係一N型半導體區；一N-半導體區72-1，其中與N+半導體區71-1相比施體雜質之一濃度較低；一P+半導體區73-1，其係一P型半導體區；及一P-半導體區74-1，其中與P+半導體區73-1相比受體雜質之一濃度較低。在此，關於Si，施體雜質之實例包含屬於元素週期表中之第5族之元素，諸如磷(P)及砷(As)。關於Si，受體雜質之實例包含屬於元素週期表中之第3族之元素，諸如硼(B)。變為一施體雜質之一元素稱為施體元素，且變為一受體雜質之一元素稱為受體元素。
在圖2中，N+半導體區71-1經形成在與基板61之光入射表面相對之表面之一內側上之一部分處相鄰於氧化物膜64之右側之一位置處。另外，N-半導體區72-1經形成於圖式中N+半導體區71-1之一上側上以覆蓋(環繞) N+半導體區71-1。
另外，P+半導體區73-1經形成於N+半導體區71-1之右側上。另外，P-半導體區74-1經形成於圖式中P+半導體區73-1之一上側上以覆蓋(環繞) P+半導體區73-1。
另外，N+半導體區71-1經形成於P+半導體區73-1之右側上。另外，N-半導體區72-1經形成於圖式中N+半導體區71-1之一上側上以覆蓋(環繞) N+半導體區71-1。
類似地，信號提取單元65-2包含：一N+半導體區71-2，其係一N型半導體區；一N-半導體區72-2，其中與N+半導體區71-2相比施體雜質之一濃度較低；一P+半導體區73-2，其係一P型半導體區；及一P-半導體區74-2，其中與P+半導體區73-2相比受體雜質之一濃度較低。
在圖2中，N+半導體區71-2經形成於與基板61之光入射表面相對之表面之內側上之部分處相鄰於氧化物膜64之左側之一位置處。另外，N-半導體區72-2經形成於圖式中N+半導體區71-2之一上側上以覆蓋(環繞) N+半導體區71-2。
另外，P+半導體區73-2經形成於N+半導體區71-2之左側上。另外，P-半導體區74-2經形成於圖式中P+半導體區73-2之一上側上以覆蓋(環繞) P+半導體區73-2。
另外，N+半導體區71-2經形成於P+半導體區73-2之左側上。另外，N-半導體區72-2經形成於圖式中N+半導體區71-2之一上側上以覆蓋(環繞) N+半導體區71-2。
與像素51之中心部分相同之氧化物膜64經形成於與基板61之光入射表面相對之表面之一內側上之一部分中像素51之一端部分處。
在下文中，在其中不必特定地區分信號提取單元65-1及信號提取單元65-2之一情況中，該等單元亦簡稱為信號提取單元65。
另外，在下文中，在其中不必特定地區分N+半導體區71-1及N+半導體區71-2之一情況中，該等區亦簡稱為N+半導體區71，且在其中不必特定地區分N-半導體區72-1及N-半導體區72-2之一情況中，該等區亦簡稱為N-半導體區72。
另外，在其中不必特定地區分P+半導體區73-1及P+半導體區73-2之一情況中，該等區亦簡稱為P+半導體區73，且在其中不必特定地區分P-半導體區74-1及P-半導體區74-2之一情況中，該等區簡稱為P-半導體區74。
另外，在基板61中，由氧化物膜或類似者構成之一隔離部分75-1經設置於N+半導體區71-1與P+半導體區73-1之間以將該等區彼此隔離。類似地，由氧化物膜或類似者構成之一隔離部分75-2亦經設置於N+半導體區71-2與P+半導體區73-2之間以將該等區彼此隔離。在下文中，在其中不必特定地區分隔離部分75-1及隔離部分75-2之一情況中，該等部分亦簡稱為隔離部分75。
形成於基板61中之N+半導體區71用作一電荷偵測單元，其偵測自外部入射至像素51之光之一光量，即，歸因於基板61之光電轉換而產生之信號載子之量。應注意，除N+半導體區71以外，亦可將其中施體雜質之濃度為低之N-半導體區72辨識為電荷偵測單元。另外，P+半導體區73用作將大量載子電流注射至基板61 (即，藉由將一電壓直接施加至基板61而在基板61中產生一電場)之一電壓施加單元。應注意，除P+半導體區73以外，亦可將其中受體雜質之濃度為低之P-半導體區74辨識為電壓施加單元。
在像素51中，作為一浮動擴散(FD)區(未繪示)之一浮動擴散部分(下文中，亦稱為FD部分A)直接連接至N+半導體區71-1，且FD部分A透過一放大電晶體(未繪示)或類似者連接至垂直信號線29。
類似地，與FD部分A不同之另一FD部分 (下文中，亦特定地稱為FD部分B)直接連接至N+半導體區71-2，且FD部分B透過一放大電晶體(未繪示)或類似者連接至垂直信號線29。在此，FD部分A及FD部分B分別連接至彼此不同之垂直信號線29。
例如，在藉由間接ToF方法測量直至一目標物件之一距離之情況中，紅外光自其中提供光接收元件1之一成像裝置朝向目標物件發射。另外，當紅外光自目標物件反射且作為反射光返回至成像裝置時，光接收元件1之基板61接收且光電地轉換入射之反射光(紅外光)。分接頭驅動單元21驅動像素51之第一分接頭TA及第二分接頭TB，且將對應於透過光電轉換獲得之電荷DET之信號分配至FD部分A及FD部分B。
例如，在一任意時刻，分接頭驅動單元21透過一接觸件或類似者將一電壓施加至兩件P+半導體區73。具體而言，例如，分接頭驅動單元21將MIX0=1.5 V之一電壓施加至作為第一分接頭TA之P+半導體區73-1，且將MIX1=0 V之一電壓施加至作為第二分接頭TB之P+半導體區73-2。
在此狀態中，在基板中之兩件P+半導體區73之間出現一電場，且電流自P+半導體區73-1流動至P+半導體區73-2。在此情況中，基板61內部之電洞沿P+半導體區73-2之一方向遷移，且電子沿P+半導體區73-1之一方向遷移。
據此，在此狀態中，當來自外部之紅外光(反射光)透過晶片上透鏡62自外部入射至基板61且紅外光在基板61之內部光電地轉換成一電子及一電洞之對時，經獲得之電子歸因於P+半導體區73之間的電場而沿P+半導體區73-1之方向導引，且遷移至N+半導體區71-1中。
在此情況中，可使用光電轉換中產生之電子作為信號載子以偵測對應於入射至像素51之紅外光之量(即，經接收之紅外光之一光量)之信號。
據此，對應於遷移至N+半導體區71-1中之電子之電荷經累積於N+半導體區71-1中，且由行處理單元23透過FD部分A、放大電晶體、垂直信號線29及類似者來偵測電荷。
即，將N+半導體區71-1中之經累積電荷DET0傳送至直接連接至N+半導體區71-1之FD部分A，且由行處理單元23透過放大電晶體或垂直信號線29讀出對應於傳送至FD部分A之電荷DET0之信號。另外，在行處理單元23中相對於讀出信號執行諸如AD轉換處理之處理，且將作為其結果獲得之像素信號供應至信號處理單元31。
像素信號變為指示對應於N+半導體區71-1中偵測到之電子之一電荷量之信號，即，累積於FD部分A中之電荷DET0之量。換言之，像素信號亦可稱為指示由像素51接收之紅外光之一光量之信號。
應注意，以與N+半導體區71-1之情況相同之一方式，對應於N+半導體區71-2中偵測到之電子之像素信號可以一適當方式用於距離測量。
另外，在下一時序，由分接頭驅動單元21透過一接觸件或類似者將一電壓施加至兩件P+半導體區73，使得到目前為止出現沿與基板61中出現之電場之方向相反之一方向之一電場。具體而言，例如，將MIX0=0 V之一電壓施加至作為第一分接頭TA之P+半導體區73-1，且將MIX1=1.5 V之一電壓施加至作為第二分接頭TB之P+半導體區73-2。
據此，在基板61中之兩件P+半導體區73之間出現一電場，且電流自P+半導體區73-2流動至P+半導體區73-1。
在此狀態中，當紅外光(反射光)透過晶片上透鏡62自外部入射至基板61中且紅外光在基板61之內部光電地轉換成一電子及一電洞之對時，經獲得之電子歸因於P+半導體區73之間的電場而沿P+半導體區73-2之一方向導引，且遷移至N+半導體區71-2中。
據此，對應於遷移至N+半導體區71-2中之電子之電荷經累積於N+半導體區71-2中，且由行處理單元23透過FD部分B、放大電晶體、垂直信號線29及類似者來偵測電荷。
即，將N+半導體區71-2中之經累積電荷DET1傳送至直接連接至N+半導體區71-2之FD部分B，且由行處理單元23透過放大電晶體或垂直信號線29讀出對應於傳送至FD部分B之電荷DET1之信號。另外，在行處理單元23中相對於讀出信號執行諸如AD轉換處理之處理，且將作為其結果獲得之像素信號供應至信號處理單元31。
應注意，以與N+半導體區71-2之情況相同之一方式，對應於N+半導體區71-1中偵測到之電子之像素信號可以一適當方式用於距離測量。
如上文所描述，當獲得在相同像素51中彼此不同之週期中以光電轉換獲得之像素信號時，信號處理單元31基於像素信號計算指示至一目標物件之一距離之距離資訊，且將距離資訊輸出至一後級。
如上文所描述，其中將信號載子分配至彼此不同之N+個半導體區71且基於對應於信號載子之信號計算距離資訊之一方法稱為間接ToF方法。
當自圖2中之一上側朝向一下側(即，沿垂直於基板61之表面之一方向)觀看像素51中之信號提取單元65之部分時，例如如圖3中所繪示，P+半導體區73之周邊具有由N+半導體區71環繞之一結構。應注意，在圖3中，相同元件符號將賦予對應於圖2之情況之一部分，且將適當地省略其描述。
在圖3中所繪示之一實例中，氧化物膜64 (未繪示)經形成於像素51之中心部分處，且信號提取單元65經形成於自像素51之中心之稍微端側之一部分處。特定而言，在此，兩件信號提取單元65經形成於像素51中。
另外，在信號提取單元65中，P+半導體區73以一矩形形狀形成在中心位置處，且在其中P+半導體區73經設定為中心之一狀態中，P+半導體區73之周邊係由N+半導體區71以一矩形形狀(更具體而言，一矩形框架形狀)環繞。即，N+半導體區71經形成以環繞P+半導體區73之周邊。
另外，在像素51中，晶片上透鏡62經形成於像素51之中心部分處，即，在由一箭頭A11所指示之一部分處，使得自外部入射之紅外光會聚。換言之，自外部入射至晶片上透鏡62之紅外光係藉由晶片上透鏡62會聚至由箭頭A11所指示之一位置，即，在圖2中之氧化物膜64之一上側上之一位置處。
據此，紅外光經會聚至信號提取單元65-1與信號提取單元65-2之間的一位置。據此，抑制歸因於紅外光入射至相鄰於像素51之一像素而發生串擾，且亦抑制紅外光直接入射至信號提取單元65中。
例如，當紅外光入射至信號提取單元65時，電荷分離效率(即，主動分接頭與非主動分接頭之間的對比度(Cmod)或調變對比度)劣化。
在此，假定在其中執行對應於光電轉換中獲得之電荷DET對應之信號之讀出之一側上之信號提取單元65 (即，在其中欲偵測光電轉換中獲得之電荷DET之信號提取單元65)亦稱為主動分接頭。
相比之下，基本上，假定其中不執行對應於光電轉換中獲得之電荷DET之信號之讀出之信號提取單元65 (即，並非主動分接頭之信號提取單元65)亦稱為非主動分接頭。
在上文所描述之實例中，其中將1.5 V之一電壓施加至P+半導體區73之一側上之信號提取單元65係主動分接頭，且其中將0 V之一電壓施加至P+半導體區73之一側上之信號提取單元65係非主動分接頭。
Cmod係根據以下表達式(1)計算之一指數，且指示可在作為主動分接頭之信號提取單元65之N+半導體區71中偵測入射紅外光之光電轉換中產生之電荷當中之電荷百分比，即，提取對應於電荷之信號，且指示電荷分離效率。在表達式(1)中，I0表示兩個電荷偵測單元(P+半導體區73)之間的一側上偵測到之一信號，且I1表示另一側上偵測到之信號。
Cmod={|I0-I1|/|I0+I1|×100 … (1)
據此，例如，當自外部入射之紅外光入射至非主動分接頭之區且在非主動分接頭中執行光電轉換時，存在作為透過光電轉換產生之信號載子之電子遷移至非主動分接頭內部之N+半導體區71之一高可能性。在此情況中，在主動分接頭中之N+半導體區71中未偵測到透過光電轉換獲得之部分電子之電荷，且Cmod (即，電荷分離效率)劣化。
在此，在像素51中，紅外光經會聚至像素51之中心附近(像素51經定位於距兩件信號提取單元65近似相同之距離處)，且因此降低自外部入射之紅外光在非主動分接頭之區中光電轉換之一概率。因此，可改良電荷分離效率。另外，在像素51中，亦可改良調變對比度。換言之，可允許透過光電轉換獲得之電子容易導引至主動分接頭內部之N+半導體區71。
根據上文所描述之光接收元件1，可獲得以下效應。
具體而言，首先，光接收元件1係背照型，且因此可最大化量子效率(QE) × 開口率(填充因子) (FF)，且因此可藉由光接收元件1改良距離測量特性。
例如，如由圖4中之一箭頭W11所繪示，一典型前照型影像感測器具有其中一互連件102及一互連件103經形成於作為一光電轉換單元之一PD 101中之一光入射表面側上之一結構，光自外部入射至該光入射表面側。
據此，例如，如由一箭頭A21或一箭頭A22所繪示，以一特定範圍之一角度自外部傾斜地入射至PD 101之光之一部分由互連件102或互連件103阻擋，且未入射至PD 101。
相比之下，例如，如由一箭頭W12所繪示，一背照型影像感測器具有其中互連件105及互連件106經形成於與作為一光電轉換單元之一PD 104中之光入射表面相對之一側上之一表面上，光自外部入射至該光入射表面側。
據此，與前照型中之一情況相比，可保全一足夠開口率。即，例如，如由一箭頭A23或一箭頭A24所繪示，以一特定範圍之一角度自外部傾斜地入射至PD 104之光之一部分不會由一互連件阻擋且未入射至PD 104。據此，接收大量光束且因此可改良一像素之靈敏度。
在作為一背照型CAPD感測器之光接收元件1中亦可獲得歸因於背照型而改良像素靈敏度之效應。
另外，例如，在前照型CAPD感測器中，如由一箭頭W13所繪示，稱為分接頭之一信號提取單元112 (更具體而言，一分接頭之一P+半導體區或一N+半導體區)經形成於作為一光電轉換單元之一PD 111之內部之一光入射表面側上，光自外部入射至該光入射表面側。另外，前照型CAPD感測器具有其中一互連件113及連接至信號提取單元112之一互連件114 (諸如一接觸件及一金屬)經形成於一光入射表面側上之一結構。
據此，例如，如由一箭頭A25或一箭頭A26所指示，以一特定範圍之一角度自外部傾斜地入射至PD 111之光之一部分係由互連件113或類似者阻擋且未入射至PD 111，並且如由一箭頭A27所指示，垂直入射至PD 111之光係由互連件114阻擋且未入射至PD 111。
相比之下，例如，如由一箭頭W14所指示，背照型CAPD感測器具有其中一信號提取單元116經形成於與作為一光電轉換單元之一PD 115中之一光入射表面相對之一表面之一部分中，光自外部入射至該光入射表面側。另外，一互連件117及連接至信號提取單元116之一互連件118 (諸如一接觸件及一金屬)經形成於與PD 115中之光入射表面相對之一表面上。
在此，PD 115對應於圖2中所繪示之基板61，且信號提取單元116對應於圖2中所繪示之信號提取單元65。
在具有上文所描述之結構之背照型CAPD感測器中，與前照型相比，可保全一足夠開口率。據此，可最大化量子效率(QE) × 開口率(FF)，且因此可改良距離測量特性。
即，例如，如由一箭頭A28或一箭頭A29所指示，以一特定範圍之一角度自外部傾斜地入射至PD 115之光未由一互連件阻擋，且入射至PD115。類似地，如由一箭頭A30所指示，垂直入射至PD 115之光亦未由一互連件或類似者阻擋，且入射至PD 115。
如上文所描述，背照型CAPD感測器不僅可接收以一特定範圍之一角度入射之光，而且可接收垂直入射至PD 115且由連接至前照型CAPD感測器中之一信號提取單元(分接頭)之一互連件或類似者反射之光。據此，接收大量光束且因此可改良一像素之靈敏度。換言之，可最大化量子效率(QE) × 開口率(FF)，且因此，可改良距離測量特性。
特定而言，在其中一分接頭經安置於一像素之中心附近而非像素之一外邊緣之一情況中，在前照型CAPD感測器中，難以保全一足夠開口率，且像素之靈敏度劣化。然而，在作為背照型CAPD感測器之光接收元件1中，可保全一足夠開口率而無關於分接頭之一安置位置，且可改良像素之靈敏度。
另外，在背照型光接收元件1中，信號提取單元65經形成於與基板61中之一光入射表面相對之一表面附近(光自外部入射至該光入射表面)，且因此可減少非主動分接頭之區中發生紅外光之光電轉換。據此，可改良Cmod，即，電荷分離效率。
圖5繪示前照型CAPD感測器及背照型CAPD感測器之一像素橫截面視圖。
在圖5左側之前照型CAPD感測器中，圖式中之一基板141之一上側係一光入射表面，且包含多層互連件之一互連層152、一像素間光屏蔽部分153及一晶片上透鏡154經層壓於基板141之光入射面側上。
在圖5右側之背照型CAPD感測器中，包含多層互連件之互連層152經形成於與光入射表面相對之基板142之一下側上，且像素間光屏蔽部分153及晶片上透鏡154經層壓於作為一光入射表面側之基板142之一上側上。
應注意，圖5中之一灰色梯形形狀表示其中當由晶片上透鏡154會聚紅外光時光強度為強之一區。
例如，在前照型CAPD感測器中，其中存在一非主動分接頭及一主動分接頭之一區R11經定位於基板141之光入射表面側上。據此，大量分量直接入射至非主動分接頭，且當在非主動分接頭之一區中執行光電轉換時，在主動分接頭之N+半導體區中未偵測到透過光電轉換獲得之信號載子。
在前照型CAPD感測器中，在基板141之光入射表面附近之區R11中，紅外光之強度為強，且因此存在區R11中執行紅外光之光電轉換之一高概率。即，入射至非主動分接頭附近之紅外光之一光量為大，且因此主動分接頭無法偵測到之信號載子增加，且因此電荷分離效率劣化。
相比之下，在背照型CAPD感測器中，其中存在一非主動分接頭及一主動分接頭之一區R12經定位於遠離一基板142之一光入射表面之一位置處，即，在與光入射表面側相對之一表面附近之一位置處。在此，基板142對應於圖2中所繪示之基板61。
在此實例中，區R12存在於與基板142之光入射表面側相對之表面之一部分中，且區R12經定位於遠離光入射表面之一位置處，且因此入射紅外光之強度在R12區附近係相對弱的。
在諸如基板142之中心附近及其中紅外光之強度為強之光入射表面附近之一區中，透過光電轉換獲得之信號載子歸因於基板142內出現之一電場而經導引至一主動分接頭，且在主動分接頭之一N+半導體區中被偵測到。
另一方面，在包含非主動分接頭之區R12附近，入射紅外光之強度係相對弱的，且因此存在在區R12中執行紅外光之光電轉換之一低概率。即，入射至非主動分接頭附近之紅外光之一光量為小，且因此歸因於非主動分接頭附近之光電轉換而產生且遷移至非主動分接頭之N+半導體區之信號載子之數目減小。據此，可改良電荷分離效率。因此，可改良距離測量特性。
另外，在背照型光接收元件1中，可實現基板61之厚度之一減小，且因此可改良作為信號載子之電子(電荷)之電子提取效率。
例如，在前照型CAPD感測器中，難以保全一足夠開口率，且因此必需將一基板171之厚度擴大至一特定程度以保全高量子效率且抑制量子效率×開口率之一減小，如圖6中之一箭頭W31所指示。
在此情況中，一電位之一傾斜在與基板171內部之一光入射表面相對之一表面附近之一區中(例如，在一區R21之一部分處)變得平緩，且因此沿垂直於基板171之一方向之一電場實質上變弱。在此情況中，信號載子之一遷移速度變慢，且因此在執行光電轉換之後直至在主動分接頭之N+半導體區中偵測到信號載子所花費之一時間延長。應注意，在圖6中，基板171內部之一箭頭指示基板171中沿垂直於基板171之一方向之電場。
另外，當基板171為厚時，信號載子自遠離基板171內部之主動分接頭之一位置至主動分接頭內部之N+半導體區之一遷移距離延長。據此，在遠離主動分接頭之一位置處，在執行光電轉換之後直至在主動分接頭之N+半導體區中偵測到信號載子所花費之一時間亦延長。
圖7繪示沿基板171之一厚度方向之一位置與信號載子之遷移速度之間的一關係。一區R21對應於一擴散電流區。
如上文所描述，若基板171之厚度為大，例如當一驅動頻率為高時，即，當高速執行在分接頭(信號提取單元)之主動與非主動之間切換時，則難以將遠離主動分接頭之一位置(諸如區R21)處產生之電子完全注射至主動分接頭之N+半導體區中。即，在其中分接頭為主動之一時間為短之一情況中，可難以偵測主動分接頭之N+半導體區中之區R21內部產生之電子(電荷)，且因此電子提取效率劣化。
相比之下，在背照型CAPD感測器中，可保全一足夠開口率。據此，例如，當如由圖6中之一箭頭W32所指示般將基板172製成薄時，可保全足夠量子效率×開口率。在此，基板172對應於圖2中之基板61，且基板172內部之一箭頭指示沿垂直於基板172之一方向之一電場。
圖8繪示沿基板172之一厚度方向之一位置與信號載子之遷移速度之間的一關係。
如上文所描述，當將基板172沿垂直於基板172之一方向之厚度製成小時，沿垂直於基板172之方向之一電場實質上變強，僅使用僅在其中信號載子之遷移速度為快之一漂移電流區中之電子(電荷)，且不使用其中信號載子之遷移速度為慢之一擴散電流區中之電子。由於僅使用僅在漂移電流區中之電子(電荷)，所以在執行光電轉換之後在主動分接頭之N+半導體區中偵測到信號載子所花費之一時間縮短。另外，當基板172之厚度變小時，信號載子直至主動分接頭內部之N+半導體區之一遷移距離亦縮短。
據此，在背照型CAPD感測器中，即使當驅動頻率為高時，在基板172內部之各區中產生之信號載子(電子)亦可充分地注射至主動分接頭之N+半導體區中，且因此可改良電子提取效率。
另外，即使在一高驅動頻率下，歸因於基板172之厚度之一減小，仍可保全足夠電子提取效率，且可改良高速驅動容差。
特定而言，在背照型CAPD感測器中，可將一電壓直接施加至基板172 (即，基板61)，且因此對在分接頭之主動與非主動之間切換之一回應速度為快，且因此可以一高驅動頻率驅動感測器。另外，由於可將一電壓直接施加至基板61，因此基板61內部之一可調變區加寬。
另外，在背照型光接收元件1 (CAPD感測器)中，可獲得一足夠開口率，且因此可與開口率成比例地小型化一像素，且可改良像素之小型化容差。
另外，在光接收元件1中，歸因於背照型，後端製程(BEOL)能力設計之自由度係可能的，且因此可改良一飽和信號量(Qs)之設計自由度。
＜第一實施例之修改實例1＞
＜像素之組態實例＞
應注意，已給定如下情況之描述：在基板61內部之信號提取單元65之一部分中，N+半導體區71及P+半導體區73如圖3中所繪示般設定為矩形區(作為一實例)。然而，當自垂直於基板61之一方向觀看時，N+半導體區71及P+半導體區73之形狀可為一任意形狀。
具體而言，例如，如圖9中所繪示，N+半導體區71及P+半導體區73可經設定為一圓形形狀。應注意，在圖9中，相同元件符號將賦予對應於圖3中之情況之一部分，且將適當地省略其描述。
圖9繪示當自垂直於基板61之一方向觀看像素51中之信號提取單元65之一部分時之N+半導體區71及P+半導體區73。
在此實例中，氧化物膜64 (未繪示)經形成於像素51之中心部分處，且信號提取單元65經形成於自像素51之中心之稍微端側之一部分處。特定而言，在此，兩件信號提取單元65經形成於像素51中。
另外，在信號提取單元65中，具有一圓形形狀之P+半導體區73經形成於中心位置處，且在其中P+半導體區73經設定為中心之一狀態中，P+半導體區73之周邊係由具有一圓形形狀(更具體而言，一環形形狀)之N+半導體區71環繞。
圖10係其中晶片上透鏡62經疊加於像素陣列單元20之一部分上之一平面視圖，其中包含圖9中所繪示之信號提取單元65之像素51二維地配置成一矩陣形狀。
晶片上透鏡62以像素單元形成，如圖10中所繪示。換言之，其中對應於一個像素形成一件晶片上透鏡62之一單元區。
應注意，在圖2中，由氧化物膜或類似者構成之隔離部分75經安置於N+半導體區71與P+半導體區73之間，但可存在或不存在隔離部分75。
＜第一實施例之修改實例2＞
＜像素之組態實例＞
圖11係繪示像素51中之信號提取單元65之一平面形狀之一修改實例之一平面視圖。
信號提取單元65之平面形狀可經設定為除圖3中所繪示之矩形形狀及圖9中所繪示之圓形形狀以外之一形狀，例如如圖11中所繪示之一八邊形形狀。
另外，圖11繪示在其中由氧化物膜或類似者構成之隔離部分75經形成於N+半導體區71與P+半導體區73之間之一情況中之一平面視圖。
圖11中所繪示之一線A-A'表示稍後待描述之圖37中之一橫截面線，且一線B-B'表示稍後待描述之圖36中之一橫截面線。
＜第二實施例＞
＜像素之組態實例＞
另外，已給定其中在信號提取單元65中P+半導體區73之周邊係由N+半導體區71環繞(作為一實例)但N+半導體區之周邊可由P+半導體區環繞之一組態之描述。
在此情況中，例如，像素51係如圖12中所繪示般組態。應注意，在圖12中，相同元件符號將賦予對應於圖3中之情況之一部分，且將適當地省略其描述。
圖12繪示當自垂直於基板61之一方向觀看信號提取單元65之一部分時之N+半導體區及P+半導體區之一配置。
在此實例中，氧化物膜64 (未繪示)經形成於像素51之中心部分處，且信號提取單元65-1經形成於自像素51之中心之稍微上側之一部分處，且信號提取單元65-2經形成於圖式中自像素51之中心之稍微下側之一部分處。特定而言，在此實例中，像素51中之信號提取單元65之一形成位置經設定為與圖3之情況相同之位置。
在信號提取單元65-1中，對應於圖3中所繪示之N+半導體區71-1之一矩形N+半導體區201-1經形成於信號提取單元65-1之中心處。另外，N+半導體區201-1之周邊係由對應於圖3中所繪示之P+半導體區73-1之一P+半導體區202-1環繞且具有一矩形形狀，更具體而言，一矩形框架形狀。即，P+半導體區202-1經形成以環繞N+半導體區201-1之周邊。
類似地，在信號提取單元65-2中，對應於圖3中所繪示之N+半導體區71-2之一矩形N+半導體區201-2經形成於信號提取單元65-2之中心處。另外，N+半導體區201-2之周邊係由對應於圖3中所繪示之P+半導體區73-2之一P+半導體區202-2環繞且具有一矩形形狀，更具體而言，一矩形框架形狀。
應注意，在下文中，在其中不必特定地區分N+半導體區201-1及N+半導體區201-2之一情況中，該等區簡稱為N+半導體區201。另外，在下文中，在其中不必區分P+半導體區202-1及P+半導體區202-2之一情況中，該等區簡稱為P+半導體區202。
即使在其中信號提取單元65具有圖12中所繪示之組態之一情況中，如在圖3中所繪示之組態之情況中，N+半導體區201用作偵測信號載子之量之一電荷偵測單元，且P+半導體區202用作藉由將一電壓直接施加至基板61來產生一電場之一電壓施加單元。
＜第二實施例之修改實例1＞
＜像素之組態實例＞
另外，如在圖9中所繪示之實例中，即使在其中N+半導體區201之周邊係由P+半導體區202環繞之一配置中，N+半導體區201及P+半導體區202之形狀仍可經設定為一任意形狀。
即，例如，如圖13中所繪示，N+半導體區201及P+半導體區202可經設定為一圓形形狀。應注意，在圖13中，相同元件符號將賦予對應於圖12之情況之一部分，且將適當地省略其描述。
圖13繪示當自垂直於基板61之一方向觀看像素51中之信號提取單元65之一部分時之N+半導體區201及P+半導體區202。
在此實例中，氧化物膜64 (未繪示)經形成於像素51之中心部分處，且信號提取單元65經形成於自像素51之中心之稍微端側之一部分處。特定而言，在此，兩件信號提取單元65經形成於像素51中。
另外，在信號提取單元65中，具有一圓形形狀之N+半導體區201經形成於中心位置處，且在其中N+半導體區201經設定為中心之一狀態中，N+半導體區201之周邊係由具有一圓形形狀(更具體而言，一環形形狀)之P+半導體區202環繞。
＜第三實施例＞
＜像素之組態實例＞
另外，形成於信號提取單元65內部之N+半導體區及P+半導體區可經設定為一線形狀(矩形形狀)。
在此情況中，例如，像素51係如圖14中所繪示般組態。應注意，在圖14中，相同元件符號賦予對應於圖3中之情況之一部分，且將適當地省略其描述。
圖14繪示當自垂直於基板61之一方向觀看像素51中之信號提取單元65之一部分時之N+半導體區及P+半導體區之一配置。
在此實例中，氧化物膜64 (未繪示)經形成於像素51之中心部分處，且信號提取單元65-1經形成於自圖式中之像素51之中心之稍微上側之一部分處，且信號提取單元65-2經形成於自圖式中之像素51之中心稍微下側之一部分處。特定而言，在此實例中，像素51中之信號提取單元65之一形成位置係與圖3之情況相同之位置。
在信號提取單元65-1中，對應於圖3中所繪示之P+半導體區73-1之一線形P+半導體區231經形成於信號提取單元65-1之中心處。另外，對應於圖3中所繪示之N+半導體區71-1之一線形N+半導體區232-1及一線形N+半導體區232-2經形成於P+半導體區231之周邊處，其中P+半導體區231經插置於線形N+半導體區232-1與線形N+半導體區232-2之間。即，P+半導體區231經形成於插置於N+半導體區232-1與N+半導體區232-2之間的一位置處。
應注意，在下文中，在其中不必特定地區分N+半導體區232-1及N+半導體區232-2之一情況中，該等區亦簡稱為N+半導體區232。
圖3中所繪示之實例具有其中P+半導體區73係由N+半導體區71環繞之一結構，但圖14中所繪示之實例具有其中P+半導體區231經插置於提供為相鄰於P+半導體區231之兩個N+半導體區232之間的一結構。
類似地，在信號提取單元65-2中，對應於圖3中所繪示之P+半導體區73-2之一線形P+半導體區233經形成於信號提取單元65-2之中心處。另外，對應於圖3中所繪示之N+半導體區71-2之一線形N+半導體區234-1及一線形N+半導體區234-2經形成於P+半導體區233之周邊處，其中P+半導體區233經插置於線形N+半導體區234-1與線形N+半導體區234-2之間。
應注意，在下文中，在其中不必特定地區分N+半導體區234-1及N+半導體區234-2之一情況中，該等區亦簡稱為N+半導體區234。
在圖14中所繪示之信號提取單元65中，P+半導體區231及P+半導體區233用作對應於圖3中所繪示之P+半導體區73之一電壓施加單元，且N+半導體區232及N+半導體區234用作對應於圖3中所繪示之N+半導體區71之一電荷偵測單元。在此情況中，例如，N+半導體區232-1及N+半導體區232-2之兩個區經連接至FD部分A。
另外，在圖式中沿一水平方向具有一線形狀之P+半導體區231、N+半導體區232、P+半導體區233及N+半導體區234之各者之長度可經設定為一任意長度，且各自區可不具有相同長度。
＜第四實施例＞
＜像素之組態實例＞
另外，在圖14中所繪示之實例中，已給定其中P+半導體區231或P+半導體區233經插入於N+半導體區232或N+半導體區234之間(作為一實例)之一結構之描述，但可採用其中一N+半導體區經插置於P+半導體區之間的一形狀。
在此情況中，例如，像素51係如圖15中所繪示般組態。應注意，在圖15中，相同元件符號將賦予對應於圖3中之情況之一部分，但將適當地省略其描述。
圖15繪示當自垂直於基板61之一方向觀看像素51中之信號提取單元65之一部分時之N+半導體區及P+半導體區之一配置。
在此實例中，氧化物膜64 (未繪示)經形成於像素51之中心部分處，且信號提取單元65經形成於自像素51之中心之稍微端側之一部分處。特定而言，在此實例中，像素51中之兩件信號提取單元65之一形成位置係與圖3之情況相同之位置。
在信號提取單元65-1中，對應於圖3中所繪示之N+半導體區71-1之一線形N+半導體區261經形成於信號提取單元65-1之中心處。另外，對應於圖3中所繪示之P+半導體區73-1之一線形P+半導體區262-1及一線形P+半導體區262-2經形成於N+半導體區261之周邊處，其中N+半導體區261經形成於線形P+半導體區262-1與線形P+半導體區262-2之間。即，N+半導體區261經形成於插置於P+半導體區262-1與P+半導體區262-2之間的一位置處。
應注意，在其中不必特定地區分P+半導體區262-1及P+半導體區262-2之一情況中，該等區亦簡稱為P+半導體區262。
類似地，在信號提取單元65-2中，對應於圖3中所繪示之N+半導體區71-2之一線形N+半導體區263經形成於信號提取單元65-2之中心處。另外，對應於圖3中所繪示之P+半導體區73-2之一線形P+半導體區264-1及一線形P+半導體區264-2經形成於N+半導體區263之周邊處，其中N+半導體區263經插置於線形P+半導體區264-1與線形P+半導體區264-2之間。
應注意，在下文中，在其中不必特定地區分P+半導體區264-1及P+半導體區264-2之一情況中，該等區亦簡稱為P+半導體區264。
在圖15中所繪示之信號提取單元65中，P+半導體區262及P+半導體區264用作對應於圖3中所繪示之P+半導體區73之一電壓施加單元，且N+半導體區261及N+半導體區263用作對應於圖3中所繪示之N+半導體區71之一電荷偵測單元。應注意，在圖式中沿一水平方向具有一線形狀之N+半導體區261、P+半導體區262、N+半導體區263及P+半導體區264之各者之長度可經設定為一任意長度，且各自區可不具有相同長度。
＜第五實施例＞
＜像素之組態實例＞
另外，已給定其中兩件信號提取單元65經設置於構成像素陣列單元20之各像素中之一實例之描述，但設置於該像素中之信號提取單元之數目可為1或3或更大。
例如，在其中一個信號提取單元經形成於像素51中之一情況中，例如，該像素具有如圖16中所繪示之一組態。應注意，在圖16中，相同元件符號將賦予對應於圖3中之情況之一部分，且將適當地省略其描述。
圖16繪示當自垂直於基板之一方向觀看設置於像素陣列單元20中之部分像素中之信號提取單元之一部分時之N+半導體區及P+半導體區之一配置。
在此實例中，像素51經設置於像素陣列單元20中，且繪示賦予不同元件符號之像素291-1至像素291-3作為相鄰於像素51之像素，且一件信號提取單元經形成於該等像素之各者中。
即，一件信號提取單元65經形成於像素51之中心部分處。另外，在信號提取單元65中，具有一圓形形狀之一P+半導體區301經形成於中心位置處，且在其中P+半導體區301經設定為中心之一狀態中，P+半導體區301之周邊係由具有一圓形形狀(更具體而言，一環形形狀)之N+半導體區302環繞。
在此，P+半導體區301對應於圖3中所繪示之P+半導體區73，且用作一電壓施加單元。另外，N+半導體區302對應於圖3中所繪示之N+半導體區71，且用作一電荷偵測單元。應注意，P+半導體區301及N+半導體區302可具有一任意形狀。
另外，定位於像素51之周邊處之像素291-1至像素291-3具有與像素51相同之結構。
即，例如，一個信號提取單元303經形成於像素291-1之中心部分處。另外，在信號提取單元303中，具有一圓形形狀之P+半導體區304經形成於中心位置處，且在其中P+半導體區304經設定為中心之一狀態中，P+半導體區304之周邊係由具有一圓形形狀(更具體而言，一環形形狀)之N+半導體區305環繞。
P+半導體區304及N+半導體區305分別對應於P+半導體區301及N+半導體區302。
應注意，在其中不必特定地區分像素291-1至像素291-3之一情況中，該等像素亦簡稱為像素291。
如上文所描述，在其中一個信號提取單元(分接頭)經形成於各像素中之一情況中，當藉由間接ToF方法測量直至一目標物件之一距離時，使用彼此相鄰之若干像素，且基於關於像素獲得之像素信號計算距離資訊。
例如，當關注像素51時，在其中像素51之信號提取單元65經設定為一主動分接頭之一狀態中，例如，驅動像素使得包含像素291-1且相鄰於像素51之若干像素291之多個信號提取單元303變為一非主動分接頭。
作為一實例，例如，在圖式中上側及下側以及右側及左側相鄰於像素51之像素(諸如像素291-1及像素291-3)之信號提取單元經驅動以變為一非主動分接頭。
接著，當切換一施加電壓使得像素51之信號提取單元65變為非主動分接頭時，此時，包含像素291-1且相鄰於像素51之若干件像素291之信號提取單元303經設定為主動分接頭。
另外，基於在其中信號提取單元65經設定為主動分接頭之一狀態中自信號提取單元65讀出之一像素信號及在其中信號提取單元303經設定為主動分接頭之一狀態中自信號提取單元303讀出之一像素信號，計算距離資訊。
如上文所描述，即使在其中一件信號提取單元(分接頭)經設置於一像素中之一情況中，仍可藉由使用彼此相鄰之像素根據間接ToF方法來執行距離測量。
＜第六實施例＞
＜像素之組態實例＞
另外，如上文所描述，三個或更多個信號提取單元(分接頭)可經設置於各像素中。
例如，在其中四個信號提取單元(分接頭)經設置於像素中之一情況中，像素陣列單元20之各像素係如圖17中所繪示般組態。應注意，在圖17中，相同元件符號將賦予對應於圖16中之情況之一部分，且將適當地省略其描述。
圖17繪示當自垂直於基板之一方向觀看設置於像素陣列單元20中之部分像素中之信號提取單元之一部分時之N+半導體區及P+半導體區之一配置。
沿圖17中之線C-C'截取之一橫截面視圖變為稍後待描述之圖36。
在此實例中，繪示設置於像素陣列單元20中之像素51及像素291，且四個信號提取單元經形成於該等像素之各者中。
即，在像素51中，一信號提取單元331-1、一信號提取單元331-2、一信號提取單元331-3及一信號提取單元331-4分別形成於像素51之中心與像素51之端部分之間的位置處，即，圖式中像素51之中心之一左下側之一位置、一左上側之一位置、一右上側之一位置及之一右下側之一位置。
信號提取單元331-1至信號提取單元331-4對應於圖16中所繪示之信號提取單元65。
例如，在信號提取單元331-1中，具有一圓形形狀之一P+半導體區341經形成於中心位置處，且在其中P+半導體區341經設定為中心之一狀態中，P+半導體區341之周邊係由具有一圓形形狀(更具體而言，一環形形狀)之N+半導體區342環繞。
在此，P+半導體區341對應於圖16中所繪示之P+半導體區301，且用作一電壓施加單元。另外，N+半導體區342對應於圖16中所繪示之N+半導體區302，且用作一電荷偵測單元。應注意，P+半導體區341及N+半導體區342可具有一任意形狀。
另外，信號提取單元331-2至信號提取單元331-4具有與信號提取單元333-1相同之組態，且包含用作一電壓施加單元之P+半導體區及用作一電荷偵測單元之N+半導體區。另外，形成於像素51之周邊處之像素291具有與像素51相同之結構。
應注意，在其中不必特定地區分信號提取單元331-1至信號提取單元331-4之一情況中，該等單元亦簡稱為信號提取單元331。
如上文所描述，在其中四個信號提取單元經設置於各像素中之一情況中，當執行距離測量時，例如，根據間接ToF方法，使用像素中之四個信號提取單元，且計算距離資訊。
作為一實例，當關注像素51時，例如，在其中信號提取單元331-1及信號提取單元331-3經設定為一主動分接頭之一狀態中，驅動像素51使得信號提取單元331-2及信號提取單元331-4變為一非主動分接頭。
接著，切換施加至信號提取單元331之一電壓。即，驅動像素51使得信號提取單元331-1及信號提取單元331-3變為非主動分接頭，且信號提取單元331-2及信號提取單元331-4變為主動分接頭。
另外，基於在其中信號提取單元331-1及信號提取單元331-3經設定為主動分接頭之一狀態中自信號提取單元331-1及信號提取單元331-3讀出之像素信號以及在其中信號提取單元331-2及信號提取單元331-4經設定為主動分接頭之一狀態中自信號提取單元331-2及信號提取單元331-4讀出之像素信號，計算距離資訊。
＜第七實施例＞
＜像素之組態實例＞
另外，可由像素陣列單元20之相鄰像素共用信號提取單元(分接頭)。
在此情況中，例如，像素陣列單元20之各像素具有如圖18中所繪示之一組態。應注意，在圖18中，相同元件符號將賦予對應於圖16中之情況之一部分，且將適當地省略其描述。
圖18繪示當自垂直於基板之一方向觀看設置於像素陣列單元20中之部分像素中之信號提取單元之一部分時之N+半導體區及P+半導體區之一配置。
在此實例中，像素51及像素291經設置於像素陣列單元20中，且兩個信號提取單元經形成於該等像素之各者中。
例如，在像素51中，一信號提取單元371經形成於圖式中像素51之一上側上之一端部分處，且一信號提取單元372經形成於圖式中像素51之一下側上之一端部分處。
由像素51及一像素291-1共用信號提取單元371。即，信號提取單元371用作像素51之一分接頭且用作像素291-1之一分接頭。另外，由像素51及圖式中相鄰於像素51之一下側之一像素(未繪示)共用信號提取單元372。
在信號提取單元371中，對應於圖14中所繪示之P+半導體區231之一線形P+半導體區381經形成於中心位置處。另外，對應於圖14中所繪示之N+半導體區232之線形N+半導體區382-1及線形N+半導體區382-2經形成於圖式中P+半導體區381之上位置及下位置處，其中P+半導體區381經插置於線形N+半導體區382-1與線形N+半導體區382-2之間。
特定而言，在此實例中，P+半導體區381經形成於像素51與像素291-1之間的一邊界部分處。另外，N+半導體區382-1經形成於像素51內部之一區中，且N+半導體區382-2經形成於像素291-1內部之一區中。
在此，P+半導體區381用作一電壓施加單元，且N+半導體區382-1及N+半導體區382-2用作一電荷偵測單元。應注意，在下文中，在其中不必特定地區分N+半導體區382-1及N+半導體區382-2之一情況中，該等區亦簡稱為N+半導體區382。
另外，P+半導體區381或N+半導體區382可具有一任意形狀。另外，N+半導體區382-1及N+半導體區382-2可連接至相同FD部分，或可連接至彼此不同之FD部分。
在信號提取單元372中，形成線形P+半導體區383、N+半導體區384-1及N+半導體區384-2。
P+半導體區383、N+半導體區384-1及N+半導體區384-2分別對應於P+半導體區381、N+半導體區382-1及N+半導體區382-2，且經設定為與該等區配置相同、形狀相同及功能相同。應注意，在其中不必特定地區分N+半導體區384-1及N+半導體區384-2之一情況中，該等區亦簡稱為N+半導體區384。
如上文所描述，即使在其中在相鄰像素之間共用信號提取單元(分接頭)之一情況中，仍可藉由與圖3中所繪示之實例相同之操作根據間接ToF方法來執行距離測量。
如圖18中所繪示，在其中在像素之間共用信號提取單元之一情況中，例如，P+半導體區381與P+半導體區383之間的一距離或類似者(即，用於產生一電場(即，一電流)之一對P+半導體區之間的一距離)延長。換言之，當在像素之間共用信號提取單元時，可將P+半導體區之間的距離延長至最大值。
據此，電流不太可能在P+半導體區之間流動，且因此可降低像素中之功率消耗。另外，上文所描述之組態有利於像素之小型化。
應注意，已給定其中由彼此相鄰之兩個像素共用一個信號提取單元之一實例之描述，但可由彼此相鄰之三個或更多個像素共用一個信號提取單元。另外，在其中由彼此相鄰之兩個或更多個像素共用信號提取單元之一情況中，在信號提取單元中，可僅共用偵測信號載子之一電荷偵測單元，或可僅共用產生一電場之一電壓施加單元。
＜第八實施例＞
＜像素之組態實例＞
另外，可不特定地提供各像素(諸如像素陣列單元20之像素51)中提供之晶片上透鏡或像素間光屏蔽部分。
具體而言，例如，像素51可經設定為圖19中所繪示之一組態。應注意，在圖19中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖19中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：未提供晶片上透鏡62，且其他組態與圖2中之像素51之組態相同。
在圖19中所繪示之像素51中，由於晶片上透鏡62未經設置於基板61之一光入射表面側上，因此可使自外部入射至基板61之紅外光之衰減變小。據此，能夠由基板61接收之紅外光之一光量增加，且因此可改良像素51之靈敏度。
＜第八實施例之修改實例1＞
＜像素之組態實例＞
另外，像素51之組態可經設定為例如圖20中所繪示之一組態。應注意，在圖20中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖20中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：未提供像素間光屏蔽膜63-1及像素間光屏蔽膜63-2，且其他組態與圖2中像素51之組態相同。
在圖20中所繪示之實例中，由於像素間光屏蔽膜63未經設置於基板61之光入射表面側上，因此一串擾抑制效應減小，但由像素間光屏蔽膜63屏蔽之紅外光亦入射至基板61中，且因此可改良像素51之靈敏度。
應注意，不僅晶片上透鏡62而且像素間光屏蔽膜63可未經設置於像素51中。
＜第八實施例之修改實例2＞
＜像素之組態實例＞
另外，例如，如圖21中所繪示，亦可最佳化晶片上透鏡沿一光學軸方向之厚度。應注意，在圖21中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖21中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：提供一晶片上透鏡411而非晶片上透鏡62，且其他組態與圖2中之像素51之組態相同。
在圖21中所繪示之像素51中，晶片上透鏡411經形成於基板61之光入射表面側上，即，在圖式中上側。與圖2中所繪示之晶片上透鏡62相比，晶片上透鏡411沿一光學軸方向之厚度(即，沿圖式中之一垂直方向之厚度)被製成更小。
通常，當設置於基板61之一前表面上之一晶片上透鏡之厚度較大時，更有利於入射至晶片上透鏡之光之會聚。然而，當晶片上透鏡411之厚度減小時，一透射率與該減小成比例地變高，且因此可改良像素51之靈敏度。據此，可根據基板61之厚度、紅外光之一會聚位置或類似者適當地判定晶片上透鏡411之厚度。
＜第九實施例＞
＜像素之組態實例＞
另外，一隔離區可經設置於形成在像素陣列單元20中之像素之間以藉由改良相鄰像素之間的隔離特性來抑制串擾。
在此情況中，例如，像素51係如圖22中所繪示般組態。應注意，在圖22中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖22中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：一隔離區441-1及一隔離區441-2經設置於基板61內部，且其他組態與圖2中之像素51之組態相同。
在圖22中所繪示之像素51中，隔離相鄰像素之隔離區441-1及隔離區441-2藉由一光屏蔽膜或類似者形成於基板61內部像素51與相鄰於像素51之其他像素之間的一邊界部分(即，圖式中像素51之右側及左側上之端部分)處。應注意，在其中不必特定地區分隔離區441-1及隔離區441-2之一情況中，該等區亦簡稱為隔離區441。
例如，當形成隔離區441時，在基板61中距基板61之光入射表面側之一預定深度處形成一長形凹槽(溝槽)，即，圖式中之一上側表面至圖式中之一下側(沿垂直於基板61之一表面之一方向)。接著，一光屏蔽膜透過嵌入形成於凹槽部分中且變為隔離區441。隔離區441用作一像素隔離區，其屏蔽自光入射表面入射至基板61中之紅外光且朝向相鄰於像素51之其他像素傳播。
如上文所描述，當形成嵌入型隔離區441時，可改良像素之間的紅外光分離特性，且因此可抑制串擾之發生。
＜第九實施例之修改實例1＞
＜像素之組態實例＞
另外，在像素51中形成嵌入型隔離區之情況中，例如，一隔離區471-1及一隔離區471-2可經提供以穿透整個基板61，如圖23中所繪示。應注意，在圖23中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖23中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：隔離區471-1及隔離區471-2經設置於基板61內部，且其他組態與圖2中之像素51之組態相同。即，圖23中所繪示之像素51具有其中提供隔離區471-1及隔離區471-2而非圖22中所繪示之像素51之隔離區441之一組態。
在圖23中所繪示之像素51中，穿透整個基板61之隔離區471-1及隔離區471-2藉由一光屏蔽膜或類似者形成於基板61內部像素51與相鄰於像素51之其他像素之間的一邊界部分處，即，圖式中像素51之右側及左側上之端部分。應注意，在其中不必特定地區分隔離區471-1及隔離區471-2之一情況中，該等區亦簡稱為隔離區471。
例如，當形成隔離區471時，在與基板61之光入射表面側相對之一表面中形成一長形凹槽(溝槽)，即，自圖式中之一下側表面至圖式中之一上側。此時，形成凹槽直至到達基板61之光入射表面以穿透基板61。此外，一光屏蔽膜透過嵌入形成於如上文所描述般形成之凹槽部分中，且變為隔離區471。
根據嵌入型隔離區471，亦可改良像素之間的紅外光分離特性，且因此可抑制串擾之發生。
＜第十實施例＞
＜像素之組態實例＞
另外，可對應於像素之各種特性及類似者判定其中形成信號提取單元65之基板之厚度。
據此，例如，如圖24中所繪示，與圖2中所繪示之基板61相比，構成像素51之一基板501可經設定為更厚。應注意，在圖24中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖24中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：提供基板501而非基板61，且其他組態與圖2中像素51之組態相同。
即，在圖24中所繪示之像素51中，晶片上透鏡62、固定電荷膜66及像素間光屏蔽膜63經形成於基板501之一光入射表面側上。另外，氧化物膜64、信號提取單元65及隔離部分75經形成於與基板501之光入射表面側相對之一前表面附近。
例如，基板501由具有20 μm或更大之一厚度之一P型半導體基板構成。基板501及基板61僅在基板厚度上不同，且形成氧化物膜64、信號提取單元65及隔離部分75之位置在基板501與基板61之間係相同的。
應注意，可對應於像素51之特性或類似者最佳化適當地形成於基板501或基板61之光入射表面側或類似者上之各種層(膜)之一膜厚度。
＜第十一實施例＞
＜像素之組態實例＞
另外，已給定其中構成像素51之基板由P型半導體基板形成之一實例之描述，但基板可由例如如圖25中所繪示之一N型半導體基板構成。應注意，在圖25中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖25中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：提供一基板531而非基板61，且其他組態與圖2中像素51之組態相同。
在圖25中所繪示之像素51中，例如，晶片上透鏡62、固定電荷膜66及像素間光屏蔽膜63經形成於由一N型半導體層構成之基板531 (諸如矽基板)中之一光入射表面側上。
另外，氧化物膜64、信號提取單元65及隔離部分75經形成於與基板531之光入射表面側相對之一表面附近。氧化物膜64、信號提取單元65及隔離部分75之形成位置在基板531與基板61之間係相同的，且信號提取單元65之組態在基板531及基板61之間亦係相同的。
例如，基板531沿圖式中之一垂直方向之厚度(即，沿垂直於基板531之一表面之一方向之厚度)經設定為20 μm或更小。
另外，例如，基板531經設定為一高電阻N-Epi基板，其中基板濃度經設定為1E+13或更小之量級，且基板531之電阻(電阻率)經設定為例如500 [Ωcm]或更大。據此，可降低像素51中之功率消耗。
在此，關於基板濃度與基板531之電阻之間的一關係，例如，當基板濃度為2.15E+12 [cm3 ]時電阻經設定為2000 [Ωcm]，當基板濃度為4.30E+12 [cm3 ]時電阻經設定為1000 [Ωcm]，當基板濃度為8.61E+12 [cm3 ]時電阻經設定為500 [Ωcm]，且當基板濃度為4.32E+13 [cm3 ]時電阻經設定為100 [Ωcm]。
如上文所描述，即使當像素51之基板531經設定為N型半導體基板時，仍可藉由與圖2中所繪示之實例相同之操作來獲得相同效應。
＜第十二實施例＞
＜像素之組態實例＞
另外，如在參考圖24所描述之實例中，亦可根據像素之各種特性或類似者判定N型半導體基板之厚度。
據此，例如，如圖26中所繪示，與圖25中所繪示之基板531相比，構成像素51之一基板561可經設定為更厚。應注意，在圖26中，相同元件符號將賦予對應於圖25中之情況之一部分，且將適當地省略其描述。
圖26中所繪示之像素51之一組態與圖25中所繪示之像素51之組態之不同之處在於：提供基板561而非基板531，且其他組態與圖25中像素51之組態相同。
即，在圖26中所繪示之像素51中，晶片上透鏡62、固定電荷膜66及像素間光屏蔽膜63經形成於基板561中之一光入射表面側上。另外，氧化物膜64、信號提取單元65及隔離部分75經形成於一前表面附近，該前表面係與基板561之光入射表面側相對之一表面。
例如，基板561由具有20 μm或更大之一厚度之一N型半導體基板構成。基板561及基板531僅在一基板厚度上不同，且氧化物膜64、信號提取單元65及隔離部分75之形成位置在基板561與基板531之間係相同的。
＜第十三實施例＞
＜像素之組態實例＞
另外，例如，可藉由將一偏壓施加至基板61之光入射表面側來加強在基板61內部沿垂直於基板61之一表面之一方向(下文中，亦可稱為Z方向)之一電場。
在此情況中，例如，像素51具有圖27A及圖27B中所繪示之一組態。應注意，在圖27A及圖27B中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖27A繪示圖2中所繪示之像素51，且像素51之基板61內部之一箭頭指示基板61內部沿Z方向之電場之強度。
相比之下，圖27B繪示在將偏壓(電壓)施加至基板61之光入射表面之情況中之像素51之一組態。圖27B中之像素51之組態與圖2中所繪示之像素51之組態基本上相同，但將一P+半導體區601新添加至基板61之光入射面側上之一介面。
在形成於基板61之光入射表面側介面處之P+半導體區601中，自像素陣列單元20之內部或外部施加0 V或更小之一電壓(負偏壓)，且因此加強沿Z方向之電場。圖27B中之像素51之基板61內部之一箭頭指示在基板61內部沿Z方向之電場之強度。圖27B中之基板61內部所繪製之箭頭之粗體大於圖27A中之像素51中之箭頭之粗體，且沿Z方向之電場變強。如上文所描述，當將負偏壓施加至形成於基板61之光入射表面側上之P+半導體區601時，加強沿Z方向之電場，且因此可改良信號提取單元65中之電子提取效率。
應注意，用於將一電壓施加至基板61之光入射表面側之組態不限於其中提供P+半導體區601之組態，且可為其他任意組態。例如，可透過層壓在基板61之光入射表面與晶片上透鏡62之間形成一透明電極膜，且可藉由將一電壓施加至透明電極膜來施加一負偏壓。
＜第十四實施例＞
＜像素之組態實例＞
另外，一大面積反射構件可經設置於與基板61之光入射表面相對之一表面上以改良像素51相對於紅外線之靈敏度。
在此情況中，例如，像素51係如圖28中所繪示般組態。應注意，在圖28中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖28中所繪示之像素51之一組態與圖2中之像素51之組態之不同之處在於：一反射構件631經設置於與基板61之光入射表面相對之一表面上，且其他組態係與圖2中像素51之組態相同。
在圖28中所繪示之一實例中，反射紅外光之反射構件631經提供以覆蓋與基板61之光入射表面相對之整個表面。
反射構件631可為任何構件，只要相對於紅外光之一反射率為高即可。例如，設置在層壓於與基板61之光入射表面相對之表面上之多層互連層內部之一金屬(諸如銅或鋁)可用作反射構件631，或一反射結構(諸如多晶矽)及氧化物膜可作為反射構件631形成於與基板61之光入射表面相對之表面上。
如上文所描述，當反射構件631經設置於像素51中時，透過晶片上透鏡62自光入射表面入射至基板61中且透射穿過基板61而不進行光電轉換之紅外光經反射構件631反射且致使再次入射至基板61中。據此，可增加在基板61內部光電轉換之紅外光之量，且因此可改良量子效率(QE)，即，像素51相對於紅外光之靈敏度。
＜第十五實施例＞
＜像素之組態實例＞
另外，一大面積光屏蔽構件可經設置於與基板61之光入射表面相對之表面上以抑制附近像素中之光之錯誤偵測。
在此情況中，例如，像素51可具有其中圖28中所繪示之反射構件631用一光屏蔽構件替換之一組態。即，在圖28中所繪示之像素51中，覆蓋與基板61之光入射表面相對之整個表面之反射構件631經設定為屏蔽紅外光之一光屏蔽構件631'。光屏蔽構件631'替換圖28中之像素51之反射構件631。
光屏蔽構件631'可為任何構件，只要相對於紅外光之光屏蔽率為高即可。例如，設置在層壓於與基板61之光入射表面相對之表面上之多層互連層內部之一金屬(諸如銅或鋁)可用作光屏蔽構件631'，或一光屏蔽結構(諸如多晶矽)及氧化物膜可作為光屏蔽構件631'形成於與基板61之光入射表面相對之表面上。
如上文所描述，當光屏蔽構件631'經設置於像素51中時，可抑制透過晶片上透鏡62自光入射表面入射至基板61中且透射穿過基板61而不在基板61內部進行光電轉換之紅外光在一互連層中散射及入射至附近像素。據此，可防止在附近像素中錯誤地偵測到光。
應注意，例如，當光屏蔽構件631'係由包含一金屬之一材料構成時，光屏蔽構件631'亦可用作反射構件631。
＜第十六實施例＞
＜像素之組態實例＞
另外，可在像素51之基板61中提供由一P型半導體區構成之一P井區而非氧化物膜64。
在此情況中，例如，像素51係如圖29中所繪示般組態。應注意，在圖29中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖29中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：提供一P井區671、一隔離部分672-1及一隔離部分672-2而非氧化物膜64，且其他組態與圖2中像素51之組態相同。
在圖29中所繪示之一實例中，由一P型半導體區構成之P井區671經形成於基板61內部與光入射表面相對之一表面側上之中心部分處，即，在圖式中之一下表面一之內側上。另外，將P井區671及N+半導體區71-1彼此隔離之隔離部分672-1經形成於具有氧化物膜或類似者之區之間。類似地，將P井區671及N+半導體區71-2彼此隔離之隔離部分672-2亦經形成於具有氧化物膜或類似者之區之間。在圖29中所繪示之像素51中，與N-半導體區72相比，P-半導體區74係沿圖式中之一向上方向之一更寬區。
＜第十七實施例＞
＜像素之組態實例＞
另外，除像素51之基板61中之氧化物膜64以外，亦可提供由一P型半導體區構成之一P井區。
在此情況中，例如，像素51係如圖30中所繪示般組態。應注意，在圖30中，相同元件符號將賦予對應於圖2中之情況之一部分，且將適當地省略其描述。
圖30中所繪示之像素51之一組態與圖2中所繪示之像素51之組態之不同之處在於：新提供一P井區701，且其他組態與圖2中像素51之組態相同。即，在圖30中所繪示之一實例中，由一P型半導體區構成之一P井區701經形成於基板61內部氧化物膜64之一上側上。
如上文所描述，根據本技術，由於CAPD感測器經組態為背照型，且因此可改良諸如像素靈敏度之特性。
＜像素之等效電路之組態實例＞
圖31繪示像素51之一等效電路。
像素51包含相對於包含N+半導體區71-1、P+半導體區73-1及類似者之信號提取單元65-1之一傳送電晶體721A、一FD 722A、一重設電晶體723A、一放大電晶體724A及一選擇電晶體725A。
另外，像素51包含相對於包含N+半導體區71-2、P+半導體區73-2及類似者之信號提取單元65-2之一傳送電晶體721B、一FD 722B、一重設電晶體723B、一放大電晶體724B及一選擇電晶體725B。
分接頭驅動單元21將一預定電壓MIX0 (第一電壓)施加至P+半導體區73-1，且將一預定電壓MIX1 (第二電壓)施加至P+半導體區73-2。在上文所描述之實例中，電壓MIX0及電壓MIX1之一個電壓係1.5 V，且另一電壓係0 V。P+半導體區73-1及73-2係被施加第一電壓或第二電壓之電壓施加單元。
N+半導體區71-1及71-2係偵測透過入射至基板61之光之光電轉換產生之電荷且累積電荷之電荷偵測單元。
當供應至一閘極電極之一驅動信號TRG進入一主動狀態時，傳送電晶體721A回應於主動狀態而進入一傳導狀態，且將累積於N+半導體區71-1中之電荷傳送至FD 722A。當施加至一閘極電極之驅動信號TRG進入一主動狀態時，傳送電晶體721B回應於主動狀態而進入一傳導狀態，且將累積於N+半導體區71-2中之電荷傳送至FD 722B。
FD 722A暫時保留自N+半導體區71-1供應之一電荷DET0。FD 722B暫時保留自N+半導體區71-2供應之一電荷DET1。FD 722A對應於參考圖2所描述之FD部分A，且FD 722B對應於參考圖2所描述之FD部分B。
當供應至一閘極電極之一驅動信號RST進入一主動狀態時，重設電晶體723A回應於主動狀態而進入一傳導狀態，且將FD 722A之一電位重設至一預定位準(電力供應電壓VDD)。當供應至一閘極電極之驅動信號RST進入一主動狀態時，重設電晶體723B回應於主動狀態而進入一傳導狀態，且將FD 722B之一電位重設至一預定位準(電力供應電壓VDD)。應注意，當重設電晶體723A及723B進入主動狀態時，傳送電晶體721A及721B同時進入主動狀態。
在放大電晶體724A中，一源極電極透過選擇電晶體725A連接至一垂直信號線29A，且放大電晶體724A與連接至垂直信號線29A之一端之一恆定電流源電路單元726A之一負載MOS組合而構成一源極隨耦器電路。在放大電晶體724B中，一源極電極透過選擇電晶體725B連接至一垂直信號線29B，且放大電晶體724B與連接至垂直信號線29B之一端之一恆定電流源電路單元726B之一負載MOS組合而構成一源極隨耦器電路。
選擇電晶體725A經連接至放大電晶體724A之源極電極與垂直信號線29A之間。當施加至一閘極電極之一選擇信號SEL進入一主動狀態時，選擇電晶體725A回應於主動狀態而進入一傳導狀態，且將自放大電晶體724A輸出之像素信號輸出至垂直信號線29A。
選擇電晶體725B經連接至放大電晶體724B之源極電極與一垂直信號線29B之間。當供應至一閘極電極之選擇信號SEL進入一主動狀態時，選擇電晶體725B回應於主動狀態而進入一傳導狀態，且將自放大電晶體724B輸出之像素信號輸出至垂直信號線29B。
例如，由垂直驅動單元22控制像素51之傳送電晶體721A及721B、重設電晶體723A及723B、放大電晶體724A及724B、及選擇電晶體725A及725B。
＜像素之另一等效電路之組態實例＞
圖32繪示像素51之另一等效電路。
在圖32中，相同元件符號將賦予對應於圖31之一部分，且將適當地省略其描述。
在圖32中之等效電路中，與圖31中之等效電路相比，將一額外電容器727及控制額外電容器727之連接之一切換電晶體728添加至信號提取單元65-1及65-2兩者。
具體而言，額外電容器727A透過一切換電晶體728A連接至傳送電晶體721A與FD 722A之間，且一額外電容器727B透過一切換電晶體728B連接至傳送電晶體721B與FD 722B之間。
當供應至一閘極電極之一驅動信號FDG進入一主動狀態時，切換電晶體728A回應於主動狀態而進入一傳導狀態，且將額外電容器727A連接至FD 722A。當供應至一閘極電極之驅動信號FDG進入一主動狀態時，切換電晶體728B回應於主動狀態而進入一傳導狀態，且將額外電容器727B連接至FD 722B。
例如，在其中入射光之一光量為大之一高照度狀態中，垂直驅動單元22將切換電晶體728A及728B設定為主動狀態以將FD 722A及額外電容器727A彼此連接，且將FD 722B及額外電容器727B彼此連接。據此，可在高照明狀態中累積相對多之電荷。
另一方面，在其中入射光之光量為小之一低照明狀態中，垂直驅動單元22將切換電晶體728A及728B設定為一非主動狀態以分別將額外電容器727A及727B與FD 722A及FD 722B分離。
如在圖31中之等效電路中，可省略額外電容器727，但在提供額外電容器727且根據一入射光量選擇性地及適當地使用額外電容器727時，可保全一高動態範圍。
＜電壓供應線之配置實例＞
接著，將參考圖33A至圖35B給定用於將預定電壓MIX0或MIX1施加至作為像素51之信號提取單元65之電壓施加單元之P+半導體區73-1及73-2之電壓供應線之一配置之描述。圖33A及圖33B以及圖34A及圖34B中繪示之電壓供應線741對應於圖1中所繪示之電壓供應線30。
應注意，將關於圖33A及圖33B以及圖34A及圖34B給定採用圖9中所繪示之一圓形組態作為像素51之信號提取單元65之一組態之描述，但毋庸置疑可採用其他組態。
圖33A係繪示電壓供應線之一第一配置實例之一平面視圖。
在第一配置實例中，相對於二維地配置成一矩陣形狀之多個像素51，一電壓供應線741-1或741-2沿一垂直方向佈線於沿一水平方向彼此相鄰之兩個像素之間(在其邊界處)。
電壓供應線741-1在像素51之各者中之兩件信號提取單元65之間的一側上連接至信號提取單元65-1之P+半導體區73-1。電壓供應線741-2在像素51中之兩件信號提取單元65之間的另一側上連接至信號提取單元65-2之P+半導體區73-2。
在第一配置實例中，兩件電壓供應線741-1及741-2係相對於兩個像素行配置，且因此配置於像素陣列單元20中之電壓供應線741之數目變為與像素51之行之數目實質上相同。
圖33B係繪示電壓供應線之一第二配置實例之一平面視圖。
在第二配置實例中，相對於二維地配置成一矩陣形狀之多個像素51之一個像素行，兩件電壓供應線741-1及741-2係沿垂直方向佈線。
電壓供應線741-1在像素51之各者中之兩件信號提取單元65之間的一側上連接至信號提取單元65-1之P+半導體區73-1。電壓供應線741-2在像素51中之兩件信號提取單元65之間的另一側上連接至信號提取單元65-2之P+半導體區73-2。
在第二配置實例中，兩件電壓供應線741-1及741-2係相對於一個像素行佈線，且因此四件電壓供應線741係相對於兩個像素行配置。據此，所配置之電壓供應線741之數目變為像素51之行之數目之近似兩倍。
圖33A及圖33B中之配置實例之任一者係一週期性配置。在週期性配置中，相對於沿一垂直方向配置之像素週期性地重複其中電壓供應線741-1經連接至信號提取單元65-1之P+半導體區73-1且電壓供應線741-2經連接至P+半導體區73-2之組態。
在圖33A中所繪示之第一配置實例中，可減少相對於像素陣列單元20佈線之電壓供應線741-1及741-2之數目。
在圖33B中所繪示之第二配置實例中，與第一配置實例相比，佈線件之數目進一步增加，但連接至一件電壓供應線741之信號提取單元65之數目變為一半，且因此可降低一互連件之一負載，且因此第二配置實例對於高速驅動或其中像素陣列單元20中之像素之一總數目為大之一情況係有效的。
圖34A係繪示電壓供應線之一第三配置實例之一平面視圖。
第三配置實例係其中兩件電壓供應線741-1及741-2係如圖33A中之第一配置實例中般相對於兩個像素行安置之一實例。
第三配置實例與圖33A中之第一配置實例之不同之處在於：信號提取單元65-1及65-2之連接目的地在沿一垂直方向配置之兩個像素之間彼此不同。
具體而言，例如，在像素51中，電壓供應線741-1經連接至信號提取單元65-1之P+半導體區73-1，且電壓供應線741-2經連接至信號提取單元65-2之P+半導體區73-2，但在一像素51中(在像素51之一下側或一上側上)，電壓供應線741-1經連接至信號提取單元65-2之P+半導體區73-2，且電壓供應線741-2經連接至信號提取單元65-1之P+半導體區73-1。
圖34B係繪示電壓供應線之一第四配置實例之一平面視圖。
第四配置實例係其中兩件電壓供應線741-1及741-2如圖33B中之第二配置實例中般相對於兩個像素行安置之一實例。
第四配置實例與圖33B中之第二配置實例之不同之處在於：信號提取單元65-1及65-2之連接目的地在沿一垂直方向配置之兩個像素之間彼此不同。
具體而言，例如，在像素51中，電壓供應線741-1經連接至信號提取單元65-1之P+半導體區73-1，且電壓供應線741-2經連接至信號提取單元65-2之P+半導體區73-2，但在一像素51中(在像素51之一下側或一上側上)，電壓供應線741-1經連接至信號提取單元65-2之P+半導體區73-2，且電壓供應線741-2經連接至信號提取單元65-1之P+半導體區73-1。
在圖34A中所繪示之第三配置實例中，可減少相對於像素陣列單元20佈線之電壓供應線741-1及741-2之數目。
在圖34B中所繪示之第四配置實例中，與第三配置實例相比，佈線件之數目進一步增加，但連接至一件電壓供應線741之信號提取單元65之數目變為一半，且因此可降低一互連件之一負載，且因此第四配置實例對於高速驅動或其中像素陣列單元20中之像素之一總數目為大之一情況係有效的。
圖34A及圖34B中之配置實例之任一者係一鏡面配置，其中相對於沿一上下方向(垂直方向)彼此相鄰之兩個像素之連接目的地經鏡像反轉。
如圖35A中所繪示，在週期性配置中，施加至彼此相鄰且其等間插置有一像素邊界之兩件信號提取單元65之電壓變得彼此不同，且因此在相鄰像素之間發生電荷交換。據此，電荷傳送效率優於鏡面配置，但相鄰像素之串擾特性劣於鏡面配置。
另一方面，如圖35B中所繪示，在鏡面配置中，施加至彼此相鄰且其等之間插置有一像素邊界之兩件信號提取單元65之電壓彼此相同，且因此抑制相鄰像素之間的電荷交換。據此，電荷傳送效率劣於鏡面配置，但相鄰像素之串擾特性優於鏡面配置。
＜第十四實施例中之多個像素之橫截面組態＞
在如圖2等中所繪示之像素之一橫截面組態或類似者中，省略形成於與基板61之光入射表面相對之前表面側上之多層互連層之圖解。
在下文中，關於上文所描述之若干實施例，在其中不省略多層互連層之一狀態中繪示彼此相鄰之多個像素之一橫截面視圖。
首先，圖36及圖37中繪示圖28中所繪示之第十四實施例中之多個像素之一橫截面視圖。
圖28中所繪示之第十四實施例係關於在與基板61之光入射表面相對之一側上包含大面積反射構件631之像素之一組態。
圖36對應於沿圖11中之線B-B'截取之一橫截面視圖，且圖37對應於沿線A-A'截取之一橫截面視圖。另外，沿圖17中之線C-C'截取之一橫截面視圖可如圖36般展示。
如圖36中所繪示，在像素51中，氧化物膜64經形成於中心部分處，且信號提取單元65-1及信號提取單元65-2分別形成於氧化物膜64之兩側上。
在信號提取單元65-1中，在其中P+半導體區73-1及P-半導體區74-1經設定為中心之一狀態中，N+半導體區71-1及N-半導體區72-1經形成為環繞P+半導體區73-1及P-半導體區74-1之周邊。P+半導體區73-1及N+半導體區71-1與多層互連層811接觸。P-半導體區74-1經安置於P+半導體區73-1之一上側(晶片上透鏡62側)上以覆蓋P+半導體區73-1，且N-半導體區72-1經安置於N+半導體區71-1之一上側(晶片上透鏡62側)上以覆蓋N+半導體區71-1。換言之，P+半導體區73-1及N+半導體區71-1經安置於基板61內部多層互連層811側上，且N-半導體區72-1及P-半導體區74-1經安置於基板61內部之晶片上透鏡62側上。另外，將N+半導體區71-1及P+半導體區73-1彼此隔離之隔離部分75-1經形成於具有氧化物膜或類似者之區之間。
在信號提取單元65-2中，在其中P+半導體區73-2及P-半導體區74-2經設定為中心之一狀態中，N+半導體區71-2及N-半導體區72-2經形成以環繞P+半導體區73-2及P-半導體區74-2之周邊。P+半導體區73-2及N+半導體區71-2與多層互連層811接觸。P-半導體區74-2經安置於P+半導體區73-2之一上側(晶片上透鏡62側)上以覆蓋P+半導體區73-2，且N-半導體區72-2經形成於N+半導體區71-2之一上側(晶片上透鏡62側)上以覆蓋N+半導體區71-2。換言之，P+半導體區73-2及N+半導體區71-2經安置於基板61內部多層互連層811側上，且N-半導體區72-2及P-半導體區74-2經安置於基板61內部晶片上透鏡62側上。此外，將N+半導體區71-2及P+半導體區73-2彼此隔離之隔離部分75-2亦經形成於具有氧化物膜或類似者之區之間。
氧化物膜64亦經形成於相鄰像素51之間的一邊界區中，即，在一預定像素51之信號提取單元65-1之N+半導體區71-1與相鄰於預定像素51之一像素51之信號提取單元65-2之N+半導體區71-2之間。
固定電荷膜66經形成於基板61之光入射表面側上之一介面(圖36及圖37中之上表面)處。
如圖36中所繪示，當將針對每個像素形成在基板61之光入射表面側上之晶片上透鏡62分成一上升部分821 (其厚度在一像素內部之一區之整個表面上方均勻地上升)及一彎曲表面部分822 (其厚度取決於像素內部沿一高度方向之一位置而不同)時，上升部分821之厚度經設定為小於彎曲表面部分822之厚度。上升部分821之厚度愈大，傾斜入射光愈可能被像素間光屏蔽膜63反射。據此，當上升部分821之厚度經設定為更小時，可接收至基板61中之傾斜入射光。另外，彎曲表面部分822之厚度愈大，入射光愈進一步會聚至一像素之中心。
多層互連層811經形成於與基板61之光入射表面側相對之一側上，其中針對每個像素形成晶片上透鏡62。換言之，作為一半導體層之基板61經安置於晶片上透鏡62與多層互連層811之間。多層互連層811包含五層金屬膜M1至M5及安置於該等金屬膜之間的一層間絕緣膜812。應注意，在圖36中，在多層互連層811之五層金屬膜M1至M5當中，最外側上之金屬膜M5存在於未觀看到金屬膜M5之一位置處，且因此圖36之橫截面視圖中未繪示金屬膜M5。然而，圖37之一橫截面視圖中繪示金屬膜M5，圖37係自與圖36中之一方向不同之一方向所見之一橫截面視圖。
如圖37中所繪示，一像素電晶體Tr經形成於多層互連層811與基板61之間的一介面部分之一像素邊界區中。像素電晶體Tr係圖31及圖32中所繪示之傳送電晶體721、重設電晶體723、放大電晶體724及選擇電晶體725之任一者。
供電一電力供應電壓之一電力供應線813、將一預定電壓供應至P+半導體區73-1或73-2之一電壓施加互連件814及作為反射入射光之一構件之一反射構件815包含於多層互連層811之五層金屬膜M1至M5當中最靠近基板61之金屬膜M1中。在圖36中所繪示之金屬膜M1中，除電力供應線813及電壓施加互連件814以外之一互連件變為反射構件815，但省略一部分元件符號以防止圖式之複雜化。反射構件815係經提供以反射入射光之一虛設互連件，且對應於圖28中所繪示之反射構件631。反射構件815經安置於N+半導體區71-1及71-2之一下側上以在一平面視圖中與作為電荷偵測單元之N+半導體區71-1及71-2重疊。應注意，在其中提供第十五實施例之光屏蔽構件631'而非圖28中所繪示之第十四實施例之反射構件631之一情況中，圖36中之反射構件815之一部分變為光屏蔽部分631'。
另外，在金屬膜M1中，連接N+半導體區71及傳送電晶體721之一電荷提取互連件(圖36中未繪示)經形成以將累積於N+半導體區71中之電荷傳送至FD 722。
應注意，在該實例中，反射構件815 (反射構件631)及電荷提取互連經設定為安置於金屬膜M1之相同層中，但不限於安置於相同層處。
在作為自基板61側之一第二層之金屬膜M2中，例如，形成連接至金屬膜M1之電壓施加互連件814之一電壓施加互連件816、傳送驅動信號TRG、驅動信號RST、選擇信號SEL、驅動信號FDG及類似者之一控制線817及一接地線及類似者。另外，FD 722B及額外電容器727A經形成於金屬膜M2中。
在作為自基板61側之一第三層之金屬膜M3中，例如，形成垂直信號線29、用於屏蔽之一VSS互連件及類似者。
在作為自基板61側之第四層及第五層之金屬膜M4及金屬膜M5中，例如，形成將一預定電壓MIX0或MIX1施加至作為信號提取單元65之電壓施加單元之P+半導體區73-1及73-2之電壓供應線741-1及741-2 (圖33A及圖33B以及圖34A及圖34B)。
應注意，稍後將參考圖42及圖43描述多層互連層811之五層金屬膜M1至M5之一平面配置。
＜第九實施例之多個像素之橫截面組態＞
圖38係繪示圖22中在其中未省略多層互連層之一態樣中關於多個像素所繪示之第九實施例之一像素結構之一橫截面視圖。
圖22中所繪示之第九實施例係包含隔離區441之一像素組態，隔離區441係藉由在基板61內部之一像素邊界部分處自基板61之後表面(光入射表面)側形成一預定深度之一長形凹槽(溝槽)且藉由在凹槽中嵌入一光屏蔽膜而獲得。
包含信號提取單元65-1及65-2、多層互連層811之五層金屬膜M1至M5及類似者之其他組態與圖36中所繪示之組態類似。
＜第九實施例之修改實例1之多個像素之橫截面組態＞
圖39係繪示圖23中在其中未省略多層互連層之一態樣中關於多個像素所繪示之第九實施例之修改實例1之一像素結構之一橫截面視圖。
圖23中所繪示之第九實施例之修改實例1係包含隔離區471之一像素組態，隔離區471在基板61內部之一像素邊界部分處穿透整個基板61。
包含信號提取單元65-1及65-2、多層互連層811之五層金屬膜M1至M5及類似者之其他組態與圖36中所繪示之組態類似。
＜第十六實施例之多個像素之橫截面組態＞
圖40係繪示圖29中在其中未省略多層互連層之一態樣中關於多個像素所繪示之第十六實施例之一像素結構之一橫截面視圖。
圖29中所繪示之第十六實施例係在基板61內部與光入射表面相對之一表面側上之中心部分處(即，在圖式中之下表面之一內側上)包含P井區671之一組態。另外，分離部分672-1經形成於具有氧化物膜或類似者之P井區671與N+半導體區71-1之間。類似地，分離部分672-2經形成於具有氧化物膜或類似者之P井區671與N+半導體區71-2之間。P井區671亦經形成於基板61之一下表面之一像素邊界部分處。
包含信號提取單元65-1及65-2、多層互連層811之五層金屬膜M1至M5及類似者之其他組態與圖36中所繪示之組態類似。
＜第十實施例之多個像素之橫截面組態＞
圖41係繪示圖24中在其中未省略多層互連層之一態樣中關於多個像素所繪示之第十實施例之一像素結構之一橫截面視圖。
圖24中所繪示之第十實施例係其中提供基板厚度較大之基板501而非基板61之一像素組態。
包含信號提取單元65-1及65-2、多層互連層811之五層金屬膜M1至M5及類似者之其他組態與圖36中所繪示之組態類似。
＜五層金屬膜M1至M5之平面配置實例＞
接著，將參考圖42A至圖42C以及圖43A及圖43B給定圖36至圖41中所繪示之多層互連層811之五層金屬膜M1至M5之一平面配置實例之描述。
圖42A繪示多層互連層811之五層金屬膜M1至M5當中之第一層金屬膜M1之一平面配置實例。
圖42B繪示多層互連層811之五層金屬膜M1至M5當中之第二層金屬膜M2之一平面配置實例。
圖42C繪示多層互連層811之五層金屬膜M1至M5當中之第三層金屬膜M3之一平面配置實例。
圖43A繪示多層互連層811之五層金屬膜M1至M5當中之第四層金屬膜M4之一平面配置實例。
圖43B繪示多層互連層811之五層金屬膜M1至M5當中之第五層金屬膜M5之一平面配置實例。
應注意，由一虛線指示圖42A至圖42C以及圖43A及圖43B中之像素51之一區、及圖11中所繪示之具有八邊形形狀之信號提取單元65-1及65-2之一區。
在圖42A至圖42C以及圖43A及圖43B中，圖式中之一垂直方向係像素陣列單元20之一垂直方向，且圖式中之一水平方向係像素陣列單元20之一水平方向。
在如圖42A中所繪示之多層互連層811之第一層金屬膜M1中，形成反射紅外光之反射構件631。在像素51之一區中，相對於信號提取單元65-1及65-2之各者形成兩片反射構件631，且沿垂直方向對稱地形成信號提取單元65-1之兩片反射構件631及信號提取單元65-2之兩片反射構件631。
另外，一像素電晶體互連區831沿水平方向安置於相鄰像素51之反射構件631之間。在像素電晶體互連區831中，形成連接傳送電晶體721、重設電晶體723、放大電晶體724或選擇電晶體725之像素電晶體Tr之一互連件。基於兩件信號提取單元65-1及65-2之一中間線(未繪示)，沿垂直方向對稱地形成像素電晶體Tr之互連件。
另外，互連件(諸如一接地線832、一電力供應線833及一接地線834)經形成於相鄰像素51之反射構件631之間。基於兩件信號提取單元65-1及65-2之中心線，沿垂直方向對稱地形成互連件。
如上文所描述，在第一層金屬膜M1中，由於在像素內部對稱地安置信號提取單元65-1側上之一區及信號提取單元65-2側上之一區，因此在信號提取單元65-1與65-2之間均勻地調整一互連負載。據此，減少信號提取單元65-1及65-2之一驅動變動。
在第一層金屬膜M1中，由於大面積反射構件631經形成於形成在基板61中之信號提取單元65-1及65-2之一下側上，因此透過晶片上透鏡62入射至基板61中且透射穿過基板61而不在基板61中進行光電轉換之紅外光經反射構件631反射且致使再次入射至基板61中。據此，可增加在基板61內部光電轉換之紅外光之量，且因此可改良量子效率(QE)，即，像素51相對於紅外光之靈敏度。
另一方面，在第一層金屬膜M1中，在其中光屏蔽構件631'代替反射構件631安置於與反射構件631相同之區中之一情況中，可抑制透過晶片上透鏡62自光入射表面入射至基板61中且透射穿過基板61而不在基板61內部進行光電轉換之紅外光在互連層中散射及入射至附近像素。據此，可防止在附近像素中錯誤地偵測到光。
在多層互連層811之第二層金屬膜M2中，如圖42B中所繪示，一控制線區851 (其中形成沿一水平方向傳送一預定信號之控制線841至844及類似者)經安置於信號提取單元65-1與65-2之間的一位置處。例如，控制線841至844係傳送驅動信號TRG、驅動信號RST、選擇信號SEL或驅動信號FDG之線。
當控制線區851經安置於兩件信號提取單元65之間時，對信號提取單元65-1及65-2之各者之一影響變得均勻，且因此可減少信號提取單元65-1與65-2之間的一驅動變動。
另外，其中形成FD 722B或額外電容器727A之一電容器區852經安置於與第二層金屬膜M2之控制線區851不同之一預定區中。在電容器區852中，金屬膜M2經圖案化且經形成為一梳齒形狀以建構FD 722B或額外電容器727A。
當FD 722B或額外電容器727A經安置於第二層金屬膜M2中時，可根據一所要設計互連能力自由地安置FD 722B或額外電容器727A之一圖案，且因此可改良設計之自由度。
在多層互連層811之第三層金屬膜M3中，如圖42C中所繪示，至少形成將自各像素51輸出之像素信號傳送至行處理單元23之垂直信號線29。可相對於一個像素行安置三件或更多件垂直信號線29以改良像素信號之一讀出速度。另外，除垂直信號線29以外，一遮罩互連件亦可經安置以減小耦合電容。
在多層互連層811之第四層金屬膜M4及第五層金屬膜M5中，形成將預定電壓MIX0或MIX1施加至像素51中之信號提取單元65之P+半導體區73-1及73-2之電壓供應線741-1及741-2。
圖43A及圖43B中所繪示之金屬膜M4及金屬膜M5表示在採用圖33A中所繪示之第一配置實例中之電壓供應線741之情況中之一實例。
金屬膜M4之電壓供應線741-1透過金屬膜M3及M2連接至金屬膜M1之電壓施加互連件814 (例如，圖36)，且電壓施加互連件814經連接至像素51之信號提取單元65-1之P+半導體區73-1。類似地，金屬膜M4之電壓供應線741-2透過金屬膜M3及M2連接至金屬膜M1之電壓施加互連件814 (例如，圖36)，且電壓施加互連件814經連接至像素51之信號提取單元65-2之P+半導體區73-2。
金屬膜M5之電壓供應線741-1及741-2在像素陣列單元20之周邊處連接至分接頭驅動單元21。金屬膜M4之電壓供應線741-1及電壓供應金屬膜M5之線741-1藉由在存在兩個金屬膜之一平面區中之一預定位置處之一通孔(未繪示)或類似者彼此連接。來自分接頭驅動單元21之預定電壓MIX0或MIX1在透過金屬膜M5之電壓供應線741-1及741-2傳送之後供應至金屬膜M4之電壓供應線741-1及741-2，且透過金屬膜M3及M2自電壓供應線741-1及741-2供應至金屬膜M1之電壓施加互連件814。
當光接收元件1經設定為背照型CAPD感測器時，例如，如圖43A及圖43B中所繪示，可佈線電壓供應線741-1及741-2以沿垂直方向將預定電壓MIX0或MIX1施加至像素51之信號提取單元65，即，可自由地設計驅動互連件之一佈線寬度及一佈局。另外，可實現適於一高速驅動之佈線或考量負載降低之佈線。
＜像素電晶體之平面配置實例＞
圖44A至圖44C係繪示圖42A中所繪示之第一層金屬膜M1與形成於金屬膜M1上且其中形成像素電晶體Tr之一閘極電極及類似者之多晶矽層之間的一重疊結構之平面視圖。
圖44A係藉由使圖44C中之金屬膜M1及圖44B中之多晶矽層重疊而獲得之一平面視圖，圖44B係僅多晶矽層之一平面視圖，且圖44C係僅金屬膜M1之一平面視圖。圖44C中之金屬膜M1之平面視圖與圖42A中所繪示之平面視圖相同，但省略陰影線。
如上文參考圖42A所描述，像素電晶體互連區831經形成於各自像素之反射構件631之間。
對應於信號提取單元65-1及65-2之各者之像素電晶體Tr經形成於像素電晶體互連區831中，例如如圖44B中所繪示。
在圖44B中，基於兩件信號提取單元65-1及65-2之一中間線(未繪示)，自更靠近中間線之一側依序形成重設電晶體723A及723B、傳送電晶體721A及721B、切換電晶體728A及728B、選擇電晶體725A及725B、及放大電晶體724A及724B之閘極電極。
基於兩件信號提取單元65-1及65-2之中間線(未繪示)，沿垂直方向對稱地形成連接圖44C中所繪示之金屬膜M1之像素電晶體Tr之互連件。
如上文所描述，像素電晶體互連區831內部之多個像素電晶體Tr以一對稱方式安置於信號提取單元65-1側上之一區及信號提取單元65-2側上之一區中。據此，可減少信號提取單元65-1及65-2之一驅動變動。
＜反射構件631之修改實例＞
接著，將參考圖45A至圖45C以及圖46A及圖46B描述形成於金屬膜M1中之反射構件631之一修改實例。
在上文所描述之實例中，如圖42A中所繪示，大面積反射構件631經安置於像素51內部之信號提取單元65之周邊處之一區中。
相比之下，例如，如圖45A中所繪示，反射構件631可經安置成一格子形圖案。以此方式，當反射構件631經形成為格子形圖案時，可移除圖案各向異性，且可降低反射能力之XY各向異性。換言之，當反射構件631經形成為格子形圖案時，入射光至一部分偏壓區之反射減少，且入射光可能被均等地反射。據此，改良距離測量準確度。
替代地，例如，如圖45B中所繪示，反射構件631可經安置成一條帶形圖案。以此方式，當反射構件631經形成為條帶形圖案時，反射構件631之圖案可用作一互連電容器，且因此可實現其中一動態範圍擴展至最大值之一組態。
應注意，圖45B繪示一垂直條帶形狀之一實例，但一水平條帶形狀亦係可能的。
替代地，例如，如圖45C中所繪示，反射構件631可僅安置於一像素中心區中，更具體而言，僅安置於兩件信號提取單元65之間。以此方式，當反射構件631經形成於像素中心區中且未經形成於一像素端處時，可抑制在其中傾斜光入射同時歸因於反射構件631相對於像素中心區而獲得一靈敏度改良效應之一情況中反射至相鄰像素之分量，且因此可實現其中強調串擾之抑制之一組態。。
另外，例如，如圖46A中所繪示，當反射構件631之一部分經圖案安置成一梳齒形狀時，金屬膜M1之一部分可被分派給FD 722或額外電容器727之互連電容。在圖46A中，由一實線環繞之區861至864內部之梳齒形狀構成FD 722或額外電容器727之至少一部分。FD 722或額外電容器727可經安置以適當地分配至金屬膜M1及金屬膜M2。可針對反射構件631安置金屬膜M1之一圖案，且FD 722或額外電容器727之電容係有價的。
圖46B繪示在其中未安置反射構件631之一情況中之金屬膜M1之一圖案。期望安置反射構件631以增加在基板61之內部光電轉換之紅外光之量且改良像素51之靈敏度，但亦可採用其中未安置反射構件631之一組態。
圖45A至圖45C以及圖46A及圖46B中所繪示之反射構件631之配置實例亦以一類似方式適用於光屏蔽構件631'。
＜光接收元件之基板組態實例＞
圖1中之光接收元件1可採用圖47A至圖47C之任一者中之一基板組態。
圖47A繪示其中光接收元件1係由一片半導體基板911及定位於半導體基板911之一下側上之一支撐基板912構成之一實例。
在此情況中，對應於像素陣列單元20之一像素陣列區951、控制像素陣列區951之各自像素之一控制電路952及包含處理像素信號之一信號處理電路之一邏輯電路953經形成於半導體基板911中之一上側上。
分接頭驅動單元21、垂直驅動單元22、水平驅動單元24及類似者包含於控制電路952中。執行像素信號之AD轉換處理之行處理單元23及執行根據自一像素內部之兩件或更多件信號提取單元65獲取之像素信號之一比計算一距離之距離計算處理、校準處理及類似者之信號處理單元31包含於邏輯電路953中。
替代地，如圖47B中所繪示，光接收元件1可經設定為其中層壓形成有像素陣列區951及控制電路952之一第一半導體基板921以及形成有邏輯電路953之一第二半導體基板922之一組態。應注意，第一半導體基板921及第二半導體基板922例如藉由一通孔或Cu-Cu之一金屬鍵彼此電連接。
替代地，如圖47C中所繪示，光接收元件1可經設定為其中僅形成像素陣列區951之一第一半導體基板931及其中一面積控制電路954包含控制各像素之一控制電路及處理像素信號之一信號處理電路之一第二半導體基板932之一層壓結構，該控制電路及該信號處理電路係以一個像素單元或多個像素之區域單元提供。第一半導體基板931及第二半導體基板932例如藉由一通孔或Cu-Cu之金屬鍵彼此電連接。
如在圖47C中之光接收元件1中，根據其中控制電路及信號處理電路係以一個像素單元或區域單元提供之組態，可設定每個分區控制單元之一最佳驅動時序或增益，且可獲取最佳化距離資訊而無關於一距離或一反射率。另外，可藉由僅驅動一部分區而非整個像素陣列區951來計算距離資訊，且因此亦可根據一操作模式抑制功率消耗。
＜像素電晶體之周邊處之雜訊之對策實例＞
然而，在沿一水平方向配置於像素陣列單元20中之像素51之一邊界部分處，如圖37中之橫截面視圖中所繪示，安置像素電晶體Tr，諸如重設電晶體723、放大電晶體724及選擇電晶體725。
當更詳細地繪示圖37中所繪示之像素邊界部分之一像素電晶體配置區時，如圖48中所繪示，像素電晶體Tr (諸如重設電晶體723、放大電晶體724及選擇電晶體725)經形成於一P井區1011中，P井區1011形成於基板61之一前表面側上。
P井區1011經形成為沿一平面方向以預定間隔與形成於信號提取單元65之N+半導體區71之周邊處之氧化物膜64 (諸如一淺溝槽隔離(STI))隔開。另外，亦用作像素電晶體Tr之一閘極絕緣膜之氧化物膜1012經形成於基板61之一後表面側上之一介面處。
此時，在基板61之後表面側介面處，歸因於由氧化物膜1012中之正電荷獲得之一電位，電子可能累積於氧化物膜64與P井區1011之間的一間隙區1013中。據此，在其中不存在一電子放電機構之一情況中，電子溢出並擴散，且因此電子經收集於一N型半導體區中並變為雜訊。
在此，如圖49A中所繪示，一P井區1021可經形成以延伸直至沿一平面方向與相鄰於P井區1021之氧化物膜64接觸，使得間隙區1013不存在於基板61之後表面側介面處。據此，可防止電子累積於圖48中所繪示之間隙區1013中，且因此可抑制雜訊。與作為基板61中之一光電轉換區之一P型半導體區1022相比，P井區1021之一雜質濃度經設定為更高。
替代地，如圖49B中所繪示，當形成於信號提取單元65之N+半導體區71之周邊處之氧化物膜1032可經形成以沿一平面方向延伸直至一P井區1031時，使得間隙區1013不存在於基板61之後表面側介面處。在此情況中，P井區1031中之像素電晶體Tr (諸如重設電晶體723、放大電晶體724及選擇電晶體725)藉由氧化物膜1033而元件隔離。例如，氧化物膜1033係藉由STI而形成，且可以與氧化物膜1032相同之程序形成。
根據圖49A及圖49B中之組態，在基板61之後表面側介面處，像素之邊界部分中之絕緣膜(氧化物膜64及氧化物膜1032)及P井區(P井區1021及P井區1031)彼此接觸，且因此可移除間隙區1013。據此，可防止電子累積且可抑制雜訊。圖49A或圖49B中之組態適用於本說明書中所描述之任何實施例。
替代地，在採用其中留下間隙區1013之一組態之情況中，可藉由採用圖50或圖51中所繪示之一組態來抑制間隙區1013中發生之電子累積。
圖50以一平面視圖繪示氧化物膜64、P井區1011及間隙區1013之一配置，其中二維地配置針對每個像素包含兩件信號提取單元65-1及65-2之雙分接頭像素51。
在其中未藉由STI或深溝槽隔離(DTI)隔離二維配置像素之一情況中，如圖50中所繪示，多個P井區1011經形成為與沿一行方向配置之多個像素連續之一行形狀。
作為用於使電荷放電之一汲極，一N型擴散層1061經設置於一無效像素區1052中 (無效像素區1052經安置於像素陣列單元20之一有效像素區1051之一外側中)之像素51之間隙區1013中，且電子可經放電至N型擴散層1061。N型擴散層1061經形成於基板61之一後表面側介面上，且GND (0 V)或一正電壓經施加至N型擴散層1061。像素51之間隙區1013中產生之電子沿一垂直方向(行方向)遷移至無效像素區1052中之N型擴散層1061，且經收集於由像素行共用之N型擴散層1061中，且因此可抑制雜訊。
另一方面，如圖51中所繪示，在其中藉由一像素隔離部分1071使用STI、DTI或類似者隔離像素之一情況中，N型擴散層1061可經設置於像素51之間隙區1013中。據此，像素51之間隙區1013中產生之電子自N型擴散層1061放電，且因此可抑制雜訊。圖50及圖51中之組態適用於本說明書中所描述之任何實施例。
＜有效像素區之周邊處之雜訊＞
接著，將描述有效像素區之周邊處之電荷之放電。
例如，其中安置一光屏蔽像素之一光屏蔽像素區存在於相鄰於有效像素區之一外周邊部分處。
如圖52中所繪示，在一光屏蔽像素區中之一光屏蔽像素51X中，以與有效像素區中之像素51類似之一方式形成信號提取單元65及類似者。另外，光屏蔽像素區中之光屏蔽像素51X具有其中像素間光屏蔽膜63經形成於一像素區之整個表面上且因此光不會入射之一結構。另外，在光屏蔽像素51X中，可不施加一驅動信號。
另一方面，在相鄰於有效像素區之光屏蔽像素區中，來自一透鏡之傾斜光、來自像素間光屏蔽膜63之繞射光及來自多層互連層811之反射光入射，且產生光電子。因為不存在一放電目的地，所以經產生之光電子經累積於光屏蔽像素區中，歸因於一濃度梯度而擴散至有效像素區，且與信號電荷混合。據此，光電子變為雜訊。有效像素區之周邊處之雜訊變為所謂的訊框不均勻性。
在此，作為在有效像素區之周邊處發生之雜訊之一對策，在光接收元件1中，可在有效像素區1051之外周邊處提供圖53A至圖53D之任一者中之一電荷放電區1101。
圖53A至圖53D係繪示設置於有效像素區1051之外周邊處之電荷放電區1101之一組態實例之平面視圖。
在圖53A至圖53D之任一者中，電荷放電區1101經設置於安置在基板61之中心部分處之有效像素區1051之外周邊處，且一OPB區1102經設置於電荷放電區1101之一外側上。電荷放電區1101係一內虛線矩形區與一外虛線矩形區之間的一陰影區。OPB區1102係其中像素間光屏蔽膜63經形成於區之整個表面上之一區，且安置以與有效像素區中之像素51類似之一方式操作以偵測一黑階信號之一OPB像素。在圖53A至圖53D中，一灰色區表示其中形成像素間光屏蔽膜63且因此屏蔽光之一區。
圖53A中之電荷放電區1101包含其中安置一開口像素之一開口像素區1121及其中安置光屏蔽像素51X之一光屏蔽像素區1122。開口像素區1121中之開口像素係具有與有效像素區1051中之像素51相同之像素結構之一像素，且執行一預定操作。光屏蔽像素區1122之光屏蔽像素51X係具有與有效像素區1051中之像素51相同之像素結構之一像素，且執行一預定操作，惟像素間光屏蔽膜63經形成於像素區之整個表面上除外。
開口像素區1121在有效像素區1051之外周邊之四側之各行或各列中包含一或多個像素之一像素行或一像素列。光屏蔽像素區1122亦在開口像素區1121之外周邊之四側之各行或各列中包含一或多個像素之一像素行或一像素列。
圖53B中之電荷放電區1101包含其中安置光屏蔽像素51X之光屏蔽像素區1122及其中安置一N型擴散層之一N型區1123。
圖54係當電荷放電區1101包含光屏蔽像素區1122及N型區1123時之一橫截面視圖。
N型區1123係其中區之整個表面使用像素間光屏蔽膜63屏蔽之一區，且作為一高濃度N型半導體區之一N型擴散層1131代替信號提取單元65形成於基板61之P型半導體區1022中。0 V電壓或一正電壓始終或間歇地自多層互連層811之金屬膜M1施加至N型擴散層1131。例如，在一平面視圖中，N型擴散層1131可以一近似連續環形形狀形成於N型區1123中之整個P型半導體區1022處。替代地，N型擴散層1131可部分地形成於N型區1123中之P型半導體區1022處，且多個N型擴散層1131可經配置以在一平面視圖中以一近似環形形狀散射。
返回至圖53B，光屏蔽像素區1122在有效像素區1051之外周邊之四側之各行或各列中包含一或多個像素之一像素行或一像素列。N型區1123在光屏蔽像素區1122之外周邊之四側之各行或各列中具有一預定行寬度或列寬度。
圖53C中之電荷放電區1101包含其中安置一光屏蔽像素之光屏蔽像素區1122。光屏蔽像素區1122在有效像素區1051之外周邊之四側之各行或各列中包含一或多個像素之一像素行或一像素列。
圖53D中之電荷放電區1101包含其中安置一開口像素之開口像素區1121及其中安置一N型擴散層之N型區1123。
由開口像素區1121中之一開口像素及光屏蔽像素區1122中之一光屏蔽像素51X執行之一預定操作可包含其中始終或間歇地將一正電壓施加至一像素之一N型半導體區之一操作，且期望該操作係其中如像素51中之操作般在確認有效像素區1051之像素51之一時序將一驅動信號施加至一像素電晶體、一P型半導體區或一N型半導體區之一操作。
圖53A至圖53D中所繪示之電荷放電區1101之組態實例僅係闡釋性的且不限於此。電荷放電區1101可具有包含以下任一者之一組態：一開口像素，其執行一預定操作；一光屏蔽像素，其執行一預定操作；一N型區，其包含一N型擴散層，一0 V電壓或一正電壓始終或間歇地施加至該N型擴散層。據此，例如，開口像素、光屏蔽像素及N型區可經混合於一個像素行或像素列中，或不同種類之開口像素、光屏蔽像素及N類區可安置於有效像素區之周邊處之四側之一像素列或一像素行中。
如上文所描述，當電荷放電區1101經設置於有效像素區1051之外周邊處時，可抑制除有效像素區1051以外之一區中之電子累積。據此，可抑制在將自有效像素區1051之一外側擴散至有效像素區1051之光學電荷添加至信號電荷時出現雜訊。
另外，當電荷放電區1101經設置於OPB區1102前方時，可防止有效像素區1051之一外側上之一光屏蔽區中產生之光電子擴散至OPB區1102，且因此可防止雜訊添加至黑階信號。圖53A至圖53D中所繪示之組態適用於本說明書中所描述之任何實施例。
＜第十八實施例＞
接著，將參考圖55A及圖55B給定在其中像素電晶體經安置於包含一光電轉換區之基板61中之一情況中之一電流流動之描述。
在像素51中，例如，當將1.5 V正電壓及0 V電壓分別施加至兩件信號提取單元65之P+半導體區73時，在兩件P+半導體區73之間出現一電場，且一電流自被施加1.5 V之P+半導體區73流動至被施加0 V之P+半導體區73。然而，形成於像素邊界部分處之P井區1011亦經設定為GND (0 V)，且因此除兩件信號提取單元65之間的電流流動以外，一電流亦自被施加1.5 V之P+半導體區73流動至如圖55A中所繪示之P井區1011。
圖55B係繪示圖42A中所繪示之像素電晶體互連區831之一配置之一平面視圖。
可透過佈局改變減小信號提取單元65之一面積。相比之下，像素電晶體互連區831之一面積係由一個像素電晶體之一佔用面積、像素電晶體之數目及一互連面積判定，且因此難以僅藉由研究佈局設計來減小面積。據此，當期望減小像素51之一面積時，像素電晶體互連區831之面積變為主要約束因素。必需減小一像素大小以實現高解析度，同時維持一感測器之一光學大小，但像素電晶體互連區831之面積變成約束。另外，當減小像素51之面積同時維持像素電晶體互連區831之面積時，如由圖55B中之一虛線箭頭所繪示之一電流流動至像素電晶體互連區831之一路線縮短，且因此電阻降低且電流增加。據此，像素51之面積之一減小導致功率消耗之一增加。
＜像素之組態實例＞
在此，如圖56中所繪示，可採用其中光接收元件1經設定為其中層壓兩片基板之一層壓結構且所有像素電晶體經安置於與包含一光電轉換區之一基板不同之一基板中之一組態。
圖56係根據一第十八實施例之一像素之一橫截面視圖。
圖56繪示多個像素之一橫截面視圖且如圖36及類似者之情況般對應於圖11中之線B-B'。
在圖56中，相同元件符號將賦予對應於根據圖36中所繪示之第十四實施例之多個像素之橫截面視圖之一部分，且將適當地省略其描述。
在圖56中所繪示之第十八實施例中，光接收元件1係藉由層壓包含一基板1201及一基板1211之兩片基板而構成。基板1201對應於圖36中所繪示之第十四實施例中之基板61，且例如由包含作為一光電轉換區之一P型半導體區1204之矽基板或類似者構成。基板1211亦由矽基板或類似者構成。
應注意，除矽基板或類似者以外，包含光電轉換區之基板1201亦可由例如一化合物半導體(諸如GaAs、InP及GaSb)、一窄帶隙半導體(諸如Ge)、或塗覆有一有機光電轉換膜之一玻璃基板或一塑膠基板構成。在其中基板1201由化合物半導體構成之一情況中，可預期歸因於一直接躍遷型能帶結構之量子效率之一改良、靈敏度之一改良及歸因於一基板厚度之一減小之一感測器之高度之一減小。另外，電子之遷移率為高，且因此可改良電子收集效率。另外，電洞之一遷移率為低，且因此可降低功率消耗。在其中基板1201由窄帶隙半導體構成之一情況中，可預期一近紅外區中之量子效率之一改良，及歸因於窄帶隙之靈敏度之一改良。
基板1201及基板1211係在其中基板1201之一互連層1202及基板1211之一互連層1212彼此面對之一狀態中接合。另外，基板1201側上之互連層1202之一金屬互連件1203及基板1211側上之互連層1212之一金屬互連件1213例如藉由Cu-Cu鍵結彼此電連接。應注意，互連層之間的電連接不限於Cu-Cu鍵結，且其實例包含類似金屬鍵結(諸如Au-Au鍵結及Al-Al鍵結)、一異種金屬鍵結(諸如Cu-Au鍵結、Cu-Al鍵結及Au-Al鍵結)及類似者。另外，第十四實施例之反射構件631或第十五實施例之光屏蔽構件631'亦可經設置於基板1201之互連層1202及基板1211之互連層1212之任一者中。
包含光電轉換區之基板1201與第一至第十七實施例之基板61之不同之處在於：所有像素電晶體Tr (諸如重設電晶體723、放大電晶體724及選擇電晶體725)未形成於基板1201中。
在圖56中所繪示之第十八實施例中，像素電晶體Tr (諸如重設電晶體723、放大電晶體724及選擇電晶體725)經形成於圖式中下側基板1211側上。在圖56中，圖式中繪示重設電晶體723、放大電晶體724及選擇電晶體725，但傳送電晶體721亦經形成於基板1211之一區(未繪示)中。
亦用作一像素電晶體之一閘極絕緣膜之一絕緣膜(氧化物膜) 1214經形成於基板1211與互連層1212之間。
據此，儘管圖式中未繪示，但在對應於圖11中之線A-A'之一橫截面視圖中觀看根據第十八實施例之像素時，形成於圖37中之一像素邊界部分處之像素電晶體Tr未經形成於基板1201中。
當藉由使用圖31中所繪示之像素51之一等效電路來繪示安置於基板1201及基板1211之各者中之元件時，如圖57中所繪示，作為電壓施加單元之P+半導體區73及作為電荷偵測單元之N+半導體區71經形成於基板1201中，且傳送電晶體721、FD 722、重設電晶體723、放大電晶體724及選擇電晶體725經形成於基板1211中。
當參考圖47A至圖47C描述根據第十八實施例之光接收元件1時，如圖58中所繪示，光接收元件1係藉由層壓基板1201及基板1211而構成。
自圖47C中所繪示之像素陣列區951排除傳送電晶體721、FD 722、重設電晶體723、放大電晶體724及選擇電晶體725之一部分經形成於基板1201之一像素陣列區1231中。
除圖47C中所繪示之面積控制電路954以外，像素陣列單元20之各像素之傳送電晶體721、FD 722、重設電晶體723、放大電晶體724及選擇電晶體725經形成於基板1211之一面積控制電路1232中。圖1中所繪示之分接頭驅動單元21、垂直驅動單元22、行處理單元23、水平驅動單元24、系統控制單元25、信號處理單元31及資料儲存單元32亦經形成於基板1211中。
圖59係繪示作為傳輸及接收電壓MIX之基板1201與基板1211之間的一電接合部分之一MIX接合部分以及作為傳輸及接收信號電荷DET之基板1201與基板1211之間的一電接合部分之一DET接合部分之一平面視圖。應注意，在圖59中，省略一MIX接合部分1251及一DET接合部分1252之元件符號之部分以防止圖式之複雜化。
如圖59中所繪示，例如針對每個像素51提供用於供應電壓MIX之MIX接合部分1251及用於獲取信號電荷DET之DET接合部分1252。在此情況中，在基板1201與基板1211之間以像素單元傳輸及接收電壓MIX及信號電荷DET。
替代地，如圖60中所繪示，用於獲取信號電荷DET之DET接合部分1252以像素單元設置於一像素區中，但用於供應電壓MIX之MIX接合部分1251可經形成於像素陣列單元20之一外側上之一周邊部分1261中。在周邊部分1261中，自基板1211供應之電壓MIX透過沿一垂直方向佈線於基板1201中之一電壓供應線1253供應至作為像素51之電壓施加單元之P+半導體區73。如上文所描述，供應電壓MIX之MIX接合部分1251經設定而為多個像素所共有，且因此可減小整個基板中之MIX接合部分1251之數目，且一像素大小或一晶片大小之一減小變得容易。
應注意，圖60中之實例係其中電壓供應線1253沿垂直方向佈線且經設定以在一像素行中共有之一實例，但電壓供應線1253可沿一水平方向佈線且可經設定以在一像素列中共有。
另外，在第十八實施例中，已給定其中基板1201與基板1211之間的電接合經設定為藉由Cu-Cu鍵結之電連接之一實例之描述，但可使用其他電連接方法，例如貫穿晶片通孔(TCV)、使用微凸塊之凸塊接合及類似者。
根據第十八實施例，光接收元件1係由基板1201及基板1211之一層壓結構以及執行讀出作為電荷偵測單元之N+半導體區71之信號電荷DET之一操作之所有像素電晶體構成，即，傳送電晶體721、重設電晶體723、放大電晶體724及選擇電晶體725經安置於與包含作為光電轉換區之P型半導體區1204之基板1201不同之基板1211中。據此，可解決參考圖55所描述之問題。
即，可減小像素51之一面積而無關於像素電晶體互連區831之一面積，且可在不改變一光學大小之情況下實現高解析度。另外，避免自信號提取單元65至像素電晶體互連區831之電流之一增加，且因此可降低電流消耗。
＜第十九實施例＞
接著，將描述一第十九實施例。
必需加強作為電壓施加單元之P+半導體區73或P-半導體區74之一電位以增強CAPD感測器之電荷分離效率Cmod。特定而言，在其中必需以高靈敏度偵測長波長光(諸如紅外光)之一情況中，如圖61中所繪示，必需加寬P-半導體區74直至一半導體層之一深位置，或升高施加至高於一電壓 VA1 之一電壓 VA2 之一正電壓。在此情況中，一電流Imix可能歸因於電壓施加單元之間的低電阻而流動，且因此電流消耗之一增加成為問題。另外，在其中小型化一像素大小以升高解析度之一情況中，電壓施加單元之間的一距離縮短，且因此電阻減小。據此，電流消耗之一增加成為問題。
＜第十九實施例之第一組態實例＞
圖62A係根據第十九實施例之一第一組態實例之一像素之一平面視圖，且圖62B係根據第十九實施例之第一組態實例之像素之一橫截面視圖。
圖62A係沿圖62B中之線B-B'截取之一平面視圖，且圖62B係沿圖62A中之線A-A'截取之一橫截面視圖。
應注意，在圖62A及圖62B中，僅繪示形成於像素51之基板61中之部分，且例如，圖式中省略形成於一光入射表面側上之晶片上透鏡62、形成於與光入射表面相對之一側上之多層互連層811及類似者。未繪示部分可以與上文所描述之實施例類似之一方式構成。例如，反射構件631或光屏蔽構件631'可經設置於與光入射表面相對之多層互連層811中。
在第十九實施例之第一組態實例中，用作施加一預定電壓MIX0之一電壓施加單元之一電極單元1311-1及用作施加一預定電壓MIX1之一電壓施加單元之一電極單元1311-2經形成於一P型半導體區1301之一預定位置處。
電極單元1311-1包含嵌入至基板61之P型半導體區1301中之一嵌入部分1311A-1及突出至基板61之一第一表面1321之一上側之一突出部分1311B-1。
類似地，電極單元1311-2包含嵌入至基板61之P型半導體區1301中之一嵌入部分1311A-2及突出至基板61之第一表面1321之一上側之一突出部分1311B-2。例如，電極單元1311-1及1311-2由一金屬材料(諸如鎢(W)、鋁(Al)及銅(Cu)、矽)或一導電材料(諸如多晶矽)形成。
如圖62A中所繪示，平面形狀為一圓形形狀之電極單元1311-1 (其嵌入部分1311A-1)及電極單元1311-2 (其嵌入部分1311A-2)係以點對稱方式安置，其中一像素之中心點設定為一對稱點。
用作一電荷偵測單元之一N+半導體區1312-1經形成於電極單元1311-1之外周邊(周邊)處，且一絕緣膜1313-1及一電洞濃度加強層1314-1經插入於電極單元1311-1與N+半導體區1312-1之間。
類似地，用作一電荷偵測單元之一N+半導體區1312-2經形成於電極單元1311-2之外周邊(周邊)處，且一絕緣膜1313-2及一電洞濃度加強層1314-2經插入於電極單元1311-2與N+半導體區1312-2之間。
電極單元1311-1及N+半導體區1312-1構成信號提取單元65-1，且電極單元1311-2及N+半導體區1312-2構成信號提取單元65-2。
在基板61之內部，如圖62B中所繪示，電極單元1311-1覆蓋有絕緣膜1313-1，且絕緣膜1313-1覆蓋有電洞濃度加強層1314-1。電極單元1311-2、絕緣膜1313-2與電洞濃度加強層1314-2之間的一關係亦係如此。
例如，絕緣膜1313-1及1313-2係由氧化物膜(SiO2 )構成，且以與形成於基板61之第一表面1321上之一絕緣膜1322相同之程序形成。應注意，絕緣膜1332亦經形成於與基板61之第一表面1321相對之一第二表面1331上。
電洞濃度加強層1314-1及1314-2係由一P型半導體區構成，且可例如藉由一離子植入方法、一固相擴散方法、一電漿摻雜方法或類似者形成。
在下文中，在其中不必特定地區分電極單元1311-1及電極單元1311-2之一情況中，該等單元亦簡稱為電極單元1311，且在其中不必特定地區分N+半導體區1312-1及N+半導體區1312-2之一情況中，該等區亦簡稱為N+半導體區1312。
另外，在其中不必特定地區分電洞濃度加強層1314-1及電洞濃度加強層1314-2之一情況中，該等層簡稱為電洞濃度加強層1314，且在其中不必特定地區分絕緣膜1313-1及絕緣膜1313-2之一情況中，該等膜亦簡稱為絕緣膜1313。
電極單元1311、絕緣膜1313及電洞濃度加強層1314可在以下程序中形成。首先，自第一表面1321側蝕刻基板61之P型半導體區1301以形成一溝槽直至一預定深度。接著，藉由離子植入方法、固相擴散方法、電漿摻雜方法或類似者在所形成溝槽之一內周邊上形成電洞濃度加強層1314，且接著形成絕緣膜1313。接著，將一導電材料嵌入至絕緣膜1313中以形成嵌入部分1311A。接著，在基板61之第一表面1321之整個表面上形成一導電材料(諸如一金屬材料)，且透過蝕刻僅留下電極單元1311之一上部分，由此形成突出部分1311B。
與作為一電荷偵測單元之N+半導體區1312相比，電極單元1311之深度至少經設定為更深，且期望將深度設定為深於基板61之厚度之近似一半。
根據依據第十九實施例之第一組態實例之像素51，沿基板61之一深度方向形成溝槽，且將導電材料嵌入至溝槽中以形成電極單元1311。歸因於電極單元1311，關於在沿基板61之深度方向之一寬區中進行光電轉換之電荷獲得一電荷分配效應，且因此可增強相對於長波長光之電荷分離效率Cmod。
另外，歸因於其中電極單元1311之外周邊部分覆蓋有絕緣膜1313之一結構，抑制在電壓施加單元之間流動之一電流，且因此可降低電流消耗。另外，在相同電流消耗下進行比較之情況中，可將一高電壓施加至電壓施加單元。另外，即使當縮短電壓施加單元之間的一距離時，仍可抑制電流消耗，且因此可藉由減小一像素大小及藉由增加像素之數目來實現高解析度。
應注意，在第十九實施例之第一組態實例中，可省略電極單元1311之突出部分1311B，但當提供突出部分1311B時，沿垂直於基板61之一方向之一電場變強且因此容易收集電荷。
另外，在期望藉由一施加電壓升高調變度且期望增強電荷分離效率Cmod之情況中，可省略電洞濃度加強層1314。在其中提供電洞濃度加強層1314之一情況中，可在執行蝕刻以形成溝槽時抑制歸因於損壞或污染物而產生電子。
在第十九實施例之第一組態實例中，基板61之第一表面1321或第二表面1331可經設定為一光入射表面，且背照型或前照型係可能的，但背照型係更理想的。
＜第十九實施例之第二組態實例＞
圖63A係根據第十九實施例之一第二組態實例之一像素之一平面視圖，且圖63B係根據第十九實施例之第二組態實例之像素之一橫截面視圖。
圖63A係沿圖63B中之線B-B'截取之一平面視圖，且圖63B係沿圖63A中之線A-A'截取之一橫截面視圖。
應注意，在圖63A及圖63B中之第二組態實例中，相同元件符號將賦予對應於圖62之一部分，且將著重於給定與圖62A及圖62B中之第一組態實例不同之一部分之描述，且將適當地省略一共同部分之描述。
圖63A及圖63B中之第二組態實例之一差異在於：電極單元1311之嵌入部分1311A穿透作為一半導體層之基板61，且其他組態係共同的。電極單元1311之嵌入部分1311A經形成於自基板61之第一表面1321至第二表面1331之一範圍內，且絕緣膜1313及電洞濃度加強層1314亦經形成於電極單元1311之外周邊部分處。關於其中未形成作為一電荷偵測單元之N+半導體區1312之一側上之第二表面1331，其整個表面覆蓋有絕緣膜1332。
如在第二組態實例中，作為一電壓施加單元之電極單元1311之嵌入部分1311A可經組態以穿透基板61。即使在此情況中，仍關於在沿基板61之深度方向之一寬區中進行光電轉換之電荷獲得電荷分配效應，且因此可增強相對於長波長光之電荷分離效率Cmod。
另外，歸因於其中電極單元1311之外周邊部分覆蓋有絕緣膜1313之一結構，抑制在電壓施加單元之間流動之一電流，且因此可降低電流消耗。另外，在相同電流消耗下進行比較之情況中，可將一高電壓施加至電壓施加單元。另外，即使當縮短電壓施加單元之間的一距離時，仍可抑制電流消耗，且因此可藉由減小一像素大小及藉由增加像素之數目來實現高解析度。
在第十九實施例之第二組態實例中，基板61之第一表面1321或第二表面1331可經設定為一光入射表面，且背照型或前照型係可能的，但背照型係更理想的。
＜平面形狀之其他實例＞
在第十九實施例之第一組態實例及第二組態實例中，作為一電壓施加單元之電極單元1311及作為一電荷偵測單元之N+半導體區1312之一平面形狀經設定為一圓形形狀。
然而，電極單元1311及N+半導體區1312之平面形狀不限於圓形形狀，且可為諸如圖11中所繪示之八邊形形狀、圖12中所繪示之矩形形狀及一正方形形狀之一形狀。另外，安置於一個像素中之信號提取單元65 (分接頭)之數目不限於兩個，且可為如圖17中所繪示之四個或類似者。
圖64A至圖64C係對應於圖62B中之線B-B'之平面視圖，且繪示其中信號提取單元65之數目為兩個且構成信號提取單元65之各者之電極單元1311及N+半導體區1312之一平面形狀經設定為除圓形形狀以外之一形狀之一實例。
圖64A繪示其中電極單元1311及N+半導體區1312之平面形狀為沿一垂直方向呈長形之一垂直長形矩形形狀之一實例。
在圖64A中，電極單元1311-1及電極單元1311-2係以點對稱方式安置，其中一像素之中心點經設定為一對稱點。另外，電極單元1311-1及電極單元1311-2經安置成彼此相對。形成於電極單元1311之外周邊處之絕緣膜1313、電洞濃度加強層1314及N+半導體區1312之一形狀及位置關亦與電極單元1311之形狀及位置關係類似。
圖64B繪示其中電極單元1311及N+半導體區1312之平面形狀為一L形之一實例。
圖64C繪示其中電極單元1311及N+半導體區1312之平面形狀為一梳子形狀之一實例。
在圖64B及圖64C中，電極單元1311-1及電極單元1311-2係以點對稱方式安置，其中一像素之中心點經設定為一對稱點。另外，電極單元1311-1及電極單元1311-2經安置成彼此相對。形成於電極單元1311之外周邊處之絕緣膜1313、電洞濃度加強層1314及N+半導體區1312之一形狀及位置關係亦與電極單元1311之形狀及位置關係類似。
圖65A至圖65C係對應於圖62B中之線B-B'之平面視圖，且繪示其中信號提取單元65之數目為四個且構成信號提取單元65之各者之電極單元1311及N+半導體區1312之平面形狀經設定為除圓形形狀以外之一形狀之一實例。
圖65A繪示其中電極單元1311及N+半導體區1312之平面形狀為沿一垂直方向呈長形之一垂直長形矩形形狀之一實例。
在圖65A中，垂直長形電極單元1311-1至1311-4係沿一水平方向以預定間隔安置，且係以點對稱式安置，其中一像素之中心點經設定為一對稱點。另外，電極單元1311-1及1311-2以及電極單元1311-3及1311-4經安置成彼此相對。
電極單元1311-1及電極單元1311-3藉由一互連件1351彼此電連接，且構成例如被施加電壓MIX0之信號提取單元65-1 (第一分接頭TA)之一電壓施加單元。一N+半導體區1312-1及一N+半導體區1312-3藉由一互連件1352彼此電連接，且構成偵測信號電荷DET1之信號提取單元65-1 (第一分接頭TA)之一電荷偵測單元。
電極單元1311-2及電極單元1311-4藉由一互連件1353彼此電連接，且構成例如被施加電壓MIX1之信號提取單元65-2 (第二分接頭TB)之一電壓施加單元。一N+半導體區1312-2及一N+半導體區1312-4藉由一互連件1354彼此電連接，且構成偵測信號電荷DET2之信號提取單元65-2 (第二分接頭TB)之一電荷偵測單元。
據此，換言之，在圖65A中之一配置中，平面形狀為一矩形形狀之信號提取單元65-1之一組電壓施加單元及電荷偵測單元以及平面形狀為一矩形形狀之信號提取單元65-2之一組電壓施加單元及電荷偵測單元係沿一水平方向交替地安置。
形成於電極單元1311之外周邊處之絕緣膜1313及電洞濃度加強層1314之一形狀及位置關係與上文所描述之形狀及位置關係類似。
圖65B繪示其中電極單元1311及N+半導體區1312之平面形狀為一正方形形狀之一實例。
在圖65B中之一配置中，平面形狀為一矩形形狀之信號提取單元65-1之一組電壓施加單元及電荷偵測單元經安置成沿像素51之一對角線方向彼此相對，且平面形狀為一矩形形狀之信號提取單元65-2之一組電壓施加單元及電荷偵測單元經安置成沿與信號提取單元65-1中之對角線方向不同之一對角線方向彼此相對。
圖65C繪示其中電極單元1311及N+半導體區1312之平面形狀為一三角形形狀之一實例。
在圖65C中之一配置中，平面形狀為一三角形形狀之信號提取單元65-1之一組電壓施加單元及電荷偵測單元經安置成沿像素51之一第一方向彼此相對，且平面形狀為一三角形形狀之信號提取單元65-2之一組電壓施加單元及電荷偵測單元經安置成沿垂直於第一方向且與信號提取單元65-1中之方向不同之一第二方向彼此相對。
甚至在圖65B及圖65C中，其中四個電極單元1311-1至1311-4以點對稱方式安置(其中一像素之中心點經設定為一對稱點)之一組態、其中電極單元1311-1及電極單元1311-3藉由互連件1351彼此電連接之一組態、其中N+半導體區1312-1及N+半導體區1312-3藉由互連件1352彼此電連接之一組態、其中電極單元1311-2及電極單元1311-4藉由互連件1353彼此電連接之一組態及其中N+半導體區1312-2及N+半導體區1312-4藉由互連件1354彼此電連接之一組態與圖65A中之組態類似。形成於電極單元1311之外周邊處之絕緣膜1313及電洞濃度加強層1314之一形狀及位置關係與電極單元1311中之形狀及位置關係類似。
＜第十九實施例之第三組態實例＞
圖66A係根據第十九實施例之一第三組態實例之一像素之一平面視圖，且圖66B係根據第十九實施例之第三組態實例之像素之一橫截面視圖。
圖66A係沿圖66B中之線B-B'截取之一平面視圖，且圖66B係沿圖66A中之線A-A'截取之一橫截面視圖。
應注意，在圖66A及圖66B中之第三組態實例中，相同元件符號將賦予對應於圖62A及圖62B中之第一組態實例之一部分，且將著重於給定與圖62A及圖62B中之第一組態實例不同之一部分之描述，且將適當地省略一共同部分之描述。
在圖62A及圖62B之第一組態實例以及圖63A及圖63B中之第二組態實例中，作為一電壓施加單元之電極單元1311及作為一電荷偵測單元之N+半導體區1312經安置於基板61之相同平面側上，即，安置在第一表面1321側之周邊處(附近)。
相比之下，在圖66A及圖66B中之第三組態實例中，作為一電壓施加單元之電極單元1311經安置於與基板61之第一表面1321(其中形成作為一電荷偵測單元之N+半導體區1312)相對之一平面側上，即，在第二表面1331側上。電極單元1311之突出部分1311B經形成於基板61之第二表面1331之一上部分上。
另外，電極單元1311經安置於在一平面視圖中其中心位置與N+半導體區1312之中心位置重疊之一位置處。圖66A及圖66B中所繪示之實例係其中電極單元1311及N+半導體區1312之圓形平面區彼此完全匹配之一實例。然而，平面區不必彼此完全匹配，且任一側之一平面區可更大，只要中心位置彼此重疊即可。另外，中心位置可不彼此完全匹配，且可在能夠被視為近似匹配之一定程度上彼此匹配。
除電極單元1311與N+半導體區1312之間的位置關係以外，第三組態實例與第一組態實例類似。如在第三組態實例中，作為一電壓施加單元之電極單元1311之嵌入部分1311A經形成直至N+半導體區1312附近之一深位置，N+半導體區1312係形成於與其中形成電極單元1311之第二表面1331相對之第一表面1321中之一電荷偵測單元。即使在此情況中，仍關於沿基板61之深度方向之一寬區中進行光電轉換之電荷獲得一電荷分配效應，且因此可增強相對於長波長光之電荷分離效率Cmod。
另外，歸因於其中電極單元1311之外周邊部分覆蓋有絕緣膜1313之一結構，抑制在電壓施加單元之間流動之一電流，且因此可降低電流消耗。另外，在相同電流消耗下進行比較之情況中，可將一高電壓施加至電壓施加單元。另外，即使當縮短電壓施加單元之間的一距離時，仍可抑制電流消耗，且因此可藉由減小一像素大小及藉由增加像素之數目來實現高解析度。
在第十九實施例之第三組態實例中，基板61之第一表面1321或第二表面1331可經設定為一光入射表面，且背照型或前照型係可能的，但背照型係更理想的。例如，在其中第三組態實例經組態為背照型之一情況中，第二表面1331變為其中形成晶片上透鏡62之一側上之一表面。例如，如圖60中所繪示，將一施加電壓施加至電極單元1311之電壓供應線1253經設定為沿像素陣列單元20之一垂直方向佈線，且可藉由在像素陣列單元20之一外側上之周邊部分1261處穿透基板61之一貫穿電極連接至一前表面側上之一互連件。
＜平面形狀之其他實例＞
在第十九實施例之第三組態實例中，作為一電壓施加單元之電極單元1311及作為一電荷偵測單元之N+半導體區1312一之平面形狀經設定為一圓形形狀。
然而，電極單元1311及N+半導體區1312之平面形狀不限於圓形形狀，且可為諸如圖11中所繪示之八邊形形狀、圖12中所繪示之矩形形狀及一正方形形狀之一形狀。另外，安置於一個像素中之信號提取單元65 (分接頭)之數目不限於兩個，且可為如圖17中所繪示之四個或類似者。
圖67A至圖67C係對應於圖66B中之線B-B'之平面視圖，且繪示其中信號提取單元65之數目為兩個且構成信號提取單元65之各者之電極單元1311及N+半導體區1312之一平面形狀經設定為除圓形形狀以外之一形狀之一實例。
圖67A繪示其中電極單元1311及N+半導體區1312之平面形狀為沿一垂直方向呈長形之一垂直長形矩形形狀之一實例。
在圖67A中，作為電荷偵測單元之N+半導體區1312-1及N+半導體區1312-2係以點對稱方式安置，其中一像素之中心點經設定為一對稱點。另外，N+半導體區1312-1及N+半導體區1312-2經安置成彼此相對。安置於與其中形成N+半導體區1312之一表面相對之第二表面1331側上之電極單元1311或形成於電極單元1311之外周邊處之絕緣膜1313及電洞濃度加強層1314之一形狀及位置關係亦與N+半導體區1312中之形狀及位置關係類似。
圖67B繪示其中電極單元1311及N+半導體區1312之平面形狀為一L形狀之一實例。
圖67C繪示其中電極單元1311及N+半導體區1312之平面形狀為一梳子形狀之一實例。
甚至在圖67B及圖67C中，N+半導體區1312-1及N+半導體區1312-2係以點對稱方式安置，其中一像素之中心點經設定為一對稱點。另外，N+半導體區1312-1及N+半導體區1312-2經安置成彼此相對。安置於與其中形成N+半導體區1312之一表面相對之第二表面1331側上之電極單元1311或形成於電極單元1311之外周邊處之絕緣膜1313及電洞濃度加強層1314之一形狀及位置關係亦與N+半導體區1312中之形狀及位置關係類似。
圖68A至圖68C係對應於圖66B中之線B-B'之平面視圖，且繪示其中信號提取單元65之數目為四個且構成信號提取單元65之各者之電極單元1311及N+半導體區1312之一平面形狀經設定為除圓形形狀以外之一形狀之一實例。
圖68A繪示其中電極單元1311及N+半導體區1312之平面形狀為沿一垂直方向呈長形之一垂直長形矩形形狀之一實例。
在圖68A中，垂直長形N+半導體區1312-1至1312-4係沿一水平方向以一預定間隔安置，且係以點對稱方式安置，其中一像素之中心點經設定為一對稱點。另外，N+半導體區1312-1及1312-2以及N+半導體區1312-3及1312-4經安置成彼此相對。
形成於第二表面1331側上之電極單元1311-1及電極單元1311-3 (未繪示)藉由一互連件1351彼此電連接，且構成例如被施加電壓MIX0之信號提取單元65-1 (第一分接頭TA)之一電壓施加單元。一N+半導體區1312-1及一N+半導體區1312-3藉由一互連件1352彼此電連接，且構成偵測信號電荷DET1之信號提取單元65-1 (第一分接頭TA)之一電荷偵測單元。
形成於第二表面1331側上之電極單元1311-2及電極單元1311-4 (未繪示)藉由一互連件1353彼此電連接，且構成例如被施加電壓MIX1之信號提取單元65-2 (第二分接頭TB)之一電壓施加單元。一N+半導體區1312-2及一N+半導體區1312-4藉由一互連件1354彼此電連接，且構成偵測信號電荷DET2之信號提取單元65-2 (第二分接頭TB)之一電荷偵測單元。
據此，換言之，在圖68A中之一配置中，平面形狀為一矩形形狀之信號提取單元65-1之一組電壓施加單元及電荷偵測單元以及平面形狀為一矩形形狀之信號提取單元65-2之一組電壓施加單元及電荷偵測單元係沿一水平方向交替地安置。
形成於電極單元1311之外周邊處之絕緣膜1313及電洞濃度加強層1314之一形狀及位置關係與上文所描述之形狀及位置關係類似。
圖68B繪示其中電極單元1311及N+半導體區1312之平面形狀為一正方形形狀之一實例。
在圖68B中之一配置中，平面形狀為一矩形形狀之信號提取單元65-1之一組電壓施加單元及電荷偵測單元經安置成沿像素51之一對角線方向彼此相對，且平面形狀為一矩形形狀之信號提取單元65-2之一組電壓施加單元及電荷偵測單元經安置成沿與信號提取單元65-1中之對角線方向不同之一對角線方向彼此相對。
圖68C繪示其中電極單元1311及N+半導體區1312之平面形狀為一三角形形狀之一實例。
在圖68C中之一配置中，平面形狀為一三角形形狀之信號提取單元65-1之一組電壓施加單元及電荷偵測單元經安置成沿像素51之一第一方向彼此相對，且平面形狀為一三角形形狀之信號提取單元65-2之一組電壓施加單元及電荷偵測單元經安置成沿垂直於第一方向且與信號提取單元65-1中之方向不同之一第二方向彼此相對。
甚至在圖68B及圖68C中，其中四個電極單元1311-1至1311-4係以點對稱方式安置(其中一像素之中心點經設定為一對稱點)之一組態、其中電極單元1311-1及電極單元1311-3藉由互連件1351彼此電連接之一組態、其中N+半導體區1312-1及N+半導體區1312-3藉由互連件1352彼此電連接之一組態、其中電極單元1311-2及電極單元1311-4藉由互連件1353彼此電連接之一組態及其中N+半導體區1312-2及N+半導體區1312-4藉由互連件1354彼此電連接之一組態係類似的。形成於電極單元1311之外周邊處之絕緣膜1313及電洞濃度加強層1314之一形狀及位置關係與電極單元1311中之形狀及位置關係類似。
＜互連配置之其他實例＞
在圖31及圖32中之像素電路中或在圖42A至圖42C中之金屬膜M3之實例中，已給定其中兩件垂直信號線29對應於兩件信號提取單元65 (兩件分接頭TA及TB)安置於一個像素行中之一組態之描述。
然而，例如，可採用其中四件垂直信號線29經安置於一個像素行中且同時輸出沿一垂直方向彼此相鄰之兩個像素之總共四個分接頭之像素信號之一組態。
圖69繪示在同時輸出沿一垂直方向彼此相鄰之兩個像素之總共四個分接頭之像素信號之情況中之像素陣列單元20之一電路組態實例。
圖69繪示在以一矩陣形狀二維地配置於像素陣列單元20中之多個像素51當中之四個像素(2×2)之一電路組態。應注意，在區分圖69中之四個像素51 (2×2)之情況中，像素51被繪示為像素511 至514 。
像素51之各者之電路組態係如上文參考圖32所描述之包含額外電容器727及控制額外電容器727之連接之切換電晶體728之一電路組態。重複且省略電路組態之描述。
在像素陣列單元20之一個像素行中，電壓供應線30A及30B係沿一垂直方向佈線。預定電壓MIX0透過電壓供應線30A供應至沿垂直方向配置之多個像素51之第一分接頭TA，且預定電壓MIX1透過電壓供應線30B供應至第二分接頭TB。
另外，在像素陣列單元20之一個像素列中，四個垂直信號線29A至29D係沿垂直方向佈線。
在一像素511 及一像素512 之一像素行中，例如，垂直信號線29A將像素511 之一第一分接頭TA之一像素信號傳送至行處理單元23 (圖1)，垂直信號線圖29B將像素511 之一第二分接頭TB之一像素信號傳送至行處理單元23，垂直信號線29C將相同行中相鄰於像素511 之像素512 之一第一分接頭TA之一像素信號傳送至行處理單元23，且垂直信號線29D將像素512 之一第二分接頭TB之一像素信號傳送至行處理單元23。
在一像素513 及一像素514 之一像素行中，例如，垂直信號線29A將像素513 之一第一分接頭TA之一像素信號傳送至行處理單元23 (圖1)，垂直信號線圖29B將像素513 之一第二分接頭TB之一像素信號傳送至行處理單元23，垂直信號線29C將相同行中相鄰於像素513 之像素514 之一第一分接頭TA之一像素信號傳送至行處理單元23，且垂直信號線29D將像素514 之一第二分接頭TB之一像素信號傳送至行處理單元23。
另一方面，沿像素陣列單元20之一水平方向，將驅動信號RST傳送至重設電晶體723之控制線841、將驅動信號TRG傳送至傳送電晶體721之控制線842、將驅動信號FDG傳送至切換電晶體728之控制線843及將選擇信號SEL傳送至選擇電晶體725之控制線844係以像素列單元安置。
關於驅動信號RST、驅動信號FDG、驅動信號TRG及選擇信號SEL，相同信號自垂直驅動單元22供應至沿垂直方向彼此相鄰之兩個列中之各自像素51。
如上文所描述，在像素陣列單元20中，四件垂直信號線29A至29D經安置於一個像素行中，且因此可同時讀出兩列單元中之像素信號。
圖70繪示在其中四件垂直信號線29A至29D經安置於一個像素行中之一情況中之多層互連層811之第三層金屬膜M3之一佈局。
換言之，圖70係圖42C中所繪示之金屬膜M3之佈局之一修改實例。
在圖70中之金屬膜M3之佈局中，四件垂直信號線29A至29D經安置於一個像素行中。另外，將一電力供應電壓VDD供應至一個像素行之四件電力供應線1401A至1401D經安置於該一個像素行中。
應注意，在圖70中，由一虛線指示圖11中所繪示之像素51之一區以及具有一八邊形形狀之信號提取單元65-1及65-2之一區以供參考。稍後待描述之圖71至圖76亦係如此。
在圖70中所繪示之金屬膜M3之佈局中，一GND電位之一VSS互連件(接地互連件) 1411經安置於垂直信號線29A至29D及電力供應線1401A至1401D之各者附近。VSS互連件1411包含：一VSS互連件1411B，其安置於垂直信號線29A至29D之各者附近且具有一窄線寬；及一VSS互連件1411A，其安置於一像素邊界部分處垂直信號線29B與電力供應線1401C之間及像素邊界部分處垂直信號線29C與電力供應線1401D之間且具有一寬線寬。
為了增強信號之穩定性，升高供應至電力供應線1401之電力供應電壓VDD或升高透過電壓供應線30A及30B供應之電壓MIX0及MIX1係有效的。然而，在一側上，電流增加且互連可靠性劣化。在此，如圖70中所繪示，關於一個像素行，相對於至少一個VSS互連件1411提供具有寬於電力供應線1401之線寬之一線寬之VSS互連件1411A，且因此一電流密度降低，且可改良互連可靠性。圖70繪示其中相對於一個像素行在像素區之內部對稱地提供兩件VSS互連件1411A之一實例。
另外，在圖70之佈局中，VSS互連件1411 (1411A或1411B)經安置於垂直信號線29A至29D之各者附近。據此，垂直信號線29不易受來自外部之一電位波動影響。
應注意，信號線、電力供應線及控制線之一相鄰互連件可經設定為其他層之金屬膜中之VSS互連件，而不限於圖70中所繪示之多層互連層811之第三層金屬膜M3。例如，關於圖42B中所繪示之第二層金屬膜M2之控制線841至844，VSS互連件可經安置於控制線841至844之各者之兩側上。據此，可降低來自外部之一電位波動對控制線841至844之一影響。
圖71繪示在其中四件垂直信號線29A至29D經安置於一個像素行中之一情況中之多層互連層811之第三層金屬膜M3之佈局之修改實例1。
圖71中之金屬膜M3之佈局與圖70中所繪示之金屬膜M3之佈局之不同之處在於：四件垂直信號線29A至29D之各者之一相鄰VSS互連件1411在各情況中經設定為相同線寬。
更具體而言，在圖70中所繪示之金屬膜M3之佈局中，具有一寬線寬之VSS互連件1411A及具有一窄線寬之VSS互連件1411B經安置於垂直信號線29C之兩側上，且具有一寬線寬之VSS互連件1411A及具有一窄線寬之VSS互連件1411B亦經安置於垂直信號線29B之兩側上。
相比之下，在圖71中所繪示之金屬膜M3之佈局中，具有一窄線寬之VSS互連件1411B經安置於垂直信號線29C之兩側上，且具有一窄線寬之VSS互連件1411B亦安置於垂直信號線29B之兩側上。具有一窄寬度之VSS互連件1411B亦安置於其他垂直信號線29A及29D之各者之兩側上。四件垂直信號線29A至29D之兩側上之VSS互連件1411B之線寬在各情況中係相同的。
當垂直信號線29之兩側上之VSS互連件1411之線寬經設定為相同線寬時，可使串擾之影響程度均勻，且可減少一特性變動。
圖72繪示在其中四件垂直信號線29A至29D經安置於一個像素行中之一情況中之多層互連層811之第三層金屬膜M3之佈局之修改實例2。
圖72中所繪示之金屬膜M3之佈局與圖70中所繪示之金屬膜M3之佈局之不同之處在於：具有一寬線寬之VSS互連件1411A係用其中複數個間隙1421規則地設置於一內側上之一VSS互連件1411C替換。
即，VSS互連件1411C具有寬於電力供應線1401之一線寬，且在VSS互連件1411C中，複數個間隙1421沿垂直方向以一預定週期重複地配置。在圖72中之一實例中，間隙1421之各者之一形狀係一矩形形狀，但該形狀可為一圓形形狀或一多邊形形狀，而不限於矩形形狀。
當複數個間隙1421經設置於互連區之一內側上時，可在形成(處理)具有一寬寬度之VSS互連件1411C時改良穩定性。
應注意，圖72繪示其中圖70中所繪示之金屬膜M3之VSS互連件1411A係用VSS互連件1411C替換之一佈局，但圖71中所繪示之金屬膜M3之VSS互連件1411A可用VSS互連件1411C替換。
＜像素電晶體之其他佈局實例＞
接著，將參考圖73A及圖73B描述圖44B中所繪示之像素電晶體之配置實例之一修改實例。
圖73A係繪示圖44B中所繪示之像素電晶體之配置之一視圖。
另一方面，圖73B繪示像素電晶體之配置之一修改實例。
如圖73A及圖44B中所繪示，基於兩件信號提取單元65-1及65-2之中心線(未繪示)，自更靠近中間線之一側朝向一外側依序形成重設電晶體723A及723B、傳送電晶體721A及721B、切換電晶體728A及728B、選擇電晶體725A及725B、及放大電晶體724A及724B之閘極電極。
在像素電晶體之配置之情況中，一第一電力供應電壓VDD (VDD_1)之一接觸件1451經安置於重設電晶體723A與723B之間，一第二電力供應電壓VDD (VDD_2)之接觸件1452及1453分別安置於放大電晶體724A及724B之閘極電極之外側上。
另外，具有一第一VSS互連件(VSS_A)之一接觸件1461經安置於選擇電晶體725A之閘極電極與切換電晶體728A之閘極電極之間，且具有一第二VSS互連件(VSS_B)之一接觸件1462經安置於選擇電晶體725B之閘極電極與切換電晶體728B之閘極電極之間。
在像素電晶體之配置之情況中，如圖70至圖72中所繪示，一個像素行需要四件電力供應線1401A至1401D。
另一方面，在圖73B中，基於兩件信號提取單元65-1及65-2之中心線(未繪示)，自更靠近中心線之一側朝向一外側依序形成切換電晶體728A及728B、傳送電晶體721A及721B、重設電晶體723A及723B、放大電晶體724A及724B、及選擇電晶體725A及725B之閘極電極。
在像素電晶體之配置之情況中，具有第一VSS互連件(VSS_1)之一接觸件1471經安置於切換電晶體728A與728B之間，且具有第二VSS互連件(VSS_2)之接觸件1472及1473分別安置於選擇電晶體725A及725B之閘極電極之外側上。
另外，第一電力供應電壓VDD (VDD_A)之一接觸件1481經安置於放大電晶體724A之閘極電極與重設電晶體723A之閘極電極之間，且第二電力供應電壓VDD (VDD_B)之一接觸件1482經安置於放大電晶體724B之閘極電極與重設電晶體723B之閘極電極之間。
在像素電晶體之配置之情況中，與圖73A中之像素電晶體之佈局相比，可進一步減少電力供應電壓之接觸件之數目，且因此可簡化一電路。另外，亦可減少像素陣列單元20中之電力供應線1401之互連件，且可相對於一個像素行建構具有兩件電力供應線1401之互連件。
另外，在圖73B中所繪示之像素電晶體佈局中，可省略切換電晶體728A與728B之間具有第一VSS互連件(VSS_1)之接觸件1471。據此，可降低像素電晶體沿一垂直方向之密度。另外，由於減少具有VSS互連件之接觸件之數目，因此可減小在用於施加電壓MIX0或MIX1之電壓供應線741 (圖33A及圖33B以及圖34A及圖34B)與VSS互連件之間流動之電流。
在省略具有第一VSS互連件(VSS_1)之接觸件1471之情況中，可沿垂直方向擴大放大電晶體724A及724B。據此，可降低像素電晶體之雜訊，且減少一信號變動。
另外，在圖73B中之像素電晶體之佈局中，可省略具有第二VSS互連件(VSS_2)之接觸件1472及1473。據此，可降低像素電晶體沿垂直方向之密度。另外，由於具有VSS互連件之接觸件之數目減少，因此可減小在用於施加電壓MIX0或MIX1之電壓供應線741 (圖33A及圖33B以及圖34A及圖34B)與VSS互連件之間流動之電流。
在省略具有第二VSS互連件(VSS_2)之接觸件1472及1473之情況中，可沿垂直方向擴大放大電晶體724A及724B。據此，可降低像素電晶體之雜訊，且減少一信號變動。
圖74繪示連接圖73B中之像素電晶體之佈局中之金屬膜M1之像素電晶體Tr之互連件之一佈局。圖74B對應於連接圖44C中所繪示之金屬膜M1之像素電晶體Tr之互連件。連接像素電晶體Tr之互連件可在翻越其他互連層(諸如金屬膜M2及M3)之一狀態中連接。
圖75繪示在其中兩件電力供應線1401經設定為圖73B中所繪示之像素電晶體之佈局中之一個像素行之一情況中之多層互連層811之第三層金屬膜M3之一佈局。
在圖75中，相同元件符號將賦予對應於圖70之一部分，且將適當地省略其描述。
當比較圖75中之金屬膜M3之佈局與圖70中之金屬膜M3之佈局時，在圖70中之四件電力供應線1401A至1401D當中，省略兩件電力供應線1401C及1401D，且用具有一較寬線寬之VSS互連件1411D替換具有一寬線寬之VSS互連件1411A。
如上文所描述，當擴大VSS互連件1411之面積(線寬)時，進一步降低一電流密度且可改良互連可靠性。
圖76繪示在其中兩件電力供應線1401經設定為圖73B中所繪示之像素電晶體之佈局中之一個像素行之一情況中之多層互連層811之第三層金屬膜M3之另一佈局。
在圖76中，相同元件符號將賦予對應於圖70之一部分，且將適當地省略其描述。
當比較圖76中之金屬膜M3之佈局與圖70中之金屬膜M3之佈局時，在圖70中之四件電力供應線1401A至1401D當中，兩件電力供應線1401A及1401B被省略，且用具有一較寬線寬之一VSS互連件1411E替換。
如上文所描述，當擴大VSS互連件1411之面積(線寬)時，進一步降低一電流密度且可改良互連可靠性。
應注意，圖75及圖76中所繪示之金屬膜M3之佈局係其中將圖70中所繪示之金屬膜M3之佈局改變成兩件電力供應線1401之實例，但其中將圖71及圖72中所繪示之金屬膜M3之佈局改變成兩件電力供應線1401之一實例亦係可能的。
即，其中將電力供應線1401之數目改變成兩個之組態亦適用於圖71中所繪示之金屬膜M3之佈局(其中分別相鄰於四件垂直信號線29A至29D之VSS互連件1411經設定為相同線寬)及圖72中所繪示之金屬膜M3之佈局(其具備包含複數個間隙1421之VSS互連件1411C)。
據此，如圖71中所繪示，可使串擾之影響程度均勻，且可減少一特性變動。另外，如在圖72中，當形成具有一寬寬度之VSS互連件1411C時，可獲得能夠改良穩定性之一效應。
＜電力供應線及VSS互連件之佈線實例＞
圖77係繪示多層互連層811中之VSS互連件之一佈線實例之一平面視圖。
如圖77中所繪示，在多層互連層811中，VSS互連件可經形成於如同一第一互連層1521、一第二互連層1522及一第三互連層1523之複數個互連層中。
在第一互連層1521中，例如，在像素陣列單元20中沿一垂直方向延伸之複數個垂直互連件1511係相對於一水平方向以預定間隔配置。在第二互連層1522中，例如，在像素陣列單元20中沿水平方向延伸之複數個水平互連件1512係相對於垂直方向以預定間隔配置。在第三互連層1523中，例如，沿垂直方向或水平方向延伸以至少環繞像素陣列單元20之一外側之一互連件1513經安置成具有寬於垂直互連件1511及水平互連件1512之一線寬，且經連接至GND電位。互連件1513亦經佈線於像素陣列單元20內以在外周邊部分中連接彼此相對之多個互連件1513。
第一互連層1521之垂直互連件1511及第二互連層1522之水平互連件1512在各重疊部分1531處彼此連接，在具有一通孔或類似者之一平面視圖中，垂直互連件1511之各者及水平互連件1512之各者在重疊部分1531處彼此重疊。
另外，第一互連層1521之垂直互連件1511及第三互連層1523之互連件1513在各重疊部分1532處彼此連接，在具有一通孔或類似者之一平面視圖中，垂直互連件1511之各者及互連件1513之各者在重疊部分1532處彼此重疊。
另外，第二互連層1522之水平互連件1512及第三互連層1523之互連件1513在各重疊部分1533處彼此連接，在具有一通孔或類似者之一平面視圖中，水平互連件1512之各者及互連件1513之各者在重疊部分1533處彼此重疊。
應注意，在圖77中，關於重疊部分1531至1533，一元件符號僅賦予一個位點以防止圖式之複雜化。
如上文所描述，VSS互連件經形成於多層互連層811之複數個互連層中，且垂直互連件1511及水平互連件1512可在一平面視圖中以一格子形狀佈線在像素陣列內部。據此，減小像素陣列單元20內部之傳播延遲且可抑制一特性變動。
圖78係繪示多層互連層811中之VSS互連件之另一佈線實例之一平面視圖。
在圖78中，相同元件符號將賦予對應於圖77之一部分，且將適當地省略其描述。
在圖77中，第一互連層1521之垂直互連件1511及第二互連層1522之水平互連件1512未經形成於互連件1513之一外側上，互連件1513經形成於像素陣列單元20之一外周邊處。然而，在圖78中，垂直互連件1511及水平互連件1512經形成以延伸直至形成於像素陣列單元20之外周邊處之互連件1513之外側。此外，垂直互連件1511之各者經連接至像素陣列單元20之一外側上之一基板1541之一外周邊部分1542處之GND電位，且水平互連件1512之各者經連接至像素陣列單元20之外側上之基板1541之一外周邊部分1543處之GND電位。
換言之，在圖77中，第一互連層1521之垂直互連件1511及第二互連層1522之水平互連件1512透過定位於外周邊處之互連件1513連接至GND電位。然而，在圖78中，除透過互連件1513連接以外，垂直互連件1511及水平互連件1512亦直接連接至GND電位。應注意，其中垂直互連件1511及水平互連件1512經連接至GND電位之區可為基板1541之四側，如同圖78中之外周邊部分1542及1543、或預定一側、預定兩側、或預定三側。
如上文所描述，VSS互連件經形成於多層互連層811之多個互連層中，且可在一平面視圖中以一格子形狀佈線在像素陣列單元20之內部。據此，減小像素陣列單元20內部之傳播延遲且可抑制一特性變動。
應注意，在圖77及圖78中，已給定VSS互連件之佈線實例之描述，但電力供應線可以一類似方式佈線。
如圖77及圖78中所繪示之VSS互連件及電力供應線，圖70至圖76中所描述之VSS互連件1411及電力供應線1401可經配置於多層互連層811之複數個互連層中。圖70至圖76中所描述之VSS互連件1411及電力供應線1401亦適用於本說明書中所描述之任何實施例。
＜光瞳校正之第一方法＞
接著，將描述光接收元件1中之光瞳校正之一第一方法。
如在一影像感測器中，作為一CAPD感測器之光接收元件1可執行光瞳校正，其中晶片上透鏡62或像素間光屏蔽膜63對應於像素陣列單元20之一平面內位置之一主光束之一入射角之一差異移位朝向像素陣列單元20之一平面中心。
具體而言，如圖79中所繪示，在定位於像素陣列單元20之各自位置1701-1至1701-9當中像素陣列單元20之中心部分之一位置1701-5處之一像素51中，晶片上透鏡62之中心匹配形成於基板61中之信號提取單元65-1與65-2之間的中心，但在定位於像素陣列單元20之周邊部分之位置1701-1至1701-4、1701-6及1701-9處之像素51中，晶片上透鏡62之中心經安置成移位至像素陣列單元20之一平面中心側。如在晶片上透鏡62中，像素間光屏蔽膜63-1及63-2經安置成移位至像素陣列單元20之平面中心側。
另外，如圖80中所繪示，在像素51中，在其中DTI 1711-1及1711-2 (其中沿一基板深度方向形成一溝槽直至一預定深度)經形成於基板61之後表面側(其係晶片上透鏡62側)上之像素邊界部分處以防止入射光入射至相鄰像素中之一情況中，在定位於像素陣列單元20之周邊部分之位置1701-1至1701-4、1701-6及1701-9處之像素51中，除晶片上透鏡62以及像素間光屏蔽膜63-1及63-2之外，DTI 1711-1及1711-2亦經安置成移位至像素陣列單元20之平面中心側。
替代地，如圖81中所繪示，在像素51中，在其中DTI 1712-1及1712-2 (其中沿一基板深度方向形成一溝槽直至一預定深度)經形成於該基板之前表面側(其係多層互連層811側)上之像素邊界部分處以防止入射光入射至相鄰像素中之一情況中，在定位於像素陣列單元20之周邊部分之位置1701-1至1701-4、1701-6及1701-9處之像素51中，除晶片上透鏡62以及像素間光屏蔽膜63-1及63-2之外，DTI 1712-1及1712-2亦經安置成移位至像素陣列單元20之平面中心側。
應注意，可採用其中穿透基板61且隔離相鄰像素之一貫穿隔離部分代替DTI 1711-1、1711-2、1712-1及1712-2之一組態作為隔離相鄰像素之基板61以防止入射光入射至相鄰像素中之一像素隔離部分。即使在此情況中，在定位於像素陣列單元20之周邊部分之位置1701-1至1701-4、1701-6及1701-9處之像素51處，貫穿隔離部分經安置成移位至像素陣列單元20之平面中心側。
如圖79至圖81中所繪示，當晶片上透鏡62與像素間光屏蔽膜63或類似者組合而移動至像素陣列單元20之平面中心側時，主光束可匹配像素之各者之中心。然而，在作為CAPD感測器之光接收元件1中，藉由在兩件信號提取單元65 (分接頭)之間施加一電壓來執行調變以允許一電流流動，且因此各自像素中之最佳入射位置彼此不同。據此，在光接收元件1中，需要與影像感測器中執行之光學光瞳校正不同之對距離測量最佳之一光瞳校正技術。
將參考圖82A至圖82C給定在作為CAPD感測器之光接收元件1中執行之光瞳校正與影像感測器中執行之光瞳校正之間的一差異之描述。
此外，在圖82A至圖82C中，九個像素51(3×3)繪示對應於圖79至圖81中之像素陣列單元20之位置1701-1至1701-9之像素51。
圖82A繪示在其中未進行光瞳校正之一情況中之晶片上透鏡62之一位置及一基板前表面側上之主光束之一位置1721。
在其中未進行光瞳校正之一情況中，在像素陣列單元20內部之位置1701-1至1701-9之任一者處之一像素51中，晶片上透鏡62之中心經安置以匹配該像素內部之兩個分接頭之中心，即，第一分接頭TA (信號提取單元65-1)與第二分接頭TB (信號提取單元65-2)之間的中心。在此情況中，如圖82A中所繪示，基板前表面側上之主光束之多個位置1721根據像素陣列單元20內部之位置1701-1至1701-9而變得彼此不同。
在影像感測器中執行之光瞳校正中，如圖82B中所繪示，在像素陣列單元20內部之位置1701-1至1701-9之任一者處之像素51中，晶片上透鏡62經安置使得主光束之位置1721之各者匹配第一分接頭TA與第二分接頭TB之間的中心。更具體而言，如圖79至圖81中所繪示，晶片上透鏡62經安置成移位至像素陣列單元20之平面中心側。
相比之下，在光接收元件1中執行之光瞳校正中，如圖82C中所繪示，晶片上透鏡62經安置於更遠離晶片上透鏡62之位置之一第一分接頭TA側上，其中主光束之位置1721變為第一分接頭TA與第二分接頭TB之間的中心位置，如圖82B中所繪示。圖82B與圖82C之間的主光束之位置1721之一移位量隨著主光束自像素陣列單元20之中心位置至一外周邊部分而增加。
圖83係繪示當主光束之位置1721移位至第一分接頭TA側時之晶片上透鏡62之移位量之一視圖。
例如，像素陣列單元20之中心部分之位置1701-5處之主光束之一位置1721c與像素陣列單元20之周邊部分之位置1701-4處之主光束之一位置1721X之間的一移位量LD與相對於像素陣列單元20之周邊部分之位置1701-4處之光瞳校正之一光學路徑差LD相同。
換言之，發生自第一分接頭TA (信號提取單元65-1)與第二分接頭TB (信號提取單元65-2)之間的中心位置至第一分接頭TA側之移位使得主光束之一光學路徑長度在像素陣列單元20之各像素中變得相同。
在此，執行至第一分接頭TA側之移位，因為假定採用以下方法。在該方法中，一光接收時序經設定為四相，且藉由僅使用第一分接頭TA之一輸出值來計算與對應於直至一物件之一距離之一延遲時間ΔT對應之一相移(相位)。
圖84係繪示在使用一間接ToF方法之一ToF感測器中之藉由兩個相位之一偵測方法(兩相方法)及藉由四個相位之一偵測方法(四相方法)之一時序圖。
自一預定光源輸出經調變以在一照射時間T (一個循環=2T)重複照射開啟/關閉之照射光，且在光接收元件1中，在延遲達對應於直至一物件之一距離之延遲時間ΔT之一狀態中接收反射光。
在兩相方法中，光接收元件1以相位移位達180°之一時序接收第一分接頭TA及第二分接頭TB處之光。可利用第一分接頭TA處接收之一信號值qA 與第二分接頭TB處接收之信號值qB 之間的一分配比偵測對應於延遲時間ΔT之一相移量θ。
相比之下，在四相方法中，以與照射光相同之相位(即，相位0)、自照射光移位達90°之一相位(相位90)、自照射光移位達180°之一相位(相位180)及自照射光移位達270°之一相位(相位270)之四個時序接收光。在此情況中，在移位達180°之相位處偵測到之一信號值TAphase 180 變得與在兩相方法中由第二分接頭TB接收之信號值qB 相同。據此，在四相偵測中，可利用第一分接頭TA及第二分接頭TB之僅一者之一信號值偵測對應於延遲時間ΔT之相移量θ。在四相方法中，偵測相移量θ之一分接頭稱為相移偵測分接頭。
在此，在其中第一分接頭TA與第二分接頭TB之間的第一分接頭TA經設定為偵測相移量θ之相移偵測分接頭之一情況中，在光瞳校正中，對第一分接頭TA側執行移位使得主光束之光學路徑長度在像素陣列單元20之各像素中變得近似相同。
當在四相方法中之第一分接頭TA之相位0、相位90、相位180及相位270處偵測到之信號值分別被設定為q0A 、q1A 、q2A 及q3A 時，根據以下表達式(2)計算第一分接頭TA中偵測到之相移量θA 。 [數學式1](2)
另外，根據以下表達式(3)計算在第一分接頭TA中執行偵測之一情況中之四相方法之CmodA 。 [數學式2](3)
如表達式(3)中所繪示，四相方法中之CmodA 變為(q0A -q2A )/(q0A +q2A )與(q1A -q3A )/(q1A +q3A )之間的一較大值。
如上文所描述，光接收元件1執行光瞳校正使得藉由改變晶片上透鏡62及像素間光屏蔽膜63之位置，主光束之光學路徑長度在像素陣列單元20之一平面中之各像素中變得近似相同。換言之，光接收元件1執行光瞳校正，使得作為像素陣列單元20之一平面中之各像素之一相移偵測分接頭之第一分接頭TA中之相移量θA 在各情況中變得相同。據此，可移除一晶片之平面內相依性，且可改良距離測量準確度。在此，除「完全匹配」或「完全相同」以外，如上文所描述之「近似匹配」或「近似相同」表示在能夠被視為相同之一預定範圍內「等效」。光瞳校正之第一方法適用於本說明書中所描述之任何實施例。
＜光瞳校正之第二方法＞
接著，將描述光接收元件1中之光瞳校正之一第二方法。
光瞳校正之第一方法適於其中在計算相移(相位)時判定使用第一分接頭TA與第二分接頭TB之間第一分接頭TA之一信號之一情況，但可能難以判定使用哪個分接頭。在此情況中，可藉由以下第二方法執行光瞳校正。
在光瞳校正之第二方法中，晶片上透鏡62及像素間光屏蔽膜63之位置經安置成移位至平面中心側，使得第一分接頭TA之DC對比度DCA 及第二分接頭TB之DC對比度DCB 在像素陣列單元20之一平面中之各像素中變得近似相同。形成自基板61中之晶片上透鏡62側形成之DTI 1711及自前表面側形成之DTI 1712，DTI 1711及DTI 1712之位置經安置成如第一方法中般移位。
根據以下表達式(4)及(5)計算第一分接頭TA之DC對比度DCA 及第二分接頭TB之DC對比度DCB 。 [數學式3](4)(5)
在表達式(4)中，AH 表示在用連續而不間斷地發射之連續光直接照射光接收元件1之後被施加一正電壓之第一分接頭TA中偵測到之一信號值，且BL 表示由被施加一零或負電壓之第二分接頭TB偵測之一信號值。在表達式(5)中，BH 表示在用連續而不間斷地發射之連續光直接照射光接收元件1之後被施加一正電壓之第一分接頭TA中偵測到之一信號值，且AL 表示由被施加一零或負電壓之第二分接頭TB偵測之一信號值。
期望第一分接頭TA之DC對比度DCA 及第二分接頭TB之DC對比度DCB 彼此相同，且第一分接頭TA之DC對比度DCA 及第二分接頭TB之DC對比度DCB 在像素陣列單元20之一平面中之任何位置中彼此近似匹配。然而，在其中第一分接頭TA之DC對比度DCA 及第二分接頭TB之DC對比度DCB 根據像素陣列單元20之一平面中之位置而彼此不同之一情況中，晶片上透鏡62、像素間光屏蔽膜63及類似者之位置經安置成移位至平面中心側，使得像素陣列單元20之中心部分與外周邊部分之間的第一分接頭TA之DC對比度DCA 之一移位量及像素陣列單元20之中心部分與外周邊部分之間的第二分接頭TB之DC對比度DCB 之一移位量近似彼此匹配。
如上文所描述，光接收元件1執行光瞳校正使得藉由改變晶片上透鏡62及像素間光屏蔽膜63之位置，第一分接頭TA之DC對比度DCA 及第二分接頭TB之DC對比度DCB 在像素陣列單元20之一平面中之各像素中近似彼此匹配。據此，可移除一晶片之平面內相依性，且可改良距離測量準確度。在此，除「完全匹配」或「完全相同」以外，如上文所描述之「近似匹配」或「近似相同」表示在能夠被視為相同之一預定範圍內「等效」。光瞳校正之第二方法適用於本說明書中所描述之任何實施例。
應注意，藉由透過電壓供應線30自分接頭驅動單元21供應之電壓MIX0及電壓MIX1控制如圖84中所繪示之第一分接頭TA及第二分接頭TB之光接收時序。電壓供應線30沿像素陣列單元20之垂直方向共同佈線至一個像素行，且因此當距分接頭驅動單元21之一距離為長時，歸因於一RC分量而發生延遲。
在此，如圖85中所繪示，對應於距分接頭驅動單元21之一距離，改變電壓供應線30之電阻及電容以使各像素51之驅動能力近似均勻。據此，可進行一校正使得相移(相位)或DC對比度DC在像素陣列單元20之一平面中變得近似均勻。具體而言，電壓供應線30經配置使得線寬對應於距分接頭驅動單元21之一距離而變寬。
＜第二十實施例＞
在下文待描述之第二十至第二十二實施例中，將給定能夠獲取除自第一分接頭TA與第二分接頭TB之間的信號之一分配比獲得之距離測量資訊以外之輔助資訊之光接收元件1之一組態實例之描述。
首先，將給定能夠獲取相位差資訊作為除自第一分接頭TA與第二分接頭TB之間的信號之分配比獲得之距離測量資訊以外之輔助資訊之光接收元件1之一組態實例之描述。
＜第二十實施例之第一組態實例＞
圖86A係根據第二十實施例之一第一組態實例之一像素之一橫截面視圖，且圖86B及圖86C係根據第二十實施例之第一組態實例之像素之平面視圖。
在圖86A之橫截面視圖中，相同元件符號將賦予對應於上文所描述之其他實施例之一部分，且將適當地省略其描述。
在圖86A至圖86C中，在作為晶片上透鏡62側上之一表面之基板61之一上表面之一部分上之部分像素51中新提供用於相位差偵測之一相位差光屏蔽膜1801。例如，如圖86B及圖86C中所繪示，相位差光屏蔽膜1801屏蔽第一分接頭TA側與第二分接頭TB側之間的一側上之一像素區之近似一側半部。圖86B係其中第一分接頭TA及第二分接頭TB沿一上下方向(一垂直方向)配置之像素51之一實例，且圖86C係其中第一分接頭TA及第二分接頭TB沿一左右方向(水平方向)配置之像素51之一實例。
根據第二十實施例之第一組態實例之像素51可經配置於像素陣列單元20中，如圖87A至圖87F之任一者中所繪示。
圖87A繪示其中包含沿上下方向排列之第一分接頭TA及第二分接頭TB之像素51經配置成一矩陣形狀之像素51之一配置實例。
圖87B繪示其中包含沿左右方向排列之第一分接頭TA及第二分接頭TB之像素51經配置成一矩陣形狀之像素51之一配置實例。
圖87C繪示其中包含沿上下方向排列之第一分接頭TA及第二分接頭TB之像素51經配置成一矩陣形狀且一相鄰行處之一像素位置沿上下方向移位達半個像素之像素51之一配置實例。
圖87D繪示其中包含沿左右方向排列之第一分接頭TA及第二分接頭TB之像素51經配置成一矩陣形狀且一相鄰行處之一像素位置沿上下方向移位達半個像素之像素51之一配置實例。
圖87E繪示其中包含沿上下方向排列之第一分接頭TA及第二分接頭TB之像素51及包含沿左右方向排列之第一分接頭TA及第二分接頭TB之像素51沿一列方向及一行方向交替地配置之像素51之一配置實例。
圖87F繪示其中包含沿上下方向排列之第一分接頭TA及第二分接頭TB之像素51及包含沿左右方向排列之第一分接頭TA及第二分接頭TB之像素51沿列方向及行方向交替地配置且一相鄰行處之一像素位置沿上下方向移位達半個像素之像素51之一配置實例。
圖86A至圖86C中之像素51配置成圖87A至圖87F當中之任一配置，且配置在像素陣列單元20中，如圖86B及圖86C中所繪示，第一分接頭TA側上之一側半部被屏蔽之一像素51及第二分接頭TB側上之一側半部被屏蔽之一像素51經安置於附近位置處。另外，第一分接頭TA側上之一側半部被屏蔽之複數組像素51及第二分接頭TB側上之一側半部被屏蔽之像素51以一散射方式配置於像素陣列單元20中。
例如，第二十實施例之第一組態實例具有與圖2中所繪示之第一實施例、圖36中所描述之第十四實施例或第十五實施例類似之一組態，惟相位差光屏蔽膜1801經設置於部分像素51中除外，但在圖86A至圖86C中以一簡化方式繪示其他組態。
當簡要描述除圖86A至圖86C中所繪示之相位差光屏蔽膜1801以外之組態時，像素51之各者包含由一P型半導體層構成之基板61及形成於基板61上之一晶片上透鏡62。像素間光屏蔽膜63及相位差光屏蔽膜1801經形成於晶片上透鏡62與基板61之間。在其中形成相位差光屏蔽膜1801之像素51中，相鄰於相位差光屏蔽膜1801之像素間光屏蔽膜63經形成為與相位差光屏蔽膜1801連續(一體)。儘管圖式中未繪示，但固定電荷膜66亦經形成於像素間光屏蔽膜63及相位差光屏蔽膜1801之一下表面上，如圖2中所繪示。
第一分接頭TA及第二分接頭TB經形成於與其上形成晶片上透鏡62之基板61之一光入射表面側相對之一表面上。第一分接頭TA對應於信號提取單元65-1，且第二分接頭TB對應於信號提取單元65-2。預定電壓MIX0透過形成於多層互連層811中之電壓供應線30A自分接頭驅動單元21 (圖1)供應至第一分接頭TA，且預定電壓MIX1透過電壓供應線30B供應至第二分接頭TB。
圖88係其中收集在第二十實施例之第一組態實例中分接頭驅動單元21驅動第一分接頭TA及第二分接頭TB時之驅動模式之一表。
在包含相位差光屏蔽膜1801之像素51中，可藉由如圖88中所繪示之模式1至模式5之五種驅動方法來偵測一相位差。
模式1中之驅動與不包含相位差光屏蔽膜180之像素51中之驅動相同。在模式1中，在一預定光接收週期中，分接頭驅動單元21將一正電壓(例如，1.5 V)施加至設定為一主動分接頭之第一分接頭TA且將一0 V電壓施加至設定為一非主動分接頭之第二分接頭TB。在下一光接收週期中，分接頭驅動單元21將一正電壓(例如，1.5 V)施加至設定為主動分接頭之第二分接頭TB，且將一0 V電壓施加至設定為非主動分接頭之第一分接頭TA。0 V (VSS電位)經施加至形成於多層互連層811中基板61之一像素邊界區處之像素電晶體Tr (圖37)，諸如傳送電晶體721及重設電晶體723。
在模式1中，可偵測與當第二分接頭TB經設定為像素51 (其中第一分接頭TA側上之一側半部被屏蔽)中之主動分接頭時之一信號及當第一分接頭TA經設定為像素51 (其中第二分接頭TB側上之一側半部被屏蔽)中之主動分接頭時之一信號之一相位差。
在模式2中，分接頭驅動單元21將一正電壓(例如，1.5 V)施加至第一分接頭TA及第二分接頭TB兩者。將0 V (VSS電位)施加至形成於多層互連層811中基板61之一像素邊界區中之像素電晶體Tr。
在模式2中，可均勻地偵測第一分接頭TA及第二分接頭TB之兩側上之信號，且因此可偵測與其中第一分接頭TA側上之一側半部被屏蔽之像素51之一信號及其中第二分接頭TB側之一側半部被屏蔽之像素51之一信號之一相位差。
模式3係關於其中將對應於像素陣列單元20中之一影像高度之加權應用於模式2之驅動中之第一分接頭TA及第二分接頭TB之一施加電壓之驅動。更具體而言，隨著像素陣列單元20中之影像高度(距一光學中心之一距離)增加，提供施加至第一分接頭TA及第二分接頭TB之電壓之一電位差。換言之，隨著像素陣列單元20中之影像高度增加，執行驅動使得像素陣列單元20內部(中心部分側)之一分接頭側上之一施加電壓增加。據此，可藉由施加至分接頭之電壓之電位差來執行光瞳校正。
模式4係其中在模式2之驅動中將一負偏壓(例如，-1.5 V)代替0 V (VSS電位)施加至形成於基板61之像素邊界區中之像素電晶體Tr之一模式。當將負偏壓施加至形成於像素邊界區中之像素電晶體Tr時，可加強自像素電晶體Tr至第一分接頭TA及第二分接頭TB之一電場，且因此可容易將電子作為信號電荷注射至分接頭中。
模式5係其中在模式3之驅動中將一負偏壓(例如，-1.5 V)代替0 V (VSS電位)施加至形成於基板61之像素邊界區中之像素電晶體Tr之一模式。據此，可加強自像素電晶體Tr至第一分接頭TA及第二分接頭TB之一電場，且因此可容易將電子作為信號電荷注射至分接頭中。
在模式1至模式5中之五種驅動方法之任一者中，在其中第一分接頭TA側上之一側半部被屏蔽之像素51及其中第二分接頭TB側上之一側半部被屏蔽之像素51中，歸因於一光屏蔽區之一差異而在一讀出信號中發生一相位差(相移)，且因此可偵測相位差。
根據如上文所描述般組態之第二十實施例之第一組態實例，在光接收元件1中，像素陣列單元20之部分像素51 (其中配置包含第一分接頭TA及第二分接頭TB之多個像素51)包含其中第一分接頭TA側上之一側半部由相位差光屏蔽膜1801屏蔽之像素51及其中第二分接頭TB側上之一側半部由相位差光屏蔽膜1801屏蔽之像素51。據此，可獲取相位差資訊作為除自第一分接頭TA與第二分接頭TB之間的信號之一分配比獲得之距離測量資訊以外之輔助資訊。基於經偵測之相位差資訊，可計算一焦點位置且可改良沿深度方向之準確度。
＜第二十實施例之第二組態實例＞
圖89繪示根據第二十實施例之一第二組態實例之像素之一橫截面視圖。
在圖89之橫截面視圖中，相同元件符號將賦予對應於第二十實施例之第一組態實例之一部分，且將適當地省略其描述。
在圖86A至圖86C中所繪示之第一組態實例中，晶片上透鏡62以一個像素單元形成，但在圖89中之第二組態實例中，一件晶片上透鏡1821係相對於多個像素51形成。在作為晶片上透鏡1821側上之一表面之基板61之一上表面之一部分上之部分像素51中新提供用於相位差偵測之一相位差光屏蔽膜1811。相位差光屏蔽膜1811經形成於共用相同晶片上透鏡1821之多個像素51當中之一預定像素51中。其中相鄰於相位差光屏蔽膜1811之像素間光屏蔽膜63經形成為與相位差光屏蔽膜1811連續(一體)之一組態與第一組態實例類似。
圖90A至圖90F係繪示第二十實施例之第二組態實例中採用之相位差光屏蔽膜1811及晶片上透鏡1821之一配置之平面視圖。
圖90A繪示相位差光屏蔽膜1811及晶片上透鏡1821之一第一配置實例。
圖90A中所繪示之一像素組1831包含沿一上下方向(垂直方向)配置之兩件像素51，且在像素組1831中，一件晶片上透鏡1821係相對於沿上下方向配置之兩件像素51安置。另外，共用一件晶片上透鏡1821之兩件像素51中之第一分接頭TA及第二分接頭TB之配置彼此相同。在相位差光屏蔽膜1811之形成位置對稱之兩個像素組1831中，藉由使用其中未形成相位差光屏蔽膜1811之兩件像素51來偵測一相位差。
圖90B繪示相位差光屏蔽膜1811及晶片上透鏡1821之一第二配置實例。
圖90B中所繪示之一像素組1831包含沿上下方向配置之兩件像素51，且一件晶片上透鏡1821係相對於沿上下方向配置之兩件像素51安置。另外，共用一件晶片上透鏡1821之兩件像素51中之第一分接頭TA及第二分接頭TB之配置彼此相反。在相位差光屏蔽膜1811之形成位置對稱之兩個像素組1831中，藉由使用其中未形成相位差光屏蔽膜1811之兩件像素51來偵測一相位差。
圖90C繪示相位差光屏蔽膜1811及晶片上透鏡1821之一第三配置實例。
圖90C中所繪示之一像素組1831包含沿左右方向(水平方向)配置之兩件像素51，且一件晶片上透鏡1821係相對於沿左右方向配置之兩件像素51安置。另外，共用一件晶片上透鏡1821之兩件像素51中之第一分接頭TA及第二分接頭TB之配置彼此相同。在相位差光屏蔽膜1811之形成位置對稱之兩個像素組1831中，藉由使用其中未形成相位差光屏蔽膜1811之兩件像素51來偵測一相位差。
圖90D繪示相位差光屏蔽膜1811及晶片上透鏡1821之一第四配置實例。
圖90D中所繪示之一像素組1831包含沿左右方向(水平方向)配置之兩件像素51，且一件晶片上透鏡1821係相對於沿左右方向配置之兩件像素51安置。另外，共用一件晶片上透鏡1821之兩件像素51中之第一分接頭TA及第二分接頭TB之配置彼此相反。在相位差光屏蔽膜1811之形成位置對稱之兩個像素組1831中，藉由使用其中未形成相位差光屏蔽膜1811之兩件像素51來偵測一相位差。
圖90E繪示相位差光屏蔽膜1811及晶片上透鏡1821之一第五配置實例。
圖90E中所繪示之一像素組1831包含配置成2×2之四件像素51，且一件晶片上透鏡1821係相對於四件像素51安置。另外，共用一件晶片上透鏡1821之四件像素51中之第一分接頭TA及第二分接頭TB之配置彼此相同。在相位差光屏蔽膜1811之形成位置對稱之兩個像素組1831中，藉由使用其中未形成相位差光屏蔽膜1811之四件像素51來偵測一相位差。
圖90F繪示相位差光屏蔽膜1811及晶片上透鏡1821之一第六配置實例。
圖90F中所繪示之一像素組1831包含配置成2×2之四件像素51，且一件晶片上透鏡1821係相對於四件像素51安置。另外，共用一件晶片上透鏡1821之四件像素51中之第一分接頭TA及第二分接頭TB之配置彼此相反。在相位差光屏蔽膜1811之形成位置對稱之兩個像素組1831中，藉由使用其中未形成相位差光屏蔽膜1811之四件像素51來偵測一相位差。
如上文所描述，可採用其中一件晶片上透鏡1821係相對於兩個像素安置之一配置或一件晶片上透鏡1821係相對於四個像素安置之一配置之任一者作為在相對於多個像素51形成一件晶片上透鏡1821之情況中之一配置。相位差光屏蔽膜1811屏蔽對應於一件晶片上透鏡1821下方之一側半部之多個像素。
作為第二組態實例中之一驅動模式，可採用參考圖88所描述之包含模式1至模式5之五種驅動方法。
據此，根據第二十實施例之第二組態實例，在其中配置包含第一分接頭TA及第二分接頭TB之多個像素51之像素陣列單元20之部分像素51中，包含相位差光屏蔽膜1811之形成位置對稱之兩個像素組1831。據此，可獲取相位差資訊作為除自第一分接頭TA與第二分接頭TB之間的信號之一分配比獲得之距離測量資訊以外之輔助資訊。基於經偵測之相位差資訊，可計算一焦點位置且可改良沿深度方向之準確度。
應注意，可混合第二十實施例之第一組態實例中之像素51及第二十實施例之第二組態實例中之像素51作為構成像素陣列單元20之多個像素51。
＜不具有相位差光屏蔽膜之修改實例＞
在第二十實施例之第一組態實例及第二組態實例中，已給定其中相位差光屏蔽膜1801或1811經設置於晶片上透鏡62與基板61之間的一組態描述。
然而，即使在不包含相位差光屏蔽膜1801或1811之一像素51中，仍可在使用模式2至模式5中之驅動時獲取相位差資訊，其中在模式1至模式5之五種驅動方法當中將一正電壓同時施加至第一分接頭TA及第二分接頭TB。例如，可藉由在模式2至模式5中驅動一件晶片上透鏡1821下方之多個像素當中之一側半像素51來獲取相位差資訊。即使在其中一件晶片上透鏡62係相對於一個像素安置之一組態中，仍可藉由在模式2至模式5中驅動像素來獲取相位差資訊。
據此，在不包含相位差光屏蔽膜1801或1811之一像素51中，可藉由在模式2至模式5中執行驅動來獲取相位差資訊。即使在此情況中，基於經偵測之相位差資訊，仍可計算一焦點位置且可改良沿深度方向之準確度。
應注意，在不包含相位差光屏蔽膜1801或1811之一像素51中，在期望藉由使用模式1中之驅動來獲取相位差資訊之情況中，當自一光源發射之照射光經設定為連續而不間斷地發射之連續光時，可獲取相位差資訊。
＜第二十一實施例＞
接著，將給定能夠獲取偏光度資訊作為除自第一分接頭TA與第二分接頭TB之間的信號之一分配比獲得之距離測量資訊以外之輔助資訊之光接收元件1之一組態實例之描述。
圖91繪示根據一第二十一實施例之一像素之一橫截面視圖。
在圖91中，相同元件符號將賦予對應於第二十實施例之一部分，且將適當地省略其描述。
在圖91中之第二十一實施例中，一偏光濾光器1841經設置於晶片上透鏡62與基板61之間。例如，根據第二十一實施例之像素51具有與圖2中所繪示之第一實施例、圖36中所繪示之第十四實施例或第十五實施例之組態類似之一組態，惟提供偏光濾光器1841除外。
偏光濾光器1841、晶片上透鏡62、第一分接頭TA及第二分接頭TB經設定為圖92A或圖92B中之任一配置。
圖92A係繪示第二十一實施例中之偏光濾光器1841、晶片上透鏡62、第一分接頭TA及第二分接頭TB之一第一配置實例之一平面視圖。
如圖92A中所繪示，偏光濾光器1841具有0°、45°、90°及135°當中之任一偏光方向，且其中偏光方向相差90°之四種偏光濾光器1841以四像素單元(2×2)形成於像素陣列單元20中之預定像素51中。
晶片上透鏡62以一像素單元提供，且第一分接頭TA與第二分接頭TB之間的位置關係在全部像素中彼此相同。
圖92B係繪示第二十一實施例中之偏光濾光器1841、晶片上透鏡62、第一分接頭TA及第二分接頭TB之一第二配置實例之一平面視圖。
如圖92B中所繪示，偏光濾光器1841具有0°、45°、90°及135°當中之任一偏光方向，且其中偏光方向相差45°之四種偏光濾光器1841以四像素單元(2×2)形成於像素陣列單元20中之預定像素51中。
晶片上透鏡62以像素單元提供，且第一分接頭TA與第二分接頭TB之間的位置關係在沿水平方向上之相鄰像素之間彼此相對。換言之，其中第一分接頭TA及第二分接頭TB之配置彼此相反之像素行係沿一水平方向交替地配置。
作為包含偏光濾光器1841之像素51之一驅動方法，在第二十實施例中參考圖88所描述之模式1至模式5中之五種驅動方法係可能的。
在第二十一實施例中，在配置於像素陣列單元20中之多個像素51當中，複數個部分像素51包含如圖91及圖92A及圖92B中所繪示之偏光濾光器1841。
當包含偏光濾光器1841之像素51係由模式1至模式5之任一者驅動時，可獲取偏光度資訊。基於經獲取之偏光度資訊，可獲取關於作為一對象之一物件表面之一表面狀態(非均勻性)及一相對距離差之資訊，可計算一反射方向，或可獲取一透明物件(諸如玻璃)之距離測量資訊及直至透明物件之前的一物件之距離測量資訊。
另外，當將自一光源發射之照射光之一頻率設定為複數種且針對每個頻率將一偏光方向設定為不同時，執行多頻並行距離測量。例如，同時發射20 MHz、40 MHz、60 MHz及100 MHz之四種照射光，且依照偏光濾光器1841之偏光方向將其等偏光方向設定為0°、45°、90°及135°，可藉由同時接收四種照射光之反射光束來獲取距離測量資訊。
應注意，光接收元件1之像素陣列單元20中之全部像素51可經設定為包含偏光濾光器1841之像素51。
＜第二十二實施例＞
接著，將給定能夠獲取每個RGB波長之靈敏度資訊作為除自第一分接頭TA與第二分接頭TB之間的信號之一分配比獲得之距離測量資訊以外之輔助資訊之光接收元件1之一組態實例之描述。
圖93A及圖93B繪示根據第二十二實施例之像素之橫截面視圖。
在第二十二實施例中，光接收元件1包含圖93A或圖93B中之至少部分像素51作為像素陣列單元20中之部分像素51。
在圖93A及圖93B中，相同元件符號將賦予對應於第二十實施例之一部分，且將適當地省略其描述。
在圖93A中所繪示之像素51中，允許R (紅色)、G (綠色)及B (藍色)當中之任一波長透射之一彩色濾光器1861經形成於晶片上透鏡62與基板61之間。例如，圖93A中所繪示之像素51具有與圖2中所繪示之第一實施例、圖36中所繪示之第十四實施例或第十五實施例之組態類似之一組態，惟提供彩色濾光器1861除外。
另一方面，在圖93B中，其中切除紅外光之一IR截斷濾光器(IR cutter filter)1871及一彩色濾光器1872透過層壓形成於晶片上透鏡62與基板61之間之一像素51以及其中未形成IR截斷濾光器1871及彩色濾光器1872之一像素51經安置成彼此相鄰。另外，一光二極體1881代替第一分接頭TA及第二分接頭TB形成於其中形成IR截斷濾光器1871及彩色濾光器1872之像素51之基板中。另外，隔離一相鄰像素及基板61之一像素隔離部分1882經形成於其中形成光二極體1881之像素之一像素邊界部分處。例如，像素隔離部分1882以覆蓋一金屬材料(諸如鎢(W)、鋁(Al)及銅(Cu))或具有一絕緣膜(諸如多晶矽)之一導電材料之一外周邊之一態樣形成。相鄰像素之間的電子遷移歸因於像素隔離部分1882而受限。包含光二極體1881之像素51係透過與包含第一分接頭TA及第二分接頭TB之像素51之控制互連件不同之一控制互連件來驅動。例如，其他組態與圖2中所繪示之第一實施例或圖36中所繪示之第十四實施例中之組態類似。
圖94A係繪示其中圖93A中所繪示之像素51經配置成2×2之四像素區中之彩色濾光器1861之一配置之一平面視圖。
關於四(2×2)像素區，彩色濾光器1861具有其中包含透射G之一濾光器、透射R之一濾光器、透射B之一濾光器及透射IR之一濾光器之四種濾光器經配置成2×2之一組態。
圖94B係關於其中圖93A中所繪示之像素51經配置成2×2且沿圖93A中之線A-A'截取之四像素區之一平面視圖。
在圖93A中所繪示之像素51中，第一分接頭TA及第二分接頭TB係以像素單元安置。
圖94C係繪示其中圖93B中所繪示之像素51經配置成2×2之四像素區中之彩色濾光器1872之一配置之一平面視圖。
關於四(2×2)像素區，彩色濾光器1872具有其中包含透射G之一濾光器、透射R之一濾光器、透射B之一濾光器及空氣(不具有濾光器)之四種濾光器經配置成2×2之一組態。應注意，可安置透射所有波長(R、G、B及IR)之一透明濾光器來代替空氣。
在彩色濾光器187中，如圖93B中所繪示，IR截斷濾光器1871經安置於透射G之濾光器、透射R之濾光器及透射B之濾光器之一上表面上。
圖94D係關於其中圖93B中所繪示之像素51經配置成2×2且沿圖93B中之線B-B'截取之四像素區之一平面視圖。
關於四(2×2)像素區中之基板61之一部分，在包含透射G、R或B之濾光器之像素51中，形成光二極體1881，且在包含空氣(不具有濾光器)之像素51中，第一分接頭TA及第二分接頭TB經形成於基板61之部分中。另外，隔離一相鄰像素及基板61之像素隔離部分1882經形成於其中形成光二極體1881之像素51之一像素邊界部分處。
如上文所描述，圖93A中所繪示之像素51具有圖94A中所繪示之彩色濾光器1861及圖94B中所繪示之一光電轉換區之一組合，且圖93B中所繪示之像素51具有圖94C中所繪示之彩色濾光器1872及圖94D中所繪示之一光電轉換區之一組合。
然而，圖94A及圖94C中之彩色濾光器以及圖94B及圖94D之光電轉換區之組合可彼此替換。即，第二十二實施例中之像素51之組態可經設定為組合圖94A中所繪示之彩色濾光器1861及圖94D中所繪示之光電轉換區之一組態，或組合圖94C中所繪示之彩色濾光器1872及圖94B中所繪示之光電轉換區之一組態。
包含第一分接頭TA及第二分接頭TB之像素51可藉由模式1至模式5中之五種驅動方法來驅動。
包含光二極體1881之像素51之驅動與包含第一分接頭TA及第二分接頭TB之像素51之驅動不同，且以與一典型影像感測器之像素類似之一方式執行。
根據第二十二實施例，光接收元件1可包含在基板61之一光入射表面側上具備彩色濾光器1861之像素51，其中第一分接頭TA及第二分接頭TB如圖93A中所繪示般形成為其中配置具備第一分接頭TA及第二分接頭TB之多個像素51之像素陣列單元20之一部分。據此，可獲取G、R、B及IR之各者之每個波長之一信號，且可改良物件識別能力。
另外，根據第二十二實施例，光接收元件1可包含具備基板61內部之光二極體1881及光入射表面側上之彩色濾光器1872而非如圖93B中所繪示之第一分接頭TA及第二分接頭TB之像素51，作為其中配置具備第一分接頭TA及第二分接頭TB之多個像素51之像素陣列單元20之一部分。據此，可獲取與影像感測器相同之一G信號、一R信號及一B信號，且可改良物件識別能力。
另外，如圖93A中所繪示之具備第一分接頭TA及第二分接頭TB及彩色濾光器1861之像素51以及如圖93B中所繪示之具備光二極體1881及彩色濾光器1872之像素51兩者可經形成於像素陣列單元20中。
另外，光接收元件1之像素陣列單元20中之所有像素51可經組態為圖94A及圖94B之組合中之像素、圖94C及圖94D之組合中之像素、圖94A及圖94D之組合中之像素、及圖94C及圖94B之組合中之像素當中之至少一種。
＜距離測量模組之組態實例＞
圖95係繪示藉由使用圖1中之光接收元件1來輸出距離測量資訊之一距離測量模組之一組態實例之一方塊圖。
一距離測量模組5000包含一光發射單元5011、一光發射控制單元5012及一光接收單元5013。
光發射單元5011包含發射一預定波長之光且發射亮度週期性地波動之照射光以用照射光照射一物件之一光源。例如，光發射單元5011包含一光發射二極體，其發射波長在780 nm至1000 nm之一範圍內之紅外光作為一光源，且與作為自光發射控制單元5012供應之一矩形波之一光發射控制信號CLKp同步地發射照射光。
應注意，光發射控制信號CLKp不限於矩形波，只要光發射控制信號CLKp係一週期性信號即可。例如，光發射控制信號CLKp可為一正弦波。
在將光發射控制信號CLKp供應至光發射單元5011及光接收單元5013之後，光發射控制單元5012控制照射光之一照射時序。例如，光發射控制信號CLKp之一頻率為20兆赫(MHz)。應注意，光發射控制信號CLKp之頻率不限於20兆赫(MHz)，且可為5兆赫(MHz)或類似者。
光接收單元5013接收自一物件反射之反射光，對應於一光接收結果計算每個像素之距離資訊，產生藉由每個像素之一階度值(gradation value)表達直至一物件之一距離之一深度影像，且輸出深度影像。
使用上文所描述之光接收元件1作為光接收單元5013，且作為光接收單元5013之光接收元件1例如基於光發射控制信號CLKp自由像素陣列單元20中之像素51之各者之信號提取單元65-1及65-2之各者之電荷偵測單元(N+半導體區71)偵測之信號強度計算每個像素之距離資訊。
如上文所描述，可組合圖1中之光接收元件1作為藉由間接ToF方法獲得直至一對象之距離資訊且輸出距離資訊之距離測量模組5000之光接收單元5013。當採用上文所描述之各自實施例中之光接收元件1 (具體而言，經設定為背照型且改良像素靈敏度之光接收元件)作為距離測量模組5000之光接收單元5013時，可改良距離測量特性。
＜移動體之應用實例＞
根據本發明之技術(本技術)適用於各種產品。例如，根據本發明之技術可經實現為安裝於一移動體(一汽車、一電動車輛、一混合動力電動車輛、一摩托車、一自行車、一個人機動車、一飛機、一無人機、一船隻、一機器人及類似者當中之任一種)上之一裝置。
圖96係描繪一車輛控制系統之示意性組態之一實例作為可應用根據本發明之一實施例之技術之一移動體控制系統之一實例之一方塊圖。
車輛控制系統12000包含經由一通信網路12001彼此連接之複數個電子控制單元。在圖96中所描繪之實例中，車輛控制系統12000包含一驅動系統控制單元12010、一本體系統控制單元12020、一車輛外部資訊偵測單元12030、一車輛內部資訊偵測單元12040及一積分式控制單元12050。另外，一微電腦12051、一聲音/影像輸出區段12052及一車載網路介面(I/F) 12053被繪示為積分式控制單元12050之一功能組態。
驅動系統控制單元12010根據各種程式控制與車輛之驅動系統相關之裝置之操作。例如，驅動系統控制單元12010用作以下各者之一控制裝置：用於產生車輛之驅動力之一驅動力產生裝置，諸如一內燃機、一驅動馬達或類似者；用於將驅動力傳輸至車輪之一驅動力傳輸機構；用於調整車輛之轉向角之一轉向機構；用於產生車輛之剎車力之一剎車裝置及類似者。
本體系統控制單元12020根據各種程式控制提供至一車輛本體之各種裝置之操作。例如，本體系統控制單元12020用作以下各者之一控制裝置：一無鑰匙進入系統、一智慧型鑰匙系統、一電動車窗裝置或各種燈(諸如車頭燈、倒車燈、剎車燈、轉向燈、一霧燈或類似者)。在此情況中，可將自作為一鑰匙之一替代物之一行動裝置傳輸之無線電波或各種開關之信號輸入至本體系統控制單元12020。本體系統控制單元12020接收此等輸入無線電波或信號，且控制車輛之一門鎖裝置、電動車窗裝置、燈或類似者。
車輛外部資訊偵測單元12030偵測關於包含車輛控制系統12000之車輛外部之資訊。例如，車輛外部資訊偵測單元12030與一成像區段12031連接。車輛外部資訊偵測單元12030引起成像區段12031使車輛外部之一影像成像且接收經成像影像。在經接收影像之基礎上，車輛外部資訊偵測單元12030可執行偵測一物件(諸如一路面上之一人、一車輛、一障礙物、一標誌、一文字或類似者)之處理或偵測至其之一距離之處理。
成像區段12031係接收光之一光學感測器，且其輸出對應於光之一經接收光量之一電信號。成像區段12031可輸出電信號作為一影像，或可輸出該電信號作為關於一經量測距離之資訊。另外，由成像區段12031接收之光可係可見光或可係不可見光，諸如紅外線或類似者。
車輛內部資訊偵測單元12040偵測關於車輛內部之資訊。車輛內部資訊偵測單元12040例如與偵測一駕駛員之狀態之一駕駛員狀態偵測區段12041連接在一起。駕駛員狀態偵測區段12041例如包含使駕駛員成像之一相機。基於自駕駛員狀態偵測區段12041輸入之偵測資訊，車輛內部資訊偵測單元12040可計算駕駛員之一疲勞程度或駕駛員之一集中程度，或可判定駕駛員是否在打瞌睡。
微電腦12051可基於關於車輛之內部或外部之資訊(該資訊藉由車輛外部資訊偵測單元12030或車輛內部資訊偵測單元12040獲得)計算驅動力產生裝置、轉向機構或剎車裝置之一控制目標值，且將一控制命令輸出至驅動系統控制單元12010。例如，微電腦12051可執行旨在實施一先進駕駛輔助系統(ADAS)之功能(該等功能包含車輛之碰撞避免或撞擊緩解、基於跟車距離之跟車駕駛、恆定車速駕駛、車輛碰撞警告、車輛偏離車道之一警告或類似者)之協同控制。
另外，微電腦12051可藉由基於關於車輛之外部或內部之資訊(該資訊藉由車輛外部資訊偵測單元12030或車輛內部資訊偵測單元12040獲得)控制驅動力產生裝置、轉向機構、剎車裝置或類似者而執行旨在用於自動駕駛(其使車輛自主行駛而不取決於駕駛員之操作)或類似者之協同控制。
另外，微電腦12051可基於關於車輛外部之資訊(該資訊藉由車輛外部資訊偵測單元12030獲得)將一控制命令輸出至本體系統控制單元12020。例如，微電腦12051可藉由(例如)根據由車輛外部資訊偵測單元12030偵測之一前方車輛或一來臨車輛之位置控制車頭燈以便自遠光燈改變成近光燈而執行旨在防止眩光之協同控制。
聲音/影像輸出區段12052將一聲音及一影像之至少一者之一輸出信號傳輸至一輸出裝置，該輸出裝置能夠在視覺上或聽覺上對車輛之乘客或車輛外部通知資訊。在圖96之實例中，繪示一音訊揚聲器12061、一顯示區段12062及一儀表板12063作為輸出裝置。顯示區段12062可(例如)包含一機載顯示器及一抬頭顯示器之至少一者。
圖97係描繪成像區段12031之安裝位置之一實例之一圖。
在圖97中，成像區段12031包含成像區段12101、12102、12103、12104及12105。
成像區段12101、12102、12103、12104及12105例如經安置於車輛12100之一前鼻、側視鏡、一後保險杠及一後門上之位置以及車輛內部之一擋風玻璃之一上部上之一位置處。提供至前鼻之成像區段12101及提供至車輛內部之擋風玻璃之上部之成像區段12105主要獲得車輛12100前部之一影像。提供至後視鏡之成像區段12102及12103主要獲得車輛12100之側方之一影像。提供至後保險槓或後門之成像區段12104主要獲得車輛12100之後方之一影像。提供至車輛之內部內之擋風玻璃之上部分之成像區段12105主要用於偵測前方車輛、行人、障礙物、信號、交通標誌、車道或類似者。
順便提及，圖97描繪成像區段12101至12104之拍攝範圍之一實例。成像範圍12111表示提供至前鼻之成像區段12101之成像範圍。成像範圍12112及12113分別表示提供至後視鏡之成像區段12102及12103之成像範圍。成像範圍12114表示提供至後保險槓或後門之成像區段12104之成像範圍。例如，藉由疊加由成像區段12101至12104成像之影像資料而獲得如自上方觀看之車輛12100之一鳥瞰影像。
成像區段12101至12104之至少一者可具有獲得距離資訊之一功能。例如，成像區段12101至12104之至少一者可為由複數個成像元件構成之一立體相機或可係具有用於相位差偵測之像素之一成像元件。
例如，微電腦12051可基於自成像區段12101至12104獲得之距離資訊判定距成像範圍12111至12114內之各三維物件之一距離及距離之一時間改變(相對於車輛12100之相對速度)，且藉此尤其提取一最接近三維物件(其存在於車輛12100之一行駛路徑上且在實質上與車輛12100相同之方向上按一預定速度(例如，等於或大於0 km/小時)行駛)作為一前方車輛。此外，微電腦12051可預先設定欲在一前方車輛前面保持的一跟車距離，且可執行自動剎車控制(包含跟車停止控制)、自動加速控制(包含跟車啟動控制)或類似者。因此，可執行旨在用於自動駕駛(其使車輛自主行駛而不取決於駕駛員之操作)或類似者之協同控制。
例如，微電腦12051可基於自成像區段12101至12104獲得之距離資訊將關於三維物件之三維物件資料分類成二輪車輛、標準大小車輛、大型車輛、行人、電線桿及其他三維物件之三維物件資料，提取經分類三維物件資料且使用經提取三維物件資料以自動避免一障礙物。例如，微電腦12501將車輛12100周圍之障礙物識別為車輛12100之駕駛員可在視覺上辨識之障礙物及車輛12100之駕駛員難以在視覺上辨識之障礙物。接著，微電腦12051判定指示與各障礙物碰撞之一風險之一碰撞風險。在其中碰撞風險等於或高於一設定值且因此存在碰撞之一可能性之一情境中，微電腦12051經由音訊揚聲器12061或顯示區段12062將警告輸出至駕駛員，且經由驅動系統控制單元12010執行強制減速或避免轉向。藉此，微電腦12051可輔助駕駛以避免碰撞。
成像區段12101至12104之至少一者可係偵測紅外線之一紅外線相機。例如，微電腦12051可藉由判定在成像區段12101至12104之經成像影像中是否存在一行人而辨識一行人。例如，藉由在作為紅外線相機之成像區段12101至12104之經成像影像中提取特性點之一程序及藉由對表示物件之輪廓之一系列特性點執行圖案匹配處理而判定物件是否係行人之一程序來執行一行人之此辨識。當微電腦12051判定在成像區段12101至12104之經成像影像中存在一行人且因此辨識該行人時，聲音/影像輸出單元12052控制顯示區段12062使得用於強調之一正方形輪廓線經顯示以便疊加於經辨識行人上。聲音/影像輸出區段12052亦可控制顯示區段12062使得在一所要位置處顯示表示行人之一圖示或類似者。
在上文中，已給定可適用關於本發明之本技術之車輛控制系統之一實例之描述。根據本發明之技術亦可適用於上文所描述之組態當中之成像區段12031。具體而言，例如，當將圖1中所繪示之光接收元件1應用於成像區段12031時，可改良諸如靈敏度之特性。
本技術之實施例不限於上文所描述之實施例，且可在不脫離本技術之主旨之一範圍內進行各種修改。
例如，上文所描述之兩項或更多項實施例可適當地彼此組合。即，例如，可對應於賦予任何特性(諸如像素靈敏度)之一優先級適當地選擇設置於一像素中之信號提取單元之數目或其配置位置、信號提取單元之一形狀或是否採用一共用結構、一晶片上透鏡之存在或不存在、像素間光屏蔽部分之存在或不存在、一隔離區之存在或不存在、晶片上透鏡或一基板之厚度、基板或膜設計之種類、至一光入射表面之一偏壓之存在或不存在、一反射構件之存在或不存在及類似者。
另外，在上文所描述之實施例中，已給定其中使用電子作為信號載子之一實例之描述，但可使用光電轉換中產生之電洞作為信號載子。在此情況中，偵測信號載子之電荷偵測單元可由一P+半導體區構成，且在一基板內部產生一電場之電壓施加單元可由一N+半導體區構成，使得電洞經偵測為設置於信號提取單元中之電荷偵測單元中之信號載子。
根據本技術，當將CAPD感測器設定為背照型光接收元件之一組態時，可改良距離測量特性。
應注意，上文所描述之實施例被描述為一種驅動方法，其中將一電壓直接施加至形成於基板61中之P+半導體區73，且藉由一所出現電場遷移經光電轉換之電荷，但本技術不限於該驅動方法且亦適用於另一驅動方法。例如，可採用一種驅動方法，其中使用形成於基板61中之第一傳送電晶體及第二傳送電晶體以及第一浮動擴散區及第二浮動擴散區，且將一預定電壓施加至第一傳送電晶體及第二傳送電晶體之閘極以透過第一傳送電晶體將經光電轉換之電荷分配及累積至第一浮動擴散區或透過第二傳送電晶體將經光電轉換之電荷分配及累積至第二浮動擴散區。在此情況中，形成於基板61中之第一傳送電晶體及第二傳送電晶體分別用作第一電壓施加單元及第二電壓施加單元，其中一預定電壓經施加至其等閘極，且形成於基板61中之第一浮動擴散區及第二浮動擴散區分別用作偵測歸因於光電轉換而產生之電荷之第一電荷偵測單元及第二電荷偵測單元。
另外，換言之，在其中將一電壓直接施加至形成於基板61中之P+半導體區73且藉由一所出現電場遷移經光電轉換之電荷之驅動方法中，設定為第一電壓施加單元及第二電壓施加單元之兩件P+半導體區73係被施加一預定電壓之控制節點，且設定為第一電荷偵測單元及第二電荷偵測單元之兩件N+半導體區71係偵測電荷之偵測節點。在其中將一預定電壓施加至第一傳送電晶體及第二傳送電晶體之閘極且跨第一浮動擴散區或第二浮動擴散區累積經光電轉換之電荷之驅動方法中，第一傳送電晶體及第二傳送電晶體之閘極係被施加一預定電壓之控制節點，且形成於基板61中之第一浮動擴散區及第二浮動擴散區係偵測電荷之偵測節點。
另外，本說明書中所描述之效應僅係闡釋性的且不限於此，且可展現其他效應。
應注意，本技術可採用以下組態。 (1)一種光接收元件，其包含： 一晶片上透鏡； 一互連層；及 一半導體層，其經安置於該晶片上透鏡與該互連層之間，其中該半導體層包含 一第一電壓施加單元，一第一電壓經施加至該第一電壓施加單元， 一第二電壓施加單元，與該第一電壓不同之一第二電壓經施加至該第二電壓施加單元， 一第一電荷偵測單元，其經安置於該第一電壓施加單元之周邊處， 一第二電荷偵測單元，其經安置於該第二電壓施加單元之周邊處，及 一電荷放電區，其經設置於一有效像素區之一外側上。 (2)如(1)之光接收元件，其中 該互連層包含含有一反射構件之至少一個層，且 該反射構件經提供以在一平面視圖中與該第一電荷偵測單元或該第二電荷偵測單元重疊。 (3)如(1)或(2)之光接收元件，其中 該互連層包含含有一光屏蔽構件之至少一個層，且 該光屏蔽構件經提供以在一平面視圖中與該第一電荷偵測單元或該第二電荷偵測單元重疊。 (4)如(1)至(3)中任一項之光接收元件，其中 該電荷放電區包含經驅動之一開口像素。 (5)如(1)至(4)中任一項之光接收元件，其中 該電荷放電區包含經驅動之一光屏蔽像素。 (6)如(1)至(5)中任一項之光接收元件，其中 該電荷放電區包含一高濃度N型區，一零或正電壓經施加至該高濃度N型區。 (7)如(1)至(6)中任一項之光接收元件，其進一步包含 一P井區，其在像素之一邊界部分處與該第一電荷偵測單元及該第二電荷偵測單元之周邊處之一絕緣膜接觸。 (8)如(7)之光接收元件，其中 該P井區具有高於一光電轉換區之一雜質濃度之一雜質濃度。 (9)如(1)至(6)中任一項之光接收元件，其進一步包含 一N型擴散層，其被施加一零或正電壓，該N型擴散層位於其中形成一像素電晶體之一P井區與該第一電荷偵測單元及該第二電荷偵測單元之周邊處之一絕緣膜之間的一間隙區中。 (10)如(9)之光接收元件，其中 該N型擴散層經安置成由一有效像素區內部之一像素行共用。 (11)如(9)之光接收元件，其中 該N型擴散層經安置於該有效像素區外部之一像素中。 (12)如(9)之光接收元件，其中 該N型擴散層經安置於該有效像素區內部之各像素中。 (13)如(1)至(12)中任一項之光接收元件，其中 該第一電壓施加單元及該第二電壓施加單元係由各形成於該半導體層中之第一P型半導體區及第二P型半導體區構成。 (14)如(1)至(12)中任一項之光接收元件，其中 該第一電壓施加單元及該第二電壓施加單元係由各形成於該半導體層中之第一傳送電晶體及第二傳送電晶體構成。 (15)一種距離測量模組，其包含： 一光接收元件，其包含一晶片上透鏡、一互連層及安置於該晶片上透鏡與該互連層之間的一半導體層，該半導體層包含：一第一電壓施加單元，一第一電壓經施加至該第一電壓施加單元；一第二電壓施加單元，與該第一電壓不同之一第二電壓經施加至該第二電壓施加單元；一第一電荷偵測單元，其經安置於該第一電壓施加單元之周邊處；一第二電荷偵測單元，其經安置於該第二電壓施加單元之周邊處；及一電荷放電區，其經設置於一有效像素區之一外側上； 一光源，其發射亮度週期性地波動之照射光；及 一光發射控制單元，其控制該照射光之一照射時序。
熟習此項技術者應理解，可取決於設計要求及其他因素進行各種修改、組合、子組合及變更，只要其等在隨附發明申請專利範圍或其等效物之範疇內即可。
1‧‧‧光接收元件 20‧‧‧像素陣列單元 21‧‧‧分接頭驅動單元 22‧‧‧垂直驅動單元 23‧‧‧行處理單元 24‧‧‧水平驅動單元 25‧‧‧系統控制單元 28‧‧‧像素驅動線 29‧‧‧垂直信號線 29A‧‧‧垂直信號線 29B‧‧‧垂直信號線 29C‧‧‧垂直信號線 29D‧‧‧垂直信號線 30A‧‧‧電壓供應線 30B‧‧‧電壓供應線 30‧‧‧預定電壓供應線 31‧‧‧信號處理單元 32‧‧‧資料儲存單元 51‧‧‧像素 511‧‧‧像素 512‧‧‧像素 513‧‧‧像素 514‧‧‧像素 51X‧‧‧光屏蔽像素 61‧‧‧基板 62‧‧‧晶片上透鏡 63‧‧‧像素間光屏蔽膜 63-1‧‧‧像素間光屏蔽膜 63-2‧‧‧像素間光屏蔽膜 64‧‧‧氧化物膜 65-1‧‧‧信號提取單元 65-2‧‧‧信號提取單元 66‧‧‧固定電荷膜 71-1‧‧‧N+半導體區 71-2‧‧‧N+半導體區 72-1‧‧‧N-半導體區 72-2‧‧‧N-半導體區 73-1‧‧‧P+半導體區 73-2‧‧‧P+半導體區 74-1‧‧‧P-半導體區 74-2‧‧‧P-半導體區 75-1‧‧‧隔離部分 75-2‧‧‧隔離部分 101‧‧‧光二極體(PD) 102‧‧‧互連件 103‧‧‧互連件 104‧‧‧光二極體(PD) 105‧‧‧互連件 106‧‧‧互連件 111‧‧‧光二極體(PD) 112‧‧‧信號提取單元 113‧‧‧互連件 114‧‧‧互連件 115‧‧‧光二極體(PD) 116‧‧‧信號提取單元 117‧‧‧互連件 118‧‧‧互連件 141‧‧‧基板 142‧‧‧基板 152‧‧‧互連層 153‧‧‧像素間光屏蔽部分 154‧‧‧晶片上透鏡 171‧‧‧基板 172‧‧‧基板 201-1‧‧‧N+半導體區 201-2‧‧‧N+半導體區 202-1‧‧‧P+半導體區 202-2‧‧‧P+半導體區 231‧‧‧P+半導體區 232-1‧‧‧線形N+半導體區 232-2‧‧‧線形N+半導體區 233‧‧‧P+半導體區 234-1‧‧‧線形N+半導體區 234-2‧‧‧線形N+半導體區 261‧‧‧線形N+半導體區 262-1‧‧‧線形P+半導體區 262-2‧‧‧線形P+半導體區 263‧‧‧線形N+半導體區 264-1‧‧‧線形P+半導體區 264-2‧‧‧線形P+半導體區 291-1‧‧‧像素 291-2‧‧‧像素 291-3‧‧‧像素 301‧‧‧P+半導體區 302‧‧‧N+半導體區 303‧‧‧信號提取單元 304‧‧‧P+半導體區 305‧‧‧N+半導體區 331-1‧‧‧信號提取單元 331-2‧‧‧信號提取單元 331-3‧‧‧信號提取單元 331-4‧‧‧信號提取單元 341‧‧‧P+半導體區 342‧‧‧N+半導體區 371‧‧‧信號提取單元 372‧‧‧信號提取單元 381‧‧‧線形P+半導體區 382-1‧‧‧線形N+半導體區 382-2‧‧‧線形N+半導體區 383‧‧‧線形P+半導體區 384-1‧‧‧N+半導體區 384-2‧‧‧N+半導體區 411‧‧‧晶片上透鏡 441-1‧‧‧隔離區 441-2‧‧‧隔離區 471-1‧‧‧隔離區 471-2‧‧‧隔離區 501‧‧‧基板 531‧‧‧基板 561‧‧‧基板 601‧‧‧P+半導體區 631‧‧‧反射構件 671‧‧‧P井區 672-1‧‧‧隔離部分 672-2‧‧‧隔離部分 701‧‧‧P井區 721A‧‧‧傳送電晶體 721B‧‧‧傳送電晶體 722A‧‧‧浮動擴散(FD) 722B‧‧‧浮動擴散(FD) 723A‧‧‧重設電晶體 723B‧‧‧重設電晶體 724A‧‧‧放大電晶體 724B‧‧‧放大電晶體 725A‧‧‧選擇電晶體 725B‧‧‧選擇電晶體 726A‧‧‧恆定電流源電路單元 726B‧‧‧恆定電流源電路單元 727A‧‧‧電容器 727B‧‧‧電容器 728A‧‧‧切換電晶體 728B‧‧‧切換電晶體 741-1‧‧‧電壓供應線 741-2‧‧‧電壓供應線 811‧‧‧多層互連層 812‧‧‧層間絕緣膜 813‧‧‧電力供應線 814‧‧‧電壓施加互連件 815‧‧‧反射構件 816‧‧‧電壓施加互連件 817‧‧‧控制線 821‧‧‧上升部分 822‧‧‧彎曲表面部分 831‧‧‧像素電晶體互連區 832‧‧‧接地線 833‧‧‧電力供應線 834‧‧‧接地線 841‧‧‧控制線 842‧‧‧控制線 843‧‧‧控制線 844‧‧‧控制線 851‧‧‧控制線區 852‧‧‧電容器區 861‧‧‧區 862‧‧‧區 863‧‧‧區 864‧‧‧區 911‧‧‧半導體基板 912‧‧‧支撐基板 921‧‧‧第一半導體基板 922‧‧‧第二半導體基板 931‧‧‧第一半導體基板 932‧‧‧第二半導體基板 951‧‧‧像素陣列區 952‧‧‧控制電路 953‧‧‧邏輯電路 954‧‧‧面積控制電路 1011‧‧‧P井區 1012‧‧‧氧化物膜 1013‧‧‧間隙區 1021‧‧‧P井區 1022‧‧‧P型半導體區 1031‧‧‧P井區 1032‧‧‧氧化物膜 1033‧‧‧氧化物膜 1051‧‧‧有效像素區 1052‧‧‧無效像素區 1061‧‧‧N型擴散層 1071‧‧‧像素隔離部分 1101‧‧‧電荷放電區 1102‧‧‧OPB區 1121‧‧‧開口像素區 1122‧‧‧光屏蔽像素區 1123‧‧‧N型區 1131‧‧‧N型擴散層 1201‧‧‧基板 1202‧‧‧互連層 1203‧‧‧金屬互連件 1204‧‧‧P型半導體區 1211‧‧‧基板 1212‧‧‧互連層 1213‧‧‧金屬互連件 1214‧‧‧絕緣膜 1231‧‧‧像素陣列區 1232‧‧‧面積控制電路 1251‧‧‧MIX接合部分 1252‧‧‧DET接合部分 1253‧‧‧電壓供應線 1261‧‧‧周邊部分 1301‧‧‧P型半導體區 1311-1‧‧‧電極單元 1311A-1‧‧‧嵌入部分 1311A-2‧‧‧嵌入部分 1311B-1‧‧‧突出部分 1311B-2‧‧‧突出部分 1311-2‧‧‧電極單元 1311-3‧‧‧電極單元 1311-4‧‧‧電極單元 1312-1‧‧‧N+半導體區 1312-2‧‧‧N+半導體區 1312-3‧‧‧N+半導體區 1312-4‧‧‧N+半導體區 1313-1‧‧‧絕緣膜 1313-2‧‧‧絕緣膜 1314-1‧‧‧電洞濃度加強層 1314-2‧‧‧電洞濃度加強層 1321‧‧‧第一表面 1322‧‧‧絕緣膜 1331‧‧‧第二表面 1332‧‧‧絕緣膜 1351‧‧‧互連件 1352‧‧‧互連件 1353‧‧‧互連件 1354‧‧‧互連件 1401A‧‧‧電力供應線 1401B‧‧‧電力供應線 1401C‧‧‧電力供應線 1401D‧‧‧電力供應線 1411A‧‧‧VSS互連件 1411B‧‧‧VSS互連件 1411C‧‧‧VSS互連件 1411D‧‧‧VSS互連件 1411E‧‧‧VSS互連件 1421‧‧‧間隙 1451‧‧‧接觸件 1452‧‧‧接觸件 1453‧‧‧接觸件 1461‧‧‧接觸件 1462‧‧‧接觸件 1471‧‧‧接觸件 1472‧‧‧接觸件 1473‧‧‧接觸件 1481‧‧‧接觸件 1482‧‧‧接觸件 1511‧‧‧垂直互連件 1512‧‧‧水平互連件 1513‧‧‧互連件 1521‧‧‧第一互連層 1522‧‧‧第二互連層 1523‧‧‧第三互連層 1531‧‧‧重疊部分 1532‧‧‧重疊部分 1533‧‧‧重疊部分 1541‧‧‧基板 1542‧‧‧外周邊部分 1543‧‧‧外周邊部分 1701-1‧‧‧位置 1701-2‧‧‧位置 1701-3‧‧‧位置 1701-4‧‧‧位置 1701-5‧‧‧位置 1701-6‧‧‧位置 1701-7‧‧‧位置 1701-8‧‧‧位置 1701-9‧‧‧位置 1711-1‧‧‧深溝槽隔離(DTI) 1711-2‧‧‧深溝槽隔離(DTI) 1712-1‧‧‧深溝槽隔離(DTI) 1712-2‧‧‧深溝槽隔離(DTI) 1721‧‧‧位置 1721c‧‧‧位置 1721X‧‧‧位置 1801‧‧‧相位差光屏蔽膜 1811‧‧‧相位差光屏蔽膜 1821‧‧‧晶片上透鏡 1831‧‧‧像素組 1841‧‧‧偏光濾光器 1861‧‧‧彩色濾光器 1871‧‧‧IR截斷濾光器 1872‧‧‧彩色濾光器 1881‧‧‧光二極體 1882‧‧‧像素隔離部分 5000‧‧‧距離測量模組 5011‧‧‧光發射單元 5012‧‧‧光發射控制單元 5013‧‧‧光接收單元 12000‧‧‧車輛控制系統 12001‧‧‧通信網路 12010‧‧‧驅動系統控制單元 12020‧‧‧本體系統控制單元 12030‧‧‧車輛外部資訊偵測單元 12031‧‧‧成像區段 12040‧‧‧車輛內部資訊偵測單元 12041‧‧‧駕駛員狀態偵測區段 12050‧‧‧整合式控制單元 12051‧‧‧微電腦 12052‧‧‧聲音/影像輸出區段 12053‧‧‧車載網路介面(I/F) 12061‧‧‧音訊揚聲器 12062‧‧‧顯示區段 12063‧‧‧儀表板 12100‧‧‧車輛 12101‧‧‧成像區段 12102‧‧‧成像區段 12103‧‧‧成像區段 12104‧‧‧成像區段 12105‧‧‧成像區段 12111‧‧‧成像範圍 12112‧‧‧成像範圍 12113‧‧‧成像範圍 12114‧‧‧成像範圍 A11‧‧‧箭頭 A21‧‧‧箭頭 A22‧‧‧箭頭 A23‧‧‧箭頭 A24‧‧‧箭頭 A25‧‧‧箭頭 A26‧‧‧箭頭 A27‧‧‧箭頭 A28‧‧‧箭頭 A29‧‧‧箭頭 A30‧‧‧箭頭 CLKp‧‧‧光發射控制信號 DET0‧‧‧電荷 DET1‧‧‧信號電荷 FDG‧‧‧驅動信號 LD‧‧‧移位量/光學路徑差 M1‧‧‧第一層金屬膜 M2‧‧‧第二層金屬膜 M3‧‧‧第三層金屬膜 M4‧‧‧第四層金屬膜 M5‧‧‧第五層金屬膜 MIX0‧‧‧預定電壓 MIX1‧‧‧預定電壓 R11‧‧‧區 R12‧‧‧區 R21‧‧‧區 RST‧‧‧驅動信號 SEL‧‧‧選擇信號 TA‧‧‧第一分接頭 TB‧‧‧第二分接頭 Tr‧‧‧像素電晶體 TRG‧‧‧驅動信號 VA1‧‧‧電壓 VA2‧‧‧電壓 VDD‧‧‧電力供應電壓 VDD_1‧‧‧第一電力供應電壓VDD VDD_2‧‧‧第二電力供應電壓VDD VSS_A‧‧‧第一VSS互連件 VSS_B‧‧‧第二VSS互連件 W11‧‧‧箭頭 W12‧‧‧箭頭 W13‧‧‧箭頭 W14‧‧‧箭頭 W31‧‧‧箭頭 W32‧‧‧箭頭
圖1係繪示一光接收元件之一組態實例之一方塊圖；
圖2係繪示一像素之一組態實例之一視圖；
圖3係繪示像素之一信號提取單元之一部分之一組態實例之一視圖；
圖4係描述靈敏度改良之一視圖；
圖5係描述電荷分離效率之一改良之一視圖；
圖6係描述電子提取效率之一改良之一視圖；
圖7係描述一前照型中之一信號載子之一移動速度之一視圖；
圖8係描述一背照型中之一信號載子之一移動速度之一視圖；
圖9係繪示像素之信號提取單元之部分之另一組態實例之一視圖；
圖10係描述像素與一晶片上透鏡之間的一關係之一視圖；
圖11係繪示像素之信號提取單元之部分之又一組態實例之一視圖；
圖12係繪示像素之信號提取單元之部分之又一組態實例之一視圖；
圖13係繪示像素之信號提取單元之部分之又一組態實例之一視圖；
圖14係繪示像素之信號提取單元之部分之又一組態實例之一視圖；
圖15係繪示像素之信號提取單元之部分之又一組態實例之一視圖；
圖16係繪示像素之另一組態實例之一視圖；
圖17係繪示像素之又一組態實例之一視圖；
圖18係繪示像素之又一組態實例之一視圖；
圖19係繪示像素之又一組態實例之一視圖；
圖20係繪示像素之又一組態實例之一視圖；
圖21係繪示像素之又一組態實例之一視圖；
圖22係繪示像素之又一組態實例之一視圖；
圖23係繪示像素之又一組態實例之一視圖；
圖24係繪示像素之又一組態實例之一視圖；
圖25係繪示像素之又一組態實例之一視圖；
圖26係繪示像素之又一組態實例之一視圖；
圖27A及圖27B係繪示像素之又一組態實例之視圖；
圖28係繪示像素之又一組態實例之一視圖；
圖29係繪示像素之又一組態實例之一視圖；
圖30係繪示像素之又一組態實例之一視圖；
圖31係繪示像素之一等效電路之一視圖；
圖32係繪示像素之另一等效電路之一視圖；
圖33A及圖33B係繪示採用一週期性配置之電壓供應線之一配置實例之視圖；
圖34A及圖34B係繪示採用一鏡面配置之電壓供應線之一配置實例之視圖；
圖35A及圖35B係描述週期性配置及鏡面配置之特性之視圖；
圖36係一第十四實施例中之多個像素之一橫截面視圖；
圖37係第十四實施例中之多個像素之一橫截面視圖；
圖38係一第九實施例中之多個像素之一橫截面視圖；
圖39係第九實施例之修改實例1中之多個像素之一橫截面視圖；
圖40係一第十五實施例中之多個像素之一橫截面視圖；
圖41係一第十實施例中之多個像素之一橫截面視圖；
圖42A至圖42C係描述多層互連層之五層金屬膜之視圖；
圖43A及圖43B係描述多層互連層之五層金屬膜之視圖；
圖44A至圖44C係描述多晶矽層之視圖；
圖45A至圖45C係繪示形成於一金屬膜上之一反射構件之一修改實例之視圖；
圖46A及圖46B係繪示形成於金屬膜上之反射構件之一修改實例之視圖；
圖47A至圖47C係描述光接收元件之一基板組態之視圖；
圖48係描述一像素電晶體區之周邊處之雜訊之一視圖；
圖49A及圖49B係描述像素電晶體區之周邊處之雜訊抑制結構之視圖；
圖50係描述像素電晶體區之周邊處之一電荷放電結構之一視圖；
圖51係描述像素電晶體區之周邊處之一電荷放電結構之一視圖；
圖52係描述一有效像素區之周邊處之電荷放電之一視圖；
圖53A至圖53D係繪示設置於有效像素區之一外周邊處之一電荷放電區之一組態實例之平面視圖；
圖54係在其中電荷放電區包含一光屏蔽像素區及一N型區之一情況中之一橫截面視圖；
圖55A及圖55B係描述在其中像素電晶體經安置於包含一光電轉換區之一基板中之一情況中之一電流流動之視圖；
圖56係根據一第十八實施例之多個像素之一橫截面視圖；
圖57係描述兩片基板之電路共用之一視圖；
圖58係描述根據第十八實施例之一基板組態之一視圖；
圖59係繪示一MIX接合部分及一DET接合部分之一配置之一平面視圖；
圖60係繪示MIX接合部分及DET接合部分之一配置之一平面視圖；
圖61係描述電流消耗之一增加之一問題之一視圖；
圖62A及圖62B係根據一第十九實施例之一第一組態實例之一像素之一平面視圖及一橫截面視圖；
圖63A及圖63B係根據第十九實施例之一第二組態實例之一像素之一平面視圖及一橫截面視圖；
圖64A至圖64C係繪示第十九實施例之第一組態實例及第二組態實例之其他平面形狀之視圖；
圖65A至圖65C係繪示第十九實施例之第一組態實例及第二組態實例之其他平面形狀之視圖；
圖66A及圖66B係根據第十九實施例之一第三組態實例之一像素之一平面視圖及一橫截面視圖；
圖67A至圖67C係繪示第十九實施例之第三組態實例之其他平面形狀之視圖；
圖68A至圖68C係繪示第十九實施例之第三組態實例之其他平面形狀之視圖；
圖69係繪示在其中同時輸出四分接頭像素信號之一情況中之一像素陣列單元之一電路組態實例之一視圖；
圖70係繪示其中安置四個垂直信號線之一互連佈局之一視圖；
圖71係繪示其中安置四個垂直信號線之互連佈局之修改實例1之一視圖；
圖72係繪示其中安置四個垂直信號線之互連佈局之修改實例2之一視圖；
圖73A及圖73B係繪示像素電晶體之一配置實例之一修改實例之視圖；
圖74係繪示圖73B中之像素電晶體佈局中之一連接佈局之一視圖；
圖75係繪示圖73B中之像素電晶體佈局中之一互連佈局之一視圖；
圖76係繪示其中兩個電力供應線經設定於一個像素行中之一互連佈局之一視圖；
圖77係繪示一VSS互連件之一佈線實例之一平面視圖；
圖78係繪示VSS互連件之一佈線實例之一平面視圖；
圖79係描述光瞳校正之一第一方法之一視圖；
圖80係描述光瞳校正之第一方法之一視圖；
圖81係描述光瞳校正之第一方法之一視圖；
圖82A至圖82C係描述光瞳校正之第一方法之視圖；
圖83係描述光瞳校正之第一方法中之晶片上透鏡之一移位量之一視圖；
圖84係描述兩相法及四相法之一視圖；
圖85係描述一電壓供應線之一佈線實例之一視圖；
圖86A至圖86C係一第二十實施例之一第一組態實例之一橫截面視圖及平面視圖；
圖87A至圖87F係繪示第一分接頭及第二分接頭之一配置實例之視圖；
圖88係描述第一分接頭及第二分接頭之一驅動模式之一視圖；
圖89係根據第二十實施例之一第二組態實例之一像素之一橫截面視圖及一平面視圖；
圖90A至圖90F係繪示一相位差光屏蔽膜及晶片上透鏡之一配置實例之視圖；
圖91係根據第二十一實施例之一像素之一橫截面視圖；
圖92A及圖92B係根據第二十一實施例之像素之平面視圖；
圖93A及圖93B係根據一第二十二實施例之一像素之橫截面視圖；
圖94A至圖94D係繪示根據第二十二實施例之像素之平面視圖；
圖95係繪示一距離測量模組之一組態實例之一方塊圖；
圖96係描繪一車輛控制系統之示意組態之一實例之一方塊圖；
圖97係輔助說明一車輛外部資訊偵測區段及一成像區段之安裝位置之一實例之一圖。
61‧‧‧基板
1051‧‧‧有效像素區
1101‧‧‧電荷放電區
1102‧‧‧OPB區
1121‧‧‧開口像素區
1122‧‧‧光屏蔽像素區

Claims (14)

  1. 一種光接收元件，其包括：一晶片上透鏡；一互連層；及一半導體層，其經安置於該晶片上透鏡與該互連層之間，其中該半導體層包含一第一電壓施加單元，一第一電壓經施加至該第一電壓施加單元，一第二電壓施加單元，與該第一電壓不同之一第二電壓經施加至該第二電壓施加單元，一第一電荷偵測單元，其經安置於該第一電壓施加單元之一周邊處，一第二電荷偵測單元，其經安置於該第二電壓施加單元之一周邊處，及一電荷放電區，其經設置於一有效像素區之一外側上，其中該電荷放電區包含經驅動之一光屏蔽像素。
  2. 如請求項1之光接收元件，其中該互連層包含含有一反射構件之至少一個層，且該反射構件經提供以在一平面視圖中與該第一電荷偵測單元或該第二電荷偵測單元重疊。
  3. 如請求項1之光接收元件，其中 該互連層包含含有一光屏蔽構件之至少一個層，且該光屏蔽構件經提供以在一平面視圖中與該第一電荷偵測單元或該第二電荷偵測單元重疊。
  4. 如請求項1之光接收元件，其中該電荷放電區包含經驅動之一開口像素。
  5. 如請求項1之光接收元件，其中該電荷放電區包含一高濃度N型區，一零或正電壓經施加至該高濃度N型區。
  6. 如請求項1之光接收元件，其進一步包括一P井區，其在像素之一邊界部分處與該第一電荷偵測單元及該第二電荷偵測單元之周邊處之一絕緣膜接觸。
  7. 如請求項6之光接收元件，其中該P井區具有高於一光電轉換區之一雜質濃度之一雜質濃度。
  8. 如請求項1之光接收元件，其進一步包括一N型擴散層，其被施加一零或正電壓，該N型擴散層位於其中形成一像素電晶體之一P井區與該第一電荷偵測單元及該第二電荷偵測單元之該周邊處之一絕緣膜之間的一間隙區中。
  9. 如請求項8之光接收元件，其中該N型擴散層經安置成由該有效像素區內部之一像素行共用。
  10. 如請求項8之光接收元件，其中該N型擴散層經安置於該有效像素區外部之一像素中。
  11. 如請求項8之光接收元件，其中該N型擴散層經安置於該有效像素區內部之各像素中。
  12. 如請求項1之光接收元件，其中該第一電壓施加單元及該第二電壓施加單元係由各形成於該半導體層中之第一P型半導體區及第二P型半導體區構成。
  13. 如請求項1之光接收元件，其中該第一電壓施加單元及該第二電壓施加單元係由各形成於該半導體層中之第一傳送電晶體及第二傳送電晶體構成。
  14. 一種距離測量模組，其包括：一光接收元件，其包含一晶片上透鏡、一互連層及安置於該晶片上透鏡與該互連層之間的一半導體層，該半導體層包含：一第一電壓施加單元，一第一電壓經施加至該第一電壓施加單元；一第二電壓施加單元，與該第一電壓不同之一第二電壓經施加至該第二電壓施加單元；一第一電荷偵測單元，其經安置於該第一電壓施加單元之一周邊處；一第二電荷偵測 單元，其經安置於該第二電壓施加單元之一周邊處；及一電荷放電區，其經設置於一有效像素區之一外側上，其中該電荷放電區包含經驅動之一光屏蔽像素；一光源，其發射亮度週期性地波動之照射光；及一光發射控制單元，其控制該照射光之一照射時序。
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