CN210575955U - 受光元件和测距模块 - Google Patents

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Abstract

受光元件包括片上透镜、配线层和布置在片上透镜和配线层之间的半导体层。半导体层包括被施加第一电压的第一电压施加单元、被施加不同于第一电压的第二电压的第二电压施加单元、布置在第一电压施加单元的周边处的第一电荷检测、布置在第二电压施加单元的周边处的第二电荷检测单元以及设置在有效像素区域外侧的电荷排出区域。例如，本技术可应用于在ToF方法中生成距离信息的受光元件等。

Description

受光元件和测距模块
技术领域
本技术涉及受光元件和测距模块，并且尤其涉及能够改善特性的受光元件和测距模块。
相关申请的交叉引用
本申请要求于2018年7月18日提交的日本优先权专利申请JP 2018-135401的权益，其全部内容通过引用合并在本文中。
背景技术
在现有技术中，使用飞行时间(ToF：Time of Flight)方法的测距系统是已知的。在测距系统中，需要能够将信号电荷高速地分配到另一区域的传感器，这些信号电荷是通过接收使用发光二极管(LED)或激光器以任意相位朝向目标物体发射的有源光的反射光获得的。
这里，例如，提出了一种技术，在该技术中，直接向传感器的基板施加电压以在基板中产生电流，并且该技术可以高速地调制基板内的宽区域(例如，参见文献JP-A-2011-86904)。该传感器也称为电流辅助光子解调器 (CAPD：Current Assisted PhotonicDemodulator)传感器。
实用新型内容
然而，在该技术中，难以获得具有充分特性的CAPD传感器。
例如，CAPD传感器是前照射型传感器，其中，配线等布置在基板的从外部接收光的一侧的表面上。
从确保光电转换区域的角度来看，期望在光电二极管(PD：photodiode) (即，光电转换单元)的受光表面侧上不存在阻挡入射光的光学路径的诸如配线等物体。然而，在前照射型CAPD传感器中，需要根据结构在PD的受光表面侧布置电荷提取配线、各种控制线和信号线，并且光电转换区域因而受限。也就是说，难以确保足够的光电转换区域，并且诸如像素灵敏度等特性可能劣化。
另外，当在存在外部光的位置处使用CAPD传感器时，外部光分量在通过使用活性光来执行测距的间接ToF方法中变为噪声分量，并且因此为了通过确保足够的信噪比(SN比)来获得距离信息，必须确保足够的饱和信号量 (Qs)。然而，在前照射型CAPD传感器中，配线布局受限，并因此需要检查除布线电容之外的方法的使用，例如，设置附加晶体管以确保电容的方法。
另外，在前照射型CAPD传感器中，被称为分接部(tap)的信号提取单元在基板内布置在光入射侧。另一方面，当考虑到Si基板中的光电转换时，在光的波长之间存在衰减率的差异，但在光入射表面侧出现光电转换的比率更高。因此，在前照射型CAPD传感器中，存在如下可能：在设置有信号提取单元的分接部区域之中，在作为信号电荷非分配分接部区域的非活性分接部区域中出现光电转换的可能性变得更高。在间接ToF传感器中，通过使用根据活性光的相位被分配到各个电荷累积区域的信号来获得光测量信息，在非活性分接部区域中被直接光电转换的分量变为噪声，并且因此，测距精度有可能降低。也就是说，CAPD传感器的特性可能会劣化。
考虑到这种情况，已经提出了本技术，并且本技术的目的在于改善特性。
根据本技术的第一方面，提供了一种受光元件，该受光元件包括片上透镜、配线层以及布置在片上透镜和配线层之间的半导体层。半导体层包括被施加第一电压的第一电压施加单元、被施加不同于第一电压的第二电压的第二电压施加单元、布置在第一电压施加单元的周边处的第一电荷检测单元、布置在第二电压施加单元的周边处的第二电荷检测单元以及设置在有效像素区域的外侧的电荷排出区域。
在本技术的第一方面中，提供了片上透镜、配线层和设置在片上透镜和配线层之间的半导体层。在半导体层中设置有被施加第一电压的第一电压施加单元、被施加与第一电压不同的第二电压的第二电压施加单元、布置在第一电压施加单元的周边处的第一电荷检测单元、布置在第二电压施加单元的周边处的第二电荷检测单元并且设置在有效像素区域外侧的电荷排出区域。
根据本技术的第二方面，提供了一种测距模块，该测距模块包括受光元件、光源和发光控制单元，受光元件包括片上透镜、配线层以及布置在片上透镜和配线层之间的半导体层。半导体层包括被施加第一电压的第一电压施加单元、被施加不同于第一电压的第二电压的第二电压施加单元、布置在第一电压施加单元的周边处的第一电荷检测单元、布置在第二电压施加单元的周边处的第二电荷检测单元以及设置在有效像素区域外侧的电荷排出区域。光源发射照射光，照射光的亮度周期性地波动。发光控制单元控制照射光的照射时序。
在本技术的第二方面中，设置了受光元件、光源和发光控制单元，受光元件包括片上透镜、配线层以及布置在片上透镜和配线层之间的半导体层。半导体层包括被施加第一电压的第一电压施加单元、被施加不同于第一电压的第二电压的第二电压施加单元、布置在第一电压施加单元的周边处的第一电荷检测单元、布置在第二电压施加单元的周边处的第二电荷检测单元以及设置在有效像素区域外侧的电荷排出区域。光源发射照射光，照射光的亮度周期性地波动。发光控制单元控制照射光的照射时序。
根据本技术的第一和第二方面，可以改善特性。
应注意，这里说明的效果不受限制，并且可以是本公开中说明的任何一种效果。
如附图所示，根据以下对其最佳模式实施例的详细说明，本公开的这些和其它目的、特征和优点将变得更加明显。
附图简述
图1是示出受光元件的构造示例的框图。
图2是示出像素的构造示例的视图。
图3是示出像素的信号提取单元的一部分的构造示例的视图。
图4是说明灵敏度改善的视图。
图5是说明电荷分离效率的改善的视图。
图6是说明电子提取效率的改善的视图。
图7是说明前照射型中的信号载流子的移动速度的视图。
图8是说明后照射型中的信号载流子的移动速度的视图。
图9是示出像素的信号提取单元的一部分的另一构造示例的视图。
图10是说明像素和片上透镜之间的关系的视图。
图11是示出像素的信号分接部的一部分的又一构造示例的视图。
图12是示出像素的信号分接部的一部分的又一构造示例的视图。
图13是示出像素的信号分接部的一部分的又一构造示例的视图。
图14是示出像素的信号分接部的一部分的又一构造示例的视图。
图15是示出像素的信号分接部的一部分的又一构造示例的视图。
图16是示出像素的另一构造示例的视图。
图17是示出像素的又一构造示例的视图。
图18是示出像素的又一构造示例的视图。
图19是示出像素的又一构造示例的视图。
图20是示出像素的又一构造示例的视图。
图21是示出像素的又一构造示例的视图。
图22是示出像素的又一构造示例的视图。
图23是示出像素的又一构造示例的视图。
图24是示出像素的又一构造示例的视图。
图25是示出像素的又一构造示例的视图。
图26是示出像素的又一构造示例的视图。
图27A和27B是示出像素的又一构造示例的视图。
图28是示出像素的又一构造示例的视图。
图29是示出像素的又一构造示例的视图。
图30是示出像素的又一构造示例的视图。
图31是示出像素的等效电路的视图。
图32是示出像素的另一等效电路的视图。
图33A和33B是示出采用周期布置的电压供应线的布置示例的视图。
图34A和34B是示出采用镜像布置的电压供应线的布置示例的视图。
图35A和35B是说明周期布置和镜像布置的特性的视图。
图36是第十四实施例中的多个像素的剖视图。
图37是第十四实施例中的多个像素的剖视图。
图38是第九实施例中的多个像素的剖视图。
图39是第九实施例的变形例1的多个像素的剖视图。
图40是第十五实施例中的多个像素的剖视图。
图41是第十实施例中的多个像素的剖视图。
图42A至42C是说明多层配线层的五层金属膜的视图。
图43A和43B是说明多层配线层的五层金属膜的视图。
图44A至44C是说明多晶硅层的视图。
图45A至45C是示出形成在金属膜上的反射部件的变形例的视图。
图46A和46B是示出形成在金属膜上的反射部件的变形例的视图。
图47A至47C是说明受光元件的基板构造的视图。
图48是说明像素晶体管区域的周边处的噪声的视图。
图49A和49B是说明像素晶体管区域的周边处的噪声抑制结构的视图。
图50是说明像素晶体管区域的周边处的电荷排出结构的视图。
图51是说明像素晶体管区域的周边处的电荷排出结构的视图。
图52是说明有效像素区域的周边处的电荷排出的视图。
图53的A至D是示出布置在有效像素区域的外周边处的电荷排出区域的构造示例的平面图。
图54是在电荷排出区域包括遮光像素区域和N型区域的情况下的截面图。
图55A和55B是说明在像素晶体管布置在包括光电转换区域的基板中的情况下的电流流动的视图。
图56是根据第十八实施例的多个像素的剖视图。
图57是说明两个基板的电路共用的视图。
图58是说明根据第十八实施例的基板构造的视图。
图59是示出MIX结合部和DET结合部的布置的平面图。
图60是示出MIX结合部和DET结合部的布置的平面图。
图61是说明电流消耗增加的问题的视图。
图62A和62B是根据第十九实施例的第一构造示例的像素的平面图和截面图。
图63A和63B是根据第十九实施例的第二构造示例的像素的平面图和截面图。
图64A至64C是示出第十九实施例的第一构造示例和第二构造示例的其它平面形状的视图。
图65A至65C是示出第十九实施例的第一构造示例和第二构造示例的其它平面形状的视图。
图66A和66B是根据第十九实施例的第三构造示例的像素的平面图和截面图。
图67A至67C是示出第十九实施例的第三构造示例的其它平面形状的视图。
图68A至68C是示出第十九实施例的第三构造示例的其它平面形状的视图。
图69是示出同时输出四分接部像素信号的情况下的像素阵列单元的电路构造示例的视图。
图70是示出布置有四条垂直信号线的配线布局的视图。
图71是示出布置有四条垂直信号线的配线布局的变形例1的视图。
图72是示出布置有四条垂直信号线的配线布局的变形例2的视图。
图73A和73B是示出像素晶体管的布置示例的变形例的视图。
图74是示出图73B的像素晶体管布局中的配线布局的视图。
图75是示出图73B的像素晶体管布局中的配线布局的视图。
图76是示出在一个像素列中设置两条电源线的配线布局的视图。
图77是示出VSS配线的配线示例的平面图。
图78是示出VSS配线的配线示例的平面图。
图79是说明瞳孔校正的第一方法的视图。
图80是说明瞳孔校正的第一方法的视图。
图81是说明瞳孔校正的第一方法的视图。
图82A至82C是说明瞳孔校正的第一方法的视图。
图83是用于说明瞳孔校正的第一方法中的片上透镜的移位量的视图。
图84是用于说明两相位法和四相位法的视图。
图85是用于说明电压供给线的配线示例的视图。
图86A至86C是第二十实施例的第一构造示例的截面图和平面图。
图87A至87F是示出第一和第二分接部的布置示例的视图。
图88是说明第一和第二分接部的驱动模式的视图。
图89是根据第二十实施例的第二构造示例的像素的剖视图和俯视图。
图90A至90F是示出相位差遮光膜和片上透镜的布置示例的视图。
图91是根据第二十一实施例的像素的剖视图。
图92A和92B是根据第二十一实施例的像素的平面图。
图93A和93B是根据第二十二实施例的像素的截面图。
图94A至94D是示出根据第二十二实施例的像素的平面图。
图95是示出测距模块的构造示例的框图。
图96是描绘车辆控制系统的示意性构造的示例的框图。
图97是辅助阐释外部车辆信息检测部分和摄像部的安装位置的示例的视图。
具体实施方式
在下文中，将参考附图说明本技术的实施例。
<第一实施例>
<受光元件的构造示例>
本技术提出后照射型CAPD传感器以改善诸如像素灵敏度等特性。
例如，本技术适用于构成通过间接ToF方法执行测距的测距系统的受光元件、包括受光元件的摄像装置等。
例如，测距系统适用于安装在车辆上并测量距目标物体的距离的车载系统、测量距诸如用户的手等目标物体的距离并基于测量结果识别用户手势的手势识别系统等。在这种情况下，手势识别结果可以例如用于汽车导航系统的操作。
图1是示出应用本技术的受光元件的实施例的构造示例的框图。
图1所示的受光元件1是后照射型CAPD传感器，并且例如设置在具有测距功能的摄像装置中。
受光元件1包括形成在半导体基板(未示出)上的像素阵列单元20以及与像素阵列单元20集成在同一半导体基板上的周边电路单元。例如，周边电路单元包括分接部驱动单元21、垂直驱动单元22、列处理单元23、水平驱动单元24和系统控制单元25。
在受光元件1中还设置有信号处理单元31和数据存储单元32。应注意，信号处理单元31和数据存储单元32可以与受光元件1安装在相同的基板上，或者可以在摄像装置中与受光元件1设置在不同的基板上。
像素阵列单元20产生与接收的光量相对应的电荷，并且在像素阵列单元20的构造中，输出与所述电荷相对应的信号的像素51在行方向和列方向上二维地布置成矩阵形状。也就是说，像素阵列单元20包括多个像素51，这些像素51对入射光进行光电转换，并输出与作为光电转换结果获得的电荷相对应的信号。这里，行方向表示像素51在水平方向上的布置方向，并且列方向表示像素51在垂直方向上的布置方向。行方向是附图中的水平方向，并且列方向是附图中的垂直方向。
每个像素51接收并光电转换来自外部的入射光(特别是红外光)，并且输出与作为光电转换结果获得的电荷相对应的像素信号。像素51包括用于施加预定电压MIX0(第一电压)并检测经光电转换的电荷的第一分接部TA以及用于施加预定电压MIX1(第二电压)并检测经光电转换的电荷的第二分接部TB。
分接部驱动单元21通过预定电压供应线30将预定电压MIX0提供给像素阵列单元20的像素51的第一分接部TA，并通过预定电压供应线30将预定电压MIX1提供给第二分接部TB。因此，包括用于传输电压MIX0的电压供应线30和用于传输电压MIX1的电压供应线30的两条电压供应线30 布线在像素阵列单元20的一个像素列中。
在像素阵列单元20中，对于矩阵形的像素布置，针对每个像素行在行方向上布线有像素驱动线28，并且针对每个像素列在列方向上布线有两条垂直信号线29。例如，像素驱动线28传输用于在从像素读出信号时执行操作的驱动信号。应注意，在图1中，将像素驱动线28图示为一条配线，但像素驱动线28不限于一条。像素驱动线28的一端连接到垂直驱动单元22 的与每行相对应的输出端。
垂直驱动单元22由移位寄存器、地址解码器等构成，并且同时或以行为单位驱动像素阵列单元20的像素。也就是说，垂直驱动单元22构成驱动单元，以用于与用于控制垂直驱动单元22的系统控制单元25组合地控制像素阵列单元20的每个像素的操作。
通过垂直信号线29将根据垂直驱动单元22的驱动控制从像素行中的每个像素51输出的信号输入到列处理单元23。列处理单元23对通过垂直信号线29从像素51输出的像素信号执行预定信号处理，并且临时存储信号处理之后的像素信号。
具体地，列处理单元23执行诸如噪声去除处理、模数(AD)转换处理等信号处理。
水平驱动单元24由移位寄存器、地址解码器等构成，并顺序地选择列处理单元23的与像素列相对应的单位电路。由于水平驱动单元24的选择性扫描，列处理单元23中的每个单位电路的经信号处理的像素信号被顺序地输出。
系统控制单元25由产生各种时序信号的时序发生器等构成，并基于在时序发生器中产生的各种时序信号执行分接部驱动单元21、垂直驱动单元 22、列处理单元23、水平驱动单元24等的驱动控制。
信号处理单元31至少具有计算处理功能，并且基于从列处理单元23输出的像素信号执行诸如计算处理等各种信号处理。在信号处理单元31的信号处理时，数据存储单元32临时存储处理所需的数据。
<像素的构造示例>
接下来，将说明设置在像素阵列单元20中的像素的构造示例。例如，设置在像素阵列单元20中的像素具有如图2所示的构造。
图2示出设置在像素阵列单元20中的一个像素51的截面，并且像素 51光电地接收并光电地转换来自外部的入射光(特别是红外光)，并输出与作为光电转换结果获得的电荷相对应的信号。
例如，像素51包括由诸如硅基板等P型半导体层构成的基板61以及形成在基板61上的片上透镜62。
例如，基板61在附图中的垂直方向上的厚度(即，垂直于基板61的表面的厚度)设置为20μm以下。应当指出，基板61的厚度可以为20μm以上，并且厚度可以根据受光元件1的目标特性等来确定。
另外，例如，基板61设置为高电阻P-Epi基板，其基板浓度设置为1E+13 以下的量级，并且基板61的电阻(电阻率)设置为例如500[Ωcm]以上。
在此，关于基板61的基板浓度和电阻之间的关系，例如，当基板浓度为6.48E+12[cm3]时，电阻设置为2000[Ωcm]；当基板浓度为1.30E+13[cm3] 时，电阻设置为1000[Ωcm]；当基板浓度为2.59E+13[cm3]时，电阻设置为 500[Ωcm]；并且当基板浓度为1.30E+14[cm3]时，电阻设置为100[Ωcm]。
在图2中，基板61的上表面是基板61的后表面，并且是在光从外部入射到基板61时的光入射表面。另一方面，基板61的下表面是基板61的前表面，并且在前表面中形成多层配线层(未示出)。在基板61的光入射表面上形成由具有正固定电荷的单层膜或层叠膜构成的固定电荷膜66，并且在固定电荷膜66的上表面上形成用于会聚来自外部的入射光并允许入射光入射在基板61中的片上透镜62。固定电荷膜66将基板61的光入射表面侧设置为空穴累积状态，并抑制暗电流的产生。
另外，在像素51中，用于防止相邻像素之间的串扰的像素间遮光膜63-1 和像素间遮光膜63-2分别形成在像素51的端部处，并位于固定电荷膜66 的上侧。在下文中，在无需特别区分像素间遮光膜63-1和像素间遮光膜63-2 的情况下，这些膜也被简称为像素间遮光膜63。
在该示例中，从外部入射的光通过片上透镜62入射到基板61中，但像素间遮光膜63形成为不允许从外部入射的光入射到与像素51相邻地设置在基板61中的另一像素的区域。也就是说，从外部入射到像素片上透镜62并朝向与像素51相邻的其它像素的内部传播的光被像素间遮光膜63-1或像素间遮光膜63-2遮蔽，并被防止入射到该相邻的其它像素中。
受光元件1是后照射型CAPD传感器，并因此基板61的光入射表面成为所谓的后表面，并且在后表面上没有形成包括配线的配线层等。另外，通过层叠在基板61中的与光入射表面相对的表面的一部分上形成配线层，其中，在该配线层中形成有用于驱动形成在像素51中的像素等的配线、用于从像素51读出信号的配线等。
在基板61中，在与光入射表面相对的表面(即，附图中的下表面)的内侧处的一部分上形成有氧化物膜64、信号提取单元65-1和信号提取单元65-2。信号提取单元65-1对应于图1中说明的第一分接部TA，并且信号提取单元 65-2对应于图1中说明的第二分接部TB。
在该示例中，氧化物膜64在像素51的中心部分处形成在基板61的与光入射表面相对的表面附近，并且信号提取单元65-1和信号提取单元65分别形成在氧化物膜64的两端处。
这里，信号提取单元65-1包括作为N型半导体区域的N+半导体区域 71-1、具有比N+半导体区域低的施主杂质浓度的N-半导体区域72-1、作为 P型半导体区域的P+半导体区域73-1以及具有比P+半导体区域73-1低的受主杂质浓度的P-半导体区域74-1。这里，关于Si，施主杂质的示例包括诸如元素周期表中的属于第5族的磷(P)和砷(As)等元素。关于Si，受主杂质的示例包括诸如元素周期表中的属于第3族的硼(B)等元素。成为施主杂质的元素被称为施主元素，并且成为受主杂质的元素被称为受主元素。
在图2中，在基板61的与光入射表面相对的表面的内侧的一部分处， N+半导体区域71-1形成在与氧化物膜64的右侧相邻的位置处。另外，N- 半导体区域72-1在附图中形成在N+半导体区域71-1的上侧，并覆盖(包围)N+半导体区域71-1。
另外，P+半导体区域73-1形成在N+半导体区域71-1的右侧。另外， P-半导体区域74-1在附图中形成在P+半导体区域73-1的上侧，并覆盖(围绕)P+半导体区域73-1。
另外，N+半导体区域71-1形成在P+半导体区域73-1的右侧。另外， N-半导体区域72-1在附图中形成在N+半导体区域71-1的上侧，并覆盖(包围)N+半导体区域71-1。
类似地，信号提取单元65-2包括作为N型半导体区域的N+半导体区域 71-2、具有比N+半导体区域71-2低的施主杂质浓度的N-半导体区域72-2、作为P型半导体区域的P+半导体区域73-2以及具有比P+半导体区域73-2 低的受主杂质浓度的P-半导体区域74-2。
在图2中，在基板61的与光入射表面相对的表面的内侧的一部分处， N+半导体区域71-2形成在与氧化物膜64的左侧相邻的位置处。另外，N- 半导体区域72-2在附图中形成在N+半导体区域71-2的上侧，并覆盖(包围)N+半导体区域71-2。
另外，P+半导体区域73-2形成在N+半导体区域71-2的左侧。另外， P-半导体区域74-2在附图中形成在P+半导体区域73-2的上侧，并覆盖(围绕)P+半导体区域73-2。
另外，N+半导体区域71-2形成在P+半导体区域73-2的左侧。另外， N-半导体区域72-2在附图中形成在N+半导体区域71-2的上侧，并覆盖(围绕)N+半导体区域71-2。
在基板61的光入射表面与相对的表面的内侧的一部分中，与像素51的中心部分中的氧化物膜64相同的氧化物膜64形成在像素51的端部处。
在下文中，在无需特别区分信号提取单元65-1和信号提取单元65-2的情况下，这些单元也被简称为信号提取单元65。
另外，在下文中，在无需特别区分N+半导体区域71-1和N+半导体区域71-2的情况下，该区域也被简称为N+半导体区域71，并且在无需特别区分N-半导体区域72-1和N-半导体区域72-2的情况下，这些区域也被简称为N-半导体区域72。
另外，在无需特别区分P+半导体区域73-1和P+半导体区域73-2的情况下，这些区域也被简称为P+半导体区域73，并且在无需特别区分P-半导体区域74-1和P-半导体区域74-2，这些区域也被简称为P-半导体区域74。
另外，在基板61中，在N+半导体区域71-1和P+半导体区域73-1之间设置由氧化物膜等构成的隔离部75-1，以用于将这些区域彼此隔离。类似地，在N+半导体区域71-2和P+半导体区域73-2之间也设置由氧化物膜等构成的隔离部75-2，以用于将这些区域彼此隔离。在下文中，在无需特别区分隔离部75-1和隔离部75-2的情况下，这些隔离部也被简称为隔离部75。
形成在基板61中的N+半导体区域71充当电荷检测单元，其检测从外部入射到像素51的光的光量，即由基板61的光电转换产生的信号载流子的量。应注意，除N+半导体区域71之外，具有低供主杂质浓度的N-半导体区域72也可以被认为是电荷检测单元。另外，P+半导体区域73充当电压施加单元，其用于向基板61注入大量载流子电流，即用于通过直接向基板61 施加电压而在基板61中产生电场。应注意，除P+半导体区域73之外，具有低受主杂质浓度的P-半导体区域74也可以被认为是电压施加单元。
在像素51中，作为浮动扩散区域(未示出)的浮动扩散(FD)部(下文中，也被称为FD部A)直接连接到N+半导体区域71-1，并且FD部A通过放大晶体管(未示出)等连接到垂直信号线29。
类似地，与FD部A不同的另一个FD部(下文中，也被称为FD部B) 直接连接到N+半导体区域71-2，并且FD部B通过放大晶体管(未示出)等连接到垂直信号线29。这里，FD部A和FD部B分别连接到彼此不同的垂直信号线29。
例如，在通过间接ToF方法测量距目标物体的距离的情况下，红外光从设置有受光元件1的摄像装置朝向目标物体发射。另外，当红外光从目标物体反射并作为反射光返回到摄像装置时，受光元件1的基板61接收并光电转换入射的反射光(红外光)。分接部驱动单元21驱动像素51的第一分接部 TA和第二分接部TB，并将与通过光电转换获得的电荷DET相对应的信号分配到FD部A和FD部B。
例如，在任意时刻处，分接部驱动单元21通过接触部等向两个P+半导体区域73施加电压。具体地，例如，分接部驱动单元21将MIX0＝1.5V的电压施加到作为第一分接部TA的P+半导体区域73-1，并且将MIX1＝0V的电压施加到作为第二分接部TB的P+半导体区域73-2。
在这种状态下，在基板中的两个P+半导体区域73之间产生电场，并且电流从P+半导体区域73-1流动到P+半导体区域73-2。在这种情况下，基板 61内的空穴在P+半导体区域73-2的方向上迁移，并且电子在P+半导体区域73-1的方向上迁移。
因此，在这种状态下，当来自外部的红外光(反射光)通过片上透镜62 从外部入射到基板61时，并且红外光在基板61的内部被光电转换成成对的电子和空穴时，由于P+半导体区域73之间的电场，所获得的电子在P+半导体区域73-1的方向上被引导，并且迁移到N+半导体区域71-1中。
在这种情况下，在光电转换中产生的电子可以用作信号载流子，以用于检测与入射到像素51的红外光的量相对应的信号，即与所接收的红外光的光量相对应的信号。
因此，与迁移到N+半导体区域71-1中的电子相相对应的电荷累积在 N+半导体区域71-1中，并且电荷通过FD部A、放大晶体管、垂直信号线 29等经由列处理单元23来检测。
也就是说，N+半导体区域71-1的累积电荷DET0传输到与N+半导体区域71-1直接连接的FD部A，并且与传输到FD部A的电荷DET0相对应的信号通过放大晶体管或垂直信号线29经由列处理单元23来读出。此外，在列处理单元23中对读出的信号执行诸如AD转换处理等处理，并且由此获得的像素信号被提供给信号处理单元31。
像素信号变成用于表示与在N+半导体区域71-1中检测到的电子相对应的电荷量(即，在FD部A中累积的电荷量DET0)的信号。换句话说，像素信号也可以是指用于表示由像素51接收的红外光的光量的信号。
应注意，以与N+半导体区域71-1的情况相同的方式，与在N+半导体区域71-2中检测到的电子相对应的像素信号可以以适当的方式用于测距。
另外，在下一时刻处，通过分接部驱动单元21利用接触部等向两个P+ 半导体区域73施加电压，从而产生与目前在基板61中产生的电场的方向相反的方向上的电场。具体地，例如，将MIX0＝0V的电压施加到作为第一分接部TA的P+半导体区域73-1，并且将MIX1＝1.5V的电压施加到作为第一分接部TB的P+半导体区域73-2。
因此，在基板61中的两个P+半导体区域73之间产生电场，并且电流从P+半导体区域73-2流动到P+半导体区域73-1。
在这种状态下，当红外光(反射光)通过片上透镜62从外部入射到基板 61中，并且红外光在基板61的内部被光电转换成成对的电子和空穴时，由于P+半导体区域73之间的电场，所获得的电子在P+半导体区域73-2的方向上被引导，并且迁移到N+半导体区域71-2中。
因此，与迁移到N+半导体区域71-2中的电子相对应的电荷累积在N+ 半导体区域71-2中，并且电荷通过FD部B、放大晶体管、垂直方向检测信号线29等经由列处理单元23来检测。
也就是说，N+半导体区域71-2中的累积电荷DET1被传输到与N+半导体区域71-2直接连接的FD部B，并且与传输到FD部B的电荷DET1相对应的信号通过放大晶体管或垂直信号线29经由列处理单元23来读出。此外，在列处理单元23中对读出的信号执行诸如AD转换处理等处理，并且由此获得的像素信号由列处理单元23被提供给信号处理单元31。
应注意，以与N+半导体区域71-2的情况类似的方式，与在N+半导体区域71-1中检测到的电子相对应的像素信号可以以适当的方式用于测距。
如上所述，当在相同像素51中在彼此不同的时段中通过光电转换获得像素信号时，信号处理单元31基于像素信号计算用于指示到目标对象的距离的距离信息，并将距离信息输出到后级。
如上所述，将信号载流子分配到彼此不同的N+半导体区域71并且基于与信号载流子相对应的信号计算距离信息的方法也被称为间接ToF方法。
当在图2中从上侧朝向下侧(即，在垂直于基板61的表面的方向上)观察像素51中的信号提取单元65的一部分时，例如，如图3所示，P+半导体区域73的周边具有被N+半导体区域71围绕的结构。应注意，在图3中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
在图3所示的示例中，氧化物膜64(未示出)形成在像素51的中心部分处，并且信号提取单元65形成在从像素的中心稍微靠近端侧的部分处。特别地，这里，在像素51中形成两个信号提取单元65。
另外，在信号提取单元65中，P+半导体区域73在中心位置处形成为矩形形状，并且在P+半导体区域73设置为中心的状态下，P+半导体区域73 的周边被N+半导体区域71以矩形形状(更具体地，矩形框形状)包围。也就是说，N+半导体区域71形成为围绕P+半导体区域73的周边。
另外，在像素51中，片上透镜62形成在像素51的中心部分处，即，形成在箭头A11所示的部分处，使得从外部入射的红外光会聚。换句话说，从外部入射到片上透镜62的红外光被片上透镜62会聚到箭头A11所示的位置，即，在图2中在氧化物膜64的上侧的位置处。
因此，红外光会聚到信号提取单元65-1和信号提取单元65-2之间的位置。因此，抑制了由于红外光入射到与像素51相邻的像素引起的串扰的发生，并且还抑制了红外光直接入射到信号提取单元65中。
例如，当红外光入射到信号提取单元65时，电荷分离效率(即，活性分接部和非活性分接部之间的对比度(Cmod)或调制对比度(modulation contrast))劣化。
这里，作如下假定：执行与通过光电转换获得的电荷DET相对应的信号的读出的信号提取单元65，即其通过光电转换获得的电荷DET受到检测的信号提取单元64也被称为活性分接部。
相反，基本上，作如下假定：不执行与通过光电转换获得的电荷DET 相对应的信号的读出的信号提取单元65，即不是活性分接部的信号提取单元也被称为非活性分接部。
在上述示例中，向P+半导体区域73施加1.5V电压的信号提取单元65 是活性分接部，并且向P+半导体区域73施加0V电压的信号提取单元65 是非活性分接部。
Cmod是根据下面的表达式(1)计算的指标，并且表示可以在作为活性分接部的信号提取单元65的N+半导体区域71中检测到由入射红外光的光电转换产生的电荷之中的多少百分比的电荷(即，提取出与电荷相对应的信号)，并表示电荷分离效率。在表达式(1)中，I0表示在两个电荷检测单元(P+半导体区域73)之间的一侧检测到的信号，并且I1表示在另一侧检测到的信号。
Cmod＝{|I0-I1|/|I0+I1|×100...(1)
因此，例如，当从外部入射的红外光入射到非活性分接部的区域，并且在非活性分接部中执行光电转换时，作为通过光电转换产生的信号载流子的电子很可能迁移到非活性分接部内的N+半导体区域71。在这种情况下，在活性分接部中的N+半导体区域71中未检测到通过光电转换获得的部分电子的电荷，并且Cmod(即，电荷分离效率)劣化。
这里，在像素51中，红外光会聚到位于距两个信号提取单元65大致相同的距离处的像素51的中心附近，并且因此从外部入射的红外光在非活性分接部的区域中被光电转换的可能性减小。因此，可以提高电荷分离效率。另外，在像素51中，还可以改善调制对比度。换句话说，可以允许通过光电转换获得的电子被容易引导到活性分接部内的N+半导体区域71。
根据上述受光元件1，可以获得以下效果。
具体地，首先，受光元件1是后照射型，并因此可以使量子效率(QE)×开口率(填充因子)(FF)最大化，因此可以通过受光元件1改善测距特性。
例如，如图4中的箭头W11所示，在典型的前照射型图像传感器的结构中，配线102和配线103形成在作为光电转换单元的PD 101的被从外部入射光的光入射表面侧。
因此，例如，如箭头A21或箭头A22所示，以一定角度从外部倾斜地入射到PD 101的光的一部分被配线102或配线103阻挡，并且没有入射到 PD 101。
相反，例如，如箭头W12所示，在后照射型图像传感器的结构中，配线105和配线106形成在作为光电转换单元的PD 104的与被从外部入射光的光入射表面相对的一侧的表面上。
因此，与前照射型的情况相比，可以确保足够的开口率。也就是说，例如，如箭头A23或箭头A24所示，以一定角度从外部倾斜地入射到PD 104 的光的一部分不被配线阻挡，并且入射到PD 104。因此，大量光束的被接收并且因此能够提高像素的灵敏度。
由于后照射型而提高像素灵敏度的效果也可以在作为后照射型CAPD 传感器的受光元件1中获得。
另外，例如，在前照射型CAPD传感器中，如箭头W13所示，在作为光电转换单元的PD111的内部，在被从外部入射光的光入射表面侧处形成被称为分接部的信号提取单元112，更具体地，形成分接部的P+半导体区域或N+半导体区域。另外，在前照射型CAPD传感器的结构中，在光入射表面侧上形成配线113以及诸如连接到信号提取单元112的接触部和金属等配线114。
因此，例如，如箭头A25或箭头A26所示，以一定角度从外侧倾斜地入射到PD 111的光的一部分被配线113等阻挡且没有入射到PD 111，并且如箭头A27所示，垂直入射到PD111的光被配线114阻挡，并且没有入射到PD 111。
相反，例如，如箭头W14所示，在后照射型CAPD传感器的结构中，信号提取单元116形成在作为光电转换单元的PD 115的与被从外部入射光的光入射表面相对的表面的一部分中。另外，在PD 115中与光入射表面相对的表面上形成配线117以及诸如连接到信号提取单元116的接触部和金属等配线118。
这里，PD 115对应于图2所示的基板61，并且信号提取单元116对应于图2所示的信号提取单元65。
在具有上述结构的后照射型CAPD传感器中，与前照射型相比，可以确保足够的开口率。因此，可以使量子效率(QE)×开口率(FF)最大化，因此可以改善测距特性。
也就是说，例如，如箭头A28或箭头A29所示，以一定角度从外部倾斜地入射到PD115的光不会被配线阻挡，并且入射到PD 115。类似地，如箭头A30所示，垂直入射到PD 115的光也不会被配线等阻挡，并且入射到 PD 115。
如上所述，后照射型CAPD传感器不仅可以接收以一定角度入射的光，还可以接收垂直入射到PD 115并且在前照射型中被连接到信号提取单元(分接部)的配线等反射的光。因此，接收了大量光束，并因此可以提高像素的灵敏度。换句话说，可以使量子效率(QE)×开口率(FF)最大化，由此可以改善测距特性。
特别地，在前照射型CAPD传感器中，在像素的中心附近而不是像素的外边缘布置分接部的情况下，难以确保足够的开口率，并且像素的灵敏度劣化。然而，在作为后照射型CAPD传感器的受光元件1中，无论分接部的布置位置如何，都可以确保足够的开口率，并且可以提高像素的灵敏度。
另外，在后照射型受光元件1中，信号提取单元65在基板61中形成在与被从外部入射红外光的光入射表面相对的表面的附近，并因此，可以减少非活性分接部的区域中红外光的光电转换的发生。因此，可以改善Cmod，即电荷分离效率。
图5示出前照射型和后照射型的CAPD传感器的像素截面图。
在图5左侧的前照射型CAPD传感器中，附图中的基板141的上侧是光入射表面，并且包括多层配线的配线层152、像素间遮光部153、片上透镜 154层叠在基板141的光入射表面侧。
在图5右侧的后照射型CAPD传感器中，包括多层配线的配线层152 形成在基板142的与光入射表面相对的下侧，并且像素间遮光部153和片上透镜154层叠在基板142的作为光入射表面侧的上侧。
应注意，图5中的灰色梯形形状表示当红外光被片上透镜154会聚时具有强的光强度的区域。
例如，在前照射型CAPD传感器中，存在非活性分接部和活性分接部的区域R11位于基板141的光入射表面侧。因此，大量分量直接入射到非活性分接部，并且当在非活性分接部的区域中执行光电转换时，在活性分接部的N+半导体区域中没有检测到由光电转换获得的信号载流子。
在前照射型CAPD传感器中，在基板141的光入射表面附近的区域R11 中，红外光的强度强，因而很可能在区域R11中执行红外光的光电转换。也就是说，入射到非活性分接部附近的红外光的光量很大，因此活性分接部不能检测到的信号载流子增加，因此电荷分离效率劣化。
相反，在后照射型CAPD传感器中，存在非活性分接部和活性分接部的区域R12位于远离基板142的光入射表面的位置，即，在与光入射表面侧相对的表面的附近的位置。这里，基板142对应于图2所示的基板61。
在该示例中，区域R12存在于基板142的与光入射表面侧相对的表面的一部分中，并且区域R12位于远离光入射表面的位置处，因此入射的红外光的强度在R12区域附近相对较弱。
在诸如基板142的中心附近和存在强的红外光强度强的光入射表面附近等区域中，由光电转换获得的信号载流子由于在基板142内产生的电场而被引导到活性分接部，并且在活性分接部的N+半导体区域中被检测到。
另一方面，在包括非活性分接部的区域R12附近，入射的红外光的强度相对较弱，因此在区域R12中不大可能进行红外光的光电转换。也就是说，入射到非活性分接部附近的红外光的光量很小，因此由于非活性分接部附近的光电转换而产生并迁移到非活性分接部的N+半导体区域的信号载流子的数量减小。因此，可以提高电荷分离效率。由此可以改善测距特性。
另外，在后照射型受光元件1中，可以实现基板61的厚度的减小，因此可以提高作为信号载流子的电子(电荷)的电子提取效率。
例如，在前照射型CAPD传感器中，难以确保足够的开口率，因此需要在一定程度上扩大基板171的厚度以确保高量子效率并抑制如图6中的箭头 W31所示的量子效率×开口率的减小。
在这种情况下，电位的倾斜在基板171内的与光入射表面相对的表面附近的区域(例如，在区域R21的一部分处)中变得平缓，因此在垂直于基板171 的方向上的电场基本上变弱。在这种情况下，信号载流子的迁移速度变慢，因此在执行光电转换之后直到在活性分接部的N+半导体区域中检测到信号载流子所花费的时间被延长。应注意，在图6中，基板171内的箭头表示基板171中的在垂直于基板171的方向上的电场。
另外，当基板171较厚时，信号载流子从远离基板171内的活性分接部的位置到活性分接部内的N+半导体区域的迁移距离变长。因此，在远离活性分接部的位置处，在执行光电转换之后直到在活性分接部的N+半导体区域中检测到信号载流子所花费的时间也被延长。
图7示出基板171的厚度方向上的位置与信号载流子的迁移速度之间的关系。区域R21对应于扩散电流区域。
如上所述，如果基板171的厚度大，例如，当驱动频率高时，即，当高速执行分接部(信号提取单元)的活性和非活性之间的切换时，难以将在诸如远离活性分接部的区域R21等位置处产生的电子完全注入到活性分接部的 N+半导体区域中。也就是说，在分接部为活性的时间短的情况下，可能难以检测到在活性分接部的N+半导体区域中的区域R21内产生的电子(电荷)，因此电子提取效率劣化。
相反，在后照射型CAPD传感器中，可以确保足够的开口率。因此，例如，当如图6中的箭头W32所示使基板172变薄时，可以确保足够的量子效率×开口率。这里，基板172对应于图2中的基板61，并且基板172内的箭头表示在垂直于基板172的方向上的电场。
图8示出基板172的厚度方向上的位置与信号载流子的迁移速度之间的关系。
如上所述，当使基板172在垂直于基板172的方向上的厚度较小时，在垂直于基板172的方向上的电场基本上变强，仅使用具有快的信号载流子迁移速度的迁移电流区域中的电子(电荷)，并且不使用具有慢的信号载流子迁移速度的扩散电流区域中的电子。由于仅使用迁移电流区域中的电子(电荷)，所以缩短了在执行光电转换之后直到在活性分接部的N+半导体区域中检测到信号载流子所花费的时间。另外，当基板172的厚度变小时，信号载流子的到活性分接部内的N+半导体区域的迁移距离也缩短。
因此，在后照射型CAPD传感器中，即使当驱动频率高时，在基板172 内的每个区域中产生的信号载流子(电子)也可以充分地被注入到活性分接部的N+半导体区域中，因此可以提高电子提取效率。
另外，即使在高驱动频率下，由于基板172的厚度减小，也可以确保足够的电子提取效率，并且可以提高高速驱动容差。
特别地，在后照射型CAPD传感器中，可以直接向基板172(即基板61) 施加电压，因此用于在分接部的有效和非活性之间切换的响应速度很快，因此可以以高驱动频率驱动传感器。另外，由于可以直接向基板61施加电压，因此基板61内的调制可能区域变宽。
另外，在后照射型受光元件1(CAPD传感器)中，可获得足够的开口率，因此可以与开口率成比例地使像素小型化，且可以提高像素的小型化容差。
另外，在受光元件1中，由于后照射型，可以实现线后端(BEOL：back end of line)容量设计的自由度，因此可以提高饱和信号量(Qs)的设计自由度。
<第一实施例的变形例1>
<像素的构造示例>
应注意，已经说明了如下情况：在基板61内的信号提取单元65的一部分中，N+半导体区域71和P+半导体区域73设置为如图3示例地所示的矩形区域。然而，当从垂直于基板61的方向观察时，N+半导体区域71和P+ 半导体区域73的形状可以是任意形状。
具体地，例如，如图9所示，N+半导体区域71和P+半导体区域73可以设置为圆形。应注意，在图9中，将相同的附图标记给予对应于图3的情况的部分，并适当省略其说明。
图9示出当从垂直于基板61的方向观察像素51中的信号提取单元65 的一部分时的N+半导体区域71和P+半导体区域73。
在该示例中，氧化物膜64(未示出)形成在像素51的中心部分处，并且信号提取单元65形成在从像素51的中心稍微靠近端侧的部分处。特别地，这里，在像素51中形成两个信号提取单元65。
另外，在信号提取单元65中，具有圆形形状的P+半导体区域73形成在中心位置处，并且在P+半导体区域73设置为中心的状态下，P+半导体区域73的周边被具有圆形形状(更具体地，环形形状)的N+半导体区域71包围。
图10是片上透镜62叠加在像素阵列单元20的一部分上的平面图，其中，在像素阵列单元20中，包括图9所示的信号提取单元65的像素51二维地布置成矩阵形状。
如图所示，片上透镜62以像素为单位形成。换句话说，其中形成有一个片上透镜62的单位区域对应于一个像素。
应注意，在图2中，由氧化物膜等构成的隔离部75设置在N+半导体区域71和P+半导体区域73之间，但是可以存在或不存在隔离部75。
<第一实施例的变形例2>
<像素的构造示例>
图11是示出像素51中的信号提取单元65的平面形状的变形例的平面图。
信号提取单元65的平面形状可以设置成除图3所示的矩形形状和图9 所示的圆形形状之外的形状，例如，如图11所示的八边形形状。
另外，图11示出在N+半导体区域71和P+半导体区域73之间形成由氧化物膜等构成的隔离部75的情况下的平面图。
图11所示的线A-A'表示稍后将说明的图37中的截面线，并且线B-B' 表示稍后将说明的图36中的截面线。
<第二实施例>
<像素的构造示例>
另外，已经说明了其中在信号提取单元65中P+半导体区域73的周边被N+半导体区域71包围的构造，但是N+半导体区域的周边可以被P+半导体区域包围。
在这种情况下，例如，像素51具有如图12所示的构造。应注意，在图 12中，将相同的附图标记给予与图3的情况相对应的部分，并适当省略其说明。
图12示出当从垂直于基板61的方向观察信号提取单元65的一部分时 N+半导体区域和P+半导体区域的布置。
在该示例中，氧化物膜64(未示出)形成在像素51的中心部分处，并且信号提取单元65-1在附图中形成在从距像素51的中心稍微靠近上侧的部分处。并且信号提取单元65-2在附图中形成在从像素51的中心稍微靠近下侧的部分处。特别地，在该示例中，信号提取单元65在像素51中的形成位置设置为与图3的情况相同的位置。
在信号提取单元65-1中，与图3所示的N+半导体区域71-1相对应的矩形N+半导体区域201-1形成在信号提取单元65-1的中心处。另外，N+半导体区域201-1的周边被对应于图3所示的P+半导体区域73-1并具有矩形形状(更具体地，矩形框架形状)的P+半导体区域202-1围绕。也就是说，P+ 半导体区域202-1形成为包围N+半导体区域201-1的周边。
类似地，在信号提取单元65-2中，与图3所示的N+半导体区域71-2 相对应的矩形N+半导体区域201-2形成在信号提取单元65-2的中心处。另外，N+半导体区域201-2的周边被对应于图3所示的P+半导体区域73-2并具有矩形形状(更具体地，矩形框架形状)的P+半导体区域202-2围绕。
应注意，在下文中，在无需特别区分N+半导体区域201-1和N+半导体区域201-2的情况下，这些区域被简称为N+半导体区域201。此外，在下文中，在不必区分P+半导体区域202-1和P+半导体区域202-2的情况下，这些区域被简称为P+半导体区域202。
即使在信号提取单元65具有图12所示的构造的情况下，如同图3所示的构造的情况，N+半导体区域201充当用于检测信号载流子的量的电荷检测单元，并且P+半导体区域202充当用于通过直接向基板61施加电压来产生电场的电压施加单元。
<第二实施例的变形例1>
<像素的构造示例>
另外，如在图12所示的示例中，即使在N+半导体区域201的周边被 P+半导体区域202围绕的布置中，N+半导体区域201和P+半导体区域202 的形状也可以设置为任意形状。
也就是说，例如，如图13所示，N+半导体区域201和P+半导体区域 202可以设置为圆形。应注意，在图13中，将相同的附图标记给予对应于图12的情况的部分，并适当省略其说明。
图13示出当从垂直于基板61的方向观察像素51中的信号提取单元65 的一部分时的N+半导体区域201和P+半导体区域202。
在该示例中，氧化物膜64(未示出)形成在像素51的中心部分处，并且信号提取单元65形成在从像素51的中心稍微靠近端侧的部分处。特别地，这里，在像素51中形成两个信号提取单元65。
另外，在信号提取单元65中，具有圆形形状的N+半导体区域201形成在中心位置处，并且在N+半导体区域201设置为中心的状态下，N+半导体区域的周边201被具有圆形形状(更具体地，环形形状)的P+半导体区域202 包围。
<第三实施例>
<像素的构造示例>
另外，形成在信号提取单元65内的N+半导体区域和P+半导体区域可以设置为线形(矩形形状)。
在这种情况下，例如，像素51具有如图14所示的构造。应注意，在图 14中，将相同的附图标记被给予对应于图3的情况的部分，并适当省略其说明。
图14示出当从垂直于基板61的方向观察像素51中的信号提取单元65 的一部分时的N+半导体区域和P+半导体区域的布置。
在该示例中，氧化物膜64(未示出)形成在像素51的中心部分处，并且信号提取单元65-1在附图中形成在从像素51的中心稍微靠近上侧的部分处，并且信号提取单元65-2在附图中形成在从像素51的中心稍微靠近下侧的部分处。特别地，在该示例中，信号提取单元65在像素51中的形成位置是与图3的情况相同的位置。
在信号提取单元65-1中，与图3所示的P+半导体区域73-1相对应的线形P+半导体区域231形成在信号提取单元65-1的中心处。另外，与图3所示的N+半导体区域71-1相对应的线形N+半导体区域232-1和线形N+半导体区域232-2形成在P+半导体区域231的周边处，并且他们之间插入P+半导体区231。也就是说，P+半导体区域231形成在N+半导体区域232-1和N+半导体区域232-2之间的位置处。
应注意，在下文中，在无需特别区分N+半导体区域232-1和N+半导体区域232-2的情况下，这些区域也被简称为N+半导体区域232。
在图3所示的示例的结构中，P+半导体区域73被N+半导体区域71围绕，但在图14所示的示例的结构中，P+半导体区域231插入在两个与P+ 半导体区域231相邻的N+半导体区域232之间。
类似地，在信号提取单元65-2中，与图3所示的P+半导体区域73-2相对应的线形P+半导体区域233形成在信号提取单元65-2的中心处。另外，与图3所示的N+半导体区域71-2相对应的线形N+半导体区域234-1和线形N+半导体区域234-2形成在P+半导体区域233的周边处，并且在它们之间插入P+半导体区域233。
应注意，在下文中，在无需特别区分N+半导体区域234-1和N+半导体区域234-2的情况下，这些区域也被简称为N+半导体区域234。
在图14所示的信号提取单元65中，P+半导体区域231和P+半导体区域233充当对应于图3所示的P+半导体区域73的电压施加单元，并且N+ 半导体区域232和N+半导体区域234充当对应于图3所示的N+半导体区域 71的电荷检测单元。在这种情况下，例如，N+半导体区域232-1和N+半导体区域232-2两个区域连接到FD部A。
另外，具有线形状的P+半导体区域231、N+半导体区域232、P+半导体区域233和N+半导体区域234中的每一者在附图中的水平方向上的长度可以设置为任意长度，并且各个区域可以不具有相同的长度。
<第四实施例>
<像素的构造示例>
另外，在图14所示的示例中，已经示例地说明了其中P+半导体区域231 或P+半导体区域233插入在N+半导体区域232或N+半导体区域234之间的结构，但是也可以采用其中在P+半导体区域之间插入N+半导体区域的形状。
在这种情况下，例如，像素51具有如图15所示的构造。应注意，在图15中，将相同的附图标记给予对应于图3的情况的部分，并适当省略其说明。
图15示出当从垂直于基板61的方向观察像素51中的信号提取单元65 的一部分时的N+半导体区域和P+半导体区域的布置。
在该示例中，氧化物膜64(未示出)形成在像素51的中心部分处，并且信号提取单元65形成在从像素51的中心稍微靠近端侧的部分处。在该示例中，两个信号提取单元65在像素51中的形成位置是与图3的情况相同的位置。
在信号提取单元65-1中，与图3所示的N+半导体区域71-1相对应的线形N+半导体区域261形成在信号提取单元65-1的中心处。另外，与图3所示的P+半导体区域73-1相对应的线形P+半导体区域262-1和线形P+半导体区域262-2形成在N+半导体区域261的周边处，并且在它们之间插入N+ 半导体区域261。也就是说，N+半导体区域261形成在P+半导体区域262-1 和P+半导体区域262-2之间的位置处。
应注意，在无需特别区分P+半导体区域262-1和P+半导体区域262-2 的情况下，这些区域也被简称为P+半导体区域262。
类似地，在信号提取单元65-2中，与图3所示的N+半导体区域71-2 相对应的线形N+半导体区域263形成在信号提取单元65-2的中心处。另外，与图3所示的P+半导体区域73-2相对应的线形P+半导体区域264-1和线形 P+半导体区域264-2形成在N+半导体区域263的周边处，并且在它们之间插入N+半导体区域263。
应注意，在下文中，在无需特别区分P+半导体区域264-1和P+半导体区域264-2的情况下，这些区域也被简称为P+半导体区域264。
在图15所示的信号提取单元65中，P+半导体区域262和P+半导体区域264充当对应于图3所示的P+半导体区域73的电压施加单元，并且N+ 半导体区域261和N+半导体区域263充当对应于图3所示的N+半导体区域 71的电荷检测单元。应注意，具有线形的N+半导体区域261、P+半导体区域262、N+半导体区域263和P+半导体区域264中的每一者在附图的水平方向上的长度可以设置为任意长度，并且各个区域可以不具有相同的长度。
<第五实施例>
<像素的构造示例>
另外，已经说明了其中在构成像素阵列单元20的每个像素中设置两个信号提取单元65的示例，但是设置在像素中的信号提取单元的数量可以是一个或三个以上。
例如，在像素51中形成一个信号提取单元的情况下，例如，像素具有如图16所示的构造。应注意，在图16中，将相同的附图标记给予对应于图 3的情况的部分，并适当省略其说明。
图16示出当从垂直于基板的方向观察设置在像素阵列单元20中的部分像素中的信号提取单元的一部分时的N+半导体区域和P+半导体区域的布置。
在该示例中，说明了设置在像素阵列单元20中的像素51以及作为与像素51相邻的像素51的被给予不同附图标记的像素291-1至像素291-3，并且在每个像素中形成一个信号提取单元。
也就是说，在像素51的中心部分处形成一个信号提取单元65。另外，在信号提取单元65中，具有圆形形状的P+半导体区域301形成在中心位置处，并且在P+半导体区域301设置为中心的状态下，P+半导体区域301的周边被具有圆形形状(更具体地，环形形状)的N+半导体区域302围绕。
这里，P+半导体区域301对应于图3所示的P+半导体区域73，并且充当电压施加单元。另外，N+半导体区域302对应于图3所示的N+半导体区域71，并且充当电荷检测单元。应注意，P+半导体区域301和N+半导体区域302可具有任意形状。
另外，位于像素51的周边处的像素291-1至像素291-3具有与像素51 相同的结构。
也就是说，例如，在像素291-1的中心部分处形成一个信号提取单元 303。另外，在信号提取单元303中，具有圆形形状的P+半导体区域304形成在中心位置处，并且在P+半导体区域304设置为中心的状态下，P+半导体区域的周边304被具有圆形形状(更具体地，环形形状)的N+半导体区域305包围。
P+半导体区域304和N+半导体区域305分别对应于P+半导体区域301 和N+半导体区域302。
应注意，在无需特别区分像素291-1和像素291-3的情况下，这些像素也被简称为像素291。
如上所述，在每个像素中形成一个信号提取单元(分接部)的情况下，当通过间接ToF方法测量到目标对象的距离时，使用彼此相邻的多个像素，并且基于针对像素获得的像素信号来计算距离信息。
例如，当关注像素51时，在像素51的信号提取单元65设置为活性分接部的状态下，例如，像素51被驱动，使得包括像素291-1并且相邻于像素51的多个像素291的多个信号提取单元303成为非活性分接部。
作为示例，例如，诸如在附图中的上下侧和左右侧与像素51相邻的像素291-1和像素291-3等像素的信号提取单元被驱动，以成为非活性分接部。
然后，当切换施加电压使得像素51的信号提取单元65成为非活性分接部时，此时，包括像素291-1并且相邻于像素51的多个像素291的信号提取单元303设置为活性分接部。
另外，基于在信号提取单元65设置为活性分接部的状态下从信号提取单元65读出的像素信号以及在信号提取单元303设置为活性分接部的状态下从信号提取单元303读出的像素信号来计算距离信息。
如上所述，即使在像素中设置一个信号提取单元(分接部)的情况下，也可以通过使用彼此相邻的像素根据间接ToF方法执行测距。
<第六实施例>
<像素的构造示例>
另外，如上所述，可以在每个像素中设置三个以上的信号提取单元(分接部)。
例如，在像素中设置四个信号提取单元(分接部)的情况下，像素阵列单元20的每个像素具有如图17所示的构造。应注意，在图17中，将相同的附图标记给予对应于图16的情况的部分，并适当省略其说明。
图17示出当从垂直于基板的方向观察设置在像素阵列单元20中的部分像素中的信号提取单元的一部分时的N+半导体区域和P+半导体区域的布置。
沿图17中的线C-C'截取的截面图成为稍后将说明的图36。
在该示例中，说明了设置在像素阵列单元20中的像素51和像素291，并且在每个像素中形成四个信号提取单元。
也就是说，在像素51中，信号提取单元331-1、信号提取单元331-2、信号提取单元331-3和信号提取单元331-4分别形成在像素51的中心和像素 51的端部之间的位置处，即，附图中的像素51的中心的左下侧位置、左上侧位置、右上侧位置和右下侧位置。
信号提取单元331-1至信号提取单元331-4对应于图16所示的信号提取单元65。
例如，在信号提取单元331-1中，具有圆形形状的P+半导体区域341 形成在中心位置处，并且在P+半导体区域341设置为中心的状态下，P+半导体区域341的周边被具有圆形形状(更具体地，环形形状)的N+半导体区域 342围绕。
这里，P+半导体区域341对应于图16所示的P+半导体区域301，并且充当电压施加单元。另外，N+半导体区域342对应于图16所示的N+半导体区域302，并且充当电荷检测单元。应注意，P+半导体区域341和N+半导体区域342可以具有任意形状。
另外，信号提取单元331-2至信号提取单元331-4具有与信号提取单元 333-1相同的构造，并且包括充当电压施加单元的P+半导体区域和充当电荷检测单元的N+半导体区域。另外，形成在像素51的周边处的像素291具有与像素51相同的结构。
应注意，在无需特别区分信号提取单元331-1和信号提取单元331-4的情况下，这些单元也被简称为信号提取单元331。
如上所述，在每个像素中设置四个信号提取单元的情况下，当执行测距时，例如，根据间接ToF方法，使用像素中的四个信号提取单元，并且计算距离信息。
作为示例，当关注像素51时，例如，在信号提取单元331-1和信号提取单元331-3设置为活性分接部的状态下，像素51被驱动，使得信号提取单元331-2和信号提取单元331-4成为非活性分接部。
然后，切换施加到信号提取单元331的电压。也就是说，像素51被驱动，使得信号提取单元331-1和信号提取单元331-3变成非活性分接部，并且信号提取单元331-2和信号提取单元331-4成为活性分接部。
另外，基于在信号提取单元331-1和信号提取单元331-3设置为活性分接部的状态下从信号提取单元331-1和信号提取单元331-3读出的像素信号以及在信号提取单元331-2和信号提取单元331-4设置为活性分接部的状态下从信号提取单元331-2和信号提取单元331-4读出的像素信号来计算距离信息。
<第七实施例>
<像素的构造示例>
另外，信号提取单元(分接部)可以被像素阵列单元20的相邻像素共用。
在这种情况下，例如，像素阵列单元20的每个像素具有如图18所示的构造。应注意，在图18中，将相同的附图标记给予与图16的情况相对应的部分，并适当省略其说明。
图18示出当从垂直于基板的方向观察设置在像素阵列单元20中的部分像素中的信号提取单元的一部分时的N+半导体区域和P+半导体区域的布置。
在该示例中，示出了设置在像素阵列单元20中的像素51和像素291，并且在这些像素中的每个像素中形成有两个信号提取单元。
例如，在像素51中，信号提取单元371在附图中形成在像素51的上侧的端部处，并且信号提取单元372在附图中形成在像素51的下侧的端部处。
信号提取单元371被像素51和像素291-1共用。也就是说，信号提取单元371用作像素51的分接部，并用作像素291-1的分接部。另外，信号提取单元372被像素51和在附图中与像素51的下侧相邻的像素(未示出)共用。
在信号提取单元371中，与图14所示的P+半导体区域231相对应的线形P+半导体区域381形成在中心位置处。另外，与图14所示的N+半导体区域232相对应的线形的N+半导体区域382-1和N+半导体区域382-2在附图中形成在P+半导体区域381的上部位置和下部位置处，并且在它们之间插入P+半导体区域381。
特别地，在该示例中，P+半导体区域381形成在像素51和像素291-1 之间的边界部分处。另外，N+半导体区域382-1形成在像素51内的区域中，并且N+半导体区域382-2形成在像素291-1内的区域中。
这里，P+半导体区域381充当电压施加单元，并且N+半导体区域382-1 和N+半导体区域382-2充当电荷检测单元。应注意，在下文中，在无需特别区分N+半导体区域382-1和N+半导体区域382-2的情况下，这些区域也被简称为N+半导体区域382。
另外，P+半导体区域381或N+半导体区域382可以具有任意形状。另外，N+半导体区域382-1和N+半导体区域382-2可以连接到相同的FD部，或者可以连接到彼此不同的FD部。
在信号提取单元372中形成线形的P+半导体区域383、N+半导体区域 384-1和N+半导体区域384-2。
P+半导体区域383、N+半导体区域384-1和N+半导体区域384-2分别对应于P+半导体区域381、N+半导体区域382-1和N+半导体区域382-2，并且设置为与这些区域具有相同的布置、相同的形状和相同的功能。应注意，在无需特别区分N+半导体区域384-1和N+半导体区域384-2的情况下，这些区域也被简称为N+半导体区域384。
如上所述，即使在相邻像素之间共用信号提取单元(分接部)的情况下，也可以通过与图3所示的示例中相同的操作根据间接ToF方法执行测距。
如图18所示，在像素之间共用信号提取单元的情况下，例如，P+半导体区域381和P+半导体区域383等之间的距离，即用于产生电场(电流)的一对P+半导体区域之间的距离被延长。换句话说，当在像素之间共用信号提取单元时，可以将P+半导体区域之间的距离延长到最大。
因此，电流不太可能在P+半导体区域之间流动，因此可以降低像素中的功耗。另外，上述构造有利于像素的小型化。
应注意，已经说明了其中一个信号提取单元被彼此相邻的两个像素共用的示例，但是一个信号提取单元可以被彼此相邻的三个以上的像素共用。另外，在信号提取单元被彼此相邻的两个或更多个像素共用的情况下，在信号提取单元中，仅用于检测信号载流子的电荷检测单元可被共用，或者仅用于生成电场的电压施加单元可被共用。
<第八实施例>
<像素的构造示例>
另外，可以不特别设置诸如像素阵列单元20的像素51等每个像素中设置的片上透镜或像素间遮光部。
具体地，例如，像素51可以设置为图19所示的构造。应注意，在图 19中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图19所示的像素51的构造与图2所示的像素51的构造的不同之处在于未设置片上透镜62，而其它构造与图2中的像素51的构造相同。
在图19所示的像素51中，由于片上透镜62没有设置在基板61的光入射表面侧，所以可以使从外部入射到基板61的红外光的衰减更小。因此，能够被基板61接收的光量的红外光增加，因此可以提高像素51的灵敏度。
<第八实施例的变形例1>
<像素的构造示例>
另外，像素51的构造可以设置为例如图20所示的构造。应注意，在图 20中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图20所示的像素51的结构与图2所示的像素51的结构的不同之处在于，未设置像素间遮光膜63-1和像素间遮光膜63-2，而其它构造与图2中的像素51的构造相同。
在图20所示的示例中，由于在基板61的光入射表面侧没有设置像素间遮光膜63，因此串扰抑制效果降低，但是被像素间遮蔽膜63遮蔽的红外光也入射到基板61中，因此可以提高像素51的灵敏度。
应注意，片上透镜62和像素间遮光膜63都可以不设置在像素51中。
<第八实施例的变形例2>
<像素的构造示例>
另外，例如，如图21所示，还可以优化片上透镜在光轴方向上的厚度。应注意，在图21中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图21所示的像素51的构造与图2所示的像素51的构造的不同之处在于，设置片上透镜411以代替片上透镜62，而其它构造与图2中的像素51 的构造相同。
在图21所示的像素51中，片上透镜411形成在基板61的光入射表面侧(即，附图中的上侧)上。与图2所示的片上透镜62相比，片上透镜411 在光轴方向上的厚度(即，附图中的垂直方向上的厚度)更小。
通常，当设置在基板61的前表面上的片上透镜的厚度较大时，更有利于使入射到片上透镜的光会聚。然而，当片上透镜411的厚度减小时，透射率与该减小成比例地变高，因此可以提高像素51的灵敏度。因此，片上透镜411的厚度可以是根据基板61的厚度、红外光的聚光位置等适当地确定。
<第九实施例>
<像素的构造示例>
另外，可以在形成在像素阵列单元20中的像素之间设置隔离区域，以通过改善相邻像素之间的隔离特性来抑制串扰。
在这种情况下，例如，像素51具有如图22所示的构造。应注意，在图 22中，将相同的附图标记给予与图2中的情况相对应的部分，并适当省略其说明。
图22所示的像素51的构造与图2所示的像素51的构造的不同之处在于，在基板61内部设置隔离区域441-1和隔离区域441-2，而其它构造与图 2中的像素51的构造相同。
在图22所示的像素51中，通过遮光膜等，用于隔离相邻像素的隔离区域441-1和隔离区域441-2在基板61的内部形成在像素51和与像素51相邻的其它像素之间的边界部分处，即，在附图中形成在像素51的右侧和左侧的端部处。应注意，在无需特别区分隔离区域441-1和隔离区域441-2的情况下，这些区域也被简称为隔离区域441。
例如，当形成隔离区域441时，在基板61中从基板61的光入射表面侧开始(即，从附图中的上侧表面朝向附图中的下侧)以预定深度(在垂直于基板 61的表面的方向上)形成细长的凹槽(沟槽)。然后，通过嵌入而在沟槽部分中形成遮光膜，并且成为隔离区域441。隔离区域441充当像素隔离区域，其遮蔽从光入射表面入射到基板61中并朝向与像素51相邻的其它像素传播的的红外光。
如上所述，当形成嵌入型隔离区域441时，可以改善像素之间的红外光分离特性，因此可以抑制串扰的发生。
<第九实施例的变形例1>
<像素的构造示例>
另外，在像素51中形成嵌入型隔离区域的情况下，例如，如图23所示，可以设置穿透整个基板61的隔离区域471-1和隔离区域471-2。应注意，在图23中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图23所示的像素51的构造与图2所示的像素51的构造的不同之处在于，在基板61内设置隔离区域471-1和隔离区域471-2，而其它构造与图2 中的像素51的构造相同。也就是说，在图23所示的像素51的构造中设置有隔离区域471-1和隔离区域471-2，以代替图22所示的像素51的隔离区域441。
在图23所示的像素51中，通过遮光膜等，穿透整个基板61的隔离区域471-1和隔离区域471-2在基板61的内形成在像素51和与像素51相邻的其它像素之间的边界部分处，即在附图中形成在像素51的右侧和左侧的端部处。应注意，在无需特别区分隔离区域471-1和隔离区域471-2的情况下，这些区域也被简称为隔离区域471。
例如，当形成隔离区域471时，在基板61的与光入射表面侧相对的表面中(即，从附图中的下侧表面朝向附图中的上侧)形成细长的凹槽(沟槽)。此时，形成沟槽，直到到达基板61的光入射表面，以穿透基板61。另外，通过嵌入在如上所述地形成的沟槽部分中形成遮光膜，并且遮光膜成为隔离区域471。
根据嵌入型隔离区域471，还可以改善像素之间的红外光分离特性，因此可以抑制串扰的发生。
<第十实施例>
<像素的构造示例>
另外，可以根据像素的各种特性等来确定形成有信号提取单元65的基板的厚度。
因此，例如，如图24所示，与图2所示的基板61相比，构成像素51 的基板501可以设置得更厚。应注意，在图24中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图24所示的像素51的构造与图2所示的像素51的构造的不同之处在于，设置基板501以代替基板61，而其它构造与图2中的像素51的构造相同。
也就是说，在图24所示的像素51中，片上透镜62、固定电荷膜66和像素间遮光膜63形成在基板501的光入射表面侧上。氧化物膜64、信号提取单元65和隔离部75形成在基板501的与光入射表面侧相对的前表面的附近。
例如，基板501由厚度为20μm以上的P型半导体基板构成。基板501 和基板61仅在基板厚度上不同，并且氧化物膜64、信号提取单元65和隔离部75的形成位置在基板501和基板61之间是相同的。
应注意，可以根据像素51等的特性来优化适当地形成在基板501或基板61的光入射表面侧等上的各种层(膜)的膜厚度。
<第十一实施例>
<像素的构造示例>
另外，已经说明了构成像素51的基板由P型半导体基板形成的示例，但是该基板例如可以由如图25所示的N型半导体基板构成。应注意，在图 25中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图25所示的像素51的构造与图2所示的像素51的构造的不同之处在于，设置基板531以代替基板61，而其它构造与图2中的像素51的构造相同。
在图25所示的像素51中，例如，片上透镜62、固定电荷膜66和像素间遮光膜63形成在由N型半导体层构成的基板531中的光入射表面侧上。
另外，氧化物膜64、信号提取单元65和隔离部75形成在基板531的与光入射表面侧相对的表面的附近。氧化物膜64、信号提取单元65和隔离部75的形成位置在基板531和基板61之间是相同的，并且信号提取单元 65的构造在基板531和基板61之间也是相同的。
例如，基片531在附图中的垂直方向上的厚度，即在垂直于基板531的表面的方向上的厚度设置为20μm以下。
另外，例如，基板531设置为高电阻N-Epi基板，其基板浓度设置为 1E+13以下的量级，并且基板531的电阻(电阻率)设置为例如500[Ωcm]以上。因此，可以降低像素51中的功耗。
在此，对于基板531的基板浓度和电阻之间的关系，例如，当基板浓度为2.15E+12[cm3]时，电阻设置为2000[Ωcm]；当基板浓度为4.30E+12[cm3] 时，电阻设置为1000[Ωcm]；当基板浓度为8.61E+12[cm3]时，电阻设置为 500[Ωcm]；并且当基板浓度为4.32E+13[cm3]时，电阻设置为100[Ωcm]。
如上所述，即使当像素51的基板531设置为N型半导体基板时，也可以通过与图2所示的示例中相同的操作来获得相同的效果。
<第十二实施例>
<像素的构造示例>
另外，如在参考图24说明的示例中，还可以根据像素的各种特性等来确定N型半导体基板的厚度。
因此，例如，如图26所示，与图25所示的基板531相比，构成像素 51的基板561可以设置得更厚。应注意，在图26中，将相同的附图标记给予与图25的情况相对应的部分，并适当省略其说明。
图26所示的像素51的构造与图25所示的像素51的构造的不同之处在于，设置基板561以代替基板531，而其它构造与像素51的构造相同。
也就是说，在图26所示的像素51中，片上透镜62、固定电荷膜66和像素间遮光膜63形成在基板561中的光入射表面侧上。氧化物膜64、信号提取单元65和隔离部75形成在基板561的与光入射表面侧相对的表面的附近。
例如，基板561由具有厚度为20μm以上的N型半导体基板构成。基板 561和基板531仅在基板厚度上不同，并且氧化物膜64、信号提取单元65 和隔离部75的形成位置在基板561和531之间是相同的。
<第十三实施例>
<像素的构造示例>
另外，例如，可以通过向基板61的光入射表面侧施加偏置来增强基板61内的在垂直于基板61的表面的方向(下文中，也可以被称为Z方向)上的电场。
在这种情况下，例如，像素51具有图27A和27B所示的构造。应注意，在图27A和27B中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图27A示出图2所示的像素51，并且像素51的基板61内的箭头表示基板61内的在Z方向上的电场的强度。
与此相反，图27B示出在向基板61的光入射表面施加偏置(电压)的情况下的像素51的构造。图27B中的像素51的构造基本上与图2所示的像素 51构造相同，但P+半导体区域601被新添加到基板61的光入射表面侧的界面。
在形成在基板61的光入射表面侧界面处的P+半导体区域601中，从像素阵列单元20的内部或外部施加0V或更小的电压(负偏置)，因此Z方向上的电场得到增强。图27B中的像素51的基板61内的箭头表示基板61内的在Z方向上的电场的强度。图27B中的基板61内的绘制箭头的粗度大于图 27A中的像素51中的箭头的粗度，并且Z方向上的电场变得更强。如上所述，当向形成在基板61的光入射表面侧上的P+半导体区域601施加负偏置时，Z方向上的电场得到加强，因此可以提高信号提取单元65中的电子提取效率。
应注意，用于向基板61的光入射表面侧施加电压的构造不限于设置有 P+半导体区域601的构造，并且可以是其它任意构造。例如，可以通过层叠在基板61的光入射表面和片上透镜62之间形成透明电极膜，并且可以通过向透明电极膜施加电压来施加负偏置。
<第十四实施例>
<像素的构造示例>
另外，可以在基板61的与光入射表面相对的表面上设置大面积的反射部件，以提高像素51的关于红外线的灵敏度。
在这种情况下，例如，像素51具有如图28所示的构造。应注意，在图 28中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图28所示的像素51的构造与图2中的像素51的构造的不同之处在于，在基板61的与光入射表面相对的表面上设置有反射部件631，而其它构造与图2中的像素51的构造相同。
在图28所示的示例中设置有反射部件631，放射部件631反射红外光并覆盖基板61的与光入射表面相对的整个表面。
反射部件631可以是任何部件，只要其具有高的关于红外光的反射率。例如，设置在层叠在基板61的与光入射表面相对的表面上的多层配线层内的诸如铜或铝等金属可以用作反射部件631，或者诸如多晶硅和氧化物膜等反射结构可以作为反射部件631形成在基板61的与光入射表面相对的表面上。
如上所述，当反射部件631设置在像素51中时，从光入射表面通过片上透镜62入射到基板61中并且在没有被光电转换的情况下透射过基板61 的红外光被反射部件631反射并使其再次入射到基板61中。因此，可以增加在基板61内部被光电转换的红外光的量，因此可以提高量子效率(QE)，即，可以提高像素51的关于红外光的灵敏度。
<第十五实施例>
<像素的构造示例>
另外，可以在基板61的与光入射表面相对的表面上设置大面积的遮光部件，以抑制附近像素中的光的错误检测。
在这种情况下，例如，像素51可以具有将图28所示的反射部件631代替为遮光部件的构造。也就是说，在图28所示的像素51中，覆盖基板61 的与光入射表面相对的整个表面的反射部件631设置为用于遮蔽红外光的遮光部件631'。遮光部件631'代替图28中的像素51的反射部件631。
遮光部件631'可以是任何部件，只要其具有高的关于红外光的遮光率。例如，设置在层叠在基板61的与光入射表面相对的表面上的多层配线层内的诸如铜或铝等金属可以用作遮光部件631'，或者诸如多晶硅和氧化物膜等遮光结构可以作为遮光部件631'形成在基板61的与光入射表面相对的表面上。
如上所述，当遮光部件631'设置在像素51中时，可以抑制从光入射表面通过片上透镜62入射到基板61中并且在基板61的内部没有被光电转换的情况下透射过基板61的红外光散射到配线层中并入射到附近像素。因此，可以防止附近像素中错误地检测到光。
应注意，例如，当遮光部件631'由包括金属的材料构成时，遮光部件631' 也可以充当反射部件631。
<第十六实施例>
<像素的构造示例>
另外，可以在像素51的基板61中设置由P型半导体区域构成的P阱区域来代替氧化物膜64。
在这种情况下，例如，像素51具有如图29所示的构造。应注意，在图29中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图29所示的像素51与图2所示的像素51的构造的不同之处在于，设置P阱区域671、隔离部672-1和隔离部672-2以代替氧化物膜64，而其它结构与图2中的像素51的构造相同。
在图29所示的示例中，由P型半导体区域构成的P阱区域671在基板 61内部形成在与光入射表面相对的表面侧的中心部分处，即，在附图中形成在下表面的内侧。另外，在具有氧化物膜等的区域之间形成用于将P阱区域671和N+半导体区域71-1彼此隔离的隔离部672-1。类似地，在具有氧化物膜等的区域之间也形成有用于将P阱区域671和N+半导体区71-2彼此隔离的隔离部672-2。在图29所示的像素51中，与N-半导体区域72相比， P-半导体区域74在附图中的向上方向上更宽。
<第十七实施例>
<像素的构造示例>
另外，除像素51的基板61中的氧化物膜64之外，还可以设置由P型半导体区域构成的P阱区域。
在这种情况下，例如，像素51具有如图30所示的构造。应注意，在图 30中，将相同的附图标记给予与图2的情况相对应的部分，并适当省略其说明。
图30所示的像素51的构造与图2所示的像素51的构造的不同之处在于，新设置了P阱区域701，而其它构造与图2中的像素51的构造相同。也就是说，在图30所示的示例中，由P型半导体区域构成的P阱区域701 在基板61内形成氧化物膜64的上侧。
如上所述，根据本技术，由于CAPD传感器被构造为后照射型，因此可以改善诸如像素灵敏度等特性。
<像素的等效电路的构造示例>
图31示出像素51的等效电路。
关于包括N+半导体区域71-1和P+半导体区域73-1等的信号提取单元65-1，像素51包括传输晶体管721A、FD 722A、复位晶体管723A、放大晶体管724A和选择晶体管725A。
另外，关于包括N+半导体区域71-2和P+半导体区域73-2等的信号提取单元65-2，像素51包括包括传输晶体管721B、FD 722B、复位晶体管723B、放大晶体管724B和选择晶体管725B。
分接部驱动单元21将预定电压MIX0(第一电压)施加到P+半导体区域 73-1，并将预定电压MIX1(第二电压)施加到P+半导体区域73-2。在上述示例中，电压MIX0和电压MIX1中的一个电压是1.5V，而另一个电压是0V。 P+半导体区域73-1和73-2是被施加第一电压或第二电压的电压施加单元。
N+半导体区域71-1和71-2是电荷检测单元，它们检测通过入射到基板 61的光的光电转换产生的电荷并累积电荷。
当被提供给栅电极的驱动信号TRG进入活性状态时，传输晶体管721A 响应于活性状态而进入导通状态，并将在N+半导体区域71-1中累积的电荷传输到FD 722A。当被施加到栅电极的驱动信号TRG进入活性状态时，传输晶体管721B响应于活性状态而进入导通状态，并且将在N+半导体区域 71-2中累积的电荷传输到FD 722B。
FD 722A临时保持从N+半导体区域71-1提供的电荷DET0。FD 722B 临时保持从N+半导体区域71-2提供的电荷DET1。FD 722A对应于参考图 2说明的FD部A，并且FD 722B对应于参考图2说明的FD部B。
当被提供给栅电极的驱动信号RST进入活性状态时，复位晶体管723A 响应于活性状态而进入导通状态，并且将FD 722A的电位复位到预定电平 (电源电压VDD)。当被提供给栅电极的驱动信号RST进入活性状态时，复位晶体管723B响应于活性状态而进入导通状态，并且将FD 722B的电位复位到预定电平(电源电压VDD)。应注意，当复位晶体管723A和723B进入活性状态时，传输晶体管721A和721B同时进入活性状态。
在放大晶体管724A中，源电极通过选择晶体管725A连接到垂直信号线29A，并且放大晶体管724A与连接到垂直信号线29A的一端的恒流源电路单元726A的负载MOS组合地构成源电极跟随器电路。在放大晶体管724B 中，源电极通过选择晶体管725B连接到垂直信号线29B，并且放大晶体管724B与连接到垂直信号线29B的一端的恒流源电路单元726B的负载MOS 组合地构成源电极跟随器电路。
选择晶体管725A连接在放大晶体管724A的源电极和垂直信号线29A 之间。当施加到栅电极的选择信号SEL进入活性状态时，选择晶体管725A 响应于活性状态而进入导通状态，并将从放大晶体管724A输出的像素信号输出到垂直信号线29A。
选择晶体管725B连接在放大晶体管724B的源电极和垂直信号线29B 之间。当施加到栅电极的选择信号SEL进入活性状态时，选择晶体管725B 响应于活性状态而进入导通状态，并将从放大晶体管724B输出的像素信号输出到垂直信号线29B。
像素51的传输晶体管721A和721B、复位晶体管723A和723B、放大晶体管724A和724B以及选择晶体管725A和725B例如由垂直驱动单元22 控制。
<像素的另一等效电路的构造示例>
图32示出像素51的其它等效电路。
在图32中，将相同的附图标记给予与图31相对应的部分，并适当省略其说明。
与图31中的等效电路相比，在图32中的等效电路中，将附加电容727 和用于控制附加电容727的连接的开关晶体管728添加到信号提取单元65-1 和65-2中。
具体地，附加电容727A通过开关晶体管728A连接在传输晶体管721A 和FD 722A之间，并且附加电容727B通过开关晶体管728B连接在传输晶体管721B和FD 722B之间。
当提供给栅电极的驱动信号FDG进入活性状态时，开关晶体管728A 响应于活性状态而进入导通状态，并且将附加电容727A连接到FD 722A。当提供给栅电极的驱动信号FDG进入活性状态时，开关晶体管728B响应于活性状态而进入导通状态，并且将附加电容727B连接到FD 722B。
例如，在入射光的光量大的高照度状态下，垂直驱动单元22将开关晶体管728A和728B设置为活性状态，以将FD 722A和附加电容727A彼此连接，并且将FD 722B和附加电容727B彼此连接。因此，可以在高亮度状态下累积相对多的电荷。
另一方面，在入射光的光量小的低照度状态下，垂直驱动单元22将开关晶体管728A和728B设置为非活性状态，以分别将附加电容727A和727B 与FD 722A和FD 722B分离。
如同在图31中的等效电路中，可以省略附加电容727，但是当设置附加电容727并且根据入射光量选择性地、适当地使用附加电容727时，可以确保高动态范围。
<电压供应线的布置示例>
接下来，将参考参见图33A至图35B说明用于将预定电压MIX0或MIX1 施加到作为像素51的信号提取单元65的电压施加单元的P+半导体区域73-1 和73-2的电压供应线的布置。图33A和33B以及图34A和34B示出的电压供应线741对应于图1所示的电压供应线30。
应注意，关于图33A和33B以及图34A和图34B，将通过采用图9所示的圆形构造作为像素51的信号提取单元65的构造来给出说明，但也可以采用其它构造。
图33A是示出电压供应线的第一布置示例的平面图。
在第一布置示例中，对于以矩阵形状二维布置的多个像素51，电压供应线741-1或741-2沿着垂直方向设置在在水平方向上彼此相邻的两个像素之间(它们的边界处)。
在每个像素51中的两个信号提取单元65之间的一侧，电压供应线741-1 连接到信号提取单元65-1的P+半导体区域73-1。在像素51中的两个信号提取单元65之间的另一侧上，电压供应线741-2连接到信号提取单元65-2 的P+半导体区域73-2。
在第一布置示例中，针对两个像素列布置两条电压供应线741-1和 741-2，因此布置在像素阵列单元20中的电压供应线741的数量变为基本上与像素51的列数相同。
图33B是示出电压供应线的第二布置示例的平面图。
在第二布置示例中，针对以矩阵形状二维布置的多个像素51中的一个像素列，沿着垂直方向设置两条电压供应线741-1和741-2。
在每个像素51中的两个信号提取单元65之间的一侧，电压供应线741-1 连接到信号提取单元65-1的P+半导体区域73-1。在像素51中的两个信号提取单元65之间的另一侧，电压供应线741-2连接到信号提取单元65-2的 P+半导体区域73-2。
在第二布置示例中，针对一个像素列布线有两条电压供应线741-1和 741-2，因此针对两个像素列布置四条电压供应线741。因此，布置的电压供给线741的数量变成大致为像素51的列的数量的两倍。
图33A和图33B中的任一布置示例是周期布置。在周期布置中，其中将电压供应线741-1连接到信号提取单元65-1的P+半导体区域73-1且将电压供应线741-2连接到信号提取单元65-2的P+半导体区域73-2的构造关于沿垂直方向布置的像素周期性地重复。
在图33A所示的第一布置示例中，可以减少针对像素阵列单元20设置的电压供应线741-1和741-2的数量。
在图33B所示的第二布置示例中，与第一布置示例相比，设置的数量进一步增加，但是连接到一条电压供应线741的信号提取单元65的数量变为一半。因此，可以减少配线的负荷，因此第二布置示例对于高速驱动或者像素阵列单元20中的像素总数很大的情况是有效的。
图34A是示出电压供应线的第三布置示例的平面图。
第三布置示例是如同图33A中的第一布置示例针对两个像素列布置两条电压供应线741-1和741-2的示例。
第三布置示例与图33A中的第一布置示例的不同之处在于，信号提取单元65-1和65-2的连接目的地在沿垂直方向布置的两个像素之间彼此不同。
具体地，例如，在像素51中，电压供应线741-1连接到信号提取单元 65-1的P+半导体区域73-1，并且电压供应线741-2连接到信号提取单元65-2 的P+半导体区域73-2，但是在像素51的下侧或上侧的像素51中，电压供应线741-1连接到信号提取单元65-2的P+半导体区域73-2并且电压供应线 741-2连接到信号提取单元65-1的P+半导体区域73-1。
图34B是示出电压供应线的第四布置示例的平面图。
第四布置示例是如同图33B中的第二布置示例针对两个像素列布置两条电压供应线741-1和741-2的示例。
第四布置示例与图33B中的第二布置示例的不同之处在于，信号提取单元65-1和65-2的连接目的地在沿垂直方向布置的两个像素之间彼此不同。
具体地，例如，在像素51中，电压供应线741-1连接到信号提取单元 65-1的P+半导体区域73-1，并且电压供应线741-2连接到信号提取单元65-2 的P+半导体区域73-2，但是在像素51的下侧或上侧的像素51中，电压供应线741-1连接到信号提取单元65-2的P+半导体区域73-2，并且电压供应线741-2连接到信号提取单元65-1的P+半导体区域73-1。
在图34A所示的第三布置示例中，可以减少针对像素阵列单元20设置的电压供应线741-1和741-2的数量。
在图34B所示的第四布置示例中，与第三布置示例相比，设置的数量进一步增加，但是连接到一条电压供应线741的信号提取单元65的数量变为一半。因此，可以减少配线的负荷，因此第四布置示例对于高速驱动或者像素阵列单元20中的像素总数很大的情况是有效的。
图34A和34B中的任一布置示例是镜像布置，其中，在上下方向(垂直方向)上彼此相邻的两个像素的连接目的地镜像对称。
如图35A所示，在周期布置中，施加到彼此相邻并且其间设置有像素边界的两个信号提取单元65的电压变得彼此不同，因此在相邻像素之间发生电荷交换。因此，电荷传输效率优于镜像布置，但是相邻像素的串扰特性劣于镜像布置。
另一方面，如图35B所示，在镜像布置中，施加到彼此相邻并且其间设置有像素边界的两个信号提取单元65的电压彼此相同，因此抑制了相邻像素之间的电荷交换。因此，电荷传输效率劣于周期布置，但是相邻像素的串扰特性优于周期布置。
<第十四实施例中的多个像素的截面构造>
在如图2等所示的像素的截面构造中，省略了形成在基板61的与光入射表面相对的前表面侧上的多层配线层的图示。
在下文中，关于上述几个实施例，在不省略多层配线层的状态下说明彼此相邻的多个像素的截面图。
首先，图36和图37示出图28所示的第十四实施例中的多个像素的截面图。
图28所示的第十四实施例涉及在基板61的与光入射表面相对的一侧上包括大面积反射部件631的像素的构造。
图36对应于沿图11中的线B-B'截取的截面图，并且图37对应于沿线 A-A'截取的截面图。另外，可以如图36那样示出沿图17中的线C-C'截取的截面图。
如图36所示，在像素51中，氧化物膜64形成在中心部分处，并且信号提取单元65-1和信号提取单元65-2分别形成在氧化物膜64的两侧。
在信号提取单元65-1中，在P+半导体区域73-1和P-半导体区域74-1 设置为中心的状态下，N+半导体区域71-1和N-半导体区域72-1形成为围绕P+半导体区域73-1和P-半导体区域74-1的周边。P+半导体区域73-1和 N+半导体区域71-1与多层配线层811接触。P-半导体区域74-1布置在P+ 半导体区域73-1的上侧(片上透镜62侧)并覆盖P+半导体区域73-1，并且 N-半导体区域72-1布置在N+半导体区域71-1的上侧(片上透镜62侧)并覆盖N+半导体区域71-1。换句话说，P+半导体区域73-1和N+半导体区域71-1 在基板61内布置在多层配线层811侧，并且N-半导体区域72-1和P-半导体区域74-1在基板61内布置在片上透镜62侧。另外，用于将N+半导体区域71-1和P+半导体区域73-1彼此隔离的隔离部75-1通过氧化物膜等形成在这些区域之间。
在信号提取单元65-2中，在P+半导体区域73-2和P-半导体区域74-2 设置为中心的状态下，N+半导体区域71-2和N-半导体区域72-2形成为围绕P+半导体区域73-2和P-半导体区域74-2的周边。P+半导体区域73-2和 N+半导体区域71-2与多层配线层811接触。P-半导体区域74-2布置在P+ 半导体区域73-2的上侧(片上透镜62侧)并覆盖P+半导体区域73-2，并且 N-半导体区域72-2形成在N+半导体区域71-2的上侧(片上透镜62侧)并覆盖N+半导体区域71-2。换句话说，P+半导体区域73-2和N+半导体区域71-2 在基板61内布置在多层配线层811侧，并且N-半导体区域72-2和P-半导体区域74-2在基板61内布置在片上透镜62侧。此外，用于将N+半导体区域71-2和P+半导体区域73-2彼此隔离的隔离部75-2也通过氧化物膜等形成在这些区域之间。
氧化物膜64也形成在相邻像素51之间的边界区域中，即形成在预定像素51的信号提取单元65-1的N+半导体区域71-1和与该像素51相邻的像素 51的信号提取单元65-2的N+半导体区域71-2之间。
固定电荷膜66形成在基板61的光入射表面侧上的界面处(图36和图37 中的上表面)。
如图36所示，当将针对每个像素形成在基板61的光入射表面侧上的片上透镜62分成突起部821(其厚度在像素内的区域的整个表面上均匀地突起) 和曲面部822(其厚度根据像素内的位置而在高度方向上不同)时，突起部821 的厚度设置成为小于曲面部822的厚度。突起部821的厚度越大，越多的倾斜入射光越容易被像素间遮光膜63反射。因此，当突起部821的厚度设置得更小时，可以将倾斜入射光接收到基板61中。另外，曲面部822的厚度越大，将越多的入射光会聚到像素的中心。
多层配线层811形成在基板61的与光入射表面侧相对的一侧，其中，在基板61中，针对每个像素形成片上透镜62。换句话说，作为半导体层的基板61设置在片上透镜62和多层配线层811之间。多层配线层811包括五层金属膜M1至M5以及设置在这些金属膜之间的层间绝缘膜812。应注意，在图36中，在多层配线层811的五层金属膜M1至M5之中，最外侧的金属膜M5存在于观察不到金属膜M5的位置，并且因此，金属膜M5未在图36的截面图中示出。然而，在图37的截面图中示出金属膜M5，其中，图37是从与图36的方向不同的方向看到的截面图。
如图37所示，像素晶体管Tr形成在多层配线层811和基板61之间的界面部分的像素边界区域中。像素晶体管Tr是图31和图32所示的传输晶体管721、复位晶体管723、放大晶体管724和选择晶体管725中的任一者。
提供电源电压的电源线813、向P+半导体区域73-1或73-2提供预定电压的电压施加配线814以及作为用于反射入射光的部件的反射部件815被包括在多层配线层811的五层金属膜M1至M5之中的最靠近基板61的金属膜M1中。在图36所示的金属膜M1中，除了电源线813和电压施加配线 814之外的配线成为反射部件815，但省略了部分附图标记以防止附图的复杂化。反射部件815是用于反射入射光的虚设配线，并且对应于图28所示的反射部件631。反射部件815设置在N+半导体区域71-1和71-2的下侧，并在平面图中与作为电荷检测单元的N+半导体区域71-1和71-2重叠。应注意，在设置第十五实施例的遮光部件631'以代替图28所示的第十四实施例的反射部件631的情况下，图36中的反射部件815的一部分成为遮光部631'。
另外，在金属膜M1中，连接N+半导体区域71和传输晶体管721的电荷提取配线(图36中未示出)形成为将在N+半导体区域71中累积的电荷传输到FD 722。
应注意，在该示例中，反射部件815(反射部件631)和电荷提取配线设置为布置在金属膜M1的同一层中，但是不限于同一层中的布置。
在作为从基板61侧起的第二层的金属膜M2中，例如形成有与金属膜 M1的电压施加配线814连接的电压施加配线816、用于传输驱动信号TRG、驱动信号RST、选择信号SEL、驱动信号FDG等的控制线817、接地线等。另外，FD 722B和附加电容727A形成在金属膜M2中。
在作为从基板61侧起的第三层的金属膜M3中，例如形成有垂直信号线29、用于遮蔽的VSS配线等。
在作为从基板61侧起的第四和第五层的金属膜M4和金属膜M5中，例如形成有用于将预定电压MIX0或MIX1施加到(作为信号提取单元65的电压施加单元的)P+半导体区域73-1和73-2的电压供应线741-1和741-2(图 33A和33B以及图34A和34B)。
应注意，稍后将参考图42和图43说明多层配线层811的五层金属膜 M1至M5的平面布置。
<第九实施例的多个像素的截面构造>
图38是示出图22所示的第九实施例的关于多个像素的像素结构的截面图，其中未省略多层配线层。
图22所示的第九实施例是包括隔离区域441的像素结构，隔离区域441 是通过在基板61内的像素边界部分处从基板61的后表面(光入射表面)侧形成预定深度的细长凹槽(沟槽)并且通过在凹槽中嵌入遮光膜而获得的。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至 M5等在内的其它构造类似于图36所示的构造。
<第九实施例的变形例1的多个像素的截面构造>
图39是示出图23所示的第九实施例的变形例1的关于多个像素的像素结构的截面图，其中未省略多层配线层。
图23所示的第九实施例的变形例1是包括隔离区域471的像素构造，隔离区域471在基板61内的像素边界部分处穿透整个基板61。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至 M5等在内的其它构造类似于图36所示的构造。
<第十六实施例的多个像素的截面构造>
图40是示出图29所示的第十六实施例的关于多个像素的像素结构的截面图，其中未省略多层配线层。
图29所示的第十六实施例的构造包括在基板61内的与光入射表面相对的表面侧(即，附图中的下表面的内侧)上的中心部分处的P阱区域671。另外，分离部672-1通过氧化物膜等形成在P阱区域671和N+半导体区域71-1 之间。类似地，分离部672-2通过氧化物膜等形成在P阱区域671和N+半导体区域71-2之间。P阱区域671也形成在基板61的下表面处的像素边界部分处。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至 M5等在内的其它构造类似于图36所示的构造。
<第十实施例的多个像素的截面构造>
图41是示出图24所示的第十实施例的关于多个像素的像素结构的截面图，其中未省略多层配线层。
在图24所示的第十实施例的像素结构中，设置有基板厚度较大的基板 501，以代替基板61。
包括信号提取单元65-1和65-2、多层配线层811的五层金属膜M1至 M5等在内的其它构造类似于图36所示的构造。
<五层金属膜M1至M5的平面布置示例>
接下来，将参照图42A至42C和43A和43B说明图36至图41所示的多层配线层811的五层金属膜M1至M5的平面布置示例。
图42A示出多层配线层811的五层金属膜M1至M5之中的第一层金属膜M1的平面布置示例。
图42B示出多层配线层811的五层金属膜M1至M5之中的第二层金属膜M2的平面布置示例。
图42C示出多层配线层811的五层金属膜M1至M5之中的第三层金属膜M3的平面布置示例。
图43A示出多层配线层811的五层金属膜M1至M5之中的第四层金属膜M4的平面布置示例。
图43B示出多层配线层811的五层金属膜M1至M5之中的第五层金属膜M5的平面布置示例。
应注意，图42A至42C及图43A和43B中的像素51的区域以及具有如图11所示的八边形形状的信号提取单元65-1和65-2的区域由虚线表示。
在图42A至42C及图43A和43B中，附图中的垂直方向是像素阵列单元20的垂直方向，并且附图中的水平方向是像素阵列单元20的水平方向。
如图42A所示，在多层配线层811的第一层金属膜M1中形成用于反射红外光的反射部件631。在像素51的区域中，针对每个信号提取单元65-1 和65-2形成两个反射部件631，并且信号提取单元65-1的两个反射部件631 以及信号提取单元65-2的两个反射部件631在垂直方向上对称地形成。
另外，在水平方向上，像素晶体管配线区域831布置在相邻像素51的反射部件631之间。在像素晶体管配线区域831中形成用于连接诸如传输晶体管721、复位晶体管723、放大晶体管724或选择晶体管725等像素晶体管Tr的配线。像素晶体管Tr的配线在垂直方向上关于两个信号提取单元 65-1和65-2的中间线(未示出)对称地形成。
另外，诸如接地线832、电源线833和接地线834等配线形成在相邻像素51的反射部件631之间。这些配线在垂直方向上关于两个信号提取单元 65-1和65-2的中心线对称地形成。
如上所述，在第一层金属膜M1中，由于像素内的信号提取单元65-1 侧的区域和信号提取单元65-2侧的区域对称地布置，因此在信号提取单元 65-1和65-2之间均匀地调节配线负载。因此，减小了信号提取单元65-1和 65-2的驱动偏差。
在第一层金属膜M1中，由于大面积反射部件631形成在形成于基板61 中的信号提取单元65-1和65-2的下侧，所以通过片上透镜62入射到基板 61中并且在基板61中没有被光电转换的情况下透射过基板61的红外光被反射部件631反射并再次入射到基板61中。因此，可以增加在基板61内部被光电转换的红外光的量，因此可以提高量子效率(QE)，即提高像素51的关于红外光的灵敏度。
另一方面，在第一层金属膜M1中，在遮光部件631'布置在与反射部件 631相同的区域以代替反射部件631的情况下，可以抑制通过片上透镜62 从光入射表面入射到基板61中并且在基板61内没有被光电转换的情况下透射过基板61的红外光散射在配线层中并入射到附近像素。因此，可以防止在附近像素中错误地检测到光。
如图42B所示，在多层配线层811的第二层金属膜M2中，形成有用于在水平方向上传输预定信号的控制线841至844等的控制线区域851布置在信号提取单元65-1和65-2之间的位置。例如，控制线841至844是用于传输驱动信号TRG、驱动信号RST、选择信号SEL或驱动信号FDG的线。
当控制线区域851布置在两个信号提取单元65之间时，对每个信号提取单元65-1和65-2的影响变得均匀，因此可以减小信号提取单元65-1和 65-2之间的驱动偏差。
另外，形成有FD 722B或附加电容727A的电容区域852设置在第二层金属膜M2的与控制线区域851不同的预定区域中。在电容区域852中，金属膜M2被图案化并形成为梳齿形状，以构成FD 722B或附加电容727A。
当FD 722B或附加电容727A布置在第二层金属膜M2中时，可以在设计中根据所需的配线电容自由地设置FD 722B或附加电容727A的图案，因此可以提高自由度的设计。
如图42C所示，在多层配线层811的第三层金属膜M3中至少形成用于将从每个像素51输出的像素信号传输到列处理单元23的垂直信号线29。可以针对一个像素列设置三条或更多条垂直信号线29，以提高像素信号的读出速度。另外，除了垂直信号线29之外，可以设置屏蔽配线以减小耦合电容。
在多层配线层811的第四层金属膜M4和第五层金属膜M5中，形成用于将预定电压MIX0或MIX1施加到像素51中的信号提取单元65的P+半导体区域73-1和73-2的电压供应线741-1和741-2。
图43A和43B所示的金属膜M4和金属膜M5表示在采用图33A所示的第一布置示例中的电压供应线741的情况下的示例。
金属膜M4的电压供应线741-1通过金属膜M3和M2连接到金属膜M1 的电压施加配线814(例如，图36)，并且电压施加配线814连接到像素51 的信号提取单元65-1的P+半导体区域73-1。类似地，金属膜M4的电压供应线741-2通过金属膜M3和M2连接到金属膜M1的电压施加配线814(例如，图36)，并且电压施加配线814连接到像素51的信号提取单元65-2的 P+半导体区域73-2。
金属膜M5的电压供应线741-1和741-2连接到在像素阵列单元20的周边处的分接部驱动单元21。金属膜M4的电压供应线741-1和金属膜M5的电压供应线741-1通过存在有这两个金属膜的平面区域中的预定位置处的通孔(未示出)等彼此连接。来自分接部驱动单元21的预定电压MIX0或MIX1 在通过金属膜M5的电压供应线741-1和741-2传输之后被提供给金属膜M4 的电压供应线741-1和741-2，并且通过金属膜M3和M2被从该电压供应线 741-1和741-2提供给金属膜M1的电压施加配线814。
当受光元件1设置为后照射型CAPD传感器时，例如，如图43A和图 43B所示，可以在垂直方向上布线用于将预定电压电压MIX0或MIX1施加到像素51的信号提取单元65的电压供应线741-1和741-2，也就是说，可以自由地设计驱动配线的布线宽度和布局。另外，可以实现适合于高速驱动的布线或考虑到负载减小的布线。
<像素晶体管的平面布置示例>
图44A至44C是示出图42A所示的第一层金属膜M1和形成在金属膜 M1上并形成有像素晶体管Tr的栅电极的多晶硅层之间的重叠结构的平面图。
图44A是通过重叠图44C中的金属膜M1和图44B中的多晶硅层获得的平面图，图44B仅是多晶硅层的平面图，并且图44C仅是金属膜M1的平面图。图44C中的金属膜M1的平面图与图42A所示的平面图相同，但省略了阴影线。
如上文参考图42A所述，像素晶体管配线区域831形成在各个像素的反射部件631之间。
例如，如图44B所示，与每个信号提取单元65-1和65-2相对应的像素晶体管Tr形成在像素晶体管配线区域831中。
在图44B中，关于两个信号提取单元65-1和65-2的中间线(未示出)，复位晶体管723A和723B、传输晶体管721A和721B、开关晶体管728A和 728B、选择晶体管725A和725B以及放大晶体管724A和724B的栅电极从更靠近中间线的一侧依次形成。
用于连接图44C所示的金属膜M1的像素晶体管Tr的配线关于两个信号提取单元65-1和65-2的中间线(未示出)对称地形成在垂直方向上。
如上所述，像素晶体管配线区域831内的多个像素晶体管Tr以对称的方式布置在信号提取单元65-1侧的区域和信号提取单元65-2侧的区域中。因此，可以减小信号提取单元65-1和65-2的驱动偏差。
<反射部件631的变形例>
接下来，将参考图45A至45C和图46A和46B说明形成在金属膜M1 中的反射部件631的变形例。
在上述示例中，如图42A所示，大面积反射部件631在像素51内布置在信号提取单元65的周边区域中。
相反，例如，如图45A所示，反射部件631可以布置成格子形图案。以这种方式，当反射部件631形成为格子形图案时，可以去除图案各向异性，并且可以降低反射能力的XY各向异性。换句话说，当反射部件631形成为格子状图案时，入射光朝向部分偏置区域的反射减少，并且入射光易于被均等地反射。因此，提高了测距精度。
或者，例如，如图45B所示，反射部件631可以布置成条形图案。以这种方式，当反射部件631形成为条形图案时，反射部件631的图案可以用作配线电容，因此可以实现最大地扩展动态范围的构造。
应注意，图45B示出垂直条纹形状的示例，但水平条纹形状也是可能的。
或者，例如，如图45C所示，反射部件631可以仅布置在像素中心区域中，更具体地，仅布置在两个信号提取单元65之间。以这种方式，当反射部件631形成在像素中心区域中而没有形成在像素端部处时，可以抑制在倾斜光入射的情况下被反射到相邻像素的分量，同时由于像素中心区域的反射部件631而获得灵敏度改善效果，因此可以实现加强串扰抑制的构造。
另外，例如，如图46A所示，当反射部件631的一部分以图案的方式布置成梳齿形状时，金属膜M1的一部分可以被分配给FD 722或附加电容 727的配线电容。在图46A中，被实线包围的区域861至864内的梳齿形状构成FD 722或附加电容727的至少一部分。FD 722或附加电容727可以设置布置成适当地分布在金属膜M1和金属膜M2上。可以针对反射部件631以及FD 722或附加电容727的电容均衡地布置金属膜M1的图案。
图46B示出在未布置反射部件631的情况下的金属膜M1的图案。期望布置反射部件631以增加在基板61内被光电转换的红外光的量并且提高像素51的灵敏度，但是也可以采用其中未布置反射部件631的构造。
图45A至45C及图46A和46B所示的反射部件631的布置示例也以类似的方式适用于遮光部件631'。
<受光元件的基板构造示例>
图1中的受光元件1可以采用图47A至图47C中任一者中的基板构造。
图47A示出其中受光元件1由一个半导体基板911和位于半导体基板 911下侧的支撑基板912构成的示例。
在这种情况下，与像素阵列单元20相对应的像素阵列区域951、用于控制像素阵列区域951的各个像素的控制电路952以及包括用于处理像素信号的信号处理电路的逻辑电路953形成在上侧的半导体基板911中。
控制电路952包括分接部驱动单元21、垂直驱动单元22、水平驱动单元24等。逻辑电路953包括用于执行像素信号的AD转换处理的列处理单元23以及用于执行距离计算处理、校准处理等的信号处理单元31，其中，在距离计算处理中，根据从像素内的两个以上的信号提取单元65获取的像素信号的比率来计算距离。
或者，如图47B所示，受光元件1可以设置为由形成有像素阵列区域 951和控制电路952的第一半导体基板921和形成有逻辑电路953的第二半导体基板922层叠成的构造。应注意，第一半导体基板921和第二半导体基板922例如通过通孔或Cu-Cu金属结合彼此电连接。
或者，如图47C所示，受光元件1可以设置为由仅形成有像素阵列区域 951的第一半导体基板931和形成有用于控制每个像素的控制单元和用于处理像素信号的信号处理电路的第二半导体基板932层叠成的结构，其中，控制电路和信号处理电路以一个像素为单位进行设置或者以多个像素的区域为单位进行设置。第一半导体基板931和第二半导体基板932例如通过通孔或Cu-Cu金属结合彼此电连接。
如同在图47C中的受光元件1中，根据在以一个像素为单位或以区域为单位设置控制电路和信号处理电路的构造，可以以每个分割控制为单位设置最佳的驱动时序或增益，并且无论距离或反射率如何，都可以获得优化的距离信息。另外，可以通过仅驱动像素阵列区域951的部分区域而不是整个像素阵列区域951来计算距离信息，因此还可抑制与操作模式相对应的功耗。
<像素晶体管周边处的噪声的应对措施示例>
然而，如图37中的截面图所示，在像素阵列单元20中沿水平方向布置的像素51的边界部分处，布置有诸如复位晶体管723、放大晶体管724和选择晶体管725等像素晶体管Tr。
当更详细地阐释图37所示的像素边界部分的像素晶体管布置区域时，如图48所示，诸如复位晶体管723、放大晶体管724和选择晶体管725等像素晶体管Tr形成在P阱区域1011中，其中，P阱区域1011形成在基板 61的前表面侧。
P阱区域1011形成为在平面方向上以预定间隔与氧化物膜64间隔开，氧化物膜64例如是形成在信号提取单元65的N+半导体区域71的周边处的浅沟槽隔离部(STI)。另外，在基板61的前表面侧上的界面处还形成有也充当像素晶体管Tr的栅电极绝缘膜的氧化物膜1012。
此时，在基板61的前表面侧界面处，由于由氧化物膜1012中的正电荷获得的电势，电子易于累积在氧化物膜64和P阱区域1011之间的间隙区域 1013中。因此，在不存在电子排出机构的情况下，电子溢出并扩散，因此电子被收集在N型半导体区域中并成为噪声。
这里，如图49A所示，P阱区域1021可以一直延伸成与在平面方向上相邻于P阱区域1021的氧化物膜64接触，使得间隙区域1013不存在于在基板61的前表面侧界面处。因此，能够防止电子累积在图48所示的间隙区域1013中，并且因此可以抑制噪声。与基板61中的作为光电转换区域的P 型半导体区域1022相比，P阱区域1021的杂质浓度设置为更高。
或者，如图49B所示，在信号提取单元65的N+半导体区域71的周边处形成的氧化物膜1032可以形成为在平面方向上一直延伸到P阱区域1031，使得间隙区域1013不存在于基板61的前表面侧界面处。在这种情况下，P 阱区域1031中的诸如复位晶体管723、放大晶体管724和选择晶体管725 等像素晶体管Tr通过氧化物膜1033进行元件隔离。例如，氧化物膜1033 通过STI形成，并且可以通过与氧化物膜1032相同的处理形成。
根据图49A和49B中的构造，在基板61的前表面侧界面处，像素的边界部分中的绝缘膜(氧化物膜64和氧化物膜1032)和P阱区域(P阱区域1021 和P阱区域1031)彼此接触，因此可以去除间隙区域1013。因此，可以防止电子累积并且可以抑制噪声。图49A或图49B中的构造适用于本说明书中说明的任何实施例。
或者，在采用其中保留间隙区域1013的构造的情况下，可以通过采用图50或图51中所示的构造来抑制在间隙区域1013中出现的电子累积。
图50在平面图中示出氧化物膜64、P阱区域1011和间隙区域1013的布置，其中针对每个像素包括两个信号提取单元65-1和65-2的两分接部像素51二维地布置。
在二维布置的像素没有通过STI或深沟槽隔离部(DTI：deep trench isolation)进行隔离的情况下，如图50所示，多个P阱区域1011形成为列形状，该列形状与布置在列方向上的多个像素连续。
作为用于对电荷进行排出的排放部，在布置在像素阵列单元20的有效像素区域1051的外侧的无效像素区域1052中，在像素51的间隙区域1013 中设置N型扩散层1061，并且电子可以被排出到N型扩散层1061。N型扩散层1061形成在基板61的前表面侧界面上，并且GND(0V)或正电压被施加到N型扩散层1061。在像素51的间隙区域1013中产生的电子在垂直方向(列方向)上迁移到无效像素区域1052中的N型扩散层1061，并且被收集在被像素列共用的N型扩散层1061中，因此可以抑制噪声。
另一方面，如图51所示，在通过使用STI、DTI等的像素隔离部1071 隔离像素的情况下，可以在像素51的间隙区域1013中设置N型扩散层1061。因此，在像素51的间隙区域1013中产生的电子从N型扩散层1061排出，因此可以抑制噪声。图50和图51中的构造适用于本说明书中说明的任何实施例。
<有效像素区域周边处的噪声>
接下来，将说明有效像素区域周边处的电荷的排出。
例如，设置有遮光像素的遮光像素区域存在于与有效像素区域相邻的外周边部分处。
如图52所示，在遮光像素区域中的遮光像素51X中，以与有效像素区域中的像素51类似的方式形成信号提取单元65等。另外，在遮光像素区域中的遮光像素51X的结构中，在像素区域的整个表面上形成像素间遮光膜 63，因此光不会入射。另外，在遮光像素51X中，可以不施加驱动信号。
另一方面，来自透镜的倾斜光、来自像素间遮光膜63的衍射光和来自多层配线层811的反射光入射在与有效像素区域相邻的遮光像素区域中，并且生成光电子。因为不存在排出目的地，所以所产生的光电子累积在遮光像素区域中，由于浓度梯度而扩散到有效像素区域，并且与信号电荷混合。因此，光电子变成噪声。有效像素区域周边的噪声成为所谓的帧不均匀性(frame unevenness)。
这里，作为在有效像素区域的周边出现的噪声的应对措施，在受光元件 1中，图53的A至D中的任一者中的电荷排出区域1101可以设置在有效像素区域1051的外周边处。
图53的A至D是示出布置在有效像素区域1051的外周边处的电荷排出区域1101的构造示例的平面图。
在图53的A至D中任一者中，电荷排出区域1101设置在布置于基板 61的中心部分处的有效像素区域1051的外周边处，并且OPB区域1102设置在电荷排出区域1101的外侧。电荷排出区域1101是内虚线矩形区域和外虚线矩形区域之间的阴影区域。OPB区域1102为如下区域：像素间遮光膜 63形成在该区域的整个表面上，并且在该区域中布置有以与有效像素区域中的像素51类似的方式操作以检测黑电平信号的OPB像素。在图53的A 至D中，灰色区域表示其中形成像素间遮光膜63并因此被遮光的区域。
图53的A中的电荷排出区域1101包括设置有开口像素的开口像素区域 1121以及设置有遮光像素51X的遮光像素区域1122。开口像素区域1121 中的开口像素是具有与有效像素区域1051中的像素51相同的像素结构并执行预定操作的像素。除了像素间遮光膜63形成在像素区域的整个表面上之外，遮光像素区域1122的遮光像素51X是具有与有效像素区域1051中的像素51相同的像素结构并且执行预定操作的像素。
开口像素区域1121在有效像素区域1051的外周边的四条边的每列或每行中包括一个或多个像素的像素列或像素行。遮光像素区域1122也在开口像素区域1121的外周边的四个边的每列或每行中包括一个或多个像素的像素列或像素行。
图53的B中的电荷排出区域1101包括设置有遮光像素51X的遮光像素区域1122以及设置有N型扩散层的N型区域1123。
图54是当电荷排出区域1101包括遮光像素区域1122和N型区域1123 时的截面图。
N型区域1123的整个表面被像素间遮光膜63遮蔽，并且在N型区域 1123中，在基板61的P型半导体区域1022中形成作为高浓度N型半导体区域的N型扩散层1131，以代替信号提取单元65。从多层配线811的金属膜M1一直或间歇地向N型扩散层1131施加0V电压或正电压。例如，N 型扩散层1131可以在平面图中以大致连续的环形形状形成在N型区域1123 中的整个P型半导体区域1022处。或者，N型扩散层1131可以部分地形成在N型区域1123中的P型半导体区域1022处，并且多个N型扩散层1131 可以在平面图中布置成以大致环形的形式散布。
再次参照图53的B，遮光像素区域1122在有效像素区域1051的外周边的四个边的每行或每列中包括一个或多个像素的像素列或像素行。N型区域1123在遮光像素区域1122的外周边的四个边的每列或每行中具有预定的列宽或行宽。
图53的C中的电荷排出区域1101包括设置有遮光像素的遮光像素区域 1122。遮光像素区域1122在有效像素区域1051的外周边的四个边的每列或每行中包括一个或多个像素的像素列或像素行。
图53的D中的电荷排出区域1101包括设置有开口像素的开口像素区域 1121以及设置有N型扩散层的N型区域1123。
由开口像素区域1121中的开口像素和遮光像素区域1122中的遮光像素 51X执行的预定操作可以包括将正电压一直或间歇地施加到像素的N型半导体区域的操作，并且期望该操作是如同在有效像素区域1051中的像素51 的操作中以符合该像素51的时序向像素晶体管、P型半导体区域或N型半导体区域施加驱动信号的操作。
图53的A至D所示的电荷排出区域1101的构造示例仅是说明性的，并不限于此。电荷排出区域1101可以具有包括用于执行预定操作的开口像素、用于执行预定操作的遮光像素、包括被一直或间歇地施加0V或正电压的N型扩散层的N型区域中的任一者的构造。因此，例如，开口像素、遮光像素和N型区域可以混合在一个像素列或像素行中，或者不同种类的开口像素、遮光像素和N型区域可以布置在有效像素区域的周边的四个边的像素行或像素列中。
如上所述，当电荷排出区域1101设置在有效像素区域1051的外周边时，可以抑制除有效像素区域1051之外的区域中的电子累积。因此，可以抑制当从有效像素区域1051的外侧向有效像素区域1051扩散的光电荷被添加到信号电荷时出现的噪声。
另外，当电荷排出区域1101布置在OPB区域1102的前方时，可以防止在有效像素区域1051的外侧上的遮光区域中产生的光电子扩散到OPB区域1102中，因此可以防止噪声被添加到黑电平信号。图53的A至D所示的构造适用于本说明书中说明的任何实施例。
<第十八实施例>
接下来，将参考图55A和55B说明在包括光电转换区域的基板61中布置像素晶体管的情况下的电流流动。
在像素51中，例如，当将1.5V的正电压和0V的电压分别施加到两个信号提取单元65的P+半导体区域73时，在这两个P+半导体区域73之间产生电场，并且电流从被施加1.5V电压的P+半导体区域73流动到被施加 0V电压的P+半导体区域73。然而，形成在像素边界部分处的P阱区域1011 也设置为GND(0V)，因此如图55A所示，除了两个信号提取单元65之间的电流流动之外，电流也从被施加1.5V电压的P+半导体区73流动到P阱区域1011。
图55B是示出图42A所示的像素晶体管配线区域831的布置的平面图。
可以通过布局改变来减小信号提取单元65的面积。相反，像素晶体管配线区域831的面积由一个像素晶体管的占用面积、像素晶体管的数量和配线面积确定，因此仅通过研究布局设计难以减小面积。因此，当期望减小像素51的面积时，像素晶体管配线区域831的面积成为主要约束因素。需要在保持传感器的光学尺寸的同时减小像素尺寸以实现高分辨率，但是像素晶体管配线区域831的面积成为约束。另外，当在保持像素晶体管配线区域831的面积的同时减小像素51的面积时，如图55B中的虚线箭头所示，流入像素晶体管配线区域831的电流的路径缩短，因此电阻降低，且电流增加。因此，像素51的面积减小导致功耗增加。
<像素的构造示例>
这里，如图56所示，可以采用这样的构造：受光元件1设置为层叠有两个基板的层叠结构，并且所有像素晶体管布置在不同于包括光电转换区域的基板的基板中。
图56是根据第十八实施例的像素的截面图。
图56示出多个像素的截面图，并且如图图36等的情况对应于图11中的线B-B'。
在图56中，将相同的附图标记给予与根据图36所示的第十四实施例的多个像素的截面图相对应的部分，并适当省略其说明。
在图56所示的第十八实施例中，受光元件1通过层叠基板1201和基板 1211这两个基板构成。基板1201对应于图36所示的第十四实施例中的基板61，并且例如通过包括作为光电转换区域的P型半导体区域1204的硅基板等构成。基板1211也由硅基板等构成。
应注意，除硅基板之外，包括光电转换区域的基板1201可以由例如诸如GA-As、InP和GaSb等化合物半导体、诸如Ge等窄带隙半导体或者涂覆有有机光电转换膜的玻璃基板或塑料基板构成。在基板1201由化合物半导体构成的情况下，可以期待的是，由于直接过渡型带结构而改善了量子效率，改善了灵敏度，且由于基板厚度的减小而降低传感器高度。另外，电子的迁移率高，因此可以提高电子收集效率。另外，空穴的迁移率低，因此可以降低功耗。在基板1201由窄带隙半导体构成的情况下，可以期待的是，提高了近红外区域中的量子效率，并且由于窄带隙而提高了灵敏度。
基板1201和基板1211在基板1201的配线层1202和基板1211的配线层1212彼此面对的状态下接合。另外，基板1201侧的配线层1202的金属配线1203和基板1211侧的配线层1212的金属配线1213例如通过Cu-Cu 结合彼此电连接。应注意，配线层之间的电连接不限于Cu-Cu结合，并且其示例包括诸如Au-Au结合和Al-Al结合等同种金属结合、诸如Cu-Au结合、 Cu-Al结合和Au-Al结合等异种金属结合等。另外，第十四实施例的反射部件631或第十五实施例的遮光部件631'也可以设置在基板1201的配线层1202和基板1211的配线层1212中的任一者中。
包括光电转换区域的基板1201与第一至第十七实施例的基板61的不同之处在于，诸如复位晶体管723、放大晶体管724和选择晶体管725等所有像素晶体管Tr未形成在基板1201中。
在图56所示的第十八实施例中，诸如复位晶体管723、放大晶体管724 和选择晶体管725等像素晶体管Tr在附图中形成在下侧的基板1211侧。在图56中，复位晶体管723、放大晶体管724和选择晶体管725在图中示出，但传输晶体管721也形成在基板1211的区域(未示出)中。
在基板1211和配线层1212之间形成也充当像素晶体管的栅电极绝缘膜的绝缘膜(氧化物膜)1214。
因此，尽管图中未示出，但当在与图11中的线A-A'相对应的截面图中观察根据第十八实施例的像素时，在图37中的像素边界部分处形成的像素晶体管Tr没有形成在基板1201中。
当通过使用图31所示的像素51的等效电路来说明布置在每个基板1201 和基板1211中的元件时，如图57所示，作为电压施加单元的P+半导体区域73和作为电荷检测单元的N+半导体区域71形成在基板1201中，并且传输晶体管721、FD 722、复位晶体管723、放大晶体管724和选择晶体管725 形成在基板1211中。
在参照图47A至47C说明根据第十八实施例的受光元件1时，如图58 所示，受光元件1通过层叠基板1201和基板1211构成。
在图47C所示的像素阵列区域951中除传输晶体管721、FD 722、复位晶体管723、放大晶体管724和选择晶体管725之外的部分形成在基板1201 的像素阵列区域1231中。
除了图47C所示的区域控制电路954之外，像素阵列单元20的每个像素的传输晶体管721、FD 722、复位晶体管723、放大晶体管724和选择晶体管725形成在基板1211的区域控制电路1232中。图1所示的分接部驱动单元21、垂直驱动单元22、列处理单元23、水平驱动单元24、系统控制单元25、信号处理单元31和数据存储单元32也形成在基板1211中。
图59是示出基板1201和基板1211之间的作为发送和接收电压MIX的电结合部的MIX结合部以及基板1201和基板1211之间的作为发送和接收信号电荷DET的电结合部的DET结合部的平面图。应注意，在图59中，省略了MIX结合部1251和DET结合部1252的部分附图标记，以防止图的复杂化。
如图59所示，例如，针对每个像素51设置用于提供电压MIX的MIX 结合部1251和用于获取信号电荷DET的DET结合部1252。在这种情况下，电压MIX和信号电荷DET以像素为单位在基板1201和基板1211之间被发送和接收。
或者，如图60所示，用于获取信号电荷DET的DET结合部1252以像素为单位设置在像素区域中，但是用于供应电压MIX的MIX结合部1251 可以形成在像素阵列单元20的外侧的周边部1261中。在周边部1261中，从基板1211供应的电压MIX通过电压供应线1253被供应到作为像素51的电压施加单元的P+半导体区域73，其中，电源供应线1253布置在基板1201的垂直方向上。如上所述，用于供应电压MIX的MIX结合部1251设置为被多个像素共用，因此可以减少整个基板中的MIX结合部1251的数量，并且像素尺寸或芯片尺寸的减小变得容易。
应注意，图60中的示例是电压供应线1253布置在垂直方向上并且设置为在像素列中共用的示例，但是电压供应线1253可以布置在水平方向上，并且可以设置为在像素行中共用。
另外，在第十八实施例中，已经说明了其中基板1201和基板1211之间的电连接通过Cu-Cu结合设置为电连接的示例，但也可以使用其它电连接方法，例如，芯片通孔(TCV)、使用微凸块的凸块结合等。
根据第十八实施例，受光元件1由基板1201和基板1211的层叠结构构成，并且用于执行作为电荷检测单元的N+半导体区域71的信号电荷DET 的读出操作的所有像素晶体管(即，传输晶体管721、复位晶体管723、放大晶体管724和选择晶体管725)布置在与包括之外光电转换区域的P型半导体区域1204的基板1201不同的基板1211中。因此，可以解决参照图55A和 55B说明的问题。
也就是说，无论像素晶体管配线区域831的面积如何，都可以减小像素 51的面积，并且可以在不改变光学尺寸的情况下实现高分辨率。另外，避免了从信号提取单元65到像素晶体管配线区域831的电流增加，因此可以减少电流消耗。
<第十九实施例>
接下来，将说明第十九实施例。
需要增强作为电压施加单元的P+半导体区域73或P-半导体区域74的电位，以提高CAPD传感器的电荷分离效率Cmod。特别地，在需要以高灵敏度检测诸如红外光等长波长光的情况下，如图61所示，需要将P-半导体区域74加宽到半导体层的深位置。或者提高施加到高于电压VA1的电压VA2的正电压。在这种情况下，由于电压施加单元之间的低电阻，电流Imix可能流动，因此电流消耗的增加成为问题。另外，在像素尺寸小型化以提高分辨率的情况下，电压施加单元之间的距离缩短，因此电阻降低。因此，电流消耗的增加成为问题。
<第十九实施例的第一构造示例>
图62A是根据第十九实施例的第一构造示例的像素的平面图，并且图 62B是根据第十九实施例的第一构造示例的像素的截面图。
图62A是沿图62B中的线B-B'截取的平面图，并且图62B是沿图62A 中的线A-A'截取的截面图。
应注意，在图62A和62B中，仅示出形成在像素51的基板61中的部分，并且例如在附图中省略了形成在光入射表面侧上的片上透镜62、形成在与光入射表面相反的一侧上的多层配线层811等。未示出的部分可以以与上述实施例类似的方式构成。例如，反射部件631或遮光部件631'可以设置在与光入射表面相对的多层配线层811中。
在第十九实施例的第一构造示例中，在P型半导体区域1301的预定位置处形成充当用于施加预定电压MIX0的电压施加单元的电极单元1311-1 和充当用于施加预定电压MIX1的电压施加单元的电极单元1311-2。
电极单元1311-1包括嵌入在基板61的P型半导体区域1301中的嵌入部1311A-1以及突出到基板61的第一表面1321的上侧的突出部1311B-1。
类似地，电极单元1311-2包括嵌入在基板61的P型半导体区域1301 中的嵌入部1311A-2以及突出到基板61的第一表面1321的上侧的突出部 1311B-2。例如，电极单元1311-1和1311-2由诸如钨(W)、铝(Al)和铜(Cu) 等金属材料、硅或诸如多晶硅等导电材料形成。
如图62A所示，具有圆形平面形状的电极单元1311-1(其嵌入部1311A-1) 和电极单元1311-2(其嵌入部1311A-2)在像素的中心点设置为对称点的情况下以点对称的方式布置。
在电极单元1311-1的外周边(周边)形成充当电荷检测单元的N+半导体区域1312-1，并且绝缘膜1313-1和空穴浓度增强层1314-1插入在电极单元 1311-1和N+半导体区域1312-1之间。
类似地，在电极单元1311-2的外周边(周边)形成充当电荷检测单元的 N+半导体区域1312-2，并且绝缘膜1313-2和空穴浓度增强层1314-2插入在电极单元1311-2和N+半导体区域1312-2之间。
电极单元1311-1和N+半导体区域1312-1构成信号提取单元65-1，并且电极单元1311-2和N+半导体区域1312-2构成信号提取单元65-2。
在基板61的内部，如图62B所示，电极单元1311-1被绝缘膜1313-1 覆盖，并且绝缘膜1313-1被空穴浓度增强层1314-1覆盖。电极单元1311-2、绝缘膜1313-2和空穴浓度增强层1314-2之间的关系也是如此。
例如，绝缘膜1313-1和1313-2由氧化物膜(SiO2)构成，并在与形成在基板61的第一表面1321上的绝缘膜1322相同的处理中形成。应注意，绝缘膜1332也形成在基板61的与第一表面1321相对的第二表面1331上。
空穴浓度增强层1314-1和1314-2由P型半导体区域构成，并且可以例如通过离子注入法、固相扩散法、等离子体掺杂法等形成。
在下文中，在无需特别区分电极单元1311-1和电极单元1311-2的情况下，这些单元也被简称为电极单元1311，并且在无需特别区分N+半导体区域1312-1和N+半导体区域1312-2的情况下，这些区域也被简称为N+半导体区域1312。
另外，在无需特别区分空穴浓度增强层1314-1和空穴浓度增强层1314-2 的情况下，这些层也被简称为空穴浓度增强层1314，并且在无需特别区分绝缘膜1313-1和绝缘膜1313-2的情况下，这些层也被简称为绝缘膜1313。
电极单元1311、绝缘膜1313和空穴浓度增强层1314可以按照以下过程形成。首先，从第一表面1321侧蚀刻基板61的P型半导体区域1301，以形成直到预定深度的沟槽。接下来，通过离子注入法、固相扩散法、等离子体掺杂法等在所形成的沟槽的内周边上形成空穴浓度增强层1314，并然后形成绝缘膜1313。接下来，将导电材料嵌入在绝缘膜1313中以形成嵌入部1311A。然后，在基板61的第一表面1321的整个表面上形成诸如金属材料等导电材料，并且通过蚀刻而仅留下电极单元1311的上部，从而形成突出部1311B-1。
与作为电荷检测单元的N+半导体区域1312相比，电极单元1311的深度至少设置为更深，并且期望将该深度设置为比基板61的厚度的大约一半更深。
根据第十九实施例的第一构造示例的像素51，在槽沿基板61的深度方向上形成沟槽，并且将导电材料嵌入沟槽中以形成电极单元1311。由于电极单元1311，获得了在基板61的深度方向上的宽区域中经光电转换的电荷的电荷分布效果，因此可以提高关于长波长光的情况下的电荷分离效率 Cmod。
另外，由于电极单元1311的外周边部分被绝缘膜1313覆盖的结构，抑制了在电压施加单元之间流动的电流，因此可以减少电流消耗。另外，在相同电流消耗下进行比较的情况下，可以向电压施加单元施加高电压。另外，即使当缩短电压施加单元之间的距离时，也可以抑制电流消耗，因此可以通过减小像素尺寸和增加像素数来实现高分辨率。
应注意，在第十九实施例的第一构造示例中，可以省略电极单元1311 的突出部1311B，但是当设置突出部1311B时，在垂直于基板61的方向上的电场变强，因此容易收集电荷。
此外，在期望通过施加电压提高调节度并期望增强电荷分离效率Cmod 的情况下，可以省略空穴浓度增强层1314。在设置空穴浓度增强层1314的情况下，可以在执行蚀刻以形成沟槽时抑制由于损坏或污染物而导致的电子产生。
在第十九实施例的第一构造示例中，基板61的第一表面1321或第二表面1331可以设置为光入射表面，并且可以是后照射型或前照射型，但是后照射型是更理想的。
<第十九实施例的第二构造示例>
图63A是根据第十九实施例的第二构造示例的像素的平面图，并且图 63B是根据第十九实施例的第二构造示例的像素的截面图。
图63A是沿图63B中的线B-B'截取的平面图，并且图63B是沿图63A 中的线A-A'截取的截面图。
应注意，在图63A和63B中的第二构造示例中，将相同的附图标记给予对应于图62的部分，并且将着重说明与图62和63中的第一构造示例不同的部分，并适当省略相同部分的说明。
图63A和63B中的第二构造示例的不同之处在于，电极单元1311的嵌入部1311A穿透作为半导体层的基板61，而其它构造是相同的。电极单元 1311的嵌入部1311A形成在从基板61的第一表面1321到第二表面1331的范围内，并且绝缘膜1313和空穴浓度增强层1314也形成在电极单元1311 的外周边部分处。对于未形成作为电荷检测单元的N+半导体区域1312的一侧处的第二表面1331，其整个表面被绝缘膜1332覆盖。
如在第二构造示例中，作为电压施加单元的电极单元1311的嵌入部 1311A可以构造为穿透基板61。即使在这种情况下，也获得了在基板61的深度方向上的宽区域中经光电转换的电荷的电荷分布效果，因此可以提高长波长光的情况下的电荷分离效率Cmod。
另外，由于其中电极单元1311的外周边部分被绝缘膜1313覆盖的结构，抑制了在电压施加单元之间流动的电流，因此可以减少电流消耗。另外，在相同电流消耗下进行比较的情况下，可以向电压施加单元施加高电压。另外，即使当缩短电压施加单元之间的距离时，也可以抑制电流消耗，因此可以通过减小像素尺寸和增加像素数来实现高分辨率。
在第十九实施例的第二构造示例中，基板61的第一表面1321或第二表面1331可以设置为光入射表面，并且可以是后照射型或前照射型，但是后照射型是更理想的。
<平面形状的其它示例>
在第十九实施例的第一构造示例和第二构造示例中，作为电压施加单元的电极单元1311和作为电荷检测单元的N+半导体区域1312的平面形状设置为圆形。
然而，电极单元1311和N+半导体区域1312的平面形状不限于圆形，并且可以是诸如图11所示的八边形形状、图12所示的矩形形状以及正方形等之类的形状。另外，布置在一个像素中的信号提取单元65(分接部)的数量不限于两个，并且可以是如图17所示的四个等。
图64A至64C是对应于图62B中的线B-B'的平面图，并且示出其中信号提取单元65的数量是两个并且构成每个信号提取单元65的电极单元1311 和N+半导体区域1312的平面形状设置为不同于圆形的形状的示例。
图64A示出其中电极单元1311和N+半导体区域1312的平面形状是在垂直方向上细长的垂直细长矩形形状的示例。
在图64A中，电极单元1311-1和电极单元1311-2以点对称的方式布置，其中，像素的中心点设置为对称点。另外，电极单元1311-1和电极单元1311-2 布置为彼此相对。形成在电极单元1311的外周边处的绝缘膜1313、空穴浓度增强层1314和N+半导体区域1312的形状和位置关系也与电极单元1311 的形状和位置关系类似。
图64B示出其中电极单元1311和N+半导体区域1312的平面形状为L 形的示例。
图64C示出其中电极单元1311和N+半导体区域1312的平面形状为梳子形的示例。
在图64B和64C中，电极单元1311-1和电极单元1311-2以点对称的方式布置，其中，像素的中心点设置为对称点。另外，电极单元1311-1和电极单元1311-2布置为彼此相对。形成在电极单元1311的外周边处的绝缘膜1313、空穴浓度增强层1314和N+半导体区域1312的形状和位置关系也与电极单元1311的形状和位置关系类似。
图65A至65C是对应于图62B中的线B-B'的平面图，并且示出其中信号提取单元65的数量为四并且构成每个信号提取单元65的电极单元1311 和N+半导体区域1312的平面形状设置为不同于圆形的形状的示例。
图65A示出其中电极单元1311和N+半导体区域1312的平面形状是在垂直方向上细长的垂直细长矩形形状的示例。
在图65A中，垂直细长的电极单元1311-1至1311-4在水平方向上以预定间隔布置，并且以点对称的方式布置，其中，像素的中心点设置为对称点。另外，电极单元1311-1和1311-2和电极单元1311-3和1311-4布置为彼此相对。
电极单元1311-1和电极单元1311-3通过配线1351彼此电连接，并且构成例如信号提取单元65-1(第一分接部TA)的被施加电压MIX0的电压施加单元。N+半导体区域1312-1和N+半导体区域1312-3通过配线1352彼此电连接，并构成信号提取单元65-1(第一分接部TA)的用于检测信号电荷DET1 的电荷检测单元。
电极单元1311-2和电极单元1311-4通过配线1353彼此电连接，并且构成例如信号提取单元65-2(第二分接部TB)的被施加电压MIX1的电压施加单元。N+半导体区域1312-2和N+半导体区域1312-4通过配线1354彼此电连接，并构成信号提取单元65-2(第二分接部TB)的用于检测信号电荷DET2 的电荷检测单元。
因此，换句话说，在图65A的布置中，信号提取单元65-1的一组具有矩形平面形状的电压施加单元和电荷检测单元信号提取单元65-2的一组具有矩形平面形状的电压施加单元和电荷检测单元在水平方向上交替地布置。
形成在电极单元1311的外周边处的绝缘膜1313和空穴浓度增强层1314 的形状和位置关系类似于上述形状和位置关系。
图65B示出其中电极单元1311和N+半导体区域1312的平面形状为正方形的示例。
在图65B的布置中，信号提取单元65-1的一组具有正方形平面形状的电压施加单元和电荷检测单元布置成在像素51的对角线方向上彼此相对，并且信号提取单元65-2的一组具有正方形平面形状的电压施加单元和电荷检测单元布置成在与信号提取单元65-1中的对角线方向不同的对角线方向上彼此相对。
图65C示出其中电极单元1311和N+半导体区域1312的平面形状为三角形的示例。
在图65C的布置中，信号提取单元65-1的一组具有三角形平面形状的电压施加单元和电荷检测单元布置成在像素51的第一方向(水平方向)上彼此相对，并且信号提取单元65-2的一组具有三角形平面形状的电压施加单元和电荷检测单元布置成在与第一方向垂直且不同于信号提取单元65-1中的方向的第二方向(垂直方向)上彼此相对。
即使在图65B和65C中，其中四个电极单元1311-1至1311-4在像素的的中心点设置为对称点的情况下以点对称的方式对称地布置的构造、其中电极单元1311-1和电极单元1311-3通过配线1351彼此电连接的构造、其中 N+半导体区域1312-1和N+半导体区域1312-3通过配线1352彼此电连接的构造、其中电极单元1311-2和电极单元1311-4通过配线1353彼此电连接的构造以及其中N+半导体区域1312-2和N+半导体区域1312-4通过配线1354 接彼此电连接的构造类似于图65A中的构造。形成在电极单元1311的外周边处的绝缘膜1313和空穴浓度增强层1314的形状和位置关系类似于电极单元1311中的形状和位置关系。
<第十九实施例的第三构造示例>
图66A是根据第十九实施例的第三构造示例的像素的平面图，并且图 66B是根据第十九实施例的第三构造示例的像素的截面图。
图66A是沿图66B中的线B-B'截取的平面图，并且图66B是沿图66A 中的线A-A'截取的截面图。
应注意，在图66A和66B中的第三构造示例中，将相同的附图标记给予与图66A和66B中的第一构造示例相对应的部分，并且将着重说明与图 62A和62B中的第一构造示例不同的部分，并适当省略相同部分的说明。
在图62A和62B中的第一构造示例以及图63A和63B中的第二构造示例中，作为电压施加单元的电极单元1311和作为电荷检测单元的N+半导体区域1312布置在基板61的同一平面侧上，即，布置在第一表面1321侧的周边(附近)。
相反，在图66A和66B中的第三构造示例中，作为电压施加单元的电极单元1311布置在基板61的与形成有作为电荷检测单元的N+半导体区域 1312的第一表面1321相对的平面侧上，即形成在第二表面1331侧上。电极单元1311的突出部1311B形成在基板61的第二表面1331的上部上。
另外，电极单元1311布置成使得其中心位置在平面图中与N+半导体区域1312的中心位置重叠。图66A和66B所示的示例是如下示例：电极单元 1311和N+半导体区域1312的圆形平面区域彼此完全匹配。然而，平面区域不必彼此完全匹配，并且只要中心位置彼此重叠，任一侧的平面区域可以更大。另外，中心位置可能彼此不完全匹配，并且可以在能够被视为近似匹配的一定程度上彼此匹配。
除了电极单元1311和N+半导体区域1312之间的位置关系之外，第三构造示例类似于第一构造示例。如在第三构造示例中，作为电压施加单元的电极单元1311的嵌入部1311A形成至作为电荷检测单元的N+半导体区域 1312附近的深位置，其中，N+半导体区域1312形成在与形成有电极单元 1311的第二表面1331相对的第一表面1321中。即使在这种情况下，也获得了在基板61的深度方向上的宽区域中经光电转换的电荷的电荷分布效果，因此可以提高长波长光的情况下的电荷分离效率Cmod。
另外，由于其中电极单元1311的外周边部分被绝缘膜1313覆盖的结构，抑制了在电压施加单元之间流动的电流，因此可以减少电流消耗。另外，在相同电流消耗下进行比较的情况下，可以向电压施加单元施加高电压。另外，即使当缩短电压施加单元之间的距离时，也可以抑制电流消耗，因此可以通过减小像素尺寸和增加像素数来实现高分辨率。
在第十九实施例的第三构造示例中，基板61的第一表面1321或第二表面1331可以设置为光入射表面，并且可以是后照射型或前照射型，但是后照射型是更理想的。例如，在第三构造示例构造为后照射型的情况下，第二表面1331成为形成有片上透镜62的一侧的表面。例如，如图60所示，向电极单元1311供应施加电压的电压供应线1253设置为布置在像素阵列单元 20的垂直方向上，并且可以通过像素阵列单元20的外侧的周边部1261处的穿透基板61的贯通电极连接到前表面侧的配线。
<平面形状的其它示例>
在第十九实施例的第三构造示例中，作为电压施加单元的电极单元1311 和作为电荷检测单元的N+半导体区域1312的平面形状设置为圆形。
然而，电极单元1311和N+半导体区域1312的平面形状不限于圆形，并且可以是诸如图11所示的八边形形状、图12所示的矩形形状以及正方形等形状。另外，布置在一个像素中的信号提取单元65(分接部)的数量不限于两个，并且可以是如图17所示的四个等。
图67A至67C是对应于图66B中的线B-B'的平面图，并且示出其中信号提取单元65的数量是两个并且构成每个信号提取单元65的电极单元1311 和N+半导体区域1312的平面形状设置为不同于圆形的形状的示例。
图67A示出其中电极单元1311和N+半导体区域1312的平面形状是在垂直方向上细长的垂直细长矩形形状的示例。
在图67A中，作为电荷检测单元的N+半导体区域1312-1和N+半导体区域1312-2以点对称的方式设置，其中，像素的中心点设置为对称点。另外，N+半导体区域1312-1和N+半导体区域1312-2布置为彼此相对。布置在与形成有N+半导体区域1312的表面相对的第二表面1331侧上的电极单元1311或者形成在电极单元1311的外周边处的绝缘膜1313和空穴浓度增强层1314的形状和位置关系也类似于N+半导体区域1312中的形状和位置关系。
图67B示出其中电极单元1311和N+半导体区域1312的平面形状为L 形的示例。
图67C示出其中电极单元1311和N+半导体区域1312的平面形状为梳子形的示例。
即使在图67B和67C中，N+半导体区域1312-1和N+半导体区域1312-2 以点对称的方式布置，其中，像素的中心点设置为对称点。另外，N+半导体区域1312-1和N+半导体区域1312-2布置为彼此相对。布置在与形成有 N+半导体区域1312的表面相对的第二表面1331侧上的电极单元1311或者形成在电极单元1311的外周边处的绝缘膜1313和空穴浓度增强层1314的形状和位置关系也类似于N+半导体区域1312中的形状和位置关系。
图68A至68C是对应于图66B中的线B-B'的平面图，并且示出其中号提取单元65的数量是四并且构成每个信号提取单元65的电极单元1311和 N+半导体区域1312的平面形状设置不同于圆形的形状的示例。
图68A示出其中电极单元1311和N+半导体区域1312的平面形状是在垂直方向上细长的垂直细长矩形形状的示例。
在图68A中，垂直细长的N+半导体区域1312-1至1312-4在水平方向上以预定间隔布置，并且在像素的中心点设置为对称点的情况下以点对称的方式布置。另外，N+半导体区域1312-1和1312-2与N+半导体区域1312-3 和1312-4布置为彼此相对。
形成在第二表面1331侧上的电极单元1311-1和电极单元1311-3(未示出) 通过配线1351彼此电连接，并且构成例如信号提取单元65-1(第一分接部TA) 的被施加电压MIX0的电压施加单元。N+半导体区域1312-1和N+半导体区域1312-3通过配线1352彼此电连接，并构成信号提取单元65-1(第一分接部TA)的用于检测信号电荷DET1的电荷检测单元。
形成在第二表面1331侧上的电极单元1311-2和电极单元1311-4(未示出) 通过配线1353彼此电连接，并且构成例如信号提取单元65-2(第二分接部 TB)的被施加电压MIX1的电压施加单元。N+半导体区域1312-2和N+半导体区域1312-4通过配线1354彼此电连接，并构成信号提取单元65-2(第二分接部TB)的用于检测信号电荷DET2的电荷检测单元。
因此，换句话说，在图68A的布置中，信号提取单元65-1的一组具有矩形平面形状的电压施加单元和电荷检测单元以及信号提取单元65-2的一组具有矩形平面形状的电压施加单元和电荷检测单元在水平方向上交替地布置。
形成在电极单元1311的外周边处的绝缘膜1313和空穴浓度增强层1314 的形状和位置关系类似于上述形状和位置关系。
图68B示出其中电极单元1311和N+半导体区域1312的平面形状为正方形的示例。
在图68B的布置中，信号提取单元65-1的一组具有正方形平面形状的电压施加单元和电荷检测单元布置成在像素51的对角线方向上彼此相对，并且信号提取单元65-2的一组具有正方形平面形状的电压施加单元和电荷检测单元布置为在与信号提取单元65-1中的对角线方向不同的对角线方向上彼此相对。
图68C示出其中电极单元1311和N+半导体区域1312的平面形状为三角形的示例。
在图68C的布置中，信号提取单元65-1的一组具有三角形平面形状的电压施加单元和电荷检测单元布置为在像素51的第一方向(水平方向)上彼此相对，并且信号提取单元65-2的一组具有三角形平面形状的电压施加单元和电荷检测单元布置为在垂直于第一方向且不同于信号提取单元65-1中的方向的第二方向(垂直方向)上彼此相对。
即使在图68B和68C中，其中四个电极单元1311-1至1311-4在像素的中心点设置为对称点的情况下以点对称的方式布置的构造、其中电极单元 1311-1和电极单元1311-3通过配线1351彼此电连接的构造、其中N+半导体区域1312-1和N+半导体区域1312-3通过配线1352彼此电连接的构造、其中电极单元1311-2和电极单元1311-4通过配线1353彼此电连接的构造以及其中N+半导体区域1312-2和N+半导体区域1312-4通过配线1354电连接彼此的构造是类似的。形成在电极单元1311的外周边处的绝缘膜1313和空穴浓度增强层1314的形状和位置关系类似于电极单元1311中的形状和位置关系。
<配线布置的其它示例>
在图31和图32中的像素电路中或者在图42A至42C的金属膜M3的示例中，说明了其中两条垂直信号线29以与两个信号提取单元65(两个分接部TA和TB)相对应的方式布置在一个像素列中的构造。
然而，例如，可以采用如下构造：四条垂直信号线29布置在一个像素列中，并且在垂直方向上彼此相邻的两个像素的总共四个分接部的像素信号同时输出。
图69示出在垂直方向上同时输出彼此相邻的两个像素的总共四个分接部的像素信号的情况下的像素阵列单元20的电路构造示例。
图69示出在像素阵列单元20中以矩阵形状二维布置的多个像素51之中的四个像素(2×2)的电路构造。应注意，在区分图69中的四个像素51(2×2) 的情况下，像素51被示出为像素511至514。
每个像素51的电路构造是包括如上文参照图32说明的附加电容727和用于控制附加电容727的连接的开关晶体管728的电路构造。省略了电路构造的重复说明。
在像素阵列单元20的一个像素列中，电压供应线30A和30B沿垂直方向布置。预定电压MIX0通过垂直供电线30A提供给沿垂直方向布置的多个像素51的第一分接部TA，并且预定电压MIX1通过电压供应线30B提供给第二分接部TB。
另外，在像素阵列单元20的一个像素行中，四条垂直信号线29A至29D 布置在垂直方向上。
在像素511和像素512的像素列中，例如，垂直信号线29A将像素511的第一分接部TA的像素信号传输到列处理单元23(图1)，垂直信号线29B 将像素511的第二分接部TB的像素信号传输到列处理单元23，垂直信号线 29C将在同一列中的与像素511相邻的像素512的第一分接部TA的像素信号传输到列处理单元23，并且垂直信号线29D将像素512的第二分接部TB的像素信号传输到列处理单元23。
在像素513和像素514的像素列中，例如，垂直信号线29A将像素513的第一分接部TA的像素信号传输到列处理单元23(图1)，垂直信号线29B 将像素513的第二分接部TB的像素信号传送到列处理单元23，垂直信号线 29C将在同一列中与像素511相邻的像素514的第一分接部TA的像素信号传输到列处理单元23，并且垂直信号线29D将像素514的第二分接部TB的像素信号传输到列处理单元23。
另一方面，在像素阵列单元20的水平方向上，用于将驱动信号RST传输到复位晶体管723的控制线841、用于将驱动信号TRG传输到传送晶体管721的控制线842、用于将驱动信号FDG传输到开关晶体管728的控制线843和用于将选择信号SEL传输到选择晶体管725的控制线844以像素行为单位进行布置。
关于驱动信号RST、驱动信号FDG、驱动信号TRG和选择信号SEL，同一信号被从垂直驱动单元22提供给在垂直方向上彼此相邻的两行中的相应像素51。
如上所述，在像素阵列单元20中，四条垂直信号线29A至29D布置在一个像素列中，因此可以以两行为单位同时读出像素信号。
图70示出在四条垂直信号线29A至29D布置在一个像素列中的情况下的多层配线层811的第三层金属膜M3的布局。
换句话说，图70是图42C所示的金属膜M3的布局的变形例。
在图70中的金属膜M3的布局中，四条垂直信号线29A至29D布置在一个像素列中。另外，用于向一个像素列提供电源电压VDD的四条电源线 1401A至1401D布置在一个像素列中。
应注意，在图70中，通过虚线来表示图11所示的像素51的区域和具有八边形形状的信号提取单元65-1和65-2的区域，以供参考。对于稍后将说明的图71至图76也是如此。
在图70所示的金属膜M3的布局中，具有GND电位的VSS配线(接地配线)1411布置在垂直信号线29A至29D和电源线1401A至1401D中的每者附近。VSS配线1411包括VSS配线1411B和VSS配线1411A，VSS配线1411B布置在每条垂直信号线29A至29D附近，并且具有窄线宽，VSS 配线1411A在垂直信号线29B和电源线1401C之间布置在像素边界部分处并且在垂直信号线29C和电源线1401D之间布置在像素边界部分处，并且具有宽线宽。
为了增强信号的稳定性，有效的是，提高被提供给电源线1401的电源电压VDD或者提高通过电压供应线30A和30B提供的电压MIX0和MIX1。然而，一方面，电流增加，并且配线可靠性劣化。这里，如图70所示，对于一个像素列，针对至少一个VSS配线1411设置具有比电源线1401的线宽宽的线宽的VSS配线1411A，因此电流密度降低，并且可以提高配线可靠性。图70示出其中针对一个像素列在像素区域内部对称地设置两个VSS 配线1411A的示例。
另外，在图70的布局中，VSS配线1411(1411A或1411B)布置在每条垂直信号线29A至29D的附近。因此，垂直信号线29不易受到来自外部的电位波动的影响。
应注意，信号线、电源线和控制线的相邻配线可以设置为其它层的金属膜中的VSS配线，而不限于图70所示的多层配线层的第三层金属膜M3。例如，对于图42B所示的第二层金属膜M2的控制线841至844，VSS配线可以布置在每条控制线841至844的两侧上。因此，能够降低来自外部的电位波动对控制线841至844的影响。
图71示出在四条垂直信号线29A至29D布置在一个像素列中的情况下的多层配线层811的第三层金属膜M3的布局的变形例1。
图71中的金属膜M3的布局与图70所示的金属膜M3的布局的不同之处在于，四条垂直信号线29A至29D中的每一条垂直信号线的相邻VSS配线1411设置成相同线宽。
更具体地，在图70所示的金属膜M3的布局中，具有宽线宽的VSS配线1411A和具有窄线宽的VSS配线1411B布置在垂直信号线29C的两侧，并且具有宽线宽的VSS配线1411A和具有窄线宽的VSS配线1411B也布置在垂直信号线29B的两侧。
相反，在图71所示的金属膜M3的布局中，具有窄线宽的VSS配线 1411B布置在垂直信号线29C的两侧，并且具有窄线宽的VSS配线1411B 也布置在垂直信号线29B的两侧。具有窄线宽的VSS配线1411B也布置在其它垂直信号线29A和29D中的每者的两侧。四条垂直信号线29A至29D 的两侧上的VSS配线1411B的线宽均相同。
当垂直信号线29两侧的VSS配线1411的线宽设置为相同线宽时，可以使串扰的影响程度变得均匀，并且可以减小特性偏差。
图72示出在四条垂直信号线29A至29D布置在一个像素列中的情况下的多层配线层811的第三层金属膜M3的布局的变形例2。
图72所示的金属膜M3的布局与图70所示的金属膜M3的布局的不同之处在于，具有宽线宽的VSS配线1411A被VSS配线1411C代替，在VSS 配线1411C中，多个间隙1421规则地设置在内侧。
也就是说，VSS配线1411C具有比电源线1401宽的线宽，并且在VSS 配线1411C中，多个间隙1421在垂直方向上以预定周期重复布置。在图72 的示例中，每个间隙1421的形状是矩形形状，但是其形状可以是圆形形状或多边形形状，而不限于矩形形状。
当多个间隙1421设置在配线区域的内侧时，可以在形成(处理)具有宽的宽度的VSS配线1411C时提高稳定性。
应注意，图72示出其中图70所示的金属膜M3的VSS配线1411A被 VSS配线1411C代替的布局，但图71所示的金属膜M3的VSS配线1411A 可以被VSS配线1411C代替。
<像素晶体管的其它布局示例>
接下来，将参考图73A和73B说明图44B所示的像素晶体管的布置示例的变形例。
图73A是示出图44B所示的像素晶体管的布置的视图。
另一方面，图73B示出像素晶体管的布置的变形例。
如图73A和图44B所示，关于两个信号提取单元65-1和65-2的中心线 (未示出)，复位晶体管723A和723B、传输晶体管721A和721B、开关晶体管728A和728B、选择晶体管725A和725B以及放大晶体管724A和724B 从更靠近中间线的一侧朝向外侧依次形成。
在像素晶体管的布置的情况下，第一电源电压VDD(VDD_1)的触点 1451布置在复位晶体管723A和723B之间，并且第二电源电压VDD(VDD_2) 的触点1452和1453分别布置在放大晶体管724A和724B的栅电极的外侧。
此外，具有第一VSS配线(VSS_A)的触点1461布置在选择晶体管725A 和开关晶体管728A的栅电极之间，并且具有第二VSS配线(VSS_B)的触点 1462布置在选择晶体管725B和开关晶体管728B的栅电极之间。
在像素晶体管的布置的情况下，如图70至图72所示，一个像素列需要四条电源线1401A至1401D。
另一方面，在图73B中，关于两个信号提取单元65-1和65-2的中心线 (未示出)，开关晶体管728A和728B、传输晶体管721A和721B、复位晶体管723A和723B、放大晶体管724A和724B以及选择晶体管725A和725B 的栅电极从更靠近中心线的一侧朝向外侧依次形成。
在该像素晶体管布置的情况下，具有第一VSS配线(VSS_1)的触点1471 布置在开关晶体管728A和728B之间，并且具有第二VSS配线(VSS_2)的触点1472和1473分别布置在选择晶体管725A和725B的栅电极的外侧。
另外，第一电源电压VDD(VDD_A)的触点1481布置在放大晶体管724A 和复位晶体管723A的栅电极之间，并且第二电源电压VDD(VDD_B)的触点 1482布置在放大晶体管724B和复位晶体管723B的栅电极之间。
在该像素晶体管布置的情况下，与图73A中的像素晶体管的布局相比，可以进一步减少电源电压的触点数量，因此可以简化电路。另外，还可以减少像素阵列单元20中的电源线1401的配线，并且可以针对一个像素列构造具有两条电源线1401的配线。
另外，在图73B所示的像素晶体管布局中，可以省略在开关晶体管728A 和728B之间具有第一VSS配线(VSS_1)的触点1471。因此，可以降低像素晶体管在垂直方向上的密度。另外，由于减少了具有VSS配线的触点数量，因此可以减小用于施加电压MIX0或MIX1的电压供应线741(图33A和33B 以及图34A和34B)和VSS配线之间流动的电流。
在省略具有第一VSS配线(VSS_1)的触点1471的情况下，可以在垂直方向上增大放大晶体管724A和724B。因此，可以降低像素晶体管的噪声，并且减少信号偏差。
另外，在图73B中的像素晶体管的布局中，可以省略具有第二VSS配线(VSS_2)的触点1472和1473。因此，可以降低像素晶体管在垂直方向上的密度。另外，由于减少了与VSS配线的触点数量，因此可以减小用于施加电压MIX0或MIX1的电压供应线741(图33A和33B以及图34A和34B) 和VSS配线之间流动的电流。
在省略具有第二VSS配线(VSS_2)的触点1472和1473的情况下，可以在垂直方向上增大放大晶体管724A和724B。因此，可以降低像素晶体管的噪声，并且减少信号偏差。
图74示出图73B的像素晶体管布局中的用于连接金属膜M1的像素晶体管Tr的配线布局。图74对应于用于连接图44C所示的金属膜M1的像素晶体管Tr的配线。用于连接像素晶体管Tr的配线可以在翻越诸如金属膜 M2和M3等其它配线层的状态下进行连接。
图75示出在图73B所示的像素晶体管的布局中在一个像素列中布置两条电源线1401的情况下的多层配线层811的第三层金属膜M3的布局。
在图75中，将相同的附图标记给予对应于图70的部分，并适当省略其说明。
当比较图75中的金属膜M3的布局与图70中的金属膜M3的布局时，在图70中的四条电源线1401A至1401D之中，两条电源线1401C和1401D 被省略，并且具有宽线宽的VSS配线1411A被替换为具有更宽的线宽的VSS 配线1411D。
如上所述，当增大VSS配线1411的面积(线宽)时，电流密度进一步降低，并且可以提高配线可靠性。
图76示出在图73B所示的像素晶体管的布局中在一个像素列中布置两条电源线1401的情况下的多层配线层811的第三层金属膜M3的另一布局。
在图76中，将相同的附图标记给予对应于图70的部分，并适当省略其说明。
当比较图76中的金属膜M3的布局与图70中的金属膜M3的布局时，在图70中的四条电源线1401A至1401D之中，两条电源线1401A和1401B 被省略，并用被替换为具有更宽的线宽的VSS配线1411E。
如上所述，当增大VSS配线1411的面积(线宽)时，电流密度进一步降低，并且可以提高配线可靠性。
应注意，图75和图76中所示的金属膜M3的布局是其中图70所示的金属膜M3的布局被改变为两条电源线1401的示例，但是其中将图71和图 72所示的金属膜M3的布局改变为两条电源线1401的示例也是可能的。
也就是说，其中将电源线1401的数量改变为两个的构造也适用于图71 所示的金属膜M3的布局(在该布局中，分别与四条VSS配线1411相邻的 VSS配线1411设置成具有相同线宽)和图72所示的金属膜M3的布局(在该布局中，设置有包括多个间隙1421的VSS配线1411C)。
因此，如图71所示，可以使串扰的影响程度变得均匀，并且可以减小特性偏差。另外，如图72所示，当形成具有宽的宽度的VSS配线1411C时，可以获得能够提高稳定性的效果。
<电源线和VSS配线的布置示例>
图77是示出多层配线层811中的VSS配线的布置示例的平面图。
如图77所示，在多层配线层811中，VSS配线可以形成在多个配线层中，例如形成在第一配线层1521、第二配线层1522和第三配线层1523中。
在第一配线层1521中，例如，在像素阵列单元20中沿垂直方向延伸的多条垂直配线1511在水平方向上以预定间隔布置。在第二配线层1522中，例如，在像素阵列单元20中沿水平方向延伸的多条水平配线1512在垂直方向上以预定间隔布置。在第三配线层1523中，例如，在垂直方向或水平方向上延伸以至少围绕像素阵列单元20的外侧的配线1513布置成具有比垂直配线1511和水平配线1512更宽的线宽，并连接到GND电位。配线1513 也布置在像素阵列单元20内，以在外周边部分中连接彼此相对的多条配线 1513。
第一配线层1521的垂直配线1511和第二配线层1522的水平配线1512 在每个重叠部分1531处通过通孔等彼此连接，其中在重叠部分1531处，每条垂直配线1511和每条水平配线1512在平面图中彼此重叠。
另外，第一配线层1521的垂直配线1511和第三配线层1523的配线1513 在每个重叠部分1532处通过通孔等彼此连接，其中在重叠部分1532处，每条垂直配线1511和每条配线1513在平面图中彼此重叠。
另外，第二配线层1522的水平配线1512和第三配线层1523的配线1513 在每个重叠部分1533处通过通孔等彼此连接，其中在重叠部分1533处，每条水平配线1512和每个配线1513在平面图中彼此重叠。
应注意，在图77中，关于重叠部分1531至1533，附图标记仅被给予一个位置以防止图的复杂化。
如上所述，VSS配线形成在多层配线层811的多个配线层中，并且垂直配线1511和水平配线1512可以在像素阵列单元20内以格子形状形成。因此，像素阵列单元20内的传播延迟减少，并且能够抑制特性偏差。
图78是示出多层配线层811中的VSS配线的另一布线示例的平面图。
在图78中，将相同的附图标记给予对应于图77的部分，并适当省略其说明。
在图77中，第一配线层1521的垂直配线1511和第二配线层1522的水平配线1512没有形成在布置在像素阵列单元20的外周边处的配线1513的外侧。然而，在图78中，垂直配线1511和水平配线1512形成为延伸到形成在像素阵列单元20的外周边处的配线1513的外侧。此外，每条垂直配线 1511在像素阵列单元20的外侧在基板1541的外周边部分1542处连接到 GND电位，并且每条水平配线1512在像素阵列单元20的外侧在基板1541 的外周边部分1543处连接到GND电位。
换句话说，在图77中，第一配线层1521的垂直配线1511和第二配线层1522的水平配线1512通过位于外周边处的配线1513连接到GND电位。然而，在图78中，除了通过配线1513进行的连接之外，垂直配线1511和水平配线1512也直接连接到GND电位。应注意，其中垂直配线1511和水平配线1512连接到GND电位的区域可以是基板1541的四侧(例如图78中的外周边部分1542和1543)或预定一侧、预定两侧或预定三侧。
如上所述，VSS配线形成在多层配线层811的多个配线层中，并且可以在平面图中在像素阵列单元20的内部以格子形状布置。因此，像素阵列单元20内的传播延迟减小，并且可以抑制特性偏差。
应注意，在图77和图78中，已经说明了VSS配线的布线示例，但是电源线可以以类似的方式布线。
如同图77和图78所示的VSS配线和电源线，图70至图76说明的VSS 配线1411和电源线1401可以布置在多层配线层811的多个配线层中。图70 至图76中说明的VSS配线1411和电源线1401也适用于本说明书中说明的任何实施例。
<瞳孔校正的第一方法>
接下来，将说明受光元件1中的第一光瞳校正方法。
如同在图像传感器中，作为CAPD传感器的受光元件1可以执行光瞳校正，在光瞳校正中，片上透镜62或像素间遮光膜63根据与像素阵列单元 20的面内位置(in-planeposition)相对应的主光束入射角差异朝向像素阵列单元20的平面中心移位。
具体地，如图79所示，在位于像素阵列单元20的各个位置1701-1至 1701-9之中的像素阵列单元20的中心部分的位置1701-5处的像素51中，片上透镜62匹配形成在基板61中的信号提取单元65-1和65-2之间的中心，但位于像素阵列单元20的周边部分的位置1701-1至1701-4、1701-6至 1701-9处的像素51中，片上透镜62的中心布置成朝向像素阵列单元20的平面中心侧移位。如同片上透镜62，像素间遮光膜63-1和63-2布置成朝向像素阵列单元20的平面中心侧移位。
另外，如图80所示，在像素51中，在基板61的后表面侧(片上透镜62 侧)上的像素边界部分处形成DTI 1711-1和1711-2(在DTI中，沟槽在基板深度方向上形成预定深度)以防止入射光入射到相邻像素的情况下，在位于像素阵列单元20的周边部分的位置1701-1至1701-4、1701-6至1701-9处的像素51中，除了片上透镜62和像素间遮光膜63-1和63-2之外，DTI 1711-1 和1711-2也布置成朝向像素阵列单元20的平面中心侧移位。
或者，如图81所示，在像素51中，在基板61的前表面侧(多层配置成 811侧)上的像素边界部分处形成形成DTI 1712-1和1712-2(在DTI中，沟槽在基板深度方向上形成预定深度)以防止入射光入射到相邻像素的情况下，在位于像素阵列单元20的周边部分的位置1701-1至1701-4、1701-6至 1701-9处的像素51中，除了片上透镜62和像素间遮光膜63-1和63-2之外，DTI 1712-1和1712-2也布置成朝向像素阵列单元20的平面中心侧移位。
应注意，作为用于隔离相邻像素的基板61以防止入射光入射到相邻像素的像素隔离部，可以采用其中穿透基板61并隔离相邻像素的贯通隔离部的构造，以代替DTI 1711-1、1711-2、1712-1和1712-2。即使在这种情况下，在位于像素阵列单元20的周边部分的位置1701-1至1701-4、1701-6至 1701-9处的像素51处，贯通隔离部布置成朝向像素阵列单元20的平面中心侧移位。
如图79至图81所示，当片上透镜62与像素间遮光膜63等组合地朝向像素阵列单元20的平面中心侧移位时，主光束可以匹配每个像素的中心。然而，在作为CAPD传感器的受光元件1中，通过在两个信号提取单元65(分接部)之间施加电压进行调制以允许电流流动，从而各个像素中的最佳入射位置彼此不同。因此，在受光元件1中，需要与图像传感器中执行的光学光瞳校正不同地对测距最佳的光瞳校正技术。
将参考图82A至82C说明在作为CAPD传感器的受光元件1中执行的光瞳校正与在图像传感器中执行的光瞳校正之间的差异。
此外，在图82A至82C中，九个像素51(3×3)示出与图79至图81中的像素阵列单元20的位置1701-1至1701-9相对应的像素51。
图82A示出在没有进行光瞳校正的情况下的片上透镜62的位置以及在基板前面侧上的主光束的位置1721。
在没有进行光瞳校正的情况下，在像素阵列单元20内的位置1701-1到 1701-9中的任何位置处的像素51中，片上透镜62的中心布置为匹配像素内的两个分接部的中心，即第一分接部TA(信号提取单元65-1)和第二分接部 TB(信号提取单元65-2)之间的中心。在这种情况下，如图82A所示，基板前面侧上的主光束的多个位置1721随着像素阵列单元20内的位置1701-1 至1701-9而变得彼此不同。
在图像传感器中执行的光瞳校正中，如图82B所示，片上透镜62布置成使得主光束的每个位置1721匹配像素阵列单元20内的任一位置1701-1 至1701-9处的像素51中的第一分接部TA和第二分接部TA之间的中心。更具体地，如图79至图81所示，片上透镜62布置为朝向像素阵列单元20 的平面中心侧移位。
相反，在受光元件1中执行的光瞳校正中，如图82C所示，片上透镜 62布置为从如图82B所示的片上透镜62的使主光束的位置1721成为第一分接部TA和第二分接部TB之间的中心位置的位置靠近第一分接部TA侧。图82B和图82C之间的主光束的位置1721的移位量从像素阵列单元20的中心位置到外周边部分增加。
图83是示出当主光束的位置1721朝向第一分接部TA侧移位时的片上透镜62的移位量的视图。
例如，在像素阵列单元20的中心部分的位置1701-5处的主光束的位置 1721c和像素阵列单元20的周边部分的位置1701-4处的主光束的位置1721x 之间的移位量LD与像素阵列单元20的周边部分的位置1701-4处的光瞳校正的有关光学路径差LD相同。
换句话说，从第一分接部TA(信号提取单元65-1)和第二分接部TB(信号提取单元65-2)之间的中心位置朝向第一分接部TA侧移位，使得主光束的光学路径长度在像素阵列单元20的每个像素中变得相同。
这里，执行朝向第一分接部TA侧的移位，原因在于假设采用以下方法。在该方法中，将受光时刻设置至四个相位，并通过仅使用第一分接部TA的输出值来计算与取决于距物体的距离的延迟时间ΔT相对应的相移(相位)。
图84是示出使用间接ToF方法的ToF传感器中的利用两个相位的检测方法(两相位方法)和利用四个相位的检测方法(四相位方法)的时序图。
从预定光源输出被调制以按照照射时间T(一个周期＝2T)重复照射 ON/OFF的照射光，并且在受光元件1中，反射光在被以延迟时间ΔT延迟的状态下被接收，其中延迟时间ΔT对应于距物体的距离。
在两相位方法中，受光元件1在相位被移位180°的时刻在第一分接部 TA和第二分接部TB处接收光。可以利用在第一分接部TA处接收的信号值 qA与在第二分接部TB处接收的信号值qB之间的分配比来检测与延迟时间ΔT相对应的相移量θ。
相反，在四相位方法中，在与照射光相同的相位(相位0)、相对于照射光移位90°的相位(相位90)、相对于照射光移位180°的相位(相位180)和相对于照射光移位270°的相位(相位270)的四个时刻处接收光。在这种情况下，在移位180°的相位处检测到的信号值TAphase180与在两相位方法中由第二分接部TB接收的信号值qB相同。因此，在四个相位处的检测中，可以仅利用第一分接部TA和第二分接部TB中的一者的信号值来检测与延迟时间ΔT相对应的相移量θ。在四相位方法中，用于检测相移量θ的分接部被称为相移检测分接部。
这里，在第一分接部TA和第二分接部TB之间的第一分接部TA设置为用于检测相移量θ的相移检测分接部的情况下，在光瞳校正中，执行朝向第一分接部TA侧的移位。因此，在像素阵列单元20的每个像素中，主光束的光学路径长度变得大致相同。
当在四相位方法中在第一分接部TA的相位0、相位90、相位180和相位270处检测到的信号值分别设置为q0A、q1A、q2A和q3A时，根据下面的表达式(2)来计算在第一分接部TA中检测的相移量θA。
[数学式1]
Figure DEST_PATH_GDA0002186295490000871
另外，根据下面的表达式(3)来计算在第一分接部TA中执行检测的情况下的四相位方法的CmodA。
[数学式2]
Figure DEST_PATH_GDA0002186295490000872
如表达式(3)所示，四相位方法中的CmodA为(q0A-q2A)/(q0A+q2A)和 (q1A-q3A)/(q1A+q3A)之间的较大值。
如上所述，受光元件1通过改变片上透镜62和像素间的遮光膜63的位置来执行光瞳校正，使得像素阵列单元20的平面中的每个像素中的主光束的光学路径长度变得大致相同。换句话说，在受光元件1执行光瞳校正，使得像素阵列单元20的平面中的每个像素的作为相移检测分接部的第一分接部TA的相移量θA变得大致相同。因此，可以去除芯片的面内依赖性，并且可以提高测距精度。在此，如上所述的“大致匹配”或“大致相同”在除了“完全匹配”或“完全一致”之外的能够被视为相同的预定范围内表示“等同”。瞳孔校正的第一方法适用于本说明书中说明的任何实施例。
<瞳孔校正的第二种方法>
接下来，将说明受光元件1中的光瞳校正的第二方法。
瞳孔校正的第一方法适用于在计算相移(相位)时确定使用第一分接部 TA和第二分接部TB之间的第一分接部TA的信号的情况，但是可能难以确定使用哪个分接部。在这种情况下，可以通过以下第二方法执行光瞳校正。
在瞳孔校正的第二方法中，片上透镜62和像素间遮光膜63的位置设置为朝向平面中心侧移位，使得第一分接部TA的DC对比度DCA和第二分接部TB的DC对比度DCB在像素阵列单元20的平面中的每个像素中变得大致相同。在形成有从基板61中的片上透镜62侧形成的DTI 1711和从前表面侧形成的DTI 1712的情况下，它们的位置布置成如同第一方法进行移位。
根据下面的表达式(4)和(5)来计算第一分接部TA的DC对比度DCA和第二分接部TB的DC对比度DCB。
[数学式3]
Figure DEST_PATH_GDA0002186295490000881
Figure DEST_PATH_GDA0002186295490000882
在表达式(4)中，AH表示在使用无间歇地连续发射的连续光直接照射受光元件1之后由被施加正电压的第一分接部TA中检测到的信号值，并且BL表示由被施加零电压或负电压的第二分接部TB检测到的信号值。在表达式 (5)中，BH表示在使用无间歇地连续发射的连续光直接照射受光元件1之后由被施加正电压的第二分接部TB中检测到的信号值，并且BL表示由被施加零电压或负电压的第一分接部TA检测到的信号值。
期望的是，第一分接部TA的DC对比度DCA和第二分接部TB的DC 对比度DCB彼此相同，并且第一分接部TA的DC对比度DCA和第二分接部TB的DC对比度DCB在像素阵列单元20的平面中的任何位置大致彼此匹配。然而，在第一分接部TA的DC对比度DCA和第二分接部TB的DC对比度DCB根据像素阵列单元20的平面中的位置而彼此不同的情况下，片上透镜62、像素间遮光膜63等的位置布置为朝向平面中心侧移位，使得第一分接部TA的DC对比度DCA在像素阵列单元20的中心部分和外周边部分之间的偏移量以及第二分接部TB的DC对比度DCB在像素阵列单元20的中心部分和外周边部分之间的偏移量大致彼此匹配。
如上所述，受光元件1通过改变片上透镜62和像素间的遮光膜63的位置来执行光瞳校正，使得第一分接部TA的DC对比度DCA和第二分接部 TB的DC对比度DCB在像素阵列单元20的平面中的每个像素中大致彼此匹配。因此，可以消除芯片的面内依赖性，并且可以提高测距精度。在此，如上所述的“大致匹配”或“大致相同”在除了“完全匹配”或“完全一致”之外的能够被视为相同的预定范围内表示“等同”。瞳孔校正的第二方法适用于本说明书中说明的任何实施例。
应注意，如图84所示的第一分接部TA和第二分接部TB的受光时序由从分接部驱动单元21通过电压供应线30供应的电压MIX0和电压MIX1控制。电压供应线30在像素阵列单元20的垂直方向上布置成被一个像素列共用，因此当与分接部驱动单元21的距离长时，出现由RC分量引起的延迟。
这里，如图85所示，根据到分接部驱动单元21的距离来改变电压供应线30的电阻和电容，以使每个像素51的驱动能力大致一致。因此，可以进行校正，使得相移(相位)或DC对比度DC在像素阵列单元20的平面中变得大致一致。具体地，电压供给线30布置成使得线宽随着距分接部驱动单元 21的距离相对应地变宽。
<第二十实施例>
在下文稍后说明的第二十至第二十二实施例中，将说明能够获取除了从第一分接部TA和第二分接部TB之间的信号的分配比获得的测距信息之外的辅助信息的受光元件1的构造示例。
首先，将说明能够获取除了从第一分接部TA和第二分接部TB之间的信号的分配比获得的测距信息之外的作为辅助信息的相位差信息的受光元件1的构造示例。
<第二十实施例的第一构造示例>
图86A是根据第二十实施例的第一构造示例的像素的截面图，并且图 86B和86C是根据第二十实施例的第一构造示例的像素的平面图。
在图86A的截面图中，将相同的附图标记给予与上述其它实施例相对应的部分，并适当省略其说明。
在图86A至86C中，在部分像素51中，在基板61的作为片上透镜62 侧的表面的上表面的一部分上新设置用于相位差检测的相位差遮光膜1801。例如，如图86B和86C所示，相位差遮光膜1801遮蔽像素区域的在第一分接部TA侧和第二分接部TB侧之中的一侧处的大约半个单侧部分。图86B 是包括布置在上下方向(垂直方向)上的第一分接部TA和第二分接部TB的像素51的示例，并且图86C是包括布置在左右方向(水平方向)上的第一分接部TA和第二分接部TB的像素51的示例。
根据第二十实施例的第一构造示例的像素51可以布置在如图87A至 87F中的任一者所示的像素阵列单元20中。
图87A示出像素51的如下布置示例，在该布置示例中，包括布置在上下方向上的第一分接部TA和第二分接部TB的像素51以矩阵形状布置。
图87B示出像素51的如下布置示例，在该布置示例中，包括布置在左右方向上的第一分接部TA和第二分接部TB的像素51以矩阵形状布置。
图87C示出像素51的如下布置示例，在该布置示例中，包括布置在上下方向上的第一分接部TA和第二分接部TB的像素51以矩阵形状布置，并且相邻列的像素位置在上下方向上移位半个像素。
图87D示出像素51的如下布置示例，在该布置示例中，包括布置在左右方向上的第一分接部TA和第二分接部TB的像素51以矩阵形状布置，并且相邻列的像素位置在上下方向上移位半个像素。
图87E示出像素51的如下布置示例，在该布置示例中，包括布置在上下方向上的第一分接部TA和第二分接部TB的像素51和包括布置在左右方向上的第一分接部TA和第二分接部TB的像素51在行方向和列方向上交替地布置。
图87F示出像素51的如下布置示例，在该布置示例中，包括布置在上下方向上的第一分接部TA和第二分接部TB的像素51和包括布置在左右方向上的第一分接部TA和第二分接部TB的像素51在行方向和列方向上交替地布置，并且相邻列的像素位置在上下方向上移位半个像素。
图86A至86C中的像素51布置在图87A至87F之中的任一布置中，并且在像素阵列单元20中，如图86B和86C所示，在第一分接部TA侧处具有被遮蔽的半个单侧部分的像素51和在第二分接部TB侧处具有被遮蔽的半个单侧部分的像素51布置在邻近位置处。另外，多组的在第一分接部TA 侧处具有被遮蔽的半个单侧部分的像素51和在第二分接部TB侧处具有被遮蔽的半个单侧部分的像素51分散地布置在像素阵列单元20中。
例如，第二十实施例的第一构造示例具有与图2所示的第一实施例、图 36所示的第十四实施例或第十五实施例的构造类似的构造，不同之处在于在部分像素51中设置有相位差遮蔽膜1801，但是在图86A至86C中，以简化的方式示出其它构造。
当简要说明除了图86A至86C所示的相位差遮光膜1801之外的构造时，每个像素51包括由P型半导体层构成的基板61和形成在基板61上的片上透镜62。像素间遮光膜63和相位差遮光膜1801形成在片上透镜62和基板 61之间。在形成有相位差遮光膜1801的像素51中，与相位差遮光膜63相邻的像素间遮光膜1801形成为与相位差遮光膜1801连续(一体)。虽然未在图中示出，但是如图2所示，固定电荷膜66也形成在像素间遮光膜63和相位差遮光膜1801的下表面上。
第一分接部TA和第二分接部TB形成在基板61的与形成有片上透镜 62的光入射表面侧相对的表面上。第一分接部TA对应于信号提取单元65-1，并且第二分接部TB对应于信号提取单元65-2。预定电压MIX0通过形成在多层配线层811中的电压供应线30A从分接部驱动单元21(图1)提供给第一分接部TA，并且预定电压MIX1通过电压供应线30B提供给第二分接部TB。
图88是收集有当分接部驱动单元21驱动第二十实施例的第一构造示例中的第一分接部TA和第二分接部TB时的驱动模式的表。
在包括相位差遮光膜1801的像素51中，可以通过如图88所示的模式 1至模式5这五种驱动方法来检测相位差。
模式1中的驱动与不包括相位差遮光膜180的像素51中的驱动相同。在模式1中，分接部驱动单元21在预定受光时段中向设置为活性分接部的第一分接部TA施加正电压(例如，1.5V)，并且向设置为非活性分接部的第二分接部TB施加0V电压。在下一个受光时段中，分接部驱动单元21设置为活性分接部的第二分接部TB施加正电压(例如，1.5V)，并且向设置为非活性分接部的第一分接部TA施加0V电压。0V(VSS电位)被施加到诸如传输晶体管721和复位晶体管723等像素晶体管Tr(图37)，其中，这些晶体管在多层配线层811中形成在基板61的像素边界区域处。
在模式1中，可以根据当在第一分接部TA侧处具有被遮蔽的半个单侧部分的像素51中将第二分接部TB设置为活性分接部时的信号和当在第二分接部TB侧处具有被遮蔽的半个单侧部分的像素51中将第一分接部TA设置为活性分接部时的信号来检测相位差。
在模式2中，分接部驱动单元21向第一分接部TA和第二分接部TB施加正电压(例如，1.5V)。0V(VSS电位)被施加到像素晶体管Tr，其中，像素晶体管Tr在多层配线层811中形成基板61的像素边界区域中。
在模式2中，可以在第一分接部TA和第二分接部TB的两侧处一致地检测信号，因此可以根据在第一分接部TA侧处具有被遮蔽的半个单侧部分的像素51的信号和在第二分接部TB侧处具有被遮蔽的半个单侧部分的像素51的信号来检测相位差。
模式3涉及如下驱动，在该驱动中，与像素阵列单元20中的图像高度相对应的加权被应用于模式2的驱动中的第一分接部TA和第二分接部TB 的施加电压。更具体地，在像素阵列单元20中的图像高度(距光学中心的距离)增加时，在被施加到第一分接部TA和第二分接部TB的电压中设置电位差。换句话说，在像素阵列单元20中的图像高度增加时，执行驱动，使得像素阵列单元20的内部(中心部分侧)的分接部侧上的施加电压增加。因此，可以通过被施加到分接部的电压的电位差来执行光瞳校正。
模式4是如下模式，在该模式中，向形成在基板61的像素边界区域中的像素晶体管Tr施加负偏置(例如，-1.5V)以代替模式2的驱动中的0V(VSS 电位)。当将负偏置施加到形成在像素边界区域中的像素晶体管Tr时，可以增强从像素晶体管Tr到第一分接部TA和第二分接部TB的电场，因此可以容易地将作为信号电荷的电子注入到分接部中。
模式5是如下模式，在该模式中，向形成在基板61的像素边界区域中的像素晶体管Tr施加负偏置(例如，-1.5V)以代替模式3的驱动中的0V(VSS 电位)。当将负偏置施加到形成在像素边界区域中的像素晶体管Tr时，可以增强从像素晶体管Tr到第一分接部TA和第二分接部TB的电场，因此可以容易地将作为信号电荷的电子注入到分接部中。
在模式1至模式5这五种驱动方法中的任何一种驱动方法中，在第一分接部TA侧处具有被遮蔽的半个单侧部分的像素51中以及在第二分接部TB 侧处具有被遮蔽的半个单侧部分的像素51中，由于遮光区域的差异而在读出信号中出现相位差(相移)，因此可以检测相位差。
根据如上所述的第二十实施例的第一构造示例，在受光元件1中，像素阵列单元20的部分像素51(其中，布置有包括第一分接部TA和第二分接部 TB的多个像素51)包括在第一分接部TA侧处具有被相位差遮光膜1801遮蔽的半个单侧部分的像素51和在第二分接部TB侧处具有被相位差遮光膜 1801遮蔽的半个单侧部分的像素51。因此，它能够获取除了根据第一分接部TA和第二分接部TB之间的信号的分配比获得的测距信息之外的作为辅助信息的相位差信息。基于检测到的相位差信息，可以计算焦点位置并且可以提高深度方向上的精度。
<第二十实施例的第二构造示例>
图89示出根据第二十实施例的第二构造示例的像素的截面图。
在图89的截面图中，将相同的附图标记给予与第二十实施例的第一构造示例相对应的部分，并适当省略其说明。
在图86A至86C所示的第一构造示例中，片上透镜62以一个像素为单位形成，但是在图89的第二构造示例中，针对多个像素51形成一个片上透镜1821。在部分像素51中，在基板61的作为片上透镜1821侧的上表面的一部分上新设置用于相位差检测的相位差遮光膜1811。相位差遮光膜1811 形成在共用同一片上透镜1821的多个像素51之中的预定像素51中。其中与相位差光遮光部膜1811相邻的像素间遮光膜63形成为与相位差遮光膜 1811连续(一体)的构造类似于第一构造示例中的构造。
图90A至90F是示出在第二十实施例的第二构造示例中采用的相位差遮光膜1811和片上透镜1821的布置的平面图。
图90A示出相位差遮光膜1811和片上透镜1821的第一布置示例。
图90A所示的像素组1831包括在上下方向(垂直方向)上布置的两个像素51，并且在像素组1831中，针对布置在上下方向上的两个像素51布置一个片上透镜1821。另外，共用一个片上透镜1821的两个像素51中的第一分接部TA和第二分接部TB的布置彼此相同。在相位差遮光膜1811的形成位置对称的两个像素组1831中，通过使用未形成相位差遮光膜1811的两个像素51来检测相位差。
图90B示出相位差遮光膜1811和片上透镜1821的第二布置示例。
图90B所示的像素组1831包括在上下方向上布置的两个像素51，并且针对布置在上下方向上的两个像素51布置一个片上透镜1821。另外，共用一个片上透镜1821的两个像素51中的第一分接部TA和第二分接部TB的布置彼此相反。在相位差遮光膜1811的形成位置对称的两个像素组1831中，通过使用未形成相位差遮光膜1811的两个像素51来检测相位差。
图90C示出相位差遮光膜1811和片上透镜1821的第三布置示例。
图90C所示的像素组1831包括在左右方向(水平方向)上布置的两个像素51，并且针对布置在左右方向上的两个像素51布置一个片上透镜1821。另外，共用一个片上透镜1821的两个像素51中的第一分接部TA和第二分接部TB的布置彼此相同。在相位差遮光膜1811的形成位置对称的两个像素组1831中，通过使用未形成相位差遮光膜1811的两个像素51来检测相位差。
图90D示出相位差遮光膜1811和片上透镜1821的第四布置示例。
图90D所示的像素组1831包括在左右方向(水平方向)上布置的两个像素51，并且针对在左右方向上布置的两个像素51设置一个片上透镜1821。另外，共用一个片上透镜1821的两个像素51中的第一分接部TA和第二分接部TB的布置彼此相反。在相位差遮光膜1811的形成位置对称的两个像素组1831中，通过使用未形成相位差遮光膜1811的两个像素51来检测相位差。
图90E示出相位差遮光膜1811和片上透镜1821的第五布置示例。
图90E所示的像素组1831包括以2×2布置的四个像素51，并且针对四个像素51设置一个片上透镜1821。共用一个片上透镜1821的四个像素51 中的第一分接部TA和第二分接部TB的布置彼此相同。在相位差遮光膜1811 的形成位置对称的两个像素组1831中，通过使用未形成相位差遮光膜1811 的四个像素51来检测相位差。
图90F示出相位差遮光膜1811和片上透镜1821的第六布置示例。
图90F所示的像素组1831包括以2×2布置的四个像素51，并且针对四个像素51设置一个片上透镜1821。共用一个片上透镜1821的四个像素51 中的第一分接部TA和第二分接部TB的布置在左右像素中彼此相反。在相位差遮光膜1811的形成位置对称的两个像素组1831中，通过使用未形成相位差遮光膜1811的四个像素51来检测相位差。
如上所述，作为在针对多个像素51形成一个片上透镜1821的情况下的布置，可以采用其中针对两个像素布置一个片上透镜1821或针对四个像素布置一个片上透镜1821的布置中的任一布置。相位差遮光膜1811遮蔽与一个片上透镜1821下方的半个单侧部分相对应的多个像素。
作为第二构造示例中的驱动模式，可以采用参考图88说明的包括模式 1至模式5的五种驱动方法。
因此，根据第二十实施例的第二构造示例，在像素阵列单元20的部分像素51(其中布置有包括第一分接部TA和第二分接部TB的多个像素51)中，包括了相位差遮光膜1811的形成位置对称的两个像素组1831。因此，可以获取除了根据第一分接部TA和第二分接部TB之间的信号的分配比获得的测距信息之外的作为辅助信息的相位差信息。基于检测到的相位差信息，可以计算焦点位置并且可以提高深度方向上的精度。
应注意，作为构成像素阵列单元20的多个像素51，可以混合第二十实施例的第一构造示例中的像素51和第二十实施例的第二构造示例中的像素 51。
<没有相位差遮光膜的变形例>
在第二十实施例的第一构造示例和第二构造示例中，已经说明了其中在片上透镜62和基板61之间设置相位差遮光膜1801或1811的构造。
然而，即使在不包括相位差遮光膜1801或1811的像素51中，也可以在使用模式1至模式5中的五种驱动方法之中的将正电压同时施加到第一分接部TA和第二分接部TB的模式2至模式5中的驱动时获得相位差信息。例如，可以通过在模式2至模式5中驱动一个片上透镜1821下方的多个像素之中的半个单侧像素51来获取相位差信息。即使在其中针对一个像素设置一个片上透镜62的构造中，也可以通过在模式2至模式5中驱动像素来获取相位差信息。
因此，在不包括相位差遮光膜1801或1811的像素51中，可以通过在模式2至模式5中执行驱动来获取相位差信息。即使在这种情况下，也可以基于检测到的相位差信息计算焦点位置，并且可以提高深度方向的精度。
应注意，在不包括相差遮光膜1801或1811的像素51中，在希望通过使用模式1中驱动的情况下，当从光源发射的照射光设置为无间歇地连续发射的连续光时，可以获取相位差信息。
<第二十一实施例>
接下来，将说明能够获取除了根据第一分接部TA和第二分接部TB之间的信号的分配比获得的测距信息之外的作为辅助信息的偏振度信息的受光元件1的构造示例。
图91示出根据第二十一实施例的像素的截面图。
在图91中，将相同的附图标记给予与第二十实施例相对应的部分，并适当省略其说明。
在图91的第二十一实施例中，偏振滤光器1841设置在片上透镜62和基板61之间。例如，根据第二十一实施例的像素51具有与图2所示的第一实施例、图36所示的第十四实施例或者第十五实施例的构造类似的构造，但不同之处在于设置了偏振滤光器1841。
偏振滤光器1841、片上透镜62、第一分接部TA和第二分接部TB设置为图92A或图92B中的任一种布置。
图92A是示出第二十一实施例中的偏振器滤光器1841、片上透镜62、第一分接部TA和第二分接部TB的第一布置示例的平面图。
如图92A所示，偏振滤光器1841具有0°、45°、90°和135°之间的任一个偏振方向，并且在像素阵列单元20的预定像素51中以四个像素为单位 (2×2)形成有相差45°的偏振方向的四种偏振滤光器1841。
片上透镜62以像素为单位设置，并且第一分接部TA和第二分接部TB 之间的位置关系在整个像素中彼此相同。
图92B是示出第二十一实施例中的偏振器滤光器1841、片上透镜62、第一分接部TA和第二分接部TB的第二布置示例的平面图。
如图92B所示，偏振滤光器1841具有0°、45°、90°和135°之间的任一个偏振方向，并且在像素阵列单元20的预定像素51中以四个像素为单位 (2×2)形成有相差45°的偏振方向的四种偏振滤光器1841。
片上透镜62以像素为单位设置，并且第一分接部TA与第二分接部TB 之间的位置关系在水平方向上的相邻像素之间彼此相反。换句话说，其中第一分接部TA和第二分接部TB的布置彼此相反的像素列在水平方向上交替地排列。
作为包括偏振滤光器1841的像素51的驱动方法，在第二十实施例中参考图88说明的模式1至模式5中的五种驱动方法是可能的。
在第二十一实施例中，在布置在像素阵列单元20中的多个像素51之中，多个部分像素51包括如图91和图92A和图92B所示的偏振滤光器1841。
当通过模式1至模式5中的任一者来驱动包括偏振滤光器1841的像素 51时，可以获取偏振度信息。基于所获取的偏振度信息，可以获取与作为被摄体的物体表面的表面状态(不平整性)和相对距离差异有关的信息，可以计算反射方向，或者可以获取诸如玻璃等透明物体的测距信息以及到在透明物体之前的物体的测距信息。
另外，当将从光源发射的照射光的频率设置为多种，并且针对每个频率将偏振方向设置为不同时，执行多频并行测距(multiple-frequency parallel distancemeasurement)。例如20兆赫、40兆赫、60兆赫和100兆赫的四种照射光被同时发射，并且其偏振方向设置为符合偏振滤光器1841的偏振方向的0°、45°、90°和135°，可以通过同时接收四种照射光的反射光束来获取测距信息。
应注意，可以将受光元件1的像素阵列单元20中的全部像素51设置为包括偏振滤光器1841的像素51。
<第二十二实施例>
接下来，将说明能够获取除了根据第一分接部TA和第二分接部TB之间的信号的分配比获得的测距信息之外的作为辅助信息的RGB的每个波长的灵敏度信息的受光元件1的构造示例。
图93A和93B示出根据第二十二实施例的像素的截面图。
在第二十二实施例中，受光元件1包括图93A或图93B中的至少部分像素51，以作为像素阵列单元20中的部分像素51。
在图93A和93B中，将相同的附图标记给予与第二十实施例相对应的部分，并适当省略其说明。
在图93A所示的像素51中，在片上透镜62和基板61之间形成允许透射R(红色)、G(绿色)和B(蓝色)中的任一波长的彩色滤光器1861。例如，图 93A所示的像素51具有与图2所示的第一实施例、图36所示的第十四实施例或第十五实施例的构造类似的构造，不同之处在于设置了彩色滤光器 1861。
另一方面，在图93B中，其中通过层叠在片上透镜62和基板61之间形成有用于截止红外光的IR截止滤光器1871和彩色滤光器1872的像素51和没有形成IR截止滤光器1871和彩色滤光器1872的像素51布置成彼此相邻。另外，在形成有IR截止滤光器1871和彩色滤光器1872的像素51的基板 61中形成光电二极管1881，而没有形成第一分接部TA和第二分接部TB。另外，在形成有光电二极管1881的像素51的像素边界部分处形成用于隔离相邻像素和基板61的像素隔离部1882。例如，像素隔离部1882形成为覆盖诸如钨(W)、铝(Al)和铜(Cu)等金属材料或者诸如具有绝缘膜的多晶硅等导电材料的外周边。由于像素隔离部1882，相邻像素之间的电子迁移受到限制。包括光电二极管1881的像素51通过与包括第一分接部TA和第二分接部TB的像素51的控制配线不同的控制配线来驱动。例如，其它构造类似于图2所示的第一实施例或图36所示的第十四实施例中的构造。
图94A是示出其中以2×2的方式布置有图93所示的像素51的四像素区域中的彩色滤光器1861的布置的平面图。
关于四(2×2)像素区域，在彩色滤光器1861的构造中以2×2的方式布置有允许透射绿色光的的滤光器、允许透射红色光的滤光器、允许透射蓝色光的滤光器和允许透射红外光的滤光器这四种滤光器。
图94B是涉及四像素区域的平面图并且是沿图93A中的线A-A'截取的，其中，在四像素区域中，图93A所示的像素51以2×2的方式布置。
在图93A所示的像素51中，第一分接部TA和第二分接部TB以像素为单位布置。
图94C是示出四像素区域中的彩色滤光器1872的布置的平面图，其中，在四像素区域中，图93B所示的像素51以2×2的方式布置。
关于四(2×2)像素区域，在彩色滤光器1872的构造中以2×2的方式布置有允许透射绿色光的的滤光器、允许透射红色光的滤光器、允许透射蓝色光的滤光器和空气(无滤光器)这四种滤光器。应注意，可以布置允许透射所有波长(R、G、B和IR)的透明滤光器，以代替空气。
在彩色滤光器187中，如图93B所示，IR截止滤光器1871布置在允许透射绿色光的滤光器、允许透射红色光的滤光器和允许透射绿色光的滤光器的上层上。
图94D是涉及四像素区域的平面图并且是沿图93B中的线B-B'截取的，其中，在四像素区域中，图93B所示的像素51以2×2的方式布置。
关于四个(2×2)像素区域中的基板61的一部分，在包括允许透射绿色光、红色光或蓝色光的滤光器的像素51中形成有光电二极管1881，并且在包括空气(无滤光器)的像素51，在基板61的一部分中形成有第一分接部TA和第二分接部TB。另外，用于隔离相邻像素和基板61的像素隔离部1882形成在具有光电二极管1881的像素51的像素边界部分处。
如上所述，图93A所示的像素51具有图94A所示的彩色滤光器1861 和图94B所示的光电转换区域的组合，并且图93B所示的像素51具有图94C 所示的彩色滤光器1872和图94D所示的光电转换区域的组合。
然而，图94A和94C中的彩色滤光器和图94B和94D中的光电转换区域的组合可以彼此替换。也就是说，第二十二实施例中的像素51的构造可以设置为组合有图94A所示的彩色滤光器1861和图94D所示的光电转换区域的构造，或者组合有图94C所示的彩色滤光器1872和图94B所示的光电转换区域的构造。
可以通过模式1至模式5中的五种驱动方法来驱动包括第一分接部TA 和第二分接部TB的像素51。
包括光电二极管1881的像素51的驱动不同于包括第一分接部TA和第二分接部TB的像素51的驱动，并且以与普通图像传感器的像素相同的方式来执行。
根据第二十二实施例，受光元件1可以包括如图93A所示的在形成有第一分接部TA和第二分接部TB的基板61的光入射表面侧上设置有彩色滤光器1861的像素51，以作为像素阵列单元20的布置有具有第一分接部TA 和第二分接部TB的多个像素51的一部分。因此，可以获取G、R、B和IR 中的每者的每个波长的信号，并且可以提高物体识别能力。
另外，根据第二十二实施例，受光元件1可以包括如图93B所示的在基板61的内部设置有光电二极管1881的像素51和在光入射表面侧的彩色滤光器1872(以代替第一分接部TA和第二分接部TB)，以作为像素阵列单元 20的布置有具有第一分接部TA和第二分接部TB的多个像素51的一部分。因此，可以获取与图像传感器中相同的G信号、R信号和B信号，并且可以提高物体识别能力。
另外，如图93A所示的设置有第一分接部TA和第二分接部TB和彩色滤光器1861的像素51以及如图93B所示的设置有光电二极管1881和彩色滤光器1872的像素51可以形成在像素阵列单元20中。
另外，受光元件1的像素阵列单元20中的所有像素51可以构造为具有图94A和94B的组合的像素、具有图94C和94D的组合的像素、具有图94A 和94D的组合的像素和具有图94C和94B的组合的像素之中的至少一种。
<测距模块的构造示例>
图95是示出通过使用图1中的受光元件1输出测距信息的测距模块的构造示例的框图。
测距模块5000包括发光单元5011、发光控制单元5012和受光单元 5013。
发光单元5011包括发射预定波长的光的光源，并且发射具有周期性地波动的亮度的照射光，以使用照射光照射物体。例如，发光单元5011包括发射波长在780nm至1000nm范围内的作为光源的红外光的发光二极管，并且与发光控制信号CLKp同步地发射照射光，其中，发光控制信号CLKp是从发光控制单元5012提供的矩形波。
应注意，只要发光控制信号CLKp是周期信号，发光控制信号CLKp不限于矩形波。例如，发光控制信号CLKp可以是正弦波。
在将发光控制信号CLKp提供给发光单元5011和受光单元5013之后，发光控制单元5012控制照射光的照射时序。例如，发光控制信号CLKp的频率是20兆赫兹(MHz)。应注意，发光控制信号CLKp的频率不限于20兆赫兹(MHz)，并且可以是5兆赫兹(MHz)等。
受光单元5013接收从物体反射的反射光，根据受光结果针对每个像素计算距离信息，生成通过每个像素的灰度值表示到物体的距离的深度图像，并输出深度图像。
作为受光单元5013，使用上述受光元件1，并且作为受光单元5013的受光元件1根据由像素阵列单元20中的每个像素51的每个信号提取单元 65-1和65-2的电荷检测单元(N+半导体区域71)检测的信号强度来针对每个像素计算距离信息，例如，基于发光控制信号CLKp。
如上所述，作为通过间接ToF方法获得到物体的距离信息并输出距离信息的测距模块5000的受光单元5013，可以组合图1中的受光元件1。作为测距模块5000的受光单元5013，当采用上述各个实施例中的受光元件1时，具体地，当采用设置为后照射型并提高像素灵敏度的受光元件是，可以改善测距特性。
<移动体的应用示例>
与本公开相关的技术(本实用新型)可以应用于各种产品。例如，与本公开相关的技术可以实现为安装在汽车、电动汽车、混合动力电动汽车、摩托车、自行车、个人移动装置、飞机、无人机、船舶和机器人等中的一种移动体上的装置。
图96是描绘作为可以应用根据与本公开的实施例的技术的移动体控制系统的示例的车辆控制系统的示意性构造的示例的框图。
车辆控制系统12000包括通过通信网络12001彼此连接的多个电子控制单元。在图96所示的示例中，车辆控制系统12000包括驱动系统控制单元 12010、车身系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和集成控制单元12050。作为集成控制单元12050的功能构造，微型计算机12051、声音/图像输出单元12052和车载网络接口(I/F)12053被示出。
驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统相关的装置的操作。例如，驱动系统控制单元12010充当如下装置的控制装置：诸如内燃机、驱动电动机等用于产生车辆驱动力的驱动力产生装置、用于将驱动力传递到车轮的驱动力传递机构、用于调节车辆的转向角的转向机构、用于产生车辆的制动力的制动装置等。
车身系统控制单元12020根据各种程序来控制设置在车身上的各种装置的操作。例如，车身系统控制单元12020充当如下装置的控制装置：无钥匙进入系统、智能钥匙系统、电动车窗装置、诸如前照灯、倒车灯、刹车灯、转向灯或雾灯等各种灯、等等。在这种情况下，从代替钥匙的移动设备发送的无线电波或者各种开关的信号可以被输入到车身系统控制单元12020。车身系统控制单元12020接收这些输入的无线电波或信号，并控制车辆的门锁装置、电动车窗装置、车灯等。
车辆外部信息检测单元12030检测包括车辆控制系统12000的车辆的外部的信息。例如，车辆外部信息检测单元12030连接到摄像部12031。车辆外部信息检测单元12030使摄像部12031拍摄车辆外部的图像，并接收拍摄图像。基于所接收的图像，车辆外部信息检测单元12030可以执行诸如人、车辆、障碍物、标志、路面上的字符等物体的物体检测处理或者执行用于到物体的距离的距离检测处理。
摄像部12031是光学传感器，其接收光，并输出与接收的光量相对应的电信号。摄像部12031可以输出电信号作为图像，或者可以输出电信号作为关于测量距离的信息。另外，由摄像部12031接收的光可以是可见光，或者可以是诸如红外线等之类的不可见光。
车内信息检测单元12040检测关于车辆内的信息。例如，车内信息检测单元12040连接到用于检测驾驶员状态的驾驶员状态检测部12041。例如，驾驶员状态检测部12041可包括对驾驶员进行摄像的相机。车内信息检测单元12040可以基于从驾驶员状态检测单元12041输入的检测信息来计算驾驶员的疲劳程度或驾驶员的集中程度，或者可以确定驾驶员是否在打瞌睡。
微型计算机12051可以基于由车辆外部信息检测单元12030或车辆内部信息检测单元12040获取的关于车辆内部/外部的信息来计算驱动力产生装置、转向机构或制动装置的控制目标值，并向系统控制单元12010输出控制指令。例如，微型计算机12051可以执行旨在实现高级驾驶员辅助系统 (ADAS)的功能的协同控制，这些功能包括车辆的碰撞避免或减震、基于车间距离的跟随行驶、车速保持行驶、车辆碰撞警告、车辆偏离车道警告等。
另外，微型计算机12051可以执行旨在自动驾驶的协同控制，该自动驾驶用于通过在不取决于驾驶员的操作的情况下基于由车外信息检测单元 12030或车内信息检测单元12040获得的关于车辆周围的信息控制驱动驱动力产生装置、转向机构、制动装置等进行的自动行驶。
另外，微计算机12051可以基于车外信息检测单元12030获得的关于车辆外部的信息向主体系统控制单元12020输出控制命令。例如，微型计算机 12051可以执行协同控制，以旨在通过根据由车辆外部信息检测单元12030 等检测的前方车辆或迎面车辆的位置控制前照灯从远光灯变为近光灯来防止眩光。
声音/图像输出部分12052将声音和图像中的至少一者的输出信号发送到输出装置，该输出装置能够在视觉上或听觉上将信息通知给车辆的乘员或车辆的外部。在图96的示例中，音频扬声器12061、显示部12062和仪表板12063被示出为输出装置。显示部12062可以例如包括车载显示器和平视显示器中的至少一者。
图97是描绘摄像部12031的安装位置的示例的图。
在图97中，摄像部12031包括摄像部12101、12102、12103、12104和12105。
例如，摄像部12101、12102、12103、12104和12105布置在诸如车辆 12100的前鼻部、后视镜、后保险杠和后门以及车辆的驾驶室内的前档玻璃的上部的位置处。设置在前鼻处的摄像部12101和设置在车辆的驾驶室内的前档玻璃的上部处的摄像部12105主要获取车辆12100的前侧的图像。设置在后视镜处的摄像部12102和12103主要获取车辆12100的两侧的图像。设置在后保险杠或后门处的摄像部12104主要获取车辆12100的后部的图像。设置在车辆的驾驶室内的前档玻璃的上部处的摄像部12105主要用于检测前方车辆、行人、障碍物、信号灯、交通标志、车道等。
注意，图97描绘了摄像部12101至12104的摄像范围的示例。摄像范围12111示出设置在前鼻处的摄像部12101的摄像范围，摄像范围12112和 12113分别示出设置在后视镜处的摄像部12102和12103的摄像范围，并且摄像范围12114示出设置在后保险杠或后门处的摄像部12104的摄像范围。例如，通过叠加由摄像部12101至12104摄像的图像数据来获得车辆12100 的从上侧观察的鸟瞰图像。
摄像部12101至12104中的至少一者可以具有获得距离信息的功能。例如，摄像部12101至12104中的至少一者可以是由多个摄像元件构成的立体相机，或者可以是具有用于相位差检测的像素的摄像元件。
例如，微型计算机12051可以基于从摄像部12101至12104获得的距离信息来获取到摄像范围12111至12114内的每个三维物体的距离以及距离的时间变化(相对于车辆12100的相对速度)，从而可以提取在车辆12100的行驶路径上沿着与车辆12100基本上相同的方向以预定速度(例如，0km/h以上) 行进的作为最近的三维物体的三维物体，以作为前方车辆。此外，微型计算机12051可以预先设置在前方车辆的前方保持的车间距离，并且执行自动制动控制(包括跟随停止控制)、自动加速控制(包括跟随启动控制)等。因而，可以执行旨在用于使车辆自主行驶而不依赖于驾驶员的操作等的自动驾驶的协同控制。
例如，微型计算机12051可以基于从摄像部12101至12104获得的距离信息将与三维物体有关的三维物体数据分类为两轮车辆、标准车辆、大型车辆、行人、电线杆和其他三维物体，并提取所分类的三维物体数据，并且将所提取的三维物体数据用于自动避障。例如，微型计算机12051将障碍物识别为可以由车辆12100的驾驶员视觉识别的障碍物和难以由驾驶员视觉识别的障碍物。然后，微型计算机12051确定用于表示与每个障碍物发生碰撞的风险的碰撞风险。在碰撞风险等于或高于设定值并且因此存在碰撞可能性的情况下，微型计算机12051经由音频扬声器12061或显示部12062向驾驶员输出警告，并执行强制减速或者通过驱动系统控制单元12010进行避让转向。由此，微型计算机12051可以执行驱动辅助以避免碰撞。
摄像部12101至12104中的至少一者可以是检测红外光的红外相机。例如，微型计算机12051可以通过确定行人是否存在于摄像部12101至12104 的拍摄图像中来识别行人。行人的这种识别例如通过如下过程来执行：用于提取作为红外成像机的摄像部12101至12104的拍摄图像中的特征点的过程；以及通行对表示物体轮廓的一系列特征点进行图案匹配处理来判定是否是行人的过程。当微型计算机12051确定在摄像部12101至12104的拍摄图像中存在行人并且因此识别出行人时，声音/图像输出单元12052控制显示部12062，以便显示用于强调的方形轮廓线以将其叠加在所识别的行人上。声音/图像输出单元12052还可以控制显示部12062，以便将表示行人的图标等显示在期望的位置。
在上文中，已经说明了可应用与本公开相关的技术的车辆控制系统的示例。根据本公开的技术还可应用于上述构造之中的摄像部12031。具体地，例如，当将图1所示的受光元件1应用于摄像部12031时，可以改善诸如灵敏度等特性。
本实用新型的实施例不限于上述实施例，并且可以在不脱离本技术的精神的范围内进行各种修改。
例如，上述两个或更多个实施例可以适当地彼此组合。也就是说，例如，可以根据给予诸如像素灵敏度等特性的优先级来适当地选择设置在像素或其布置位置中的信号提取单元的数量、信号提取单元的形状或是否采用共用结构、片上透镜的存在与否、像素间遮光部的存在与否、隔离区域的存在与否、片上透镜或基板的厚度、基板或膜设计的类型、光入射表面上的偏置的存在与否、放射部件的存在与否等。
另外，在上述实施例中，已经说明了其中电子用作信号载流子的示例，但是在光电转换中产生的空穴可以用作信号载流子。在这种情况下，检测信号载流子的电荷检测单元可以由P+半导体区域构成，并且在基板内部产生电场的电压施加单元可以由N+半导体区域构成，从而在设置在信号提取单元中的电荷检测单元中检测作为信号载流子的空穴。
根据本技术，当CAPD传感器设置为后照射型受光元件的构造时，可以改善测距特性。
应注意，上述实施例被描述为其中将电压直接施加到形成在基板61中的P+半导体区域73并且通过产生的电场使经光电转换的电荷迁移的驱动方法，但本技术不限于该驱动方法，且也适用于其它驱动方法。例如，可以采用如下驱动方法：使用形成在基板61中的第一和第二传输晶体管和第一和第二浮动扩散区域，并且将预定电压施加到第一和第二传输晶体管的栅电极，以通过第一传输晶体管将经光电转换的电荷分配并累积到第一浮动扩散区域，或者通过第二传输晶体管将光电转换的电荷分布并累积到第一浮动扩散区域。在这种情况下，形成在基板61中的第一和第二传输晶体管分别充当其栅极被施加预定电压的第一和第二电压施加单元，并且形成在基板61 中的第一和第二浮动扩散区域分别充当用于检测由光电转换产生的电荷的第一和第二电荷检测单元。
另外，换句话说，在其中将电压直接施加到形成在基板61中的P+半导体区域73并且通过产生的电场使经光电转换的电荷迁移的驱动方法中，设置为第一和第二电压施加单元的两个P+半导体区域是被施加预定电压的控制节点，并且设置为第一和第二电荷检测单元的两个N+半导体区域71是用于检测电荷的检测节点。在其中将预定电压施加到第一和第二传输晶体管的栅极并且使光电转换的电荷在第一浮置扩散区域或第二浮置扩散区域上累积的驱动方法中，第一和第二传输晶体管的栅极是被施加预定电压的控制节点，并且形成在基板61中的第一和第二浮动扩散区域是用于检测电荷的检测节点。
另外，本说明书中说明的效果仅是说明性的且不限于此，并且可以表现出其它效果。
应注意，本实用新型可采用以下构造。
(1)一种受光元件，其包括：
片上透镜；
配线层；和
半导体层，其布置在所述片上透镜和所述配线层之间，
其中，所述半导体层包括：
第一电压施加单元，其被施加第一电压，
第二电压施加单元，其被施加与所述第一电压不同的第二电压，
第一电荷检测单元，其布置在所述第一电压施加单元的周边，
第二电荷检测单元，其布置在所述第二电压施加单元的周边，和
电荷排出区域，其设置在有效像素区域的外侧。
(2)根据(1)所述的受光元件，其中，
所述配线层至少包括一个包括反射部件的层，并且
所述反射部件设置成在平面图中与所述第一电荷检测单元或所述第二电荷检测单元重叠。
(3)根据(1)或(2)所述的受光元件，其中，
所述配线层至少包括一个包括遮光部件的层，并且
所述遮光部件设置成在平面图中与所述第一电荷检测单元或所述第二电荷检测单元重叠。
(4)根据(1)至(3)中任一项所述的受光元件，其中，
所述电荷排出区域包括受到驱动的开口像素。
(5)根据(1)至(4)中任一项所述的受光元件，其中，
所述电荷排出区域包括受到驱动的遮光像素。
(6)根据(1)至(5)中任一项所述的受光元件，其中，
所述电荷排出区域包括被施加零电压或正电压的高浓度N型区域。
(7)根据(1)至(6)中任一项所述的受光元件，其还包括：
在像素的边界部分处的P阱区域，其与所述第一电荷检测单元和所述第二电荷检测单元的周边处的绝缘膜接触。
(8)根据(7)所述的受光元件，其中，
所述P阱区域的杂质浓度高于光电转换区域的杂质浓度。
(9)根据(1)至(6)中任一项所述的受光元件，其还包括：
被施加零电压或正电压的N型扩散层，其在所述第一电荷检测单元和所述第二电荷检测单元的周边处的绝缘膜与形成有像素晶体管的P阱区域之间的间隙区域中。
(10)根据(9)所述的受光元件，其中，
所述N型扩散层布置成被所述有效像素区域内部的像素列共用。
(11)根据(9)所述的受光元件，其中，
所述N型扩散层布置在所述有效像素区域外侧的像素中。
(12)根据(9)所述的受光元件，其中，
所述N型扩散层布置在所述有效像素区域内部的每个像素中。
(13)根据(1)至(12)中任一项所述的受光元件，其中，
所述第一电压施加单元和所述第二电压施加单元由分别形成在所述半导体层中的第一P型半导体区域和第二P型半导体区域构成。
(14)根据(1)至(12)中任一项所述的受光元件，其中，
所述第一电压施加单元和所述第二电压施加单元由分别形成在所述半导体层中的第一传输晶体管和第二传输晶体管构成。
(15)一种测距模块，其包括：
受光元件，其包括片上透镜、配线层以及布置在所述片上透镜和所述配线层之间的半导体层，所述半导体层包括被施加第一电压的第一电压施加单元、被施加不同于所述第一电压的第二电压的第二电压施加单元、布置在所述第一电压施加电压的周边处的第一电荷检测单元、布置在所述第二电压施加单元的周边处的第二电荷检测单元以及设置在有效像素区域外侧的电荷排出区域；
光源，其发出具有周期性地波动的亮度的照射光；和
发光控制单元，其控制所述照射光的照射时序。
本领域技术人员应该理解，在不脱离所附权利要求或其等同物的范围的情况下，可以根据设计要求和其它因素进行各种修改、组合、子组合和更改。

Claims (15)

1.一种受光元件，其特征在于包括：
片上透镜；
配线层；和
半导体层，其布置在所述片上透镜和所述配线层之间，
其中，所述半导体层包括：
第一电压施加单元，其被施加第一电压，
第二电压施加单元，其被施加与所述第一电压不同的第二电压，
第一电荷检测单元，其布置在所述第一电压施加单元的周边处，
第二电荷检测单元，其布置在所述第二电压施加单元的周边处，和
电荷排出区域，其设置在有效像素区域的外侧。
2.根据权利要求1所述的受光元件，其中，
所述配线层至少包括一个包括反射部件的层，并且
所述反射部件设置成在平面图中与所述第一电荷检测单元和/或所述第二电荷检测单元重叠。
3.根据权利要求1所述的受光元件，其中，
所述配线层至少包括一个包括遮光部件的层，并且
所述遮光部件设置成在平面图中与所述第一电荷检测单元和/或所述第二电荷检测单元重叠。
4.根据权利要求1所述的受光元件，其中，
所述电荷排出区域包括受到驱动的开口像素。
5.根据权利要求1所述的受光元件，其中，
所述电荷排出区域包括受到驱动的遮光像素。
6.根据权利要求1所述的受光元件，其中，
所述电荷排出区域包括被施加零电压或正电压的高浓度N型区域。
7.根据权利要求1所述的受光元件，其还包括：
在像素的边界部分处的P阱区域，其与所述第一电荷检测单元和所述第二电荷检测单元的周边处的绝缘膜接触。
8.根据权利要求7所述的受光元件，其中，
所述P阱区域的杂质浓度高于光电转换区域的杂质浓度。
9.根据权利要求1所述的受光元件，其还包括：
在所述第一电荷检测单元和所述第二电荷检测单元的周边处的绝缘膜与形成有像素晶体管的P阱区域之间的间隙区域中的N型扩散层，其被施加零电压或正电压。
10.根据权利要求9所述的受光元件，其中，
所述N型扩散层布置成被所述有效像素区域内部的像素列共用。
11.根据权利要求9所述的受光元件，其中，
所述N型扩散层布置在所述有效像素区域外侧的像素中。
12.根据权利要求9所述的受光元件，其中，
所述N型扩散层布置在所述有效像素区域内部的每个像素中。
13.根据权利要求1至12中任一项所述的受光元件，其中，
所述第一电压施加单元和所述第二电压施加单元由分别形成在所述半导体层中的第一P型半导体区域和第二P型半导体区域构成。
14.根据权利要求1至12中任一项所述的受光元件，其中，
所述第一电压施加单元和所述第二电压施加单元由分别形成在所述半导体层中的第一传输晶体管和第二传输晶体管构成。
15.一种测距模块，其特征在于包括：
根据权利要求1至14中任一项所述的受光元件；
光源，其发出具有周期性地波动的亮度的照射光；和
发光控制单元，其控制所述照射光的照射时序。
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