JP2021150402A - 受光素子および制御方法 - Google Patents

Abstract

【課題】電荷収集効率を増大させることができる受光素子および制御方法を提供する。【解決手段】受光素子は、画素アレイと、第１配線と、第２配線とを有する。画素アレイは、入射する光を信号電荷に光電変換する受光領域５０と、信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を受光領域５０に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素５１Ａ〜５１Ｆが行列状に配列される。第１配線は、隣接しない一対の受光画素における第１電極同士を接続する。第２配線は、一対の受光画素における第２電極同士を接続する。【選択図】図３Ａ

Description

本開示は、受光素子および制御方法に関する。

間接ＴｏＦ（Time of Flight）方式を利用した測距システムに使用される受光素子は、複数の受光画素が行列状に配列される画素アレイを備える。各受光画素は、入射する光を信号電荷に光電変換する受光領域と、信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を受光領域に発生させる電圧が交互に印加される一対の電極とを備える。（例えば、特許文献１参照）。

特開２０１１−８６９０４号公報

しかしながら、受光画素は、微細化が進むと、電荷収集効率が低下する。

そこで、本開示では、電荷収集効率を増大させることができる受光素子および制御方法を提案する。

本開示によれば、受光素子が提供される。受光素子は、画素アレイと、第１配線と、第２配線とを有する。画素アレイは、入射する光を信号電荷に光電変換する受光領域と、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素が行列状に配列される。第１配線は、隣接しない一対の受光画素における前記第１電極同士を接続する。第２配線は、前記一対の受光画素における前記第２電極同士を接続する。

本開示に係る受光素子の一例である固体撮像素子の構成例を示す図である。 本開示に係る画素の構成例を示す図である。 本開示に係る電流制御方法の説明図である。 本開示に係る電流制御方法の説明図である。 本開示に係る電圧印加方法の説明図である。 本開示に係る電圧印加方法の説明図である。 本開示に係る電圧印加方法の説明図である。 本開示に係る画素構造例を示す図である。 本開示に係る画素構造例を示す図である。 本開示に係る画素構造例を示す図である。 本開示に係る画素分離領域の配置例を示す図である。 本開示に係る画素分離領域の配置例を示す図である。 本開示に係る画素分離領域の配置例を示す図である。 本開示に係る画素駆動回路の説明図である。 本開示に係る画素駆動回路の説明図である。 本開示に係る画素駆動回路の説明図である。 本開示に係る画素駆動回路の説明図である。

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

［１．固体撮像素子の構成例］
本技術は、例えば間接ＴｏＦ（Time of Flight）方式により測距を行う測距システムを構成する固体撮像素子や、そのような固体撮像素子を有する撮像装置などに適用することが可能である。

例えば、測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。

図１は、本技術を適用した受光素子の一例である固体撮像素子の一実施の形態の構成例を示す図である。

図１に示す固体撮像素子１１は、裏面照射型のＣＡＰＤ（Current Assisted Photonic Demodulator）センサであり、測距機能を有する撮像装置に設けられている。

固体撮像素子１１は、図示せぬ半導体基板上に形成された画素アレイ部２１と、周辺回路部とを有する構成となっている。周辺回路部は、例えば垂直駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５から構成されている。周辺回路部は、画素アレイ部２１と同じ半導体基板上に集積してもよいし、周辺回路部の一部または全部を画素アレイ部２１とは別の半導体基板に形成し、画素アレイ部２１の基板と貼り合わせて一体にしてもよい。

固体撮像素子１１には、さらに信号処理部２６およびデータ格納部２７も設けられている。なお、信号処理部２６およびデータ格納部２７は、固体撮像素子１１と同じ基板上に搭載してもよいし、撮像装置における固体撮像素子１１とは別の基板上に配置するようにしてもよい。

画素アレイ部２１は、受光した光量に応じた信号電荷を生成し、その信号電荷に応じた信号を出力する受光画素（以下、単に「画素」記載する）が行方向および列方向に、すなわち行列状に２次元配置された構成となっている。すなわち、画素アレイ部２１は、入射した光を光電変換し、その結果得られた信号電荷に応じた信号を出力する画素を複数有している。

ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）をいい、列方向とは画素列の画素の配列方向（すなわち、垂直方向）をいう。つまり、行方向は図中、横方向であり、列方向は図中、縦方向である。

画素アレイ部２１において、行列状の画素配列に対して、画素行ごとに画素駆動線２８が行方向に沿って配線され、各画素列に２つの垂直信号線２９が列方向に沿って配線されている。例えば画素駆動線２８は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１では、画素駆動線２８について１本の配線として示しているが、１本に限られるものではない。画素駆動線２８の一端は、垂直駆動部２２の各行に対応した出力端に接続されている。

垂直駆動部２２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部２１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２は、垂直駆動部２２を制御するシステム制御部２５とともに、画素アレイ部２１の各画素の動作を制御する駆動部を構成している。

垂直駆動部２２による駆動制御に応じて画素行の各画素から出力される信号は、垂直信号線２９を通してカラム処理部２３に入力される。カラム処理部２３は、各画素から垂直信号線２９を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やＡＤ（Analog to Digital）変換処理などを行う。

水平駆動部２４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。この水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された画素信号が順番に出力される。

システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。

信号処理部２６は、少なくとも演算処理機能を有し、カラム処理部２３から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部２７は、信号処理部２６での信号処理にあたって、その処理に必要なデータを一時的に格納する。

［２．画素の構成例］
次に、画素アレイ部２１に設けられた画素の構成例について説明する。画素アレイ部２１に設けられた画素は、例えば図２に示すように構成される。

図２は画素アレイ部２１に設けられた１つの画素５１の断面を示しており、この画素５１は外部から受光領域５０に入射した光、特に赤外光を受光して光電変換し、その結果得られた信号電荷に応じた信号を出力する。

画素５１は、例えばシリコン基板、すなわちＰ型半導体領域からなるＰ型半導体基板である基板６１と、その基板６１上に形成されたオンチップレンズ６２−１を含む集光構造６２とを有している。

基板６１の図中、上側の表面、つまり受光領域５０における外部からの光が入射する側の面（以下、入射面とも称する）上には、外部から入射した光を集光して受光領域５０内に入射させる集光構造６２が形成されている。

また、画素５１は、受光領域５０の入射面上における画素５１の端部分に、隣接する画素間での混色を防止するための画素間遮光部６３−１および画素間遮光部６３−２が形成されている。

また、受光領域５０における入射面とは反対側の面の部分には、画素５１内に形成されたトランジスタ等を駆動するための配線や、画素５１から信号を読み出すための配線などが形成された配線層（図示略）が積層により形成されている。

受光領域５０内における入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜６４と、Ｔａｐ（タップ）と呼ばれる信号取り出し部６５−１および信号取り出し部６５−２とが形成されている。

この例では、受光領域５０の入射面とは反対側の面近傍における画素５１の中心部分に酸化膜６４が形成されており、その酸化膜６４の両端にそれぞれ信号取り出し部６５−１および信号取り出し部６５−２が形成されている。

ここで、信号取り出し部６５−１は、Ｎ型半導体領域であるＮ＋半導体領域７１−１およびＮ−半導体領域７２−１と、Ｐ型半導体領域であるＰ＋半導体領域７３−１およびＰ−半導体領域７４−１とを有している。

すなわち、受光領域５０の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、右側に隣接する位置にＮ＋半導体領域７１−１が形成されている。また、Ｎ＋半導体領域７１−１の図中、上側に、そのＮ＋半導体領域７１−１を覆うように（囲むように）Ｎ−半導体領域７２−１が形成されている。

さらに、受光領域５０の入射面とは反対側の面の表面内側部分における、Ｎ＋半導体領域７１−１の図中、右側に隣接する位置にＰ＋半導体領域７３−１が形成されている。また、Ｐ＋半導体領域７３−１の図中、上側に、そのＰ＋半導体領域７３−１を覆うように（囲むように）Ｐ−半導体領域７４−１が形成されている。

なお、ここでは図示はされていないが、より詳細には受光領域５０を受光領域５０の面と垂直な方向から見たときに、Ｐ＋半導体領域７３−１およびＰ−半導体領域７４−１を中心として、それらのＰ＋半導体領域７３−１およびＰ−半導体領域７４−１の周囲を囲むように、Ｎ＋半導体領域７１−１およびＮ−半導体領域７２−１が形成されている。

同様に信号取り出し部６５−２は、Ｎ型半導体領域であるＮ＋半導体領域７１−２およびＮ＋半導体領域７１−２よりもドナー不純物の濃度が低いＮ−半導体領域７２−２と、Ｐ型半導体領域であるＰ＋半導体領域７３−２およびＰ＋半導体領域７３−２よりもアクセプター不純物濃度が低いＰ−半導体領域７４−２とを有している。ここで、ドナー不純物とは、例えばＳｉに対してのリン（Ｐ）やヒ素（Ａｓ）等の元素の周期表で5族に属する元素が挙げられ。アクセプター不純物とは、例えばＳｉに対してのホウ素（Ｂ）等の元素の周期表で３族に属する元素が挙げられる。

すなわち、受光領域５０の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、左側に隣接する位置にＮ＋半導体領域７１−２が形成されている。また、Ｎ＋半導体領域７１−２の図中、上側に、そのＮ＋半導体領域７１−２を覆うように（囲むように）Ｎ−半導体領域７２−２が形成されている。

さらに、受光領域５０の入射面とは反対側の面の表面内側部分における、Ｎ＋半導体領域７１−２の図中、左側に隣接する位置にＰ＋半導体領域７３−２が形成されている。また、Ｐ＋半導体領域７３−２の図中、上側に、そのＰ＋半導体領域７３−２を覆うように（囲むように）Ｐ−半導体領域７４−２が形成されている。

なお、ここでは図示はされていないが、より詳細には受光領域５０を受光領域５０の面と垂直な方向から見たときに、Ｐ＋半導体領域７３−２およびＰ−半導体領域７４−２を中心として、それらのＰ＋半導体領域７３−２およびＰ−半導体領域７４−２の周囲を囲むように、Ｎ＋半導体領域７１−２およびＮ−半導体領域７２−２が形成されている。

以下、信号取り出し部６５−１および信号取り出し部６５−２を特に区別する必要のない場合、単に信号取り出し部６５とも称することとする。

また、以下、Ｎ＋半導体領域７１−１およびＮ＋半導体領域７１−２を特に区別する必要のない場合、単にＮ＋半導体領域７１とも称し、Ｎ−半導体領域７２−１およびＮ−半導体領域７２−２を特に区別する必要のない場合、単にＮ−半導体領域７２とも称することとする。

さらに、以下、Ｐ＋半導体領域７３−１およびＰ＋半導体領域７３−２を特に区別する必要のない場合、単にＰ＋半導体領域７３とも称し、Ｐ−半導体領域７４−１およびＰ−半導体領域７４−２を特に区別する必要のない場合、単にＰ−半導体領域７４とも称することとする。

また、受光領域５０では、Ｎ＋半導体領域７１−１とＰ＋半導体領域７３−１との間には、それらの領域を分離するための分離部７５−１が酸化膜等により形成されている。同様にＮ＋半導体領域７１−２とＰ＋半導体領域７３−２との間にも、それらの領域を分離するための分離部７５−２が酸化膜等により形成されている。以下、分離部７５−１および分離部７５−２を特に区別する必要のない場合、単に分離部７５とも称することとする。

受光領域５０に設けられたＮ＋半導体領域７１は、外部から画素５１に入射してきた光の光量、すなわち受光領域５０による光電変換により発生した信号キャリアの量を検出するための検出部として機能する。また、Ｐ＋半導体領域７３は、多数キャリア電流を受光領域５０に注入するための、すなわち受光領域５０に直接電圧を印加して受光領域５０内に電界を発生させるための注入接触部として機能する。

画素５１では、Ｎ＋半導体領域７１−１には、直接、図示せぬ浮遊拡散領域であるＦＤ（Floating Diffusion）部（以下、特にＦＤ部Ａとも称する）が接続されており、さらにそのＦＤ部Ａは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。

同様に、Ｎ＋半導体領域７１−２には、直接、ＦＤ部Ａとは異なる他のＦＤ部（以下、特にＦＤ部Ｂとも称する）が接続されており、さらにそのＦＤ部Ｂは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。ここで、ＦＤ部ＡとＦＤ部Ｂとは互いに異なる垂直信号線２９に接続されている。

例えば間接ＴｏＦ方式により対象物までの距離を測定しようとする場合、固体撮像素子１１が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、固体撮像素子１１の受光領域５０は入射してきた反射光（赤外光）を受光して光電変換する。

このとき、垂直駆動部２２は画素５１を駆動させ、光電変換により得られた信号電荷をＦＤ部ＡとＦＤ部Ｂとに振り分ける。なお、上述したように画素５１の駆動は垂直駆動部２２ではなく、垂直信号線２９や他の垂直方向に長い制御線を介して、別に設けられた駆動部や水平駆動部２４等により行われるようにしてもよい。

ここで、一般的な間接ＴｏＦ方式では、１画素内に設けられる一対のＰ＋半導体領域７３に対して、交互に所定の電圧を印加して、ＦＤ部ＡとＦＤ部Ｂとに光電変換により得られた信号電荷を振り分ける。

例えば、あるタイミングでは、垂直駆動部２２はコンタクト等を介して２つのＰ＋半導体領域７３に電圧を印加する。具体的には、あるタイミングでは、垂直駆動部２２は、Ｐ＋半導体領域７３−１に接続される電極ＭＩＸ１に１．５Ｖの電圧を印加し、Ｐ＋半導体領域７３−２に接続される電極ＭＩＸ０には０Ｖの電圧を印加する。

すると、受光領域５０における２つのＰ＋半導体領域７３の間に電界が発生し、Ｐ＋半導体領域７３−１からＰ＋半導体領域７３−２へと電流が流れる。この場合、受光領域５０内の正孔（ホール）はＰ＋半導体領域７３−２の方向へと移動することになり、電子はＰ＋半導体領域７３−１の方向へと移動することになる。

したがって、このような状態で集光構造６２を介して外部からの赤外光（反射光）が受光領域５０内に入射し、その赤外光が受光領域５０内で光電変換されて電子と正孔のペアに変換されると、得られた電子はＰ＋半導体領域７３間の電界によりＰ＋半導体領域７３−１の方向へと導かれ、Ｎ＋半導体領域７１−１内へと移動する。

この場合、光電変換で発生した電子が、画素５１に入射した赤外光の量、すなわち赤外光の受光量に応じた信号電荷を検出するための信号キャリアとして用いられることになる。

これにより、Ｎ＋半導体領域７１−１には、Ｎ＋半導体領域７１−１内へと移動してきた電子に応じた信号電荷が蓄積されることになり、この信号電荷がＦＤ部Ａや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。

すなわち、Ｎ＋半導体領域７１−１の蓄積電荷が、そのＮ＋半導体領域７１−１に直接接続されたＦＤ部Ａに転送され、ＦＤ部Ａに転送された信号電荷に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてＡＤ変換処理等の処理が施され、その結果得られた画素信号が信号処理部２６へと供給される。

この画素信号は、Ｎ＋半導体領域７１−１により検出された電子に応じた信号電荷量、すなわちＦＤ部Ａに蓄積された信号電荷の量を示す信号となる。換言すれば、画素信号は画素５１で受光された赤外光の光量を示す信号であるともいうことができる。

また、次のタイミングでは、これまで受光領域５０内で生じていた電界と反対方向の電界が発生するように、垂直駆動部２２によりコンタクト等を介して２つのＰ＋半導体領域７３に電圧が印加される。具体的には、Ｐ＋半導体領域７３−２に接続される電極ＭＩＸ０には１．５Ｖの電圧が印加され、Ｐ＋半導体領域７３−１に接続される電極ＭＩＸ１には０Ｖの電圧が印加される。

これにより、受光領域５０における２つのＰ＋半導体領域７３の間で電界が発生し、Ｐ＋半導体領域７３−２からＰ＋半導体領域７３−１へと電流が流れる。

このような状態で集光構造６２を介して外部からの赤外光（反射光）が受光領域５０内に入射し、その赤外光が受光領域５０内で光電変換されて電子と正孔のペアに変換されると、得られた電子はＰ＋半導体領域７３間の電界によりＰ＋半導体領域７３−２の方向へと導かれ、Ｎ＋半導体領域７１−２内へと移動する。

これにより、Ｎ＋半導体領域７１−２には、Ｎ＋半導体領域７１−２内へと移動してきた電子に応じた信号電荷が蓄積されることになり、この信号電荷がＦＤ部Ｂや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。

すなわち、Ｎ＋半導体領域７１−２の蓄積電荷が、そのＮ＋半導体領域７１−２に直接接続されたＦＤ部Ｂに転送され、ＦＤ部Ｂに転送された信号電荷に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてＡＤ変換処理等の処理が施され、その結果得られた画素信号が信号処理部２６へと供給される。

上述した例では、Ｐ＋半導体領域７３−１および７３−２は、所定の電圧である１．５Ｖの電圧と、０Ｖの電圧とが交互に印加される第１電極および第２電極となる。また、Ｎ＋半導体領域７１−１および７１−２は、受光領域５０に入射された光が光電変換されて生成された信号電荷を検出して、蓄積する電荷蓄積電極となる。

このようにして、一般的な間接ＴｏＦ方式では、同じ画素５１において互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部２６は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。

このように互いに異なるＮ＋半導体領域７１へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ＴｏＦ方式と呼ばれている。

しかしながら、画素５１は、微細化が進むと、信号取り出し部６５−１と信号取り出し部６５−２との間隔が縮小されるが、受光領域５０の厚さ（深さ）方向の長さは縮小されない。

このため、画素５１は、微細化される場合、信号取り出し部６５−１から信号取り出し部６５−２へ電流を流しても、受光領域５０における光の入射面近傍まで十分に電界を広げることができない。その結果、画素５１は、受光領域５０における光の入射面近傍において光電変換された信号電荷を効率的に信号取り出し部６５−１へ誘導することができず、電荷収集効率が低下する。

そこで、本開示では、隣接する画素５１間、または、１画素以上離れた画素５１間における受光領域５０内に電流を流してＦＤ部ＡとＦＤ部Ｂとに信号電荷を振り分けることによって、電荷収集効率を向上させる。

［３．電流制御方法］
図３Ａおよび図３Ｂは、本開示に係る電流制御方法の説明図である。図３Ａ及び図３Ｂには、同一列に並ぶ６個の画素５１Ａ〜５１Ｆの受光領域５０に流れる電流の向きを受光領域５０内に矢印によって示している。

また、図３Ａおよび図３Ｂには、各画素５１Ａ〜５１Ｆにおける一対の信号取り出し部６５−１，６５−２のうち、Ｐ＋半導体領域７３に正の電圧が印加されている方を矩形点線枠Ａ、０Ｖ以下の電圧が印加されている方を矩形点線枠Ｂとして示している。

信号取り出し部６５−１は、Ｐ＋半導体領域７３に正の電圧が印加される場合には、信号取り出し部Ａとなり、０Ｖ以下の電圧が印加される場合には、信号取り出し部Ｂとなる。同様に、信号取り出し部６５−２は、Ｐ＋半導体領域７３に正の電圧が印加される場合には、信号取り出し部Ａとなり、０Ｖ以下の電圧が印加される場合には、信号取り出し部Ｂとなる。

このため、ここでは、あるタイミングにおいてＰ＋半導体領域７３に正の電圧が印加されている方の信号取り出し部６５を信号取り出し部Ａ、Ｐ＋半導体領域７３に０Ｖ以下の電圧が印加されている方の信号取り出し部６５を信号取り出し部Ｂと称する。

本開示に係る電流制御方法では、図３Ａに示すように、あるタイミングでは、画素５１Ｂの信号取り出し部Ａから画素５１Ｃの信号取り出し部Ｂへ電流を流し、画素５１Ｄの信号取り出し部Ａから画素５１Ｅの信号取り出し部Ｂへ電流を流す。

これにより、２つの画素５１Ｂ，５１Ｃにおいて光電変換された信号電荷は、画素５１Ｂ，５１Ｃにおける受光領域５０に示す矢印の方向とは逆方向に誘導され、画素５１Ｂの信号取り出し部Ａへ転送される。また、２つの画素５１Ｄ，５１Ｅにおいて光電変換された信号電荷は、画素５１Ｄ，５１Ｅにおける受光領域５０に示す矢印の方向とは逆方向に誘導され、画素５１Ｄの信号取り出し部Ａへ転送される。

そして、次のタイミングでは、図３Ｂに示すように、画素５１Ａの信号取り出し部Ａから画素５１Ｂの信号取り出し部Ｂへ、画素５１Ｃの信号取り出し部Ａから画素５１Ｄの信号取り出し部Ｂへ、画素５１Ｅの信号取り出し部Ａから画素５１Ｆの信号取り出し部Ｂへそれぞれ電流を流す。

これにより、２つの画素５１Ａ，５１Ｂにおいて光電変換された信号電荷は、画素５１Ａ，５１Ｂにおける受光領域５０に示す矢印の方向とは逆方向に誘導され、画素５１Ａの信号取り出し部Ａへ転送される。また、２つの画素５１Ｃ，５１Ｄにおいて光電変換された信号電荷は、画素５１Ｃ，５１Ｄにおける受光領域５０に示す矢印の方向とは逆方向に誘導され、画素５１Ｃの信号取り出し部Ａへ転送される。また、２つの画素５１Ｅ，５１Ｆにおいて光電変換された信号電荷は、画素５１Ｅ，５１Ｆにおける受光領域５０に示す矢印の方向とは逆方向に誘導され、画素５１Ｅの信号取り出し部Ａへ転送される。

このように、本開示に係る電流制御方法では、２画素に跨って電流を流すことにより、１画素内における信号取り出し部Ａから信号取り出し部Ｂへ電流を流す場合に比べて、電流経路を延長することができる。これにより、本開示に係る電流制御方法では、受光領域５０における光の入射面近傍まで電流による電界を広げることができる。

したがって、本開示に係る電流制御方法によれば、受光領域５０における光の入射面近傍において光電変換された信号電荷を、電界により効率的に信号取り出し部Ａへ転送することによって、電荷収集効率を向上させることができる。

なお、本開示に係る電流制御方法では、１画素以上離れた画素間における受光領域５０に電流を流し、電流経路をさらに延長させることによって、電荷収集効率を向上させることも可能である。

［４．電流印加方法］
次に、図４〜図６を参照して本開示に係る電圧印加方法の一例について説明する。図４〜図６は、本開示に係る電圧印加方法の説明図である。図４〜図６には、画素アレイ部２１内の行列状に配列される複数の画素のうち、ｍ（ｍは、自然数）列目の画素の時刻ｔ＝ｔ_４ｐ＋０，ｔ_４ｐ＋１，ｔ_４ｐ＋２，ｔ_４ｐ＋３（ｐは、自然数）における電圧印加状態を示している。

また、図４〜図６には、正電圧（例えば、１．５Ｖ）が印加されるＰ＋半導体領域７３を「＋」を囲む丸によって示しており、０Ｖまたは負電圧が印加されるＰ＋半導体領域７３を「−」を囲む丸によって示している。また、ハイインピーダンス状態にされるＰ＋半導体領域７３を「×」を囲む丸によって示している。

また、図４〜図６に示す破線枠によって囲まれる２画素は、光電変換する信号電荷が加算される画素であり、換言すれば、信号電荷を一対の電荷蓄積電極へ振り分ける画素である。なお、ハッチングが付された画素は、遮光画素である。

図４に示すように、本開示に係る電圧印加方法では、列方向に隣接する２画素単位で、最も遠いＰ＋半導体領域７３間に、所定の電圧（例えば、１．５Ｖまたは０Ｖ）を交互に印加し、光電変換された信号電荷を加算する。また、所定の電圧が印加されるＰ＋半導体領域７３以外のＰ＋半導体領域７３は、ハイインピーダンス状態にする。

具体的には、時刻ｔ＝ｔ_４ｐ＋０では、互いに隣接しない１行目および３行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３（第１電極の一例）に正電圧が印加される。このとき、互いに隣接しない２行目および４行目の画素における「−」を丸で囲んだＰ＋半導体領域７３（第２電極の一例）には、負電圧が印加される。

その後、時刻ｔ＝ｔ_４ｐ＋１では、互いに隣接しない１行目および３行目の画素における「−」を丸で囲んだＰ＋半導体領域７３に負電圧が印加される。このとき、互いに隣接しない２行目および４行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３には、正電圧が印加される。

その後、時刻ｔ＝ｔ_４ｐ＋２では、互いに隣接しない１行目および３行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３に正電圧が印加される。このとき、互いに隣接しない２行目および４行目の画素における「−」を丸で囲んだＰ＋半導体領域７３には、負電圧が印加される。

その後、時刻ｔ＝ｔ_４ｐ＋３では、互いに隣接しない１行目および３行目の画素における「−」を丸で囲んだＰ＋半導体領域７３に負電圧が印加される。このとき、互いに隣接しない２行目および４行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３には、正電圧が印加される。

ここで、Ａ_ｉ，Ｂ_ｉをＴａｐＡ，Ｂの各露光期間に各画素で発生する信号電荷量とすると、各画素のＴａｐ ａ，ｂの測定電荷量ａ_ｉ，ｂ_ｉは、Ａ_ｉ，Ｂ_ｉを用いて、次のように表される。
ａ_１＝Ａ_１＋Ａ_２，
ａ_２＝Ａ_２＋Ａ_３，
ａ_３＝Ａ_３＋Ａ_４，
・・・
ｂ_１＝Ｂ_１
ｂ_２＝Ｂ_１＋Ｂ_２，
ｂ_３＝Ａ_２＋Ａ_３，
・・・

そして、ａ＝｛ａ_ｉ｝，Ａ＝｛Ａ_ｉ｝と書くと、上記式は、ａ＝ＸＡと表せる。ここで、Ｘ＝｛Ｘ_ｉｊ｝は、Ｎ行Ｍ列の定数行列である。なお、ＮおよびＭは、それぞれ画素アレイの中の開口画素領域の行数および列数である。このため、各画素において光電変換された信号電荷量Ａは、Ａ＝Ｘ^−１ａと表される。

この式を用いて、行方向に隣接する２画素によって光電変換された測定信号電荷量から、ＴａｐＡの真の１画素信号電荷量の近似値を得ることができる。ＴａｐＢについても同様の演算によって、真の１画素信号電荷量の近似値を得ることができる。こうして得られるＡ，Ｂの１画素信号電荷量に応じた信号を用いることで間接ＴｏＦにより距離を算出することができる。

また、図４に示す例では、互いに隣接しない画素、例えば、１行目の画素および３行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３（第１電極の一例）と、２行目の画素および４行目の画素における「−」を丸で囲んだＰ＋半導体領域７３（第２電極の一例）とに、正電圧と負電圧とを交互に印加する。これにより、例えば、時刻ｔ＝ｔ_４ｐ＋０では、列方向に隣接する１行目と２行目の画素間に電流が流れ、列方向に隣接する３行目と４行目の画素間に電流が流れる。

このように、列方向に隣接する２画素間において、「＋」を丸で囲んだＰ＋半導体領域７３および「−」を丸で囲んだＰ＋半導体領域７３間に電流を流すことによって、電流の経路を受光領域５０における光入射面近傍まで広げることができる。

その結果、受光領域５０における光入射面近傍の信号電荷転送電界が強化されるので、光入射面近傍において光電変換された信号電荷を効率よく電荷蓄積電極へ転送することができる。

なお、図４に示す例では、列方向に隣接する２画素によって光電変換される信号電荷を加算する場合について説明したが、信号電荷を加算する画素の組合せは、２画素に限定されるものではない。例えば、図５に示すように、１．５画素毎に信号電荷を加算するように、各Ｐ＋半導体領域７３へ所定の電圧を印加することもできる。

図５に示す例においても、例えば、１画素内に設けられる一対のＰ＋半導体領域７３間に電流を流す場合よりも、電流の経路を受光領域５０における光入射面近傍まで広げることができる。これにより、図４に示す例と同様に、光入射面近傍において光電変換された信号電荷を効率よく電荷蓄積電極へ転送することができる。

なお、図４および図５では、同時に正電圧が印加されるＰ＋半導体領域７３が互いに隣接しない画素に設けられ、同時に負電圧が印加されるＰ＋半導体領域７３が互いに隣接しない画素に設けられる場合を示した。

しかし、あるタイミングで同時に正電圧が印加されるＰ＋半導体領域７３は、隣接する画素に設けられてもよい。また、あるタイミングで同時に負電圧が印加されるＰ＋半導体領域７３は、隣接する画素に設けられてもよい。

例えば、図６に示すように、時刻ｔ＝ｔ_４ｐ＋０では、列方向に隣接する２行目および３行目の画素における「−」を丸で囲んだＰ＋半導体領域７３に負電圧が印加される。ここで負電圧が印加される「−」を丸で囲んだＰ＋半導体領域７３は、２行目および３行目の画素間における配設間隔が最短の第２電極の一例である。

このとき、２行目および３行目の画素以外の隣接する一対の画素となる０両目および１行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３には正電圧が印加される。ここで正電圧が印加される「＋」を丸で囲んだＰ＋半導体領域７３は、０行目および１行目の画素間における配設間隔が最短の第１電極の一例である。

これにより、１行目の画素および２行目の画素間に電流が流れ、３行目の画素および４行目の画素間に電流が流れることで、受光領域５０における光入射面近傍の電界が強化されるので、信号電荷の転送効率を向上させることができる。

その後、時刻ｔ＝ｔ_４ｐ＋１では、列方向に隣接する２行目および３行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３に正電圧が印加される。このとき、２行目および３行目の画素以外の隣接する一対の画素となる０両目および１行目の画素における「−」を丸で囲んだＰ＋半導体領域７３に負電圧が印加される。これにより、時刻ｔ＝ｔ_４ｐ＋０のときと同様に、受光領域５０における光入射面近傍の電界が強化されるので、信号電荷の転送効率を向上させることができる。

その後、時刻ｔ＝ｔ_４ｐ＋２では、列方向に隣接する１行目および２行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３に正電圧が印加される。このとき、１行目および２行目の画素以外の隣接する一対の画素となる３行目および４行目の画素における「−」を丸で囲んだＰ＋半導体領域７３に負電圧が印加される。

これにより、２行目の画素および３行目の画素間に電流が流れることで、受光領域５０における光入射面近傍の電界が強化されるので、信号電荷の転送効率を向上させることができる。

その後、時刻ｔ＝ｔ_４ｐ＋３では、列方向に隣接する１行目および２行目の画素における「−」を丸で囲んだＰ＋半導体領域７３に負電圧が印加される。このとき、１行目および２行目の画素以外の隣接する一対の画素となる３行目および４行目の画素における「＋」を丸で囲んだＰ＋半導体領域７３に正電圧が印加される。これにより、時刻ｔ＝ｔ_４ｐ＋２のときと同様に、受光領域５０における光入射面近傍の電界が強化されるので、信号電荷の転送効率を向上させることができる。

このように、図６に示す電圧印加方法によっても、列方向に隣接する２画素間において、「＋」を丸で囲んだＰ＋半導体領域７３および「−」を丸で囲んだＰ＋半導体領域７３間に電流を流すことによって、電流の経路を受光領域５０における光入射面近傍まで広げることができる。

その結果、図４に示す電圧印加方法と同様に、受光領域５０における光入射面近傍の信号電荷転送電界が強化されるので、光入射面近傍において光電変換された信号電荷を効率よく電荷蓄積電極へ転送することができる。

また、図４〜図６に示す例では、２画素または１．５画素によって光電変換される信号電荷を加算する場合について説明したが、信号電荷を加算する画素数は、２画素より多くてもよく、３画素、４画素によって光電変換される信号電荷を加算するように、各Ｐ＋半導体領域７３へ所定の電圧を印加してもよい。つまり、光電変換した信号電荷を一対の電荷蓄積電極へ振り分ける画素は、３画素以上であってもよい。

また、画素アレイ部２１は、画素アレイ部２１内における領域毎に、光電変換した信号電荷を一対の電荷蓄積電極へ振り分ける画素数が異なる構成であってもよい。

また、図４〜図６に示す例では、光電変換した信号電荷を一対の電荷蓄積電極へ振り分ける画素は、列方向に沿って配列される画素としたが、これは一例である。光電変換した信号電荷を一対の電荷蓄積電極へ振り分ける画素は、例えば、行方向に沿って配列される画素であってもよい。また、光電変換した信号電荷を一対の電荷蓄積電極へ振り分ける画素は、例えば、斜め方向に沿って配列される画素であってもよい。

［５．画素構造例］
次に、図７Ａ〜図７Ｃを参照して本開示に係る画素の構造例について説明する。図７Ａ〜図７Ｃは、本開示に係る画素構造例を示す図である。図７Ａおよび図７Ｂには、同一列に並ぶ６個の画素５１Ａ〜５１Ｆの受光領域５０に流れる電流の向きを受光領域５０内に矢印によって示している。

また、図７Ａ〜図７Ｃには、各画素５１Ａ〜５１Ｆにおける一対の信号取り出し部６５−１，６５−２のうち、Ｐ＋半導体領域７３に正の電圧が印加されている方を矩形点線枠Ａ、０Ｖ以下の電圧が印加されている方を矩形点線枠Ｂとして示している。

信号取り出し部６５−１は、Ｐ＋半導体領域７３に正の電圧が印加される場合には、信号取り出し部Ａとなり、０Ｖ以下の電圧が印加される場合には、信号取り出し部Ｂとなる。同様に、信号取り出し部６５−２は、Ｐ＋半導体領域７３に正の電圧が印加される場合には、信号取り出し部Ａとなり、０Ｖ以下の電圧が印加される場合には、信号取り出し部Ｂとなる。

このため、ここでは、あるタイミングにおいてＰ＋半導体領域７３に正の電圧が印加されている方の信号取り出し部６５を信号取り出し部Ａ、Ｐ＋半導体領域７３に０Ｖ以下の電圧が印加されている方の信号取り出し部６５を信号取り出し部Ｂと称する。

図７Ａに示すように、本開示に係る各画素５１Ａ〜５１Ｆにおける受光領域５０の間には、隣接する受光領域を光学的および電気的に分離する画素分離領域１０１が設けられる。画素分離領域１０１は、例えば、ＤＴＩ（Deep Trench Isolation）であり、受光領域５０における画素５１Ａ〜５１Ｆ間となる位置に形成されるトレンチへ、例えば、ＳｉＯ_２等の絶縁体を埋め込むことによって形成される。

これにより、各画素５１Ａ〜５１Ｆは、光電変換した信号電荷が隣接する画素５１Ａ〜５１Ｆへ漏れることによる電気的な混色を抑制することができる。また、各画素５１Ａ〜５１Ｆは、受光領域５０へ入射する光が隣接する画素５１Ａ〜５１Ｆへ漏れることによる光学的な混色を抑制することができる。

ただし、画素分離領域１０１は、受光領域５０における光の入射面と対向する面から光の入射面へ向かう中途部まで達する。これにより、各画素５１Ａ〜５１Ｆは、例えば、２画素に跨って信号取り出し部Ａから信号取り出し部Ｂへ電流を流す場合に、受光領域５０における光の入射面近傍の領域を通して、信号取り出し部Ｂから隣接画素の信号取り出し部Ａの方へ信号電荷を転送することができる。

また、図７Ｂに示すように、画素分離領域１０２は、受光領域５０における光の入射面から光の入射面と対向する面へ向かう中途部まで達する構造であってもよい。かかる構成によっても、画素分離領域１０２は、光や信号電荷が隣接画素へ漏れることによる混色を抑制することができる。

ただし、画素分離領域によれば、２画素に跨って信号取り出し部Ａから信号取り出し部Ｂへ電流を流す場合に、受光領域５０における光の入射面と対向する面近傍領域を通して、信号取り出し部Ｂから隣接画素の信号取り出し部Ａの方へ信号電荷を転送することができる。

また、図７Ｃに示すように、画素分離領域１０３は、受光領域５０における光の入射面から光の入射面と対向する面まで達する構造であってもよい。画素分離領域１０３によれば、図６Ａおよび図６Ｂに示す画素分離領域１０１，１０２よりも確実に混色を抑制することができるが、複数の画素５１Ａ〜５１Ｆに跨って信号電荷を転送することができない。

ただし、画素分離領域１０３は、複数の画素５１Ａ〜５１Ｆに跨って信号電荷を転送する画素から、それ以外の画素への信号電荷の漏出を防止する用途には適している。画素分離領域１０１，１０３の配置例については、図８〜図１０を参照して後述する。

なお、図７Ａおよび図７Ｂには、図４に示す電圧印加方法を採用し、隣接する一対の画素のうち、一方の画素の信号取り出し部Ｂから他方の画素の信号取り出し部Ａの方へ信号電荷を転送する場合を示しているが、図６に示す電圧印加方法を採用することも可能である。

図６に示す電圧印加方法を採用した場合、図７Ａおよび図７Ｂに示す画素５１Ａの信号取り出し部Ｂが信号取り出し部Ａとなり、画素５１Ｄの信号取り出し部Ａが信号取り出し部Ｂとなり、画素５１Ｅの信号取り出し部Ｂが信号取り出し部Ａとなる。そして、信号取り出し部Ｂから隣接画素の信号取り出し部Ａの方へ信号電荷が転送される。

このため、図６に示す電圧印加方法を採用した場合、図７Ａおよび図７Ｂに示す画素５１Ａ，５１Ｄ，５１Ｅ内に矢印で示す電流の流れる方向が、図７Ａおよび図７Ｂに示す矢印とは逆方向となる。

このように、図６に示す電圧印加方法を採用した場合にも、複数の画素５１Ａ〜５１Ｆ（ここでは、２画素）に跨って信号電荷を転送することができるので、信号電荷の転送効率を向上させることができる。

［６．画素分離領域の配置例］
次に、図８〜図１０を参照して本開示に係る画素分離領域の配置例について説明する。図８〜図１０は、本開示に係る画素分離領域の配置例を示す図である。なお、図８〜図１０には、あるタイミングで正電圧が印加されるＰ＋半導体領域７３を「＋」を囲む丸によって示しており、０Ｖまたは負電圧が印加されるＰ＋半導体領域７３を「−」を囲む丸によって示している。また、ハイインピーダンス状態にされるＰ＋半導体領域７３を「×」を囲む丸によって示している。

また、図８〜図１０に示す破線枠によって囲まれる２画素は、光電変換する信号電荷が加算される画素であり、換言すれば、信号電荷を一対の電荷蓄積電極へ振り分ける画素である。なお、ハッチングが付された画素は、遮光画素である。

ここでは、行列状に配列される複数の画素のうち、例えば、列方向に隣接する２画素（例えば、破線枠によって囲まれる２画素）毎に、画素を跨いで信号電荷を転送する画素アレイを例に挙げて説明する。

図８に示すように、画素アレイ部２１は、列方向に隣接する画素間と、行方向に隣接する画素間とに、受光領域５０における光の入射面と対向する面から光の入射面へ向かう中途部まで達する画素分離領域１０１が設けられる。

これにより、画素アレイ部２１は、信号電荷の転送が行われる列方向に隣接する画素間では、受光領域５０における光の入射面近傍の領域を通して信号電荷を転送することによって、電荷収集効率を向上させることができる。

図９に示すように、画素アレイ部２１Ａは、列方向に隣接する画素間では信号電荷の転送が行われるが、行方向に隣接する画素間では信号電荷の転送が行われない。そこで、画素アレイ部２１は、信号電荷の転送が行われる列方向に隣接する画素間には、受光領域５０における光の入射面と対向する面から光の入射面へ向かう中途部まで達する画素分離領域１０１が設けられる。これにより、画素アレイ部２１は、信号電荷の転送が行われる列方向に隣接する画素間では、受光領域５０における光の入射面近傍の領域を通して信号電荷を転送することができる。

一方、信号電荷の転送が行われない行方向に隣接する画素間には、受光領域５０における光の入射面から、光の入射面と対向する面まで貫通する画素分離領域１０３が設けられる。これにより、画素アレイ部２１は、信号電荷の転送が行われない行方向に隣接する画素へ信号電荷が漏出することを防止することができる。

また、図１０に示すように、画素アレイ部２１Ｂは、信号電荷の転送が行われる列方向に隣接する画素間には画素分離領域が設けられず、信号電荷の転送が行われない行方向に隣接する画素間には、受光領域５０における光の入射面から、光の入射面と対向する面まで貫通する画素分離領域１０３が設けられる。

これにより、画素アレイ部２１Ｂは、信号電荷の転送が行われない行方向に隣接する画素へ信号電荷が漏出することを防止しつつ、信号電荷の転送が行われる列方向に隣接する画素間での電荷転送効率を向上させることができる。

なお、図８〜図１０には、図４に示す電圧印加方法を採用し、列方向に隣接する一対の画素のなかで最も遠い２つのＰ＋半導体領域７３に、正電圧と負電圧とを印加して信号電荷を転送する場合を示しているが、図６に示す電圧印加方法を採用することも可能である。

図６に示す電圧印加方法を採用した場合、図８〜図１０に示す３行目の画素における「＋」を丸で囲んだ正電圧が印加されるＰ＋半導体領域７３が、「−」を丸で囲んだ負電圧が印加されるＰ＋半導体領域７３になる。そして、図８〜図１０に示す４行目の画素における「−」を丸で囲んだ負電圧が印加されるＰ＋半導体領域７３が、「＋」を丸で囲んだ正電圧が印加されるＰ＋半導体領域７３になる。

これにより、図４に示す電圧印加方法と同様に、受光領域５０における光入射面近傍の信号電荷転送電界が強化されるので、光入射面近傍において光電変換された信号電荷を効率よく電荷蓄積電極へ転送することができる。

［７．画素駆動回路］
次に、図１１〜図１４を参照して本開示に係る画素駆動回路について説明する。図１１〜図１４は、本開示に係る画素駆動回路の説明図である。ここでは、図１１および図１２を参照して、図４に示す電圧印加方法を行う画素駆動回路を説明し、図１３および図１４を参照して、図６に示す電圧印加方法を行う画素駆動回路を説明する。

図１１および図１２には、画素アレイ部２１，２１Ｃ内の行列状に配列される複数の画素のうち、ｍ（ｍは、自然数）列からｍ＋３列、４ｎ（ｎは、自然数）行から４ｎ＋３行までの画素を選択的に示している。

また、図１３および図１４には、画素アレイ部２１Ｄ，２１Ｅ内の行列状に配列される複数の画素のうち、ｍ列からｍ＋３列、４ｎ（ｎは、自然数）行から４ｎ＋４行までの画素を選択的に示している。

また、図１１〜図１４には、あるタイミングで正電圧が印加されるＰ＋半導体領域７３を「＋」を囲む丸によって示しており、０Ｖまたは負電圧が印加されるＰ＋半導体領域７３を「−」を囲む丸によって示している。また、ハイインピーダンス状態にされるＰ＋半導体領域７３を「×」を囲む丸によって示している。

また、以下に記載するＭＩＸ信号線４ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋３，４ｎ＋４は、例えば、各Ｐ＋半導体領域７３に、図２を参照して説明した１．５Ｖの電圧または０Ｖの電圧を印加するための電圧供給線である。

図１１に示すように、画素アレイ部２１は、互いに隣接しない一対の画素における、あるタイミングで正電圧が印加される電極（Ｐ＋半導体領域７３）同士を接続する配線Ｌ１を備える。配線Ｌ１は、第１配線の一例であり、配線Ｌ１によって接続される電極は、第１配線によって接続される互いに隣接しない一対の受光画素における第１電極の一例である。

また、画素アレイ部２１は、配線Ｌ１によって電極に正電圧が印加されるときに、ハイインピーダンス状態にされる他の電極（Ｐ＋半導体領域７３）同士を接続する配線Ｌ２，Ｌ３を備える。

また、画素アレイ部２１は、配線Ｌ１によって電極に正電圧が印加されるときに、０Ｖまたは負電圧が印加される互いに隣接しない一対の画素における他の電極（Ｐ＋半導体領域７３）同士を接続する配線Ｌ４を備える。配線Ｌ４は、第２配線の一例であり、配線Ｌ４によって接続される電極は、第２配線によって接続される互いに隣接しない一対の受光画素における第２電極の一例である。

配線Ｌ１，Ｌ２，Ｌ３，Ｌ４には、それぞれ対応するバッファアンプＢＡ_４ｎ，ＢＡ_４ｎ＋１，ＢＡ_４ｎ＋２，ＢＡ_４ｎ＋３が接続される。バッファアンプＢＡ_４ｎ，ＢＡ_４ｎ＋１，ＢＡ_４ｎ＋２，ＢＡ_４ｎ＋３は、例えば、１．５Ｖの電圧と、０Ｖの電圧とを切替えて出力することができる。各バッファアンプＢＡ_４ｎ，ＢＡ_４ｎ＋１，ＢＡ_４ｎ＋２，ＢＡ_４ｎ＋３と画素アレイ部２１との間には、スイッチＳＷ_４ｎ，ＳＷ_４ｎ＋１，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋３が接続される。

具体的には、バッファアンプＢＡ_４ｎには、スイッチＳＷ_４ｎが接続され、スイッチＳＷ_４ｎには、ＭＩＸ信号線４ｎが接続され、ＭＩＸ信号線４ｎには、配線Ｌ１が接続される。バッファアンプＢＡ_４ｎ＋１には、スイッチＳＷ_４ｎ＋１が接続され、スイッチＳＷ_４ｎ＋１には、ＭＩＸ信号線４ｎ＋１が接続され、ＭＩＸ信号線４ｎ＋１には、配線Ｌ２が接続される。

また、バッファアンプＢＡ_４ｎ＋２には、スイッチＳＷ_４ｎ＋２が接続され、スイッチＳＷ_４ｎ＋２には、ＭＩＸ信号線４ｎ＋２が接続され、ＭＩＸ信号線４ｎ＋２には、配線Ｌ３が接続される。バッファアンプＢＡ_４ｎ＋３には、スイッチＳＷ_４ｎ＋３が接続され、スイッチＳＷ_４ｎ＋３には、ＭＩＸ信号線４ｎ＋３が接続され、ＭＩＸ信号線４ｎ＋３には、配線Ｌ４が接続される。

スイッチＳＷ_４ｎ，ＳＷ_４ｎ＋１，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋３は、例えば、画素アレイ部２１の周辺回路に設けられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチによって構成される。なお、スイッチＳＷ_４ｎ，ＳＷ_４ｎ＋１，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋３は、周辺回路が設けられるロジック基板上に、画素アレイ部２１が設けられるセンサ基板が積層される構造の場合、ロジック基板上のＣＭＯＳスイッチによって構成される。

バッファアンプＢＡ_４ｎ，ＢＡ_４ｎ＋１，ＢＡ_４ｎ＋２，ＢＡ_４ｎ＋３およびスイッチＳＷ_４ｎ，ＳＷ_４ｎ＋１，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋３は、例えば、システム制御部２５および垂直駆動部２２（図１参照）によって制御される。

システム制御部２５および垂直駆動部２２は、例えば、あるタイミングでスイッチＳＷ_４ｎをオンにし、バッファアンプＢＡ_４ｎから１．５Ｖの電圧を出力させると共に、スイッチＳＷ_４ｎ＋３をオンにし、バッファアンプＢＡ_４ｎ＋３から０Ｖまたは負の電圧を出力させる。このとき、システム制御部２５および垂直駆動部２２は、スイッチＳＷ_４ｎ＋１およびスイッチＳＷ_４ｎ＋２をオフにする。

これにより、システム制御部２５および垂直駆動部２２は、画素アレイ部２１の状態を図１１に示す状態にして、列方向に隣接する２画素間に電流を流し、電流による電界を受光領域５０における光の入射面近傍まで広げることによって、電荷収集効率を向上させることができる。

なお、バッファアンプＢＡ_４ｎ，ＢＡ_４ｎ＋１，ＢＡ_４ｎ＋２，ＢＡ_４ｎ＋３が１．５Ｖ出力状態、０Ｖ出力状態、およびハイインピーダンス状態を切替え可能な３ステージバッファである場合、スイッチＳＷ_４ｎ，ＳＷ_４ｎ＋１，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋３を省略することができる。

この場合、システム制御部２５および垂直駆動部２２は、例えば、あるタイミングでバッファアンプＢＡ_４ｎを１．５Ｖ出力状態にし、バッファアンプＢＡ_４ｎ＋３を０Ｖ出力状態にし、バッファアンプＢＡ_４ｎ＋１，ＢＡ_４ｎ＋２をハイインピーダンス状態にする。これにより、システム制御部２５および垂直駆動部２２は、画素アレイ部２１の状態を図１１に示す状態にすることができる。

また、図１２に示すように、画素アレイ部２１Ｃは、図１１に示すスイッチＳＷ_４ｎ，ＳＷ_４ｎ＋１，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋３に代えて、信号電荷を一対の電荷蓄積電極へ振り分ける電圧が交互に印加される一対の第１電極同士および第２電極同士を接続するスイッチを備える構成であってもよい。

具体的には、画素アレイ部２１Ｃは、図１１に示すスイッチＳＷ_４ｎの代わりに、互いに隣接しない一対の受光画素における第１電極とバッファアンプＢＡ_４ｎとを接続するスイッチＳＷＡ_４ｎ，ｍ，ＳＷＡ_{４ｎ，ｍ＋２}を備える。スイッチＳＷＡ_４ｎ，ｍ，ＳＷＡ_{４ｎ，ｍ＋２}は、上記第１電極同士を接続する第１スイッチの一例である。

また、画素アレイ部２１Ｃは、図１１に示すスイッチＳＷ_４ｎ＋１の代わりに、互いに隣接しない一対の受光画素における電極とバッファアンプＢＡ_４ｎ＋１とを接続するスイッチＳＷＢ_４ｎ，ｍ〜ＳＷＢ_{４ｎ＋２，ｍ}を備える。

また、画素アレイ部２１Ｃは、図１１に示すスイッチＳＷ_４ｎ＋２の代わりに、互いに隣接しない一対の受光画素における電極とバッファアンプＢＡ_４ｎ＋２とを接続するスイッチＳＷＡ_{４ｎ＋１，ｍ}〜ＳＷＡ_{４ｎ＋３，ｍ}を備える。

また、画素アレイ部２１Ｃは、図１１に示すスイッチＳＷ_４ｎ＋３の代わりに、互いに隣接しない一対の受光画素における第２電極とバッファアンプＢＡ_４ｎ＋３とを接続するスイッチＳＷＢ_{４ｎ＋１，ｍ}〜ＳＷＢ_{４ｎ＋３，ｍ}を備える。スイッチＳＷＢ_{４ｎ＋１，ｍ}〜ＳＷＢ_{４ｎ＋３，ｍ}は、上記第２電極同士を接続する第２スイッチの一例である。

なお、上記したスイッチに付した符号に符号ＳＷに続く「Ａ」と「Ｂ」とはＴａｐ名（例えば、ＴａｐＡならば「Ａ」、ＴａｐＢならば「Ｂ」）を表し、「４ｎ」等は画素行番号、「ｍ」等は画素列番号を表している。

このため、例えば、４ｎ行、ｍ＋３列のＴａｐＡに接続されるスイッチは、スイッチＳＷＡ_{４ｎ，ｍ＋３}となり、４ｎ＋３行、ｍ＋３列のＴａｐＢに接続されるスイッチは、スイッチＳＷＢ_{４ｎ＋３，ｍ＋３}となる。

なお、図１２では、ｍ＋３列の画素に設けられるスイッチＳＷＡ_{４ｎ，ｍ＋３}，ＳＷＢ_{４ｎ＋３，ｍ＋３}以外のスイッチ、および、ｍ＋１列、ｍ＋２列の画素に設けられるスイッチについては、符号の記載を省略している。

そして、システム制御部２５および垂直駆動部２２は、例えば、ｍ列の画素を駆動する場合、下記の組合せのスイッチが同時にオン／オフするように制御する。
・スイッチＳＷＡ_４ｎ，ｍとスイッチＳＷＡ_{４ｎ＋２，ｍ}
・スイッチＳＷＢ_４ｎ，ｍとスイッチＳＷＢ_{４ｎ＋２，ｍ}
・スイッチＳＷＡ_{４ｎ＋１，ｍ}とスイッチＳＷＡ_{４ｎ＋３，ｍ}
・スイッチＳＷＢ_{４ｎ＋１，ｍ}とスイッチＳＷＢ_{４ｎ＋３，ｍ}

具体的には、図１２に示すように、システム制御部２５および垂直駆動部２２は、「＋」を丸で囲んだＰ＋半導体領域７３に接続されるスイッチＳＷＡ_４ｎ，ｍ，ＳＷＡ_{４ｎ＋２，ｍ}と、「−」を丸で囲んだＰ＋半導体領域７３に接続されるスイッチＳＷＢ_{４ｎ＋１，ｍ}，ＳＷＢ_{４ｎ＋３，ｍ}とをオンにする。

このとき、システム制御部２５および垂直駆動部２２は、「×」を丸で囲んだＰ＋半導体領域７３に接続されるスイッチＳＷＢ_４ｎ，ｍ，ＳＷＡ_{４ｎ＋１，ｍ}，ＳＷＢ_{４ｎ＋２，ｍ}，ＳＷＡ_{４ｎ＋３，ｍ}をオフにする。そして、システム制御部２５および垂直駆動部２２は、配線Ｌ１と配線Ｌ４とに正電圧および負電圧を交互に印加する。

また、システム制御部２５および垂直駆動部２２は、ｍ＋１列〜ｍ＋３列の画素についても同様に制御する。これにより、システム制御部２５および垂直駆動部２２は、画素アレイ部２１Ｃの状態を図１２に示す状態にして、列方向に隣接する２画素間に電流を流し、電流による電界を受光領域５０における光の入射面近傍まで広げることによって、電荷収集効率を向上させることができる。

また、図１３に示すように、画素アレイ部２１Ｄは、例えば、縦方向に隣接する一対の画素間における配設間隔が最短の電極同士が接続される点が、図１１に示す画素アレイ部２１とは構成が異なる。

画素アレイ部２１Ｄでは、隣接する４ｎ行および４ｎ＋１行の画素間における配設間隔が最短の電極同士が配線Ｌ１によって接続される。隣接する４ｎ＋１行および４ｎ＋２行の画素間における配設間隔が最短の電極同士が配線Ｌ２によって接続される。隣接する４ｎ＋２行および４ｎ＋３行の画素間における配設間隔が最短の電極同士が配線Ｌ３によって接続される。隣接する４ｎ＋３行および４ｎ＋４行の画素間における配設間隔が最短の電極同士が配線Ｌ４によって接続される。

かかる構成の場合、システム制御部２５および垂直駆動部２２は、例えば、４ｎ行、４ｎ＋２行、および４ｎ＋４行のバッファアンプＢＡ_４ｎ，ＢＡ_４ｎ＋２，ＢＡ_４ｎ＋４に接続されるスイッチＳＷ_４ｎ，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋４をオンにする。

このとき、システム制御部２５および垂直駆動部２２は、４ｎ＋１行および４ｎ＋３行のバッファアンプＢＡ_４ｎ＋１，ＢＡ_４ｎ＋３に接続されるスイッチＳＷ_４ｎ＋１，ＳＷ_４ｎ＋３をオフにする。そして、システム制御部２５および垂直駆動部２２は、配線Ｌ１と配線Ｌ３とに、正電圧と負電圧とを交互に印加する。

つまり、システム制御部２５および垂直駆動部２２は、４ｎ行および４ｎ＋１行の隣接する画素間における配設間隔が最短の前記第１電極と、４ｎ＋２行および４ｎ＋３行の離接する画素間における配設間隔が最短の前記第２電極とに、正電圧と負電圧とを交互に印加する。これにより、列方向に隣接する４ｎ＋１行目と４ｎ＋２行目の画素間に電流が流れ、列方向に隣接する４ｎ＋３行目と４ｎ＋４行目の画素間に電流が流れる。

このように、システム制御部２５および垂直駆動部２２は、画素アレイ部２１Ｄの状態を図１３に示す状態にして、列方向に隣接する２画素間に電流を流し、電流による電界を受光領域５０における光の入射面近傍まで広げることによって、電荷収集効率を向上させることができる。

また、図１４に示すように、画素アレイ部２１Ｅは、図１３に示すスイッチＳＷ_４ｎ，ＳＷ_４ｎ＋１，ＳＷ_４ｎ＋２，ＳＷ_４ｎ＋３に代えて、縦方向に隣接する一対の画素間における配設間隔が最短の電極同士を接続するスイッチを備える構成であってもよい。

具体的には、画素アレイ部２１Ｅは、隣接する４ｎ−１行および４ｎ行の画素間における配設間隔が最短の電極同士を接続するスイッチＳＷＢ_{４ｎ−１，ｍ}，ＳＷＡ_４ｎ，ｍと、隣接する４ｎ行および４ｎ＋１行の画素間における配設間隔が最短の電極同士を接続するスイッチＳＷＢ_４ｎ，ｍ，ＳＷＡ_{４ｎ＋１，ｍ}とを備える。

また、画素アレイ部２１Ｅは、隣接する４ｎ＋１行および４ｎ＋２行の画素間における配設間隔が最短の電極同士を接続するスイッチＳＷＢ_{４ｎ＋1，ｍ}，ＳＷＡ_{４ｎ＋２，ｍ}と、隣接する４ｎ＋２行および４ｎ＋３行の画素間における配設間隔が最短の電極同士を接続するスイッチＳＷＢ_{４ｎ＋２，ｍ}，ＳＷＡ_{４ｎ＋３，ｍ}とを備える。さらに、画素アレイ部２１Ｅは、隣接する４ｎ＋３行および４ｎ＋４行の画素間における配設間隔が最短の電極同士を接続するスイッチＳＷＢ_{４ｎ＋３，ｍ}，ＳＷＡ_{４ｎ＋４，ｍ}を備える。

なお、上記したスイッチに付した符号に符号ＳＷに続く「Ａ」と「Ｂ」とはＴａｐ名（例えば、ＴａｐＡならば「Ａ」、ＴａｐＢならば「Ｂ」）を表し、「４ｎ」等は画素行番号、「ｍ」等は画素列番号を表している。また、図１４では、ｍ＋１列、ｍ＋２列、および、ｍ＋３列の画素に設けられるスイッチについては、符号の記載を省略している。

そして、システム制御部２５および垂直駆動部２２は、例えば、ｍ列の画素を駆動する場合、下記の組合せのスイッチが同時にオン／オフするように制御する。
・スイッチＳＷＢ_{４ｎ−１，ｍ}とスイッチＳＷＡ_４ｎ，ｍ
・スイッチＳＷＢ_４ｎ，ｍとスイッチＳＷＡ_{４ｎ＋１，ｍ}
・スイッチＳＷＢ_{４ｎ＋１，ｍ}とスイッチＳＷＡ_{４ｎ＋２，ｍ}
・スイッチＳＷＢ_{４ｎ＋２，ｍ}とスイッチＳＷＡ_{４ｎ＋３，ｍ}
・スイッチＳＷＢ_{４ｎ＋３，ｍ}とスイッチＳＷＡ_{４ｎ＋４，ｍ}

具体的には、図１４に示すように、システム制御部２５および垂直駆動部２２は、「＋」を丸で囲んだＰ＋半導体領域７３に接続されるスイッチＳＷＢ_{４ｎ−１，ｍ}，ＳＷＡ_４ｎ，ｍ，ＳＷＢ_{４ｎ＋３，ｍ}，ＳＷＡ_{４ｎ＋４，ｍ}と、「−」を丸で囲んだＰ＋半導体領域７３に接続されるスイッチＳＷＢ_{４ｎ＋１，ｍ}，ＳＷＡ_{４ｎ＋２，ｍ}とをオンにする。

このとき、システム制御部２５および垂直駆動部２２は、「×」を丸で囲んだＰ＋半導体領域７３に接続されるスイッチＳＷＢ_４ｎ，ｍ，ＳＷＡ_{４ｎ＋１，ｍ}，ＳＷＢ_{４ｎ＋２，ｍ}，ＳＷＡ_{４ｎ＋３，ｍ}をオフにする。そして、システム制御部２５および垂直駆動部２２は、４ｎ行のバッファアンプＢＡ_４ｎと、４ｎ＋２行のバッファアンプＢＡ_４ｎ＋２とから正電圧および負電圧を交互に出力させる。

また、システム制御部２５および垂直駆動部２２は、ｍ＋１列〜ｍ＋３列の画素についても同様に制御する。これにより、システム制御部２５および垂直駆動部２２は、画素アレイ部２１Ｅの状態を図１４に示す状態にして、列方向に隣接する２画素（４ｎ行―４ｎ＋２行の画素間、４ｎ＋２行―４ｎ＋４行の画素間）間に電流を流し、電流による電界を受光領域５０における光の入射面近傍まで広げることによって、電荷収集効率を向上させることができる。

なお、図１１〜図１４に示す例では、ＭＩＸ信号線４ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋３、４ｎ＋４を画素アレイ部２１，２１Ｃ，２１Ｄ，２１Ｅの水平（画素行）方向に配置しているが、垂直（画素列）方向に配置することも可能である。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。また、本明細書では、本開示に係る画素アレイ部が裏面照射型である場合を例に挙げて説明したが、本開示に係る画素アレイ部は、表面照射型であってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
入射する光を信号電荷に光電変換する受光領域と、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素が行列状に配列される画素アレイと、
隣接しない一対の受光画素における前記第１電極同士を接続する第１配線と、
前記一対の受光画素における前記第２電極同士を接続する第２配線と
を有する受光素子。
（２）
入射する光を信号電荷に光電変換する受光領域と、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素が行列状に配列される画素アレイと、
前記第１電極および前記第２電極に前記電圧を印加して、隣接する受光画素間、または、１画素以上離れた受光画素間における前記受光領域内に電流を流す制御部と
を有する受光素子。
（３）
前記第１電極同士を接続する第１スイッチと、
前記第２電極同士を接続する第２スイッチと
を備え、
前記制御部は、
隣接しない一対の受光画素における前記第１電極同士を前記第１スイッチによって接続し、前記一対の受光画素における前記第２電極同士を前記第２スイッチによって接続して、前記第１電極および前記第２電極に前記電圧を交互に印加する
前記（２）に記載の受光素子。
（４）
前記制御部は、
隣接する一対の受光画素間における配設間隔が最短の前記第１電極と、前記一対の受光画素以外の隣接する一対の受光画素間における配設間隔が最短の前記第２電極とに、前記電圧を交互に印加する
前記（２）に記載の受光素子。
（５）
前記第１電極同士を接続する第１スイッチと、
前記第２電極同士を接続する第２スイッチと
を備え、
前記制御部は、
隣接する一対の受光画素間における配設間隔が最短の前記第１電極同士を前記第１スイッチによって接続し、前記一対の受光画素以外の隣接する一対の受光画素間における配設間隔が最短の前記第２電極同士を前記第２スイッチによって接続して、前記第１電極および前記第２電極に前記電圧を交互に印加する
前記（２）に記載の受光素子。
（６）
前記画素アレイにおける領域毎に、前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素の数が異なる
前記（１）から（５）のいずれか一つに記載の受光素子。
（７）
前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素は、
行列状に配列される前記受光画素のうち、列方向に沿って配列される受光画素である
前記（１）から（６）のいずれか一つに記載の受光素子。
（８）
前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素は、
行列状に配列される前記受光画素のうち、行方向に沿って配列される受光画素である
前記（１）から（６）のいずれか一つに記載の受光素子。
（９）
前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素は、
行列状に配列される前記受光画素のうち、斜め方向に沿って配列される受光画素である
前記（１）から（６）のいずれか一つに記載の受光素子。
（１０）
前記受光領域の間に設けられ、隣接する前記受光領域を光学的および電気的に分離する画素分離領域
を有する前記（１）から（９）のいずれか一つに記載の受光素子。
（１１）
前記画素分離領域は、
前記受光領域における光の入射面と対向する面から前記入射面へ向かう中途部まで達する
前記（１０）に記載の受光素子。
（１２）
前記画素分離領域は、
前記受光領域における光の入射面から前記入射面と対向する面へ向かう中途部まで達する
前記（１０）に記載の受光素子。
（１３）
前記画素分離領域は、
前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素の配列方向と直交する方向に沿って設けられる
前記（１１）または（１２）に記載の受光素子。
（１４）
前記画素分離領域は、
前記受光領域における光の入射面から前記入射面と対向する面まで達し、前記信号電荷が前記一対の電荷蓄積電極へ振り分けられる受光画素の配列方向に沿って設けられる
前記（１０）に記載の受光素子。
（１５）
入射する光を信号電荷に光電変換する受光領域と、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素が行列状に配列される画素アレイの制御方法であって、
前記第１電極および前記第２電極に前記電圧を印加して、隣接する受光画素間、または、１画素以上離れた受光画素間における前記受光領域内に電流を流す
ことを含む制御方法。

１１ 固体撮像素子， ２１ 画素アレイ部， ２２ 垂直駆動部， ５１ 画素， ６１ 基板， ６２ 集光構造， ７１−１，７１−２，７１ N＋半導体領域， ７３−１，７３−２，７３ Ｐ＋半導体領域

Claims (15)

1. 入射する光を信号電荷に光電変換する受光領域と、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素が行列状に配列される画素アレイと、
   隣接しない一対の受光画素における前記第１電極同士を接続する第１配線と、
   前記一対の受光画素における前記第２電極同士を接続する第２配線と
   を有する受光素子。
2. 入射する光を信号電荷に光電変換する受光領域と、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素が行列状に配列される画素アレイと、
   前記第１電極および前記第２電極に前記電圧を印加して、隣接する受光画素間、または、１画素以上離れた受光画素間における前記受光領域内に電流を流す制御部と
   を有する受光素子。
3. 前記第１電極同士を接続する第１スイッチと、
   前記第２電極同士を接続する第２スイッチと
   を備え、
   前記制御部は、
   隣接しない一対の受光画素における前記第１電極同士を前記第１スイッチによって接続し、前記一対の受光画素における前記第２電極同士を前記第２スイッチによって接続して、前記第１電極および前記第２電極に前記電圧を交互に印加する
   請求項２に記載の受光素子。
4. 前記制御部は、
   隣接する一対の受光画素間における配設間隔が最短の前記第１電極と、前記一対の受光画素以外の隣接する一対の受光画素間における配設間隔が最短の前記第２電極とに、前記電圧を交互に印加する
   請求項２に記載の受光素子。
5. 前記第１電極同士を接続する第１スイッチと、
   前記第２電極同士を接続する第２スイッチと
   を備え、
   前記制御部は、
   隣接する一対の受光画素間における配設間隔が最短の前記第１電極同士を前記第１スイッチによって接続し、前記一対の受光画素以外の隣接する一対の受光画素間における配設間隔が最短の前記第２電極同士を前記第２スイッチによって接続して、前記第１電極および前記第２電極に前記電圧を交互に印加する
   請求項２に記載の受光素子。
6. 前記画素アレイにおける領域毎に、前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素の数が異なる
   請求項１に記載の受光素子。
7. 前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素は、
   行列状に配列される前記受光画素のうち、列方向に沿って配列される受光画素である
   請求項１に記載の受光素子。
8. 前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素は、
   行列状に配列される前記受光画素のうち、行方向に沿って配列される受光画素である
   請求項１に記載の受光素子。
9. 前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素は、
   行列状に配列される前記受光画素のうち、斜め方向に沿って配列される受光画素である
   請求項１に記載の受光素子。
10. 前記受光領域の間に設けられ、隣接する前記受光領域を光学的および電気的に分離する画素分離領域
    を有する請求項１に記載の受光素子。
11. 前記画素分離領域は、
    前記受光領域における光の入射面と対向する面から前記入射面へ向かう中途部まで達する
    請求項１０に記載の受光素子。
12. 前記画素分離領域は、
    前記受光領域における光の入射面から前記入射面と対向する面へ向かう中途部まで達する
    請求項１０に記載の受光素子。
13. 前記画素分離領域は、
    前記信号電荷を前記一対の電荷蓄積電極へ振り分ける受光画素の配列方向と直交する方向に沿って設けられる
    請求項１１に記載の受光素子。
14. 前記画素分離領域は、
    前記受光領域における光の入射面から前記入射面と対向する面まで達し、前記信号電荷が前記一対の電荷蓄積電極へ振り分けられる受光画素の配列方向に沿って設けられる
    請求項１０に記載の受光素子。
15. 入射する光を信号電荷に光電変換する受光領域と、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の第１電極および第２電極とを含む複数の受光画素が行列状に配列される画素アレイの制御方法であって、
    前記第１電極および前記第２電極に前記電圧を印加して、隣接する受光画素間、または、１画素以上離れた受光画素間における前記受光領域内に電流を流す
    ことを含む制御方法。

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