KR20080083475A - 픽셀의 누설전류를 방지할 수 있는 영상 촬상 장치 및 그방법 - Google Patents

픽셀의 누설전류를 방지할 수 있는 영상 촬상 장치 및 그방법 Download PDF

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KR20080083475A
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권혁인
고주현
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임수헌
김정연
김세영
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Abstract

여기에 개시된 영상 촬상 장치는 행들 및 열들로 구성되며, 소정의 전압 레벨을 갖는 리셋 전압 및 빛을 감지한 신호에 대응되는 신호 전압을 출력하는 픽셀들을 포함하는 액티브 픽셀 센서 어레이, 상기 픽셀들의 누설 전류를 차단하는 누설 전류 차단부, 및 상기 액티브 픽셀 센서 어레이 및 상기 누설 전류 차단부를 제어하고, 임의의 한 행을 선택하는 로우 드라이버를 포함하고, 상기 누설 전류 차단 회로는 상기 로우 드라이버의 제어에 의해 선택되지 않은 행들의 픽셀들의 누설 전류를 차단한다.

Description

픽셀의 누설전류를 방지할 수 있는 영상 촬상 장치 및 그 방법{IMAGE PICKUP DEVICE CAPABLE OF PREVENTING LEAKAGE CURRENT OF PIXEL AND METHOD THEREOF}
도 1은 일반적인 픽셀에 사용되는 증가형 트랜지스터의 단면도;
도 2는 공핍형 트랜지스터를 이용한 일반적인 액티브 픽셀 센서 어레이의 임의의 한 열을 보여주는 도면;
도 3는 본 발명의 실시예에 따른 영상 촬상 장치의 블록도;
도 4는 도 3에 도시된 액티브 픽셀 센서 어레이의 임의의 한 열 및 누설 전류 차단부의 누설 전류 차단 회로를 보여주는 도면;
도 5는 도 4에 도시된 픽셀들을 동작시키는 신호들의 타이밍도;
도 6은 도 4에 도시된 픽셀들에 사용되는 트랜지스터를 위에서 바라본 도면;
도 7 내지 도 9는 도 6에 도시된 트랜지스터를 A 방향으로 자른 단면도이며, 본 발명의 실시예들에 따른 도 4에 도시된 픽셀들에 사용되는 트랜지스터들의 단면도; 및
도 10 내지 도 20은 도 6에 도시된 트랜지스터를 B 방향으로 자른 단면도이며, 본 발명의 실시예들에 따른 도 4에 도시된 픽셀들에 사용되는 트랜지스터들의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
1000: 영상 촬상 장치 100: 액티브 픽셀 센서 어레이
200: 누설 전류 차단부 300: 상관 더블 샘플링부
400: 아날로그 디지털 변환 회로 500: 로우 드라이버
11, 12, 13, 111, 112, 113: 액티브 픽셀 센서
110: 행 120: 바이패스 회로
201: 누설 전류 차단 회로 111a: 감지 회로
111b: 리셋 회로 111c: 소스 팔로워 회로
111d: 선택 회로
본 발명은 영상 촬상 장치에 관한 것으로, 좀더 구체적으로는 픽셀의 누설전류를 방지할 수 있는 영상 촬상 장치 및 그 방법에 관한 것이다.
영상 촬상 장치의 일 예로서, 디지털 카메라에 많이 사용되는 씨모스 이미지 센서(CMOS image senor)(이하, CMOS 이미지 센서라 칭함)는 광학 신호를 전기적인 신호로 변환한다. 이는 포토다이오드(Photo-Diode)와 독출(Read-Out) 회로로 구성된 CMOS 이미지 센서의 화소(Pixel)(이하, 픽셀이라 칭함)에서 일어난다. 포토다이오드는 흡수된 빛에 의해 전하를 생성하고, 생성된 전하를 아날로그 전압으로 변환하여 변환된 아날로그 전압을 독출회로로 전달한다. 독출회로는 아날로그 전압 신호를 디지털 신호로 변환한다. 일반적으로 픽셀은 증가형(Enhancement type) MOS 트랜지스터들을 이용하여 구성된다.
도 1은 일반적인 픽셀에 사용되는 증가형 트랜지스터의 단면도이다.
도 1에 도시된 증가형 트랜지스터는 증가형 NNMOS 트랜지스터이다. 도 1을 참조하면, 증가형 MOS트랜지스터는 피형웰층(PWELL)(5)에 형성된 N+형의 소오스 영역(3) 및 드레인 영역(4), 게이트 옥사이드(2)를 사이에 두고 피웰층(5) 위에 형성된 게이트(Gate)(1), 및 피형웰층(5) 아래에 배치된 피형-에피 층(8)을 갖는다. 일반적인 공정과정에서 게이트 옥사이드(2)와 피형웰층(5)을 결합시킬때, 산화막(2)과 피형웰층(5)의 접촉면(6)은 완전히 접촉되지 않고 약간의 공간이 생기는 계면 트랩(interface trap)이 형성된다. 이러한 계면 트랩은 전자를 챠지(charge) 시키는 특성이 있다. 픽셀이 동작하지 않더라도 계면 트랩에 챠지된 전자는 외부의 온도 변화와 같은 요인에 의해 흐를 수 있다.
계면 트랩에 챠지된 전자가 흐를 경우, 게이트 옥사이드(2)와 피형웰층(5)의 접촉면(6)에는 작은 채널이 형성된다. 이러한 채널을 통해 게이트 옥사이드(2)와 피형웰층(5)의 접촉면(6)에는 원하지 않은 전류가 흐를 수 있다. 이러한 전류는 암 전류(Dark current)라 한다. 또한, 이러한 계면 트랩에 의해 게이트 옥사이드(2)와 피형웰층(5)의 접촉면(6)에 전류가 흐를 경우, 계면 트랩이 더 생길 수 있다.
따라서, 증가형 NMOS트랜지스터를 포함하는 픽셀은 빛을 감지하지 않아도, 앞서 설명한 계면 트랩에 의해 다크 전류가 형성됨으로써 정상적이지 않은 신호를 출력하게 되는 문제점이 있다. 즉, 암전류에 의해 노이즈가 발생한다. 이러한 문제점을 해결하기 위해 공핍형(Depletion type) NMOS 트랜지스터(이하, 공핍형 트랜지 스터라 칭함)를 이용하는 픽셀이 제시되었다.
공핍형 트랜지스터는 N-타입채널영역을 갖는다. N-타입 채널영역은 N타입으로 도핑된 반도체이다. N-타입 채널영역은 게이트 아래의 피형웰층에 배치된다.(도 7 참조) 공핍형 트랜지스터는 N타입으로 도핑된 N-타입 채널 영역을 갖으므로, 음의 문턱전압(VTH<0)을 갖으며, N-타입 채널 영역에 형성된 채널의 두께는 증가하게 된다. 따라서, 앞서 도 1에서 설명한 접촉면(6)에 형성될 수 있는 계면 트랩에 의해 흐르는 전류는 N-타입 채널 영역 전체를 통해 흐를수 있으므로, 상대적으로 접촉면(6)에 흐르는 전류는 줄어들게 된다. 그 결과, 공핍형 트랜지스터로 구성된 픽셀은 암전류를 줄일 수 있으므로 노이즈를 개선할 수 있다.
도 2는 공핍형 트랜지스터를 이용한 일반적인 액티브 픽셀 센서 어레이의 임의의 한 열을 보여주는 도면이다.
일반적으로, CMOS 이미지 센서는 행들과 열들로 구성된 복수의 픽셀들을 포함하는 액티브 픽셀 센서 어레이를 포함한다. 도 3은 임의의 한 열의 복수의 픽셀들(11,12,13)을 도시한 것이다. 도 3을 참조하면, 임의의 한 열의 복수의 픽셀들(11,12,13)은 각각 4개의 NMOS 트랜지스터들(MN1~MN4) 및 포토 다이오드(PD1)를 포함한다. NMOS 트랜지스터들(MN2~MN4)는 공핍형 트랜지스터들로 구성된다. 액티브 픽셀 센서 어레이의 열들은 각각 출력단자(VOUT)에 풀업 저항(미 도시됨)을 연결하여 각 노드(N1,N2,N3)를 OV로 설정한다. NMOS 트랜지스터(MN5)는 바이패스 트랜지스터이며, 선택신호(SEL)가 활성화될 경우, 활성화된 제어신호(SH2)에 의해 온 상 태가 된다.
NMOS 트랜지스터(MN2)는 리셋 신호(RG)에 의해 픽셀을 초기화하고, NMOS 트랜지스터(MN1)는 전송 신호(TG)의 제어에 의해 포토 다이오드(PD1)에서 감지된 신호를 전송하고, NMOS 트랜지스터(MN4)는 픽셀을 선택하는 역할을 수행한다. NMOS 트랜지스터(MN3)는 소스 팔로워(Source Follower)를 구성하여 픽셀의 영상정보를 전송하기 위한 버퍼(Buffer)로서 사용된다.
복수의 픽셀로 구성된 임의의 한 행(미 도시됨)이 선택될 경우, 선택된 행의 픽셀(11)은 활성화된 선택신호(SEL)를 입력받고, 나머지 픽셀들(12,MN)은 비 활성화된 선택신호(SEL)를 입력받는다. 활성화된 선택신호(SEL)에 의해 NMOS 트랜지스터(MN4)는 온 상태가 된다. 픽셀(11)의 NMOS 트랜지스터(MN4)는 온 상태이므로, 픽셀(11)은 리셋 신호(RG)에 의해 초기화된 상태의 리셋 전압(VRES)을 먼저 NMOS 트랜지스터(MN3)를 통해 출력한다. 그리고, NMOS 트랜지스터(MN1)를 통해 포토 다이오드(PD)에서 전송된 감지된 신호전압(VSIG)을 NMOS 트랜지스터(MN3)를 통해 출력한다. 리셋 전압(VRES) 및 신호 전압(VSIG)은 출력단자(VOUT)를 통해 출력된다.
선택되지 않은 픽셀들(12,13)의 NMOS 트랜지스터들(MN4)은 입력받은 비활성화된 선택신호(SEL)에 의해 오프 상태가 되어야 하나, 실질적으로 오프 상태가 되지 않는다. 앞서 설명한 바와 같이, 공핍형 트랜지스터들(MN2~MN4)은 음의 문턱전압을 갖고, 노드들(N1,N2,N3)이 0V로 설정되므로, NMOS 트랜지스터들(MN2~MN4)의 소스는 0V가 인가된다. 비활성화된 선택신호(SEL)는 로우(L) 레벨이고, 픽셀 들(12,13)의 각각의 NMOS 트랜지스터들(MN4)의 게이트는 비활성화된 선택신호(SEL)를 입력받는다. 따라서, 픽셀들(12,13)의 NMOS 트랜지스터들(MN4)의 게이트-소스 전위차는 음의 문턱전압(VTH)보다 약간 높게 되므로, 픽셀들(12,13)의 NMOS 트랜지스터들(MN4)은 작지만, 누설 전류가 흐르게 된다. 선택되지 않은 픽셀들(12,13) 각각에 흐르는 누설 전류는 크기가 작지만, 복수의 픽셀들에서 흐르게 되므로, 무시할 수 없는 크기가 된다. 또한, 열의 픽셀들(11,12,13)이 모두 선택되지 않더라도, 앞서 설명한 바와 같이, 픽셀들(11,12,13)은 오프 상태가 되지 않으므로, 전원을 공급받는 한 누설 전류가 계속 흐르게 된다.
따라서, 이러한 누설전류로 인해 액티브 픽셀 센서 어레이는 정상적인 신호를 출력할 수 없게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 액티스 픽셀 센서의 누설전류를 방지할 수 있는 영상 촬상 장치 및 그 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 영상 촬상장치는 행들 및 열들로 구성되며, 소정의 전압 레벨을 갖는 리셋 전압 및 빛을 감지한 신호에 대응되는 신호 전압을 출력하는 픽셀들을 포함하는 액티브 픽셀 센서 어레이; 상기 픽셀들의 누설 전류를 차단하는 누설 전류 차단부; 및 상기 액티 브 픽셀 센서 어레이 및 상기 누설 전류 차단부를 제어하고, 임의의 한 행을 선택하는 로우 드라이버를 포함하고, 상기 누설 전류 차단 회로는 상기 로우 드라이버의 제어에 의해 선택되지 않은 행들의 픽셀들의 누설 전류를 차단한다.
이 실시예에 있어서, 상기 로우 드라이버에 의해 임의의 한 행이 선택될 경우, 상기 선택된 행의 픽셀은 상기 리셋 전압 및 상기 신호 전압을 출력한다.
이 실시예에 있어서, 상기 로우 드라이버에 의해 선택된 행은 상기 로우 드라이버에서 생성된 활성화된 선택신호에 의해 활성화된다.
이 실시예에 있어서, 상기 누설 전류 차단부는 상기 열들에 각각 대응되는 누설 전류 차단 회로들을 포함한다.
이 실시예에 있어서, 상기 누설 전류 차단 회로들은, 상기 로우 드라이버의 제어에 의해 누설 전류 차단 전압을 생성하고, 상기 생성된 누설 전류 차단 전압을 각각 대응하는 열들에 제공한다.
이 실시예에 있어서, 상기 누설 전류 차단 전압은 상기 활성화된 선택신호의 전압 레벨보다 낮다.
이 실시예에 있어서, 상기 각 열들의 픽셀들은 상기 누설 전류 차단 전압을 입력받는다.
이 실시예에 있어서, 상기 각 열들의 픽셀들 중 선택되지 않는 행의 액티브 픽셀 센서들은 상기 누설 전류 차단 전압에 응답하여 오프 상태가 된다.
이 실시예에 있어서, 상기 픽셀들은 상기 리셋 전압을 생성하고, 상기 생성된 리셋 전압을 출력하는 리셋 회로; 빛을 감지하고, 상기 감지된 빛에 대응하는 상기 신호 전압을 출력하는 감지 회로; 상기 리셋 회로에서 출력된 상기 리셋 전압 및 상기 감지 회로에서 출력된 상기 신호 전압을 전송하기 위한 버퍼로 사용되는 소스 팔로워 회로; 및 상기 로우 드라이버의 제어에 의해 선택되며, 상기 누설전류차단 전압을 입력받는 선택회로를 각각 포함하고, 상기 로우 드라이버에 의해 선택된 픽셀의 선택회로는 상기 소스 팔로워 회로로부터 전송된 상기 리셋 전압 및 상기 신호 전압을 출력한다.
이 실시예에 있어서, 상기 로우 드라이버에 의해 선택되지 않은 픽셀의 선택회로는 상기 누설 전류 차단 전압에 응답해서 오프 상태가 된다.
이 실시예에 있어서, 상기 리셋 회로, 상기 소스 팔로워 회로, 및 상기 선택회로는 엔모스 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 엔모스 트랜지스터는 공핍형 트랜지스터이고, 상기 공핍형 트랜지스터는 피형 에피 상의 피형웰; 상기 피형웰에 형성되어 활성영역을 한정하는 절연막; 상기 활성영역 상에 배치된 게이트; 상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드; 상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역; 및 상기 게이트 아래의 활성영역에 형성된 엔 타입으로 도핑된 엔타입 채널 영역을 포함하고, 상기 엔형 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있다.
이 실시예에 있어서, 상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있지 않다.
이 실시예에 있어서, 상기 엔모스 트랜지스터는 피 에피 피웰형 트랜지스터 이고, 피 에피 피웰형 트랜지스터는 피형 에피; 상기 피형 에피에 형성되어 활성영역을 한정하는 절연막; 상기 절연막을 둘러싸서 접촉된 피형웰; 상기 활성영역 상에 배치된 게이트; 상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드; 및 상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역을 포함한다.
이 실시예에 있어서, 상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막과 같은 경계선상에 배치된다.
이 실시예에 있어서, 상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막의 경계선보다 안쪽에 배치된다.
이 실시예에 있어서, 상기 엔모스 트랜지스터는 피 에피 피웰 공핍형 트랜지스터이고, 상기 피 에피 피웰 공핍형 트랜지스터는 피형 에피; 상기 피형 에피에 형성되어 활성영역을 한정하는 절연막; 상기 절연막을 둘러싸서 접촉된 피형웰; 상기 활성영역 상에 배치된 게이트; 상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드; 상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역; 및 상기 게이트 아래의 활성영역에 형성된 엔 타입으로 도핑된 엔타입 채널 영역을 포함하고, 상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있다.
이 실시예에 있어서, 상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막과 같은 경계선상에 배치된다.
이 실시예에 있어서, 상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절 연막의 경계선보다 안쪽에 배치된다.
이 실시예에 있어서, 상기 피 에피 피웰 공핍형 트랜지스터는 피형 에피; 상기 피형 에피에 형성되어 활성영역을 한정하는 절연막; 상기 절연막을 둘러싸서 접촉된 피형웰; 상기 활성영역 상에 배치된 게이트; 상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드; 상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역; 및 상기 게이트 아래의 활성영역에 형성된 엔 타입으로 도핑된 엔타입 채널 영역을 포함하고, 상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막을 둘러싸서 접촉된 피형웰까지 도핑되어 있지 않다.
이 실시예에 있어서, 상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막과 같은 경계선상에 배치되고, 상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있지 않다.
이 실시예에 있어서, 상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막의 경계선보다 안쪽에 배치되고, 상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있지 않다.
이 실시예에 있어서, 상기 리셋 회로, 상기 소스 팔로워 회로, 및 상기 선택회로는 피모스 트랜지스터로 구성된다.
본 발명의 다른 특징에 따른 행들 및 열들로 구성되며, 리셋 전압 및 신호 전압을 출력하는 픽셀들을 포함하는 액티브 픽셀 센서 어레이를 갖는 영상 촬상장치의 픽셀의 누설전류를 방지하는 방법에 있어서 픽셀 누설전류 방지 방법은: (a) 활성화된 선택신호를 생성하고, 상기 생성된 활성화된 선택신호에 의해 상기 임의 의 한 행을 활성화하는 단계; (b) 누설 전류 차단 전압을 생성하고, 상기 생성된 누설 전류 차단 전압을 각 열들에 제공하는 단계; (c) 상기 누설 전류 차단 전압을 상기 각 열들의 픽셀들에게 제공하는 단계; 및 (d) 상기 누설 전류 차단 전압에 응답하여 비활성화된 행들의 픽셀들을 오프 시키는 단계를 포함하고, 상기 활성화된 행의 픽셀들은 상기 리셋 전압 및 상기 신호 전압을 출력한다.
이 실시예에 있어서, 상기 리셋 전압은 소정의 전압 레벨이고, 상기 신호 전압은 액티브 픽셀 센서에서 빛을 감지한 신호에 대응되는 신호이다.
이 실시예에 있어서, 상기 누설 전류 차단 전압은 상기 활성화된 선택신호의 전압 레벨보다 낮다.
본 발명의 다른 특징에 따른 영상 촬상장치는: 상기 비트 라인에 연결된 복수의 픽셀들과; 상기 복수의 픽셀들에서부터 상기 비트 라인으로의 누설전류를 차단하도록 상기 비트 라인을 제어하는 누설 전류 차단부와; 그리고 상기 임의의 한 픽셀을 선택하고, 상기 누설 전류 차단부를 제어하는 로우 드라이버를 포함하고, 상기 누설 전류 차단부는 상기 로우 드라이버에 의해 선택되지 않은 픽셀들의 누설 전류를 차단한다.
이 실시예에 있어서, 상기 누설 전류 차단부는 상기 복수의 픽셀들에서부터 상기 비트 라인으로의 누설 전류를 차단하도록 상기 비트라인을 누설 전류 차단 전압으로 설정한다.
이 실시예에 있어서, 상기 선택되지 않은 픽셀들은 상기 비트라인에 설정된 상기 누설 전류 차단 전압에 응답해서 오프 상태가 된다.
이 실시예에 있어서, 상기 누설 전류 차단부는 상기 비트라인들에 각각 대응되는 누설 전류 차단 회로들을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 3는 본 발명의 실시예에 따른 영상 촬상 장치의 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 영상촬상 장치(1000)는 액티브 픽셀센서 어레이(APS(Active Pixel Sensor) Array)(100), 누설 전류 차단부(Leakage current breaker)(200), 상호 더블 샘플링 회로(CDS(Correlated Double Sampling))(300), 아날로그 디지털 변환회로(ADC)(400), 및 로우 드라이버(Row Driver)(500)를 포함한다.
액티브 픽셀 센서 어레이(100)(이하, APS 어레이라 칭함)는 행들과 열들로 구성된 복수의 픽셀들을 포함한다. APS 어레이(100)의 각 픽셀들은 선택되지 않을 경우, 초기화 상태를 유지한다. APS 어레이(100)는 로우 드라이버(500)에 의해 제어된다. 로우 드라이버(500)에 의해 APS 어레이(100)의 임의의 행이 선택되면, 선택된 행은 활성화되고, 활성화된 선택된 행의 각 픽셀들은 초기화 상태의 리셋 전압(VRES) 및 빛을 감지한 신호 전압(VSIG)을 출력한다.
누설 전류 차단부(200)는 APS 어레이(100)의 각 칼럼들에 대응하는 복수의 누설 전류 차단 회로들을 포함한다. 각 누설 전류 차단 회로들은 로우 드라이버의 제어에 의해 각각 대응하는 칼럼들의 픽셀들의 누설 전류를 차단한다. 따라서, 선 택된 행의 각 픽셀들에서 출력되는 리셋 전압(VRES) 및 신호 전압(VSIG)은 정상적으로 상호 더블 샘플링 회로(300)에 제공된다.
상호 더블 샘플링 회로(300) 및 아날로그 디지털 변환회로(400)는 실질적으로, APS 어레이(100)의 각 칼럼들에 대응하는 더블 샘플링 회로들 및 아날로그 디지털 변환회로들을 포함한다. 따라서, 상호 더블 샘플링 회로(300) 및 아날로그 디지털 변환회로(400)는 칼럼 구조를 갖는다.
상호 더블 샘플링 회로(300)는 선택된 행들의 각 픽셀들로부터 제공받은 리셋 전압(VRES) 및 신호 전압(VSIG)에 대해 상호연관 이중 샘플링을 수행하고, 샘플링된 신호들을 아날로그 디지털 변환회로(400)에 제공한다. 아날로그 디지털 변환회로(400)는 아날로그 신호인 샘플링된 신호들을 디지털 신호들로 변환한다.
도 4는 도 3에 도시된 액티브 픽셀 센서 어레이의 임의의 한 열 및 누설 전류 차단부의 누설 전류 차단 회로를 보여주는 도면이다.
도 4는 임의의 한 열(110)의 복수의 픽셀들(111,112,113) 및 임의의 열(110)에 대응하는 누설 전류 차단 회로(200)를 도시한 것이다. 실질적으로, 앞서 설명한 바와 같이 APS 어레이(100)는 복수의 열들(110)을 포함한다.
도 5를 참조하면, 임의의 한 열(110)은 복수의 픽셀들(111,112,113) 및 바이패스 회로(120)를 포함한다. 픽셀들(111,112,113)은 각각 감지 회로(111a), 리셋 회로(111b), 소스 팔로워 회로(111c), 및 선택 회로(111d)를 포함한다.
감지 회로(111a)는 포토 다이오드(PD11) 및 제 1 NMOS 트랜지스터(MN11)로 구성된다. 리셋 회로(111b)는 제 2 NMOS 트랜지스터(MN12)로 구성되며, 소스 팔로 워 회로(111c)는 제 3 NMOS 트랜지스터(MN13)로 구성되며, 선택 회로(111d)는 제 4 NMOS 트랜지스터(MN14)로 구성된다. 픽셀들(111,112,113) 각각의 NMOS 트랜지스터들(MN2~MN4)은 공핍형 트랜지스터들로 구성되나, 다른 형태의 트랜지스터들로 구성될 수도 있다.(이하, 도 7내지 도 20에서 설명함)
바이패스 회로(120)는 NMOS 트랜지스터(MN16)로 구성되며, NMOS 트랜지스터(MN16)는 바이패스 트랜지스터(MN16)이다.
감지 회로(111a)의 포토 다이오드(PD11)는 접지전압(GND)과 제 1 NMOS 트랜지스터(MN11) 사이에 연결되고, 제 1 NMOS 트랜지스터(MN11)는 전송 신호(TG)에 의해 제어되며, FD(Floating diffusion) 노드에 연결된다. 리셋 회로(111b)의 제 2 NMOS 트랜지스터(MN12)의 드레인은 전원 전압(VDD)을 공급받고, 게이트는 리셋 신호(RG)를 입력받고, 소스는 FD노드에 연결된다. 소스 팔로워 회로(111c)의 제 3 NMOS 트랜지스터(MN13)의 드레인은 전원 전압(VDD)을 공급받고, 게이트는 FD노드에 연결되고, 소스는 제 4 NMOS 트랜지스터(MN14)의 드레인에 연결된다. 선택 회로(111d)의 제 4 NMOS 트랜지스터(MN14)의 게이트는 선택신호(SEL)를 입력받고, 소스는 노드들(N11,N12,N13,N14)에 연결된다. N14노드는 바이패스 트랜지스터(MN16)의 드레인에 연결된다. 바이패스 회로(120)의 바이패스 트랜지스터(MN16)의 게이트는 제어신호(SH2)를 제공받고, 소스는 출력단자(VOUT)에 연결된다.
임의의 열(110)에 대응하는 누설 전류 차단 회로(201)는 제 5 NMOS 트랜지스터(MN5)로 구성된다. 누설 전류 차단 회로(201)의 제 5 NMOS 트랜지스터(MN5)의 드 레인은 전원 전압(VDD)을 공급받고, 게이트는 누설전류차단 제어신호(LDB)를 제공받고, 소스는 N14 노드에 연결된다. 실질적으로, 누설 전류 차단부(200)는 복수의 누설 전류 차단 회로들(201)을 포함하고, 앞서 설명한 바와 같이 누설 전류 차단 회로들(201)은 APS 어레이(100)의 열들에 대응된다.
도 5에 도시된 제어 신호들(TG,RG,SEL,LDB,SH2)는 로우 드라이버(500)에서 생성될 수 있다.
리셋 회로(111b)의 제 2 NMOS 트랜지스터(MN12)는 리셋 신호(RG)에 의해 픽셀을 초기화한다. 감지 회로(111a)의 포토 다이오드(PD11)는 빛을 감지하고, 감지 회로(111a)의 제 1 NMOS 트랜지스터(MN11)는 포토 다이오드(PD11)에서 감지된 신호를 FD노드에 전송한다. 선택회로(111d)의 제 4 NMOS 트랜지스터(MN14)는 픽셀을 선택하는 역할을 수행한다. 소스 팔로워 회로(111c)의 제 3 NMOS 트랜지스터(MN13)는 소스 팔로워(Source Follower)를 구성하여 픽셀의 영상정보를 전송하기 위한 버퍼(Buffer)로서 사용된다. 바이패스 회로(120)의 바이패스 트랜지스터(MN16)는 활성화된 제어신호(SH2)에 의해 턴 온된다. 턴 온된 바이패스 트랜지스터(MN16)는 픽셀들에서 생성된 신호들을 상호 더블 샘플링 회로(300)로 제공한다. 누설 전류 차단 회로(201)의 제 5 NMOS 트랜지스터(MN15)는 선택되지 않은 픽셀들의 누설전류를 차단한다.
도 5는 도 4에 도시된 픽셀들을 동작시키는 신호들의 타이밍도이다.
로우 드라이버(500)에 의해 APS 어레이(100)의 임의의 한 행이 선택될 경우, 선택된 행의 픽셀들은 각각 빛을 감지하는 동작을 수행하고, 선택되지 않은 행들은 동작하지 않는다. 이때, 각 열들의 동작은 동일하므로, 이하, 도 5 를 참조하여, 임의의 한 열(110)에 대해 설명한다.
도 5 및 도 6을 참조하여, APS어레이(100)의 열(110)의 픽셀들(111,112,113)의 동작을 설명하면 다음과 같다.
APS어레이(100)가 빛을 감지하는 동작을 수행할 경우, 로우 드라이버(500)는 APS어레이(100)의 임의의 한 행을 선택한다. 이때, 로우 드라이버(500)는 활성화된 선택신호(SEL), 활성화된 바이패스 제어신호(SH2), 및 활성화된 누설전류차단 제어신호(LDB)를 생성한다. 생성된 활성화된 선택신호(SEL)는 APS어레이(100)의 임의의 한 행을 선택하기 위해 임의의 한 행으로 제공된다. 생성된 활성화된 바이패스 제어신호(SH2)는 APS어레이(100)의 열(110)로 제공된다. 실질적으로, 생성된 활성화된 바이패스 제어신호(SH2)는 APS어레이(100)의 복수의 열들의 바이패스 트랜지스터(MN16)로 각각 제공된다. 생성된 활성화된 누설전류차단 제어신호(LDB)는 누설 전류 차단부(200)의 누설 전류 차단 회로들(201)에게 제공된다.
도 6에 도시된 바와 같이 선택신호(SEL)가 활성화될 경우, 바이패스 제어신호(SH2)도 활성화된다. 또한, 선택신호(SEL)가 활성화될 경우, 누설전류차단 제어신호(LDB)도 활성화된다. 이후 누설전류차단 제어신호(LDB) 및 바이패스 제어신호(SH2)는 APS어레이(100)의 모든 행이 빛을 감지하는 동작을 수행할 때까지, 활성화 상태를 유지한다.
누설 전류 차단회로(201)의 제 5 MOS트랜지스터(MN15)의 게이트는 활성화된 누설전류차단 제어신호(LDB)를 입력받으므로, 제 5 MOS트랜지스터(MN15)는 턴 온 상태가 된다. 따라서, 전원 전압(VDD)이 제 5 MOS트랜지스터(MN15)를 통해 N14노드에 제공된다. N14노드가 전원 전압(VDD)의 레벨로 충전되므로, 노드들(N11,N12,N13)도 각각 전원 전압(VDD)으로 충전된다. 전원 전압은 2V로 설정된다. 그러나, 전원 전압은 회로의 구성에 따라 다르게 설정될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 자명하다.
전원 전압이 2V이므로 노드들(N11,N12,N13,N14)은 2V로 설정된다. 실질적으로, 노드들(N11,N12,N13,N14)사이에 연결된 라인은 비트 라인과 같은 의미이고, 임의의 열(110)의 각 픽셀들(111,112,113)은 비트 라인에 연결된다. 따라서, 임의의 열의 비트 라인은 2V로 설정된다. 이러한 조건하에, 픽셀들(111,112,113)의 각 제 4 MOS트랜지스터(MN14)의 소스에는 2V가 인가된다. 실질적으로, 누설 전류 차단 회로들(201)은 각각 대응하는 열에 2V 전압을 제공함으로써, 각 열들의 비트 라인을 2V로 설정한다. 누설 전류 차단회로(201)에 의해 비트 라인에 설정된 전압은 누설 전류 차단전압과 같은 의미이다.
각 픽셀들(111,112,1XY)의 선택회로(111d)의 제 4 MOS트랜지스터(MN14)는 공핍형 트랜지스터이므로, 각 픽셀들(111,112,1XY)의 선택회로(111d)의 제 4 MOS트랜지스터(MN14)는 음의 문턱 전압(VTH<0)을 갖는다.
도 5에 도시된 픽셀(111)은 선택된 행에 포함되는 픽셀이다. 나머지 픽셀들(112,113)은 선택되지 않은 행에 포함되는 픽셀들이다. 따라서, 픽셀(111)은 활성화된 선택신호(SEL)를 입력받고, 나머지 픽셀들(112,113)은 비 활성화된 선택신호(SEL)를 입력받는다.
행들은 선택되기 전에 활성화된 리셋 신호(RG)를 입력받는다. 이러한 활성화된 리셋 신호(RG)는 계속 유지되며, 로우 드라이버(500)에 의해 선택된 행이 활성화된 선택신호(SEL)를 입력받을 경우, 선택된 행에 대해서만 비활성화된 상태로 입력된다. 즉, 행들은 활성화된 리셋 신호(RG)를 입력받고, 이러한 활성화된 리셋 신호(RG)는 선택된 행을 제외하고는 유지된다. 따라서, 픽셀들(111,112,1XY)은 각각 로우 드라이버(500)에 의해 선택되기 전에 활성화된 리셋 신호(RG)를 입력받고, 이러한 활성화된 리셋 신호(RG)는 선택된 행의 픽셀들을 제외하고는 유지된다.
각 픽셀들(111,112,113)이 활성화된 리셋 신호(RG)를 입력받을 경우, 픽셀들(111,112,1XY) 각각의 리셋 회로(111b)의 제 2 NMOS트랜지스터(MN12)의 게이트는 활성화된 리셋 신호(RG)를 입력받는다. 따라서, 픽셀들(111,112,1XY) 각각의 리셋 회로(111b)의 제 2 NMOS트랜지스터(MN12)는 턴 온 상태가 된다. 전원 전압(VDD)은 턴 온된 제 2 NMOS트랜지스터(MN12)을 통해 FD노드에 제공된다. FD 노드에 제공된 전원 전압에 의해 소스 팔로워 회로(111c)의 제 3 NMOS트랜지스터(MN13)는 턴 온 된다. 턴 온 상태인 제 3 NMOS 트랜지스터(MN13)는 게이트에 인가되는 전압의 크기에 따라 흐르는 전류를 결정한다. 즉, 소스 팔로워 회로(111c)의 제 3 NMOS 트랜지스터(MN13)는 게이트에 인가되는 전압에 대응하는 전류를 흐르게 한다. 따라서, FD노드에 충전된 전원전압(VDD)에 대응하는 전류가 소스 팔로워 회로(111c)의 제 3 NMOS트랜지스터(MN13)를 통해 흐르게 된다.
로우 드라이버(500)에 의해 열(110)의 픽셀(111)이 선택될 경우, 활성화된 선택신호(SEL)가 픽셀(111)에 인가된다. 활성화된 선택신호(SEL)는 하이(H) 레벨이 다.
활성화된 선택신호(SEL)는 선택회로(111d)의 제 4 MOS트랜지스터(MN14)의 게이트로 인가되고, 제 4 NMOS트랜지스터(MN14)의 소스는 앞서 설명한 바와 같이 열(110)의 비트라인에 설정된 2V가 인가된다. 활성화된 선택신호(SEL)는 누설 전류 차단 전압보다 높다. 따라서, 선택회로(111d)의 제 4 NMOS트랜지스터(MN14)의 게이트-소스 전위차는 공핍형 트랜지스터인 제 4 NMOS트랜지스터(MN14)의 음의 문턱 전압보다 높다. 이러한 경우, 선택회로(111d)의 제 4 NMOS트랜지스터(MN14)는 턴 온 된다. 픽셀(111)의 선택회로(111d)의 제 4 NMOS트랜지스터(MN14)가 턴 온 상태일 경우, 픽셀(101)의 소스 팔로워 회로(111c)의 제 3 NMOS트랜지스터(MN13)를 통해 흐르는 전류는 선택회로(111d)의 제 4 NMOS트랜지스터(MN14)를 통해 흐른다.
선택회로(111d)의 제 4 MOS트랜지스터(MN14)를 통해 흐르는 전류는 턴 온 상태인 바이패스 회로(120)의 바이패스 트랜지스터(MN16)를 통해 출력 단자(VOUT)로 출력된다. 이때, 출력되는 신호는 리셋 전압(VRES)이다. 도 6에 도시된 바와 같이, 활성화된 선택신호(SEL)가 픽셀(111)에 인가된 후, 리셋 신호(RG)는 소정의 딜레이 후에 비활성화된다. 따라서, 리셋 전압(VRES)이 출력된 후, 소정의 딜레이 후에 픽셀(111)의 리셋회로(111b)의 제 2 NMOS트랜지스터(MN12)는 비 활성화된 리셋 신호(RG)에 의해 턴 오프 된다.
이때, 선택되지 않은 행들의 다른 픽셀들(112,113)은 비활성화된 선택신호(SEL)를 입력받으므로, 픽셀들(112,113)의 제 4 NMOS 트랜지스터(MN14)의 게이트 는 비활성화된 선택신호(SEL)를 제공받는다. 또한, 앞서 설명한 바와 같이 픽셀들(112,113)의 제 4 NMOS 트랜지스터(MN14)의 소스는 2V가 인가되고, 비활성화된 선택신호(SEL)는 로우 레벨이다. 이러한 경우, 픽셀들(112,113) 각각의 제 4 NMOS 트랜지스터(MN14)의 게이트-소스 전위차는 제 4 NMOS 트랜지스터(MN14)의 문턱 전압보다 낮게 된다. 이러한 조건하에, 픽셀들(112,113) 각각의 제 4 NMOS 트랜지스터(MN14)는 턴 오프 된다. 픽셀들(112,113) 각각의 제 4 NMOS 트랜지스터(MN14)는 턴 오프 상태이므로, 픽셀들(112,113)을 통해 누설 전류가 흐르지 않는다.
선택된 행의 픽셀(111)의 감지회로(111a)의 포토 다이오드(PD11)는 빛을 감지하고, 감지된 빛에 대응하는 전자를 생성한다. 포토 다이오드(PD11)에 의해 빛이 감지될 때, 전송 신호(TG)는 활성화된다. 활성화된 전송 신호(TG)는 픽셀(111)의 감지회로(111a)의 제 1 NMOS트랜지스터(MN11)의 게이트로 제공되므로, 제 1 NMOS트랜지스터(MN11)는 턴 온 된다. 따라서, 감지회로(111a)의 포토 다이오드(PD11)에서 생성된 전자는 턴 온된 제 1 MOS트랜지스터(MN11)를 통해 FD노드에 제공된다. 전류의 흐름과 전자의 이동은 반대 방향으로 약속되어 있다. 따라서, 감지회로(111a)의 포토 다이오드(PD11)에서 감지된 빛에 대응하는 전자들이 FD노드에 제공될 경우, FD노드는 충전된 전원 전압(VDD)에서 포토 다이오드(PD11)에 의해 감지된 빛에 대응하는 전류를 포토 다이오드(PD11)를 통해 접지전압(GND)으로 방전한다. 이러한 경우, 소스 팔로워 회로(111c)의 제 3 NMOS트랜지스터(MN13)는 FD노드에 충전된 전원 전압(VDD)에서 포토 다이오드(PD11)에서 감지된 빛에 대응하는 전류를 방전하고, 나머지 충전된 전압 레벨에 대응하는 전류를 흐르게 한다.
소스 팔로워 회로(111c)의 제 3 NMOS트랜지스터(MN13)를 통해 흐르는 전류는 신호 전압(VSIG)으로서, 턴 온 상태인 픽셀(111)의 제 4 NMOS트랜지스터(MN14) 및 턴 온 상태인 바이패스 트랜지스터(MN16)를 통해 출력 단자(VOUT)로 출력된다. 신호 전압(VSIG)은 리셋 전압(VRES)과 포토 다이오드(PD11)에서 감지된 빛에 대응하는 전압의 차이이다. 따라서, 신호 전압(VSIG)은, 실질적으로, 픽셀(111)에서 빛을 감지한 신호에 대응되는 신호이다.
이때, 다른 픽셀들(112,113)의 제 4 NMOS트랜지스터들(MN14)은 앞서 설명한 바와 같이, 비 활성화된 선택신호(SEL)에 의해 턴 오프 상태이므로, 다른 픽셀들(112,113)은 신호 전압(VSIS)을 출력하지 않는다. 또한, 픽셀들(112,113)의 제 4 NMOS트랜지스터들(MN14)은 턴 오프 상태이므로 누설 전류도 생기지 않는다.
앞서 설명한 바와 같이, 리셋 전압(VRES) 및 신호 전압(VSIG)은 상호 더블 샘플링 회로(300)로 제공된다.
실질적으로 로우 드라이버(500)는 액티브 픽셀 센서 어레이(100)의 모든 행을 순차적으로 선택함으로써, 모든 행들의 셀들이 빛을 감지하는 동작을 수행하도록 한다. 도 6에 도시된 바와 같이, 누설전류차단 제어신호(LDB) 및 바이패스 제어신호(SH2)는 모든 행의 픽셀들이 동작을 완료할 때까지 활성화 상태를 유지한다. 그러나, 유저에 의해 선택적으로, 누설전류차단 제어신호(LDB) 및 바이패스 제어신호(SH2)는 선택신호(SEL)가 활성화될 때 활성화되고, 선택신호(SEL)가 비활성화될 경우, 비활성화될 수 있다.
결과적으로, 누설 전류 차단부(200)는 APS 어레이(100)의 선택되지 않은 행들의 픽셀들에서 생성될 수 있는 누설전류를 차단시킬 수 있다. 따라서, 영상 촬상 장치(1000)는 픽셀들에 의해 감지된 신호를 정상적으로 출력할 수 있다.
본 발명에 따른 APS 어레이(100)의 픽셀들의 리셋 회로(111b), 소스 팔로워 회로(111c), 및 선택회로(111d)는 공핍형 트랜지스터들로 구성될 수 있다. 또한, 본 발명에 따른 APS 어레이(100)의 픽셀들의 리셋 회로(111b), 소스 팔로워 회로(111c), 및 선택회로(111d)는 피-에피-피웰(P-epi-PWELL)형 트랜지스터들 또는 피-에피-피웰-공핍형(P-epi-PWELL-Depletion)형 트랜지스터들로 구성될 수 있다. 공핍형 트랜지스터는 음의 문턱전압을 갖으므로 앞서 종래기술에서 설명한 암전류를 방지할 수 있다. 음의 문턱 전압이 아니더라도 매우 낮은 문턱전압을 갖는 트랜지스터들은 채널 영역들을 통해 암전류를 방지할 수 있다. 피-에피-피웰(P-epi-PWELL)형 트랜지스터는 매우 낮은 문턱 전압을 갖으며, 거의 0V에 가까운 문턱전압을 갖는다.
도 6은 도 4에 도시된 픽셀들에 사용되는 트랜지스터를 위에서 바라본 도면이다.
도 7 내지 도 9는 도 6에 도시된 트랜지스터를 A 방향으로 자른 단면도이며, 본 발명의 실시예들에 따른 도 4에 도시된 픽셀들에 사용되는 트랜지스터들의 단면도이다.
도 7에 도시된 트랜지스터는 공핍형(Depletion type) 트랜지스터이다.
도 7을 참조하면, 본 발명의 실시예에 따른 공핍형 트랜지스터는 피형웰 층(PWELL)(26)에 형성된 N+형의 소오스 영역(23) 및 드레인 영역(24), 게이트 옥사이드(22)를 사이에 두고 피형웰층(26) 위에 형성된 게이트(Gate)(21), 및 피형웰층(26) 아래에 배치된 피형-에피 층(25)을 갖는다. 공핍형 트랜지스터는 N-타입채널영역(27)을 갖는다. N-타입 채널영역(27)은 N타입으로 도핑된 반도체이다. N-타입 채널영역(27)은 게이트(21) 아래의 피형웰층(26)에 배치된다.
공핍형 트랜지스터는 N타입으로 도핑된 N-타입 채널영역(27)을 갖으므로, 음의 문턱전압(VTH<0)을 갖고, N-타입 채널 영역(27)에 형성된 채널의 두께는 증가 된다. 따라서, 앞서 종래 기술의 도 1에서 설명한 게이트 옥사이드(2)과 피형웰층(5)의 접촉면(6)에 형성될 수 있는 계면 트랩에 의해 흐르는 전류는 N-타입 채널 영역(27) 전체를 통해 흐를수 있다. 따라서, 상대적으로 접촉면에 흐르는 전류는 줄어들게 된다. 그 결과, 공핍형 트랜지스터로 구성된 픽셀은 암전류를 줄일 수 있으며, 이로 인해 노이즈를 개선할 수 있다.
도 8에 도시된 트랜지스터는 피-에피-피웰형 트랜지스터이다. 도 8에 도시된 피-에피-피웰형 트랜지스터는 도 2에 도시된 공핍형 트랜지스터의 피형웰층(26)을 피형-에피(P-epi)(25)로 구성한 경우이다. 또한, 도 8에 도시된 피-에피-피웰형 트랜지스터는 도 7의 N타입으로 도핑된 N-타입 채널영역(27)을 요구하지 않는다. 피-에피-피웰형 트랜지스터의 채널 영역(28)은 게이트 전압(VG) 인가시 생성될 수 있는 채널의 영역으로서, 피-에피 채널 영역(28)이다. 피형-에피(25)는 매우 낮은 도펀트 농도를 갖는다. 이러한 피형-에피(25)를 사용하여 트랜지스터를 구성할 경우, 피형-에피(25)의 농도가 매우 낮기 때문에, 게이트 전압(VG) 인가시 피-에피-피웰형 트랜지스터의 채널은 도시된 피-에피 채널 영역(28)의 전체에 걸쳐 형성될 수 있다. 즉, 피-에피-피웰형 트랜지스터의 채널의 두께가 증가 된다. 따라서, 앞서 설명한 바와 같이, 피-에피-피웰형 트랜지스터는 암전류를 줄일 수 있으며, 이로 인해 노이즈를 개선할 수 있다.
도 8에 도시된 피-에피-피웰형 트랜지스터는 피형-에피(25)의 농도가 매우 낮기 때문에 낮은 문턱 전압을 갖으며, 문턱 전압은 거의 0V가 된다.
도 9에 도시된 피-에피-피웰-공핍형 트랜지스터는 도 8에 도시된 피-에피-피웰형 트랜지스터에서 도 7에 도시된 N타입으로 도핑된 N-타입 채널영역(27)을 갖는 경우이다. 도 9에 도시된 피-에피-피웰-공핍형 트랜지스터는 N타입으로 도핑된 N-타입 채널영역(27)을 갖으므로, 음의 문턱전압을 갖는다. 따라서, 앞서 설명한 바와 같이, 도 9에 도시된 피-에피-피웰-공핍형 트랜지스터는 암전류를 줄일 수 있다.
도 10 내지 도 20은 도 6에 도시된 트랜지스터를 B 방향으로 자른 단면도이며, 본 발명의 실시예들에 따른 도 4에 도시된 픽셀들에 사용되는 트랜지스터들의 단면도이다.
도 10 및 도 11은 도 7에 도시된 공핍형 트랜지스터를 B 방향으로 자른 단면도이다. 즉, 도 7에 도시된 트랜지스터는 도 10 및 도 11에 도시된 공핍형 트랜지스터들로 구성될 수 있다.
도 10을 참조하면, 본 발명의 실시 예에 따른 공핍형 트랜지스터는 피형웰층(26)에 형성된 절연막(isolation)(31,32), 게이트 옥사이드(22)를 사이에 두고 피형웰층(26) 위에 형성된 게이트(Gate)(21), 및 피형웰층(26) 아래에 배치된 피형-에피 층(25)을 갖는다. 도 10에 도시된 공핍형 트랜지스터는 N-타입채널영역(27)을 갖는다. N-타입 채널영역(27)은 N타입으로 도핑된 반도체이다. N-타입 채널영역(27)은 게이트(21) 아래의 피형웰층(26)에 배치된다.
절연막(31,32)은 피형웰층(26)에 형성되어 활성 영역을 한정한다. 게이트게이트(21)는 활성 영역 상에 배치되며, 옥사이드(22)는 게이트(21)와 활성영역 사이에 개재된다. 따라서, 도 7에 도시된 소오스 영역 및 드레인 영역(23,24)은 게이트(21) 양측의 활성영역에 형성되며, N타입으로 도핑된 N-타입 채널 영역(27)은 게이트(21) 아래의 활성영역에 형성된다. N-타입 채널 영역(27)은 상기 게이트(21) 양측에 형성되어 있는 절연막(31,32)까지 도핑되어 있다.
도 11을 참조하면, 본 발명의 실시 예에 따른 공핍형 트랜지스터는 도 10에 도시된 공핍형 트랜지스터와 달리, 절연막(31,32) 사이의 거리보다 작으며, N타입으로 도핑된 N-타입 채널영역(27a)을 갖는다. 즉, N-타입 채널영역(27a)은 게이트(21) 양측에 형성되어 있는 절연막(31,32)까지 도핑되어 있지 않다. 다른 구성은 도 10에 도시된 공핍형 트랜지스터와 동일하다.
도 12 내지 도 14는 도 8에 도시된 피-에피-피웰형 트랜지스터를 B 방향으로 자른 단면도이다. 즉, 도 8에 도시된 트랜지스터는 도 12 내지 도 14에 도시된 피-에피-피웰형 트랜지스터들로 구성될 수 있다.
도 12 내지 도 14에 도시된 피-에피-피웰형 트랜지스터들은 도 8에 도시된 바와 같이, 저농도의 피형-에피(25)를 사용한다. 따라서, 도 12 내지 도 14에 도시된 피-에피-피웰형 트랜지스터들은 게이트 전압(VG) 인가시 생성될 수 있는 채널의 영역으로서, 피-에피 채널 영역(도 8 참조)을 갖는다.
도 12를 참조하면, 본 발명의 실시예에 따른 피-에피-피웰형 트랜지스터는 피형-에피(25)에 형성된 절연막(31,32), 게이트 옥사이드(22)를 사이에 두고 피형-에피(25) 위에 형성된 게이트(21), 및 절연막(31,32)을 둘러싸서 접촉된 피형웰(26a,26b)을 갖는다.
피-에피-피웰형 트랜지스터는 앞서 설명한 바와 같이 게이트 전압 인가시 도 8에 도시된 피-에피 채널 영역(28)의 전체에 걸쳐 채널을 형성할 수 있다. 이때, 채널영역에 접촉되는 절연막(31,32) 표면에는 앞서 종래기술에서 설명한 계면 트랩이 형성될 수 있다. 도 12에 도시된 피-에피-피웰형 트랜지스터의 절연막(31,32)을 둘러싸서 접촉된 피형웰(26a,26b)은 피형-에피(25)보다 높은 문턱 전압을 갖는다. 따라서, 채널영역에 접촉되는 절연막(31,32) 표면의 계면 트랩에 의한 암전류는 높은 문턱 전압을 갖는 피형웰(26a,26b)이 절연막(31,32)을 둘러싸서 접촉되어 있으므로, 잘 흐르지 못하므로, 도 12에 도시된 피-에피-피웰형 트랜지스터는 채널영역에 접촉되는 절연막(31,32) 표면의 계면 트랩에 의한 암전류를 방지할 수 있다.
도 13을 참조하면, 본 발명의 실시예에 따른 피-에피-피웰형 트랜지스터는 절연막(31,32) 아래에 배치되며, 절연막(31,32)과 같은 경계선상에 배치된 피형 웰(26c,26d)을 갖는다. 다른 구성은 도 12에 도시된 피-에피-피웰형 트랜지스터와 같다.
도 14를 참조하면, 본 발명의 실시 예에 따른 피-에피-피웰형 트랜지스터는 절연막(31,32) 아래에 배치되며, 절연막(31,32)의 경계선보다 안쪽에 배치된 피형웰(26e,26f)을 갖는다. 다른 구성은 도 12에 도시된 피-에피-피웰형 트랜지스터와 같다.
도 15 내지 도 20는 도 9에 도시된 피-에피-피웰-공핍형 트랜지스터를 B 방향으로 자른 단면도이다. 즉, 도 9에 도시된 트랜지스터는 도 15 내지 도 20에 도시된 피-에피-피웰-공핍형 트랜지스터들로 구성될 수 있다.
도 15를 참조하면, 본 발명의 실시 예에 따른 피-에피-피웰-공핍형 트랜지스터는 절연막(31,32)을 둘러싸서 접촉된 피형웰(26a,26b)을 갖는다. 다른 구성은 도 10에 도시된 공핍형 트랜지스터와 같다.
도 16을 참조하면, 본 발명의 실시 예에 따른 피-에피-피웰-공핍형 트랜지스터는 절연막(31,32) 아래에 배치되며, 절연막(31,32)과 같은 경계선상에 배치된 피형웰(26c,26d)을 갖는다. 다른 구성은 도 10에 도시된 공핍형 트랜지스터와 같다.
도 17을 참조하면, 본 발명의 실시 예에 따른 피-에피-피웰-공핍형 트랜지스터는 절연막(31,32) 아래에 배치되며, 절연막(31,32)의 경계선보다 안쪽에 배치된 피형웰(26e,26f)을 갖는다. 다른 구성은 도 10에 도시된 공핍형 트랜지스터와 같다.
도 15 내지 도 17에 도시된 피-에피-피웰-공핍형 트랜지스터의 N-타입 채널 영역(27)은 상기 게이트(21) 양측에 형성되어 있는 절연막(31,32)까지 도핑되어 있다.
도 18 내지 도 20에 도시된, 본 발명의 실시 예에 따른 피-에피-피웰-공핍형 트랜지스터들은 도 15 내지 도 17에 도시된 피-에피-피웰-공핍형 트랜지스터들과 달리, 절연막(31,32) 사이의 거리보다 작으며, N타입으로 도핑된 N-타입 채널영역(27a)을 갖는다. 즉, 도 18 내지 도 20에 도시된 피-에피-피웰-공핍형 트랜지스터의 N-타입 채널 영역(27a)은 게이트(21) 양측에 형성되어 있는 절연막(31,32)까지 도핑되어 있지 않다. 다른 구성은 도 15 내지 도 17에 도시된 피-에피-피웰-공핍형 트랜지스터들과 동일하다.
픽셀의 리셋 회로(111b), 소스 팔로워 회로(111c), 및 선택회로(111d)는 앞서 설명된, 도 7 내지 도 20에 도시된 트랜지스터들로 구성될 수 있다.
도 7 내지 도 20에 도시하지 않았으나, 도 7 내지 도 20에 도시된 트랜지스트들은 타입이 반대일 수 있음은 이 분야의 통상의 지식을 가진 이들에게 자명하다. 즉, 도 7 내지 도 20에 도시된 트랜지스트들은 NMOS 트랜지스터이나, PMOS 트랜지스터로 구성될 수 있다. 따라서, 픽셀의 리셋 회로(111b), 소스 팔로워 회로(111c), 및 선택회로(111d)는 PMOS 트랜지스터로 구성될 수 있으며, 이때, PMOS 트랜지스터는 앞서 설명한 공핍형 트랜지스터, 피-에피-피웰형 트랜지스터, 및 피-에피-피웰-공핍형 트랜지스터 중 어느 하나일 수 있다. 이러한 경우, 도 7 내지 도 20에 도시된 피형-에피(P-epi) 및 피형웰(PWELL)은 각각 엔형-에피(N-epi) 및 엔형웰(NWELL)이 되며, N+형 드레인 및 소스 영역은 P+형 드레인 및 소스 영역으로, N- 타입 채널 영역은 P-타입 채널영역으로 구성된다.
결과적으로 본 발명에 따른 영상 촬상 장치(1000)는 선택되지 않은 행들의 픽셀들에서 생성될 수 있는 누설전류를 차단시킬 수 있으므로 선택된 픽셀들에 의해 감지된 신호를 정상적으로 출력할 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 영상 촬상 장치는 액티스 픽셀 센서의 누설전류를 방지할 수 있다.

Claims (33)

  1. 행들 및 열들로 구성되며, 소정의 전압 레벨을 갖는 리셋 전압 및 빛을 감지한 신호에 대응되는 신호 전압을 출력하는 픽셀들을 포함하는 액티브 픽셀 센서 어레이;
    상기 픽셀들의 누설 전류를 차단하는 누설 전류 차단부; 및
    상기 액티브 픽셀 센서 어레이 및 상기 누설 전류 차단부를 제어하고, 임의의 한 행을 선택하는 로우 드라이버를 포함하고,
    상기 누설 전류 차단 회로는 상기 로우 드라이버의 제어에 의해 선택되지 않은 행들의 픽셀들의 누설 전류를 차단하는 영상 촬상장치.
  2. 제 1 항에 있어서,
    상기 로우 드라이버에 의해 임의의 한 행이 선택될 경우, 상기 선택된 행의 픽셀은 상기 리셋 전압 및 상기 신호 전압을 출력하는 영상 촬상 장치.
  3. 제 1 항에 있어서,
    상기 로우 드라이버에 의해 선택된 행은 상기 로우 드라이버에서 생성된 활성화된 선택신호에 의해 활성화되는 영상 촬상 장치.
  4. 제 1 항에 있어서,
    상기 누설 전류 차단부는 상기 열들에 각각 대응되는 누설 전류 차단 회로들을 포함하는 영상 촬상 장치.
  5. 제 4 항에 있어서,
    상기 누설 전류 차단 회로들은, 상기 로우 드라이버의 제어에 의해 누설 전류 차단 전압을 생성하고, 상기 생성된 누설 전류 차단 전압을 각각 대응하는 열들에 제공하는 영상 촬상 장치.
  6. 제 5 항에 있어서,
    상기 누설 전류 차단 전압은 상기 활성화된 선택신호의 전압 레벨보다 낮은 영상 촬상 장치.
  7. 제 5 항에 있어서,
    상기 각 열들의 픽셀들은 상기 누설 전류 차단 전압을 입력받는 영상 촬상 장치.
  8. 제 7 항에 있어서,
    상기 각 열들의 픽셀들 중 선택되지 않는 행의 픽셀들은 상기 누설 전류 차단 전압에 응답하여 오프 상태가 되는 영상 촬상장치.
  9. 제 1 항에 있어서,
    상기 픽셀들은
    상기 리셋 전압을 생성하고, 상기 생성된 리셋 전압을 출력하는 리셋 회로;
    빛을 감지하고, 상기 감지된 빛에 대응하는 상기 신호 전압을 출력하는 감지 회로;
    상기 리셋 회로에서 출력된 상기 리셋 전압 및 상기 감지 회로에서 출력된 상기 신호 전압을 전송하기 위한 버퍼로 사용되는 소스 팔로워 회로; 및
    상기 로우 드라이버의 제어에 의해 선택되며, 상기 누설전류차단 전압을 입력받는 선택회로를 각각 포함하고,
    상기 로우 드라이버에 의해 선택된 픽셀의 선택회로는 상기 소스 팔로워 회로로부터 전송된 상기 리셋 전압 및 상기 신호 전압을 출력하는 영상 촬상장치.
  10. 제 9 항에 있어서,
    상기 로우 드라이버에 의해 선택되지 않은 픽셀의 선택회로는 상기 누설 전류 차단 전압에 응답해서 오프 상태가 되는 영상 촬상장치.
  11. 제 9 항에 있어서,
    상기 리셋 회로, 상기 소스 팔로워 회로, 및 상기 선택회로는 엔모스 트랜지스터로 구성된 영상 촬상장치.
  12. 제 11 항에 있어서,
    상기 엔모스 트랜지스터는 공핍형 트랜지스터인 영상 촬상 장치.
  13. 제 12 항에 있어서,
    상기 공핍형 트랜지스터는
    피형 에피 상의 피형웰;
    상기 피형웰에 형성되어 활성영역을 한정하는 절연막;
    상기 활성영역 상에 배치된 게이트;
    상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드;
    상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역; 및
    상기 게이트 아래의 활성영역에 형성된 엔 타입으로 도핑된 엔타입 채널 영역을 포함하고,
    상기 엔형 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있는 영상 촬상장치.
  14. 제 13 항에 있어서,
    상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있지 않은 영상 촬상장치
  15. 제 11 항에 있어서,
    상기 엔모스 트랜지스터는 피 에피 피웰형 트랜지스터인 영상 촬상 장치.
  16. 제 15 항에 있어서,
    피 에피 피웰형 트랜지스터는
    피형 에피;
    상기 피형 에피에 형성되어 활성영역을 한정하는 절연막;
    상기 절연막을 둘러싸서 접촉된 피형웰;
    상기 활성영역 상에 배치된 게이트;
    상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드; 및
    상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역을 포함하는 영상 촬상장치.
  17. 제 16 항에 있어서,
    상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막과 같은 경계선상에 배치되는 영상 촬상 장치.
  18. 제 16 항에 있어서,
    상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막의 경계선보다 안쪽에 배치되는 영상 촬상 장치.
  19. 제 11 항에 있어서,
    상기 엔모스 트랜지스터는 피 에피 피웰 공핍형 트랜지스터인 영상 촬상 장치.
  20. 제 19 항에 있어서,
    상기 피 에피 피웰 공핍형 트랜지스터는
    피형 에피;
    상기 피형 에피에 형성되어 활성영역을 한정하는 절연막;
    상기 절연막을 둘러싸서 접촉된 피형웰;
    상기 활성영역 상에 배치된 게이트;
    상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드;
    상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역; 및
    상기 게이트 아래의 활성영역에 형성된 엔 타입으로 도핑된 엔타입 채널 영역을 포함하고,
    상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있는 영상 촬상장치.
  21. 제 20 항에 있어서,
    상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막과 같은 경계선상에 배치되는 영상 촬상장치.
  22. 제 20 항에 있어서,
    상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막의 경계선보다 안쪽에 배치되는 영상 촬상장치.
  23. 제 19 항에 있어서,
    상기 피 에피 피웰 공핍형 트랜지스터는
    피형 에피;
    상기 피형 에피에 형성되어 활성영역을 한정하는 절연막;
    상기 절연막을 둘러싸서 접촉된 피형웰;
    상기 활성영역 상에 배치된 게이트;
    상기 게이트와 상기 활성영역 사이에 개재된 게이트 옥사이드;
    상기 게이트 양측의 활성영역에 형성된 소오스 영역 및 드레인 영역; 및
    상기 게이트 아래의 활성영역에 형성된 엔 타입으로 도핑된 엔타입 채널 영역을 포함하고,
    상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막을 둘러싸서 접촉된 피형웰까지 도핑되어 있지 않은 영상 촬상장치.
  24. 제 23 항에 있어서,
    상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막과 같은 경계선상 에 배치되고, 상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있지 않은 영상 촬상장치.
  25. 제 23 항에 있어서,
    상기 피형웰은 상기 절연막 아래에 배치되며, 상기 절연막의 경계선보다 안쪽에 배치되고, 상기 엔타입 채널 영역은 상기 게이트 양측에 형성되어 있는 절연막까지 도핑되어 있지 않은 영상 촬상장치.
  26. 제 9 항에 있어서,
    상기 리셋 회로, 상기 소스 팔로워 회로, 및 상기 선택회로는 피모스 트랜지스터로 구성된 영상 촬상장치.
  27. 행들 및 열들로 구성되며, 리셋 전압 및 신호 전압을 출력하는 픽셀들을 포함하는 액티브 픽셀 센서 어레이를 갖는 영상 촬상장치의 픽셀의 누설전류를 방지하는 방법에 있어서:
    (a) 활성화된 선택신호를 생성하고, 상기 생성된 활성화된 선택신호에 의해 상기 임의의 한 행을 활성화하는 단계;
    (b) 누설 전류 차단 전압을 생성하고, 상기 생성된 누설 전류 차단 전압을 각 열들에 제공하는 단계;
    (c) 상기 누설 전류 차단 전압을 상기 각 열들의 픽셀들에게 제공하는 단계; 및
    (d) 상기 누설 전류 차단 전압에 응답하여 비활성화된 행들의 픽셀들을 오프 시키는 단계를 포함하고,
    상기 활성화된 행의 픽셀들은 상기 리셋 전압 및 상기 신호 전압을 출력하는 픽셀 누설전류 방지 방법.
  28. 제 27 항에 있어서,
    상기 리셋 전압은 소정의 전압 레벨이고, 상기 신호 전압은 액티브 픽셀 센서에서 빛을 감지한 신호에 대응되는 신호인 픽셀 누설전류 방지 방법.
  29. 제 27 항에 있어서,
    상기 누설 전류 차단 전압은 상기 활성화된 선택신호의 전압 레벨보다 낮은 픽셀 누설전류 방지 방법.
  30. 적어도 하나의 비트 라인과;
    상기 비트 라인에 연결된 복수의 픽셀들과;
    상기 복수의 픽셀들에서부터 상기 비트 라인으로의 누설전류를 차단하도록 상기 비트 라인을 제어하는 누설 전류 차단부와; 그리고
    상기 임의의 한 픽셀을 선택하고, 상기 누설 전류 차단부를 제어하는 로우 드라이버를 포함하고,
    상기 누설 전류 차단부는 상기 로우 드라이버에 의해 선택되지 않은 픽셀들의 누설 전류를 차단하는 영상 촬상장치.
  31. 제 30 항에 있어서,
    상기 누설 전류 차단부는 상기 복수의 픽셀들에서부터 상기 비트 라인으로의 누설 전류를 차단하도록 상기 비트라인을 누설 전류 차단 전압으로 설정하는 영상 촬상 장치.
  32. 제 30 항에 있어서,
    상기 선택되지 않은 픽셀들은 상기 비트라인에 설정된 상기 누설 전류 차단 전압에 응답해서 오프상태가 되는 영상 촬상 장치.
  33. 제 30 항에 있어서,
    상기 누설 전류 차단부는 상기 비트라인들에 각각 대응되는 누설 전류 차단 회로들을 포함하는 영상 촬상 장치.
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