JP2006074009A - 固体撮像装置及び同固体撮像装置を用いたカメラ - Google Patents

Abstract

【課題】 フォトダイオードのリーク電流及びリーク電流不均一性を抑制する。
【解決手段】 ｐ型半導体層４０２内に形成されたｎ型半導体領域４０３を有するフォトダイオードと隣接する素子との間に形成された素子分離絶縁膜４０４と素子分離絶縁膜の下部に形成されたｐ形半導体層４０２よりも高濃度のチャネルストップ領域４０６と、素子分離絶縁膜上の一部に配線層４０５が形成されている光電変換装置において、各フォトダイオードに隣接する素子分離絶縁膜上部の配線層４０５の実行面積と電位を統一し、配線層が素子分離絶縁膜を挟んで対向する領域の少なくとも一部にチャネルストップ領域４０６よりも高濃度のｐ+暗電流低減領域を設けた。
【選択図】 図４

Description

本発明は、固体撮像装置に関し、特に、ディジタルカメラ、ビデオカメラ、複写機及びファクシミリ等に用いられる固体撮像装置及びそれを用いたカメラに関する。

光電変換素子を含む固体撮像素子を１次元及び２次元に配列したイメージセンサはディジタルカメラ、ビデオカメラ、複写機及びファクシミリ等に数多く搭載されている。固体撮像素子には、例えば、ＣＣＤ撮像素子や増幅型固体撮像素子がある。

これらの撮像素子は多画素化の傾向にあり、１画素の面積の縮小にともないフォトダイオード面積もまた減少していく傾向にある。したがって、より小さな信号電荷量を扱う必要性が生じる。

増幅型固体撮像素子の回路構成を図１３に示す。増幅型固体撮像素子では、図１４のように単位画素内に一つのフォトダイオードＰＤに対して、フォトダイオードに蓄積された光信号を読み出すための複数のトランジスタＴｒ及び増幅するトランジスタにより一つの画素内の読み出し回路が構成されている。

また、図３に示す画素内の読み出し回路では、二つのフォトダイオードに対して、フォトダイオードに蓄積された光信号を読み出すための複数のトランジスタＴｒ及び増幅するトランジスタにより一つの読み出し回路が構成されており、単位画素内のフォトダイオードの面積をより確保し、多画素化とともに高Ｓ／Ｎを達成しようとしているものである。

また、図３の画素回路構成を用いた場合の増幅型固体撮像素子の回路構成を図１５に示す。基本的な読み出し動作は、図１３と図１５は同一であり、垂直走査回路（ＶＳＲ）により画素行に各画素の信号の読み出し、リセット動作が制御され、読み出された信号は容量Ｃに保持され、水平走査回路（ＨＳＲ）によって画素配列ごとに水平走査回路から順次出力される。

特許文献１に記載されているように、図１６は図１３の増幅型ＭＯＳセンサにおける単位画素内のフォトダイオードの断面構造を示したものであり、図１７は図１４のＣＭＯＳセンサにおける単位画素内の平面図を示したものである。

図１６に示されるように、ｎ型基板１８０１上のｐ型半導体層１８０２とともにフォトダイオードを構成するｎ型領域１８０３は素子分離の選択酸化膜１８０４に対して自己整合的に作られており、フォトダイオードの面積に相当するｎ型領域１８０３の面積を限界まで大きくする構造になっている。

素子分離構造の選択酸化膜１８０４の下には隣接するＭＯＳトランジスタのソースドレイン領域１８０７と、フォトダイオードのｎ型領域１８０３とのパンチスルー耐圧を向上するためのチャネルストップ領域１８０６が形成されている。また、素子分離の選択酸化膜１８０４の上にはトランジスタのゲート配線層１８０５が形成されている。

同じく図３の単位画素の平面図を図５に示しており、図１に図５の断面図を示している。図１において説明すると、ｎ型基板１０１上のｐ型半導体層１０２とともにフォトダイオードを構成するｎ型領域１０３は素子分離の選択酸化膜１０４に対して自己整合的に作られており、フォトダイオードの面積に相当するｎ型領域１０３の面積を限界まで大きくする構造になっている。

素子分離構造の選択酸化膜１０４の下には隣接するＭＯＳトランジスタのソースドレイン領域１０７とフォトダイオードのｎ型領域１０３とのパンチスルー耐圧を向上するためのチャネルストップ領域１０６が形成されている。また、素子分離の選択酸化膜１０４の上にはトランジスタの配線層１０５が形成されている。
特開２００３−２５８２２９号公報

ところが、図１６（図１）において、トランジスタのゲート配線層の１８０５（１０５）の電位がハイレベル（例えば、＋５Ｖ）に印加された場合、その下のｐ型チャネルストップ領域１８０６（１０６）が実効的な濃度が低下してしまい、選択酸化膜１８０４（１０４）の下部において少数キャリア濃度が増加してしまう。

この少数キャリア（電子）がフォトダイオード中に拡散することによりフォトダイオードの暗電流が増大するという問題が発生する。

その対策としてｐ型のチャネルストップ領域を１８０６（１０６）の濃度を上げることが考えられるが、その際に隣接するソースドレイン領域１８０７（１０７）のｎ++領域に対して接合耐圧が低下するか又は接合間のリーク電流が増大してしまうという問題がある。

また、選択酸化により形成された素子分離の選択酸化膜１８０４（１０４）の膜厚を増やすことも考えられるが、その際に配線層１８０５（１０５）の段差が増え、微細配線の形成に不向きになり、断線や短絡しやすくなるという問題が生じる。

したがって、暗電流の増加によりノイズが増大しＳ／Ｎの劣化が生じるということがあった。

特に、問題となるのは図３のような画素構成を用いている図１５の半導体固体撮像素子の場合、二つのフォトダイオードに対して、フォトダイオードに蓄積された光信号を読み出すための複数のトランジスタＴｒ及び増幅するトランジスタにより一つの読み出し回路が構成されているため、各フォトダイオードに対する読み出し回路配置の非対称性によりｎ行目とｎ＋１行目のフォトダイオードに流れ込む暗電流が異なるため、行間に渡って、Ｓ／Ｎが異なるという課題も発生していた。

そこで、本発明は、リーク電流が低減されるとともにリーク電流の均一性を向上し、高く均一なＳ／Ｎを有する光電変換素子及び固体撮像装置及びそれを用いたカメラを提供することを目的とする。

上記課題を解決するための本発明は、複数のフォトダイオードと複数のトランジスタとを備える画素構成を有し、当該画素を複数備える固体撮像装置において、
前記複数のトランジスタには、前記複数のフォトダイオードからの信号をそれぞれ転送する複数の転送トランジスタと、前記複数のフォトダイオードをリセットするリセットトランジスタと、前記転送トランジスタにより転送された前記信号を電圧変換する増幅トランジスタと、前記増幅トランジスタの出力を共通出力線に接続する選択トランジスタと、を有しており、
前記リセットトランジスタ、及び前記増幅トランジスタ、及び前記選択トランジスタの中の少なくとも二つのトランジスタのゲート及びゲートまでの配線が、前記複数のフォトダイオードの何れかと隣接しており、
前記各フォトダイオードに隣接する、前記各トランジスタのゲート及びゲートまでの配線の長さの和が等しいことを特徴とする。

また、本発明は、二つのフォトダイオードと複数のトランジスタとを備える画素構成を有し、当該画素を複数備える固体撮像装置において、
それぞれの画素において、第１のフォトダイオードに隣接する第１のトランジスタがフォトダイオードと信号読み出し経路をリセットする機能を果たし、
第２のフォトダイオードに隣接する第２のトランジスタが行選択する機能を果たし、
前記各フォトダイオードにそれぞれ隣接する前記第１及び第２のトランジスタのゲート及び配線の実効長が等しく、
前記各フォトダイオードにそれぞれ隣接する前記第１のトランジスタと前記第２のトランジスタのゲート及び配線の蓄積期間中の電位が同電位であることを特徴とする。

また、本発明は、二つのフォトダイオードと、前記二つのフォトダイオードからの信号をそれぞれ転送する二つの転送トランジスタと、前記二つのフォトダイオードをリセットする一つのリセットトランジスタと、当該転送された前記信号を電圧変換する一つの増幅トランジスタと、前記増幅トランジスタの出力を共通出力線に接続する選択トランジスタと、を備えた画素を複数有し、画素領域の暗電流低減領域が前記トランジスタのソースドレイン領域と及びゲート領域と前記フォトダイオードの一部を除く全領域に形成されていることを特徴とする。

本発明によれば、光電変換素子のリーク電流を低減するとともにリーク電流の均一性を向上し、高く均一なＳ／Ｎを有する光電変換素子及び固体撮像装置を提供することができた。

以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。なお、本発明は半導体装置全般に適用可能であるが、以下の説明では一例として光電変換装置及び撮像装置をとりあげて説明する。

［第１の実施の形態］
図１、図２及び図３に本発明の固体撮像装置の第１の実施の形態の断面図、平面図及び光電変換装置の等価回路図を示す。

図１において、１０１は例えばｎ型の半導体基板、１０２はｐ型の半導体層であり、１０３はｎ型の半導体領域とともに光電変換素子となるフォトダイオードを形成している。

１０４は素子分離絶縁膜、１０５は配線層であり、１０６はｐ型のチャネルストップ領域であり、素子分離絶縁膜１０４の下に設けられている。

１０７は隣接するＭＯＳトランジスタのソースドレイン領域である。

次に、図２及び図３を用いて回路構成を説明する。図１は図２のＡ−Ａ線における断面図である。

図２及び図３において、２０１及び２０１ａは光電変換をするためのフォトダイオード（図２に示す２０１ａは図１のｎ型の半導体領域１０３に対応する）、２０２はフォトダイオード２０１及びフローティングディフュージョン（ＦＤ）領域２０６をリセットするためのリセットトランジスタ、２０３及び２０３ａはフォトダイオード２０１及び２０１ａの信号電荷を読み出すための転送ＭＯＳトランジスタである。

また、２０４は読み出した電荷を電圧変換するためのソースフォロアアンプ（ＭＯＳトランジスタ）であり、ＦＤ領域２０６と接続されている。

また、２０５は行選択ＭＯＳトランジスタであり、ソースフォロアアンプの出力を信号線に接続している。

フォトダイオード２０１及び２０１ａからの信号電荷は転送ＭＯＳトランジスタ２０３及び２０３ａを介して、フローティングディフュージョン（ＦＤ）領域２０６に転送され、このＦＤ領域２０６と接続されるソースフォロアアンプ（ＭＯＳトランジスタ）２０４のゲートに入力される。

そして、行選択ＭＯＳトランジスタ２０５を介してソースフォロアアンプ（ＭＯＳトランジスタ）２０４により電圧変換された信号が出力される。

図２中「□」はコンタクトホールを示す。

図３のフォトダイオード２０１及び２０１ａをリセットするためにリセットＭＯＳトランジスタ２０２及び転送ＭＯＳトランジスタ２０３及び２０３ａをＯＮ状態にし、フォトダイオード２０１及び２０１ａをリセットする。

その後、転送ＭＯＳトランジスタ２０３及び２０３ａをＯＦＦ状態とする。この状態からフォトダイオード２０１及び２０１ａは蓄積状態に入る。

蓄積時問ｔｓだけ経過した後にリセットＭＯＳトランジスタ２０２をＯＦＦ状態とし、読み出し選択行にあたるＭＯＳトランジスタ２０５のみをＯＮ状態とすることによりソースフォロアアンプ２０４を活性化させた状態で転送ＭＯＳトランジスタ２０３及び２０３ａをＯＮ状態とすることによりフォトダイオード２０１及び２０１ａの信号電荷を読み出す。

図２において、２０１（ＰＤ１）、２０１ａ（ＰＤ２）に隣接するＭＯＳトランジスタゲート２０２、２０２’及び２０５及びゲートまでの配線長の条件は実効的に、
（ＲＥＳ＿ＰＤ１）＋（ＳＥＬ＿ＰＤ１）＝（ＲＥＳ＿ＰＤ２）＋（ＳＥＬ＿ＰＤ２）
となっており、蓄積状態では、両方ともハイレベルになっている。・・・条件１
また、ＳＦとＲＥＳのゲートの重心位置からみてそれぞれＰＤ２及びＰＤ１重心位置は同一に形成しており、蓄積状態では両方ともハイレベルとなっている。・・・条件２
蓄積状態では、不純物拡散領域ＦＤ２０６は、電流リーク防止のためＶＤＤ、例えば＋５Ｖの電圧がＤＣ的に印加されたハイレベルの状態になっており、例えば図２において、ＭＯＳトランジスタ２０４（ＳＦ）及びリセットＭＯＳトランジスタ及び２０２’（ＲＥＳ）のゲート及びゲートまでの信号線１０５の電位はハイレベルの状態である。

あわせて、本実施の形態ではＭＯＳトランジスタ２０５のゲート及びゲートまでの配線の電位をハイレベルの状態とする。

このことによって、２０１と２０１ａの二つのゲート及びゲートまでの配線を除く全てのゲート及びゲートまでの配線の電位がハイレベルとなる。

このときゲート及びゲートまでの配線層１０５の下部ではｐ型チャネルストップ領域１０６の濃度が実効的に下がり、配線層１０５が上部にない領域、又は配線層があっても、電位がローレベルである領域に比べ、少数キャリアの濃度が高くなる可能性が生じる。

発生した少数キャリアはフォトダイオード２０１及び２０１ａの中に拡散し、２０１と２０１ａに流れ込む電子（暗電流）は、条件１及び条件２によりほぼ同一となる。

仮に、ＭＯＳトランジスタ２０５のゲート及びゲート及びゲートまでの信号線２０７のみの電位がローであったとすると、ＭＯＳトランジスタ２０５のゲート及びゲートまでの配線２０７の下部においては、少数キャリアは発生しにくく、２０５からの２０１の暗電流は少なくなり、２０２及びゲートまでの配線２０８からの２０１ａの暗電流は大きくなる。このことにより、行間に渡ってＳ／Ｎが異なってしまう。２０７，２０８は１０５に相当する。

本実施の形態では、フォトダイオード面積を確保するために、二つのフォトダイオードに対して、フォトダイオードに蓄積された光信号を読み出すための複数のトランジスタＴｒ及び増幅するトランジスタにより一つの読み出し回路が構成されているため、各フォトダイオードに対する読み出し回路配置の非対称性により、ｎ行目とｎ＋１行目のフォトダイオードに流れ込む暗電流が異なるため、行間に渡って、Ｓ／Ｎが異なるという課題に対して、ｎ行目のＰＤ（本実施の形態では２０１）とｎ＋１行目（本実施の形態では２０１ａ）に隣接するゲート２０２，２０５，２０２’及び、ゲートまでの配線２０７，２０８，２０９の実効長及び蓄積状態での電位を統一する（条件１、条件２より）ことで、ｎ行目とｎ＋１行目のフォトダイオードに拡散する少数キャリア（暗電流）と均一にすることにより、暗電流によるＳ／Ｎの不均一性を解決している。

ただし、本実施の形態では、ｎ行目のフォトダイオードに隣接してゲート及びゲートまでの配線を設置し、暗電流を大きくすることにより、ｎ行目とｎ＋１行目の暗電流の暗電流の不均一性を抑制していることから、画素全体としてみると、Ｓ／Ｎを劣化させてしまうという欠点があった。

また、これらの構造はフォトダイオードのｎ型の半導体領域１０３の表面にｐ+層を形成した埋め込み型のフォトダイオードに適用しても良い。
条件１を完全に満たすことが望ましいが、
［（ＲＥＳ＿ＰＤ１）＋（ＳＥＬ＿ＰＤ１）］／［（ＲＥＳ＿ＰＤ２）＋（ＳＥＬ＿ＰＤ２）］＝０．９〜１．１
と±１０％のずれがあっても画像形成上問題ないことが実証されており、本明細書では上記の構造条件について、「実効長が等しい」という表現をしている。

［第２の実施の形態］
図４及び図５に本発明の固体撮像装置の第２の実施の形態の断面図、平面図の光電変換装置を示す。等価回路図は、第１の実施の形態の図３と同一である。

図４において、４０１は例えばｎ型の半導体基板、４０２はｐ型の半導体層であり、４０３のｎ型の半導体領域とともに光電変換素子となるフォトダイオードを形成している。４０４は素子分離絶縁膜、４０５は配線層であり、４０６はｐ型のチャネルストップ領域であり、素子分離絶縁膜４０４の下に設けられている。４０７は隣接するＭＯＳトランジスタのソースドレイン領域である。４０８はｐ+の暗電流低減領域であり、この部分の濃度はチャネルストップ領域４０６の濃度よりも高い濃度になっている。

次に、図５を用いて回路構成を説明する。図５のＡ−Ａ線の断面は図４の断面に対応するものである。

図５において、５０１及び５０１ａは光電変換をするためのフォトダイオード(図５に示す５０１ａは図４のｎ型の半導体領域４０３に対応する)、５０２はフォトダイオード５０１及びフローティングディフュージョン（ＦＤ）領域５０６をリセットするためのリセットトランジスタ、５０３及び５０３ａはフォトダイオード５０１及び５０１ａの信号電荷を読み出すための転送ＭＯＳトランジスタである。また、５０４は読み出した電荷を電圧変換するためのソースフォロアアンプ（ＭＯＳトランジスタ）であり、ＦＤ領域５０６と接続されている。

また、５０５は行選択ＭＯＳトランジスタであり、ソースフォロアアンプの出力を信号線に接続している。フォトダイオード５０１及び５０１ａからの信号電荷は転送ＭＯＳトランジスタ５０３を介して、フローティングディフュージョン（ＦＤ）領域５０６に転送され、このＦＤ領域５０６と接続されるソースフォロアアンプ（ＭＯＳトランジスタ）５０４のゲートに入力される。

そして、行選択ＭＯＳトランジスタ５０５を介してソースフォロアアンプ（ＭＯＳトランジスタ）５０４により電圧変換された信号が出力される。図５中「□」はコンタクトホールを示す。

図３のフォトダイオード５０１、５０１ａをリセットするためにリセットＭＯＳトランジスタ５０２及び転送ＭＯＳトランジスタ５０３及び５０３ａをＯＮ状態にし、フォトダイオード５０１及び５０１ａをリセットする。その後、転送ＭＯＳトランジスタ５０３及び５０３ａをＯＦＦ状態とする。

この状態からフォトダイオード５０１及び５０１ａは蓄積状態に入る。蓄積時問ｔｓだけ経過した後にリセットＭＯＳトランジスタ５０２をＯＦＦ状態とし、選択ＭＯＳトランジスタ５０５をＯＮ状態とすることによりソースフォロアアンプ５０４を活性化させた状態で転送ＭＯＳトランジスタ５０３及び５０３ａをＯＮ状態とすることによりフォトダイオード５０１及び５０１ａの信号電荷を読み出す。

蓄積状態では、不純物拡散領域ＦＤ５０６は、電流リーク防止のためＶＤＤ、例えば＋５Ｖの電圧が印加されたハイレベルの状態になっており、図５のＭＯＳトランジスタ５０４及びリセットＭＯＳトランジスタ５０２の二つのゲート電位はハイレベルの状態であり、例えば図４において、ＭＯＳトランジスタ５０４及びリセットＭＯＳトランジスタ５０２のゲート及びゲートまでの配線５０８の電位はハイレベルの状態である。５０８は４０５に相当する。

このとき配線層４０５の下部ではｐ型チャネルストップ領域４０６の濃度が実効的に下がり、配線層４０５が上部にない領域４０６又は配線層があっても、電位がローレベルである領域に比べ、少数キャリアの濃度が高くなる効果が生まれる。

仮に、暗電流低減領域４０８がなかった場合、発生した少数キャリアはフォトダイオード５０１ａ中に拡散し、隣接にローレベルのゲートがある５０１には少数キャリアは流れ込まない。そのため５０１と５０１ａの暗電流の不均一性が発生してしまいＳ／Ｎの均一性を劣化させてしまう。

また、この配線層４０５の下部に暗電流低減領域４０８を設け、配線層４０５の下に少数キャリアが発生される状態においても少数キャリアの濃度を抑え、画素ごとによるＳ／Ｎの不均一性を抑制する効果がある。

また、５０１と５０１ａの画素の暗電流値の不均一性を抑制するだけでなく暗電流そのものを低減することができ、高いＳ／Ｎを得ることができた。

また、４０８の領域は配線層４０５の直下に部分的に配置するだけでも効果はあるが、本実施の形態では、図４で示したように配線層４０５が上部に形成されていない領域に暗電流低減領域４０８を形成しており、何ら問題はないし、蓄積時間中に配線層４０５の電位がローレベルである領域に形成しても良いし、図６のようにフォトダイオード側にのみはみ出した形状であっても、これによって、より高いＳ／Ｎを得ることができる。

それは、図６に示すように暗電流低減領域６０８が配線層６０５の直下の領域を内包するか、又は図６のようにフォトダイオード側にのみはみ出した形状より、配線層６０５の電位がハイレベルの際に基板側に向かって発生した電気力線の内、配線層６０５の両端部で生じる水平方向に広がった電気力線がｐチャネルストップ領域６０８に終端することによる少数キャリアの増加を抑制することができるからである。

ただし、暗電流低減領域４０８の濃度を高くすることで、４０５の下部で発生する少数キャリアは限りなくすることはできるが、そのような暗電流低減領域４０８にした場合、４０８に隣接するｎ++領域（例えば、ＮＭＯＳトランジスタのソースドレイン領域）と濃いＰＮ接合が形成されるためリーク電流や耐圧低下の問題が発生してしまい、過剰な濃度の暗電流低減領域４０８を形成することは非現実的であったため、ｎ行目とｎ＋１行目の暗電流及びＳ／Ｎの不均一性を完全に抑制することはできなかった。

ただし、第１の実施の形態よりは、ｎ行目の暗電流をあえて増やすこともなく、暗電流低減領域４０８によって、暗電流の絶対値は低減できるため、画素全体においてのＳ／Ｎは高いものが得ることができた。

本実施の形態において、暗電流低減領域４０８の濃度としては素子分離絶縁膜４０４の厚さ、その比誘電率、配線層４０５の材料の仕事関数などに依存するがｐチャネルストップ領域４０６よりも高い濃度であれば効果がある。

好ましくはｐチャネルストップ領域４０６‘の少数キャリア密度をＮｐ１としたとき、配線層４０５の電位がハイレベルになった際の暗電流低減領域４０８の少数キャリア密度Ｎｐ２との関係がＮｐ１＝（イコール）Ｎｐ２であることがのぞましい。

例えば、基板がＳｉ(珪素)であり、ｐチャネルストップ領域４０６‘の多数キャリア濃度１Ｅ１７／ｃｍ^３で素子分離絶縁膜がＳｉＯ_２（二酸化珪素）で形成され、その厚さが０．３５μｍの場合、暗電流低減領域４０８のｐ型層の多数キャリア濃度は３Ｅ１７／ｃｍ^３程度が好ましい。

また、光電荷を保持するフローティングディフュージョン領域５０６の一部を形成するｎ++領域との間では特に重要である。図６においては、暗電流低減領域６０８とソースドレイン領域６０７の間にはＰチャネルストップ領域６０６の領域をはさむ、又は暗電流低減領域６０８よりも低濃度なｐ層を形成することがより望ましい。ソースドレイン領域６０７と暗電流低減領域６０８の間の距離としては望ましくは０．２μｍ以上、より望ましくは０．３μｍ〜０．４μｍ離すのが好ましい。

また、これらの構造はフォトダイオードのｎ型の半導体領域４０３及び６０３の表面にｐ+層を形成した埋め込み型のフォトダイオードに適用しても良い。

［第３の実施の形態］
図６及び図７に本発明の固体撮像装置の第３の実施の形態の断面図、平面図の光電変換装置を示す。等価回路図は、第１の実施の形態における図３と同一である。

図６において、６０１は例えばｎ型の半導体基板、６０２はｐ型の半導体層であり、６０３のｎ型の半導体領域とともに光電変換素子となるフォトダイオードを形成している。６０４は素子分離絶縁膜、６０５は配線層であり、６０６はｐ型のチャネルストップ領域であり、素子分離絶縁膜６０４の下に設けられている。６０７は隣接するＭＯＳトランジスタのソースドレイン領域である。６０８はｐ+の暗電流低減領域であり、この部分の濃度はチャネルストップ領域６０６の濃度よりも高い濃度になっている。

次に、図７を用いて回路構成を説明する。図７のＡ−Ａ線の断面は図６の断面に対応するものである。

図７において、７０１は光電変換をするためのフォトダイオード（図７に示す７０１ａは図６のｎ型の半導体領域６０３に対応する）、７０２はフォトダイオード７０１、７０１ａ及びフローティングディフュージョン（ＦＤ）領域７０６をリセットするためのリセットトランジスタ、７０３及び７０３ａはフォトダイオード７０１及び７０１ａの信号電荷を読み出すための転送ＭＯＳトランジスタである。

また、７０４は読み出した電荷を電圧変換するためのソースフォロアアンプ（ＭＯＳトランジスタ）であり、ＦＤ領域７０６と接続されている。

また、７０５は行選択ＭＯＳトランジスタであり、ソースフォロアアンプの出力を信号線に接続している。

フォトダイオード７０１及び７０１ａからの信号電荷は転送ＭＯＳトランジスタ７０３、７０３ａを介して、フローティングディフュージョン（ＦＤ）領域７０６に転送され、このＦＤ領域７０６と接続されるソースフォロアアンプ（ＭＯＳトランジスタ）７０４のゲートに入力される。

そして、行選択ＭＯＳトランジスタ７０５を介してソースフォロアアンプ（ＭＯＳトランジスタ）７０４により電圧変換された信号が出力される。

図７中「□」はコンタクトホールを示す。図７のフォトダイオード７０１、７０１ａをリセットするためにリセットＭＯＳトランジスタ５０２及び転送ＭＯＳトランジスタ７０３、７０３ａをＯＮ状態にし、フォトダイオード７０１、７０１ａをリセットする。

その後、転送ＭＯＳトランジスタ７０３、７０３ａをＯＦＦ状態とする。この状態からフォトダイオード７０１、７０１ａは蓄積状態に入る。

蓄積時問ｔｓだけ経過した後にリセットＭＯＳトランジスタ７０２をＯＦＦ状態とし、選択ＭＯＳトランジスタ７０５をＯＮ状態とすることによりソースフォロアアンプ７０４を活性化させた状態で転送ＭＯＳトランジスタ７０３、７０３ａをＯＮ状態とすることによりフォトダイオード７０１、７０１ａの信号電荷を読み出す。

７０７は図６の６０８の暗電流低減領域であり、画素内のフォトダオード７０１、７０１ａの周辺部と素子分離絶縁膜の直下のすべてに形成されている。

蓄積状態では、不純物拡散領域ＦＤ７０６は、電流リーク防止のためＶＤＤ、例えば＋５ｖの電圧が印加されたハイレベルの状態になっており図７のＭＯＳトランジスタ７０４及びリセットＭＯＳトランジスタ７０２の二つのゲート電位はハイレベルの状態であり、例えば図６において、ＭＯＳトランジスタ７０４及びリセットＭＯＳトランジスタ７０２のゲート及びゲートまでの配線７０８の電位はハイレベルの状態である。

あわせて、本実施の形態ではＭＯＳトランジスタ７０５のゲート及びゲートまでの配線７０７の電位をハイレベルの状態にする。７０７と７０８は６０５に相当する。

このことによって、７０１と７０１ａの二つのゲート及びゲートまでの配線を除く全てのゲート及びゲートまでの配線の電位がハイレベルとなる。

このとき配線層６０５の下部（図７においては、７０７及び７０８の下部）ではｐ型チャネルストップ領域６０６の濃度が実効的に下がり、配線層６０５が上部にない領域６０６又は配線層があっても電位がローレベルである領域に比べ、少数キャリアの濃度が高くなる効果が生まれ、発生した少数キャリアは均等に７０１及び７０１ａに流れ込みフォトダイオード７０１及び７０１ａの暗電流はほぼ同一となる（第２の実施の形態の条件１及び条件２から）。

仮に、暗電流低減領域６０８がなかった場合、発生した少数キャリアは、そのままフォトダイオード６０１ａ中に拡散するが、本実施の形態では７０１、７０１ａとそれぞれに隣接するハイレベルのゲート及びゲートまでの配線７０２、７０５との間に暗電流低減領域が形成されているため、７０７及び７０８の下部で発生した少数キャリアは低減されたのちに、フォトダイオード７０１、７０１ａに均等に流れ込む（第２の実施の形態の条件１及び条件２から）。

そのためフォトダイオード７０１と７０１ａの暗電流は少なく均等になり、高くかつ均一なＳ／Ｎを得られることができた。

本実施の形態では、６０８の暗電流低減領域が隣接するｎ++の領域とのＰＮ接合において電流リークや耐圧の劣化を発生させない程度に６０８のｐ型不純物濃度を形成し、６０８で暗電流が抑制し切れなかったとしても、７０２と７０５のゲート及びゲートまでの配線を７０１、７０１ａに対してそれぞれの実効長又は実効面積と電位を同一の物とし、７０２及び７０５の下部で発生した暗電流が問題ない程度に低減され、かつ均等に７０１、７０１ａに流れ込む形式をとった。

そのことにより、第１の実施の形態よりも高いＳ／Ｎが得られ、第２の実施の形態よりも均一なＳ／Ｎを得ることができた。

また、これらの構造はフォトダイオードのｎ型の半導体領域６０３の表面にｐ+層を形成した埋め込み型のフォトダイオードに適用しても良い。

本実施の形態においても、条件１を完全に満たすことが望ましいが、
［（ＲＥＳ＿ＰＤｌ）＋（ＳＥＬ＿ＰＤｌ）］／［（ＲＥＳ＿ＰＤ２）＋（ＳＥＬ＿ＰＤ２）］＝０．９〜１．１
と±１０％のずれがあっても画像形成上問題ないことが実証されており、本明細書では上記の構造条件について「実効長が等しい」という表現をしている。

［第４の実施の形態］
図８、図９及び図１０において、第１の実施の形態及び第３の実施の形態の信号読み出しまでの具体的な回路構成及び読み出しタイミングを示す。

蓄積状態において、第１の実施の形態、第２の実施の形態及び第３の実施の形態では、リセットＭＯＳトランジスタＲＥＳのゲートをハイにしてフローティングディフュージョン（ＦＤ）をＤＣ的にＶＤＤを印加しており、そのＦＤにつながっているソースフォロアアンプＳＦのゲートがハイになっている。

ここまでは、従来の駆動方法と変わらないが、図８においては、通常の駆動回路（走査回路）である垂直走査回路及び水平走査岐路に追加して垂直レジスタを具備している。

図１０において、垂直レジスタの動作を説明する。まず、ｔ１において、画素を構成しておりリセットＭＯＳトランジスタＲＥＳのゲートとフォトダイオードＰＤからフローティングデュージョンＦＤで電荷を転送するための転送ＭＯＳトランジスタＴＸのゲートハイにして、全行全列の画素フローティングデュージョンＦＤとフォトダイオードＰＤの残留している電荷をリセットする。

その後、転送ＭＯＳトランジスタＴＸのゲートをローとして蓄積状態ｔ２が開始される。この蓄積状態ｔ２というのは、撮像システム（例えばカメラ）において、シャッタなどが開いて固体撮像装置が露光している状態である。

このｔ２において垂直レジスタをメモリとしてのビット出力をハイとしておくことで全行全列の行選択スイッチＳＥＬのゲートがハイ状態となる。

そのｔ３の読み出し期間の垂直レジスタをリセットしてビット出力をローすることで、一旦、すべての行選択スイッチＳＥＬのゲートがロー状態になり、その後は読み出し順序に応じて、行選択スイッチＳＥＬのゲートを一行ずつハイにして全行走査している。

本実施の形態はｔ２期間における垂直レジスタの動作である。転送ＴＸ、リセットＲＥＳの制御回路が入っている垂直走査回路において、全ビットに行選択ＭＯＳトランジスタＳＥＬのゲートがハイレベルになるよう順次データを書き込むことは可能だが、動作シーケンスが複雑になることや、ｔ１のリセット後に、全行のＳＥＬのゲートをハイにするように順次データを書き込むことによって、ｔ２における各画素のＳＥＬゲートがハイになっている時間が異なってしまう。

このことにより、行に渡って画素の暗電流の不均一性が少なからず発生してしまうことになる。

本実施の形態の垂直レジスタを設けることにより、ｔ２において全行のＳＥＬゲートを同時にハイとする駆動方法によって、第１の実施の形態及び第３の実施の形態の画素部の暗電流の均一を向上することができた。

また、本実施の形態では、φＳＥＬＡ＿１及びφＳＥＬＡ＿２は垂直レジスタの出力につながっているが、図９のように簡易的に、端子ＰＳＥＡＬＬとして配線を用いて外部パルスにより全行全列のＳＥＬゲート制御してもかまわない。駆動方法としては、ｔ２の期間中にＰＳＥＡＬＬ＝ハイとするだけである。

［第５の実施の形態］
図１１及び図１２において、第５の実施の形態について説明する。

図１２の等価回路図のパターンレイアウトを図１１に示しており、符号の一致するものは同一のものとする。図１２において２００１〜２００４はフォトダイオード、２００５〜２００８は転送ＭＯＳトランジスタ、２００９は２００１〜２００４から読み出した信号を増幅するＭＯＳトランジスタ（フォスフォロワ）、２０１０は行又は列を選択する選択ＭＯＳトランジスタ、２０１１はリセットＭＯＳトランジスタである。

この構成は四つのフォトダイオードで得られた信号を順次（ＰＴＸ１〜ＰＴＸ４）制御線によりよみだし、一つのアンプ２００９（ソースフォロワ）で増幅し、一つのリセットＭＯＳトランジスタ２０１１でリセットし、一つの行選択ＭＯＳトランジスタにより信号を読み出す形式であり、いわゆる４画素共通アンプ形式である。

また、蓄積期間中において、２００５〜２００８のゲートはローレベルとなっており、その他のＭＯＳトランジスタ（２００９〜２０１１及び２０１２）のゲートレベルはハイ又はローですべて統一して駆動する。
ＰＴＸ１＝ＰＴＸ２＝ＰＴＸ３＝ＰＴＸ４＝ロー
ＰＳＥＬ＝ＰＲＥＳ＝ＰＤＵＭ＝ハイ又はロー
図１１において、ダミーのＰＯＬゲート２０１２及び、ダミー制御線ＰＤＵＭが示してある。これは、第１の実施の形態の原理と同じで、ＰＯＬ配線下で発生した少数キャリアが各フォトダイオードに流れ込む暗電流の量を均一にするためである。

第１の実施の形態においてはＭＯＳトランジスタの配置によりフォトダイオードに流れ込む暗電流のばらつきを抑制していたが、第５の実施の形態においては、ダミーのＰＯＬ配線により代替えしており、この手法によっても良質な画像を得られている。

また、第３の実施の形態に示したような暗電流低減領域を追加した場合、さらに良質な画像を得ることができた。

［第６の実施の形態］
図１８に基づいて、本発明の固体撮像装置（本図では、以下固体撮像素子とする）をスチルカメラに適用した場合の一実施例について詳述する。

図１８において、１はレンズのプロテクトとメインスイッチを兼ねるバリア、２は被写体の光学像を固体撮像素子４に結像させるレンズ、３はレンズ２を通った光量を可変するための絞り、４はレンズ２で結像された被写体を画像信号として取り込むための固体撮像素子、６は固体撮像素子４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、７はＡ／Ｄ変換器６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、８は固体撮像素子４、撮像信号処理回路５、Ａ／Ｄ変換器６、信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器６などの撮像系回路の電源がオンされる。

それから、露光量を制御する為に、全体制御・演算部９は絞り３を開放にし、固体撮像素子４から出力された信号はＡ／Ｄ変換器６で変換された後、信号処理部７に入力される。そのデータを基に露出の演算を全体制御・演算部９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。

次に、固体撮像素子４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。

露光が終了すると、固体撮像素子４から出力された画像信号はＡ／Ｄ変換器６でＡ／Ｄ変換され、信号処理部７を通り全体制御・演算部９によりメモリ部に書き込まれる。

その後、メモリ部１０に蓄積されたデータは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２に記録される。また、外部Ｉ／Ｆ部１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

本発明の第１の実施の形態を説明するための断面図である。 本発明の第１の実施の形態を説明するための平面図である。 本発明の第１、第２、第３、第４の実施の形態及び従来の技術を説明するための等価回路図である。 本発明の第２の実施の形態を説明するための断面図である。 本発明の第２の実施の形態及び従来の技術を説明するための平面図である。 本発明の第２及び第３の実施の形態を説明するための断面図である。 本発明の第３の実施の形態を説明するための平面図である。 本発明の第４の実施の形態を説明するための等価回路図である。 本発明の第４の実施の形態を説明するための等価回路図である。 本発明の第４の実施の形態を説明するためのタイミングチャートである。 本発明の第５の実施の形態を示す模式図である。 本発明の第５の実施の形態を示す等価回路図である。 従来の技術を説明するための等価回路図である。 従来の技術を説明するための等価回路図である。 従来の技術を説明するための等価回路図である。 従来の技術を説明するための断面図である。 従来の技術を説明するための平面図である。 本発明の固体撮像装置をカメラに適用したブロック図である。

符号の説明

１０１、４０１、６０１、１８０１ ｎ型半導体領域（ｎ基板）
１０２、４０２、６０２、１８０２ ｐ型半導体領域（ｐウエル）
１０３、４０３、６０３、１８０３、１９０１、２００１−２００４ フォトダイオード
１０４、４０４、６０４、１８０４ 素子分離絶縁膜
１０５、４０５、６０５、１８０５、２０７、２０８、２０９、５０８、７０７、７０８ 素子分離絶縁膜上部の配線
１０６、４０６、４０６’、６０６、１８０６ ｐチャネルストップ層
４０８、６０８ ｐ+チャネルストップ層
１０７、４０７、６０７、１８０７ ｎ++半導体層
２０１、２０１Ａ、５０１、５０１Ａ フォトダイオード
２０２、２０３、２０３Ａ、２０４、２０５、５０２、５０３、５０３Ａ、５０４、５０５、７０２、７０３、７０３Ａ、７０４、７０５、１６０２、１６０３、１６０４、１６０５、１９０２、１９０３、１９０４、１９０５，２００５〜２０１１ ＭＯＳトランジスタ
２０６、５０６、７０６ フローティングディフュージョン領域
７０７ 暗電流低減領域
２０１２ ダミーＰＯＬ配線

Claims (12)

1. 複数のフォトダイオードと複数のトランジスタとを備える画素構成を有し、当該画素を複数備える固体撮像装置において、
   前記複数のトランジスタには、前記複数のフォトダイオードからの信号をそれぞれ転送する複数の転送トランジスタと、前記複数のフォトダイオードをリセットするリセットトランジスタと、前記転送トランジスタにより転送された前記信号を電圧変換する増幅トランジスタと、前記増幅トランジスタの出力を共通出力線に接続する選択トランジスタと、を有しており、
   前記リセットトランジスタ、及び前記増幅トランジスタ、及び前記選択トランジスタの中の少なくとも二つのトランジスタのゲート及びゲートまでの配線が、前記複数のフォトダイオードの何れかと隣接しており、
   前記各フォトダイオードに隣接する、前記各トランジスタのゲート及びゲートまでの配線の長さの和が等しいことを特徴とする固体撮像装置。
2. 前記各フォトダイオードに隣接する前記トランジスタのゲート及びゲートまでの配線の蓄積期間中の電位がハイレベルである部位の長さが同一であることを特徴とする請求項１に記載の固体撮像装置。
3. 二つのフォトダイオードと複数のトランジスタとを備える画素構成を有し、当該画素を複数備える固体撮像装置において、
   それぞれの画素において、第１のフォトダイオードに隣接する第１のトランジスタがフォトダイオードと信号読み出し経路をリセットする機能を果たし、
   第２のフォトダイオードに隣接する第２のトランジスタが行選択する機能を果たし、
   前記各フォトダイオードにそれぞれ隣接する前記第１及び第２のトランジスタのゲート及び配線の実効長が等しく、
   前記各フォトダイオードにそれぞれ隣接する前記第１のトランジスタと前記第２のトランジスタのゲート及び配線の蓄積期間中の電位が同電位であることを特徴とする固体撮像装置。
4. 前記第１のトランジスタと前記第２のトランジスタの各トランジスタとそれぞれ隣接する前記各フォトダイオードの相対位置が同一であることを特徴とする請求項３に記載の固体撮像装置。
5. 暗電流低減領域が、はしご状に、行方向又は列方向に配列されていることを特徴とする請求項１から４のいずれか一項に記載の固体撮像装置。
6. 前記暗電流低減領域が画素を構成するトランジスタのソースドレイン領域には形成されていないことを特徴とする請求項５に記載の固体撮像装置。
7. 前記暗電流低減領域が画素を構成するトランジスタのソースドレイン領域には形成されておらず、フォトダイオードの一部には形成されており、前記ソースドレイン領域に信号電荷を保持することを特徴とする請求項５又は６に記載の固体撮像装置。
8. 二つのフォトダイオードと、前記二つのフォトダイオードからの信号をそれぞれ転送する二つの転送トランジスタと、前記二つのフォトダイオードをリセットする一つのリセットトランジスタと、当該転送された前記信号を電圧変換する一つの増幅トランジスタと、前記増幅トランジスタの出力を共通出力線に接続する選択トランジスタと、を備えた画素を複数有し、ここで；
   画素領域の暗電流低減領域が前記トランジスタのソースドレイン領域と前記フォトダイオードの一部を除く全領域に形成されていることを特徴とする固体撮像装置。
9. 前記各フォトダイオードに隣接する前記リセットトランジスタと前記選択トランジスタのゲート及び配線の蓄積期間中の電位が同電位であることを特徴とする請求項８に記載の固体撮像装置。
10. 蓄積期間中に全画素の同一の機能を備えるトランジスタのゲート及び配線の電位を同時にハイレベルにするためのロジック回路をさらに備えることを特徴とする請求項１から８のいずれか一項に記載の固体撮像装置。
11. 前記トランジスタはＭＯＳトランジスタであることを特徴とする請求項１〜１０のいずれか一項に記載の固体撮像装置。
12. 請求項１〜１１のいずれか一項に記載の固体撮像装置と、被写体の光学像を固体撮像装置に結像させるレンズと、を備えることを特徴とするカメラ。

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