JPS5912031B2 - 光検出用半導体装置 - Google Patents
光検出用半導体装置Info
- Publication number
- JPS5912031B2 JPS5912031B2 JP49023093A JP2309374A JPS5912031B2 JP S5912031 B2 JPS5912031 B2 JP S5912031B2 JP 49023093 A JP49023093 A JP 49023093A JP 2309374 A JP2309374 A JP 2309374A JP S5912031 B2 JPS5912031 B2 JP S5912031B2
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- Japan
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- channel
- photodetection
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Description
【発明の詳細な説明】
本発明は光検出用半導体装置、特に絶縁ゲート型電界効
果トランジスタの構成を有し、そのゲート領域に不純物
を注入してデプレツシヨン型としてチャンネルがピンチ
オフする近傍にゲート電圧等を調整しておき、ゲート領
域に入射させた光によるドレイン電流の増加によつて光
検出を行なわせる光検出用半導体装置に関するものであ
る。
果トランジスタの構成を有し、そのゲート領域に不純物
を注入してデプレツシヨン型としてチャンネルがピンチ
オフする近傍にゲート電圧等を調整しておき、ゲート領
域に入射させた光によるドレイン電流の増加によつて光
検出を行なわせる光検出用半導体装置に関するものであ
る。
ＰＮ接合を有する半導体装置に於いて、光を照射して電
子一正孔対を発生させ、それによる電流を検出するフォ
ト・ダイオードやフォト・トランジスタは周知である。
又絶縁ゲート型電界効果トランジスタ（以下ＦＥＴと略
称する）に於いても、そのゲート領域に光を照射すれば
ドレイン電流が変化するものであり、通常のエンハンス
メント・モードのＦＥＴ又はゲート絶縁膜中のプラス電
荷１５を利用したデプレツシヨン・モードのＦＥＴに於
いて、ドレイン電流の増加は、入射光によつて発生した
電子一正孔対分のみで検出感度は比較的低いものであつ
た。本発明は、ＦＥＴのゲート領域に半導体基板と２０
反対の導電型の不純物をイオン注入、拡散処理等によつ
て導入してデプレツシヨン・モードのＦＥＴを得て、こ
のＦＥＴのチャネルがピンチオフする近傍にゲート電圧
等を設定しておき、入射光によつて発生した正孔が表面
反転層に蓄積され２５ることによりチャネルキャリアを
誘起させてドレイン電流を著しく増大させ、それによつ
て光検出感度を向上させた光検出用半導体装置を提供す
ることにある。
子一正孔対を発生させ、それによる電流を検出するフォ
ト・ダイオードやフォト・トランジスタは周知である。
又絶縁ゲート型電界効果トランジスタ（以下ＦＥＴと略
称する）に於いても、そのゲート領域に光を照射すれば
ドレイン電流が変化するものであり、通常のエンハンス
メント・モードのＦＥＴ又はゲート絶縁膜中のプラス電
荷１５を利用したデプレツシヨン・モードのＦＥＴに於
いて、ドレイン電流の増加は、入射光によつて発生した
電子一正孔対分のみで検出感度は比較的低いものであつ
た。本発明は、ＦＥＴのゲート領域に半導体基板と２０
反対の導電型の不純物をイオン注入、拡散処理等によつ
て導入してデプレツシヨン・モードのＦＥＴを得て、こ
のＦＥＴのチャネルがピンチオフする近傍にゲート電圧
等を設定しておき、入射光によつて発生した正孔が表面
反転層に蓄積され２５ることによりチャネルキャリアを
誘起させてドレイン電流を著しく増大させ、それによつ
て光検出感度を向上させた光検出用半導体装置を提供す
ることにある。
本発明によればゲート領域に半導体基板と反対３０の導
電型不純物を導入してデプレツシヨン・モードとした絶
縁ゲート型電界効果トランジスタに於いて、ゲート絶縁
膜及びゲート電極を光が透過し得るように形成し、又前
記ゲート電極にチャネルがピンチオフする近傍のゲート
電圧を印加し、前３５記ゲート領域に光が照射されるよ
うに構成し、ドレイン電流の変化により光検出を行なう
ことを特徴とする光検出用半導体装置が提供される。
電型不純物を導入してデプレツシヨン・モードとした絶
縁ゲート型電界効果トランジスタに於いて、ゲート絶縁
膜及びゲート電極を光が透過し得るように形成し、又前
記ゲート電極にチャネルがピンチオフする近傍のゲート
電圧を印加し、前３５記ゲート領域に光が照射されるよ
うに構成し、ドレイン電流の変化により光検出を行なう
ことを特徴とする光検出用半導体装置が提供される。
以下実施例について詳細に説明する。
第１図は本発明の実施例の説明図でありＳＮチヤネルＦ
ＥＴの構成を有する場合のものである。
ＥＴの構成を有する場合のものである。
同図に於いて、１はＰ型のシリコン等の半導体基板、２
，３はＮ＋のドレイン領域及びソース領域４は半導体基
板１と反対の導電型不純物例えば燐（Ｐ）或は砒素（Ａ
ｓ）をイオン注入等によジ導入した領域、５は熱酸化二
酸化シリコン（ＳｉＯ２）等のゲート絶縁膜、６は薄い
多結晶シリコン、薄い金（Ａｕ）等の光が透過できる性
質のゲート電極、７，８はドレイン電極及びソース電極
であり１ソース電極８を接地し、ドレイン電極７には出
力抵抗Ｒを介してドレイン電圧ＶＤを印加する。前述の
如くゲート絶縁膜４の近くの半導体基板１の表面に、半
導体基板１と反対の導電型の不純物を導入すると、ゲー
ト電圧ＶＧが零でもドレイン電流１Ｄが流れるデプレツ
シヨン●モードの．ＦＥＴが得られ、このＦＥＴのゲー
ト電極６に負のゲート電圧Ｇを加えると、半導体基板１
の表面の導入不純物による領域４はＮ型からＰ型或いは
Ｐ型に近い層に反転し、チヤネルキヤリアは、半導体基
板１の表面ではなく、内部を流れることになる。ゲート
電圧ＶＧが零の場合、エネルギバンド図は第２図に示す
ように、チヤネル領域ＣＨは半導体基板１表面に形成さ
れるが、ゲート電圧ＶＧを負極性として印加すると、第
３図に示すように、チヤネル領域ＣＨは半導体基板１の
表面から或る深さに生じることになる。このゲート電圧
ＶＧを大きくしてチヤネルがピンチオフとなるようにす
るものであるが、半導体基板１表面がＰ型に反転してし
まうと、表面電位は固定された状態となｂ１若し不純物
が深く分布するように導入されていると、ゲート電圧Ｇ
を大きくしてもチヤネルがピンチオフしないことがある
。その場合は基板電圧ＶＢを印加してピンチオフ状態と
する。なお光検出動作を行なう為には、チヤネルのピン
チオフを主としてゲート電圧ＶＧの調整で行ない、基板
電圧ＶＢは必要最小限にすることが望ましい。又出力に
オフセツトが必要な時等に於いては、必ずしもチヤネル
を完全にピンチオフ状態とする必要はなく、ピンチオフ
状態の近くに設定することもできる。このようにピンチ
オフ或はピンチオフに近い状態に設定してゲート領域に
光を照射すると、半導体基板１内部に於いて電子一正有
対が発生する。
，３はＮ＋のドレイン領域及びソース領域４は半導体基
板１と反対の導電型不純物例えば燐（Ｐ）或は砒素（Ａ
ｓ）をイオン注入等によジ導入した領域、５は熱酸化二
酸化シリコン（ＳｉＯ２）等のゲート絶縁膜、６は薄い
多結晶シリコン、薄い金（Ａｕ）等の光が透過できる性
質のゲート電極、７，８はドレイン電極及びソース電極
であり１ソース電極８を接地し、ドレイン電極７には出
力抵抗Ｒを介してドレイン電圧ＶＤを印加する。前述の
如くゲート絶縁膜４の近くの半導体基板１の表面に、半
導体基板１と反対の導電型の不純物を導入すると、ゲー
ト電圧ＶＧが零でもドレイン電流１Ｄが流れるデプレツ
シヨン●モードの．ＦＥＴが得られ、このＦＥＴのゲー
ト電極６に負のゲート電圧Ｇを加えると、半導体基板１
の表面の導入不純物による領域４はＮ型からＰ型或いは
Ｐ型に近い層に反転し、チヤネルキヤリアは、半導体基
板１の表面ではなく、内部を流れることになる。ゲート
電圧ＶＧが零の場合、エネルギバンド図は第２図に示す
ように、チヤネル領域ＣＨは半導体基板１表面に形成さ
れるが、ゲート電圧ＶＧを負極性として印加すると、第
３図に示すように、チヤネル領域ＣＨは半導体基板１の
表面から或る深さに生じることになる。このゲート電圧
ＶＧを大きくしてチヤネルがピンチオフとなるようにす
るものであるが、半導体基板１表面がＰ型に反転してし
まうと、表面電位は固定された状態となｂ１若し不純物
が深く分布するように導入されていると、ゲート電圧Ｇ
を大きくしてもチヤネルがピンチオフしないことがある
。その場合は基板電圧ＶＢを印加してピンチオフ状態と
する。なお光検出動作を行なう為には、チヤネルのピン
チオフを主としてゲート電圧ＶＧの調整で行ない、基板
電圧ＶＢは必要最小限にすることが望ましい。又出力に
オフセツトが必要な時等に於いては、必ずしもチヤネル
を完全にピンチオフ状態とする必要はなく、ピンチオフ
状態の近くに設定することもできる。このようにピンチ
オフ或はピンチオフに近い状態に設定してゲート領域に
光を照射すると、半導体基板１内部に於いて電子一正有
対が発生する。
このような電子一正孔対が半導体基板１の内部、即ち第
３図のエネルギバンド図に於ける領域に発生したとする
と、そのまま再結合して消滅し、ＦＥＴの特性には影響
を及ぼさねいことになる。又１及び領域で発生した電子
はチヤネル領域ＣＨに流れ込んでドレイン電流となる。
又領域で発生した正孔もドレイン電流に寄与することに
なる。しかしこれらの光照射で発生したキヤリアクはそ
のままドレイン電流に寄与するだけである。一方１領域
で発生した正孔は半導体基板１表面の反転層に流れ込ん
で蓄積され、この蓄積された正孔はチヤネル領域ＣＨと
の静電容量によつてチヤネルキヤリア（電子）を誘起す
ることになＤ１これがドレイン電流の大きな増加分とし
て観測されることになる。この場合の正孔は、そのまま
ドレイン電流として流れるものではなく、半導体基板１
表面に蓄積され、多量のプラス電荷として、電子である
チヤネルキャリアを誘起するので、正］孔の発生量が少
なくても、大きなドレイン電流として検出することがで
きる。第４図に示すように、ソースＳ１ゲートＧ及びド
レインＤが矩形状のＦＥＴの場合、ゲート領域の横端は
半導体基板１と接しているので、反転層・に流れ込んだ
正孔は矢印で示すように半導体基板１に流れ出ることに
なる。
３図のエネルギバンド図に於ける領域に発生したとする
と、そのまま再結合して消滅し、ＦＥＴの特性には影響
を及ぼさねいことになる。又１及び領域で発生した電子
はチヤネル領域ＣＨに流れ込んでドレイン電流となる。
又領域で発生した正孔もドレイン電流に寄与することに
なる。しかしこれらの光照射で発生したキヤリアクはそ
のままドレイン電流に寄与するだけである。一方１領域
で発生した正孔は半導体基板１表面の反転層に流れ込ん
で蓄積され、この蓄積された正孔はチヤネル領域ＣＨと
の静電容量によつてチヤネルキヤリア（電子）を誘起す
ることになＤ１これがドレイン電流の大きな増加分とし
て観測されることになる。この場合の正孔は、そのまま
ドレイン電流として流れるものではなく、半導体基板１
表面に蓄積され、多量のプラス電荷として、電子である
チヤネルキャリアを誘起するので、正］孔の発生量が少
なくても、大きなドレイン電流として検出することがで
きる。第４図に示すように、ソースＳ１ゲートＧ及びド
レインＤが矩形状のＦＥＴの場合、ゲート領域の横端は
半導体基板１と接しているので、反転層・に流れ込んだ
正孔は矢印で示すように半導体基板１に流れ出ることに
なる。
即ち第５図の断面図に示すように、チヤネル領域ＣＨを
取囲む空乏層１０とゲート絶縁膜５との間の半導体基板
１の反転層９に流れ込んだ正孔ｅは左右から半導体基板
１に流れ出すものである。従つてゲート長に対してゲー
ト幅が大きい程正孔の蓄積量が多くな沢ドレイン電流の
増加に寄与することができる。即ち第３図に於けるＩ領
域を長くすることが有効である。例えば第６図に示すよ
うに、ソースＳ１ゲートＧ１ドビインＤを櫛型として、
等価的にゲート幅を長くするか、或は第７図に示すよう
に、ソースＳ１ゲートＧ１ドレインＤを同心円状に形成
し、ゲート領域が半導体基板と接しないようにすること
ができる。
取囲む空乏層１０とゲート絶縁膜５との間の半導体基板
１の反転層９に流れ込んだ正孔ｅは左右から半導体基板
１に流れ出すものである。従つてゲート長に対してゲー
ト幅が大きい程正孔の蓄積量が多くな沢ドレイン電流の
増加に寄与することができる。即ち第３図に於けるＩ領
域を長くすることが有効である。例えば第６図に示すよ
うに、ソースＳ１ゲートＧ１ドビインＤを櫛型として、
等価的にゲート幅を長くするか、或は第７図に示すよう
に、ソースＳ１ゲートＧ１ドレインＤを同心円状に形成
し、ゲート領域が半導体基板と接しないようにすること
ができる。
前述のＩ領域は比較的広いことが正孔蓄積が増加するの
で望ましいことであり１又ゲート領域に導入された不純
物分布が余ｂにも浅い場合には表面反転層が形成されな
いうちに、チャネルがピンチオフするので、或る程度の
深さまで不純物を導入することが望ましい。
で望ましいことであり１又ゲート領域に導入された不純
物分布が余ｂにも浅い場合には表面反転層が形成されな
いうちに、チャネルがピンチオフするので、或る程度の
深さまで不純物を導入することが望ましい。
前述の実施例はＮチヤネルＦＥＴ構成の場合についての
ものであるが、ＰチヤネルＦＥＴ構成の場合も本発明に
於いては使用し得るものであり１その場合はバイアス電
圧の極性を前述の場合と反対にすれば良いことになる。
ものであるが、ＰチヤネルＦＥＴ構成の場合も本発明に
於いては使用し得るものであり１その場合はバイアス電
圧の極性を前述の場合と反対にすれば良いことになる。
以下に本発明の具体的な実験例を示す。
第１図に示す構造において、ｐ型シリコン基板の比抵抗
を８Ω−？とし、砒素イオンを１００Ｋｅｖの加速電圧
、５×１０１５／Ｃ７ｎ２の密度で注入した後１０５０
℃、３０分のアニールを行なつてソース及びドレイン領
域ならびに長さ１０μｍ１幅４０μｍのチヤンネル領域
を形成し、このチヤンネル領域の上方に厚み１０００λ
のゲート酸化膜を介して１００λの厚みのＡｕ薄膜から
成る透明電極を形成した。
を８Ω−？とし、砒素イオンを１００Ｋｅｖの加速電圧
、５×１０１５／Ｃ７ｎ２の密度で注入した後１０５０
℃、３０分のアニールを行なつてソース及びドレイン領
域ならびに長さ１０μｍ１幅４０μｍのチヤンネル領域
を形成し、このチヤンネル領域の上方に厚み１０００λ
のゲート酸化膜を介して１００λの厚みのＡｕ薄膜から
成る透明電極を形成した。
このデバイスのしきい値は、一４ｖ０ｉｔのデプレツシ
ヨン特性を示した。このデバイスにしきい値電圧と等し
いゲート電圧、即ち−４ｖ０ｉｔを印加しておき、１ｍ
ｓの幅の光パルスを照射したところ、１ｍｓの幅のスパ
イク状の光電流に後続して数百Ｍｓから数ｓにわたつて
減衰する光電流が観測された。比較のため、従来のエン
ハンスメント型のデバイス同一の条件の光パルスを照射
したところ、１ｍｓの幅の矩形状の光電流（５×１０−
９Ｃの電荷量）が検出されただけであつた。
ヨン特性を示した。このデバイスにしきい値電圧と等し
いゲート電圧、即ち−４ｖ０ｉｔを印加しておき、１ｍ
ｓの幅の光パルスを照射したところ、１ｍｓの幅のスパ
イク状の光電流に後続して数百Ｍｓから数ｓにわたつて
減衰する光電流が観測された。比較のため、従来のエン
ハンスメント型のデバイス同一の条件の光パルスを照射
したところ、１ｍｓの幅の矩形状の光電流（５×１０−
９Ｃの電荷量）が検出されただけであつた。
本発明のデバイスでは、光電流の検出時間を１０ｍｓで
打ち切つた場合でも光電流により流れた電荷量は４０×
１０−９Ｃとなｂ１従来のエンハンスメント型デバイス
における値の８倍、即ち光検出感度が８倍に向上してい
る。以上説明したように、本発明はデブレツシヨン・モ
ードのＦＥＴに於いて、チヤネルがピンチオフする近傍
にゲート電圧を印加しておくことにより１ゲート領域に
光を照射すると、それによつて発生した電子一正孔対に
応じたドレイン電流と、更には表面反転層に蓄積された
正孔によるチヤネルキヤリアの誘起によるドレイン電流
の増加が加わＤ１大きな検出出力を得ることができる。
打ち切つた場合でも光電流により流れた電荷量は４０×
１０−９Ｃとなｂ１従来のエンハンスメント型デバイス
における値の８倍、即ち光検出感度が８倍に向上してい
る。以上説明したように、本発明はデブレツシヨン・モ
ードのＦＥＴに於いて、チヤネルがピンチオフする近傍
にゲート電圧を印加しておくことにより１ゲート領域に
光を照射すると、それによつて発生した電子一正孔対に
応じたドレイン電流と、更には表面反転層に蓄積された
正孔によるチヤネルキヤリアの誘起によるドレイン電流
の増加が加わＤ１大きな検出出力を得ることができる。
即ち検出ミ感度の優れた光検出用半導体装置を提供する
ことができるものである。
ことができるものである。
第１図は本発明の実施例の説明図、第２図はゲート電圧
が零のときのエネルギバンド図、第３図はゲート電圧を
印加して反転層が形成されたときのエネルギバンド図、
第４図は矩形状のＦＥＴの説明用上面図、第５図は正孔
の流出説明用の断面図、第６図及び第７図は本発明のそ
れぞれ異なる実施例の説明用上面図である。 １は半導体基板、２はドレイン領域、３はソース領域、
４は不純物導入領域、５はゲート絶縁膜、６はゲート電
極、７はドレイン電極、８はソース電極である。
が零のときのエネルギバンド図、第３図はゲート電圧を
印加して反転層が形成されたときのエネルギバンド図、
第４図は矩形状のＦＥＴの説明用上面図、第５図は正孔
の流出説明用の断面図、第６図及び第７図は本発明のそ
れぞれ異なる実施例の説明用上面図である。 １は半導体基板、２はドレイン領域、３はソース領域、
４は不純物導入領域、５はゲート絶縁膜、６はゲート電
極、７はドレイン電極、８はソース電極である。
Claims (1)
- １ ゲート領域に半導体基板と反対の導電型不純物を導
入してデプレツシヨン・モードとした絶縁ゲート型電界
効果トランジスタに於いて、ゲート絶縁膜及びゲート電
極を光が透過し得るように形成し、又前記ゲート電極に
チャネルがピンチオフする近傍のゲート電圧を印加し、
前記ゲート領域に光が照射されるように構成し、ドレイ
ン電流の変化により光検出を行なうことを特徴とする光
検出用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49023093A JPS5912031B2 (ja) | 1974-02-27 | 1974-02-27 | 光検出用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49023093A JPS5912031B2 (ja) | 1974-02-27 | 1974-02-27 | 光検出用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50116290A JPS50116290A (ja) | 1975-09-11 |
| JPS5912031B2 true JPS5912031B2 (ja) | 1984-03-19 |
Family
ID=12100808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49023093A Expired JPS5912031B2 (ja) | 1974-02-27 | 1974-02-27 | 光検出用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912031B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160021289A (ko) * | 2013-06-20 | 2016-02-24 | 스트라티오 인코포레이티드 | Cmos 센서용 게이트-제어 전하 변조 디바이스 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638501B2 (ja) * | 1980-01-14 | 1994-05-18 | 株式会社半導体エネルギー研究所 | 不揮発性半導体メモリ装置 |
| DE3780265T2 (de) * | 1986-11-24 | 1992-12-24 | American Telephone & Telegraph | Strahlungsempfindliche vorrichtung. |
-
1974
- 1974-02-27 JP JP49023093A patent/JPS5912031B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160021289A (ko) * | 2013-06-20 | 2016-02-24 | 스트라티오 인코포레이티드 | Cmos 센서용 게이트-제어 전하 변조 디바이스 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50116290A (ja) | 1975-09-11 |
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