JPH05175493A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPH05175493A JPH05175493A JP34353191A JP34353191A JPH05175493A JP H05175493 A JPH05175493 A JP H05175493A JP 34353191 A JP34353191 A JP 34353191A JP 34353191 A JP34353191 A JP 34353191A JP H05175493 A JPH05175493 A JP H05175493A
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- drain
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Abstract
(57)【要約】
【目的】 製造工程を増加，複雑化することなくドレイ
ン近傍への電界集中を緩和して耐圧を向上させる。 【構成】 ｐ型Ｓi 基板１１上に各々ｎ+ 型のソース拡
散層１２，ドレイン拡散層１３を形成する。また、ゲー
ト酸化膜１４下のチャネル領域には、しきい値電圧制御
用の高濃度ｐ+ 型不純物層２８を形成する。そして、該
高濃度ｐ+ 型不純物層２８は、ｎ+ 型ソース拡散層１２
側に、ｎ+ 型ドレイン拡散層１３から所定距離Ｌ1 離間
して形成する。従って、ドレイン近傍では、チャネル領
域のｐ型不純物濃度が低くなり、電界集中が緩和されて
耐圧が向上する。これは、製造工程が増加，複雑化する
ことにはならない。
ン近傍への電界集中を緩和して耐圧を向上させる。 【構成】 ｐ型Ｓi 基板１１上に各々ｎ+ 型のソース拡
散層１２，ドレイン拡散層１３を形成する。また、ゲー
ト酸化膜１４下のチャネル領域には、しきい値電圧制御
用の高濃度ｐ+ 型不純物層２８を形成する。そして、該
高濃度ｐ+ 型不純物層２８は、ｎ+ 型ソース拡散層１２
側に、ｎ+ 型ドレイン拡散層１３から所定距離Ｌ1 離間
して形成する。従って、ドレイン近傍では、チャネル領
域のｐ型不純物濃度が低くなり、電界集中が緩和されて
耐圧が向上する。これは、製造工程が増加，複雑化する
ことにはならない。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタに
係わり、特に製造工程が増加されることなくドレイン近
傍への電界集中が緩和されて耐圧が向上されたＭＯＳト
ランジスタに関する。
係わり、特に製造工程が増加されることなくドレイン近
傍への電界集中が緩和されて耐圧が向上されたＭＯＳト
ランジスタに関する。
【０００２】
【従来の技術】ＭＯＳトランジスタは、ドレイン−ソー
ス間をバイアスしておき、ゲート電極に印加された電圧
による電界によって電流通路（チャネル）の広さまたは
通路中の電荷数を制御し、ソース−ドレイン間を流れる
電流を変化させるものである。
ス間をバイアスしておき、ゲート電極に印加された電圧
による電界によって電流通路（チャネル）の広さまたは
通路中の電荷数を制御し、ソース−ドレイン間を流れる
電流を変化させるものである。
【０００３】そして、ＭＯＳトランジスタのドレイン電
流を決定するパラメータとして、しきい値電圧Ｖthがあ
る。これは、ゲート酸化膜厚、基板の不純物濃度、チャ
ネルのイオン打ち込み量等に依存し、例えばチャネルに
ｐ型不純物を打ち込むと上記しきい値電圧Ｖthは正の方
向に、ｎ型不純物を打ち込むと負の方向に、不純物の打
ち込み量に比例して遷移する。
流を決定するパラメータとして、しきい値電圧Ｖthがあ
る。これは、ゲート酸化膜厚、基板の不純物濃度、チャ
ネルのイオン打ち込み量等に依存し、例えばチャネルに
ｐ型不純物を打ち込むと上記しきい値電圧Ｖthは正の方
向に、ｎ型不純物を打ち込むと負の方向に、不純物の打
ち込み量に比例して遷移する。
【０００４】図４(a) に、基板の表面領域に、しきい値
電圧制御用の高濃度不純物領域が形成された従来例のＭ
ＯＳトランジスタの要部側断面図を示す。同図に示すよ
うに、ｐ型Ｓi 基板１１上にｎ+ 型拡散層を各々設けて
ソース拡散層１２，ドレイン拡散層１３を形成してい
る。また、ゲート酸化膜１４がＭＯＳ ＦＥＴのチャネ
ル上に形成され、それ以外はフィールド酸化膜（不図
示）で覆われている。
電圧制御用の高濃度不純物領域が形成された従来例のＭ
ＯＳトランジスタの要部側断面図を示す。同図に示すよ
うに、ｐ型Ｓi 基板１１上にｎ+ 型拡散層を各々設けて
ソース拡散層１２，ドレイン拡散層１３を形成してい
る。また、ゲート酸化膜１４がＭＯＳ ＦＥＴのチャネ
ル上に形成され、それ以外はフィールド酸化膜（不図
示）で覆われている。
【０００５】該フィールド酸化膜を一部エッチングする
ことにより形成されたコンタクトホールを介して、上記
ソース拡散層１２，ドレイン拡散層１３は各々Ａｌ等か
らなるソース電極１５，ドレイン電極１６に接続され、
またゲート酸化膜１４上にはＡｌ等からなるゲート電極
１７が接続されている。
ことにより形成されたコンタクトホールを介して、上記
ソース拡散層１２，ドレイン拡散層１３は各々Ａｌ等か
らなるソース電極１５，ドレイン電極１６に接続され、
またゲート酸化膜１４上にはＡｌ等からなるゲート電極
１７が接続されている。
【０００６】また、チャネル領域には、しきい値電圧制
御用のｐ+ 型不純物層１８が形成され、例えばイオン打
ち込み量を調整することで最適な特性のしきい値電圧Ｖ
thを得、上記のようにソース電極１５−ドレイン電極１
６間をバイアスしておき、ゲート電極１７に印加するゲ
ート電圧を制御することによりチャネルを流れる電流を
制御する。
御用のｐ+ 型不純物層１８が形成され、例えばイオン打
ち込み量を調整することで最適な特性のしきい値電圧Ｖ
thを得、上記のようにソース電極１５−ドレイン電極１
６間をバイアスしておき、ゲート電極１７に印加するゲ
ート電圧を制御することによりチャネルを流れる電流を
制御する。
【０００７】ところが、上記のような構造では、ゲート
電圧が高くなると電界、特にドレイン拡散層１３近傍の
電界強度は極めて大きくなり、ここを通るキャリアが高
いエネルギーを得て衝突電離をするようになり、ここで
加速された電子が別の電子・正孔対を次々発生し、大電
流が流れる。所謂アバランシェ ブレークダウンと呼ば
れる現象の発生であり、ドレイン端への電界集中により
耐圧が低下してしまう。
電圧が高くなると電界、特にドレイン拡散層１３近傍の
電界強度は極めて大きくなり、ここを通るキャリアが高
いエネルギーを得て衝突電離をするようになり、ここで
加速された電子が別の電子・正孔対を次々発生し、大電
流が流れる。所謂アバランシェ ブレークダウンと呼ば
れる現象の発生であり、ドレイン端への電界集中により
耐圧が低下してしまう。
【０００８】ブレークダウン電圧を向上させるために
は、ドレイン近傍の電界を緩和することが有効である。
そのため、図４(b) に示すような構造も採用される。こ
れは、上記図４(a) に示した構造に加え、ソース拡散層
１２，ドレイン拡散層１３の高濃度のｎ+ 型不純物拡散
領域に重ねて、外側に各々低濃度のｎ- 型不純物拡散領
域１９，２０を形成し、これを囲む構造にする。所謂Ｄ
ＤＤ（doublediffuseddrain)型である。
は、ドレイン近傍の電界を緩和することが有効である。
そのため、図４(b) に示すような構造も採用される。こ
れは、上記図４(a) に示した構造に加え、ソース拡散層
１２，ドレイン拡散層１３の高濃度のｎ+ 型不純物拡散
領域に重ねて、外側に各々低濃度のｎ- 型不純物拡散領
域１９，２０を形成し、これを囲む構造にする。所謂Ｄ
ＤＤ（doublediffuseddrain)型である。
【０００９】また、他に図４(c) に示すような構造も採
用される。これもドレイ近傍の電界強度を小さくしよう
とするもので、上記図４(a) に示した構造のソース領
域，ドレイン領域の各々を、先ず低濃度のｎ- 型不純物
拡散層２２，２３を形成した後、高濃度のｎ+ 型不純物
拡散層２４，２５を形成して設けるというものである。
所謂ＬＤＤ（lightly doped drain)型である。
用される。これもドレイ近傍の電界強度を小さくしよう
とするもので、上記図４(a) に示した構造のソース領
域，ドレイン領域の各々を、先ず低濃度のｎ- 型不純物
拡散層２２，２３を形成した後、高濃度のｎ+ 型不純物
拡散層２４，２５を形成して設けるというものである。
所謂ＬＤＤ（lightly doped drain)型である。
【００１０】図４(b) ，(c) の何れの場合も、ｎ+ 型不
純物拡散領域の周囲にｎ- 型電界緩和層があり、拡散領
域とｐ型基板１１の境界がなだらかな濃度分布を持つよ
うになり、電界、特にドレイン近傍での電界集中が緩和
されることになる。
純物拡散領域の周囲にｎ- 型電界緩和層があり、拡散領
域とｐ型基板１１の境界がなだらかな濃度分布を持つよ
うになり、電界、特にドレイン近傍での電界集中が緩和
されることになる。
【００１１】
【発明が解決しようとする課題】ところで、上記図４
(b) ，(c) に示した構造のＭＯＳトランジスタでは、ｎ
- 型電界緩和層が形成されるため、耐圧は向上する。し
かし、電界緩和層を形成するために製造工程が増加し、
複雑化してしまうという問題があった。
(b) ，(c) に示した構造のＭＯＳトランジスタでは、ｎ
- 型電界緩和層が形成されるため、耐圧は向上する。し
かし、電界緩和層を形成するために製造工程が増加し、
複雑化してしまうという問題があった。
【００１２】本発明は、製造工程を増加，複雑化するこ
となく、ドレイン近傍への電界集中が緩和されて耐圧が
向上されたＭＯＳトランジスタを実現しようとする。
となく、ドレイン近傍への電界集中が緩和されて耐圧が
向上されたＭＯＳトランジスタを実現しようとする。
【００１３】
【課題を解決するための手段】本発明の第１の態様にお
いては、第１導電型の半導体基板の表面領域に形成され
た第２導電型のソース拡散層及びドレイン拡散層と、前
記半導体基板の表面に設けられるゲート酸化膜下のチャ
ネル領域に形成されたしきい値電圧制御用の第１導電型
の高濃度不純物層と、を有するＭＯＳトランジスタにお
いて、前記高濃度不純物層は前記ドレイン拡散層より離
間して形成されてなることを特徴とする。
いては、第１導電型の半導体基板の表面領域に形成され
た第２導電型のソース拡散層及びドレイン拡散層と、前
記半導体基板の表面に設けられるゲート酸化膜下のチャ
ネル領域に形成されたしきい値電圧制御用の第１導電型
の高濃度不純物層と、を有するＭＯＳトランジスタにお
いて、前記高濃度不純物層は前記ドレイン拡散層より離
間して形成されてなることを特徴とする。
【００１４】また、本発明の第２の態様においては、半
導体基板に形成された第１導電型の不純物濃度領域と、
該不純物濃度領域の表面領域に形成された第２導電型の
ソース拡散層及びドレイン拡散層と、前記不純物濃度領
域の表面に設けられるゲート酸化膜下のチャネル領域に
形成されたしきい値電圧制御用の第１導電型の高濃度不
純物層と、を有するＭＯＳトランジスタにおいて、前記
高濃度不純物層は前記ドレイン拡散層より離間して形成
されてなり、且つ前記不純物濃度領域の不純物濃度は表
面より深い位置にピーク値を有してなることを特徴とす
る。
導体基板に形成された第１導電型の不純物濃度領域と、
該不純物濃度領域の表面領域に形成された第２導電型の
ソース拡散層及びドレイン拡散層と、前記不純物濃度領
域の表面に設けられるゲート酸化膜下のチャネル領域に
形成されたしきい値電圧制御用の第１導電型の高濃度不
純物層と、を有するＭＯＳトランジスタにおいて、前記
高濃度不純物層は前記ドレイン拡散層より離間して形成
されてなり、且つ前記不純物濃度領域の不純物濃度は表
面より深い位置にピーク値を有してなることを特徴とす
る。
【００１５】
【作用】第１の態様によれば、従来例に較べ、電界の集
中するドレイン近傍のチャネル領域の不純物の濃度が低
くなり、空乏層が伸びやすくなっている。従ってドレイ
ン近傍への電界集中が緩和され、耐圧が向上する。ま
た、製造工程が増加，複雑化することもない。
中するドレイン近傍のチャネル領域の不純物の濃度が低
くなり、空乏層が伸びやすくなっている。従ってドレイ
ン近傍への電界集中が緩和され、耐圧が向上する。ま
た、製造工程が増加，複雑化することもない。
【００１６】第２の態様によれば、上記に加え、ドレイ
ン近傍の不純物濃度がより低くなり、電界緩和効果がさ
らに増す。従って、耐圧がより向上する。また、製造工
程が増加，複雑化することもない。
ン近傍の不純物濃度がより低くなり、電界緩和効果がさ
らに増す。従って、耐圧がより向上する。また、製造工
程が増加，複雑化することもない。
【００１７】
【実施例】以下、図面を参照しながら、本発明の実施例
について説明する。図１は、第１の実施例のＭＯＳトラ
ンジスタの要部側断面図である。尚、上記図４(a) に示
す従来のＭＯＳトランジタとの同一領域には同一符号を
付している。
について説明する。図１は、第１の実施例のＭＯＳトラ
ンジスタの要部側断面図である。尚、上記図４(a) に示
す従来のＭＯＳトランジタとの同一領域には同一符号を
付している。
【００１８】第１の実施例は、従来例と比較して、チャ
ネル領域に形成されるｐ型Ｓi 基板１１表面のしきい値
電圧制御用の高濃度ｐ+ 型不純物層２８が、ゲート酸化
膜１４下のｎ+ 型ソース拡散層１２側に、ｎ+ 型ドレイ
ン拡散層１３から、所定距離Ｌ1 離間して形成されてい
ることが異なる。従って、ドレイン近傍では、チャネル
領域のｐ型不純物濃度が低くなっている。
ネル領域に形成されるｐ型Ｓi 基板１１表面のしきい値
電圧制御用の高濃度ｐ+ 型不純物層２８が、ゲート酸化
膜１４下のｎ+ 型ソース拡散層１２側に、ｎ+ 型ドレイ
ン拡散層１３から、所定距離Ｌ1 離間して形成されてい
ることが異なる。従って、ドレイン近傍では、チャネル
領域のｐ型不純物濃度が低くなっている。
【００１９】上記しきい値電圧制御用のｐ+ 型不純物層
２８の長さについては、本実施例のＭＯＳトランジスタ
の製造に着手する前に、種々長さを変化させてしきい値
電圧Ｖthの測定を行って決定しておくようにする。この
場合、例えばイオン打ち込み法によりｐ+ 型不純物層２
８を形成するのであれば、打ち込まれる不純物の濃度に
よって該しきい値電圧Ｖthは異なってくるのであり、試
行錯誤的に微妙に調整しながら最適なしきい値電圧Ｖth
となる長さ、即ちドレイン拡散層１３からの離間距離Ｌ
1 を実験的に見出しておくのである。
２８の長さについては、本実施例のＭＯＳトランジスタ
の製造に着手する前に、種々長さを変化させてしきい値
電圧Ｖthの測定を行って決定しておくようにする。この
場合、例えばイオン打ち込み法によりｐ+ 型不純物層２
８を形成するのであれば、打ち込まれる不純物の濃度に
よって該しきい値電圧Ｖthは異なってくるのであり、試
行錯誤的に微妙に調整しながら最適なしきい値電圧Ｖth
となる長さ、即ちドレイン拡散層１３からの離間距離Ｌ
1 を実験的に見出しておくのである。
【００２０】上記のような構成となっているため、従来
例に較べ電界の集中するドレイン近傍のチャネル領域の
ｐ型不純物の濃度が低くなり、空乏層が伸びやすくなっ
ている。従って、ドレイン近傍への電界集中が緩和さ
れ、ブレークダウン電圧が向上する。また、しきい値電
圧制御用のｐ+ 型不純物層は従来より形成されていたも
のであり、ドレイン拡散層１３より所定距離Ｌ1 離間さ
せて該ｐ+ 型不純物層２８を形成するのに製造工程が増
加，複雑化することにはならない。
例に較べ電界の集中するドレイン近傍のチャネル領域の
ｐ型不純物の濃度が低くなり、空乏層が伸びやすくなっ
ている。従って、ドレイン近傍への電界集中が緩和さ
れ、ブレークダウン電圧が向上する。また、しきい値電
圧制御用のｐ+ 型不純物層は従来より形成されていたも
のであり、ドレイン拡散層１３より所定距離Ｌ1 離間さ
せて該ｐ+ 型不純物層２８を形成するのに製造工程が増
加，複雑化することにはならない。
【００２１】図２は、第２の実施例のＭＯＳトランジス
タの要部側断面図である。尚、上記図１に示す第１の実
施例のＭＯＳトランジスタとの同一領域には同一符号を
付している。
タの要部側断面図である。尚、上記図１に示す第１の実
施例のＭＯＳトランジスタとの同一領域には同一符号を
付している。
【００２２】第２の実施例は、第１の実施例と比較し
て、ｐ型あるいはｎ型の基板３１にｐ型不純物を導入し
てｐ型ウェル４１を形成し、該ｐ型ウェル４１の表面領
域のしきい値電圧制御用のｐ+ 型不純物層３８が、ドレ
イン拡散層１３より所定距離Ｌ 2 離間して形成されてい
ることが異なる。そして、以下に図３(a) 及び図３(b)
を参照して説明するように、ｐ型ウェル４１のドレイン
近傍の不純物濃度が、ゲート酸化膜１４が形成される表
面より深い位置にピークを持つように形成されているこ
とを特徴とする。
て、ｐ型あるいはｎ型の基板３１にｐ型不純物を導入し
てｐ型ウェル４１を形成し、該ｐ型ウェル４１の表面領
域のしきい値電圧制御用のｐ+ 型不純物層３８が、ドレ
イン拡散層１３より所定距離Ｌ 2 離間して形成されてい
ることが異なる。そして、以下に図３(a) 及び図３(b)
を参照して説明するように、ｐ型ウェル４１のドレイン
近傍の不純物濃度が、ゲート酸化膜１４が形成される表
面より深い位置にピークを持つように形成されているこ
とを特徴とする。
【００２３】図３(a) は、横軸に図２の側断面図におけ
るソース近傍のＡ−Ａ′線に沿うｐ型ウェル４１の表面
からの深さをとり、縦軸には該ｐ型ウェル４１の不純物
濃度をとっている。また、図３(b) は、横軸に図２の側
断面図におけるドレイン近傍のＢ−Ｂ′線に沿うｐ型ウ
ェル４１の表面からの深さをとり、縦軸には該ｐ型ウェ
ル４１の不純物濃度をとっている。
るソース近傍のＡ−Ａ′線に沿うｐ型ウェル４１の表面
からの深さをとり、縦軸には該ｐ型ウェル４１の不純物
濃度をとっている。また、図３(b) は、横軸に図２の側
断面図におけるドレイン近傍のＢ−Ｂ′線に沿うｐ型ウ
ェル４１の表面からの深さをとり、縦軸には該ｐ型ウェ
ル４１の不純物濃度をとっている。
【００２４】図３(a) に示すように、図２の側断面図に
おけるｐ型ウェル４１の各位置ａ1 ，ａ2 ，ａ3 におけ
る不純物濃度は、しきい値電圧制御用のｐ+ 型不純物層
３８下方において位置ａ2 から位置ａ3 へと深さが増す
ほど低くなっている。また、図３(b) に示すように、図
２の断面図におけるｐ型ウェル４１の各位置ｂ1 ，
ｂ 2 ，ｂ3 における不純物濃度は、表面から深い位置ｂ
2 においてピーク値を持っている。ここで、各位置
ａ2 ，ｂ2 の表面からの深さは同じであり、ｐ型ウェル
４１の不純物濃度は平面方向に均一に分布している。
おけるｐ型ウェル４１の各位置ａ1 ，ａ2 ，ａ3 におけ
る不純物濃度は、しきい値電圧制御用のｐ+ 型不純物層
３８下方において位置ａ2 から位置ａ3 へと深さが増す
ほど低くなっている。また、図３(b) に示すように、図
２の断面図におけるｐ型ウェル４１の各位置ｂ1 ，
ｂ 2 ，ｂ3 における不純物濃度は、表面から深い位置ｂ
2 においてピーク値を持っている。ここで、各位置
ａ2 ，ｂ2 の表面からの深さは同じであり、ｐ型ウェル
４１の不純物濃度は平面方向に均一に分布している。
【００２５】これにより、ドレイン近傍のｐ型不純物濃
度がより低くなり、電界緩和効果がさらに増す。従っ
て、ブレークダウン電圧がより向上する。また、しきい
値電圧制御用のｐ+ 型不純物層３８及びｐ型ウェル４１
は、従来より形成されていたものであり、さらにｐ型ウ
ェル４１の不純物濃度を表面より深い位置にピークを持
つように形成するのに製造工程が増加，複雑化すること
もない。
度がより低くなり、電界緩和効果がさらに増す。従っ
て、ブレークダウン電圧がより向上する。また、しきい
値電圧制御用のｐ+ 型不純物層３８及びｐ型ウェル４１
は、従来より形成されていたものであり、さらにｐ型ウ
ェル４１の不純物濃度を表面より深い位置にピークを持
つように形成するのに製造工程が増加，複雑化すること
もない。
【００２６】従来、ドレイン近傍への電界集中を緩げる
ために、上述のようにＤＤＤ，ＬＤＤ等の構造が提案さ
れてきたが、何れも製造工程の増加，複雑化を伴うもの
であった。これに対し、上記のような構成とする本実施
例によれば、何れも製造工程を増加、複雑化することな
く、耐圧の向上を実現できるのである。
ために、上述のようにＤＤＤ，ＬＤＤ等の構造が提案さ
れてきたが、何れも製造工程の増加，複雑化を伴うもの
であった。これに対し、上記のような構成とする本実施
例によれば、何れも製造工程を増加、複雑化することな
く、耐圧の向上を実現できるのである。
【００２７】尚、上記においてはｎ型ＭＯＳトランジス
タを例にとり説明したが、本実施例はｐ型ＭＯＳトラン
ジスタにも適用されることは勿論である。また、しきい
値電圧制御用のｐ+ 型不純物層の製造法については上記
に示した例の他、既存の技術を応用して種々の改変が可
能であることは、云うまでもない。
タを例にとり説明したが、本実施例はｐ型ＭＯＳトラン
ジスタにも適用されることは勿論である。また、しきい
値電圧制御用のｐ+ 型不純物層の製造法については上記
に示した例の他、既存の技術を応用して種々の改変が可
能であることは、云うまでもない。
【００２８】
【発明の効果】本発明の第１の態様によれば、しきい値
電圧制御のためにある基板表面の高濃度不純物層がドレ
イン拡散層から離間して形成されているから、製造工程
を増加，複雑化するとなく耐圧を向上させることができ
る。
電圧制御のためにある基板表面の高濃度不純物層がドレ
イン拡散層から離間して形成されているから、製造工程
を増加，複雑化するとなく耐圧を向上させることができ
る。
【００２９】また、本発明の第２の態様によれば、上記
に加えて、ドレイン近傍のウェルの不純物濃度が表面よ
り深い位置にピークを有するように形成されるから、よ
り耐圧を向上させることができる。
に加えて、ドレイン近傍のウェルの不純物濃度が表面よ
り深い位置にピークを有するように形成されるから、よ
り耐圧を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の要部側断面図である。
【図２】本発明の第２の実施例の要部側断面図である。
【図３】図２の実施例のウェルの不純物濃度を説明する
ためのグラフであり、(a) は図２の側断面図のＡ−Ａ′
線に沿う不純物濃度、(b) は図２の側断面図のＢ−Ｂ′
線に沿う不純物濃度を示す。
ためのグラフであり、(a) は図２の側断面図のＡ−Ａ′
線に沿う不純物濃度、(b) は図２の側断面図のＢ−Ｂ′
線に沿う不純物濃度を示す。
【図４】従来例の要部側断面図であり、(a) はｎ型ＭＯ
Ｓトランジスタの例であり、(b) は(a) をＤＤＤ型構造
とした場合、(c) は(a) をＬＤＤ型構造とした場合であ
る。
Ｓトランジスタの例であり、(b) は(a) をＤＤＤ型構造
とした場合、(c) は(a) をＬＤＤ型構造とした場合であ
る。
１１ ｐ型Ｓ1 基板 １２ ｎ型ソース拡散層 １３ ｎ+ 型ドレイン拡散層 １４ ゲート酸化膜 １５ ソース電極 １６ ドレイン電極 １７ ゲート電極 ２８，３８ しきい値電圧制御用ｐ+ 型不純物層 ３１ ｐ型またはｎ型Ｓi 基板 ４１ ｐ型ウェル
Claims (2)
- 【請求項１】 第１導電型の半導体基板の表面領域に形
成された第２導電型のソース拡散層及びドレイン拡散層
と、前記半導体基板の表面に設けられるゲート酸化膜下
のチャネル領域に形成されたしきい値電圧制御用の第１
導電型の高濃度不純物層と、を有するＭＯＳトランジス
タにおいて、 前記高濃度不純物層は前記ドレイン拡散層より離間して
形成されてなることを特徴とするＭＯＳトランジスタ。 - 【請求項２】 半導体基板に形成された第１導電型の不
純物濃度領域と、該不純物濃度領域の表面領域に形成さ
れた第２導電型のソース拡散層及びドレイン拡散層と、
前記不純物濃度領域の表面に設けられるゲート酸化膜下
のチャネル領域に形成されたしきい値電圧制御用の第１
導電型の高濃度不純物層と、を有するＭＯＳトランジス
タにおいて、 前記高濃度不純物層は前記ドレイン拡散層より離間して
形成されてなり、且つ前記不純物濃度領域の不純物濃度
は表面より深い位置にピーク値を有してなることを特徴
とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34353191A JPH05175493A (ja) | 1991-12-25 | 1991-12-25 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34353191A JPH05175493A (ja) | 1991-12-25 | 1991-12-25 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175493A true JPH05175493A (ja) | 1993-07-13 |
Family
ID=18362243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34353191A Withdrawn JPH05175493A (ja) | 1991-12-25 | 1991-12-25 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175493A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US7589389B2 (en) | 2005-08-11 | 2009-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1991
- 1991-12-25 JP JP34353191A patent/JPH05175493A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
| US6355963B1 (en) | 1994-11-16 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer |
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US7589389B2 (en) | 2005-08-11 | 2009-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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| Date | Code | Title | Description |
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