KR890004476B1 - 반도체 광검출기 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 의한 반도체 광검출기의 부분사시도.
제2도는 제1도의 검출용 반도체 광검출기 장치의 개략도.
제3a도는 게이트 연장 부분에 걸어 준 제어신호 VC1의 파형도.
제3b도는 게이트 전극의 전위 파형도.
제3c도는 판독 신호의 파형도.
제3d도는 광검출기 장치의 출력 신호의 파형도.
제4a내지 4e도는 반도체 광검출기 장치의 여러 제조단계들을 보이는 부분사시도.
제5도는 본 발명의 다른 실시예에 의한 반도체 광검출기 소자의 부분사시도.
본 발명은 광검출기에 관한 것으로 특히 고체상 활상 장치의 영상소자들로서 사용되는 반도체 광검출기 장치들에 관한 것이다.
바이폴라 트랜지스터형 장치, 절연게이트 전계효과 트랜지스터(FET)그리고 전하결합장치(CCD)와 같은 각종 장치들은 고체상 활상 장채내에서 반도체 광검출 장치들로서 사용되고 있다. 상술한 모든 장치들은 그내에 P-형(또는 N-형) 실리콘 기판과 N-형(또는 P-형)영역을 갖고 있어 PN 접합을 형성하고 있으며, 그 PN 접합 영역을 광으로 조사해 줌으로써 주변에 유도되는 광전효과를 이용한다. 그러한 광입수 구조는 근본적으로 P-N 접합 광다이오드와 일치한다. 이 경우에, P-N형 실리콘 기판을 접지시키고 기판애에 형성된 N-형 영역을 양전위로 걸어 준 즉, P-N 접합에 역바이어스를 걸어 준 P-N 접합 광다이오드상에 광이 조사될 때 광에너지는 공핍영역에서 전자-정공 쌍들을 발생시키는 한편 P-형 기판에서는 전자들을 발생시키며, 그리고 N-형 영역에서는 정공들을 발생시킨다. 전자-정공 쌍들이 전기 자계에 의해 분리되어 공핍영역 양단으로 캐리어들이 드리프트(drift)될때 외부 회로에 전류 흐름이 유도된다. P-N 광다이오드의 총전류(광전류)는 공핍영역에서 발생된 캐리어들로 인한 드리프트전류와 P-형기판에서 발생되어 PN 접합으로 확산되는 캐리어들로 인한 확산 전류이다.
그리고 PN 접합 광다이오드는 다음과 같은 단점들을 갖고 있다.
(1)광조사에 의해 전기 전하가 발생되어 흐르도록 하기 때문에 미약한 광에 대한 광다이오드의 감도는 낮다.
(2) 다수의 PN 접합 광다이오드들이 고체상 활상 장치내에 밀집되어 배열될 경우 그 광다이오드들 중 어느 하나에 아주 강한 광이 조사되면 광 조사에 의해 발생된 전기 전하의 일부분이 인접한 광다이오드로 흘러 들어가게 되므로 영상 장치의 해상도가 저하된다.
(3) 강한 광에 의해 P-형 기판에서 발생된 전자들은 쉽게 소멸되지 않기 때문에 그러한 전자들은 광의 소등후 얼마동안 계속하여 광전류가 흐르게 된다. 즉, 소위 지연 또는 잔광을 유도한다.
본 발명의 목적은 상술한 단점들을 제거한 반도체 광검출기를 제공하는데 있다.
본 발명의 다른 목적은 고체상 활상 장치용으로 개선된 반도체 광검출기들을 제공하는데 있다.
본 발명의 상술한 목적 및 기타목적들은 제1도전형의 채널영역 제1도전형의 반대인 제2도전형의 게이트 전극과, 그리고 제1도전형의 게이트 연장 부분을 갖는 절연게이트 전계효과 트랜지스터(FET)를 포함하되, 게이트 전극과 게이트 연장 부분은 광을 입수하는 PN 접합을 포함하는 영역과 채널영역 외측에서 PN 접합을 형성하는 그러한 반도체 광검출기 장치를 제공함으로써 달성된다.
게이트전극과 게이트 연장 부분은 단결정 실리콘으로 제조하는 것이 바람직하다.
단결정 실리콘의 게이트 전극와 게이트 연장 부분으로 접합부분들 만을 만들어 주는 것 즉, PN 접합부분을 형성하는 것은 가능하다.
본 발명에 의한 광검출기 장치의 광검출 방법은 다음방식으로 수행된다.
PN 접합에 역 바이어스를 걸어 주고 PN 접합을 포함하는 접합 영역을 광으로 조사하면 PN 접합에 형성된 공핍 영역내에 발생된 전기 전하는 도우프된 단결정 또는 다결정 실리콘의 게이트 전극내에 축적되므로 FET가 "온"상태가 된다. 그러한 조건에서, 판독신호(예, 펄스신호)가 FET의 드레인에 걸릴 때 FET의 소오스 영역으로부터의 출력신호가 검출되므로 출력신호의 전류 밀도가 광도에 비례하는지 여부를 판단할 수 있다. 검출직 후 PN 접합은 순방향으로 바이어스되어 게이트 전극에 축적된 전하가 소멸되어 광검출기는 리세트 된다.
미약한 광이 검출될 경우에는 게이트 전극내의 전기 전하들에 대한 축적 시간을 연장시켜서 충분하 출력신호를 얻는 것이 가능하다. 따라서, 미약한 광에 대한 감도를 개선할 수 있다.
전기 전하 축적 부분과 전하 발생 부분을 포함하는 게이트 전극은 게이트 절연층과 분리 절연층에 의해 반도체 기판으로부터 완전히 절연된다. 그러므로, 본 발명에 의한 광검출기 장치들 중 어느 하나에 발생된 전기 전하는 인접한 소자들에 나쁜 영향을 미치지 않는다. 결과적으로 영상 장치의 해상도는 저하되지 않는다.
또한, 검출 직 후 게이트 전극내의 전기 전하는 게이트 연장부분을 통해 소멸(탈출)될 수 있으므로 지연 또는 잔광이 감소될 수 있다.
이하 첨부된 도면들을 참조하면서 본 발명의 양호한 실시예들을 상세히 설명하면 다음과 같다.
제1도를 참조하면, 본 발명에 의한 반도체 광검출기 장치는 P-형 단결정 실리콘기판 13내에 형성되는 N+-형 드레인영역 11과 N+-형 소오스영역 12를 갖는 절연게이트 FET와 게이트 산화물층 15상의 게이트전극 14로 구성된다. 분리산화물층 16은 드레인영역 11과 소오스영역 12 그리고 그들 사이에 있는 채널영역을 둘러싸도록 형성되어 있어 그들을 다른 FET들과 분리시켜 준다.
게이트전극 14는 도선으로 작용하는 게이트 연장부분 17과 함께 전기적으로 연결된다. 본 발명에 의하며, 게이트전극 14는 P+-형 단결정 실리콘으로 제조되며 또한 게이트 연장부분 17은 N+-형 단결정 실리콘으로 제조되며 이들은 연결되어 분리산화물층 16상에서 PN 접합 J를 형성한다. PN 접합 J를 포함하는 광입수영역 18은 파선으로 나타냈다.
FET는 제1도에는 보이지 않는 전극들로서 드레인영역 11에 연결되는 드레인 전극과 소오스영역 12에 연결되는 소오스 전극을 더 갖고 있다. 또한, 제1도의 광검출기 장치는 영역 18상에 광이 조사되는 창(도시않됨)을 갖는 마스크를 구비하고 있다.
제1도의 광검출기 장치의 검출 동작은 제2도 및 제3a-3d도를 참조하여 아래에 설명한다.
P-형 실리콘기판 13은 접지시키고 드레인영역 11은 판독신호 VC2를 걸어 "온"시킨 FET Q를 통해 예, +5V의 D.C 전원에 연결한다. 소오스영역 12는 부하저항 R에 연결하여 소오스영역 12로부터 출력신호 VOUT를 얻는다. N+-형 단결정실리콘의 게이트 연장부분 17은 광검출기 장치를 세팅 및 리세팅 시키기 위해 예, +5V의 제어신호 VC1를 송출시키는 적당한 장치(도시않됨)에 연결된다.
우선, 제어신호 VC1이(기간 A동안)"0"에 세트되면 그에 의해 PN 접합 J는 순방향 상태가 된다. 그러므로 게이트 전극 14의 전위는 "0"에 세트된다.
그 다음 제어신호 VC1은 양전압으로 변동되어 그것을 일정하게 유지한다. 따라서 PN 접합 J는 역방향 상태가 되므로 게이트전극 14는 부유 상태가 된다. 따라서 게이트전극 14는 게이트-기판 용량과 게이트-N+-형 영역 용량에 의해 결정된 어떤 전위 VGP이다. 이제 광검출소자는 세트 상태가 된다.
그 다음 게이트전극 14와 게이트 연장부분 17의 접합부분들을 포함하는 광입수영역 18은 마스크(도시않됨)의 창을 통해 투과되는 광 스포트로 조사된다.
광자 에너지 hv를 갖는 광은 PN 접합 부분에서 전자-정공 쌍들을 발생시킨다. 전자-정공 쌍들의 전자들은 게이트 연장부분 17내로 흐르며 또한 정공들은 게이트전극 14내로 이동한다. 따라서, 정공들의 양전하는 조사기간 B동안 게이트전극 14내에 축적되므로 게이트전극 14의 전위는 제3b도에 보인 바와 같이 어떤 전위 VGP로 상승된다. 조사 후, 얻어진 전위 VGP는 계속 그대로 유지된다. 게이트 전극 전위의 상승률
는 광도에 의존하기 때문에 VGP의 값은 광량에 비례한다. 결과적으로, 광검출기 소자의 FET는 "온"된다.
그러한 상태하에서, 양전압의 판독신호 VC2가 기간 C(제3c도)동안 다른 FET Q에 걸릴때 FET Q는 "온"되어 양전압(E)은 드레인영역 11에 걸린다. 결과적으로 소오스영역 12로부터 출력신호 VOUT가 제3d도에 보인 바와 같이 얻어진다.
다른 FET Q의 도전률
가 광검출기 장치의 FET의 것 (
)보다 훨씬 클 경우 출력신호는 다음식으로 주어진다.
VOUT≒R(
/2)(VGP-Vth)2
여기서, R은 부하저항, Vth는 FET의 임계전압임. 얻어진 출력의 출력신호 VOUT는 광량에 비례한다.
검출 직후 제어신호 VC1의 전위는 기간 D동안 "0"으로 복귀되므로 그에 의해 게이트전극 14내에 축적된 전하는 게이트 연장부분 17을 통해 소멸된다. 따라서, 광검출 장치는 초기 상태로 리세트 된다.
제1도의 광검출 장치는 다음식으로 제조된다.
제4a도에 보인 바와 같이 P-형 단결정 실리콘 기판 13상에는 분리산화물층 16과 게이트산화물층 15(예, 약30nm의 두께를 가짐)가 종래의 방법, 예를들면, 열산화 방법에 의해 형성된다. 다결정실리콘층 PS(예, 약 50nm두께를 가짐)는 화학 증기증착(CVD)법에 의해 산화물층들 15와 16위에 형성된다.
그 다음, 제4b도에 보인 바와 같이 주사 레이저 빔 L이 다결정실리콘층 PS상에 조사되어 그층 PS를 용율재결정화하여 다결정 실리콘층 SS로 완전히 변결시킨다. 이를위해 약 10W의 출력과 약 50㎛직경의 빕스포트를 갖는 아르곤 레이저를 사용하는 것이 가능하다.
제4c도에 보인 바와 같이 단결정실리콘층 SS는 이온주입 방법에 의해 붕소(B)로 도우프된 다음 예를들어 약 1000℃의 온도로 예를들어 30분 동안 어니일(anneal)된다.
따라서, 약 5×1018cm-3의 캐리어 농도를 갖는 P+-형 단결정 실리콘층 SS가 얻어 진다. 이온주입 처리 조건들은 가속 에너지가 예를들어 60KeV이고 주입량이 약 2.5×1014cm-2이다.
그 다음, 제4도에 보인 바와 같이 저항패턴 320은 종래의 방법에 의해 P+-형 실리콘층 SS상에 형성된다.
마스크로서 저항패턴 20을 사용하여 P+-형 실리콘층 SS는 적당한 식각 방법 예를들어 반응 이온 식각(RIE)방법에 의해 선택적으로 식각되어 게이트 전극과 게이트 연장부분에 형성된다. 나타난 저항패턴 20을 놔 둔체 비소 이온들(As+)을 이온주입 방법에 의해 P-형 실리콘 기판 13내에 주입하여 N+-형 드레인영역 11과 N+-형 소오스영역 12를 형성한다. 이온주입 처리 조건들은 예를들어 가속에너지가 100KeV이고, 주입량은 약 5×1015cm-2이다. 그다음 저항 패턴 20을 제거한다.
제4e도에 보인 바와 같이, 다른 저항패턴 21은 적어도 게이트연장부분 17을 제외하고 노출된 표면상에 형성된다. 마스크로서 저항패턴 21을 사용하면 인 이온들(p+)를 P+-형 실리콘의 게이트 연장부분 17에 주입하여 그 부분을 N+-형 도전형으로 변환시킨다. 이온주입 처리 조건들을 예를들어 가속에너지가 80KeV이고 주입량은 약 5×1015cm-2이다. 그 다음 저항패턴 21을 제거한다. 그후 예를들어 약 1000℃의 온도에서 예를들어 30분 동안 어니일 처리를 행한다.
따라서, FET를 포함하는 광검출 장치가 제1도에 보인 바와 같이 얻어진다. P+-형 단결정층은 엑셉터(acceptor)불순물 농도 보다 더 큰 농도를 갖는 도너(donor)불순물로 도오프되기 때문에 PN 접합은 P+-형 실리콘의 게이트전극 14와 N+-형 실리콘의 게이트 연장부분 17사이에 형성된다.
그 다음, 드레인 전극, 소오스 전극, 절연(패시베이션)층, 금속도선들과 광입수 영역에 해당하는 창을 갖는 마스크(광스크린)를 적당한 종래 방법을 이용하여 형성하여 결국 광검출기 소자가 완성된다.
레이저빔의 주사를 제어하여 다결정실리콘층을 국부적으로 단결정화 하는 것이 가능하다. 이 경우에 적어도 광입수영역 18에 해당하는 다결정 실리콘층의 일부분만을 레이저빔으로 조사한다. PN 접합은 형성된 단결정 실리콘 부분내에 형성된다. 게이트전극 14의 더 큰 부분은 P+-형 다결정 실리콘이다.
또한, 단결정 실리콘층 SS의 일부분내에 저 불순물 농도의 억셉터를 도우핑하여 P+-형 게이트 전극과 N+-형 게이트 연장 부분 사이에 P-형 영역을 형성하는 것 역시 가능하다. 예를들어 P-형 영역을 위한 이온주입 처리는 P+-형 게이트 전극을 위한 것 보다 더 낮은 주입량 1 내지 5×1013m-2으로 수행된다.
제5도를 참조하면, 본 발명의 제2실시예에 의한 다른 광검출기 장치가 도시되어 있다. 광검출기 장치는 판독신호 VC2에 대한 다른 게이트전극 19뿐만 아니라, 제1도에 기술된 구조를 갖고 있다. 제1 및 5도에서 공통으로 사용된 참조 번호들과 기호들은 동일부분들을 나타낸다. 이 경우에, FET는 이중 게이트형 FET로서 그의 추가 게이트전극 19는 판독신호 VC2를 보내는 적당한 장치에 연결된다. 제5도의 구조는 고체상 활상 장치용으로 적합한 광검출기 장치들을 고집적화 하는데 기여 한다.
본 발명에 의한 광검출기 장치내에 광에 의해 발생된 전기 전하들이 축적된 다음 축적된 전하들의 신호는 검출용 FET에 의해 증폭된다. 그러므로 미약한 광에 대한 감도가 증가될 수 있다. 게이트전극의 부유(기생)용량은 아주 적은 값으로 줄일 수 있으므로 고감도가 유지될 수 있다. 또한, 광입수 영역이 절연층 상에 형성된 단결정 실리콘 부분상에 한정되므로 결국 그 영역은 다른 광검출기 장치들의 다른 광입수 영역으로부터 완전히 절연될 수 있다. 전기 전하들을 축적하는 게이트 전극의 전위는 검출 직 후 "0"으로 리세트 되므로 결국 지연(잔광)이 방지될 수 있다. 그러므로, 본 발명의 광검출기 장치를 고체상 활상 장치용으로 사용하면 영상 처리의 정확성과 신뢰성이 향상될 수 있다.
본 발명은 상술한 실시예들에만 국한되지 않고 본 발명의 범위에서 이탈되지 않는 범위내에서 많은 변형이 가능함을 통상의 지식을 가진자는 명백히 이해할 것이다. 예를들어, 상술한 광검출기 장치의 모든 부분들과 영역들의 도전형들과 걸어 주는 모든 전압의 극성들을 역으로 해줄 수도 있다. 또한, 게이트 전극과 접하는 도우프된 단결정 실리콘 부분과 다른 장치에 연결되는 금속 또는 실리사이드 부분으로된 게이트 연장 부분을 형성하는 것도 역시 가능하다.
Claims (12)
- 제1도전형의 채널영역, 상기 제1도전형과 반대인 제2도전형의 게이트 전극(14), 그리고 상기 제1도전형의 게이트 연장부분(17)을 갖는 절연 게이트 전계효과 트랜지스터(FET)를 포함하되, 상기 게이트 전극과 상기 게이트 연장 부분을 상기 트랜지스터의 채널영역 외측(16)에 PN 접합(18)을 형성하며 또한, 광을 입수하는 PN 접합을 포함하는 영역(J)을 형성하는 것이 특징인 반도체 광검출기 장치.
- 제1항에서, 상기 트랜지스터의 채널영역, 소오스영역(12) 및 드레인 영역(11)을 둘러싸는 분리산화물층(16)을 포함하되, 상기 PN 접합(18)은 상기 분리산화물층(16)상에 위치되는 것이 특징인 반도체 광검출기 장치.
- 제1항에서, 상기 게이트 전극(14) 및 게이트 연장 부분(17)은 단결정 실리콘으로 제조되는 것이 특징인 반도체 광검출기 장치.
- 제1항에서, 상기 트랜지스터(FET)는 상기 게이트 전극(14)과 단결정 실리콘 기판(13)사이에 게이트 산화물층(15)을 갖는 것이 특징인 반도체 광검출기 장치.
- 제1항에서, 상기 트랜지스터는 소오스 영역과 연결되는 소오스 전극과 드레인 영역과 연결되는 드레인 전극을 갖는 것이 특징인 반도체 광검출기 장치.
- 제1항에서, 상기 트랜지스터는 제2게이트 전극(19)을 더 갖고 있어 이중 게이트형 전계효과 트랜지스터를 형성하는 것 특징인 반도체 광검출기 장치.
- 제1도전형의 채널 영역, 상기 제1도전형과 반대인 제2도전형을 갖는 도우프된 실리콘의 게이트 전극(14), 그리고 상기 제1도전형을 갖는 다른 도우프된 실리콘의 게이트 연장 부분(17)을 갖는 절연된 게이트 전계효과 트랜지스터를 포함하되, 상기 게이트 전극과 상기 게이트 연장 부분의 적어도 접합부분들(18)은 단결정으로 되어 있어 상기 트랜지스터의 채널 영역 외측(16)에서 PN 접합(18)을 형성하는 한편, 광을 입수하는 PN 접합을 포함하는 영역(J)을 형성하는 것이 특징인 반도체 광검출기 장치.
- 제7항에서, 상기 트랜지스터의 채널영역 소오스영역(12) 및 드레인 영역(11)을 둘러싸는 분리산화물층(16)을 포함하되, 상기 PN 접합(18)은 상기 분리 산화물 층 (16)상에 위치되는 것이 특징인 반도체 광검출기 장치.
- 제7항에서, 상기 단결정 실리콘 부분들을 제외하고 상기 게이트 전극과 상기 게이트 연장 부분은 다결정 실리콘인 것이 특징인 반도체 광검출기 장치.
- 제7항에서, 상기 트랜지스터는 상기 게이트 전극과 단결정 실리콘 기판 사이에 게이트 산화물 층을 갖는 것이 특징인 반도체 광검출기 장치.
- 제7항에서, 상기 트랜지스터는 소오스 영역과 연결되는 소오스 전극과 드레인 영역과 연결되는 드레인 전극을 갖는 것이 특징인 반도체 광검출기 장치.
- 제7항에서, 상기 트랜지스터는 제2게이트 전극(19)을 더 갖고 있어 이중 게이트형 전계효과 트랜지스터를 형성하는 것이 특징인 반도체 광검출기 장치.
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