JPH09321276A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH09321276A JPH09321276A JP13311896A JP13311896A JPH09321276A JP H09321276 A JPH09321276 A JP H09321276A JP 13311896 A JP13311896 A JP 13311896A JP 13311896 A JP13311896 A JP 13311896A JP H09321276 A JPH09321276 A JP H09321276A
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Abstract
(57)【要約】
【課題】 絶縁ゲート型電界効果トランジスタに関し、
任意のＶthを有し、且つ、高実効移動度の埋込チャネル
型ＩＧＦＥＴを提供する。 【解決手段】 埋込チャネル型の絶縁ゲート型電界効果
トランジスタの埋込層となるドーピング層４の不純物濃
度及び深さを調整することによって、ゲート電極８に電
源電圧を印加し、且つ、ドレイン領域３にチャネル部６
に微小電界が生じる電圧を印加した状態における、チャ
ネル部６の単位表面積当たりの空乏層電荷に対する同じ
バイアス状態におけるチャネル部６の可動キャリアの単
位表面積当たりの電荷の比を、ゲート電極８に電圧を印
加しない場合の比より大きくする。
任意のＶthを有し、且つ、高実効移動度の埋込チャネル
型ＩＧＦＥＴを提供する。 【解決手段】 埋込チャネル型の絶縁ゲート型電界効果
トランジスタの埋込層となるドーピング層４の不純物濃
度及び深さを調整することによって、ゲート電極８に電
源電圧を印加し、且つ、ドレイン領域３にチャネル部６
に微小電界が生じる電圧を印加した状態における、チャ
ネル部６の単位表面積当たりの空乏層電荷に対する同じ
バイアス状態におけるチャネル部６の可動キャリアの単
位表面積当たりの電荷の比を、ゲート電極８に電圧を印
加しない場合の比より大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型電界効
果トランジスタ（ＩＧＦＥＴ）に関するものであり、特
に、しきい値電圧（Ｖth）を任意に制御できるようにし
た埋込チャネル型の絶縁ゲート型電界効果トランジスタ
に関するものである。
果トランジスタ（ＩＧＦＥＴ）に関するものであり、特
に、しきい値電圧（Ｖth）を任意に制御できるようにし
た埋込チャネル型の絶縁ゲート型電界効果トランジスタ
に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴを中心とする絶縁ゲ
ート型電界効果トランジスタは、各種用途に使用されて
おり、特に、消費電力を低減するために、ｎチャネル型
ＩＧＦＥＴとｐチャネル型ＩＧＦＥＴとによって構成し
た相補型半導体装置が広く使用されている。
ート型電界効果トランジスタは、各種用途に使用されて
おり、特に、消費電力を低減するために、ｎチャネル型
ＩＧＦＥＴとｐチャネル型ＩＧＦＥＴとによって構成し
た相補型半導体装置が広く使用されている。
【０００３】この様な相補型半導体装置においては、製
造工程を簡素化するために、ゲート電極としてｐチャネ
ル型ＩＧＦＥＴに対してもｎ+ 型多結晶シリコンを用い
ることが行われており、ゲート電極材料としてｎ+ 型多
結晶シリコンを用いた場合には、ｐチャネル型ＩＧＦＥ
Ｔを埋込チャネル型ＩＧＦＥＴ、即ち、チャネル部にソ
ース・ドレイン領域と同導電型のドーピング層を設けた
ＩＧＦＥＴにする必要があり、その結果として、表面チ
ャネル型ＩＧＦＥＴより高い移動度が得られている。
造工程を簡素化するために、ゲート電極としてｐチャネ
ル型ＩＧＦＥＴに対してもｎ+ 型多結晶シリコンを用い
ることが行われており、ゲート電極材料としてｎ+ 型多
結晶シリコンを用いた場合には、ｐチャネル型ＩＧＦＥ
Ｔを埋込チャネル型ＩＧＦＥＴ、即ち、チャネル部にソ
ース・ドレイン領域と同導電型のドーピング層を設けた
ＩＧＦＥＴにする必要があり、その結果として、表面チ
ャネル型ＩＧＦＥＴより高い移動度が得られている。
【０００４】この様なｎ+ 型多結晶シリコンゲート電極
を用いたｐチャネル型の埋込チャネル型ＩＧＦＥＴにお
いては、ｎ型シリコン基板の不純物濃度及びｐ型ドーピ
ング層のドーズ量を経験的に調整してＶthを調整してい
た。
を用いたｐチャネル型の埋込チャネル型ＩＧＦＥＴにお
いては、ｎ型シリコン基板の不純物濃度及びｐ型ドーピ
ング層のドーズ量を経験的に調整してＶthを調整してい
た。
【０００５】図４（ａ）参照 図４（ａ）は、ｐチャネル型の埋込チャネル型ＩＧＦＥ
Ｔの概略的構成の断面図であり、ゲート電極がｎ+ 型多
結晶シリコンゲート電極２３で構成されると共に、ｐ型
ソース領域２４及びｐ型ドレイン領域２５との間のチャ
ネル領域表面にはイオン注入より深さＸi のｐ型ドーピ
ング層２６を形成していた。
Ｔの概略的構成の断面図であり、ゲート電極がｎ+ 型多
結晶シリコンゲート電極２３で構成されると共に、ｐ型
ソース領域２４及びｐ型ドレイン領域２５との間のチャ
ネル領域表面にはイオン注入より深さＸi のｐ型ドーピ
ング層２６を形成していた。
【０００６】しかし、近年のデバイスの微細化に伴っ
て、電源電圧も低下し、電源電圧の低下に伴って電流値
も低下していくので、所望の値のＶthに対して電流値の
増加が要求されているが、従来の基板不純物濃度及びド
ーズ量では十分大きな実効移動度を得ることができなか
った。
て、電源電圧も低下し、電源電圧の低下に伴って電流値
も低下していくので、所望の値のＶthに対して電流値の
増加が要求されているが、従来の基板不純物濃度及びド
ーズ量では十分大きな実効移動度を得ることができなか
った。
【０００７】一般に、ＩＧＦＥＴにおけるキャリアの実
効移動度と、実効電界との間には、良く知られているよ
うに、ゲート長やゲート絶縁膜厚等に依存しない１：１
に対応するユニバーサルな関係があり、したがって、実
効電界が小さい程、実効移動度が大きくなり、実効電界
を小さくすることができれば、大きな実効移動度を有す
るＩＧＦＥＴを実現することができる。
効移動度と、実効電界との間には、良く知られているよ
うに、ゲート長やゲート絶縁膜厚等に依存しない１：１
に対応するユニバーサルな関係があり、したがって、実
効電界が小さい程、実効移動度が大きくなり、実効電界
を小さくすることができれば、大きな実効移動度を有す
るＩＧＦＥＴを実現することができる。
【０００８】この場合、実効電界Ｅeff は、単位表面積
当たりの空乏層電荷をＱd とし、単位表面積当たりの表
面電荷をＱi とし、ηを定数とした場合、 Ｅeff ＝（１／εSi）×（Ｑd ＋ηＱi ） ・・・（１）式 で表される。
当たりの空乏層電荷をＱd とし、単位表面積当たりの表
面電荷をＱi とし、ηを定数とした場合、 Ｅeff ＝（１／εSi）×（Ｑd ＋ηＱi ） ・・・（１）式 で表される。
【０００９】なお、ηの値としては、実験的に求められ
たものであり、ｎチャネル型ＩＧＦＥＴに対してはη＝
１／２、ｐチャネル型ＩＧＦＥＴに対しては１／３とす
るのが適当である。
たものであり、ｎチャネル型ＩＧＦＥＴに対してはη＝
１／２、ｐチャネル型ＩＧＦＥＴに対しては１／３とす
るのが適当である。
【００１０】図４（ｂ）参照 また、埋込チャネル型ＩＧＦＥＴにおける単位表面積当
たりの空乏層電荷Ｑdは、基板側の空乏層電荷とドーピ
ング層側空乏層電荷の差引きで表され、各不純物濃度を
図４（ｂ）に示すように矩形近似で表した場合、ＮB を
ｎ型シリコン基板２１の不純物濃度、Ｎs をｐ型ドーピ
ング層２６の不純物濃度、Ｘd を空乏層２７の幅、及
び、Ｘi をｐ型ドーピング層２６の深さとすると、 Ｑd ＝ｑＮB （Ｘd −Ｘi ）−ｑＮs ×Ｘi ・・・（２）式 で表される。
たりの空乏層電荷Ｑdは、基板側の空乏層電荷とドーピ
ング層側空乏層電荷の差引きで表され、各不純物濃度を
図４（ｂ）に示すように矩形近似で表した場合、ＮB を
ｎ型シリコン基板２１の不純物濃度、Ｎs をｐ型ドーピ
ング層２６の不純物濃度、Ｘd を空乏層２７の幅、及
び、Ｘi をｐ型ドーピング層２６の深さとすると、 Ｑd ＝ｑＮB （Ｘd −Ｘi ）−ｑＮs ×Ｘi ・・・（２）式 で表される。
【００１１】即ち、Ｑd は空乏層２７における、ｎ型シ
リコン基板２１のｎ型不純物に起因するドナー濃度、及
び、ｐ型ドーピング層２６のｐ型不純物に起因するアク
セプタ濃度によって規定され、一方、ゲート電圧によっ
てｎ型シリコン基板２１の表面に誘起された単位表面積
当たりの正孔濃度であるＱi は、ゲート酸化膜２２の容
量、ゲート電圧Ｖg 、及び、しきい電圧Ｖth等に依存す
ることになる。
リコン基板２１のｎ型不純物に起因するドナー濃度、及
び、ｐ型ドーピング層２６のｐ型不純物に起因するアク
セプタ濃度によって規定され、一方、ゲート電圧によっ
てｎ型シリコン基板２１の表面に誘起された単位表面積
当たりの正孔濃度であるＱi は、ゲート酸化膜２２の容
量、ゲート電圧Ｖg 、及び、しきい電圧Ｖth等に依存す
ることになる。
【００１２】したがって、上記（１）式、及び、（２）
式より、Ｑd が０に近い条件を実現するＮB 、Ｎs 、Ｘ
d 、及び、Ｘi を見出すことによって実効電界を極小に
することができ、それに伴ってユニバーサルな関係によ
って実効移動度が極大になり、大きな電流値を得ること
が可能になる。
式より、Ｑd が０に近い条件を実現するＮB 、Ｎs 、Ｘ
d 、及び、Ｘi を見出すことによって実効電界を極小に
することができ、それに伴ってユニバーサルな関係によ
って実効移動度が極大になり、大きな電流値を得ること
が可能になる。
【００１３】
【発明が解決しようとする課題】しかし、従来の埋込チ
ャネル型ＩＧＦＥＴにおいては、ゲート電極材料として
ｎ+ 型多結晶シリコンを用いるかぎり、基板の不純物濃
度、及び、埋込層となるドーピング層のドーピング条件
をどの様にしても、Ｑd が十分小さい条件では、Ｖthは
略一定の値に収斂し、Ｖthを任意に設定できないという
問題がある。
ャネル型ＩＧＦＥＴにおいては、ゲート電極材料として
ｎ+ 型多結晶シリコンを用いるかぎり、基板の不純物濃
度、及び、埋込層となるドーピング層のドーピング条件
をどの様にしても、Ｑd が十分小さい条件では、Ｖthは
略一定の値に収斂し、Ｖthを任意に設定できないという
問題がある。
【００１４】図５参照 図５は、この様なｐチャネル型の埋込チャネル型ＩＧＦ
ＥＴについて、基板の不純物濃度、及び、ドーピング層
の不純物濃度に関して、計算を簡単にするために矩形近
似を用いて、各種の基板の不純物濃度（ＮB ）、ドーピ
ング層の不純物濃度（Ｎs ）、及び、ドーピング層の深
さ（Ｘi ）の組合せについて、最大空乏層幅Ｘdm、即
ち、ＩＧＦＥＴがオンの時の空乏層幅における単位表面
積当たりの空乏層電荷Ｑd とＶthとの関係をデバイスシ
ミュレーションによって求めた結果を示すものである。
ＥＴについて、基板の不純物濃度、及び、ドーピング層
の不純物濃度に関して、計算を簡単にするために矩形近
似を用いて、各種の基板の不純物濃度（ＮB ）、ドーピ
ング層の不純物濃度（Ｎs ）、及び、ドーピング層の深
さ（Ｘi ）の組合せについて、最大空乏層幅Ｘdm、即
ち、ＩＧＦＥＴがオンの時の空乏層幅における単位表面
積当たりの空乏層電荷Ｑd とＶthとの関係をデバイスシ
ミュレーションによって求めた結果を示すものである。
【００１５】図から明らかな様に、各種の基板の不純物
濃度（ＮB ）、ドーピング層の不純物濃度（Ｎs ）、及
び、ドーピング層の深さ（Ｘi ）をいろいろ変化させて
も、Ｑd とＶthとの関係は、略一つの直線に乗ることに
なる。
濃度（ＮB ）、ドーピング層の不純物濃度（Ｎs ）、及
び、ドーピング層の深さ（Ｘi ）をいろいろ変化させて
も、Ｑd とＶthとの関係は、略一つの直線に乗ることに
なる。
【００１６】そして、Ｑd が十分小さい条件では、Ｖth
は略一定の値、図においては、−０．９Ｖに収斂し、実
効電界を小さくして実効移動度を高めようとする場合、
Ｖthを任意の値に設定することができなかった。
は略一定の値、図においては、−０．９Ｖに収斂し、実
効電界を小さくして実効移動度を高めようとする場合、
Ｖthを任意の値に設定することができなかった。
【００１７】したがって、本発明は、任意のＶthを有
し、且つ、高実効移動度の埋込チャネル型ＩＧＦＥＴを
提供することを目的とする。
し、且つ、高実効移動度の埋込チャネル型ＩＧＦＥＴを
提供することを目的とする。
【００１８】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、一導電型の半導体基板１に設けた反対
導電型のソース領域２とドレイン領域３と、ソース領域
２とドレイン領域３との間のチャネル部６上にゲート絶
縁膜７を介して設けた金属または金属化合物のいずれか
からなるゲート電極８と、チャネル部６表面に設けた反
対導電型のドーピング層４とを有する埋込チャネル型の
絶縁ゲート型電界効果トランジスタにおいて、ドーピン
グ層４の不純物濃度及び深さを調整することによって、
ゲート電極８に電源電圧を印加し、且つ、ドレイン領域
３にチャネル部６に微小電界が生じる程度の電圧を印加
した状態における、チャネル部６の単位表面積当たりの
空乏層電荷に対する同じバイアス状態におけるチャネル
部６の可動キャリアの単位面積当たりの電荷の第１の比
を、ゲート電極８に電圧を印加せず、且つ、ドレイン領
域３にチャネル部６に微小電界が生じる程度の電圧を印
加した状態におけるチャネル部６の単位面積当たりの空
乏層電荷に対する同じバイアス状態におけるチャネル部
６の可動キャリアの単位面積当たりの電荷の第２の比よ
りも大きくすることを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、一導電型の半導体基板１に設けた反対
導電型のソース領域２とドレイン領域３と、ソース領域
２とドレイン領域３との間のチャネル部６上にゲート絶
縁膜７を介して設けた金属または金属化合物のいずれか
からなるゲート電極８と、チャネル部６表面に設けた反
対導電型のドーピング層４とを有する埋込チャネル型の
絶縁ゲート型電界効果トランジスタにおいて、ドーピン
グ層４の不純物濃度及び深さを調整することによって、
ゲート電極８に電源電圧を印加し、且つ、ドレイン領域
３にチャネル部６に微小電界が生じる程度の電圧を印加
した状態における、チャネル部６の単位表面積当たりの
空乏層電荷に対する同じバイアス状態におけるチャネル
部６の可動キャリアの単位面積当たりの電荷の第１の比
を、ゲート電極８に電圧を印加せず、且つ、ドレイン領
域３にチャネル部６に微小電界が生じる程度の電圧を印
加した状態におけるチャネル部６の単位面積当たりの空
乏層電荷に対する同じバイアス状態におけるチャネル部
６の可動キャリアの単位面積当たりの電荷の第２の比よ
りも大きくすることを特徴とする。
【００１９】この様に、埋込チャネル型ＩＧＦＥＴにお
いて、ゲート電極８に電源電圧Ｖgを印加し、且つ、ド
レイン領域３にチャネル部６に微小電界が生じる程度の
十分小さな電圧Ｖd を印加した状態における、チャネル
部６の単位表面積当たりの空乏層電荷、即ち、空乏層５
内におけるアクセプタ及びドナーに起因する電荷に対す
る、同じバイアス状態におけるチャネル部６の可動キャ
リアの単位面積当たりの電荷の第１の比を、ゲート電極
８に電圧を印加せず、且つ、ドレイン領域３にチャネル
部６に微小電界が生じる程度の電圧を印加した状態にお
けるチャネル部６の単位面積当たりの空乏層電荷に対す
る同じバイアス状態におけるチャネル部６の可動キャリ
アの単位面積当たりの電荷の第２の比よりも大きくする
ことによって、実効電界を小さくし、それによって実効
移動度を大きくすることができ、、且つ、ゲート電極８
の材料を選択することによって、任意のしきい電圧Ｖth
に設定することができる。
いて、ゲート電極８に電源電圧Ｖgを印加し、且つ、ド
レイン領域３にチャネル部６に微小電界が生じる程度の
十分小さな電圧Ｖd を印加した状態における、チャネル
部６の単位表面積当たりの空乏層電荷、即ち、空乏層５
内におけるアクセプタ及びドナーに起因する電荷に対す
る、同じバイアス状態におけるチャネル部６の可動キャ
リアの単位面積当たりの電荷の第１の比を、ゲート電極
８に電圧を印加せず、且つ、ドレイン領域３にチャネル
部６に微小電界が生じる程度の電圧を印加した状態にお
けるチャネル部６の単位面積当たりの空乏層電荷に対す
る同じバイアス状態におけるチャネル部６の可動キャリ
アの単位面積当たりの電荷の第２の比よりも大きくする
ことによって、実効電界を小さくし、それによって実効
移動度を大きくすることができ、、且つ、ゲート電極８
の材料を選択することによって、任意のしきい電圧Ｖth
に設定することができる。
【００２０】（２）また、本発明は、上記（１）におい
て、チャネル部６に微小電界が生ずる程度の電圧が、絶
対値で０．２Ｖ以下であり、第１の比は５以上、およ
び、第２の比は５以下であることを特徴とする。
て、チャネル部６に微小電界が生ずる程度の電圧が、絶
対値で０．２Ｖ以下であり、第１の比は５以上、およ
び、第２の比は５以下であることを特徴とする。
【００２１】この様に、チャネル部６に微小電界が生ず
る程度の電圧を、絶対値で０．２Ｖ以下、より好適には
０．１Ｖ以下にし、また、第１の比を５以上、望ましく
は１０以上、さらに望ましくは２０以上にし、且つ、第
２の比を５以下にすることによって、実効移動度を大き
くすることができる。
る程度の電圧を、絶対値で０．２Ｖ以下、より好適には
０．１Ｖ以下にし、また、第１の比を５以上、望ましく
は１０以上、さらに望ましくは２０以上にし、且つ、第
２の比を５以下にすることによって、実効移動度を大き
くすることができる。
【００２２】（３）また、本発明は、上記（１）または
（２）において、ゲート電極８が、モリブデン、タング
ステン、および、タングステンシリサイドのいずれかか
らなることを特徴とする。
（２）において、ゲート電極８が、モリブデン、タング
ステン、および、タングステンシリサイドのいずれかか
らなることを特徴とする。
【００２３】この様に、ゲート電極８として、Ｍｏ、
Ｗ、或いは、ＷＳｉ2 からなる耐熱性の材料を用いるこ
とによって、従来と同様に自己整合技術をそのまま用い
て任意のしきい電圧に設定することができ、特に、製造
工程の容易性及び耐湿性等の観点からはＷＳｉ2 （タン
グステンシリサイド）が望ましいものである。
Ｗ、或いは、ＷＳｉ2 からなる耐熱性の材料を用いるこ
とによって、従来と同様に自己整合技術をそのまま用い
て任意のしきい電圧に設定することができ、特に、製造
工程の容易性及び耐湿性等の観点からはＷＳｉ2 （タン
グステンシリサイド）が望ましいものである。
【００２４】
【発明の実施の形態】まず、図２を参照して、本発明の
第１の実施の形態を説明する。 図２（ａ）参照 図２（ａ）は、デバイスシミュレーションに用いたｐチ
ャネル型の埋込チャネル型ＩＧＦＥＴの概略的構成の断
面図であり、ｎ型シリコン基板１１に設けたｐ型ソース
領域１４とｐ型ドレイン領域１５との間のチャネル領域
の表面にｐ型ドーピング層１６を埋込チャネル層として
設ける。
第１の実施の形態を説明する。 図２（ａ）参照 図２（ａ）は、デバイスシミュレーションに用いたｐチ
ャネル型の埋込チャネル型ＩＧＦＥＴの概略的構成の断
面図であり、ｎ型シリコン基板１１に設けたｐ型ソース
領域１４とｐ型ドレイン領域１５との間のチャネル領域
の表面にｐ型ドーピング層１６を埋込チャネル層として
設ける。
【００２５】なお、実効電界と実効移動度との間には、
上述の様にゲート長Ｌやゲート絶縁膜の厚さに依存せ
ず、１：１に対応するユニバーサルな関係があるため、
ゲート酸化膜１２の厚さは任意であるが、ゲート長Ｌに
ついては、しきい電圧（Ｖth）の短チャネル効果の影響
を除外するために、Ｌ＝５μｍとしており、得られた結
果に対して短チャネル効果を考慮することによって、実
際のＶthを推定することができる。
上述の様にゲート長Ｌやゲート絶縁膜の厚さに依存せ
ず、１：１に対応するユニバーサルな関係があるため、
ゲート酸化膜１２の厚さは任意であるが、ゲート長Ｌに
ついては、しきい電圧（Ｖth）の短チャネル効果の影響
を除外するために、Ｌ＝５μｍとしており、得られた結
果に対して短チャネル効果を考慮することによって、実
際のＶthを推定することができる。
【００２６】図２（ｂ）参照 図２（ｂ）は、試行錯誤的にチャネル領域の空乏層電荷
が十分小さくなるように、ｐ型ドーピング層１６の不純
物プロファイルを設定した一例であり、１０17ｃｍ-3の
不純物濃度のｎ型シリコン基板１１に対して、表面濃度
が１０18ｃｍ-3で、表面から約０．０３μｍの深さＸi
で不純物濃度が最低になるプロファイルとしている。
が十分小さくなるように、ｐ型ドーピング層１６の不純
物プロファイルを設定した一例であり、１０17ｃｍ-3の
不純物濃度のｎ型シリコン基板１１に対して、表面濃度
が１０18ｃｍ-3で、表面から約０．０３μｍの深さＸi
で不純物濃度が最低になるプロファイルとしている。
【００２７】この様な、埋込チャネル型ＩＧＦＥＴにお
いて、ゲート電極１３として仕事関数が４．５３ｅＶの
モリブデン（Ｍｏ）を用いた場合、ゲート電圧Ｖg とし
て−５．０Ｖ印加し、ドレイン電圧Ｖd として−０．１
Ｖ印加した時、チャネル領域における単位表面積当たり
の空乏層電荷Ｑd と、チャネル領域の単位表面積当たり
の表面電荷Ｑｉを計算すると、 Ｑd ＝９．８０×１０-8Ｃ／ｃｍ2 Ｑi ＝１．６３×１０-6Ｃ／ｃｍ2 となり、 Ｑd ／Ｑi ＝９．８０×１０-8／１．６３×１０-6 ≒６．０１×１０-2＜１／１０ となり、Ｑd が十分小さいので、実効移動度を十分大き
くすることができる。
いて、ゲート電極１３として仕事関数が４．５３ｅＶの
モリブデン（Ｍｏ）を用いた場合、ゲート電圧Ｖg とし
て−５．０Ｖ印加し、ドレイン電圧Ｖd として−０．１
Ｖ印加した時、チャネル領域における単位表面積当たり
の空乏層電荷Ｑd と、チャネル領域の単位表面積当たり
の表面電荷Ｑｉを計算すると、 Ｑd ＝９．８０×１０-8Ｃ／ｃｍ2 Ｑi ＝１．６３×１０-6Ｃ／ｃｍ2 となり、 Ｑd ／Ｑi ＝９．８０×１０-8／１．６３×１０-6 ≒６．０１×１０-2＜１／１０ となり、Ｑd が十分小さいので、実効移動度を十分大き
くすることができる。
【００２８】この場合のしきい電圧は、Ｖth＝−０．２
Ｖとなり、ｎ+ 型多結晶シリコンを用いた場合の−０．
９Ｖと異なったＶthが得られる。なお、デバイスシミュ
レーションにおける実際の計算は、複雑を極めるので、
得られた結果のみを示す。
Ｖとなり、ｎ+ 型多結晶シリコンを用いた場合の−０．
９Ｖと異なったＶthが得られる。なお、デバイスシミュ
レーションにおける実際の計算は、複雑を極めるので、
得られた結果のみを示す。
【００２９】次に、図３（ａ）を参照して、不純物プロ
ファイル及びゲート電極材料を変えた第２の実施の形態
を説明する。 図３（ａ）参照 この場合には、不純物濃度が１０16ｃｍ-3のｎ型シリコ
ン基板１１に対して、表面濃度が１０17ｃｍ-3で、表面
から約０．０１μｍの深さにおいて約５×１０ 17ｃｍ-3
の極大値をとり、約０．０２５μｍの深さＸi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が４．８０ｅＶのタングステンシリサイド（Ｗ
Ｓｉ2 ）を用いる。
ファイル及びゲート電極材料を変えた第２の実施の形態
を説明する。 図３（ａ）参照 この場合には、不純物濃度が１０16ｃｍ-3のｎ型シリコ
ン基板１１に対して、表面濃度が１０17ｃｍ-3で、表面
から約０．０１μｍの深さにおいて約５×１０ 17ｃｍ-3
の極大値をとり、約０．０２５μｍの深さＸi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が４．８０ｅＶのタングステンシリサイド（Ｗ
Ｓｉ2 ）を用いる。
【００３０】そして、ゲート電圧Ｖg として−５．０Ｖ
印加し、ドレイン電圧Ｖd として−０．１Ｖ印加した時
の、チャネル領域における単位表面積当たりの空乏層電
荷Ｑ d と、チャネル領域の単位表面積当たりの表面電荷
Ｑｉを計算すると、 Ｑd ＝３．９０×１０-8Ｃ／ｃｍ2 Ｑi ＝７．６３×１０-7Ｃ／ｃｍ2 となり、 Ｑd ／Ｑi ＝３．９０×１０-8／７．６３×１０-7 ≒５．１１×１０-2＜１／１０ となり、Ｑd が十分小さいので、実効移動度を十分大き
くすることができる。
印加し、ドレイン電圧Ｖd として−０．１Ｖ印加した時
の、チャネル領域における単位表面積当たりの空乏層電
荷Ｑ d と、チャネル領域の単位表面積当たりの表面電荷
Ｑｉを計算すると、 Ｑd ＝３．９０×１０-8Ｃ／ｃｍ2 Ｑi ＝７．６３×１０-7Ｃ／ｃｍ2 となり、 Ｑd ／Ｑi ＝３．９０×１０-8／７．６３×１０-7 ≒５．１１×１０-2＜１／１０ となり、Ｑd が十分小さいので、実効移動度を十分大き
くすることができる。
【００３１】この場合のしきい電圧は、Ｖth＝−０．０
６Ｖとなり、ｎ+ 型多結晶シリコンを用いた場合の−
０．９Ｖ、及び、モリブデンを用いた場合の−０．２Ｖ
とは異なったＶthが得られる。
６Ｖとなり、ｎ+ 型多結晶シリコンを用いた場合の−
０．９Ｖ、及び、モリブデンを用いた場合の−０．２Ｖ
とは異なったＶthが得られる。
【００３２】次に、図３（ｂ）を参照して、不純物プロ
ファイル、ゲート電極材料、及び、ゲート電圧、即ち、
電源電圧を変えた第３の実施の形態を説明する。 図３（ｂ）参照 この場合には、不純物濃度が１０16ｃｍ-3のｎ型シリコ
ン基板１１に対して、表面濃度が２×１０16ｃｍ-3で、
表面から約０．０２５μｍの深さにおいて約１０17ｃｍ
-3の極大値をとり、約０．０６μｍの深さＸi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が４．６３ｅＶのタングステン（Ｗ）を用い
る。
ファイル、ゲート電極材料、及び、ゲート電圧、即ち、
電源電圧を変えた第３の実施の形態を説明する。 図３（ｂ）参照 この場合には、不純物濃度が１０16ｃｍ-3のｎ型シリコ
ン基板１１に対して、表面濃度が２×１０16ｃｍ-3で、
表面から約０．０２５μｍの深さにおいて約１０17ｃｍ
-3の極大値をとり、約０．０６μｍの深さＸi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が４．６３ｅＶのタングステン（Ｗ）を用い
る。
【００３３】そして、微細化に伴い電源電圧が低下する
ことを想定して、ゲート電圧Ｖg として−２．５Ｖ印加
し、ドレイン電圧Ｖd として−０．１Ｖ印加した時の、
チャネル領域における単位表面積当たりの空乏層電荷Ｑ
d と、チャネル領域の単位表面積当たりの表面電荷Ｑｉ
を計算すると、 Ｑd ＝２．７０×１０-8Ｃ／ｃｍ2 Ｑi ＝７．２０×１０-7Ｃ／ｃｍ2 となり、 Ｑd ／Ｑi ＝２．７０×１０-8／７．２０×１０-7 ≒３．７５×１０-2＜１／１０ となり、Ｑd が十分小さいので、実効移動度を十分大き
くすることができる。
ことを想定して、ゲート電圧Ｖg として−２．５Ｖ印加
し、ドレイン電圧Ｖd として−０．１Ｖ印加した時の、
チャネル領域における単位表面積当たりの空乏層電荷Ｑ
d と、チャネル領域の単位表面積当たりの表面電荷Ｑｉ
を計算すると、 Ｑd ＝２．７０×１０-8Ｃ／ｃｍ2 Ｑi ＝７．２０×１０-7Ｃ／ｃｍ2 となり、 Ｑd ／Ｑi ＝２．７０×１０-8／７．２０×１０-7 ≒３．７５×１０-2＜１／１０ となり、Ｑd が十分小さいので、実効移動度を十分大き
くすることができる。
【００３４】この場合のしきい電圧は、Ｖth＝−０．３
８Ｖとなり、ｎ+ 型多結晶シリコンを用いた場合の−
０．９Ｖ、モリブデンを用いた場合の−０．２Ｖ、及
び、タングステンシリサイドを用いた場合の−０．０６
Ｖとは異なったＶthが得られる。
８Ｖとなり、ｎ+ 型多結晶シリコンを用いた場合の−
０．９Ｖ、モリブデンを用いた場合の−０．２Ｖ、及
び、タングステンシリサイドを用いた場合の−０．０６
Ｖとは異なったＶthが得られる。
【００３５】なお、上記の各実施の形態においては、各
ゲート材料について、１つの不純物プロファルの例につ
いてしか説明していないものの、上記図２（ｂ）乃至図
３（ｂ）の３つの場合に、ゲート材料を変えてＶthを計
算しても、Ｖthは図５の場合と同様にほとんど変化せ
ず、変化したとしても、絶対値で０．０２Ｖ程度に過ぎ
ない。
ゲート材料について、１つの不純物プロファルの例につ
いてしか説明していないものの、上記図２（ｂ）乃至図
３（ｂ）の３つの場合に、ゲート材料を変えてＶthを計
算しても、Ｖthは図５の場合と同様にほとんど変化せ
ず、変化したとしても、絶対値で０．０２Ｖ程度に過ぎ
ない。
【００３６】また、ゲート電極１３に印加するゲート電
圧Ｖg 、即ち、電源電圧を変えてみても、Ｖthはほとん
ど変化しないので、微細化に伴って電源電圧を５．０Ｖ
から３．３Ｖへ、さらには、３．３Ｖ以下に低下させて
も、不純物プロファイルをＱ d が十分小さくなる様に設
定することによって、ゲート電極材料を選択することに
よってＶthを任意の値に再現性良く設定することができ
る。
圧Ｖg 、即ち、電源電圧を変えてみても、Ｖthはほとん
ど変化しないので、微細化に伴って電源電圧を５．０Ｖ
から３．３Ｖへ、さらには、３．３Ｖ以下に低下させて
も、不純物プロファイルをＱ d が十分小さくなる様に設
定することによって、ゲート電極材料を選択することに
よってＶthを任意の値に再現性良く設定することができ
る。
【００３７】また、上記の実施の形態においては、ゲー
ト電極材料としてはＭｏ、ＷＳｉ2、及び、Ｗの３つし
か例示していないが、この３つのゲート電極材料に限ら
れるものではなく、各種の金属材料或いは金属化合物材
料の使用が可能であるが、自己整合工程を用いるために
は、高融点金属、或いは、高融点金属化合物、特に、高
融点金属シリサイドを用いることが望ましい。
ト電極材料としてはＭｏ、ＷＳｉ2、及び、Ｗの３つし
か例示していないが、この３つのゲート電極材料に限ら
れるものではなく、各種の金属材料或いは金属化合物材
料の使用が可能であるが、自己整合工程を用いるために
は、高融点金属、或いは、高融点金属化合物、特に、高
融点金属シリサイドを用いることが望ましい。
【００３８】また、不純物プロファイルも上記の３つの
例に限られるものではなく、Ｑd を十分小さくできる
値、例えば、Ｑd ／Ｑi ≦１／５になるプロファイルで
あれば良いが、上記の３つの実施の形態のようにＱd ／
Ｑi ≦１／１０がより望ましく、また、Ｑd ／Ｑi ≦１
／２０がさらに望ましく、値が小さくなるにつれて実効
移動度がより大きくなる。
例に限られるものではなく、Ｑd を十分小さくできる
値、例えば、Ｑd ／Ｑi ≦１／５になるプロファイルで
あれば良いが、上記の３つの実施の形態のようにＱd ／
Ｑi ≦１／１０がより望ましく、また、Ｑd ／Ｑi ≦１
／２０がさらに望ましく、値が小さくなるにつれて実効
移動度がより大きくなる。
【００３９】また、上記の実施の形態の説明において
は、ドレイン電圧Ｖd を−０．１Ｖにした状態で、シミ
ュレーションを行っているが、これは、実効移動度を測
定する際に、キャリアの走行方向と平行にかかる電界を
十分小さくして、この電界の影響による移動度の低下を
できるかぎり小さくするためであるが、−０．２Ｖの場
合にも略同様に成立するものであり、絶対値において
０．２Ｖ以下、より好ましくは０．１Ｖ以下であれば良
い。
は、ドレイン電圧Ｖd を−０．１Ｖにした状態で、シミ
ュレーションを行っているが、これは、実効移動度を測
定する際に、キャリアの走行方向と平行にかかる電界を
十分小さくして、この電界の影響による移動度の低下を
できるかぎり小さくするためであるが、−０．２Ｖの場
合にも略同様に成立するものであり、絶対値において
０．２Ｖ以下、より好ましくは０．１Ｖ以下であれば良
い。
【００４０】また、上記の説明においては、ｐチャネル
型の埋込チャネル型ＩＧＦＥＴで説明しているが、ｐチ
ャネル型に限られるものではなく、ｎチャネル型にも適
用されるものであり、この場合には、印加する電圧は正
負を反対にすれば良い。
型の埋込チャネル型ＩＧＦＥＴで説明しているが、ｐチ
ャネル型に限られるものではなく、ｎチャネル型にも適
用されるものであり、この場合には、印加する電圧は正
負を反対にすれば良い。
【００４１】また、ｐチャネル型の埋込チャネル型ＩＧ
ＦＥＴの主要用途は相補型半導体装置、即ち、ＣＭＯＳ
ＩＣであるが、ＣＭＯＳＩＣに限られるものでなく、Ｃ
ＭＯＳを構成しない半導体装置にも適用されるものであ
る。
ＦＥＴの主要用途は相補型半導体装置、即ち、ＣＭＯＳ
ＩＣであるが、ＣＭＯＳＩＣに限られるものでなく、Ｃ
ＭＯＳを構成しない半導体装置にも適用されるものであ
る。
【００４２】さらに、ゲート絶縁膜もシリコン酸化膜に
限られるものではなく、他の酸化膜、或いは、ＳｉＮ膜
等の酸化膜以外のゲート絶縁膜も対象とするもの、即
ち、ＭＯＳ型半導体装置以外のＭＩＳ型半導体装置を含
む絶縁ゲート型半導体装置を対象とするものである。
限られるものではなく、他の酸化膜、或いは、ＳｉＮ膜
等の酸化膜以外のゲート絶縁膜も対象とするもの、即
ち、ＭＯＳ型半導体装置以外のＭＩＳ型半導体装置を含
む絶縁ゲート型半導体装置を対象とするものである。
【００４３】以上において、本発明の実施の形態を説明
してきたが、要するに本発明は、従来、ドーズ量等でＶ
thを調整してきた埋込チャネル型ＩＧＦＥＴにおいて、
実効移動度を大きくしようとした場合に、Ｖthの任意性
がなくなる問題点を見出し、この問題点をゲート電極材
料を選択することによって解決しようとしたものであ
る。
してきたが、要するに本発明は、従来、ドーズ量等でＶ
thを調整してきた埋込チャネル型ＩＧＦＥＴにおいて、
実効移動度を大きくしようとした場合に、Ｖthの任意性
がなくなる問題点を見出し、この問題点をゲート電極材
料を選択することによって解決しようとしたものであ
る。
【００４４】
【発明の効果】本発明によれば、埋込チャネル型ＩＧＦ
ＥＴに対して空乏層電荷に注目することによって、原理
上最も移動度の高い構造を決定することができ、また、
仕事関数の異なるゲート電極材料を用いることによっ
て、任意のＶthを得ることができ、将来のデバイスの微
細化に伴う電流値の減少を補うことができる。
ＥＴに対して空乏層電荷に注目することによって、原理
上最も移動度の高い構造を決定することができ、また、
仕事関数の異なるゲート電極材料を用いることによっ
て、任意のＶthを得ることができ、将来のデバイスの微
細化に伴う電流値の減少を補うことができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の説明図である。
【図３】本発明の第２及び第３の実施の形態の説明図で
ある。
ある。
【図４】矩形近似によるデバイスシミュレーションの説
明図である。
明図である。
【図５】矩形近似によるＶthのＱd 依存性の説明図であ
る。
る。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ４ ドーピング層 ５ 空乏層 ６ チャネル部 ７ ゲート絶縁膜 ８ ゲート電極 １１ ｎ型シリコン基板 １２ ゲート酸化膜 １３ ゲート電極 １４ ｐ型ソース領域 １５ ｐ型ドレイン領域 １６ ｐ型ドーピング層 １７ 空乏層 ２１ ｎ型シリコン基板 ２２ ゲート酸化膜 ２３ ｎ+ 型多結晶シリコンゲート電極 ２４ ｐ型ソース領域 ２５ ｐ型ドレイン領域 ２６ ｐ型ドーピング層 ２７ 空乏層
Claims (3)
- 【請求項１】 一導電型の半導体基板に設けた反対導電
型のソース領域とドレイン領域と、前記ソース領域とド
レイン領域との間のチャネル部上にゲート絶縁膜を介し
て設けた金属または金属化合物のいずれかからなるゲー
ト電極と、前記チャネル部表面に設けた反対導電型のド
ーピング層とを有する埋込チャネル型の絶縁ゲート型電
界効果トランジスタにおいて、前記ドーピング層の不純
物濃度及び深さを調整することによって、前記ゲート電
極に電源電圧を印加し、且つ、前記ドレイン領域に前記
チャネル部に微小電界が生じる程度の電圧を印加した状
態における、前記チャネル部の単位表面積当たりの空乏
層電荷に対する同じバイアス状態における前記チャネル
部の可動キャリアの単位面積当たりの電荷の第１の比
を、前記ゲート電極に電圧を印加せず、且つ、前記ドレ
イン領域に前記チャネル部に微小電界が生じる程度の電
圧を印加した状態における前記チャネル部の単位面積当
たりの空乏層電荷に対する同じバイアス状態における前
記チャネル部の可動キャリアの単位面積当たりの電荷の
第２の比よりも大きくすることを特徴とする絶縁ゲート
型電界効果トランジスタ。 - 【請求項２】 上記チャネル部に微小電界が生ずる程度
の電圧が、絶対値で０．２Ｖ以下であり、上記第１の比
は５以上、および、上記第２の比は５以下であることを
特徴とする請求項１記載の絶縁ゲート型電界効果トラン
ジスタ。 - 【請求項３】 上記ゲート電極が、モリブデン、タング
ステン、または、タングステンシリサイドのいずれかか
らなることを特徴とする請求項１または２に記載の絶縁
ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13311896A JPH09321276A (ja) | 1996-05-28 | 1996-05-28 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13311896A JPH09321276A (ja) | 1996-05-28 | 1996-05-28 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321276A true JPH09321276A (ja) | 1997-12-12 |
Family
ID=15097218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13311896A Withdrawn JPH09321276A (ja) | 1996-05-28 | 1996-05-28 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321276A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527882A (ja) * | 1997-09-26 | 2002-08-27 | サンダーバード・テクノロジーズ，インコーポレイテッド | 金属ゲートフェルミ閾値電界効果トランジスタ |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| JP2008098640A (ja) * | 2007-10-09 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | Ｃｍｏｓ画像センサ用のゲート制御型電荷変調デバイス |
-
1996
- 1996-05-28 JP JP13311896A patent/JPH09321276A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527882A (ja) * | 1997-09-26 | 2002-08-27 | サンダーバード・テクノロジーズ，インコーポレイテッド | 金属ゲートフェルミ閾値電界効果トランジスタ |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| JP2008098640A (ja) * | 2007-10-09 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | Ｃｍｏｓ画像センサ用のゲート制御型電荷変調デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |