JPH09321276A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH09321276A JPH09321276A JP13311896A JP13311896A JPH09321276A JP H09321276 A JPH09321276 A JP H09321276A JP 13311896 A JP13311896 A JP 13311896A JP 13311896 A JP13311896 A JP 13311896A JP H09321276 A JPH09321276 A JP H09321276A
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- voltage
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Abstract
(57)【要約】
【課題】 絶縁ゲート型電界効果トランジスタに関し、
任意のVthを有し、且つ、高実効移動度の埋込チャネル
型IGFETを提供する。 【解決手段】 埋込チャネル型の絶縁ゲート型電界効果
トランジスタの埋込層となるドーピング層4の不純物濃
度及び深さを調整することによって、ゲート電極8に電
源電圧を印加し、且つ、ドレイン領域3にチャネル部6
に微小電界が生じる電圧を印加した状態における、チャ
ネル部6の単位表面積当たりの空乏層電荷に対する同じ
バイアス状態におけるチャネル部6の可動キャリアの単
位表面積当たりの電荷の比を、ゲート電極8に電圧を印
加しない場合の比より大きくする。
任意のVthを有し、且つ、高実効移動度の埋込チャネル
型IGFETを提供する。 【解決手段】 埋込チャネル型の絶縁ゲート型電界効果
トランジスタの埋込層となるドーピング層4の不純物濃
度及び深さを調整することによって、ゲート電極8に電
源電圧を印加し、且つ、ドレイン領域3にチャネル部6
に微小電界が生じる電圧を印加した状態における、チャ
ネル部6の単位表面積当たりの空乏層電荷に対する同じ
バイアス状態におけるチャネル部6の可動キャリアの単
位表面積当たりの電荷の比を、ゲート電極8に電圧を印
加しない場合の比より大きくする。
Description
【0001】
【発明の属する技術分野】本発明は絶縁ゲート型電界効
果トランジスタ(IGFET)に関するものであり、特
に、しきい値電圧(Vth)を任意に制御できるようにし
た埋込チャネル型の絶縁ゲート型電界効果トランジスタ
に関するものである。
果トランジスタ(IGFET)に関するものであり、特
に、しきい値電圧(Vth)を任意に制御できるようにし
た埋込チャネル型の絶縁ゲート型電界効果トランジスタ
に関するものである。
【0002】
【従来の技術】従来、MOSFETを中心とする絶縁ゲ
ート型電界効果トランジスタは、各種用途に使用されて
おり、特に、消費電力を低減するために、nチャネル型
IGFETとpチャネル型IGFETとによって構成し
た相補型半導体装置が広く使用されている。
ート型電界効果トランジスタは、各種用途に使用されて
おり、特に、消費電力を低減するために、nチャネル型
IGFETとpチャネル型IGFETとによって構成し
た相補型半導体装置が広く使用されている。
【0003】この様な相補型半導体装置においては、製
造工程を簡素化するために、ゲート電極としてpチャネ
ル型IGFETに対してもn+ 型多結晶シリコンを用い
ることが行われており、ゲート電極材料としてn+ 型多
結晶シリコンを用いた場合には、pチャネル型IGFE
Tを埋込チャネル型IGFET、即ち、チャネル部にソ
ース・ドレイン領域と同導電型のドーピング層を設けた
IGFETにする必要があり、その結果として、表面チ
ャネル型IGFETより高い移動度が得られている。
造工程を簡素化するために、ゲート電極としてpチャネ
ル型IGFETに対してもn+ 型多結晶シリコンを用い
ることが行われており、ゲート電極材料としてn+ 型多
結晶シリコンを用いた場合には、pチャネル型IGFE
Tを埋込チャネル型IGFET、即ち、チャネル部にソ
ース・ドレイン領域と同導電型のドーピング層を設けた
IGFETにする必要があり、その結果として、表面チ
ャネル型IGFETより高い移動度が得られている。
【0004】この様なn+ 型多結晶シリコンゲート電極
を用いたpチャネル型の埋込チャネル型IGFETにお
いては、n型シリコン基板の不純物濃度及びp型ドーピ
ング層のドーズ量を経験的に調整してVthを調整してい
た。
を用いたpチャネル型の埋込チャネル型IGFETにお
いては、n型シリコン基板の不純物濃度及びp型ドーピ
ング層のドーズ量を経験的に調整してVthを調整してい
た。
【0005】図4(a)参照 図4(a)は、pチャネル型の埋込チャネル型IGFE
Tの概略的構成の断面図であり、ゲート電極がn+ 型多
結晶シリコンゲート電極23で構成されると共に、p型
ソース領域24及びp型ドレイン領域25との間のチャ
ネル領域表面にはイオン注入より深さXi のp型ドーピ
ング層26を形成していた。
Tの概略的構成の断面図であり、ゲート電極がn+ 型多
結晶シリコンゲート電極23で構成されると共に、p型
ソース領域24及びp型ドレイン領域25との間のチャ
ネル領域表面にはイオン注入より深さXi のp型ドーピ
ング層26を形成していた。
【0006】しかし、近年のデバイスの微細化に伴っ
て、電源電圧も低下し、電源電圧の低下に伴って電流値
も低下していくので、所望の値のVthに対して電流値の
増加が要求されているが、従来の基板不純物濃度及びド
ーズ量では十分大きな実効移動度を得ることができなか
った。
て、電源電圧も低下し、電源電圧の低下に伴って電流値
も低下していくので、所望の値のVthに対して電流値の
増加が要求されているが、従来の基板不純物濃度及びド
ーズ量では十分大きな実効移動度を得ることができなか
った。
【0007】一般に、IGFETにおけるキャリアの実
効移動度と、実効電界との間には、良く知られているよ
うに、ゲート長やゲート絶縁膜厚等に依存しない1:1
に対応するユニバーサルな関係があり、したがって、実
効電界が小さい程、実効移動度が大きくなり、実効電界
を小さくすることができれば、大きな実効移動度を有す
るIGFETを実現することができる。
効移動度と、実効電界との間には、良く知られているよ
うに、ゲート長やゲート絶縁膜厚等に依存しない1:1
に対応するユニバーサルな関係があり、したがって、実
効電界が小さい程、実効移動度が大きくなり、実効電界
を小さくすることができれば、大きな実効移動度を有す
るIGFETを実現することができる。
【0008】この場合、実効電界Eeff は、単位表面積
当たりの空乏層電荷をQd とし、単位表面積当たりの表
面電荷をQi とし、ηを定数とした場合、 Eeff =(1/εSi)×(Qd +ηQi ) ・・・(1)式 で表される。
当たりの空乏層電荷をQd とし、単位表面積当たりの表
面電荷をQi とし、ηを定数とした場合、 Eeff =(1/εSi)×(Qd +ηQi ) ・・・(1)式 で表される。
【0009】なお、ηの値としては、実験的に求められ
たものであり、nチャネル型IGFETに対してはη=
1/2、pチャネル型IGFETに対しては1/3とす
るのが適当である。
たものであり、nチャネル型IGFETに対してはη=
1/2、pチャネル型IGFETに対しては1/3とす
るのが適当である。
【0010】図4(b)参照 また、埋込チャネル型IGFETにおける単位表面積当
たりの空乏層電荷Qdは、基板側の空乏層電荷とドーピ
ング層側空乏層電荷の差引きで表され、各不純物濃度を
図4(b)に示すように矩形近似で表した場合、NB を
n型シリコン基板21の不純物濃度、Ns をp型ドーピ
ング層26の不純物濃度、Xd を空乏層27の幅、及
び、Xi をp型ドーピング層26の深さとすると、 Qd =qNB (Xd −Xi )−qNs ×Xi ・・・(2)式 で表される。
たりの空乏層電荷Qdは、基板側の空乏層電荷とドーピ
ング層側空乏層電荷の差引きで表され、各不純物濃度を
図4(b)に示すように矩形近似で表した場合、NB を
n型シリコン基板21の不純物濃度、Ns をp型ドーピ
ング層26の不純物濃度、Xd を空乏層27の幅、及
び、Xi をp型ドーピング層26の深さとすると、 Qd =qNB (Xd −Xi )−qNs ×Xi ・・・(2)式 で表される。
【0011】即ち、Qd は空乏層27における、n型シ
リコン基板21のn型不純物に起因するドナー濃度、及
び、p型ドーピング層26のp型不純物に起因するアク
セプタ濃度によって規定され、一方、ゲート電圧によっ
てn型シリコン基板21の表面に誘起された単位表面積
当たりの正孔濃度であるQi は、ゲート酸化膜22の容
量、ゲート電圧Vg 、及び、しきい電圧Vth等に依存す
ることになる。
リコン基板21のn型不純物に起因するドナー濃度、及
び、p型ドーピング層26のp型不純物に起因するアク
セプタ濃度によって規定され、一方、ゲート電圧によっ
てn型シリコン基板21の表面に誘起された単位表面積
当たりの正孔濃度であるQi は、ゲート酸化膜22の容
量、ゲート電圧Vg 、及び、しきい電圧Vth等に依存す
ることになる。
【0012】したがって、上記(1)式、及び、(2)
式より、Qd が0に近い条件を実現するNB 、Ns 、X
d 、及び、Xi を見出すことによって実効電界を極小に
することができ、それに伴ってユニバーサルな関係によ
って実効移動度が極大になり、大きな電流値を得ること
が可能になる。
式より、Qd が0に近い条件を実現するNB 、Ns 、X
d 、及び、Xi を見出すことによって実効電界を極小に
することができ、それに伴ってユニバーサルな関係によ
って実効移動度が極大になり、大きな電流値を得ること
が可能になる。
【0013】
【発明が解決しようとする課題】しかし、従来の埋込チ
ャネル型IGFETにおいては、ゲート電極材料として
n+ 型多結晶シリコンを用いるかぎり、基板の不純物濃
度、及び、埋込層となるドーピング層のドーピング条件
をどの様にしても、Qd が十分小さい条件では、Vthは
略一定の値に収斂し、Vthを任意に設定できないという
問題がある。
ャネル型IGFETにおいては、ゲート電極材料として
n+ 型多結晶シリコンを用いるかぎり、基板の不純物濃
度、及び、埋込層となるドーピング層のドーピング条件
をどの様にしても、Qd が十分小さい条件では、Vthは
略一定の値に収斂し、Vthを任意に設定できないという
問題がある。
【0014】図5参照 図5は、この様なpチャネル型の埋込チャネル型IGF
ETについて、基板の不純物濃度、及び、ドーピング層
の不純物濃度に関して、計算を簡単にするために矩形近
似を用いて、各種の基板の不純物濃度(NB )、ドーピ
ング層の不純物濃度(Ns )、及び、ドーピング層の深
さ(Xi )の組合せについて、最大空乏層幅Xdm、即
ち、IGFETがオンの時の空乏層幅における単位表面
積当たりの空乏層電荷Qd とVthとの関係をデバイスシ
ミュレーションによって求めた結果を示すものである。
ETについて、基板の不純物濃度、及び、ドーピング層
の不純物濃度に関して、計算を簡単にするために矩形近
似を用いて、各種の基板の不純物濃度(NB )、ドーピ
ング層の不純物濃度(Ns )、及び、ドーピング層の深
さ(Xi )の組合せについて、最大空乏層幅Xdm、即
ち、IGFETがオンの時の空乏層幅における単位表面
積当たりの空乏層電荷Qd とVthとの関係をデバイスシ
ミュレーションによって求めた結果を示すものである。
【0015】図から明らかな様に、各種の基板の不純物
濃度(NB )、ドーピング層の不純物濃度(Ns )、及
び、ドーピング層の深さ(Xi )をいろいろ変化させて
も、Qd とVthとの関係は、略一つの直線に乗ることに
なる。
濃度(NB )、ドーピング層の不純物濃度(Ns )、及
び、ドーピング層の深さ(Xi )をいろいろ変化させて
も、Qd とVthとの関係は、略一つの直線に乗ることに
なる。
【0016】そして、Qd が十分小さい条件では、Vth
は略一定の値、図においては、−0.9Vに収斂し、実
効電界を小さくして実効移動度を高めようとする場合、
Vthを任意の値に設定することができなかった。
は略一定の値、図においては、−0.9Vに収斂し、実
効電界を小さくして実効移動度を高めようとする場合、
Vthを任意の値に設定することができなかった。
【0017】したがって、本発明は、任意のVthを有
し、且つ、高実効移動度の埋込チャネル型IGFETを
提供することを目的とする。
し、且つ、高実効移動度の埋込チャネル型IGFETを
提供することを目的とする。
【0018】
【課題を解決するための手段】図1は本発明の原理的構
成の説明図であり、この図1を参照して本発明における
課題を解決するための手段を説明する。 図1参照 (1)本発明は、一導電型の半導体基板1に設けた反対
導電型のソース領域2とドレイン領域3と、ソース領域
2とドレイン領域3との間のチャネル部6上にゲート絶
縁膜7を介して設けた金属または金属化合物のいずれか
からなるゲート電極8と、チャネル部6表面に設けた反
対導電型のドーピング層4とを有する埋込チャネル型の
絶縁ゲート型電界効果トランジスタにおいて、ドーピン
グ層4の不純物濃度及び深さを調整することによって、
ゲート電極8に電源電圧を印加し、且つ、ドレイン領域
3にチャネル部6に微小電界が生じる程度の電圧を印加
した状態における、チャネル部6の単位表面積当たりの
空乏層電荷に対する同じバイアス状態におけるチャネル
部6の可動キャリアの単位面積当たりの電荷の第1の比
を、ゲート電極8に電圧を印加せず、且つ、ドレイン領
域3にチャネル部6に微小電界が生じる程度の電圧を印
加した状態におけるチャネル部6の単位面積当たりの空
乏層電荷に対する同じバイアス状態におけるチャネル部
6の可動キャリアの単位面積当たりの電荷の第2の比よ
りも大きくすることを特徴とする。
成の説明図であり、この図1を参照して本発明における
課題を解決するための手段を説明する。 図1参照 (1)本発明は、一導電型の半導体基板1に設けた反対
導電型のソース領域2とドレイン領域3と、ソース領域
2とドレイン領域3との間のチャネル部6上にゲート絶
縁膜7を介して設けた金属または金属化合物のいずれか
からなるゲート電極8と、チャネル部6表面に設けた反
対導電型のドーピング層4とを有する埋込チャネル型の
絶縁ゲート型電界効果トランジスタにおいて、ドーピン
グ層4の不純物濃度及び深さを調整することによって、
ゲート電極8に電源電圧を印加し、且つ、ドレイン領域
3にチャネル部6に微小電界が生じる程度の電圧を印加
した状態における、チャネル部6の単位表面積当たりの
空乏層電荷に対する同じバイアス状態におけるチャネル
部6の可動キャリアの単位面積当たりの電荷の第1の比
を、ゲート電極8に電圧を印加せず、且つ、ドレイン領
域3にチャネル部6に微小電界が生じる程度の電圧を印
加した状態におけるチャネル部6の単位面積当たりの空
乏層電荷に対する同じバイアス状態におけるチャネル部
6の可動キャリアの単位面積当たりの電荷の第2の比よ
りも大きくすることを特徴とする。
【0019】この様に、埋込チャネル型IGFETにお
いて、ゲート電極8に電源電圧Vgを印加し、且つ、ド
レイン領域3にチャネル部6に微小電界が生じる程度の
十分小さな電圧Vd を印加した状態における、チャネル
部6の単位表面積当たりの空乏層電荷、即ち、空乏層5
内におけるアクセプタ及びドナーに起因する電荷に対す
る、同じバイアス状態におけるチャネル部6の可動キャ
リアの単位面積当たりの電荷の第1の比を、ゲート電極
8に電圧を印加せず、且つ、ドレイン領域3にチャネル
部6に微小電界が生じる程度の電圧を印加した状態にお
けるチャネル部6の単位面積当たりの空乏層電荷に対す
る同じバイアス状態におけるチャネル部6の可動キャリ
アの単位面積当たりの電荷の第2の比よりも大きくする
ことによって、実効電界を小さくし、それによって実効
移動度を大きくすることができ、、且つ、ゲート電極8
の材料を選択することによって、任意のしきい電圧Vth
に設定することができる。
いて、ゲート電極8に電源電圧Vgを印加し、且つ、ド
レイン領域3にチャネル部6に微小電界が生じる程度の
十分小さな電圧Vd を印加した状態における、チャネル
部6の単位表面積当たりの空乏層電荷、即ち、空乏層5
内におけるアクセプタ及びドナーに起因する電荷に対す
る、同じバイアス状態におけるチャネル部6の可動キャ
リアの単位面積当たりの電荷の第1の比を、ゲート電極
8に電圧を印加せず、且つ、ドレイン領域3にチャネル
部6に微小電界が生じる程度の電圧を印加した状態にお
けるチャネル部6の単位面積当たりの空乏層電荷に対す
る同じバイアス状態におけるチャネル部6の可動キャリ
アの単位面積当たりの電荷の第2の比よりも大きくする
ことによって、実効電界を小さくし、それによって実効
移動度を大きくすることができ、、且つ、ゲート電極8
の材料を選択することによって、任意のしきい電圧Vth
に設定することができる。
【0020】(2)また、本発明は、上記(1)におい
て、チャネル部6に微小電界が生ずる程度の電圧が、絶
対値で0.2V以下であり、第1の比は5以上、およ
び、第2の比は5以下であることを特徴とする。
て、チャネル部6に微小電界が生ずる程度の電圧が、絶
対値で0.2V以下であり、第1の比は5以上、およ
び、第2の比は5以下であることを特徴とする。
【0021】この様に、チャネル部6に微小電界が生ず
る程度の電圧を、絶対値で0.2V以下、より好適には
0.1V以下にし、また、第1の比を5以上、望ましく
は10以上、さらに望ましくは20以上にし、且つ、第
2の比を5以下にすることによって、実効移動度を大き
くすることができる。
る程度の電圧を、絶対値で0.2V以下、より好適には
0.1V以下にし、また、第1の比を5以上、望ましく
は10以上、さらに望ましくは20以上にし、且つ、第
2の比を5以下にすることによって、実効移動度を大き
くすることができる。
【0022】(3)また、本発明は、上記(1)または
(2)において、ゲート電極8が、モリブデン、タング
ステン、および、タングステンシリサイドのいずれかか
らなることを特徴とする。
(2)において、ゲート電極8が、モリブデン、タング
ステン、および、タングステンシリサイドのいずれかか
らなることを特徴とする。
【0023】この様に、ゲート電極8として、Mo、
W、或いは、WSi2 からなる耐熱性の材料を用いるこ
とによって、従来と同様に自己整合技術をそのまま用い
て任意のしきい電圧に設定することができ、特に、製造
工程の容易性及び耐湿性等の観点からはWSi2 (タン
グステンシリサイド)が望ましいものである。
W、或いは、WSi2 からなる耐熱性の材料を用いるこ
とによって、従来と同様に自己整合技術をそのまま用い
て任意のしきい電圧に設定することができ、特に、製造
工程の容易性及び耐湿性等の観点からはWSi2 (タン
グステンシリサイド)が望ましいものである。
【0024】
【発明の実施の形態】まず、図2を参照して、本発明の
第1の実施の形態を説明する。 図2(a)参照 図2(a)は、デバイスシミュレーションに用いたpチ
ャネル型の埋込チャネル型IGFETの概略的構成の断
面図であり、n型シリコン基板11に設けたp型ソース
領域14とp型ドレイン領域15との間のチャネル領域
の表面にp型ドーピング層16を埋込チャネル層として
設ける。
第1の実施の形態を説明する。 図2(a)参照 図2(a)は、デバイスシミュレーションに用いたpチ
ャネル型の埋込チャネル型IGFETの概略的構成の断
面図であり、n型シリコン基板11に設けたp型ソース
領域14とp型ドレイン領域15との間のチャネル領域
の表面にp型ドーピング層16を埋込チャネル層として
設ける。
【0025】なお、実効電界と実効移動度との間には、
上述の様にゲート長Lやゲート絶縁膜の厚さに依存せ
ず、1:1に対応するユニバーサルな関係があるため、
ゲート酸化膜12の厚さは任意であるが、ゲート長Lに
ついては、しきい電圧(Vth)の短チャネル効果の影響
を除外するために、L=5μmとしており、得られた結
果に対して短チャネル効果を考慮することによって、実
際のVthを推定することができる。
上述の様にゲート長Lやゲート絶縁膜の厚さに依存せ
ず、1:1に対応するユニバーサルな関係があるため、
ゲート酸化膜12の厚さは任意であるが、ゲート長Lに
ついては、しきい電圧(Vth)の短チャネル効果の影響
を除外するために、L=5μmとしており、得られた結
果に対して短チャネル効果を考慮することによって、実
際のVthを推定することができる。
【0026】図2(b)参照 図2(b)は、試行錯誤的にチャネル領域の空乏層電荷
が十分小さくなるように、p型ドーピング層16の不純
物プロファイルを設定した一例であり、1017cm-3の
不純物濃度のn型シリコン基板11に対して、表面濃度
が1018cm-3で、表面から約0.03μmの深さXi
で不純物濃度が最低になるプロファイルとしている。
が十分小さくなるように、p型ドーピング層16の不純
物プロファイルを設定した一例であり、1017cm-3の
不純物濃度のn型シリコン基板11に対して、表面濃度
が1018cm-3で、表面から約0.03μmの深さXi
で不純物濃度が最低になるプロファイルとしている。
【0027】この様な、埋込チャネル型IGFETにお
いて、ゲート電極13として仕事関数が4.53eVの
モリブデン(Mo)を用いた場合、ゲート電圧Vg とし
て−5.0V印加し、ドレイン電圧Vd として−0.1
V印加した時、チャネル領域における単位表面積当たり
の空乏層電荷Qd と、チャネル領域の単位表面積当たり
の表面電荷Qiを計算すると、 Qd =9.80×10-8C/cm2 Qi =1.63×10-6C/cm2 となり、 Qd /Qi =9.80×10-8/1.63×10-6 ≒6.01×10-2<1/10 となり、Qd が十分小さいので、実効移動度を十分大き
くすることができる。
いて、ゲート電極13として仕事関数が4.53eVの
モリブデン(Mo)を用いた場合、ゲート電圧Vg とし
て−5.0V印加し、ドレイン電圧Vd として−0.1
V印加した時、チャネル領域における単位表面積当たり
の空乏層電荷Qd と、チャネル領域の単位表面積当たり
の表面電荷Qiを計算すると、 Qd =9.80×10-8C/cm2 Qi =1.63×10-6C/cm2 となり、 Qd /Qi =9.80×10-8/1.63×10-6 ≒6.01×10-2<1/10 となり、Qd が十分小さいので、実効移動度を十分大き
くすることができる。
【0028】この場合のしきい電圧は、Vth=−0.2
Vとなり、n+ 型多結晶シリコンを用いた場合の−0.
9Vと異なったVthが得られる。なお、デバイスシミュ
レーションにおける実際の計算は、複雑を極めるので、
得られた結果のみを示す。
Vとなり、n+ 型多結晶シリコンを用いた場合の−0.
9Vと異なったVthが得られる。なお、デバイスシミュ
レーションにおける実際の計算は、複雑を極めるので、
得られた結果のみを示す。
【0029】次に、図3(a)を参照して、不純物プロ
ファイル及びゲート電極材料を変えた第2の実施の形態
を説明する。 図3(a)参照 この場合には、不純物濃度が1016cm-3のn型シリコ
ン基板11に対して、表面濃度が1017cm-3で、表面
から約0.01μmの深さにおいて約5×10 17cm-3
の極大値をとり、約0.025μmの深さXi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が4.80eVのタングステンシリサイド(W
Si2 )を用いる。
ファイル及びゲート電極材料を変えた第2の実施の形態
を説明する。 図3(a)参照 この場合には、不純物濃度が1016cm-3のn型シリコ
ン基板11に対して、表面濃度が1017cm-3で、表面
から約0.01μmの深さにおいて約5×10 17cm-3
の極大値をとり、約0.025μmの深さXi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が4.80eVのタングステンシリサイド(W
Si2 )を用いる。
【0030】そして、ゲート電圧Vg として−5.0V
印加し、ドレイン電圧Vd として−0.1V印加した時
の、チャネル領域における単位表面積当たりの空乏層電
荷Q d と、チャネル領域の単位表面積当たりの表面電荷
Qiを計算すると、 Qd =3.90×10-8C/cm2 Qi =7.63×10-7C/cm2 となり、 Qd /Qi =3.90×10-8/7.63×10-7 ≒5.11×10-2<1/10 となり、Qd が十分小さいので、実効移動度を十分大き
くすることができる。
印加し、ドレイン電圧Vd として−0.1V印加した時
の、チャネル領域における単位表面積当たりの空乏層電
荷Q d と、チャネル領域の単位表面積当たりの表面電荷
Qiを計算すると、 Qd =3.90×10-8C/cm2 Qi =7.63×10-7C/cm2 となり、 Qd /Qi =3.90×10-8/7.63×10-7 ≒5.11×10-2<1/10 となり、Qd が十分小さいので、実効移動度を十分大き
くすることができる。
【0031】この場合のしきい電圧は、Vth=−0.0
6Vとなり、n+ 型多結晶シリコンを用いた場合の−
0.9V、及び、モリブデンを用いた場合の−0.2V
とは異なったVthが得られる。
6Vとなり、n+ 型多結晶シリコンを用いた場合の−
0.9V、及び、モリブデンを用いた場合の−0.2V
とは異なったVthが得られる。
【0032】次に、図3(b)を参照して、不純物プロ
ファイル、ゲート電極材料、及び、ゲート電圧、即ち、
電源電圧を変えた第3の実施の形態を説明する。 図3(b)参照 この場合には、不純物濃度が1016cm-3のn型シリコ
ン基板11に対して、表面濃度が2×1016cm-3で、
表面から約0.025μmの深さにおいて約1017cm
-3の極大値をとり、約0.06μmの深さXi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が4.63eVのタングステン(W)を用い
る。
ファイル、ゲート電極材料、及び、ゲート電圧、即ち、
電源電圧を変えた第3の実施の形態を説明する。 図3(b)参照 この場合には、不純物濃度が1016cm-3のn型シリコ
ン基板11に対して、表面濃度が2×1016cm-3で、
表面から約0.025μmの深さにおいて約1017cm
-3の極大値をとり、約0.06μmの深さXi で不純物
濃度が最低になるプロファイルとし、ゲート電極として
仕事関数が4.63eVのタングステン(W)を用い
る。
【0033】そして、微細化に伴い電源電圧が低下する
ことを想定して、ゲート電圧Vg として−2.5V印加
し、ドレイン電圧Vd として−0.1V印加した時の、
チャネル領域における単位表面積当たりの空乏層電荷Q
d と、チャネル領域の単位表面積当たりの表面電荷Qi
を計算すると、 Qd =2.70×10-8C/cm2 Qi =7.20×10-7C/cm2 となり、 Qd /Qi =2.70×10-8/7.20×10-7 ≒3.75×10-2<1/10 となり、Qd が十分小さいので、実効移動度を十分大き
くすることができる。
ことを想定して、ゲート電圧Vg として−2.5V印加
し、ドレイン電圧Vd として−0.1V印加した時の、
チャネル領域における単位表面積当たりの空乏層電荷Q
d と、チャネル領域の単位表面積当たりの表面電荷Qi
を計算すると、 Qd =2.70×10-8C/cm2 Qi =7.20×10-7C/cm2 となり、 Qd /Qi =2.70×10-8/7.20×10-7 ≒3.75×10-2<1/10 となり、Qd が十分小さいので、実効移動度を十分大き
くすることができる。
【0034】この場合のしきい電圧は、Vth=−0.3
8Vとなり、n+ 型多結晶シリコンを用いた場合の−
0.9V、モリブデンを用いた場合の−0.2V、及
び、タングステンシリサイドを用いた場合の−0.06
Vとは異なったVthが得られる。
8Vとなり、n+ 型多結晶シリコンを用いた場合の−
0.9V、モリブデンを用いた場合の−0.2V、及
び、タングステンシリサイドを用いた場合の−0.06
Vとは異なったVthが得られる。
【0035】なお、上記の各実施の形態においては、各
ゲート材料について、1つの不純物プロファルの例につ
いてしか説明していないものの、上記図2(b)乃至図
3(b)の3つの場合に、ゲート材料を変えてVthを計
算しても、Vthは図5の場合と同様にほとんど変化せ
ず、変化したとしても、絶対値で0.02V程度に過ぎ
ない。
ゲート材料について、1つの不純物プロファルの例につ
いてしか説明していないものの、上記図2(b)乃至図
3(b)の3つの場合に、ゲート材料を変えてVthを計
算しても、Vthは図5の場合と同様にほとんど変化せ
ず、変化したとしても、絶対値で0.02V程度に過ぎ
ない。
【0036】また、ゲート電極13に印加するゲート電
圧Vg 、即ち、電源電圧を変えてみても、Vthはほとん
ど変化しないので、微細化に伴って電源電圧を5.0V
から3.3Vへ、さらには、3.3V以下に低下させて
も、不純物プロファイルをQ d が十分小さくなる様に設
定することによって、ゲート電極材料を選択することに
よってVthを任意の値に再現性良く設定することができ
る。
圧Vg 、即ち、電源電圧を変えてみても、Vthはほとん
ど変化しないので、微細化に伴って電源電圧を5.0V
から3.3Vへ、さらには、3.3V以下に低下させて
も、不純物プロファイルをQ d が十分小さくなる様に設
定することによって、ゲート電極材料を選択することに
よってVthを任意の値に再現性良く設定することができ
る。
【0037】また、上記の実施の形態においては、ゲー
ト電極材料としてはMo、WSi2、及び、Wの3つし
か例示していないが、この3つのゲート電極材料に限ら
れるものではなく、各種の金属材料或いは金属化合物材
料の使用が可能であるが、自己整合工程を用いるために
は、高融点金属、或いは、高融点金属化合物、特に、高
融点金属シリサイドを用いることが望ましい。
ト電極材料としてはMo、WSi2、及び、Wの3つし
か例示していないが、この3つのゲート電極材料に限ら
れるものではなく、各種の金属材料或いは金属化合物材
料の使用が可能であるが、自己整合工程を用いるために
は、高融点金属、或いは、高融点金属化合物、特に、高
融点金属シリサイドを用いることが望ましい。
【0038】また、不純物プロファイルも上記の3つの
例に限られるものではなく、Qd を十分小さくできる
値、例えば、Qd /Qi ≦1/5になるプロファイルで
あれば良いが、上記の3つの実施の形態のようにQd /
Qi ≦1/10がより望ましく、また、Qd /Qi ≦1
/20がさらに望ましく、値が小さくなるにつれて実効
移動度がより大きくなる。
例に限られるものではなく、Qd を十分小さくできる
値、例えば、Qd /Qi ≦1/5になるプロファイルで
あれば良いが、上記の3つの実施の形態のようにQd /
Qi ≦1/10がより望ましく、また、Qd /Qi ≦1
/20がさらに望ましく、値が小さくなるにつれて実効
移動度がより大きくなる。
【0039】また、上記の実施の形態の説明において
は、ドレイン電圧Vd を−0.1Vにした状態で、シミ
ュレーションを行っているが、これは、実効移動度を測
定する際に、キャリアの走行方向と平行にかかる電界を
十分小さくして、この電界の影響による移動度の低下を
できるかぎり小さくするためであるが、−0.2Vの場
合にも略同様に成立するものであり、絶対値において
0.2V以下、より好ましくは0.1V以下であれば良
い。
は、ドレイン電圧Vd を−0.1Vにした状態で、シミ
ュレーションを行っているが、これは、実効移動度を測
定する際に、キャリアの走行方向と平行にかかる電界を
十分小さくして、この電界の影響による移動度の低下を
できるかぎり小さくするためであるが、−0.2Vの場
合にも略同様に成立するものであり、絶対値において
0.2V以下、より好ましくは0.1V以下であれば良
い。
【0040】また、上記の説明においては、pチャネル
型の埋込チャネル型IGFETで説明しているが、pチ
ャネル型に限られるものではなく、nチャネル型にも適
用されるものであり、この場合には、印加する電圧は正
負を反対にすれば良い。
型の埋込チャネル型IGFETで説明しているが、pチ
ャネル型に限られるものではなく、nチャネル型にも適
用されるものであり、この場合には、印加する電圧は正
負を反対にすれば良い。
【0041】また、pチャネル型の埋込チャネル型IG
FETの主要用途は相補型半導体装置、即ち、CMOS
ICであるが、CMOSICに限られるものでなく、C
MOSを構成しない半導体装置にも適用されるものであ
る。
FETの主要用途は相補型半導体装置、即ち、CMOS
ICであるが、CMOSICに限られるものでなく、C
MOSを構成しない半導体装置にも適用されるものであ
る。
【0042】さらに、ゲート絶縁膜もシリコン酸化膜に
限られるものではなく、他の酸化膜、或いは、SiN膜
等の酸化膜以外のゲート絶縁膜も対象とするもの、即
ち、MOS型半導体装置以外のMIS型半導体装置を含
む絶縁ゲート型半導体装置を対象とするものである。
限られるものではなく、他の酸化膜、或いは、SiN膜
等の酸化膜以外のゲート絶縁膜も対象とするもの、即
ち、MOS型半導体装置以外のMIS型半導体装置を含
む絶縁ゲート型半導体装置を対象とするものである。
【0043】以上において、本発明の実施の形態を説明
してきたが、要するに本発明は、従来、ドーズ量等でV
thを調整してきた埋込チャネル型IGFETにおいて、
実効移動度を大きくしようとした場合に、Vthの任意性
がなくなる問題点を見出し、この問題点をゲート電極材
料を選択することによって解決しようとしたものであ
る。
してきたが、要するに本発明は、従来、ドーズ量等でV
thを調整してきた埋込チャネル型IGFETにおいて、
実効移動度を大きくしようとした場合に、Vthの任意性
がなくなる問題点を見出し、この問題点をゲート電極材
料を選択することによって解決しようとしたものであ
る。
【0044】
【発明の効果】本発明によれば、埋込チャネル型IGF
ETに対して空乏層電荷に注目することによって、原理
上最も移動度の高い構造を決定することができ、また、
仕事関数の異なるゲート電極材料を用いることによっ
て、任意のVthを得ることができ、将来のデバイスの微
細化に伴う電流値の減少を補うことができる。
ETに対して空乏層電荷に注目することによって、原理
上最も移動度の高い構造を決定することができ、また、
仕事関数の異なるゲート電極材料を用いることによっ
て、任意のVthを得ることができ、将来のデバイスの微
細化に伴う電流値の減少を補うことができる。
【図1】本発明の原理的構成の説明図である。
【図2】本発明の第1の実施の形態の説明図である。
【図3】本発明の第2及び第3の実施の形態の説明図で
ある。
ある。
【図4】矩形近似によるデバイスシミュレーションの説
明図である。
明図である。
【図5】矩形近似によるVthのQd 依存性の説明図であ
る。
る。
1 半導体基板 2 ソース領域 3 ドレイン領域 4 ドーピング層 5 空乏層 6 チャネル部 7 ゲート絶縁膜 8 ゲート電極 11 n型シリコン基板 12 ゲート酸化膜 13 ゲート電極 14 p型ソース領域 15 p型ドレイン領域 16 p型ドーピング層 17 空乏層 21 n型シリコン基板 22 ゲート酸化膜 23 n+ 型多結晶シリコンゲート電極 24 p型ソース領域 25 p型ドレイン領域 26 p型ドーピング層 27 空乏層
Claims (3)
- 【請求項1】 一導電型の半導体基板に設けた反対導電
型のソース領域とドレイン領域と、前記ソース領域とド
レイン領域との間のチャネル部上にゲート絶縁膜を介し
て設けた金属または金属化合物のいずれかからなるゲー
ト電極と、前記チャネル部表面に設けた反対導電型のド
ーピング層とを有する埋込チャネル型の絶縁ゲート型電
界効果トランジスタにおいて、前記ドーピング層の不純
物濃度及び深さを調整することによって、前記ゲート電
極に電源電圧を印加し、且つ、前記ドレイン領域に前記
チャネル部に微小電界が生じる程度の電圧を印加した状
態における、前記チャネル部の単位表面積当たりの空乏
層電荷に対する同じバイアス状態における前記チャネル
部の可動キャリアの単位面積当たりの電荷の第1の比
を、前記ゲート電極に電圧を印加せず、且つ、前記ドレ
イン領域に前記チャネル部に微小電界が生じる程度の電
圧を印加した状態における前記チャネル部の単位面積当
たりの空乏層電荷に対する同じバイアス状態における前
記チャネル部の可動キャリアの単位面積当たりの電荷の
第2の比よりも大きくすることを特徴とする絶縁ゲート
型電界効果トランジスタ。 - 【請求項2】 上記チャネル部に微小電界が生ずる程度
の電圧が、絶対値で0.2V以下であり、上記第1の比
は5以上、および、上記第2の比は5以下であることを
特徴とする請求項1記載の絶縁ゲート型電界効果トラン
ジスタ。 - 【請求項3】 上記ゲート電極が、モリブデン、タング
ステン、または、タングステンシリサイドのいずれかか
らなることを特徴とする請求項1または2に記載の絶縁
ゲート型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13311896A JPH09321276A (ja) | 1996-05-28 | 1996-05-28 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13311896A JPH09321276A (ja) | 1996-05-28 | 1996-05-28 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09321276A true JPH09321276A (ja) | 1997-12-12 |
Family
ID=15097218
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13311896A Withdrawn JPH09321276A (ja) | 1996-05-28 | 1996-05-28 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09321276A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002527882A (ja) * | 1997-09-26 | 2002-08-27 | サンダーバード・テクノロジーズ,インコーポレイテッド | 金属ゲートフェルミ閾値電界効果トランジスタ |
US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
JP2008098640A (ja) * | 2007-10-09 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ, インコーポレイテッドStratio, Inc. | Cmos画像センサ用のゲート制御型電荷変調デバイス |
-
1996
- 1996-05-28 JP JP13311896A patent/JPH09321276A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002527882A (ja) * | 1997-09-26 | 2002-08-27 | サンダーバード・テクノロジーズ,インコーポレイテッド | 金属ゲートフェルミ閾値電界効果トランジスタ |
US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
JP2008098640A (ja) * | 2007-10-09 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ, インコーポレイテッドStratio, Inc. | Cmos画像センサ用のゲート制御型電荷変調デバイス |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |