JP4522531B2 - 半導体エネルギー検出素子 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、放射線等のエネルギー線を検出するための半導体エネルギー検出素子に関する。
【０００２】
【従来の技術】
従来から、この種の半導体エネルギー検出素子として、裏面入射型のフォトダイオードアレイが知られている。この裏面入射型のフォトダイオードアレイは、入射面側にカソード電極が設けられ、入射面に対する裏面側にアノード電極が設けられていた。
【０００３】
【発明が解決しようとする課題】
本発明は、エネルギー線の検出感度及び応答速度の低下を抑制することができると共に、エネルギー線を大面積で検出することが可能な半導体エネルギー検出素子を提供することを課題としている。
【０００４】
【課題を解決するための手段】
本発明者らの調査研究の結果、以下のような事実を新たに見出した。
【０００５】
エネルギー線を検出する面の大面積化を図るために、上述したような構成の裏面入射型のフォトダイオードアレイをチップ化して複数並設した場合に、エネルギー線の入射面側にカソード電極が設けられているので、この入射面側のカソード電極によりフォトダイオードアレイにエネルギー線の不感領域が生じることとなり、エネルギー線が検出可能となる部分の面積を拡大するのには限界があった。
【０００６】
そこで、本発明者等は、新たに入射面に対する裏面側にカソード電極及びアノード電極が設けられた裏面入射型のフォトダイオードアレイを発案するに至った。しかしながら、カソード電極及びアノード電極を入射面に対する裏面側に設けた場合、カソード電極を介してバイアス電圧を印加していくと、空乏層が入射面に到達する以前にチャンネルストップ層の下方で空乏層が繋がってしまいそれ以上のバイアス電圧の印加が不可能となり、空乏層を入射面まで拡大する（完全空乏化）することができないといった現象が生じて、エネルギー線の検出感度及び応答速度が低下するという問題点を有していることが判明した。
【０００７】
かかる研究結果を踏まえ、本発明に係る半導体エネルギー検出素子は、第１導電型の半導体からなり、入射面から所定波長域のエネルギー線が入射する半導体基板を備え、半導体基板の入射面に対する裏面側には、第２導電型の半導体からなる第２導電型の拡散層が所定の間隔で複数配列されており、第２導電型の拡散層の間には、半導体基板よりも不純物濃度の高い第１導電型の半導体からなり、第２導電型の拡散層を分離するための第１の第１導電型の拡散層が設けられ、第２導電型の拡散層の配列の外側には、半導体基板よりも不純物濃度の高い第１導電型の半導体からなり、第１の第１導電型の拡散層よりも幅広に形成された第２の第１導電型の拡散層が設けられていることを特徴としている。
【０００８】
本発明に係る半導体エネルギー検出素子では、半導体基板の入射面に対する裏面側に、第２導電型の拡散層と、第１の第１導電型の拡散層と、第２の第１導電型の拡散層とが設けられるので、エネルギー線の入射面側に電極取出しによる不感領域が発生することはなく、エネルギー線が検出可能となる部分の面積を拡大することが可能となる。
【０００９】
第１の第１導電型の拡散層を介してバイアス電圧を印加していくと第１の第１導電型の拡散層の下方で隣り合う空乏層が繋がってしまい、第１の第１導電型の拡散層にはバイアス電圧がそれ以上印加できなくなる。しかしながら、第２導電型の拡散層の配列の外側には、半導体基板よりも不純物濃度の高い第１導電型の半導体からなり、第１の第１導電型の拡散層よりも幅広に形成された第２の第１導電型の拡散層が設けられているので、第１の第１導電型の拡散層の下方で隣り合う空乏層が繋がった後も、第２の第１導電型の拡散層を介してバイアス電圧を印加し続けることができ、半導体基板の空乏化を更に進めることができる。この結果、半導体エネルギー検出素子において、エネルギー線の検出感度及び応答速度が低下するのを抑制することが可能となる。
【００１０】
また、第２の第１導電型の拡散層に隣接する第２導電型の拡散層の幅と第２の第１導電型の拡散層の幅との和は、第２の第１導電型の拡散層に隣接しない第２導電型の拡散層の幅と第１の第１導電型の拡散層の幅との和と等しくなるように設定されていることが好ましい。このように、第２の第１導電型の拡散層に隣接する第２導電型の拡散層の幅と第２の第１導電型の拡散層の幅との和を、第２の第１導電型の拡散層に隣接しない第２導電型の拡散層の幅と第１の第１導電型の拡散層の幅との和と等しくなるように設定することにより、第２の第１導電型の拡散層に隣接する第２導電型の拡散層を含む単位領域の幅が、第２の第１導電型の拡散層に隣接しない第２導電型の拡散層を含む単位領域の幅と等しくなる。これにより、特に本発明による半導体エネルギー検出素子を複数並設した場合において、全ての単位領域の幅が等しくなり、エネルギー線が検出可能となる部分の面積をより一層拡大することが可能となる。
【００１１】
また、第２の第１導電型の拡散層は、半導体基板の端部に設けられていることが好ましい。このように、第２の第１導電型の拡散層が半導体基板の端部に設けられることにより、半導体基板の端部において、第２の第１導電型の拡散層の下方には空乏層が形成されない領域が存在することになり、空乏層が半導体基板の端部に繋がることにより発生するリーク電流の増大を抑制することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照しながら本発明による半導体エネルギー検出素子の好適な実施形態について詳細に説明する。なお、各図において同一要素には同一符号を付して説明を省略する。
【００１３】
図１は、本発明の実施形態に係る半導体エネルギー検出素子を示す平面図であり、図２は、同じく半導体エネルギー検出素子の断面構造を示す概略図である。本実施形態は、本発明をフォトダイオード数が２５（５×５）の完全空乏型の裏面入射型フォトダイオードアレイに適用した例を示している。
【００１４】
裏面入射型のフォトダイオードアレイ１は、図１及び図２に示すように、半導体基板２を備え、この半導体基板２にフォトダイオードアレイが形成されている。半導体基板２は、ウエハ厚０．３ｍｍ、比抵抗５ｋΩ・ｃｍの高抵抗Ｎ型シリコン基板からなる。
【００１５】
フォトダイオードアレイ１は、第２導電型の拡散層としてのＰ⁺拡散層３，４、Ｎ⁺チャンネルストップ層６，７、Ｎ⁺拡散層８、アルミニウム等による配線９、ＡＲ（反射防止）コート層１０を含んでいる。Ｐ⁺拡散層３，４、及び、Ｎ⁺チャンネルストップ層６，７は、半導体基板２の入射面に対する裏面側に設けられている。Ｎ⁺拡散層８は、半導体基板２の入射面側に設けられており、このＮ⁺拡散層８の外側にはＡＲ（反射防止）コート層１０が設けられている。Ｎ⁺拡散層８は、半導体基板２よりも不純物濃度の高い第１導電型の半導体からなり、その表面濃度は１．０×１０¹⁹ｃｍ^-3程度とされている。
【００１６】
Ｐ⁺拡散層３，４は、表面濃度が１．０×１０²⁰ｃｍ^-3程度とされており、所定の間隔（本実施形態においては、５００μｍ程度）をおいて５×５（２５）個配列されている。
【００１７】
Ｎ⁺チャンネルストップ層６は半導体基板２よりも不純物濃度が高い第１導電型の半導体からなり、Ｎ⁺チャンネルストップ層６の表面濃度は１．０×１０¹⁹ｃｍ^-3程度とされている。また、Ｎ⁺チャンネルストップ層６は隣り合うＰ⁺拡散層３の間に設けられており、Ｐ⁺拡散層３，４を分離するように格子形状を呈している。Ｐ⁺拡散層３，４とＮ⁺チャンネルストップ層６との間隔は、１５０μｍ程度とされている。ここで、Ｎ⁺チャンネルストップ層６は、各請求項における第１の第１導電型の拡散層を構成している。
【００１８】
Ｎ⁺チャンネルストップ層７は半導体基板２よりも不純物濃度が高い第１導電型の半導体からなり、Ｎ⁺チャンネルストップ層７の表面濃度は１．０×１０¹⁹ｃｍ^-3程度とされている。また、Ｎ⁺チャンネルストップ層７はＰ⁺拡散層３，４の配列の外側にＮ⁺チャンネルストップ層６と連続して枠状に設けられている。Ｐ⁺拡散層４とＮ⁺チャンネルストップ層７との間隔は、３００μｍ程度とされており、Ｎ⁺チャンネルストップ層７を含めたＰ⁺拡散層４から半導体基板２の端部までの距離は９００μｍ程度である。Ｎ⁺チャンネルストップ層６の幅は、２００μｍ程度に設定されており、また、Ｎ⁺チャンネルストップ層７はＮ⁺チャンネルストップ層６よりも幅広とされており、Ｎ⁺チャンネルストップ層７の幅は、６００μｍ程度に設定されている。ここで、Ｎ⁺チャンネルストップ層７は、各請求項における第２の第１導電型の拡散層を構成している。
【００１９】
Ｎ⁺チャンネルストップ層７に隣接するＰ⁺拡散層４は、Ｎ⁺チャンネルストップ層７に隣接しないＰ⁺拡散層３に比して、その幅が短く設定されており、Ｎ⁺チャンネルストップ層７に隣接するＰ⁺拡散層４の幅とＮ⁺チャンネルストップ層７の幅との和は、Ｎ⁺チャンネルストップ層７に隣接しないＰ⁺拡散層３の幅とＮ⁺チャンネルストップ層６の幅との和と等しくなるように設定されている。これにより、Ｐ⁺拡散層４の面積はＰ⁺拡散層３の面積よりも小さくなるものの、Ｐ⁺拡散層４を含むフォトダイオード単位セル（単位領域）の幅はＰ⁺拡散層３を含むフォトダイオード単位セル（単位領域）の幅と等しくなり、フォトダイオードアレイ１におけるフォトダイオード単位セル（単位領域）の面積は全て等しくなる。
【００２０】
Ｐ⁺拡散層３，４、及び、Ｎ⁺チャンネルストップ層６，７の夫々に電気的に接続された各配線９上には、バンプ１１が形成されており、Ｐ⁺拡散層３，４、及び、Ｎ⁺チャンネルストップ層６，７の電気的接続は、半導体基板２の入射面に対する裏面側においてなされる。バンプ１１は、出力読み出し回路（図示せず）とフリップチップボンディングによって接続される。
【００２１】
次に、上述した構成のフォトダイオードアレイ１の動作について、図３及び図４に基づいて説明する。図３及び図４は、図２と同様に、本発明の実施形態に係る半導体エネルギー検出素子の断面構造を示す概略図である。
【００２２】
まず、フォトダイオードアレイ１をＮ⁺チャンネルストップ層６，７に正のバイアス電圧を印加して使用する場合、半導体基板２にはバイアス電圧の大きさに応じた空乏層１２が形成される。フォトダイオードアレイ１においてＮ⁺チャンネルストップ層６，７を介してバイアス電圧を印加していくと、完全空乏化の途中の１００Ｖ程度印加した状態で、図３に示されるように、Ｎ⁺チャンネルストップ層６の下方で隣り合う空乏層１２同士が繋がってしまい、Ｎ⁺チャンネルストップ層６には上述した１００Ｖ程度以上のバイアス電圧が印加できない状態となる。なお、半導体基板２と同じ比抵抗５ｋΩ・ｃｍの高抵抗Ｎ型シリコン基板を用いたＰＩＮ型フォトダイオードにおいては、通常１１０Ｖ〜１２０Ｖ程度のバイアス電圧を印加することにより、完全空乏化が達成される。
【００２３】
しかしながら、Ｎ⁺チャンネルストップ層６よりも幅広のＮ⁺チャンネルストップ層７がＰ⁺拡散層３，４の配列の外側にＮ⁺チャンネルストップ層６と連続して設けられているので、Ｎ⁺チャンネルストップ層７の下方には半導体基板２の入射面側までの間において、空乏化しない領域として空乏層１２が形成されない領域１３が設けられており、Ｎ⁺チャンネルストップ層６の下方で隣り合う空乏層１２同士が繋がった後も、Ｎ⁺チャンネルストップ層７を介してＮ⁺拡散層８にバイアス電圧を印加することができるため、半導体基板２内における空乏化を更に進めることができる。
【００２４】
空乏層１２がＮ⁺拡散層８にまで達した後にも更にバイアス電圧を印加し続けることにより、Ｎ⁺チャンネルストップ層６の下方の不感領域（空乏層１２）を低減若しくは無くすことが可能であり、２００Ｖ程度のバイアス電圧を印加することで、図４に示されるように、空乏層１２が半導体基板２の入射面（Ｎ⁺拡散層８）全体に広がることになり、半導体基板２が完全空乏化された状態となる。半導体基板２が完全空乏化された状態においても、図４に示されるように、Ｎ⁺チャンネルストップ層７の下方には、半導体基板２の入射面側までの間において空乏層１２が形成されない領域１３が設けられることになる。
【００２５】
空乏層１２が半導体基板２のＮ⁺拡散層８に到達した状態で、エネルギー線が半導体基板２の入射面に入射すると、フォトダイオードアレイ１において空乏層１２内で発生した光電流が高速で検出されることになる。また、Ｐ⁺拡散層３，４を含むフォトダイオード単位セルがマトリックス状に配設（マルチチャンネル化）されているので、フォトダイオードアレイ１において入射光の入射位置も検出されることになる。
【００２６】
なお、半導体基板２の端部に空乏層１２が繋がるとリーク電流が増大することになるが、Ｎ⁺チャンネルストップ層７はＮ⁺チャンネルストップ層６よりも幅広とされているので、Ｎ⁺チャンネルストップ層７の下方には、空乏層１２が形成されない領域１３が存在することになり、半導体基板２の端部においてリーク電流が増大するのを抑制することができる。
【００２７】
このように、フォトダイオードアレイ１にあっては、半導体基板２の入射面に対する裏面側に、Ｐ⁺拡散層３，４と、Ｎ⁺チャンネルストップ層６，７とが設けられるので、エネルギー線の入射面側に電極取出しによる不感領域が発生することはなく、エネルギー線が検出可能となる部分の面積を拡大することが可能となる。
【００２８】
Ｎ⁺チャンネルストップ層６を介してバイアス電圧を印加していくとＮ⁺チャンネルストップ層６の下方で隣り合う空乏層１２が繋がってしまい、Ｎ⁺チャンネルストップ層６にはバイアス電圧がそれ以上印加できなくなる。しかしながら、Ｎ⁺チャンネルストップ層７が設けられているので、Ｎ⁺チャンネルストップ層７の下方には半導体基板２の入射面側までの間において空乏層１２が形成されない領域１３が設けられることになり、Ｎ⁺チャンネルストップ層６の下方で隣り合う空乏層１２が繋がった後も、Ｎ⁺チャンネルストップ層７を介してバイアス電圧を印加し続けることができ、半導体基板２の空乏化を更に進めることができる。この結果、フォトダイオードアレイ１において、エネルギー線の検出感度及び応答速度が低下するのを抑制することが可能となる。
【００２９】
なお、フォトダイオードアレイ１は、基本的に空乏層１２が半導体基板２の入射面（Ｎ⁺拡散層８）全体に広がった完全空乏化された状態で使用される。この完全空乏化された状態において空乏層１２は、Ｎ⁺チャンネルストップ層６の下方において全て繋がっており、空乏層１２の端は半導体基板２の端部近傍まで達している。この半導体基板２の端部近傍までの空乏層１２の広がりは、印加するバイアス電圧によって調節することができるため、Ｐ⁺拡散層４を小さくしても空乏層１２を半導体基板２の端部近傍まで広げることが可能である。これにより、Ｐ⁺拡散層４の幅（面積）をＰ⁺拡散層３の幅（面積）よりも小さく設定した場合においても、空乏層１２に発生したキャリアはＰ⁺拡散層４に集められることになり、フォトダイオードアレイ１の有感領域の減少が抑えられて、フォトダイオードアレイ１のエネルギー線の受光感度に影響を及ぼすことが抑制される。
【００３０】
また、フォトダイオードアレイ１は、図５に示されるように、複数個のフォトダイオードアレイ１をマトリックス状に並設して使用することもできる。
【００３１】
Ｎ⁺チャンネルストップ層７に隣接するＰ⁺拡散層４の幅とＮ⁺チャンネルストップ層７の幅との和は、Ｎ⁺チャンネルストップ層７に隣接しないＰ⁺拡散層３の幅とＮ⁺チャンネルストップ層６の幅との和と等しくなるように設定されることにより、図５に示されるように、Ｐ⁺拡散層４を含むフォトダイオード単位セル（単位領域）の幅ａはＰ⁺拡散層３を含むフォトダイオード単位セル（単位領域）の幅ａと等しくなり、フォトダイオードアレイ１におけるフォトダイオード単位セル（単位領域）の面積は全て等しくされているので、特に、複数個のフォトダイオードアレイ１をマトリックス状に配設して場合において、エネルギー線を大面積で容易に検出することができると共に、エネルギー線の入射位置を適切に検出することができる。
【００３２】
なお、Ｎ⁺チャンネルストップ層７は、半導体基板２の端部に設ける必要はなく、いずれかのＮ⁺チャンネルストップ層６の位置（フォトダイオード単位セル間の位置）に設けるようにしてもよい。しかしながら、Ｎ⁺チャンネルストップ層７の下方の領域１３は空乏化されないために、フォトダイオードアレイ１のフォトダイオード単位セルの間に不感領域が存在することになる。したがって、フォトダイオードアレイ１のフォトダイオード単位セルの間に不感領域が存在する、及び、半導体基板２の端部においてリーク電流が発生するという二つの現象の発生を回避するためには、Ｎ⁺チャンネルストップ層７は、半導体基板２の端部に設けたほうが好ましい。
【００３３】
本発明は、前述した実施形態に限定されるものではなく、上述した数値等も適宜変更して設定することができ、また、本発明を放射線等のエネルギー線を検出するための様々な半導体エネルギー検出素子に適用することができる。
【００３４】
【発明の効果】
以上、詳細に説明したように、本発明によれば、エネルギー線の検出感度及び応答速度の低下を抑制することができると共に、エネルギー線が検出可能となる部分の面積を拡大することが可能な半導体エネルギー検出素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体エネルギー検出素子を示す平面図である。
【図２】本発明の実施形態に係る半導体エネルギー検出素子の断面構造を示す概略図である。
【図３】本発明の実施形態に係る半導体エネルギー検出素子の断面構造を示す概略図である。
【図４】本発明の実施形態に係る半導体エネルギー検出素子の断面構造を示す概略図である。
【図５】本発明の実施形態に係る半導体エネルギー検出素子をマトリックス状に並設した状態を示した平面図である。
【符号の説明】
１…フォトダイオードアレイ、２…半導体基板、３…Ｐ⁺拡散層、４…Ｐ⁺拡散層、６…Ｎ⁺チャンネルストップ層、７…Ｎ⁺チャンネルストップ層、８…Ｎ⁺拡散層、９…配線、１０…ＡＲコート層、１１…バンプ、１２…空乏層、１３…空乏層が形成されない領域。

Claims (3)

1. 第１導電型の半導体からなり、入射面から所定波長域のエネルギー線が入射する半導体基板を備え、
   前記半導体基板の前記入射面に対する裏面側には、第２導電型の半導体からなる第２導電型の拡散層が所定の間隔で複数配列されており、
   前記第２導電型の拡散層の間には、前記半導体基板よりも不純物濃度の高い第１導電型の半導体からなり、前記第２導電型の拡散層を分離するための第１の第１導電型の拡散層が設けられ、
   前記第２導電型の拡散層の配列の外側には、前記半導体基板よりも不純物濃度の高い第１導電型の半導体からなり、前記第１の第１導電型の拡散層よりも幅広に形成された第２の第１導電型の拡散層が設けられていることを特徴とする半導体エネルギー検出素子。
2. 前記第２の第１導電型の拡散層に隣接する第２導電型の拡散層の幅と前記第２の第１導電型の拡散層の幅との和は、前記第２の第１導電型の拡散層に隣接しない第２導電型の拡散層の幅と前記第１の第１導電型の拡散層の幅との和と等しくなるように設定されていることを特徴とする請求項１に記載の半導体エネルギー検出素子。
3. 前記第２の第１導電型の拡散層は、前記半導体基板の端部に設けられていることを特徴とする請求項１又は請求項２に記載の半導体エネルギー検出素子。

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