WO2016013170A1 - フォトダイオード、フォトダイオードアレイ、及び固体撮像素子 - Google Patents

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type semiconductor
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祐輔 坂田
学 薄田
三佳 森
廣瀬　裕
加藤　剛久
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パナソニックＩｐマネジメント株式会社
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    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/60—Thermal-PV hybrids

Definitions

  • the present disclosure relates to a photodiode, a photodiode array, and a solid-state imaging device, and particularly relates to a photodiode that detects weak light.
  • APDs avalanche photodiodes
  • the APD is a photodiode in which signal charges generated by photoelectric conversion are multiplied using avalanche breakdown to increase detection sensitivity.
  • Patent Document 1 a high-sensitivity image sensor
  • Patent Document 2 a photodetector
  • the present disclosure is intended to provide a photodiode, a photodiode array, and a solid-state imaging device in which dark current is reduced to the limit.
  • a solid-state imaging device is a photodiode that multiplies charges generated by photoelectric conversion in an avalanche region, and is opposed to the first surface and the first surface.
  • a semiconductor layer having a second surface; a first semiconductor region disposed in the semiconductor layer and in contact with the first surface; and disposed in the semiconductor layer and connected to the first semiconductor region.
  • a second semiconductor region, and a third semiconductor region disposed between the second semiconductor region and the second surface, wherein the semiconductor layer and the third semiconductor region have first conductivity.
  • the first semiconductor region and the second semiconductor region are of a second conductivity type opposite to the first conductivity type, the first semiconductor region and the second semiconductor region And the impurity concentration of the third semiconductor region is
  • Each of the avalanche regions is higher than the impurity concentration of the semiconductor layer, and the avalanche region is a region sandwiched between the second semiconductor region and the third semiconductor region inside the semiconductor layer.
  • the semiconductor region has a smaller area than the second semiconductor region in plan view.
  • a highly sensitive photodetector with low dark current can be realized.
  • FIG. 1 is a cross-sectional view of a photodetector including a photodiode according to the first embodiment.
  • FIG. 2 is a plan view of the photodiode according to the first embodiment.
  • FIG. 3 is a cross-sectional view of a photodetector including a photodiode according to a modification of the first embodiment.
  • FIG. 4 is a cross-sectional view of a photodetector including a photodiode according to the second embodiment.
  • FIG. 5 is a plan view of the photodiode according to the second embodiment.
  • FIG. 6 is a cross-sectional view of a photodetector including the photodiode array according to the third embodiment.
  • FIG. 1 is a cross-sectional view of a photodetector including a photodiode according to the first embodiment.
  • FIG. 2 is a plan view of the photodiode according to the first embodiment.
  • FIG. 3 is a
  • FIG. 7 is a plan view of the photodiode array according to the third embodiment.
  • FIG. 8 is a cross-sectional view of the solid-state imaging device according to the fourth embodiment.
  • FIG. 9 is a plan view of the solid-state imaging device according to the fourth embodiment.
  • FIG. 10 is an equivalent circuit diagram of the solid-state imaging device according to the fourth embodiment.
  • FIG. 11 is a conceptual diagram illustrating the integration of the solid-state imaging device according to the fourth embodiment.
  • FIG. 12 is an equivalent circuit diagram of the photodiode array according to the fifth embodiment.
  • FIG. 1 is a cross-sectional view of a photodetector including a photodiode according to the first embodiment
  • FIG. 2 is a plan view of the photodiode according to the first embodiment.
  • FIG. 2 is a partially transparent view for clearly showing the arrangement of the photodiodes in plan view.
  • FIG. 2 is a plan view of the interface S1 shown in FIG. In the present specification, the “plan view” refers to viewing from the normal direction of the interface S1 and the interface S2.
  • the photodiode 1 includes a P ⁇ type semiconductor layer 11, N + type semiconductor regions 12 and 13 disposed in the P ⁇ type semiconductor layer 11, and a P type semiconductor region 14.
  • the P ⁇ type semiconductor layer 11 is a semiconductor layer having an interface S1 which is a first surface and an interface S2 which is a second surface, and the interface S1 and the interface S2 are opposed to each other.
  • the N + type semiconductor region 12 is a first semiconductor region having a higher impurity concentration than the P ⁇ type semiconductor layer 11 and in contact with the interface S1.
  • the N + type semiconductor region 13 has a higher impurity concentration than the P ⁇ type semiconductor layer 11 and is a second semiconductor region connected to the N + type semiconductor region 12.
  • the P-type semiconductor region 14 is a third semiconductor region having an impurity concentration higher than that of the P ⁇ type semiconductor layer 11 and disposed between the N + type semiconductor region 13 and the interface S2.
  • a region sandwiched between the N + type semiconductor region 13 and the P type semiconductor region 14 is an avalanche multiplication region AM.
  • the N + type semiconductor region 12 has a smaller area than the N + type semiconductor region 13 in plan view.
  • the photodetector including the photodiode 1 is arranged in the interlayer insulating film 17 disposed so as to be in contact with the interface S1, the wiring layer 19 electrically connected to the N + type semiconductor region 12, and the interlayer insulating film 17.
  • the contact plug 18 is made of, for example, a metal containing tungsten (W).
  • the metal wiring 19 is made of, for example, a metal mainly containing any one of Al, Cu, and Ti.
  • FIG. 1 is a cross-sectional view in the case where the photodetector including the photodiode 1 according to the present embodiment is a back-illuminated photodetector.
  • the backside irradiation refers to irradiation from the interface S2 side of the interfaces S1 and S2 of the P ⁇ type semiconductor layer 11.
  • the following method can be given.
  • a P ⁇ type semiconductor layer 11 formed by epitaxial growth is formed on an SOI substrate having a P + type semiconductor region 10 as a Si substrate, a BOX layer, and a seed layer.
  • N + type semiconductor regions 12 and 13 and a P type semiconductor region 14 are formed in the P ⁇ type semiconductor layer 11 by ion implantation.
  • an interlayer insulating film 17, a contact plug 18, a metal wiring 19, and an interlayer insulating film 26 are formed in this order on the interface S1 side of the P ⁇ type semiconductor layer 11.
  • the interlayer insulating film 26 and the semiconductor substrate 27 are joined, and the Si substrate and the BOX layer in the SOI substrate are removed using a polishing process or an etching process.
  • the transparent electrode 20 is formed on the P + type semiconductor region 10.
  • the P-type semiconductor region 14 is disposed inside the P-type semiconductor layer 11 and is not exposed to the interface S2.
  • a P + type semiconductor region 10 which is a seventh semiconductor region is disposed at the interface S2.
  • the impurity concentration of the P + type semiconductor region 10 is higher than the impurity concentration of the P ⁇ type semiconductor layer 11.
  • the photoelectric conversion region PD for photoelectrically converting the incident photon h ⁇ extends to the range shown in FIG.
  • an avalanche multiplication region AM is generated.
  • This predetermined value varies depending on the material and the distance between the N + type semiconductor region 12 and the P type semiconductor region 14. For example, when the material is silicon and the distance is about 0.5 ⁇ m to about 1.0 ⁇ m, the electric field strength of the avalanche multiplication region AM is about 4 ⁇ 10 5 V / cm.
  • the main source of dark current is a depletion region formed at the interface S1 having a high defect density.
  • the depletion region at the interface S1 occurs at the boundary between the N + type semiconductor region 12 and the P ⁇ type semiconductor layer 11.
  • the N + type semiconductor region 12 can be formed with a small area with respect to the photoelectric conversion region PD, dark current can be reduced.
  • the N + type semiconductor region 12 is desirably formed as small as possible, but is desirably formed in such a size and concentration that the depletion layer does not extend to the contact plug 18 even when a voltage is applied.
  • the avalanche multiplication region AM is formed between the N + type semiconductor region 13 and the P type semiconductor region 14. Therefore, when the area of the N + type semiconductor region 13 is expanded, a region where charges generated in the photoelectric conversion region PD are multiplied is expanded, and an area where photons can be detected is improved. At this time, even if the N + type semiconductor region 13 is expanded, the dark current generated from the interface S1 does not increase unless the N + type semiconductor region 12 is expanded.
  • the size of the N + type semiconductor region 12 is, for example, a substantially square with one side being 100 nm to 10 ⁇ m, and the concentration is, for example, 10 17 to 10 20 cm ⁇ 3 .
  • the size of the N + type semiconductor region 13 is, for example, a substantially square with one side of 1 ⁇ m to 1 mm or more, and is larger than the N + type semiconductor region 12.
  • the P-type semiconductor region 14 is desirably formed wider than the N + type semiconductor region 13 in plan view. Electrons of signal charges generated by photoelectric conversion on the interface S2 side than the P-type semiconductor region 14 tend to flow toward a place where the potential is highest in the positive direction in the P-type semiconductor region 14.
  • the P-type semiconductor region 14 is formed to be narrower than the N + -type semiconductor region 13
  • electrons tend to flow around the P-type semiconductor region 14 having a low P-type concentration and a low electric field strength. Therefore, charges that do not pass through the avalanche multiplication region AM are less likely to cause avalanche multiplication, and the photon detection efficiency is reduced.
  • the P-type semiconductor region 14 may be reduced with respect to the N + -type semiconductor region 13. In this case, since the electric field intensity around the N + type semiconductor region 13 is weakened, edge breakdown around the N + type semiconductor region 13 can be prevented.
  • a region having a low impurity concentration be provided between the P-type semiconductor region 14 and the N + type semiconductor region 13.
  • Zener breakdown is more likely to occur than avalanche breakdown. That is, since the probability that avalanche multiplication occurs will decrease, photon detection efficiency may be reduced.
  • the concentration of the P-type semiconductor region 14 is equal to or higher than the concentration at which avalanche multiplication can be generated between the N-type semiconductor region 13 and the depletion layer is closer to the interface S2 than the P-type semiconductor region 14. It is desirable that it be formed to have a concentration and thickness that extend to The concentration of the P-type semiconductor region 14 is, for example, 10 16 to 10 18 cm ⁇ 3 and the thickness is 0.1 to 0.5 ⁇ m.
  • a low concentration N type region is formed around the N + type semiconductor region 13.
  • the electric field may be weakened by reducing the concentration in the peripheral portion.
  • a P-type semiconductor region may be formed on the interface S1 of the P ⁇ type semiconductor layer 11 to suppress a depletion layer extending around the N + type semiconductor region. Is possible. However, in this case, it is desirable to provide an N ⁇ type or P ⁇ type electric field relaxation region around the N + type semiconductor region 12 so that a strong electric field is formed on the interface S1 and edge breakdown does not occur.
  • the P-type semiconductor region 14 may be formed by epitaxial growth while changing the impurity concentration in the process of forming the P-type semiconductor layer 11 by epitaxial growth. With this configuration, the defect density of the avalanche multiplication region AM is reduced compared to the case where the P-type semiconductor region 14 is formed by the ion implantation method, and dark current generated from within the P-type semiconductor region 14 can be suppressed. . Along with this, it is possible to suppress the multiplying electrons generated by multiplying the dark current.
  • an N-type impurity may be implanted around the P-type semiconductor region 14 formed by epitaxial growth by an ion implantation method to cancel the impurity concentration.
  • the N + type semiconductor region 13 may be formed by epitaxial growth while changing the dopant and impurity concentration in the process of forming the P ⁇ type semiconductor layer 11 by epitaxial growth.
  • the defect density of the avalanche multiplication region AM is reduced as compared with the case where the N + type semiconductor region 13 is formed by the ion implantation method, and dark current generated from within the N + type semiconductor region 13 can be suppressed. .
  • a P type impurity may be implanted around the N + type semiconductor region 13 formed by epitaxial growth by an ion implantation method to cancel the impurity concentration.
  • the defect density can be reduced.
  • the impurity concentration and thickness are changed, the impurity may be added using an ion implantation method. However, it is desirable that the impurity concentration be formed at a predetermined concentration during epitaxial growth so that defects due to ion implantation are unlikely to occur in the avalanche multiplication region AM.
  • FIG. 3 is a cross-sectional view of a photodetector including a photodiode according to a modification of the first embodiment.
  • the photodiode 2 does not include the P-type semiconductor region 14 and has a configuration in which the P + -type semiconductor region 10 is disposed so as to be in contact with the interface S2.
  • the avalanche multiplication region AM becomes the P + type semiconductor region 10 and the N + type semiconductor region 10. It is formed between the type semiconductor region 13.
  • the P ⁇ type semiconductor layer 11 is formed on the P + type semiconductor substrate, and the photoelectric conversion region PD is formed from the interface S1 side.
  • light may be irradiated.
  • signal charges generated by photoelectric conversion on the interface S1 side with respect to the N + type semiconductor region 13 are unlikely to pass through the avalanche region AM. Therefore, red light or infrared light that easily generates photoelectric conversion also in the photoelectric conversion region PD. It is desirable to use it as a photodetector for light detection.
  • the N + type semiconductor region 12 be arranged near the end of the N + type semiconductor region 13 so that the contact plug 18 and the metal wiring 19 are unlikely to overlap the photoelectric conversion region PD.
  • the impurity concentration of the P + type semiconductor region 10 is, for example, 10 17 to 10 19 cm ⁇ 3
  • the impurity concentration of the P ⁇ type semiconductor layer 11 is, for example, 10 13 to 10 16 cm ⁇ 3
  • the impurity concentration of the N + type semiconductor region 12 is, for example, 10 17 to 10 20 cm ⁇ 3
  • the impurity concentration of the N + type semiconductor region 13 is, for example, 10 17 to 10 19 cm ⁇ 3
  • the impurity concentration of the P-type semiconductor region 14 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • FIG. 4 is a cross-sectional view of a photodetector including the photodiode according to the second embodiment
  • FIG. 5 is a plan view of the photodiode according to the second embodiment.
  • FIG. 5 is a partially transparent view for clearly showing the arrangement of the photodiodes in plan view.
  • FIG. 5 is a plan view of the interface S1 shown in FIG.
  • the photodiode 2 according to the second embodiment is different from the photodiode 1 according to the first embodiment in that it includes an N + type semiconductor region 15 having an impurity concentration higher than that of the P ⁇ type semiconductor layer 11.
  • description of the same points as those of the photodiode 1 according to the first embodiment will be omitted, and different points will be mainly described.
  • the N + type semiconductor region 15 is a fourth semiconductor region that is disposed inside the P ⁇ type semiconductor layer 11, is in contact with the interface S ⁇ b> 1, and surrounds the periphery of the N + type semiconductor region 12 in plan view.
  • the N + type semiconductor region 15 is arranged so as to surround the N + type semiconductor region 12. According to this configuration, since most of the surface (interface S1) of the P ⁇ type semiconductor layer 11 can be deactivated by the N + type semiconductor region 15, the area of the depletion layer that is a source of dark current is minimized. Can be suppressed. As a result, dark current flowing into the P-type semiconductor region 14 can be reduced.
  • the N + type semiconductor region 15 is preferably formed as close to the N + type semiconductor region 12 as long as it can be separated from the N + type semiconductor region 12 in order to reduce dark current due to defects on the surface of the P ⁇ type semiconductor layer 11. .
  • the photodiode 2 may further include a P-type semiconductor region 16 that covers the N + type semiconductor region 15.
  • the P-type semiconductor region 16 is a sixth semiconductor region disposed between the N + type semiconductor region 13 and the N + type semiconductor region 15, and between the N + type semiconductor region 12 and the N + type semiconductor region 15. This is the fifth semiconductor region formed and arranged.
  • the impurity concentration of the P-type semiconductor region 16 is higher than the impurity concentration of the P ⁇ type semiconductor layer 11.
  • the N + type semiconductor region 13 can be disposed at a shallow position from the surface of the P ⁇ type semiconductor layer 11, that is, from the interface S1. Thereby, it becomes easy to suppress the spread of the concentration profile of the N + type semiconductor region 15.
  • a part of the P ⁇ type semiconductor layer 11 is left as a region having a low impurity concentration between the P type semiconductor region 16 and the N + type semiconductor region 12. That is, the impurity concentration in the region between the P-type semiconductor region 16 and the N + -type semiconductor region 12 is lower than the impurity concentration in the P-type semiconductor region 16. As a result, a steep PN junction is not formed between the N + type semiconductor region 12 and the P type semiconductor region 16, and a tunnel current via a surface defect can be suppressed from flowing.
  • the P type The semiconductor region 16 may be in contact with the N + type semiconductor region 12 or may be formed inside the N + type semiconductor region 12.
  • the N + type semiconductor region 12 may be formed so as to cancel the P-type semiconductor region 16 by ion implantation.
  • the P-type semiconductor region 16 is disposed apart from the N + type semiconductor region 13 and is in contact with the N + type semiconductor region 15. That is, the P-type semiconductor region 16 is disposed at a position closer to the N + type semiconductor region 15 than the N + type semiconductor region 13. This indicates that, for example, when the P-type semiconductor region 16 is formed by ion implantation, the implantation depth of the P-type semiconductor region 16 is closer to the N + type semiconductor region 15 than the N + type semiconductor region 13. With this configuration, the electric field between the P-type semiconductor region 16 and the N + -type semiconductor region 13 is relaxed, and an increase in dark current due to an increase in electric field strength can be suppressed.
  • a reverse bias voltage is applied between the N + type semiconductor region 12 and the P + type semiconductor region 10 (P ⁇ type semiconductor layer 11), and the N + type semiconductor region 15 and the P + type semiconductor region are also applied. It is desirable to apply a reverse bias voltage (first voltage) between the region 10 (P ⁇ type semiconductor layer 11). As a result, some of the dark current generated due to surface defects on the substrate surface can flow to the N + type semiconductor region 15, and the dark current flowing into the N + type semiconductor region 12 can be reduced.
  • the absolute value of the reverse bias voltage (first voltage) applied between the N + type semiconductor region 15 and the P + type semiconductor region 10 (P ⁇ type semiconductor layer 11) is expressed as the N + type semiconductor region 12 and the P + type semiconductor region 12. It is desirable to make it larger than the absolute value of the reverse bias voltage (second voltage) applied between the semiconductor region 10 (P-type semiconductor layer 11). Thereby, the dark current flowing into the N + type semiconductor region 15 increases, and accordingly, the dark current flowing into the N + type semiconductor region 12 can be further suppressed.
  • the N + type semiconductor region 15 is farther from the P type semiconductor region 14 than the N + type semiconductor region 13, breakdown is less likely to occur even when a high reverse bias voltage is applied compared to the N + type semiconductor region 12. .
  • the voltage between the N + type semiconductor region 15 and the N + type semiconductor region 12 may be limited to a level that can electrically isolate the N + type semiconductor region 15 and the N + type semiconductor region 12 in the dark. desirable.
  • the contact plug 18A for applying a voltage to the N + type semiconductor region 15 is desirably arranged at a position where it is not depleted even when a voltage is applied, in order to suppress dark current flowing through the N + type semiconductor region 15.
  • the P-type semiconductor region 14 may be changed so as to be uniformly formed in the plane in a plan view. According to this configuration, electrons out of charges generated by photoelectric conversion between the P-type semiconductor region 14 and the P + type semiconductor region 10 flow toward the N + type semiconductor region 13 to which a reverse bias voltage is applied. It becomes easy. For this reason, it becomes easy to pass the avalanche multiplication area
  • the impurity concentration of the P + type semiconductor region 10 is, for example, 10 17 to 10 19 cm ⁇ 3 .
  • the impurity concentration of the P ⁇ type semiconductor layer 11 is, for example, 10 13 to 10 16 cm ⁇ 3 .
  • the impurity concentration of the N + type semiconductor region 12 is, for example, 10 17 to 10 20 cm ⁇ 3 .
  • the impurity concentration of the N + type semiconductor region 13 is, for example, 10 17 to 10 19 cm ⁇ 3 .
  • the impurity concentration of the P-type semiconductor region 14 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • the impurity concentration of the N + type semiconductor region 15 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • the impurity concentration of the P-type semiconductor region 16 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • FIG. 6 is a cross-sectional view of a photodetector including the photodiode array according to the third embodiment
  • FIG. 7 is a plan view of the photodiode array according to the third embodiment.
  • FIG. 7 is a plan view of the interface S1 shown in FIG.
  • the photodiode array 3 includes a plurality of pixels 30, and each pixel 30 includes a photodiode.
  • the photodiode includes a P ⁇ type semiconductor layer 11, N + type semiconductor regions 12 and 13 disposed in the P ⁇ type semiconductor layer 11, and a P type semiconductor region 14.
  • the P ⁇ type semiconductor layer 11 is a semiconductor layer having an interface S1 which is a first surface and an interface S2 which is a second surface, and the interface S1 and the interface S2 are opposed to each other.
  • the N + type semiconductor region 12 is a first semiconductor region having a higher impurity concentration than the P ⁇ type semiconductor layer 11 and in contact with the interface S1.
  • the N + type semiconductor region 13 has a higher impurity concentration than the P ⁇ type semiconductor layer 11 and is a second semiconductor region connected to the N + type semiconductor region 12.
  • the P-type semiconductor region 14 is a third semiconductor region having an impurity concentration higher than that of the P ⁇ type semiconductor layer 11 and disposed between the N + type semiconductor region 13 and the interface S2.
  • a region sandwiched between the N + type semiconductor region 13 and the P type semiconductor region 14 is an avalanche multiplication region AM.
  • the N + type semiconductor region 12 has a smaller area than the N + type semiconductor region 13 in plan view.
  • the pixel 30 is disposed in the interlayer insulating film 17 disposed so as to be in contact with the interface S1, the metal wiring 19 electrically connected to the N + type semiconductor region 12, and the interlayer insulating film 17, and is disposed in the N + type semiconductor.
  • a contact plug 18 that electrically connects the region 12 and the first metal wiring 19 is provided.
  • the contact plug 18 is made of, for example, a metal containing tungsten (W).
  • the metal wiring 19 is made of, for example, a metal mainly containing any one of Al, Cu, and Ti.
  • FIG. 6 is a cross-sectional view when the photodetector according to the present embodiment is a back-illuminated photodetector. As a processing method, the following method is mentioned, for example.
  • a P ⁇ type semiconductor layer 11 formed by epitaxial growth is formed on an SOI substrate having a P + type semiconductor region 10 as a Si substrate, a BOX layer, and a seed layer.
  • N + type semiconductor regions 12 and 13 and a P type semiconductor region 14 are formed in the P ⁇ type semiconductor layer 11 by ion implantation.
  • an interlayer insulating film 17, a contact plug 18, a metal wiring 19, and an interlayer insulating film 26 are formed in this order on the interface S1 side of the P ⁇ type semiconductor layer 11.
  • the interlayer insulating film 26 and the semiconductor substrate 27 are joined, and the Si substrate and the BOX layer in the SOI substrate are removed using a polishing process or an etching process.
  • the transparent electrode 20 is formed on the P + type semiconductor region 10.
  • the photoelectric conversion region PD that photoelectrically converts the incident photon h ⁇ extends to the range shown in FIG.
  • an avalanche multiplication region AM is generated. This predetermined value varies depending on the material and the distance between the N + type semiconductor region 12 and the P type semiconductor region 14. For example, when the material is silicon and the distance is about 0.5 ⁇ m to about 1.0 ⁇ m, the electric field strength of the avalanche multiplication region AM is about 4 ⁇ 10 5 V / cm.
  • the main source of dark current is a depletion region formed at the interface S1 having a high defect density.
  • the depletion region at the interface S1 occurs at the boundary between the N + type semiconductor region 12 and the P ⁇ type semiconductor layer 11.
  • the N + type semiconductor region 12 can be formed with a small area with respect to the photoelectric conversion region PD, so that dark current can be reduced.
  • the N + type semiconductor region 12 is desirably formed as small as possible, but is desirably formed in such a size and concentration that the depletion layer does not extend to the contact plug 18 even when a voltage is applied.
  • the avalanche multiplication region AM is formed between the N + type semiconductor region 13 and the P type semiconductor region 14. Therefore, when the area of the N + type semiconductor region 13 is expanded, a region where charges generated in the photoelectric conversion region PD are multiplied is expanded, and an area where photons can be detected is improved. At this time, even if the N + type semiconductor region 13 is expanded, the dark current generated from the interface S1 of the substrate does not increase unless the N + type semiconductor region 12 is expanded.
  • the size of the N + type semiconductor region 12 is, for example, a substantially square with one side being 100 nm to 10 ⁇ m, and the concentration is, for example, 10 17 to 10 20 cm ⁇ 3 .
  • the size of the N + type semiconductor region 13 is, for example, a substantially square with one side of 1 ⁇ m to 1 mm or more, and is larger than the N + type semiconductor region 12.
  • the S / N ratio with respect to the dark current generated at the interface S1 is improved as the N + type semiconductor region 13 is made wider with respect to the area of the N + type semiconductor region 12.
  • the N + type semiconductor region 13 is separated so that adjacent pixels are not electrically connected. If a signal leaks to the N + type semiconductor region 13 of the adjacent pixel at the time of detecting the optical signal, there is a concern that crosstalk will occur. If separation is difficult, a P-type semiconductor region may be provided between the N + type semiconductor regions 13 of adjacent pixels.
  • a region having a low impurity concentration be provided between the P-type semiconductor region 14 and the N + type semiconductor region 13.
  • Zener breakdown is more likely to occur than avalanche breakdown. That is, since the probability that avalanche multiplication occurs will decrease, photon detection efficiency may be reduced.
  • the concentration and thickness of the P-type semiconductor region 14 can cause avalanche multiplication between the P-type semiconductor region 14 and the N + -type semiconductor region 13, and the depletion layer can be used in the P-type semiconductor region 14. It is desirable that it is formed so as to extend to the interface S2 side.
  • the concentration of the P-type semiconductor region 14 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • a low concentration N type region is formed around the N + type semiconductor region 13.
  • the electric field may be weakened by reducing the concentration in the peripheral portion.
  • a P-type semiconductor region may be formed on the interface S1 of the P ⁇ type semiconductor layer 11 to suppress a depletion layer extending around the N + type semiconductor region. Is possible. However, in this case, it is desirable to provide an N ⁇ type or P ⁇ type electric field relaxation region around the N + type semiconductor region 12 so that a strong electric field is formed on the interface S1 and edge breakdown does not occur.
  • an N + type semiconductor region 15 is formed.
  • the N + type semiconductor region 15 is a fourth semiconductor region that is disposed inside the P ⁇ type semiconductor layer 11, is in contact with the interface S ⁇ b> 1, and surrounds the periphery of the N + type semiconductor region 12 in plan view. is there.
  • the area of the depletion layer that is a source of dark current can be minimized. Thereby, the dark current flowing into the P-type semiconductor region 14 can be reduced.
  • the N + type semiconductor region 15 is desirably formed as close to the N + type semiconductor region 12 as long as it can be separated from the N + type semiconductor region 12 in order to reduce dark current due to defects on the substrate surface.
  • the N + type semiconductor region 15 is arranged in common for the plurality of pixels 30.
  • the N + type semiconductor region 15 is a high-concentration P-type, applying a high reverse bias voltage so as to cause avalanche multiplication creates a strong electric field at the PN junction on the substrate surface. There is a concern that the dark current deteriorates due to the down.
  • the photodiode array 3 further includes a P-type semiconductor region 16.
  • the P-type semiconductor region 16 is a sixth semiconductor region disposed between the N + type semiconductor region 13 and the N + type semiconductor region 15, and is disposed between the N + type semiconductor region 12 and the N + type semiconductor region 15.
  • the impurity concentration of the P-type semiconductor region 16 is higher than the impurity concentration of the P ⁇ type semiconductor layer 11.
  • the N + type semiconductor region 13 can be formed at a shallow position from the surface of the P ⁇ type semiconductor layer 11, that is, from the interface S1. . Thereby, it becomes easy to suppress the spread of the concentration profile of the N + type semiconductor region 15.
  • a part of the P ⁇ type semiconductor layer 11 is left as a region having a low impurity concentration between the P type semiconductor region 16 and the N + type semiconductor region 12. That is, the impurity concentration in the region between the P-type semiconductor region 16 and the N + -type semiconductor region 12 is lower than the impurity concentration in the P-type semiconductor region 16. As a result, a steep PN junction is not formed between the N + type semiconductor region 12 and the P type semiconductor region 16, and a tunnel current via a surface defect can be suppressed from flowing.
  • the P-type semiconductor region 16 is in contact with the N + type semiconductor region 12. Also good.
  • the N + type semiconductor region 12 may be formed by repelling the P type semiconductor region 16 by ion implantation.
  • the P-type semiconductor region 16 is disposed apart from the N + type semiconductor region 13 and is in contact with the N + type semiconductor region 15. That is, the P-type semiconductor region 16 is disposed at a position closer to the N + type semiconductor region 15 than the N + type semiconductor region 13. This indicates that, for example, when the P-type semiconductor region 16 is formed by ion implantation, the implantation depth of the P-type semiconductor region 16 is closer to the N + type semiconductor region 15 than the N + type semiconductor region 13. With this configuration, the electric field between the P-type semiconductor region 16 and the N + -type semiconductor region 13 is relaxed, and an increase in dark current due to an increase in electric field strength can be suppressed.
  • a reverse bias voltage is applied between the N + type semiconductor region 12 and the P + type semiconductor region 10 (P ⁇ type semiconductor layer 11), and the N + type semiconductor region 15 and the P + type semiconductor region are also applied. It is desirable that a reverse bias voltage (first voltage) be applied to 10 (P-type semiconductor layer 11). As a result, some of the dark current generated due to surface defects on the substrate surface can flow to the N + type semiconductor region 15, and the dark current flowing into the N + type semiconductor region 12 can be reduced.
  • the potential barrier between the N + type semiconductor region 12 and the N + type semiconductor region 15 may be lower than the potential barrier between the N + type semiconductor region 12 and the N + type semiconductor region 12 in the adjacent pixel. desirable.
  • a reverse bias voltage (first voltage) applied between the N + type semiconductor region 15 and the P + type semiconductor region 10 (P ⁇ type semiconductor layer 11) is changed to the N + type semiconductor region 12 and the P + type semiconductor region 10. It is desirable that the voltage be higher than the reverse bias voltage (second voltage) applied to the (P ⁇ type semiconductor layer 11). Thereby, the dark current flowing into the N + type semiconductor region 15 increases, and accordingly, the dark current flowing into the N + type semiconductor region 12 can be further suppressed.
  • the contact plug 18A for applying a voltage to the N + type semiconductor region 15 is desirably arranged at a position where it is not depleted even when a voltage is applied, in order to suppress dark current flowing through the N + type semiconductor region 15.
  • the P-type semiconductor region 14 is desirably formed wider than the N + type semiconductor region 13 in plan view. Electrons of signal charges generated by photoelectric conversion on the interface S2 side than the P-type semiconductor region 14 tend to flow toward a place where the potential is highest in the positive direction in the P-type semiconductor region 14. When the P-type semiconductor region 14 is narrower than the N + -type semiconductor region 13, electrons tend to flow around the P-type semiconductor region 14 having a low P-type concentration and a low electric field strength. Therefore, charges that do not pass through the avalanche multiplication region AM are less likely to cause avalanche multiplication, and the photon detection efficiency is reduced.
  • the P-type semiconductor region 14 may be reduced with respect to the N + -type semiconductor region 13. Thereby, the electric field intensity around the N + type semiconductor region 13 can be weakened, and edge breakdown around the N + type semiconductor region 13 can be prevented.
  • the P-type semiconductor region 14 is disposed in common to the plurality of pixels 30 and is formed uniformly in the surface without being separated for each pixel 30 in a plan view.
  • electrons among the charges generated by photoelectric conversion between the P-type semiconductor region 14 and the P + -type semiconductor region 10 (P-type semiconductor layer 11) are N + -type to which a reverse bias voltage is applied. It becomes easy to flow toward the semiconductor region 13. For this reason, it becomes easy to pass the avalanche multiplication area
  • the P-type semiconductor region 14 may be formed by epitaxial growth while changing the impurity concentration in the process of forming the P-type semiconductor layer 11 by epitaxial growth. With this configuration, the defect density of the avalanche multiplication area AM is reduced compared to the case where the P-type semiconductor region 14 is formed by the ion implantation method, and dark current generated from within the substrate can be suppressed. Along with this, it is possible to suppress the multiplying electrons generated by multiplying the dark current.
  • the N + type semiconductor region 13 may be formed by epitaxial growth while changing the dopant and impurity concentration in the process of forming the P ⁇ type semiconductor layer 11 by epitaxial growth.
  • the defect density of the avalanche multiplication region AM is reduced compared to the case where the N + type semiconductor region 13 is formed by the ion implantation method, and dark current generated from the substrate can be suppressed. Along with this, it is possible to suppress the multiplying electrons generated by multiplying the dark current.
  • a P type impurity is implanted around the N + type semiconductor region 13 formed by epitaxial growth by an ion implantation method, so that the impurity concentration is offset, so Separation from pixels may be performed.
  • the defect density can be reduced.
  • the impurity concentration and thickness are changed, the impurity may be added using an ion implantation method. However, it is desirable that the impurity concentration be formed at a predetermined concentration during epitaxial growth so that defects due to ion implantation are unlikely to occur in the avalanche multiplication region AM.
  • the P ⁇ type semiconductor layer 11 is formed on the P + type semiconductor substrate, and the photoelectric conversion region PD is formed from the interface S1 side. You may irradiate light. Since the signal charge generated by photoelectric conversion on the interface S1 side with respect to the N + type semiconductor region 13 does not easily pass through the avalanche region AM, the photoelectric conversion region PD is likely to generate photoelectric conversion. It is desirable to use it as a photodetector. At this time, it is desirable that the N + type semiconductor region 12 be arranged near the end of the N + type semiconductor region 13 so that the contact plug 18 and the metal wiring 19 are unlikely to overlap the photoelectric conversion region PD.
  • the impurity concentration of the P + type semiconductor region 10 is, for example, 10 17 to 10 19 cm ⁇ 3 .
  • the impurity concentration of the P ⁇ type semiconductor layer 11 is, for example, 10 13 to 10 16 cm ⁇ 3 .
  • the impurity concentration of the N + type semiconductor region 12 is, for example, 10 17 to 10 20 cm ⁇ 3 .
  • the impurity concentration of the N + type semiconductor region 13 is, for example, 10 17 to 10 19 cm ⁇ 3 .
  • the impurity concentration of the P-type semiconductor region 14 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • the impurity concentration of the N + type semiconductor region 15 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • the impurity concentration of the P-type semiconductor region 16 is, for example, 10 16 to 10 18 cm ⁇ 3 .
  • Embodiment 4 The photodiodes and photodiode arrays according to Embodiments 1 to 3 can be applied to a solid-state imaging device.
  • the structure of the solid-state imaging device according to the fourth embodiment will be described with reference to FIGS. 8 and 9.
  • FIG. 8 is a cross-sectional view of the solid-state imaging device according to the fourth embodiment
  • FIG. 9 is a plan view of the solid-state imaging device according to the fourth embodiment.
  • FIG. 9 is a plan view of the interface S3 shown in FIG.
  • a plurality of pixels 30 ⁇ / b> A are arranged in a matrix on the semiconductor substrate 21.
  • Each of the plurality of pixels 30 ⁇ / b> A includes a photoelectric conversion unit 101, a detection circuit unit 201, and a bonding unit 301, and the photoelectric conversion unit 101 is electrically connected to the detection circuit unit 201.
  • the photoelectric conversion unit 101 is the photodiode array 3 in the third embodiment.
  • the metal wiring 19 is electrically insulated from adjacent pixels and is electrically connected to the detection circuit unit 201.
  • the metal wiring 19A is electrically connected to adjacent pixels and is arranged so that the same voltage can be applied to all the pixels 30A.
  • the detection circuit unit 201 includes a p-type semiconductor substrate 21, an n ⁇ -type charge storage unit 22, a metal wiring 23, a contact plug 24, and a wiring interlayer film 25 that is an insulating film.
  • the charge accumulation unit 22 is disposed in the semiconductor substrate 21 and accumulates signal charges from the photoelectric conversion unit 101.
  • the metal wiring 23 is a wiring arranged on the surface of the charge storage unit 22 on the photoelectric conversion unit 101 side.
  • the contact plug 24 electrically connects the charge storage unit 22 and the metal wiring 23.
  • the detection circuit unit 201 includes a reset circuit and the like which will be described later, the illustration of the circuit and the like is omitted because the figure becomes complicated.
  • the metal wiring 23 is made of, for example, a metal mainly containing any one of Al, Cu, and Ti.
  • the contact plug 24 is mainly made of a metal containing W.
  • the junction 301 electrically connects the photoelectric conversion unit 101 and the detection circuit unit 201.
  • the bonding portion 301 includes a bonding bump metal 31, a bonding base metal 32 disposed on the photoelectric conversion unit 101 side, and a bonding base metal 33 disposed on the detection circuit unit 201 side.
  • the bonding bump metal 31 is made of, for example, an alloy of tin (Sn) and silver (Ag). Since the alloy has a low melting point of 220 ° C. or lower, the photoelectric conversion unit 101 and the detection circuit unit 201 can be bonded at a low temperature. Therefore, the photoelectric conversion unit 101 and the detection circuit unit 201 are not easily affected by temperature during the bonding. Further, the bonding bump metal 31 may be an alloy containing Au. Since this alloy can easily form a narrow pitch bump by a plating method or a vapor deposition method, it is suitable for joining the photoelectric conversion unit 101 and the detection circuit unit 201 which are a narrow pitch pixel array.
  • the space surrounded by the photoelectric conversion unit 101, the detection circuit unit 201, and the bonding unit 301 is filled with the resin 34.
  • the strength of the solid-state imaging device 100 is increased as compared with the case where the space is not filled.
  • the space may not be filled with the resin 34 or the like.
  • an avalanche multiplication region AM is generated.
  • This predetermined value varies depending on the material and the distance between the N + type semiconductor region 13 and the P type semiconductor region 14. For example, when the material is silicon and the distance is about 0.5 ⁇ m to about 1.0 ⁇ m, the electric field strength of the avalanche multiplication region AM is about 4 ⁇ 10 5 V / cm.
  • the photon h ⁇ incident from above the photoelectric conversion unit 101 passes through the transparent electrode 20 and the P + type semiconductor region 10 and reaches the P ⁇ type semiconductor layer 11. Then, charges (electron-hole pairs) are generated by being absorbed by the P ⁇ type semiconductor layer 11. Electrons out of the generated charges move to the avalanche multiplication area AM and cause avalanche multiplication. The generated multiplication electrons are output to the detection circuit unit 201 side through the N + type semiconductor region 13 and the N + type semiconductor region 12. In addition, holes in the generated charges are discharged through the transparent electrode 20.
  • a dark current on the substrate surface that can be a noise is generated in a depletion layer formed around the N + type semiconductor region 12.
  • the depletion layer area on the surface of the P ⁇ type semiconductor layer 11 is suppressed to be small, and the dark current can be absorbed using the N + type semiconductor region 15. Dark current generated due to defects on the substrate surface can be suppressed to an extremely small level. Further, by forming at least one of the P-type semiconductor region 14 and the N + -type semiconductor region 13 by low-defect epitaxial growth, dark current generated from defects in the substrate can be reduced.
  • a so-called electron readout method is adopted in which electrons in the electron-hole pairs generated in the photoelectric conversion unit 101 are read out as signal charges.
  • the present invention is not limited to this. It is also possible to adopt a so-called hole readout method in which holes are read as signal charges by replacing the p-type with the n-type and the n-type with the p-type and changing the voltage conditions.
  • FIG. 10 is an equivalent circuit diagram of the solid-state imaging device according to the fourth embodiment.
  • a signal charge is generated inside the photoelectric conversion unit 101, and a multiplication current i flows accordingly.
  • the pixel size is 25 ⁇ m ⁇ 25 ⁇ m
  • the size of the charge storage unit 22 is 10 ⁇ m ⁇ 10 ⁇ m
  • the thickness is 1 ⁇ m
  • the capacitance C is , Approximately 10 fF.
  • the solid-state imaging device 100 it is possible to reduce false detection of signal charges from the photoelectric conversion unit 101 by suppressing dark current on the substrate surface. Further, by suppressing the dark current in the substrate, it is possible to prevent the dark current from being multiplied and generating false signal charges. Further, even a signal charge having a low multiplication factor can be detected. As a result, the S / N ratio of the solid-state imaging device 100 can be significantly improved.
  • FIG. 11 is a conceptual diagram showing the integration of the solid-state imaging device according to the fourth embodiment.
  • pixels 30A having a structure in which the photoelectric conversion unit 101 is stacked on the capacitive load type detection circuit unit 201 are arranged in a matrix.
  • the detection circuit unit 201 since the detection circuit unit 201 does not have to be disposed outside the pixel region, the area of the pixel region can be increased.
  • the solid-state imaging device 100 can also detect random light.
  • FIG. 12 is an equivalent circuit diagram of the photodiode array according to the fifth embodiment.
  • an equivalent circuit diagram when four pixels are arranged in an array is shown.
  • the N + type semiconductor region 12 includes a resistor 42 having the same resistance value in each pixel 30. And connected to the signal line 41.
  • the wave height of the current value i SIG flowing in the signal line 41 is the total value of the wave heights generated in the photoelectric conversion units 101A and 101D, that is, when one photon is detected. It becomes twice as high as the wave height, and it is possible to identify that two photons are detected from the wave height.
  • the fluctuation of the output due to the dark current can be suppressed by reducing the dark current on the substrate surface.
  • the peak value can be accurately identified.
  • the S / N ratio is determined by the wave height and the dark current, but since the dark current is determined by the total value of all the pixels, the noise reduction effect by suppressing the dark current is great.
  • the resistor 42 is made of, for example, polysilicon.
  • one aspect of the photodiode according to the above embodiment is the photodiode 1 that multiplies charges generated by photoelectric conversion in the avalanche region, and includes the interface S1 and the interface S2 facing the interface S1.
  • the photodiode 1 that multiplies charges generated by photoelectric conversion in the avalanche region, and includes the interface S1 and the interface S2 facing the interface S1.
  • an N + type semiconductor region 12 disposed inside the P ⁇ type semiconductor layer 11 and in contact with the interface S 1
  • an N + type semiconductor region 12 disposed inside the P ⁇ type semiconductor layer 11.
  • the impurity concentration of the semiconductor region 14 is higher than the impurity concentration of the P ⁇ type semiconductor layer 11, and the avalanche region is connected to the N + type semiconductor region 13 inside the P ⁇ type semiconductor layer 11.
  • the depletion layer formed on the substrate surface is formed only around the N + type semiconductor region 12, the amount of dark current that becomes noise depends on the size of the N + type semiconductor region 12 having a small area. .
  • the region where avalanche amplification necessary for photon detection occurs depends on the area between the N + type semiconductor region 13 and the P type semiconductor region 14 having a large area.
  • the area of the dark current generation source on the surface of the semiconductor layer is suppressed to be smaller than the area of the avalanche multiplication region, and the dark current can be reduced as compared with the prior art.
  • the depletion region at the interface S1 occurs at the boundary between the N + type semiconductor region 12 and the P ⁇ type semiconductor layer 11.
  • the N + type semiconductor region 12 can be formed with a small area with respect to the photoelectric conversion region PD, dark current can be reduced. Therefore, a highly sensitive photodetector with low dark current can be realized.
  • the photodiode 2 further includes an N + type semiconductor region 15 disposed inside the P ⁇ type semiconductor layer 11, in contact with the interface S ⁇ b> 1 and surrounding the periphery of the N + type semiconductor region 12 in plan view. Also good.
  • the photodiode 2 further includes a P-type semiconductor region 16 disposed between the P-type semiconductor region 14 and the N + -type semiconductor region 12, and the impurity concentration of the P-type semiconductor region 16 is P ⁇ type semiconductor.
  • the impurity concentration of the layer 11 may be higher.
  • the isolation between the N + type semiconductor region 15 and the N + type semiconductor region 12 is increased, the distance between the N + type semiconductor region 15 and the N + type semiconductor region 12 can be reduced. Thereby, the area of the depletion layer formed on the surface of the P ⁇ type semiconductor layer 11 around the N + type semiconductor region 12 is reduced, and the dark current caused by the surface defects can be suppressed.
  • the impurity concentration of the region between the P-type semiconductor region 16 and the N + -type semiconductor region 12 may be lower than the impurity concentration of the P-type semiconductor region 16.
  • the photodiode 2 further includes a P-type semiconductor region 16 disposed between the N + -type semiconductor region 15 and the N + -type semiconductor region 13, and the impurity concentration of the P-type semiconductor region 16 is P ⁇ -type semiconductor.
  • the impurity concentration of the layer 11 may be higher.
  • the P-type semiconductor region 16 may be arranged at a position closer to the N + type semiconductor region 15 than to the N + type semiconductor region 13.
  • a reverse-biased first voltage may be applied between the N + type semiconductor region 15 and the P ⁇ type semiconductor layer 11.
  • a reverse-biased second voltage is applied between the N + type semiconductor region 12 and the P ⁇ type semiconductor layer 11, and the first voltage may be higher than the second voltage.
  • the dark current flowing into the N + type semiconductor region 15 is increased, and accordingly, the dark current flowing into the N + type semiconductor region 12 can be further suppressed.
  • the P-type semiconductor region 14 is disposed inside the P ⁇ type semiconductor layer 11 and may have a larger area in plan view than the N + type semiconductor region 13.
  • the P-type semiconductor region 14 may be formed continuously with the P-type semiconductor layer 11 by a crystal growth method.
  • the defect density of the avalanche multiplication region AM is reduced, and the dark current generated from the P-type semiconductor region 14 can be suppressed. Along with this, it is possible to suppress the multiplying electrons generated by multiplying the dark current.
  • the N + type semiconductor region 13 may be formed continuously with the P ⁇ type semiconductor layer 11 by a crystal growth method.
  • the defect density of the avalanche multiplication region AM is reduced, and the dark current generated from within the N + type semiconductor region 13 can be suppressed.
  • light may be irradiated from the interface S2 side of the interface S1 and the interface S2.
  • the P-type semiconductor region 14 is disposed inside the P ⁇ -type semiconductor layer 11 and is not exposed to the interface S2, and the photodiode 2 further includes the P + -type semiconductor region 10 disposed on the interface S2.
  • the impurity concentration of the P + type semiconductor region 10 may be higher than the impurity concentration of the P ⁇ type semiconductor layer 11.
  • the area of the depletion layer that is a source of dark current can be minimized. Thereby, the dark current flowing into the P-type semiconductor region 14 can be reduced.
  • a resistor 42 electrically connected to the N + type semiconductor region 13 and a signal line 41 connected to the N + type semiconductor region 13 through the resistor 42 may be further provided.
  • the photodiode array 3 may include a plurality of pixels 30 having the photodiode.
  • the depletion region at the interface S1 occurs at the boundary between the N + type semiconductor region 12 and the P ⁇ type semiconductor layer 11.
  • the N + type semiconductor region 12 can be formed with a small area with respect to the photoelectric conversion region PD, dark current can be reduced. Therefore, a highly sensitive photodetector with low dark current can be realized.
  • the P-type semiconductor region 14 may be arranged in common for the plurality of pixels 30.
  • the N + type semiconductor region 15 may be arranged in common for the plurality of pixels 30.
  • the N + type semiconductor region 13 may be separated for each pixel 30 by ion implantation of a P-type impurity.
  • the photodiode or the photodiode array and the N + type semiconductor region 12 are electrically connected, the charge accumulating unit 22 that accumulates the charges multiplied in the avalanche region, and the charge accumulating unit 22 And a detection circuit for detecting charges.
  • the photodiode, the photodiode array, and the solid-state imaging device according to Embodiments 1 to 5 may be combined.
  • the materials of the constituent elements shown above are all exemplified for specifically explaining the present disclosure, and the present disclosure is not limited to the exemplified materials.
  • the connection relationship between the components is exemplified for specifically explaining the present disclosure, and the connection relationship for realizing the functions of the present disclosure is not limited thereto.
  • the photodiode according to the present disclosure can be applied to a highly sensitive photodetector for detecting a single photon, a highly sensitive solid-state imaging device, or the like.

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Abstract

　光電変換により発生した電荷をアバランシェ領域で増倍するフォトダイオード（１）であって、界面（Ｓ１）と界面（Ｓ２）とを有するＰ－型半導体層（１１）と、Ｐ－型半導体層（１１）の内部であって界面（Ｓ１）に接するＮ＋型半導体領域（１２）と、Ｐ－型半導体層（１１）の内部であってＮ＋型半導体領域（１２）と接続されたＮ＋型半導体領域（１３）と、Ｎ＋型半導体領域（１３）と界面（Ｓ２）との間に配置されたＰ型半導体領域（１４）とを備え、Ｎ＋型半導体領域（１２）、Ｎ＋型半導体領域（１３）、及びＰ型半導体領域（１４）の不純物濃度は、Ｐ－型半導体層（１１）の不純物濃度よりも高く、アバランシェ領域は、Ｐ－型半導体層（１１）の内部においてＮ＋型半導体領域（１３）とＰ型半導体領域（１４）とで挟まれた領域であり、Ｎ＋型半導体領域（１２）は、平面視において、Ｎ＋型半導体領域（１３）よりも面積が小さい。

Description

フォトダイオード、フォトダイオードアレイ、及び固体撮像素子
　本開示は、フォトダイオード、フォトダイオードアレイ、及び固体撮像素子に関し、特に微弱な光を検出するフォトダイオードに関する。
　近年、医療、バイオ、化学などの分野において、フォトンカウンティングを行うため、アバランシェ・フォトダイオード（Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏｄｉｏｄｅ；以下、ＡＰＤ）が用いられている。ＡＰＤは、光電変換で発生した信号電荷を、アバランシェ降伏を用いて増倍し検出感度を高めたフォトダイオードである。現在までに、ＡＰＤを用いて、高感度イメージセンサ（特許文献１）及びフォトンカウンティングを行う光検出器(特許文献２)が考案されている。
国際公開第２０１４／０９７５１９号 国際公開第２００８／００４５４７号
　微弱光をアバランシェ降伏により信号増倍して検出するには、暗電流が信号電荷量よりも低いことが望まれる。そのため、微弱光検出用の光検出器には暗電流を抑制する対策がとられている。特許文献１では表面の暗電流を抑制するため、表面の空乏化を抑制しているが、画素間の分離能力が弱まる懸念がある。特許文献２では、ｐ＋型半導体層と分離部との間がｐ－型となり、エッジブレークダウンは抑えられているものの、基板表面に広範囲に空乏層が形成されるため暗電流が増加する。
　本開示は、暗電流を極限まで低減したフォトダイオード、フォトダイオードアレイ、及び固体撮像素子を提供することを目的とする。
　上記課題を解決するため、本開示の一形態に係る固体撮像装置は、光電変換により発生した電荷をアバランシェ領域で増倍するフォトダイオードであって、第１面と、前記第１面と対向する第２面とを有する半導体層と、前記半導体層の内部に配置され、前記第１面に接する第１の半導体領域と、前記半導体層の内部に配置され、前記第１の半導体領域と接続された第２の半導体領域と、前記第２の半導体領域と前記第２面との間に配置された第３の半導体領域とを備え、前記半導体層及び前記第３の半導体領域は、第１導電型であり、前記第１の半導体領域及び前記第２の半導体領域は、前記第１導電型と逆導電型である第２導電型であり、前記第１の半導体領域、前記第２の半導体領域、及び前記第３の半導体領域の不純物濃度は、それぞれ、前記半導体層の不純物濃度よりも高く、前記アバランシェ領域は、前記半導体層の内部において前記第２の半導体領域と前記第３の半導体領域とで挟まれた領域であり、前記第１の半導体領域は、平面視において、前記第２の半導体領域よりも面積が小さいことを特徴とする。
　本開示のフォトダイオードによれば、暗電流が低い高感度な光検出器を実現することができる。
図１は、実施の形態１に係るフォトダイオードを含む光検出器の断面図である。 図２は、実施の形態１に係るフォトダイオードの平面図である。 図３は、実施の形態１の変形例に係るフォトダイオードを含む光検出器の断面図である。 図４は、実施の形態２に係るフォトダイオードを含む光検出器の断面図である。 図５は、実施の形態２に係るフォトダイオードの平面図である。 図６は、実施の形態３に係るフォトダイオードアレイを含む光検出器の断面図である。 図７は、実施の形態３に係るフォトダイオードアレイの平面図である。 図８は、実施の形態４に係る固体撮像素子の断面図である。 図９は、実施の形態４に係る固体撮像素子の平面図である。 図１０は、実施の形態４に係る固体撮像素子の等価回路図である。 図１１は、実施の形態４に係る固体撮像素子の集積化を表す概念図である。 図１２は、実施の形態５に係るフォトダイオードアレイの等価回路図である。
　以下、本開示に係るフォトダイオード、フォトダイオードアレイ、及び固体撮像素子の実施の形態について、図面を参照しながら具体的に説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。本開示は以下の実施の形態に限定されない。また、本開示の複数の実施の形態を組合せることも可能である。また、以下の実施の形態において、第１導電型がＰ型であり第２導電型がＮ型である場合を例示するが、Ｐ型とＮ型とを逆転させた構造を排除するものではない。
　（実施の形態１）
　まず、図１及び図２を参照しながら、実施の形態１に係るフォトダイオード及び固体撮像素子の構造を説明する。
　図１は、実施の形態１に係るフォトダイオードを含む光検出器の断面図であり、図２は、実施の形態１に係るフォトダイオードの平面図である。なお、図２は、平面視におけるフォトダイオードの配置を明確に示すため、一部透視図としている。また、図２は、図１に示した界面Ｓ１における平面図である。なお、本明細書において、「平面視」とは、界面Ｓ１及び界面Ｓ２の法線方向から見ることを指す。
　本実施の形態に係るフォトダイオード１は、Ｐ－型半導体層１１と、Ｐ－型半導体層１１内に配置されたＮ＋型半導体領域１２及び１３と、Ｐ型半導体領域１４とを備える。
　Ｐ－型半導体層１１は、第１面である界面Ｓ１と、第２面である界面Ｓ２とを有する半導体層であり、界面Ｓ１と界面Ｓ２とは対向している。
　Ｎ＋型半導体領域１２は、Ｐ－型半導体層１１よりも不純物濃度が高く、界面Ｓ１に接する第１の半導体領域である。
　Ｎ＋型半導体領域１３は、Ｐ－型半導体層１１よりも不純物濃度が高く、Ｎ＋型半導体領域１２と接続された第２の半導体領域である。
　Ｐ型半導体領域１４は、Ｐ－型半導体層１１よりも不純物濃度が高く、Ｎ＋型半導体領域１３と界面Ｓ２との間に配置された第３の半導体領域である。
　Ｐ－型半導体層１１の内部において、Ｎ＋型半導体領域１３とＰ型半導体領域１４とで挟まれた領域は、アバランシェ増倍領域ＡＭである。
　また、平面視において、Ｎ＋型半導体領域１２は、Ｎ＋型半導体領域１３よりも面積が小さい。
　フォトダイオード１を含む光検出器は、界面Ｓ１に接するように配置された層間絶縁膜１７と、Ｎ＋型半導体領域１２に電気的に接続された配線層１９と、層間絶縁膜１７内に配置され、Ｎ＋型半導体領域１２と金属配線１９とを電気的に接続するコンタクトプラグ１８とを備えた固体撮像素子である。コンタクトプラグ１８は、例えば、タングステン（Ｗ）を含む金属で構成される。金属配線１９は、例えば、Ａｌ、Ｃｕ、Ｔｉのいずれかを主に含む金属で構成される。
　図１は、本実施の形態に係るフォトダイオード１を含む光検出器を、裏面照射型の光検出器とした場合の断面図である。ここで、裏面照射とは、Ｐ－型半導体層１１の界面Ｓ１及びＳ２のうち界面Ｓ２側からの照射を示す。フォトダイオード１を含む光検出器の製造方法としては、例えば、次の方法が挙げられる。
　まず、Ｓｉ基板、ＢＯＸ層、及びシード層としてＰ＋型半導体領域１０を有するＳＯＩ基板上に、エピタキシャル成長で形成したＰ－型半導体層１１を形成する。
　次に、イオン注入法により、Ｎ＋型半導体領域１２及び１３とＰ型半導体領域１４とを、Ｐ－型半導体層１１内に形成する。
　次に、Ｐ－型半導体層１１の界面Ｓ１側に、層間絶縁膜１７、コンタクトプラグ１８、金属配線１９、層間絶縁膜２６を順に形成する。
　次に、層間絶縁膜２６と半導体基板２７とを接合し、ＳＯＩ基板のうちＳｉ基板とＢＯＸ層を研磨工程またはエッチング工程を用いて取り除く。
　最後に、Ｐ＋型半導体領域１０の上に、透明電極２０を形成する。
　上記製造方法により製造された光検出器において、Ｐ型半導体領域１４は、Ｐ－型半導体層１１の内部に配置され、界面Ｓ２に露出されていない。また、界面Ｓ２には、第７の半導体領域であるＰ＋型半導体領域１０が配置されている。ここで、Ｐ＋型半導体領域１０の不純物濃度は、Ｐ－型半導体層１１の不純物濃度よりも高い。
　光検出器の上記構成において、Ｐ＋型半導体領域１０（Ｐ－型半導体層１１）とＮ＋型半導体領域１２との間に逆バイアス電圧を印加すると、Ｎ＋型半導体領域１３とＰ＋型半導体領域１０との間が空乏化する。これにより、入射した光子ｈνを光電変換する光電変換領域ＰＤが、図１に示す範囲まで広がる。さらに、Ｐ型半導体領域１４とＮ＋型半導体領域１３とで挟まれた領域の電界強度が所定の値以上になると、アバランシェ増倍領域ＡＭが発生する。この所定の値は、材料、及び、Ｎ＋型半導体領域１２とＰ型半導体領域１４との距離に応じて変化する。例えば、材料がシリコンであり、当該距離が約０．５μｍから約１．０μｍの場合、アバランシェ増倍領域ＡＭの電界強度は約４×１０５Ｖ／ｃｍとなる。
　図１において、透明電極２０側から入射した光子ｈνは、透明電極２０とｐ＋型半導体領域１０を透過して光電変換領域ＰＤに到達すると、吸収されて電荷（電子－正孔対）が発生する。発生した電荷のうちの電子はアバランシェ増倍領域ＡＭへと移動し、アバランシェ増倍を起こす。発生した増倍電子はＮ＋型半導体領域１３、Ｎ＋型半導体領域１２を介してコンタクトプラグ１８へパルス状に出力される。また、発生した電荷のうちの正孔は透明電極２０を介して排出される。
　増倍電子をコンタクトプラグ１８から読み出すにあたり、ノイズとなる暗電流は増倍電子の信号量よりも低いことが求められる。暗電流の主な発生源は、欠陥密度の高い界面Ｓ１に形成される空乏領域である。本実施の形態によれば、界面Ｓ１における空乏領域は、Ｎ＋型半導体領域１２とＰ－型半導体層１１との境界に発生する。この場合、図２に示すように、Ｎ＋型半導体領域１２は、光電変換領域ＰＤに対して小面積で形成できるため、暗電流を低減することが可能となる。なお、Ｎ＋型半導体領域１２においては、可能な限り小さく形成されることが望ましいが、電圧印加時においてもコンタクトプラグ１８まで空乏層が広がらないような大きさ及び濃度で形成されることが望ましい。
　逆に、Ｎ＋型半導体領域１３は、広く形成されることが望ましい。アバランシェ増倍領域ＡＭはＮ＋型半導体領域１３とＰ型半導体領域１４との間に形成される。そのため、Ｎ＋型半導体領域１３の面積が広がることで、光電変換領域ＰＤで発生した電荷が増倍される領域が広がり、フォトンを検出できる面積が向上する。このとき、Ｎ＋型半導体領域１３を広げても界面Ｓ１から発生する暗電流はＮ＋型半導体領域１２を広げない限り増加しない。Ｎ＋型半導体領域１２の大きさは、例えば、１辺が１００ｎｍ～１０μｍの略正方形であり、濃度は、例えば、１０１７～１０２０ｃｍ－３である。Ｎ＋型半導体領域１３の大きさは、例えば、１辺が１μｍ～１ｍｍ以上の略正方形で、Ｎ＋型半導体領域１２よりも大きい。
　これにより、Ｎ＋型半導体領域１３をＮ＋型半導体領域１２の面積に対して広くするほど、界面Ｓ１で発生する暗電流に対してのＳ／Ｎ比が向上する。
　なお、Ｐ型半導体領域１４は、平面視において、Ｎ＋型半導体領域１３よりも広く形成されていることが望ましい。Ｐ型半導体領域１４よりも界面Ｓ２側で光電変換により発生した信号電荷の電子は、Ｐ型半導体領域１４の中でも最もポテンシャルが正方向に高い場所に向かって流れやすい。Ｐ型半導体領域１４をＮ＋型半導体領域１３より狭く形成した場合、電子は、Ｐ型濃度が低く電界強度も低いＰ型半導体領域１４の周辺部を流れやすくなる。そのため、アバランシェ増倍領域ＡＭを通らない電荷はアバランシェ増倍を起こしにくくなり、フォトン検出効率が低下する。なお、十分なフォトン検出効率が得られる場合には、Ｐ型半導体領域１４をＮ＋型半導体領域１３に対して縮小しても良い。この場合、Ｎ＋型半導体領域１３周辺の電界強度が弱まるため、Ｎ＋型半導体領域１３周辺のエッジブレークダウンを防止できる。
　また、Ｐ型半導体領域１４とＮ＋型半導体領域１３との間には、不純物濃度が低い領域が設けられることが望ましい。高濃度のＰ型、高濃度のＮ型でＰＮ接合が形成される場合には、アバランシェ降伏よりもツェナー降伏が発生しやすくなる。つまり、アバランシェ増倍が発生する確率が減少するため、フォトン検出効率が低下することが懸念される。
　また、Ｐ型半導体領域１４が過剰に高濃度、過剰な厚みで形成された場合、Ｐ＋型半導体領域１０（Ｐ－型半導体層１１）とＮ＋型半導体領域１２との間に逆バイアス電圧を印加しても、Ｎ＋型半導体領域１３から伸張する空乏層がＰ型半導体領域１４で止まり、光電変換領域ＰＤが界面Ｓ２側に延びにくくなることが懸念される。そのため、Ｐ型半導体領域１４の濃度は、Ｎ＋型半導体領域１３との間でアバランシェ増倍を発生させることが可能となる濃度以上であり、かつ、空乏層がＰ型半導体領域１４より界面Ｓ２側まで延びる濃度及び厚さとなるように形成されることが望ましい。Ｐ型半導体領域１４の濃度は、例えば、１０１６～１０１８ｃｍ－３で、厚さは０．１～０．５μｍである。
　なお、Ｎ＋型半導体領域１３の周辺に電界集中が発生し、エッジブレークダウンによる暗電流の増加が発生する場合は、Ｎ＋型半導体領域１３の周辺部に低濃度のＮ型領域を形成することで周辺部の濃度を下げ、電界を弱めてもよい。
　また、界面Ｓ１から発生する暗電流を抑制するため、Ｐ－型半導体層１１の界面Ｓ１上に、Ｐ型の半導体領域を形成し、Ｎ＋型半導体領域の周囲に広がる空乏層を抑制することも可能である。ただし、この場合は界面Ｓ１上に強電界が形成され、エッジブレークダウンが発生しないようにＮ＋型半導体領域１２の周囲にＮ－型、またはＰ－型の電界緩和領域が設けられることが望ましい。
　なお、Ｐ型半導体領域１４は、Ｐ－型半導体層１１をエピタキシャル成長で形成する過程において、不純物濃度を変更してエピタキシャル成長により形成してもよい。この構成により、Ｐ型半導体領域１４をイオン注入法で形成した場合に対して、アバランシェ増倍領域ＡＭの欠陥密度が低減し、Ｐ型半導体領域１４内から発生する暗電流を抑制することができる。それに伴い、暗電流が増倍して発生する増倍電子も抑制することができる。Ｐ型半導体領域１４を所定の面積で形成する場合は、エピタキシャル成長で形成したＰ型半導体領域１４の周囲にＮ型の不純物をイオン注入法で注入し、不純物濃度を相殺してもよい。
　また、Ｎ＋型半導体領域１３は、Ｐ－型半導体層１１をエピタキシャル成長で形成する過程において、ドーパント及び不純物濃度を変更してエピタキシャル成長により形成してもよい。この構成により、Ｎ＋型半導体領域１３をイオン注入法で形成した場合に対して、アバランシェ増倍領域ＡＭの欠陥密度が低減し、Ｎ＋型半導体領域１３内から発生する暗電流を抑制することができる。それに伴い、暗電流が増倍して発生する増倍電子も抑制することができる。Ｎ＋型半導体領域１３を所定の面積で形成する場合は、エピタキシャル成長で形成したＮ＋型半導体領域１３の周囲にＰ型の不純物をイオン注入法で注入し、不純物濃度を相殺してもよい。
　エピタキシャル成長で形成される領域は、Ｐ型半導体領域１４及びＮ＋型半導体領域１３の双方であっても、一方のみであっても欠陥密度の低減は可能である。エピタキシャル成長で形成された場合には、不純物濃度や厚さが変更されるため、イオン注入法を用いて不純物を追加してもよい。ただし、アバランシェ増倍領域ＡＭにイオン注入による欠陥が発生しにくいように、不純物濃度はエピタキシャル成長時に所定の濃度で形成されることが望ましい。
　図３は、実施の形態１の変形例に係るフォトダイオードを含む光検出器の断面図である。図１と比較して、フォトダイオード２はＰ型半導体領域１４を備えず、界面Ｓ２に接するようにＰ＋型半導体領域１０が配置された構成となっている。本構成において、Ｐ＋型半導体領域１０（Ｐ－型半導体層１１）とＮ＋型半導体領域１２との間に所定の逆バイアス電圧を印加すると、アバランシェ増倍領域ＡＭはＰ＋型半導体領域１０と、Ｎ＋型半導体領域１３との間に形成される。この構成においても、透明電極２０側から入射したフォトンは光電変換領域ＰＤにおいて電荷を発生し、電荷はアバランシェ領域ＡＭ内でアバランシェ増倍を起こす。これより、図３に示す構造においても、図１と同様の効果を得ることが可能である。
　なお、実施の形態１において、図１に示した裏面照射型の光検出器の構成の他、Ｐ－型半導体層１１をＰ＋型半導体基板上に形成し、界面Ｓ１側から光電変換領域ＰＤに対して光を照射してもよい。この構造の場合、Ｎ＋型半導体領域１３よりも界面Ｓ１側で光電変換により発生した信号電荷はアバランシェ領域ＡＭを通過しにくいため、光電変換領域ＰＤにおいても光電変換が発生しやすい赤色光または赤外光検出用途の光検出器として利用することが望ましい。また、このときは光電変換領域ＰＤに対してコンタクトプラグ１８及び金属配線１９が重なりにくくするように、Ｎ＋型半導体領域１２をＮ＋型半導体領域１３の端部付近に配置することが望ましい。
　なお、本実施の形態において、Ｐ＋型半導体領域１０の不純物濃度は、例えば、１０１７～１０１９ｃｍ－３である、また、Ｐ―型半導体層１１の不純物濃度は、例えば、１０１３～１０１６ｃｍ－３である。また、Ｎ＋型半導体領域１２の不純物濃度は、例えば、１０１７～１０２０ｃｍ－３である。また、Ｎ＋型半導体領域１３の不純物濃度は、例えば、１０１７～１０１９ｃｍ－３である。また、Ｐ型半導体領域１４の不純物濃度は、例えば、１０１６～１０１８ｃｍ－３である。
　（実施の形態２）
　次に、図４及び図５を参照しながら、実施の形態に係るフォトダイオード及び固体撮像素子の構造を説明する。
　図４は、実施の形態２に係るフォトダイオードを含む光検出器の断面図であり、図５は、実施の形態２に係るフォトダイオードの平面図である。なお、図５は、平面視におけるフォトダイオードの配置を明確に示すため、一部透視図としている。また、図５は、図４に示した界面Ｓ１における平面図である。
　実施の形態２に係るフォトダイオード２は、実施の形態１に係るフォトダイオード１と比較して、Ｐ－型半導体層１１よりも不純物濃度が高いＮ＋型半導体領域１５を備える点が構成として異なる。以下、実施の形態１に係るフォトダイオード１と同じ点は説明を省略し、異なる点を中心に説明する。
　Ｎ＋型半導体領域１５は、Ｐ－型半導体層１１の内部に配置され、界面Ｓ１に接し、かつ、平面視において、Ｎ＋型半導体領域１２の周囲を取り囲む第４の半導体領域である。
　図５に示すように、Ｎ＋型半導体領域１５は、Ｎ＋型半導体領域１２を取り囲むように配置されている。この構成によれば、Ｐ－型半導体層１１の表面（界面Ｓ１）の大部分をＮ＋型半導体領域１５で不活性化することができるので、暗電流の発生源となる空乏層面積を最小限に抑制できる。その結果、Ｐ型半導体領域１４に流入する暗電流を低減することが可能となる。Ｎ＋型半導体領域１５は、Ｐ－型半導体層１１の表面における欠陥起因の暗電流を低減するため、Ｎ＋型半導体領域１２と分離できる限り、Ｎ＋型半導体領域１２に近づけて形成されることが望ましい。
　これに対し、逆に、高濃度のＰ型領域を形成することによりＰ－型半導体層１１の表面の不活性化を行うと、高電界を印加した際にＰ－型半導体層１１の界面Ｓ１上の表面に形成されるＰＮ接合に強電界が発生し、暗電流が悪化してしまう。
　フォトダイオード２は、さらに、Ｎ＋型半導体領域１５を覆うＰ型半導体領域１６を備えていてもよい。Ｐ型半導体領域１６は、Ｎ＋型半導体領域１３とＮ＋型半導体領域１５との間に配置された第６の半導体領域であり、かつ、Ｎ＋型半導体領域１２とＮ＋型半導体領域１５との間に形成配置された第５の半導体領域である。Ｐ型半導体領域１６の不純物濃度は、Ｐ－型半導体層１１の不純物濃度よりも高い。
　この構成によれば、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間、及び、Ｎ＋型半導体領域１５とＮ＋型半導体領域１３との間の導通を防ぎ、検出した光信号が漏れ出すことを防止できる。また、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の分離能が高まるため、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の距離を縮小することができる。これにより、Ｎ＋型半導体領域１２の周囲のＰ－型半導体層１１の表面に形成される空乏層面積が減少し、表面欠陥起因の暗電流を抑制できる。また、Ｎ＋型半導体領域１３とＮ＋型半導体領域１５との間の分離能が高まるため、Ｎ＋型半導体領域１３をＰ－型半導体層１１の表面すなわち界面Ｓ１から浅い位置に配置することができる。これにより、Ｎ＋型半導体領域１５の濃度プロファイルの広がりを抑制しやすくなる。
　また、Ｐ型半導体領域１６とＮ＋型半導体領域１２との間には不純物濃度が低い領域として、Ｐ－型半導体層１１の一部を残している。つまり、Ｐ型半導体領域１６とＮ＋型半導体領域１２との間の領域の不純物濃度は、Ｐ型半導体領域１６の不純物濃度よりも低い。これにより、Ｎ＋型半導体領域１２とＰ型半導体領域１６との間に急峻なＰＮ接合が形成されず、表面欠陥を介したトンネル電流が流れることを抑制できる。
　なお、Ｐ型半導体領域１６の濃度を低くする等の対策により、Ｐ－型半導体層１１の表面近傍に形成される電界強度を弱めることで表面欠陥を介したトンネル電流が無視できる場合、Ｐ型半導体領域１６は、Ｎ＋型半導体領域１２と接触していてもよいし、またはＮ＋型半導体領域１２の内部にも形成されていてもよい。この場合の製造方法として、Ｐ型半導体領域１６をＰ－型半導体層１１の表面に形成した後、イオン注入によりＰ型半導体領域１６を打ち消すようにＮ＋型半導体領域１２を形成してもよい。
　また、Ｐ型半導体領域１６は、Ｎ＋型半導体領域１３と離間して配置され、Ｎ＋型半導体領域１５に接している。つまり、Ｐ型半導体領域１６は、Ｎ＋型半導体領域１３よりもＮ＋型半導体領域１５に近い位置に配置されている。これは、例えば、Ｐ型半導体領域１６をイオン注入により形成する場合、Ｐ型半導体領域１６の注入深さが、Ｎ＋型半導体領域１３よりもＮ＋型半導体領域１５に近いことを示す。この構成により、Ｐ型半導体領域１６とＮ＋型半導体領域１３との間の電界が緩和され、電界強度が高まることによる暗電流の増加を抑制できる。
　また、アバランシェ増倍を起こすためにＮ＋型半導体領域１２とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間に逆バイアス電圧が印加されると共に、Ｎ＋型半導体領域１５とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間にも逆バイアス電圧（第１の電圧）が印加されることが望ましい。これにより、基板表面の表面欠陥起因で発生した暗電流のうちの電子を、一部、Ｎ＋型半導体領域１５へ流すことができ、Ｎ＋型半導体領域１２に流れ込む暗電流を減少させることができる。
　さらに、Ｎ＋型半導体領域１５とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間に印加される逆バイアス電圧（第１の電圧）の絶対値を、Ｎ＋型半導体領域１２とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間に印加される逆バイアス電圧（第２の電圧）の絶対値よりも大きくすることが望ましい。これにより、Ｎ＋型半導体領域１５へ流れる暗電流が増加し、それに伴いＮ＋型半導体領域１２に流れ込む暗電流をさらに抑制することができる。
　Ｎ＋型半導体領域１５は、Ｎ＋型半導体領域１３よりもＰ型半導体領域１４から離れているため、Ｎ＋型半導体領域１２と比較して、高い逆バイアス電圧を印加してもブレークダウンが発生しにくい。ただし、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の電圧は、暗時において、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間を電気的に分離できる大きさに留めることが望ましい。Ｎ＋型半導体領域１５に電圧を印加するためのコンタクトプラグ１８Ａは、Ｎ＋型半導体領域１５に流れる暗電流を抑制するため、電圧を印加しても空乏化しない位置に配置されることが望ましい。
　また、図４に示すように、Ｐ型半導体領域１４を、平面視において面内均一に形成するように変更していてもよい。この構成によれば、Ｐ型半導体領域１４とＰ＋型半導体領域１０との間で光電変換により発生した電荷のうちの電子は、逆バイアス電圧が印加されているＮ＋型半導体領域１３に向かって流れやすくなる。このため、アバランシェ増倍領域ＡＭを通過しやすくなり、これによりフォトン検出効率が増加する。
　なお、本実施の形態において、Ｐ＋型半導体領域１０の不純物濃度は、例えば、１０１７～１０１９ｃｍ－３である。また、Ｐ―型半導体層１１の不純物濃度は、例えば、１０１３～１０１６ｃｍ－３である。また、Ｎ＋型半導体領域１２の不純物濃度は、例えば、１０１７～１０２０ｃｍ－３である。また、Ｎ＋型半導体領域１３の不純物濃度は、例えば、１０１７～１０１９ｃｍ－３である。また、Ｐ型半導体領域１４の不純物濃度は、例えば、１０１６～１０１８ｃｍ－３である。また、Ｎ＋型半導体領域１５の不純物濃度は、例えば、１０１６～１０１８ｃｍ－３である。また、Ｐ型半導体領域１６の不純物濃度は、例えば、１０１６～１０１８ｃｍ－３である。
　（実施の形態３）
　次に、図６及び図７を参照しながら、実施の形態に係るフォトダイオードアレイ及び固体撮像素子の構造を説明する。
　図６は、実施の形態３に係るフォトダイオードアレイを含む光検出器の断面図であり、図７は、実施の形態３に係るフォトダイオードアレイの平面図である。また、図７は、図６に示した界面Ｓ１における平面図である。
　本実施の形態に係るフォトダイオードアレイ３は、複数の画素３０からなり、各画素３０はフォトダイオードを含む。フォトダイオードは、Ｐ－型半導体層１１と、Ｐ－型半導体層１１内に配置されたＮ＋型半導体領域１２及び１３と、Ｐ型半導体領域１４とを備える。
　Ｐ－型半導体層１１は、第１面である界面Ｓ１と、第２面である界面Ｓ２とを有する半導体層であり、界面Ｓ１と界面Ｓ２とは対向している。
　Ｎ＋型半導体領域１２は、Ｐ－型半導体層１１よりも不純物濃度が高く、界面Ｓ１に接する第１の半導体領域である。
　Ｎ＋型半導体領域１３は、Ｐ－型半導体層１１よりも不純物濃度が高く、Ｎ＋型半導体領域１２と接続された第２の半導体領域である。
　Ｐ型半導体領域１４は、Ｐ－型半導体層１１よりも不純物濃度が高く、Ｎ＋型半導体領域１３と界面Ｓ２との間に配置された第３の半導体領域である。
　Ｐ－型半導体層１１の内部において、Ｎ＋型半導体領域１３とＰ型半導体領域１４とで挟まれた領域は、アバランシェ増倍領域ＡＭである。
　また、平面視において、Ｎ＋型半導体領域１２は、Ｎ＋型半導体領域１３よりも面積が小さい。
　また、画素３０は、界面Ｓ１に接するように配置された層間絶縁膜１７と、Ｎ＋型半導体領域１２に電気的に接続された金属配線１９と、層間絶縁膜１７内に配置され、Ｎ＋型半導体領域１２と第１の金属配線１９とを電気的に接続するコンタクトプラグ１８とを備えている。コンタクトプラグ１８は、例えば、タングステン（Ｗ）を含む金属で構成される。金属配線１９は、例えば、Ａｌ、Ｃｕ、Ｔｉのいずれかを主に含む金属で構成される。図６は、本実施の形態に係る光検出器を、裏面照射型の光検出器とした場合の断面図である。加工方法としては、例えば、次の方法が挙げられる。
　まず、Ｓｉ基板、ＢＯＸ層、及びシード層としてＰ＋型半導体領域１０を有するＳＯＩ基板上に、エピタキシャル成長で形成したＰ－型半導体層１１を形成する。
　次に、イオン注入法により、Ｎ＋型半導体領域１２及び１３とＰ型半導体領域１４とを、Ｐ－型半導体層１１内に形成する。
　次に、Ｐ－型半導体層１１の界面Ｓ１側に、層間絶縁膜１７、コンタクトプラグ１８、金属配線１９、層間絶縁膜２６を順に形成する。
　次に、層間絶縁膜２６と半導体基板２７とを接合し、ＳＯＩ基板のうちＳｉ基板とＢＯＸ層を研磨工程またはエッチング工程を用いて取り除く。
　最後に、Ｐ＋型半導体領域１０の上に、透明電極２０を形成する。
　上記構成において、Ｐ＋型半導体領域１０（Ｐ－型半導体層１１）とＮ＋型半導体領域１２との間に逆バイアス電圧を印加すると、Ｎ＋型半導体領域１３とＰ＋型半導体領域１０との間が空乏化する。これにより、入射した光子ｈνを光電変換する光電変換領域ＰＤが、図６に示す範囲まで広がる。さらに、Ｐ型半導体領域１４とＮ＋型半導体領域１３とで挟まれた領域の電界強度が所定の値以上になると、アバランシェ増倍領域ＡＭが発生する。この所定の値は、材料、及び、Ｎ＋型半導体領域１２とＰ型半導体領域１４との距離に応じて変化する。例えば、材料がシリコンであり、当該距離が約０．５μｍから約１．０μｍの場合、アバランシェ増倍領域ＡＭの電界強度は約４×１０５Ｖ／ｃｍとなる。
　図６において、透明電極２０側から入射した光子ｈνは、透明電極２０とＰ＋型半導体領域１０とを透過して光電変換領域ＰＤに到達すると、そこで吸収されて電荷（電子－正孔対）が発生する。発生した電荷のうちの電子はアバランシェ増倍領域ＡＭへと移動し、アバランシェ増倍を起こす。発生した増倍電子はＮ＋型半導体領域１３、Ｎ＋型半導体領域１２を介してコンタクトプラグ１８へ出力される。また、発生した電荷のうちの正孔は、透明電極２０を介して排出される。
　増倍電子をコンタクトプラグ１８から読み出すにあたり、ノイズとなる暗電流は増倍電子の信号量よりも低いことが求められる。暗電流の主な発生源は、欠陥密度の高い界面Ｓ１に形成される空乏領域である。本実施の形態によれば、界面Ｓ１における空乏領域は、Ｎ＋型半導体領域１２とＰ－型半導体層１１の境界に発生する。この場合、図７に示すように、Ｎ＋型半導体領域１２は、光電変換領域ＰＤに対して小面積で形成できるため、暗電流を低減することが可能となる。なお、Ｎ＋型半導体領域１２においては、可能な限り小さく形成されることが望ましいが、電圧印加時においてもコンタクトプラグ１８まで空乏層が広がらないような大きさ及び濃度で形成されることが望ましい。
　逆に、Ｎ＋型半導体領域１３は、広く形成されることが望ましい。アバランシェ増倍領域ＡＭは、Ｎ＋型半導体領域１３とＰ型半導体領域１４との間に形成される。そのため、Ｎ＋型半導体領域１３の面積が広がることで、光電変換領域ＰＤで発生した電荷が増倍される領域が広がり、フォトンを検出できる面積が向上する。このとき、Ｎ＋型半導体領域１３を広げても基板の界面Ｓ１から発生する暗電流はＮ＋型半導体領域１２を広げない限り増加しない。Ｎ＋型半導体領域１２の大きさは、例えば、１辺が１００ｎｍ～１０μｍの略正方形であり、濃度は、例えば、１０１７～１０２０ｃｍ－３である。Ｎ＋型半導体領域１３の大きさは、例えば、１辺が１μｍ～１ｍｍ以上の略正方形で、Ｎ＋型半導体領域１２よりも大きい。
　これにより、Ｎ＋型半導体領域１３をＮ＋型半導体領域１２の面積に対して広くするほど、界面Ｓ１で発生する暗電流に対してのＳ／Ｎ比が向上する。ただし、Ｎ＋型半導体領域１３は、隣接画素どうし電気的に接続しないよう分離されることが望ましい。光信号検出時に隣接画素のＮ＋型半導体領域１３に信号が漏れ出してしまう場合、クロストークとなってしまう懸念がある。分離が困難な場合は、隣接する画素のＮ＋型半導体領域１３の間にＰ型の半導体領域を設けるとよい。
　また、Ｐ型半導体領域１４とＮ＋型半導体領域１３との間には、不純物濃度が低い領域が設けられることが望ましい。高濃度のＰ型、高濃度のＮ型でＰＮ接合が形成される場合には、アバランシェ降伏よりもツェナー降伏が発生しやすくなる。つまり、アバランシェ増倍が発生する確率が減少するため、フォトン検出効率が低下することが懸念される。
　また、Ｐ型半導体領域１４が過剰に高濃度、過剰な厚みで形成された場合、Ｐ＋型半導体領域１０（Ｐ－型半導体層１１）とＮ＋型半導体領域１２との間に逆バイアス電圧を印加しても、Ｎ＋型半導体領域１３から伸張する空乏層がＰ型半導体領域１４で止まり、光電変換領域ＰＤが界面Ｓ２側に延びにくくなることが懸念される。そのため、Ｐ型半導体領域１４の濃度及び厚さは、Ｐ型半導体領域１４とＮ＋型半導体領域１３との間でアバランシェ増倍を発生させることが可能となり、かつ、空乏層がＰ型半導体領域１４より界面Ｓ２側まで延びるように形成されることが望ましい。Ｐ型半導体領域１４の濃度は、例えば、１０１６～１０１８ｃｍ－３である。
　なお、Ｎ＋型半導体領域１３の周辺に電界集中が発生し、エッジブレークダウンによる暗電流の増加が発生する場合は、Ｎ＋型半導体領域１３の周辺部に低濃度のＮ型領域を形成することで周辺部の濃度を下げ、電界を弱めてもよい。
　また、界面Ｓ１から発生する暗電流を抑制するため、Ｐ－型半導体層１１の界面Ｓ１上に、Ｐ型の半導体領域を形成し、Ｎ＋型半導体領域の周囲に広がる空乏層を抑制することも可能である。ただし、この場合は界面Ｓ１上に強電界が形成され、エッジブレークダウンが発生しないようにＮ＋型半導体領域１２の周囲にＮ－型、またはＰ－型の電界緩和領域が設けられることが望ましい。
　本実施の形態においては、Ｎ＋型半導体領域１５が形成されている。図７に示すように、Ｎ＋型半導体領域１５は、Ｐ－型半導体層１１の内部に配置され、界面Ｓ１に接し、平面視において、Ｎ＋型半導体領域１２の周囲を囲む第４の半導体領域である。この構成では、Ｐ－型半導体層１１の表面の大部分をＮ＋型半導体領域１５で不活性化することができるため、暗電流の発生源となる空乏層面積を最小限に抑制できる。これによりＰ型半導体領域１４に流入する暗電流を低減することが可能となる。Ｎ＋型半導体領域１５は、基板表面における欠陥起因の暗電流を低減するため、Ｎ＋型半導体領域１２と分離できる限り、Ｎ＋型半導体領域１２に近づけて形成されることが望ましい。
　Ｎ＋型半導体領域１５は、図７に示すように、複数の画素３０に共通に配置されている。なお、Ｎ＋型半導体領域１５を高濃度のＰ型とした場合には、アバランシェ増倍を起こすように高い逆バイアス電圧を印加すると、基板表面のＰＮ接合に強電界が形成されるため、エッジブレークダウンにより暗電流が悪化することが懸念される。
　フォトダイオードアレイ３は、さらに、Ｐ型半導体領域１６を備える。Ｐ型半導体領域１６は、Ｎ＋型半導体領域１３とＮ＋型半導体領域１５の間に配置された第６の半導体領域であり、かつ、Ｎ＋型半導体領域１２とＮ＋型半導体領域１５の間に配置された第５の半導体領域である。Ｐ型半導体領域１６の不純物濃度は、Ｐ－型半導体層１１の不純物濃度よりも高い。
　この構成によれば、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間、及び、Ｎ＋型半導体領域１５とＮ＋型半導体領域１３との間の導通を防ぎ、検出した光信号が漏れ出すことを防止できる。また、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の分離能が高まるため、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の距離を縮小することができる。これにより、Ｎ＋型半導体領域１２の周囲のＰ－型半導体層１１の表面に形成される空乏層面積が減少し、表面欠陥起因の暗電流を抑制できる。また、Ｎ＋型半導体領域１３とＮ＋型半導体領域１５との間の分離能が高まるため、Ｎ＋型半導体領域１３をＰ－型半導体層１１の表面、すなわち界面Ｓ１から浅い位置に形成することができる。これにより、Ｎ＋型半導体領域１５の濃度プロファイルの広がりを抑制しやすくなる。
　また、Ｐ型半導体領域１６とＮ＋型半導体領域１２との間には不純物濃度が低い領域として、Ｐ－型半導体層１１の一部を残している。つまり、Ｐ型半導体領域１６とＮ＋型半導体領域１２との間の領域の不純物濃度は、Ｐ型半導体領域１６の不純物濃度よりも低い。これにより、Ｎ＋型半導体領域１２とＰ型半導体領域１６の間に急峻なＰＮ接合が形成されず、表面欠陥を介したトンネル電流が流れることを抑制できる。
　なお、Ｐ型半導体領域１６の濃度を抑制する等、表面に形成される電界強度を弱めており、トンネル電流が無視できる場合、Ｐ型半導体領域１６は、Ｎ＋型半導体領域１２と接触していてもよい。この場合の製造方法として、Ｐ型半導体領域１６をイオン注入で打ち返すことでＮ＋型半導体領域１２を形成してもよい。
　また、Ｐ型半導体領域１６は、Ｎ＋型半導体領域１３と離間して配置され、Ｎ＋型半導体領域１５に接している。つまり、Ｐ型半導体領域１６は、Ｎ＋型半導体領域１３よりもＮ＋型半導体領域１５に近い位置に配置されている。これは、例えば、Ｐ型半導体領域１６をイオン注入により形成する場合、Ｐ型半導体領域１６の注入深さが、Ｎ＋型半導体領域１３よりも、Ｎ＋型半導体領域１５に近いことを示す。この構成により、Ｐ型半導体領域１６とＮ＋型半導体領域１３との間の電界が緩和され、電界強度が高まることによる暗電流の増加を抑制できる。
　また、アバランシェ増倍を起こすためにＮ＋型半導体領域１２とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間に逆バイアス電圧を印加すると共に、Ｎ＋型半導体領域１５とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間にも逆バイアス電圧（第１の電圧）が印加されることが望ましい。これにより、基板表面の表面欠陥起因で発生した暗電流のうちの電子を、一部、Ｎ＋型半導体領域１５へ流すことができ、Ｎ＋型半導体領域１２に流れ込む暗電流を減少させることができる。
　また、光検出時に信号電荷がオーバーフローした際に、信号をＮ＋型半導体領域１５に流すことが可能となる。これにより、隣接画素のＮ＋型半導体領域１２に信号が漏れ出すことを抑制できる。この効果を得るため、Ｎ＋型半導体領域１２とＮ＋型半導体領域１５との間のポテンシャル障壁は、Ｎ＋型半導体領域１２と隣接画素におけるＮ＋型半導体領域１２との間のポテンシャル障壁よりも低いことが望ましい。
　さらに、Ｎ＋型半導体領域１５とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間に印加される逆バイアス電圧（第１の電圧）を、Ｎ＋型半導体領域１２とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間に印加される逆バイアス電圧（第２の電圧）よりも高くすることが望ましい。これにより、Ｎ＋型半導体領域１５へ流れる暗電流が増加し、それに伴いＮ＋型半導体領域１２に流れ込む暗電流をさらに抑制することができる。
　Ｎ＋型半導体領域１５は、Ｎ＋型半導体領域１３よりもＰ型半導体領域１４から離れているため、Ｎ＋型半導体領域１２よりも高い逆バイアス電圧を印加してもブレークダウンが発生しにくい。ただし、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の電圧は、暗時において、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間を分離できる高さに留めることが望ましい。Ｎ＋型半導体領域１５に電圧を印加するためのコンタクトプラグ１８Ａは、Ｎ＋型半導体領域１５に流れる暗電流を抑制するため、電圧を印加しても空乏化しない位置に配置されることが望ましい。
　なお、Ｐ型半導体領域１４は、平面視において、Ｎ＋型半導体領域１３よりも広く形成されていることが望ましい。Ｐ型半導体領域１４よりも界面Ｓ２側で光電変換により発生した信号電荷の電子は、Ｐ型半導体領域１４の中でも最もポテンシャルが正方向に高い場所に向かって流れやすい。Ｐ型半導体領域１４をＮ＋型半導体領域１３より狭くした場合、電子は、Ｐ型濃度が低く電界強度も低いＰ型半導体領域１４の周辺部を流れやすくなる。そのため、アバランシェ増倍領域ＡＭを通らない電荷はアバランシェ増倍を起こしにくくなり、フォトン検出効率が低下する。なお、十分なフォトン検出効率が得られる場合には、Ｐ型半導体領域１４をＮ＋型半導体領域１３に対して縮小してもよい。これにより、Ｎ＋型半導体領域１３周辺の電界強度を弱め、Ｎ＋型半導体領域１３周辺のエッジブレークダウンを防止できる。
　また、図６に示すように、Ｐ型半導体領域１４は、複数の画素３０に共通に配置されており、平面視において、画素３０ごとに分離せずに面内均一に形成されている。この構成においては、Ｐ型半導体領域１４とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間で光電変換により発生した電荷のうちの電子は、逆バイアス電圧が印加されているＮ＋型半導体領域１３に向かって流れやすくなる。このため、アバランシェ増倍領域ＡＭを通過しやすくなり、これによりフォトン検出効率が増加する。
　なお、Ｐ型半導体領域１４は、Ｐ－型半導体層１１をエピタキシャル成長で形成する過程において、不純物濃度を変更してエピタキシャル成長により形成してもよい。この構成により、Ｐ型半導体領域１４をイオン注入法で形成した場合に対して、アバランシェ増倍領域ＡＭの欠陥密度が低減し、基板内から発生する暗電流を抑制することができる。それに伴い、暗電流が増倍して発生する増倍電子も抑制することができる。
　また、Ｎ＋型半導体領域１３は、Ｐ－型半導体層１１をエピタキシャル成長で形成する過程において、ドーパント及び不純物濃度を変更してエピタキシャル成長により形成してもよい。この構成により、Ｎ＋型半導体領域１３をイオン注入法で形成した場合に対して、アバランシェ増倍領域ＡＭの欠陥密度が低減し、基板内から発生する暗電流を抑制することができる。それに伴い、暗電流が増倍して発生する増倍電子も抑制することができる。
　なお、Ｎ＋型半導体領域１３を所定の面積で形成する場合は、エピタキシャル成長で形成したＮ＋型半導体領域１３の周囲にＰ型の不純物をイオン注入法で注入し、不純物濃度を相殺することで、隣接画素との分離を行ってもよい。
　エピタキシャル成長で形成される領域は、Ｐ型半導体領域１４及びＮ＋型半導体領域１３の双方であっても、一方のみであっても欠陥密度の低減は可能である。エピタキシャル成長で形成された場合には、不純物濃度や厚さが変更されるため、イオン注入法を用いて不純物を追加してもよい。ただし、アバランシェ増倍領域ＡＭにイオン注入による欠陥が発生しにくいように、不純物濃度はエピタキシャル成長時に所定の濃度で形成されることが望ましい。
　なお、本実施の形態において、図６に示した裏面照射型の光検出器の他、Ｐ－型半導体層１１をＰ＋型半導体基板上に形成し、界面Ｓ１側から光電変換領域ＰＤに対して光を照射してもよい。Ｎ＋型半導体領域１３よりも界面Ｓ１側で光電変換により発生した信号電荷は、アバランシェ領域ＡＭを通過しにくいため、光電変換領域ＰＤにおいても光電変換が発生しやすい赤色光または赤外光検出用途の光検出器として利用することが望ましい。また、このときは光電変換領域ＰＤに対してコンタクトプラグ１８及び金属配線１９が重なりにくくするように、Ｎ＋型半導体領域１２をＮ＋型半導体領域１３の端部付近に配置することが望ましい。
　なお、本実施の形態において、例えば、Ｐ＋型半導体領域１０の不純物濃度は、例えば、１０１７～１０１９ｃｍ－３である。また、Ｐ－型半導体層１１の不純物濃度は、例えば、１０１３～１０１６ｃｍ－３である。また、Ｎ＋型半導体領域１２の不純物濃度は、例えば、１０１７～１０２０ｃｍ－３である。また、Ｎ＋型半導体領域１３の不純物濃度は、例えば、１０１７～１０１９ｃｍ－３である。また、Ｐ型半導体領域１４の不純物濃度は、例えば、１０１６～１０１８ｃｍ－３である。また、Ｎ＋型半導体領域１５の不純物濃度は、例えば、１０１６～１０１８ｃｍ－３である。また、Ｐ型半導体領域１６の不純物濃度は、例えば、１０１６～１０１８ｃｍ－３である。
　（実施の形態４）
　実施の形態１～３に係るフォトダイオード及びフォトダイオードアレイは、固体撮像素子に適用することが可能である。以下、図８及び図９を参照しながら、実施の形態４に係る固体撮像素子の構造を説明する。
　図８は、実施の形態４に係る固体撮像素子の断面図であり、図９は、実施の形態４に係る固体撮像素子の平面図である。なお、図９は、図８に示した界面Ｓ３における平面図である。
　本実施の形態に係る固体撮像素子１００は、複数の画素３０Ａが半導体基板２１上に行列状に配置されている。複数の画素３０Ａは、それぞれ、光電変換部１０１と、検出回路部２０１と、接合部３０１とを備え、光電変換部１０１は、検出回路部２０１と電気的に接続されている。
　光電変換部１０１は、実施の形態３におけるフォトダイオードアレイ３である。図９に示すように、金属配線１９は、隣接画素と電気的に絶縁されており、検出回路部２０１と電気的に接続されている。金属配線１９Ａは、隣接画素と電気的に接続されており、全ての画素３０Ａにおいて同一の電圧を印加できるよう配置されている。
　検出回路部２０１は、ｐ型の半導体基板２１と、ｎ－型の電荷蓄積部２２と、金属配線２３と、コンタクトプラグ２４と、絶縁膜である配線層間膜２５とを備えている。電荷蓄積部２２は、半導体基板２１内に配置され、光電変換部１０１からの信号電荷を蓄積する。金属配線２３は、電荷蓄積部２２の光電変換部１０１側の表面上に配置された配線である。コンタクトプラグ２４は、電荷蓄積部２２と金属配線２３とを電気的に接続する。
　検出回路部２０１は、後述するリセット回路等を備えているが、図が煩雑になるため、当該回路等の図示を割愛する。金属配線２３は、例えば、Ａｌ、Ｃｕ、Ｔｉのいずれかを主に含む金属で構成される。コンタクトプラグ２４は、例えば、主にＷを含む金属で構成される。
　接合部３０１は、光電変換部１０１と検出回路部２０１とを電気的に接続する。接合部３０１は、接合バンプ金属３１と、光電変換部１０１側に配置された接合下地金属３２と、検出回路部２０１側に配置された接合下地金属３３とを備える。接合バンプ金属３１は、例えば、スズ（Ｓｎ）と銀（Ａｇ）との合金で構成される。当該合金は、融点が２２０℃以下と低いため、光電変換部１０１と検出回路部２０１とを低温で接合できる。そのため、上記接合の際に、光電変換部１０１及び検出回路部２０１が、温度による悪影響を受けにくい。また、接合バンプ金属３１は、Ａｕを含む合金であってもよい。この合金は、めっき法や蒸着法などにより容易に狭ピッチのバンプを形成できるため、狭ピッチの画素アレイである光電変換部１０１と検出回路部２０１との接合に適している。
　また、光電変換部１０１と検出回路部２０１と接合部３０１とで囲まれる空間は、樹脂３４で満たされている。樹脂３４等により満たされている場合は、上記空間が満たされていない場合に比べて、固体撮像素子１００の強度が増す。なお、上記空間は、樹脂３４等により満たされていなくても良い。
　Ｎ＋型半導体領域１３とＰ型半導体領域１４とで挟まれた領域の電界強度が所定の値以上になると、アバランシェ増倍領域ＡＭが発生する。この所定の値は、材料、及び、Ｎ＋型半導体領域１３とＰ型半導体領域１４との距離に応じて変化する。例えば、材料がシリコンであり、上記距離が約０．５μｍから約１．０μｍの場合、アバランシェ増倍領域ＡＭの電界強度は、約４×１０５Ｖ／ｃｍとなる。
　光電変換部１０１の上方から入射した光子ｈνは、透明電極２０とＰ＋型半導体領域１０を透過してＰ－型半導体層１１に到達する。そうすると、Ｐ－型半導体層１１で吸収されて電荷（電子－正孔対）が発生する。発生した電荷のうちの電子はアバランシェ増倍領域ＡＭへと移動し、アバランシェ増倍を起こす。発生した増倍電子はＮ＋型半導体領域１３および、Ｎ＋型半導体領域１２を介して検出回路部２０１側へ出力される。また、発生した電荷のうちの正孔は透明電極２０を介して排出される。
　ノイズとなり得る基板表面の暗電流は、Ｎ＋型半導体領域１２の周囲に形成される空乏層において発生する。この構成においては、実施の形態３において開示したように、Ｐ－型半導体層１１の表面の空乏層面積が小さく抑制されることと、Ｎ＋型半導体領域１５を用いて暗電流を吸収できることから、基板表面の欠陥起因で発生する暗電流を極めて小さく抑制することが可能となる。また、Ｐ型半導体領域１４及びＮ＋型半導体領域１３の少なくとも一方を低欠陥なエピタキシャル成長で形成することで、基板内の欠陥から発生する暗電流も低減することが可能である。
　なお、本実施の形態では、光電変換部１０１で発生した電子－正孔対のうちの電子を信号電荷として読み出す、いわゆる電子読出し方式を採用しているが、これに限られない。ｐ型をｎ型に置き換えるとともにｎ型をｐ型に置き換え、電圧条件を変えることで、正孔を信号電荷として読み出す、いわゆる正孔読出し方式を採用することも可能である。
　次に、図１０を用いて、本実施の形態に係る固体撮像素子の信号検出の方式について説明する。
　図１０は、実施の形態４に係る固体撮像素子の等価回路図である。同図において、光電変換部１０１に光が入射すると、光電変換部１０１の内部で信号電荷が発生し、それに応じて増倍電流ｉが流れる。キャパシタである電荷蓄積部２２には、Ｑ＝∫ｉｄｔの電荷が蓄積される。この蓄積電荷は、電荷蓄積部２２の静電容量をＣとすると、電圧変化量Ｑ／Ｃとして検出される。微細加工技術により静電容量Ｃの小さい電荷蓄積部２２を形成することにより、電圧変化量Ｑ／Ｃを大きくすることが可能となる。例えば、画素サイズを２５μｍ×２５μｍとし、電荷蓄積部２２のサイズを１０μｍ×１０μｍ、厚み（光電変換部１０１の受光面に垂直な方向の一辺の長さ）を１μｍとすると、静電容量Ｃは、略１０ｆＦとなる。降伏電圧ＶＢＤより小さい電圧で駆動する線形モード動作において、光電変換部１０１の増倍率を１００倍とすると、フォトン１個が入射して信号電荷が生成されて増倍された後の電荷量はＱ＝１．６×１０－１７［Ｃ］となる。従って、電荷蓄積部２２における電圧変化量はＶｃ＝Ｑ／Ｃ＝１．６［ｍＶ］と検出可能な値として出力される。このように、光電変換部１０１からの信号電荷を容量負荷型の検出回路を用いて検出することによって、低い電圧駆動であっても微弱光を検出することが可能となる。
　本実施形態に係る固体撮像素子１００において、基板表面の暗電流を抑制することにより、光電変換部１０１からの信号電荷の誤検出を低減することが可能となる。また、基板内の暗電流を抑制することで、暗電流が増倍して偽の信号電荷が生成されることも抑制できる。また、増倍率が低い信号電荷であっても検出することが可能となる。これより、固体撮像素子１００のＳ／Ｎ比を格段に向上することが可能となる。
　次に、図１１を用いて、本実施の形態に係る固体撮像素子１００の集積化について説明する。
　図１１は、実施の形態４に係る固体撮像素子の集積化を表す概念図である。同図に示すように、光電変換部１０１が容量負荷型の検出回路部２０１上に積層された構造を有する画素３０Ａが行列状に配列されている。この構成により、検出回路部２０１を画素領域の外に配置しなくてよいため、画素領域の面積を大きくできる。
　また、隣接する複数の画素３０Ａの光検出データを積算することで、信号（Ｓ）及びノイズ（Ｎ）レベルをそれぞれ平均化して相対的にＳ／Ｎ比を補うこともできる。このため、従来技術のような光源との同期を取ってＳ／Ｎ比を補う必要はなくなる。つまり、本実施の形態に係る固体撮像素子１００は、ランダム光の検出も実現できる。
　（実施の形態５）
　本実施の形態では、ノイズ低減効果の大きいフォトダイオードアレイを示す。
　図１２は、実施の形態５に係るフォトダイオードアレイの等価回路図である。同図には、一例として、４画素をアレイ状に配置した場合の等価回路図が示されている。
　本実施の形態に係るフォトダイオードアレイ４は、図６に示された実施の形態３に係るフォトダイオードアレイ３において、Ｎ＋型半導体領域１２が、各画素３０に同一の抵抗値を持つ抵抗４２を介して信号線４１に接続されたものである。この構成とすることにより、光検出時の波高値の画素ごとのばらつきを抑えることができる。これにより、光照射時に信号線４１に流れる電流の波高値から同時に入射したフォトン数を識別することが可能となる。
　例えば、光電変換部１０１Ａ及び１０１Ｄに光子ｈνが入射した場合、信号線４１に流れる電流値ｉＳＩＧの波高は、光電変換部１０１Ａ及び１０１Ｄで発生した波高の合計値、つまり、１フォトン検出時の波高に対して２倍の高さとなり、波高から２フォトンを検出したことを識別することが可能となる。
　本実施の形態に係るフォトダイオードアレイ４の構成によれば、基板表面の暗電流を低減することで、暗電流による出力の揺らぎを抑制できる。これにより、波高値の正確な識別が可能となる。本構成においては、Ｓ／Ｎ比は波高と暗電流から決まるが、暗電流は全画素の合計値で決まるため、暗電流を抑制することによるノイズ低減効果が大きい。なお、抵抗４２は、例えば、ポリシリコン等で形成される。
　（効果など）
　以上のように、上記実施の形態に係るフォトダイオードの一態様は、光電変換により発生した電荷をアバランシェ領域で増倍するフォトダイオード１であって、界面Ｓ１と、界面Ｓ１と対向する界面Ｓ２とを有するＰ－型半導体層１１と、Ｐ－型半導体層１１の内部に配置され、界面Ｓ１に接するＮ＋型半導体領域１２と、Ｐ－型半導体層１１の内部に配置され、Ｎ＋型半導体領域１２と接続されたＮ＋型半導体領域１３と、Ｎ＋型半導体領域１３と界面Ｓ２との間に配置されたＰ型半導体領域１４とを備え、Ｎ＋型半導体領域１２、Ｎ＋型半導体領域１３、及びＰ型半導体領域１４の不純物濃度は、それぞれ、Ｐ－型半導体層１１の不純物濃度よりも高く、アバランシェ領域は、Ｐ－型半導体層１１の内部においてＮ＋型半導体領域１３とＰ型半導体領域１４とで挟まれた領域であり、Ｎ＋型半導体領域１２は、平面視において、Ｎ＋型半導体領域１３よりも面積が小さい。
　この構成によれば、基板表面に形成される空乏層はＮ＋型半導体領域１２の周囲にのみ形成されるため、ノイズとなる暗電流量は面積が小さいＮ＋型半導体領域１２の大きさに依存する。また、フォトン検出に必要となるアバランシェ増幅が発生する領域は、面積が大きいＮ＋型半導体領域１３とＰ型半導体領域１４との間の面積に依存する。これにより、アバランシェ増倍領域の面積に対して半導体層表面の暗電流発生源の面積が小さく抑えられ、従来技術に対して暗電流を低減することができる。
　界面Ｓ１における空乏領域は、Ｎ＋型半導体領域１２とＰ－型半導体層１１との境界に発生する。この場合、Ｎ＋型半導体領域１２は、光電変換領域ＰＤに対して小面積で形成できるため、暗電流を低減することが可能となる。よって、暗電流が低い高感度な光検出器を実現することができる。
　ここで、フォトダイオード２は、さらに、Ｐ－型半導体層１１の内部に配置され、界面Ｓ１に接し、かつ、平面視において、Ｎ＋型半導体領域１２の周囲を取り囲むＮ＋型半導体領域１５を備えてもよい。
　これにより、Ｐ－型半導体層１１の表面（界面Ｓ１）の大部分をＮ＋型半導体領域１５で不活性化することができるので、暗電流の発生源となる空乏層面積を最小限に抑制できる。その結果、Ｐ型半導体領域１４に流入する暗電流を低減することが可能となる。
　ここで、フォトダイオード２は、さらに、Ｐ型半導体領域１４とＮ＋型半導体領域１２との間に配置されたＰ型半導体領域１６を備え、Ｐ型半導体領域１６の不純物濃度は、Ｐ－型半導体層１１の不純物濃度よりも高くてもよい。
　これにより、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の導通を防ぎ、検出した光信号が漏れ出すことを防止できる。また、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の分離能が高まるため、Ｎ＋型半導体領域１５とＮ＋型半導体領域１２との間の距離を縮小することができる。これにより、Ｎ＋型半導体領域１２の周囲のＰ－型半導体層１１の表面に形成される空乏層面積が減少し、表面欠陥起因の暗電流を抑制できる。
　ここで、Ｐ型半導体領域１６とＮ＋型半導体領域１２との間の領域の不純物濃度は、Ｐ型半導体領域１６の不純物濃度よりも低くてもよい。
　これにより、Ｎ＋型半導体領域１２とＰ型半導体領域１６との間に急峻なＰＮ接合が形成されず、表面欠陥を介したトンネル電流が流れることを抑制できる。
　ここで、フォトダイオード２は、さらに、Ｎ＋型半導体領域１５とＮ＋型半導体領域１３との間に配置されたＰ型半導体領域１６を備え、Ｐ型半導体領域１６の不純物濃度は、Ｐ－型半導体層１１の不純物濃度よりも高くてもよい。
　これにより、Ｎ＋型半導体領域１５とＮ＋型半導体領域１３の間の導通を防ぎ、検出した光信号が漏れ出すことを防止できる。
　ここで、Ｐ型半導体領域１６は、Ｎ＋型半導体領域１３よりもＮ＋型半導体領域１５に近い位置に配置されていてもよい。
　これにより、Ｐ型半導体領域１６とＮ＋型半導体領域１３との間の電界が緩和され、電界強度が高まることによる暗電流の増加を抑制できる。
　ここで、Ｎ＋型半導体領域１５とＰ－型半導体層１１との間に、逆バイアスの第１の電圧が印加されてもよい。
　これにより、基板表面の表面欠陥起因で発生した暗電流のうちの電子を、一部、Ｎ＋型半導体領域１５へ流すことができ、Ｎ＋型半導体領域１２に流れ込む暗電流を減少させることができる。
　ここで、Ｎ＋型半導体領域１２とＰ－型半導体層１１との間に逆バイアスの第２の電圧が印加され、第１の電圧は、第２の電圧より高くてもよい。
　これにより、Ｎ＋型半導体領域１５へ流れる暗電流が増加し、それに伴いＮ＋型半導体領域１２に流れ込む暗電流をさらに抑制することができる。
　ここで、Ｐ型半導体領域１４は、Ｐ－型半導体層１１の内部に配置され、Ｎ＋型半導体領域１３よりも平面視において広い面積を有してもよい。
　これにより、電子がアバランシェ増倍領域ＡＭを通るので、電荷がアバランシェ増倍を起こしにくくなり、フォトン検出効率が向上する。
　ここで、Ｐ型半導体領域１４は、結晶成長法によりＰ－型半導体層１１と連続して形成されてもよい。
　これにより、Ｐ型半導体領域１４をイオン注入法で形成した場合に対して、アバランシェ増倍領域ＡＭの欠陥密度が低減し、Ｐ型半導体領域１４内から発生する暗電流を抑制することができる。それに伴い、暗電流が増倍して発生する増倍電子も抑制することができる。
　ここで、Ｎ＋型半導体領域１３は、結晶成長法によりＰ－型半導体層１１と連続して形成されてもよい。
　これにより、Ｎ＋型半導体領域１３をイオン注入法で形成した場合に対して、アバランシェ増倍領域ＡＭの欠陥密度が低減し、Ｎ＋型半導体領域１３内から発生する暗電流を抑制することができる。
　ここで、界面Ｓ１及び界面Ｓ２のうち界面Ｓ２側から光が照射されてもよい。
　ここで、Ｐ型半導体領域１４は、Ｐ－型半導体層１１の内部に配置され界面Ｓ２に露出されておらず、フォトダイオード２は、さらに、界面Ｓ２上に配置されたＰ＋型半導体領域１０を備え、Ｐ＋型半導体領域１０の不純物濃度は、Ｐ－型半導体層１１の不純物濃度よりも高くてもよい。
　これにより、Ｐ－型半導体層１１の表面の大部分をＮ＋型半導体領域１５で不活性化することができるため、暗電流の発生源となる空乏層面積を最小限に抑制できる。これによりＰ型半導体領域１４に流入する暗電流を低減することが可能となる。
　ここで、さらに、Ｎ＋型半導体領域１３に電気的に接続された抵抗４２と、抵抗４２を介してＮ＋型半導体領域１３に接続された信号線４１とを備えてもよい。
　これにより、光検出時の波高値の画素ごとのばらつきを抑えることができる。よって、光照射時に信号線４１に流れる電流の波高値から同時に入射したフォトン数を識別することが可能となる。
　また、上記実施の形態に係るフォトダイオードアレイ３は、上記フォトダイオードを有する画素３０を複数備えてもよい。
　これによれば、界面Ｓ１における空乏領域は、Ｎ＋型半導体領域１２とＰ－型半導体層１１との境界に発生する。この場合、Ｎ＋型半導体領域１２は、光電変換領域ＰＤに対して小面積で形成できるため、暗電流を低減することが可能となる。よって、暗電流が低い高感度な光検出器を実現することができる。
　ここで、Ｐ型半導体領域１４は、複数の画素３０に共通に配置されていてもよい。
　これにより、Ｐ型半導体領域１４とＰ＋型半導体領域１０（Ｐ－型半導体層１１）との間で光電変換により発生した電荷のうちの電子は、逆バイアス電圧が印加されているＮ＋型半導体領域１３に向かって流れやすくなる。このため、アバランシェ増倍領域ＡＭを通過しやすくなり、これによりフォトン検出効率が増加する。
　ここで、Ｎ＋型半導体領域１５は、複数の画素３０に共通に配置されていてもよい。
　ここで、Ｐ型の不純物をイオン注入することにより、Ｎ＋型半導体領域１３は、画素３０ごとに分離されていてもよい。
　ここで、上記フォトダイオードまたは上記フォトダイオードアレイと、Ｎ＋型半導体領域１２と電気的に接続され、アバランシェ領域で増倍された電荷を蓄積する電荷蓄積部２２と、電荷蓄積部２２に蓄積された電荷を検出する検出回路とを備えてもよい。
　（その他の実施の形態）
　以上、本開示の実施の形態に係るフォトダイオード、フォトダイオードアレイ、及び固体撮像素子について説明したが、本開示は、上記実施の形態１～５に限定されるものではない。
　例えば、上記実施の形態１～５に係る、フォトダイオード、フォトダイオードアレイ、及び固体撮像素子の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。
　また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
　更に、本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。
　本開示に係るフォトダイオードは、単一フォトンを検出するための高感度光検出器や、高感度な固体撮像装置などに適用できる。
　１、２　　フォトダイオード
　３、４　　フォトダイオードアレイ
　１０　　Ｐ＋型半導体領域
　１１　　Ｐ－型半導体層
　１２、１３、１５　　Ｎ＋型半導体領域
　１４　　Ｐ型半導体領域
　１６　　Ｐ型半導体領域
　１７、２６　　層間絶縁膜
　１８、１８Ａ、２４　　コンタクトプラグ
　１９、１９Ａ、２３　　金属配線
　２０　　透明電極
　２１　　半導体基板
　２２　　電荷蓄積部
　２５　　配線層間膜
　２７　　半導体基板
　３０、３０Ａ　　画素
　３１　　接合バンプ金属
　３２、３３　　接合下地金属
　３４　　樹脂
　４１　　信号線
　４２　　抵抗
　１００　　固体撮像素子
　１０１、１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ　　光電変換部
　２０１　　検出回路部
　３０１　　接合部
　ＡＭ　　アバランシェ増倍領域
　ＰＤ　　光電変換領域
　Ｓ１、Ｓ２、Ｓ３　　界面

Claims (19)

  1. 　光電変換により発生した電荷をアバランシェ領域で増倍するフォトダイオードであって、
    　第１面と、前記第１面と対向する第２面とを有する半導体層と、
    　前記半導体層の内部に配置され、前記第１面に接する第１の半導体領域と、
    　前記半導体層の内部に配置され、前記第１の半導体領域と接続された第２の半導体領域と、
    　前記第２の半導体領域と前記第２面との間に配置された第３の半導体領域とを備え、
    　前記半導体層及び前記第３の半導体領域は、第１導電型であり、
    　前記第１の半導体領域及び前記第２の半導体領域は、前記第１導電型と逆導電型である第２導電型であり、
    　前記第１の半導体領域、前記第２の半導体領域、及び前記第３の半導体領域の不純物濃度は、それぞれ、前記半導体層の不純物濃度よりも高く、
    　前記アバランシェ領域は、前記半導体層の内部において前記第２の半導体領域と前記第３の半導体領域とで挟まれた領域であり、
    　前記第１の半導体領域は、平面視において、前記第２の半導体領域よりも面積が小さい
    　フォトダイオード。
  2. 　前記フォトダイオードは、さらに、
    　前記半導体層の内部に配置され、前記第１面に接し、かつ、平面視において、前記第１の半導体領域の周囲を取り囲む前記第２導電型の第４の半導体領域を備える
    　請求項１に記載のフォトダイオード。
  3. 　前記フォトダイオードは、さらに、
    　前記第４の半導体領域と前記第１の半導体領域との間に配置された前記第１導電型の第５の半導体領域を備え、
    　前記第５の半導体領域の不純物濃度は、前記半導体層の前記不純物濃度よりも高い
    　請求項２に記載のフォトダイオード。
  4. 　前記第５の半導体領域と前記第１の半導体領域との間の領域の不純物濃度は、前記第５の半導体領域の前記不純物濃度よりも低い
    　請求項３に記載のフォトダイオード。
  5. 　前記フォトダイオードは、さらに、
    　前記第４の半導体領域と前記第２の半導体領域との間に配置された前記第１導電型の第６の半導体領域を備え、
    　前記第６の半導体領域の不純物濃度は、前記半導体層の前記不純物濃度よりも高い
    　請求項２～４のいずれか１項に記載のフォトダイオード。
  6. 　前記第６の半導体領域は、前記第２の半導体領域よりも前記第４の半導体領域に近い位置に配置されている
    　請求項５に記載のフォトダイオード。
  7. 　前記第４の半導体領域と前記半導体層との間に、逆バイアスの第１の電圧が印加される
    　請求項２～６のいずれか１項に記載のフォトダイオード。
  8. 　前記第１の半導体領域と前記半導体層との間に逆バイアスの第２の電圧が印加され、
    　前記第１の電圧は、前記第２の電圧よりも高い
    　請求項７に記載のフォトダイオード。
  9. 　前記第３の半導体領域は、前記半導体層の内部に配置され、前記第２の半導体領域よりも平面視において広い面積を有する
    　請求項１～８のいずれか１項に記載のフォトダイオード。
  10. 　前記第３の半導体領域は、結晶成長法により前記半導体層と連続して形成される
    　請求項１～９のいずれか１項に記載のフォトダイオード。
  11. 　前記第２の半導体領域は結晶成長法により前記半導体層と連続して形成される
    　請求項１～１０のいずれか１項に記載のフォトダイオード。
  12. 　前記第１面及び前記第２面のうち前記第２面側から光が照射される
    　請求項１～１１のいずれか１項に記載のフォトダイオード。
  13. 　前記第３の半導体領域は、前記半導体層の内部に配置され前記第２面に露出されておらず、
    　前記フォトダイオードは、さらに、
    　前記第２面上に配置された前記第１導電型の第７の半導体領域を備え、
    　前記第７の半導体領域の不純物濃度は、前記半導体層の前記不純物濃度よりも高い
    　請求項１～１２のいずれか１項に記載のフォトダイオード。
  14. 　さらに、
    　前記第１の半導体領域に電気的に接続された抵抗と、
    　前記抵抗を介して前記第１の半導体領域に接続された信号線とを備える
    　請求項１～１３のいずれか１項に記載のフォトダイオード。
  15. 　請求項１～１４のいずれか１項に記載のフォトダイオードを有する画素を複数備える
    　フォトダイオードアレイ。
  16. 　前記第３の半導体領域は、複数の前記画素に共通に配置されている
    　請求項１５に記載のフォトダイオードアレイ。
  17. 　請求項２～８のいずれか１項に記載のフォトダイオードを有する画素を複数備え、
    　前記第４の半導体領域は、複数の前記画素に共通に配置されている
    　フォトダイオードアレイ。
  18. 　前記第１導電型の不純物をイオン注入することにより、前記第２の半導体領域は、前記画素ごとに分離されている
    　請求項１５～１７のいずれか１項に記載のフォトダイオードアレイ。
  19. 　請求項１～１４のいずれか１項に記載のフォトダイオード、または、請求項１５～１８のいずれか１項に記載のフォトダイオードアレイと、
    　前記第１の半導体領域と電気的に接続され、前記アバランシェ領域で増倍された前記電荷を蓄積する電荷蓄積部と、
    　前記電荷蓄積部に蓄積された前記電荷を検出する検出回路とを備える
    　固体撮像素子。
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