JP2018160667A

JP2018160667A - 固体撮像装置

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Publication number: JP2018160667A
Application number: JP2018042175A
Authority: JP
Inventors: 学薄田; Manabu Usuda; 三佳森; Mitsuyoshi Mori; 春日　繁孝; Shigetaka Kasuga; 繁孝春日
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2017-03-22
Filing date: 2018-03-08
Publication date: 2018-10-11
Anticipated expiration: 2038-03-08
Also published as: JP7178605B2

Abstract

【課題】電荷増倍部を有する固体撮像装置において暗電流の影響を抑制する。【解決手段】単位画素セル２１０は、入射光を光電変換して発生した電荷を増倍する光電変換部２１１と、光電変換部２１１で増倍された電荷を蓄積する電荷蓄積部２１２と、電荷蓄積部２１２に蓄積された電荷を読み出す読み出し回路部２１３と、読み出し回路部２１３で読み出された電荷に応じて信号を出力する出力回路部２１４とを有している。電荷蓄積部２１２と読み出し回路部２１３とが第１基板１の第１主面Ｓ１側に設けられ、出力回路部２１４が第２基板２１に設けられている。光電変換部２１１は、第１基板１の第２主面Ｓ２側にｐ＋型半導体領域２と、第１基板１の内部にｐ型半導体領域４とｎ型半導体領域５とで構成されるアバランシェ増倍部ＡＭを有している。読み出し回路部２１３と出力回路部２１４とが電気的に接続されている。【選択図】図１

Description

本発明は固体撮像装置に関し、特に微弱な光を検出する固体撮像装置に関する。

近年、医療、バイオ、放射線計測などの分野で、１フォトンに至る微弱光を計測するために、アバランシェ・フォトダイオード（Avalanche Photodiode；以下、ＡＰＤという）を搭載した固体撮像素子が利用されている。ＡＰＤは光電変換で発生した信号電荷をアバランシェ降伏させて増倍し、検出感度を高めたフォトダイオードであるため、高電圧を印加して動作する必要がある。

よって、ＡＰＤを搭載した固体撮像素子においては、信号読み出しのためのＣＭＯＳ回路部とＡＰＤが形成される光電変換部とを電気的に絶縁して、ＣＭＯＳ回路部での絶縁破壊等を防止する必要がある。光電変換部とＣＭＯＳ回路部との距離を物理的に離して電気的に絶縁するために、光電変換部とＣＭＯＳ回路部を別々の基板に形成した上で、光電変換部に接続するパッドとＣＭＯＳ回路部に接続するパッドとを接合して、光電変換部とＣＭＯＳ回路部とを一体化する構造が提案されている（例えば特許文献１参照）。

国際公開第２０１４／０９７５１９号

特許文献１に開示された従来の構成によれば、増倍ノイズと暗電流ノイズを抑制でき、微弱光の計測に有利である。

しかし、この構成（特許文献１の図１参照）では、ＡＰＤの一部を構成するｎ型半導体領域と金属配線とが直接接続するため、基板表面で発生した暗電流がＡＰＤの信号電荷に重畳してしまうという課題があることがわかった。また、ｎ型半導体領域の飽和電荷容量以上に電子の増倍が起こると、あふれ出た不要電子を排出する機構が無く、隣接する画素との間で飽和混色が発生してしまうおそれがあることがわかった。

本開示はかかる点に鑑みてなされたもので、その主な目的は、暗電流ノイズを低減し、また飽和混色の発生を抑制できる、アバランシェ増倍部を有する固体撮像装置を提供することにある。

上記の目的を達成するため、本開示の一態様に係る固体撮像装置は、一以上の画素セルを有する固体撮像装置であって、前記画素セルは、入射光を光電変換して発生した電荷を増倍する光電変換部と、前記光電変換部で発生した前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された前記電荷を読み出す読み出し回路部と、前記読み出し回路部で読み出された前記電荷に応じて信号を出力する出力回路部と、を有し、前記電荷蓄積部と前記読み出し回路部とが第１基板の第１主面側にそれぞれ設けられ、前記出力回路部が第２基板に設けられ、前記光電変換部は、第１の一導電型半導体領域と当該第１の一導電型半導体領域に接して設けられた第１の他導電型半導体領域とで構成されるアバランシェ増倍部と、前記アバランシェ増倍部を逆バイアス状態にするためのバイアス電圧が印加される第２の他導電型半導体領域と、を有し、前記第２の他導電型半導体領域が前記第１基板の第２主面に、前記アバランシェ増倍部が前記第１基板の内部にそれぞれ設けられ、一の前記画素セルにおいて、前記読み出し回路部と前記出力回路部とが電気的に接続されていることを特徴とする。

この構成によれば、第１基板に設けられた光電変換部及び電荷蓄積部が、同じ基板に設けられた読み出し回路部を介して、第２基板に設けられた出力回路部と電気的に接続するため、出力回路部と光電変換部及び電荷蓄積部とを直接接続することがなく、光電変換部及び電荷蓄積部への電気接点を減らすことができる。このことにより、信号電荷への暗電流の重畳を抑制できる。

また、光電変換部と電荷蓄積部とが第１基板の異なる主面側に設けられ、電荷蓄積部と読み出し回路部とが第１基板の同じ主面側に設けられ、光電変換部のアバランシェ増倍部に逆バイアス電圧を印加するための第２の他導電型半導体領域が第１基板の異なる主面側に設けられるため、逆バイアス電圧を印加する金属配線を、アバランシェ増倍部に対して直接に接続することがなく、信号電荷への暗電流の重畳を抑制できる。

また、本開示の別の態様に係る固体撮像装置は、一以上の画素セルを有する固体撮像装置であって、前記画素セルは、入射光を光電変換して発生した電荷を増倍する光電変換部と、前記光電変換部で発生した前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された前記電荷を読み出す読み出し回路部と、前記読み出し回路部で読み出された前記電荷に応じて信号を出力する出力回路部と、前記電荷蓄積部からあふれ出た電荷を排出する電荷排出部を有し、前記電荷蓄積部と前記読み出し回路部と前記電荷排出部とが第１基板の第１主面側にそれぞれ設けられ、前記出力回路部が第２基板に設けられ、前記光電変換部は、第１の一導電型半導体領域と当該第１の一導電型半導体領域に接して設けられた第１の他導電型半導体領域とで構成されるアバランシェ増倍部と、前記アバランシェ増倍部を逆バイアス状態にするためのバイアス電圧が印加される第２の他導電型半導体領域と、を有し、前記第２の他導電型半導体領域が前記第１基板の第２主面に、前記アバランシェ増倍部が前記第１基板の内部にそれぞれ設けられ、一の前記画素セルにおいて、前記読み出し回路部と前記出力回路部とが電気的に接続されていることを特徴とする。

この構成によれば、光電変換部及び電荷蓄積部への電気接点を減らすとともに、逆バイアス電圧を印加する金属配線を、アバランシェ増倍部に対して直接に接続することがなく、信号電荷への暗電流の重畳を抑制できる。さらに、光電変換部の飽和電荷容量以上に電子の増倍が起きて発生した不要電荷を電荷排出部に排出することで、光電変換部間での飽和混色を抑制することができる。

本開示のさらなる別の態様に係る固体撮像装置は、一以上の画素セルを有する固体撮像装置であって、前記画素セルは、入射光を光電変換して発生した電荷を増倍する光電変換部と、前記光電変換部で発生した前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された前記電荷を読み出す読み出し回路部と、前記読み出し回路部で読み出された前記電荷に応じて信号を出力する出力回路部と、隣り合う前記画素セルの境界部に設けられ、前記電荷蓄積部からあふれ出た電荷を蓄積する第２の電荷蓄積部と、を有し、前記電荷蓄積部と前記読み出し回路部と前記電荷排出部とが第１基板の第１主面側に設けられ、前記出力回路部が第２基板に設けられ、前記光電変換部は、第１の一導電型半導体領域と当該第１の一導電型半導体領域に接して設けられた第１の他導電型半導体領域とで構成されるアバランシェ増倍部と、前記アバランシェ増倍部を逆バイアス状態にするためのバイアス電圧が印加される第２の他導電型半導体領域と、を有し、前記第２の他導電型半導体領域が前記第１基板の第２主面に、前記アバランシェ増倍部が前記第１基板の内部にそれぞれ設けられ、前記第２の電荷蓄積部は、前記第２の電荷蓄積部と離間して、かつ前記第１基板の前記第１主面側に設けられた第５の一導電型半導体領域と、前記第２の電荷蓄積部から当該第５の一導電型半導体領域に前記電荷を転送する第３の転送ゲートと、前記第２の電荷蓄積部と離間して、かつ前記第１基板の前記第１主面側に設けられた第６の一導電型半導体領域と、前記第２の電荷蓄積部から当該第６の一導電型半導体領域に前記電荷を転送する第４の転送ゲートと、を有し、一の前記画素セルにおいて、前記読み出し回路部と前記出力回路部とが電気的に接続されていることを特徴とする。

この構成によれば、光電変換部及び電荷蓄積部への電気接点を減らすとともに、逆バイアス電圧を印加する金属配線を、アバランシェ増倍部に対して直接に接続することがなく、信号電荷への暗電流の重畳を抑制できる。また、光電変換部の飽和電荷容量以上に電子の増倍が起きて発生した不要電荷を電荷排出部に排出することで、光電変換部間での飽和混色を抑制することができる。さらに、固体撮像装置の非増倍または線形増倍動作時には、電荷蓄積部の飽和容量を超えてあふれ出た電荷を信号電荷として有効に活用することでダイナミックレンジを拡大できる。

本開示によれば、暗電流の影響が低減され、また、飽和混色が抑制された超高感度の固体撮像装置を実現できる。

第１の実施形態に係る固体撮像装置の画素部の断面図である。第１の実施形態に係る固体撮像装置の単位画素セルの回路図である。第２の実施形態に係る固体撮像装置の画素部の断面図である。第２の実施形態に係る固体撮像装置の単位画素セルの回路図である。第２の実施形態に係る固体撮像装置の単位画素セルの模式図である。固体撮像装置の単位画素セルの別の回路図である。第３の実施形態に係る固体撮像装置の単位画素セルの模式図である。第４の実施形態に係る固体撮像装置の単位画素セルの模式図である。第５の実施形態に係る固体撮像装置の単位画素セルの模式図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。また、以降の説明においてｎ型を一導電型と、ｐ型を他導電型と呼ぶことがある。

（第１の実施形態）
［固体撮像装置の画素構造］
図１は、本実施形態に係る固体撮像装置の画素部の断面図を示し、図２は、本実施形態に係る固体撮像装置の単位画素セルの回路図を示す。固体撮像装置１００は、単位画素セル２１０が行列状に配置された画素部２００を有している。単位画素セル２１０は、入射光を光電変換して電荷を発生する光電変換部２１１と、光電変換部２１１で発生した電荷を蓄積する電荷蓄積部２１２と、電荷蓄積部２１２に蓄積された電荷を読み出す読み出し回路部２１３と、読み出し回路部２１３で読み出された電荷を出力する出力回路部２１４と、を有している。なお、以降の説明において光電変換部２１１をＡＰＤと言うことがある。

光電変換部２１１と電荷蓄積部２１２と読み出し回路部２１３とは単結晶シリコン基板を含む第１基板１に設けられており、光電変換部２１１は第２主面Ｓ２側に、電荷蓄積部２１２と読み出し回路部２１３とは第１主面Ｓ１側にそれぞれ設けられている。また、出力回路部２１４は単結晶シリコン基板２２を含む第２基板２１に設けられている。

光電変換部２１１は、第１基板１の第２主面Ｓ２から順に、ｐ^＋型半導体領域（第２の他導電型半導体領域）２とｐ⁻型半導体領域３とｐ型半導体領域（第１の他導電型半導体領域）４とｎ型半導体領域（第１の他導電型半導体領域）５とを有している。ｐ^＋型半導体領域２には光電変換部２１１が逆バイアスとなるように、具体的には、ｐ型半導体領域４とｎ型半導体領域５が逆バイアスになるようにバイアス電圧ＶＲＥＶが印加されており、ＶＲＥＶの値に依存して第１基板１の内部で互いに接するｐ型半導体領域４とｎ型半導体領域５とでアバランシェ増倍部ＡＭが形成されうる。

第２主面Ｓ２上の結晶欠陥で発生する暗電流を抑制するため、ｐ^＋型半導体領域２は不純物濃度を１×１０^１８ｃｍ^−３以上にし、電圧印加時にも空乏化していないことが望ましい。また、ｐ^＋型半導体領域２の厚さを薄くすることで短波長の光に対しての感度を向上させることが可能となる。可視光の中でもシリコン基板に対しての進入長が短い青色の波長の光を検出するためには、ｐ^＋型半導体領域２は第２主面Ｓ２から０．５μｍ以下の厚さで形成することが望ましい。赤外光の検出を目的とする場合は、ｐ^＋型半導体領域２は０．５μｍ以上で形成してもよい。

光電変換部２１１を厚く形成することで、第２主面Ｓ２から入射した光を光電変換できる確率が増加する。可視光の波長帯域に対しての感度を確保するため、ｐ⁻型半導体領域３は２μｍ以上の厚さであることが望ましいが、赤外光の感度向上のために５μm以上の厚みとしてもよい。また、ｐ⁻型半導体領域３の不純物濃度は第１基板１と同程度の１×１０^１６ｃｍ^−３以下の低い不純物濃度にすることが望ましい。これにより、光電変換部２１１において発生した電子が再結合する確率を下げ、ｎ型半導体領域５まで電子が到達する確率を上げることができる。

ｐ^＋型半導体領域２とｐ⁻型半導体領域３とｐ型半導体領域４とは画素部２００の全面に設けられているが、ｎ型半導体領域５は単位画素セル２１０毎に設けられており、隣り合うｎ型半導体領域５の間には、これらのｎ型半導体領域５に接してｎ⁻型半導体領域６が設けられている。ｎ⁻型半導体領域６は、隣接する単位画素セル２１０間での電荷の混入を防止するための画素分離領域として機能する。なお、ｎ⁻型半導体領域６をｐ⁻型半導体領域としてもよいし、埋め込み絶縁領域としてもよい。

また、ｐ型半導体領域４及びｎ型半導体領域５の不純物濃度はアバランシェ増倍を発生させるため、５×１０^１６ｃｍ^−３以上であることが望ましい。また、ツェナーブレークダウンを防止するために、１×１０^１８ｃｍ^−３以下であることが望ましい。

電荷蓄積部２１２は、第１基板１の内部で光電変換部２１１のｎ型半導体領域５と接するｎ型半導体領域（第２の一導電型半導体領域）７と、ｎ型半導体領域７に接するｐ^＋型半導体領域（第３の他導電型半導体領域）８とで構成されている。ｎ型半導体領域７はｎ型半導体領域５との界面から第１主面Ｓ１に向けて延びるように設けられており、ｐ^＋型半導体領域８は第１主面Ｓ１から延びてｎ型半導体領域７に接している。光電変換部２１１で発生した電子は、電荷蓄積部２１２のｎ型半導体領域７に蓄積される。

読み出し回路部２１３は、電荷蓄積部２１２と離間して第１基板１の第１主面Ｓ１に設けられたｎ型半導体領域（第３の一導電型半導体領域）９と、ゲート絶縁膜１０を介して、電荷蓄積部２１２とｎ型半導体領域９との間のｐ型半導体領域を覆うように設けられた第１の転送ゲートＴＸ１と、を有している。また、読み出し回路部２１３は、ｎ型半導体領域９を挟んでｎ型半導体領域７の反対側に設けられたｎ型半導体領域１１と、ｎ型半導体領域９とｎ型半導体領域１１との間のｐ型半導体領域を覆うように設けられたリセットゲートＲＳＴと、を有している。電荷蓄積部２１２とｎ型半導体領域９とゲート絶縁膜１０と第１の転送ゲートＴＸ１とで電荷転送トランジスタが構成されており、第１の転送ゲートＴＸ１に所定の電圧を印加することにより、電荷蓄積部２１２のｎ型半導体領域７に蓄積された電子がｎ型半導体領域９に転送される。ｎ型半導体領域９は、図２に示すフローティングディフュージョンＦＤに相当する。また、ｎ型半導体領域９とｎ型半導体領域１１とゲート絶縁膜１０とリセットゲートＲＳＴとでリセットトランジスタが構成されており、リセットゲートＲＳＴに所定の電圧を印加することにより、ｎ型半導体領域９に所定の正の電圧Ｖｄｄが印加され、電位が固定される。

なお、ゲート絶縁膜１０はシリコン酸化膜であっても、シリコン酸窒化膜であってもよく、これらの積層膜であってもよい。また、他の高誘電体材料からなる膜であってもよく、単層膜でも積層膜でもよい。第１の転送ゲートＴＸ１及びリセットゲートＲＳＴはシリコンからなっていても、シリコンと金属シリサイドとの積層構造であってもよい。また、他の導体からなっていてもよく、単層でも積層構造でもよい。

出力回路部２１４はシリコン基板２２を含む第２基板２１の第１主面側に設けられており、図２に示すように、単位画素セル２１０毎に出力回路部２１４を有している。

出力回路部２１４は、ｎ型半導体領域２３〜２５と、ｎ型半導体領域２３とｎ型半導体領域２４との間のｐ型半導体領域を覆うように設けられた増幅ゲートＳＦと、ｎ型半導体領域２３とｎ型半導体領域２５との間のｐ型半導体領域を覆うように設けられた選択ゲートＳＬと、を有している。ｎ型半導体領域２３とｎ型半導体領域２４と増幅ゲートＳＦとゲート絶縁膜２６とで増幅トランジスタが構成され、ｎ型半導体領域２３とｎ型半導体領域２５と選択ゲートＳＬとゲート絶縁膜２６とで選択トランジスタが構成されている。

選択トランジスタの出力端にあたるｎ型半導体領域２５は、画素部２００の列毎に設けられた出力線（図示せず）に接続されている。また、出力線には負荷ゲートＶＬを有する負荷トランジスタが設けられており、後述する信号電荷の出力時には、増幅トランジスタと負荷トランジスタとでソースフォロワアンプ（ＳＦＡ）が構成される。

第１基板１の第１主面と第１の転送ゲートＴＸ１及びリセットゲートＲＳＴとを覆って絶縁層１２が設けられており、絶縁層１２の表面（第１主面Ｓ１と対向する面）に露出して接続パッド１４が設けられている。読み出し回路部２１３のｎ型半導体領域９と接続パッド１４とはコンタクトプラグ１３によって電気的に接続されている。また、シリコン基板２２の表面及び出力回路部２１４を覆って絶縁層２７が設けられており、絶縁層２７の表面に露出して接続パッド２９が設けられている。出力回路部２１４の増幅ゲートＳＦと接続パッド２９とはコンタクトプラグ２８によって電気的に接続されている。第１基板１と第２基板２１とは接続パッド１４の表面と接続パッド２９の表面とが対向するように配置されており、接続パッド１４，２９が単位画素セル２１０毎に接合されている。このようにすることで、第１基板１に設けられた光電変換部２１１、電荷蓄積部２１２及び読み出し回路部２１３と、第２基板２１に設けられた出力回路部２１４とが電気的に接続されて単位画素セル２１０が機能する。

なお、絶縁層１２，２７はシリコン酸化層であっても、有機材料からなる絶縁層であってもよい。コンタクトプラグ１３，２８及び接続パッド１４，２９は導体であればよいが、電気抵抗を下げるために金属材料からなるのが好ましい。接続パッド１４，２９はＣｕまたはＡｌあるいはＣｕとＡｌとの積層膜からなるのが好ましいが、他の金属材料であってもよい。また、絶縁層１２，２７との界面に密着層やバリア層が設けられていてもよい。コンタクトプラグ１３，２８はＣｕまたはＡｌあるいはＷからなるのが好ましいが、他の金属材料であってもよい。また、コンタクトプラグ１３，２８において、絶縁層１２，２７との界面やｎ型半導体領域９との界面や増幅ゲートＳＦとの界面にそれぞれ密着層やバリア層が設けられていてもよい。また、接続パッド１４と接続パッド２９との接合は直接接合であってもよいし、別の導電材料を介した接合であってもよい。なお、図１には、ｎ型半導体領域９と接続パッド１４とがコンタクトプラグ１３によって直接接続されている構成を示したが、絶縁層１２中に設けられた別の配線（図示せず）を経由していてもよい。増幅ゲートＳＦと接続パッド２９との接続関係においても同様に、絶縁層２７中に設けられた別の配線（図示せず）を経由していてもよい。

電圧Ｖｄｄは、外部から第２基板２１に設けられた端子（図示せず）に印加されている。第１基板１に設けられたｎ型半導体領域１１には、第２基板２１に設けられた接合パッド２９及び第１基板１に設けられた接合パッド１４を介して、電圧Ｖｄｄが印加されている（図２参照）。第２基板２１に設けられたｎ型半導体領域２４には、上記の端子から第２基板２１に設けられた配線（図１には図示せず。図２参照）介して、電圧Ｖｄｄが印加されている。

［固体撮像装置の電荷読み出し動作］
次に、第１基板１の第２主面Ｓ２に光が入射したときの固体撮像装置１００での電荷読み出しについて説明する。

第２主面Ｓ２から入射した光は、光電変換部２１１のｐ⁻型半導体領域３に吸収されて光電変換され、信号電荷である電子正孔対が発生する。発生した信号電荷のうち電子は電位勾配に沿って第１主面Ｓ１側にドリフトし、ｐ型半導体領域４とｎ型半導体領域５とで構成されるｐｎ接合（アバランシェ増倍部ＡＭ）に到達する。一方、発生した電荷のうちの正孔は、増倍されることなくｐ^＋型半導体領域２を介して排出される。

ここで、バイアス電圧ＶＲＥＶをアバランシェ増倍部ＡＭのブレークダウン電圧以上に設定すると、アバランシェ増倍部ＡＭに流入した電子が衝突イオン化を起してアバランシェ増倍される。これにより、電子が電荷蓄積部２１２に到達する前に多数の信号電子を発生させることができ、通常はノイズに埋もれて検出できないような微弱な光でも検出が可能となる。各半導体領域の厚みや不純物濃度にもよるが、アバランシェ増倍部ＡＭを形成する場合は、通常、バイアス電圧ＶＲＥＶは１０〜１００Ｖ程度に設定される。

増倍された電子はｎ型半導体領域５から電荷蓄積部２１２のｎ型半導体領域７に流れ込み、ここで蓄積される。電荷読み出しのタイミングで第１の転送ゲートＴＸ１に所定の電圧、この場合は電荷転送トランジスタのしきい値電圧を超える電圧が印加されると、第１の転送ゲートＴＸ１の直下に形成されるチャネル（図示せず）を介して、ｎ型半導体領域７からｎ型半導体領域９に電子が転送される。転送された電子によって、ｎ型半導体領域９の電位が変化し、この電位変化は、コンタクトプラグ１３、接続パッド１４、接続パッド２９、コンタクトプラグ２８を経由して、出力回路部２１４の増幅ゲートＳＦに伝達される。増幅ゲートＳＦの電位変化に伴い増幅トランジスタがオンする。画素選択のタイミングで、選択トランジスタがオンし、出力線の電位が変動する。負荷トランジスタがオン状態のときに増幅トランジスタと負荷トランジスタとで構成されるソースフォロワアンプにより増幅された信号が固体撮像装置１００の信号出力部（図示せず）に入力される。なお、負荷トランジスタは常時オン状態にしてもよいし、電荷を読み出す所定の期間のみオン状態にしてもよい。また、露光開始前にはリセットゲートＲＳＴに所定の電圧を印加し、ｎ型半導体領域９（ＦＤ）の電位をＶｄｄに設定しておく。

出力回路部２１４を上記の構成とすることで、光電変換部２１１で発生した電荷を増幅して出力することができる。

［効果等］
本実施形態に係る固体撮像装置１００は、一以上の単位画素セル２１０を有している。単位画素セル２１０は、入射光を光電変換して発生した電荷を増倍する光電変換部２１１と、光電変換部２１１で発生した電荷を蓄積する電荷蓄積部２１２と、電荷蓄積部２１２に蓄積された電荷を読み出す読み出し回路部２１３と、読み出し回路部２１３で読み出された電荷に応じて信号を出力する出力回路部２１４と、を有している。電荷蓄積部２１２と読み出し回路部２１３とが第１基板１の第１主面Ｓ１側にそれぞれ設けられ、出力回路部２１４が第２基板２１に設けられている。また、光電変換部２１２は、第１基板１の内部に、ｎ型半導体領域（第１の他導電型半導体領域）５と、これに接して設けられたｐ型半導体領域（第１の他導電型半導体領域）４とを有し、これらの半導体領域４，５でアバランシェ増倍部ＡＭが構成されている。また、光電変換部２１２は、第１基板１の第２主面Ｓ２に設けられたｐ^＋型半導体領域（第２の他導電型半導体領域）２を有し、アバランシェ増倍部ＡＭに逆バイアス状態にするためのバイアス電圧ＶＲＥＶがｐ^＋型半導体領域２に印加される。また、単位画素セル２１０において、読み出し回路部２１３と出力回路部２１４とが電気的に接続されている。

本実施形態によれば、第１基板１に光電変換部２１１と電荷蓄積部２１２と読み出し回路部２１３を設け、第２基板２に出力回路部２１４を設けて、接続パッド１４，２９を介して読み出し回路部２１３と出力回路部２１４とを電気的に接続することで単位画素セル２１０の面積を小さくできるとともに、出力回路部２１４のレイアウトの自由度が増す。例えば、出力回路部２１４を含め第２基板２１に設けられた回路がＣＭＯＳ化しやすくなる。また、出力回路部２１４と光電変換部２１１や電荷蓄積部２１２を直接接続することがなく、光電変換部２１１及び電荷蓄積部２１２への電気接点を減らすことができる。このことにより、第１基板１の第１主面Ｓ１で発生する暗電流が電荷蓄積部２１２や光電変換部２１１に流れ込むことを防止し、信号電荷に対する暗電流の重畳を抑制できる。さらに、アバランシェ増倍部ＡＭを逆バイアス状態にするためのバイアス電圧ＶＲＥＶが印加されるｐ^＋型半導体領域２を第１基板１の第２主面Ｓ２に設けるため、逆バイアス電圧を印加するための金属配線を、アバランシェ増倍部ＡＭに対して直接に接続することがなく、信号電荷への暗電流の重畳を抑制できる。

さらに、露光時には、第１の転送ゲートＴＸ１に印加する電圧を電荷転送トランジスタのしきい値以下にすることで、電荷蓄積部２１２のｎ型半導体領域７と読み出し回路部２１３及び出力回路部２１４とを電気的に分離でき、電荷蓄積部２１２への暗電流の流れ込みをさらに抑制できる。また、読み出し回路部２１３と出力回路部２１４とを金属配線等の導体で接続するため、両者の間での信号伝達ロスを少なくできる。

また、電荷蓄積部２１２において、第１基板１の第１主面から内部に延びるｐ^＋型半導体領域（第３の他導電型半導体領域）８を設けることで、第１基板１の第１主面Ｓ１の表面の空乏化を抑えることができ、電荷蓄積部２１２における第１主面Ｓ１での結晶欠陥によって発生する暗電流を大幅に低減できる。なお、ｐ^＋型半導体領域８は所定の電位、例えばグラウンド電位に固定されているのがよい。ｐ^＋型半導体領域８中の正孔濃度を一定にでき、暗電流を抑制する効果が安定する。また、ｎ型半導体領域（第３の一導電型半導体領域）９に流入した電子は長時間、ｎ型半導体領域９に蓄積されることがないため、ｎ型半導体領域９の表面（第１主面Ｓ１側）には特にｐ型半導体領域を設けなくてもよいが、ｐ型半導体領域をｎ型半導体領域９の表面に設けてもよい。

また、光電変換部２１２はアバランシェ増倍部ＡＭを有しており、アバランシェ増倍部ＡＭに印加されるバイアス電圧ＶＲＥＶを適切に設定することで、１フォトンに至る微弱光を確実に検出できる。

（第２の実施形態）
図３は、本実施形態に係る固体撮像装置の画素部の断面図を示し、図４は、本実施形態に係る固体撮像装置の単位画素セルの回路図を示す。図５は、図３および図４に示した単位画素セルを説明するための模式図である。

本実施形態に示す構成と、第１の実施形態に示す構成とでは、以下の点が異なる。

読み出し回路部２１３において、電荷蓄積部２１２と離間して、かつ電荷蓄積部２１２を挟んでｎ型半導体領域９と反対側にｎ型半導体領域（第４の一導電型半導体領域）１５が設けられている。また、ゲート絶縁膜１０を介して、電荷蓄積部２１２とｎ型半導体領域１５との間のｐ型半導体領域を覆うように第２の転送ゲートＴＸ２が設けられている。ｎ型半導体領域１５とゲート絶縁膜１０と第２の転送ゲートＴＸ２と電荷蓄積部２１２とで不要電荷転送トランジスタが構成される。

以下に、本実施形態に係る固体撮像装置１００での電荷排出動作について説明する。なお、上記の相違点以外は、実施形態１と共通するため、共通部分の構造や機能、動作の説明は省略する。

光電変換部２１１で発生しアバランシェ増倍された電子の総量が電荷蓄積部２１２の飽和容量を超えると、画素分離領域として設けているｎ⁻型半導体領域６によるポテンシャル障壁を乗り越えて増倍された電子があふれ出し、画素間での混色（飽和混色ともいう）が起きるおそれがある。このような場合には、飽和容量を超える電子を排出してやることで画素間での混色を防止することができる。

図３に示す構成において、第２の転送ゲートＴＸ２に所定の電圧を印加して不要電荷転送トランジスタをオンにすることで、電荷蓄積部２１２に蓄積された電子は、ｎ型半導体領域１５に転送される。ここで、第１基板１に設けられたｎ型半導体領域１５には、第２基板２１に設けられた接合パッド２９及び第１基板１に設けられた接合パッド１４を介して、電圧Ｖｄｄが印加され正の電位Ｖｄｄに固定されているため（図４、図５参照）、ｎ型半導体領域１５に転送された電子は、そのまま第２基板２１に設けられた電圧印加端子（図４または図５のＶｄｄ）に吸収される。つまり、ｎ型半導体領域１５は不要電荷の排出部として機能している。

本実施形態によれば、読み出し回路部２１３に電荷排出用の第２の転送ゲートＴＸ２及びｎ型半導体領域１５を設け、さらに、電荷排出部であるｎ型半導体領域１５を正の電位に固定することで、電荷蓄積部２１２の飽和総量を超えて発生する電荷を排出でき、画素間での混色を防止できる。

なお、第１及び第２の実施形態において、固体撮像装置１００の画素部２００が複数の単位画素セル２１０，２１０・・・を有する構成を示したが、画素セルは一つでもよい。また、単位画素セル２１０毎にマイクロレンズ等の光学素子を設けてもよい。

また、図６に示すように、単位画素セル２１０において、光電変換部２１１（ＡＰＤ）を複数有し、各々のＡＰＤ１１〜ＡＰＤ１４に対応する読み出しゲートＴＸ１１〜ＴＸ１４及びフローティングディフュージョンＦＤが設けられ、これらのＦＤが一つのリセットゲートＲＳＴ及び増幅ゲートＳＦに電気的に接続される構成であってもよい。このようにすることで、単位画素セル２１０における素子数を減少できる。また、図６に示す構成において、図４に示すように電荷排出用のゲート及び電荷排出部（図示せず）をＡＰＤ１１〜ＡＰＤ１４に対してそれぞれ設けてもよい。

（第３の実施形態）
図７は、本実施形態に係る固体撮像装置の画素部の断面図を、第２の実施形態における図５と同様の模式図で示したものである。

本実施形態に示す構成と、第２の実施形態に示す構成とでは、以下の点が異なる。

読み出し回路部２１３において、第２の実施形態における図５のｎ⁻型半導体領域６とｎ型半導体領域１５と第２の転送ゲートＴＸ２を省略し、隣り合う単位画素セル２１０の境界部に、これらのｎ型半導体領域５に接して、ｎ型半導体領域４０および４１を設けている。ｎ型半導体領域４０および４１はｎ型半導体領域５よりも低濃度のｎ型不純物濃度を含む。ｎ型半導体領域４０および４１は、隣り合う単位画素セル２１０の境界部の一部に設けられていてもよいし、当該境界部を囲むように設けられていてもよい。

以下に、本実施形態に係る固体撮像装置１００での電荷排出動作について説明する。なお、上記の相違点以外は、第１および第２の実施形態と共通するため、共通部分の構造や機能、動作の説明は省略する。

光電変換部２１１で発生しアバランシェ増倍された総量が電荷蓄積部２１２の飽和容量を超えてあふれ出た電荷は、隣り合う単位画素セル２１０の境界部に設けられたｎ型半導体領域４０および４１へあふれ出す。このｎ型半導体領域４０および４１には、第２基板２１に設けられた接合パッド２９及び第１基板１に設けられた接合パッド１４を介して、電圧Ｖｄｄが印加され正の電位Ｖｄｄに固定されているため、ｎ型半導体領域４０および４１にあふれ出たは、そのまま第２基板２１に設けられた電圧印加端子（図７のＶｄｄ）に吸収される。つまり、ｎ型半導体領域４０および４１は不要電荷の排出部として機能している。このようにして、飽和容量を超える電子を排出してやることで画素間での混色を防止することができる。

（第４の実施形態）
図８は、本実施形態に係る固体撮像装置の画素部の断面図を、第３の実施形態における図７と同様の形態で示した図である。

本実施形態に示す構成と、第３の実施形態に示す構成とでは、以下の点が異なる。

単位画素セル２１０の境界部に配置したｎ型半導体領域４０の表面、つまり、第１基板１の第１主面Ｓ１に、第１主面Ｓ１から内部に延びるｐ^＋型半導体領域４２を設けることで、ｎ型半導体領域４０を第２の電荷蓄積部として機能させている。また、ｎ型半導体領域４０と離間してｎ型半導体領域（第５の一導電型半導体領域）４３が設けられ、ゲート絶縁膜１０を介して、ｎ型半導体領域４０とｎ型半導体領域４３との間のｐ型半導体領域を覆うように第３の転送ゲートＴＸ３が設けられている。これにより、ｎ型半導体領域４０とｎ型半導体領域４３とゲート絶縁膜１０と第３の転送ゲートＴＸ３とで電荷転送トランジスタが構成される。一方、ｎ型半導体領域４０と離間して、ｎ型半導体領域４３とは別のｎ型半導体領域（第６の一導電型半導体領域）４４が設けられ、ゲート絶縁膜１０を介して、ｎ型半導体領域４０とｎ型半導体領域４４との間のｐ型半導体領域を覆うように第４の転送ゲートＴＸ４が設けられている。これにより、ｎ型半導体領域４０とｎ型半導体領域４４とゲート絶縁膜１０と第４の転送ゲートＴＸ４とで電荷転送トランジスタが構成される。

以下に、本実施形態に係る固体撮像装置１００での電荷排出動作について説明する。なお、上記の相違点以外は、第３の実施形態と共通するため、共通部分の構造や機能、動作の説明は省略する。

まず、固体撮像装置１００をガイガー増倍動作させて用いる場合について説明する。ここで、「ガイガー増倍動作」とは、光電変換されて発生した信号電荷である電子正孔対が、アバランシェ増倍部ＡＭに流入して増倍されるときの増倍率が無限値の状態で固体撮像装置１００が動作することをいう。

この動作時には、第３の転送ゲートＴＸ３を有する電荷転送トランジスタをオフ状態にし、第４の転送ゲートＴＸ４を有する電荷転送トランジスタをオン状態にする。この場合、光電変換部２１１で発生しアバランシェ増倍された電荷の総量が電荷蓄積部２１２の飽和容量を超えてあふれ出た電荷は、画素境界部に設けたｎ型半導体領域４０および４１へあふれ出し、第４の転送ゲートＴＸ４を有するオン状態の電荷転送トランジスタを介してｎ型半導体領域４４へと転送され、そのまま第２基板２１に設けられた電圧印加端子（図８のＶｄｄ）に吸収される。つまり、ｎ型半導体領域４０および４１は不要電荷の排出部として機能している。このようにして、飽和容量を超える電荷を排出してやることで画素間での混色を防止することができる。

次に、固体撮像装置１００を非増倍または線形増倍動作させて用いる場合について説明する。ここで、「線形増倍動作」とは、光電変換されて発生した信号電荷である電子正孔対が、アバランシェ増倍部ＡＭに流入して増倍される際の増倍率が有限値の状態で固体撮像装置１００が動作することをいう。バイアス電圧ＶＲＥＶを調整することで、通常、この増倍率は数倍から数十倍程度に設定される。また、「非増倍動作」とは、通常の光電変換動作であり、光子１個に対して電子正孔対が一対発生して、固体撮像装置１００が動作することをいう。

これらの動作において、電荷蓄積時は第３の転送ゲートＴＸ３を有する電荷転送トランジスタと第４の転送ゲートＴＸ４を有する電荷転送トランジスタをともにオフ状態する。強い光が入射して光電変換部２１１で大量に発生した電子の総量が電荷蓄積部２１２の飽和容量を超えてあふれ出た場合、あふれ出た電子をｎ型半導体領域４０に蓄積し、電荷読み出し時に第１の転送ゲートＴＸ１および第１の転送ゲートＴＸ３に電荷転送トランジスタのしきい値を超える電圧を印加して、ｎ型半導体領域４０に蓄積された電荷を読み出し回路部２１３に転送する。ｎ型半導体領域４０から読み出し回路部２１３に転送された電荷は、信号電荷として画像形成に利用される。このように、電荷蓄積部２１２の飽和容量を超えてあふれ出た電荷を信号電荷として有効に活用することで、非増倍または線形増倍動作時のダイナミックレンジを拡大することができる。

（第５の実施形態）
図９は、本実施形態に係る固体撮像装置の画素部の断面図を、第４の実施形態における図８と同様の形態で示した図である。

本実施形態に示す構成と、第４の実施形態に示す構成とでは、ゲート絶縁膜１０を介して、電荷蓄積部２１２とｎ型半導体領域４４との間のｐ型半導体領域を覆うように第５の転送ゲートＴＸ５が設けられている点が異なる。この場合、電荷蓄積部２１２のｎ型半導体領域７とｎ型半導体領域４４とゲート絶縁膜１０と第５の転送ゲートＴＸ５とで不要電荷転送トランジスタが構成される。なお、上記の相違点以外は、第４の実施形態と共通するため、共通部分の構造や機能、動作の説明は省略する。

本実施形態によれば、電荷排出用の第５の転送ゲートＴＸ５及びｎ型半導体領域４４を介して、読み出し回路部２１３に電荷蓄積部２１２の飽和総量を超えて発生する電荷を排出でき、あふれ出す電荷の排出能率を強化することが可能で、更なる混色の抑制が実現できる。なお、本明細書で説明した各実施形態において、信号電荷が電子である構成を示したが、信号電荷が正孔であってもよい。その場合は、ｐ型を一導電型と、ｎ型を他導電型と呼ぶことがある。

本開示に係る固体撮像装置は、微弱な光を検出し、かつ暗電流の影響を抑制できるため、医療、バイオ、放射線計測等の分野に用いられる高感度な固体撮像装置として有用である。

１第１基板
２ｐ^＋型半導体領域（第２の他導電型半導体領域）
３ｐ⁻型半導体領域
４ｐ型半導体領域（第１の他導電型半導体領域）
５ｎ型半導体領域（第１の一導電型半導体領域）
６ｎ⁻型半導体領域（画素分離領域）
７ｎ型半導体領域（第２の一導電型半導体領域）
８ｐ^＋型半導体領域（第３の他導電型半導体領域）
９ｎ型半導体領域（第３の一導電型半導体領域）
１０，２６ゲート絶縁膜
１１ｎ型半導体領域
１２，２７絶縁層
１３，２８コンタクトプラグ
１４，２９接続パッド
１５ｎ型半導体領域（第４の一導電型半導体領域）
１８配線
２１第２基板
２２ｎ型シリコン基板
２３〜２５ｎ型半導体領域
４０，４１ｎ型半導体領域（電荷排出部）
４２ｐ^＋型半導体領域
４３ｎ型半導体領域（第５の一導電型半導体領域）
４４ｎ型半導体領域（第６の一導電型半導体領域）
１００固体撮像装置
２００画素部
２１０単位画素セル
２１１光電変換部
２１２電荷蓄積部
２１３読み出し回路部
２１４出力回路部
ＡＭアバランシェ増倍部
ＲＳＴリセットゲート
Ｓ１第１基板の第１主面
Ｓ２第１基板の第２主面（光入射面）
ＳＦ増幅ゲート
ＳＬ選択ゲート
ＴＸ１〜ＴＸ５第１〜第５の転送ゲート
ＶＬ負荷ゲート

Claims

一以上の画素セルを有する固体撮像装置であって、
前記画素セルは、
入射光を光電変換して発生した電荷を増倍する光電変換部と、
前記光電変換部で発生した前記電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積された前記電荷を読み出す読み出し回路部と、
前記読み出し回路部で読み出された前記電荷に応じて信号を出力する出力回路部と、を有し、
前記電荷蓄積部と前記読み出し回路部とが第１基板の第１主面側にそれぞれ設けられ、
前記出力回路部が第２基板に設けられ、
前記光電変換部は、
第１の一導電型半導体領域と当該第１の一導電型半導体領域に接して設けられた第１の他導電型半導体領域とで構成されるアバランシェ増倍部と、前記アバランシェ増倍部を逆バイアス状態にするためのバイアス電圧が印加される第２の他導電型半導体領域と、を有し、
前記第２の他導電型半導体領域が前記第１基板の第２主面に、前記アバランシェ増倍部が前記第１基板の内部にそれぞれ設けられ、
一の前記画素セルにおいて、前記読み出し回路部と前記出力回路部とが電気的に接続されていることを特徴とする固体撮像装置。
前記電荷蓄積部は前記第１基板の第１主面から前記第１基板の内部に延びて設けられた第３の他導電型半導体領域と、当該第３の他導電型半導体領域と前記光電変換部との間に設けられた第２の一導電型半導体領域とで構成され、
当該第２の一導電型半導体領域は前記光電変換部と前記第３の他導電型半導体領域の両方に接していることを特徴とする請求項１に記載の固体撮像装置。
前記読み出し回路部は、前記電荷蓄積部と離間して、かつ前記第１基板の第１主面側に設けられた第３の一導電型半導体領域と、前記電荷蓄積部から当該第３の一導電型半導体領域に前記電荷を転送する第１の転送ゲートとを有し、
前記第３の一導電型半導体領域と前記出力回路部とが導体を介して電気的に接続されていることを特徴とする請求項１ないし２のいずれか１項に記載の固体撮像装置。
前記読み出し回路部は、前記電荷蓄積部と離間して、かつ前記第１基板の前記第１主面側に設けられた第４の一導電型半導体領域と、前記電荷蓄積部から当該第４の一導電型半導体領域に前記電荷を転送する第２の転送ゲートとをさらに有することを特徴とする請求項３に記載の固体撮像装置。
前記第２の転送ゲートに所定の電圧を印加することで、前記第４の一導電型半導体領域に前記電荷蓄積部の飽和容量を超えてあふれ出た不要電荷が排出されることを特徴とする請求項４に記載の固体撮像装置。
一以上の画素セルを有する固体撮像装置であって、
前記画素セルは、
入射光を光電変換して発生した電荷を増倍する光電変換部と、
前記光電変換部で発生した前記電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積された前記電荷を読み出す読み出し回路部と、
前記読み出し回路部で読み出された前記電荷に応じて信号を出力する出力回路部と、
前記電荷蓄積部からあふれ出た電荷を排出する電荷排出部を有し、
前記電荷蓄積部と前記読み出し回路部と前記電荷排出部とが第１基板の第１主面側にそれぞれ設けられ、
前記出力回路部が第２基板に設けられ、
前記光電変換部は、
第１の一導電型半導体領域と当該第１の一導電型半導体領域に接して設けられた第１の他導電型半導体領域とで構成されるアバランシェ増倍部と、前記アバランシェ増倍部を逆バイアス状態にするためのバイアス電圧が印加される第２の他導電型半導体領域と、を有し、
前記第２の他導電型半導体領域が前記第１基板の第２主面に、前記アバランシェ増倍部が前記第１基板の内部にそれぞれ設けられ、
一の前記画素セルにおいて、前記読み出し回路部と前記出力回路部とが電気的に接続されていることを特徴とする固体撮像装置。
前記電荷排出部は隣り合う画素セルの境界部に配置されていることを特徴とする請求項６に記載の固体撮像装置。
前記電荷排出部は隣り合う画素セルの境界部に、前記画素セルを囲むように配置されていることを特徴とする請求項６に記載の固体撮像装置。
一以上の画素セルを有する固体撮像装置であって、
前記画素セルは、
入射光を光電変換して発生した電荷を増倍する光電変換部と、
前記光電変換部で発生した前記電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積された前記電荷を読み出す読み出し回路部と、
前記読み出し回路部で読み出された前記電荷に応じて信号を出力する出力回路部と、
隣り合う前記画素セルの境界部に設けられ、前記電荷蓄積部からあふれ出た電荷を蓄積する第２の電荷蓄積部と、を有し、
前記電荷蓄積部と前記読み出し回路部と前記第２の電荷蓄積部とが第１基板の第１主面側に設けられ、
前記出力回路部が第２基板に設けられ、
前記光電変換部は、
第１の一導電型半導体領域と当該第１の一導電型半導体領域に接して設けられた第１の他導電型半導体領域とで構成されるアバランシェ増倍部と、前記アバランシェ増倍部を逆バイアス状態にするためのバイアス電圧が印加される第２の他導電型半導体領域と、を有し、
前記第２の他導電型半導体領域が前記第１基板の第２主面に、前記アバランシェ増倍部が前記第１基板の内部にそれぞれ設けられ、
前記第２の電荷蓄積部は、前記第２の電荷蓄積部と離間して、かつ前記第１基板の前記第１主面側に設けられた第５の一導電型半導体領域と、前記第２の電荷蓄積部から当該第５の一導電型半導体領域に前記電荷を転送する第３の転送ゲートと、前記第２の電荷蓄積部と離間して、かつ前記第１基板の前記第１主面側に設けられた第６の一導電型半導体領域と、前記第２の電荷蓄積部から当該第６の一導電型半導体領域に前記電荷を転送する第４の転送ゲートと、を有し、
一の前記画素セルにおいて、前記読み出し回路部と前記出力回路部とが電気的に接続されていることを特徴とする固体撮像装置。