JP7329318B2 - 固体撮像装置及び撮像装置 - Google Patents

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Description

本開示は、固体撮像装置及び撮像装置に関する。
従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像装置が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像装置では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、受光量が閾値を超えたことをアドレスイベントとしてリアルタイムに検出する検出回路を画素毎に設けた非同期型の固体撮像装置が提案されている。画素毎にアドレスイベントを検出する非同期型の固体撮像装置は、ＤＶＳ（Dynamic Vision Sensor）とも称される。
特表２０１６－５３３１４０号公報
しかしながら、ＤＶＳは、受光光量に応じた電圧値の画素信号を読み出すための回路構成の他に、アドレスイベントを検出するための回路構成が必要となるため、受光面における受光素子の占める割合が低下し、その結果、入射光に対する量子効率（以下、受光効率という）が低下してしまうという課題が存在する。
そこで本開示では、受光効率を向上することが可能な固体撮像装置及び撮像装置を提案する。
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、前記複数の光電変換素子それぞれに設けられた第１トランジスタと、前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部とを備える。
第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。 第１の実施形態に係る固体撮像装置の積層構造例を示す図である。 第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。 第１の実施形態に係る画素アレイ部の概略構成例を示すブロック図である。 カラーフィルタ配列にベイヤー配列を採用した場合の第１の実施形態に係る画素ブロックの構成例を示す模式図である。 カラーフィルタ配列にＸ－Ｔｒａｎｓ（登録商標）型配列を採用した場合の第１の実施形態に係る画素ブロックの構成例を示す模式図である。 カラーフィルタ配列にクアッドベイヤー配列を採用した場合の第１の実施形態に係る画素ブロックの構成例を示す模式図である。 カラーフィルタ配列にホワイトＲＧＢ配列を採用した場合の第１の実施形態に係る画素ブロックの構成例を示す模式図である。 第１の実施形態に係る画素ブロックの概略構成例を示す回路図である。 第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。 第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。 第１の実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。 第１の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。 第１の実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。 第１の実施形態の第１レイアウト例に係る上層回路の概略構成例を示す上視図である。 第１の実施形態の第２レイアウト例に係る上層回路の概略構成例を示す上視図である。 第１の実施形態の第３レイアウト例に係る上層回路の概略構成例を示す上視図である。 第２の実施形態に係る画素ブロックの概略構成例を示す回路図である。 第２の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。 第２の実施形態に係る上層回路のレイアウト例を示す上視図である。 第３の実施形態の第１レイアウト例に係る上層回路の概略構成例を示す上視図である。 第３の実施形態の第２レイアウト例に係る上層回路の概略構成例を示す上視図である。 第３の実施形態の第３レイアウト例に係る上層回路の概略構成例を示す上視図である。 第３の実施形態の第４レイアウト例に係る上層回路の概略構成例を示す上視図である。 第４の実施形態に係る上層回路のレイアウト例を示す上視図である。 図２５に示す上層回路のレイアウトに従った画素ブロックの回路構成を示す回路図である。 第４の実施形態に係る上層回路の他のレイアウト例を示す上視図である。 図２７に示す上層回路のレイアウトに従った画素ブロックの回路構成を示す回路図である。 第５の実施形態に係る固体撮像装置の積層構造例を示す図である。 第２の実施形態に係る画素アレイ部のレイアウト例を示す上視図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
１．はじめに
２．第１の実施形態
２．１ 撮像装置の構成例
２．２ 固体撮像装置の構成例
２．２．１ 固体撮像装置の積層構成例
２．２．２ 固体撮像装置の機能構成例
２．３ 画素アレイ部の構成例
２．４ 画素ブロックの例
２．４．１ ベイヤー配列
２．４．２ Ｘ－Ｔｒａｎｓ（登録商標）型配列
２．４．３ クアッドベイヤー配列
２．４．４ ホワイトＲＧＢ配列
２．５ 画素ブロックの構成例
２．６ アドレスイベント検出部の構成例
２．７ 電流電圧変換部の構成例
２．８ 減算器及び量子化器の構成例
２．９ カラムＡＤＣの構成例
２．１０ 固体撮像装置の動作例
２．１０．１ タイミングチャート
２．１０．２ フローチャート
２．１１ 上層回路のレイアウト例
２．１１．１ 第１レイアウト例
２．１１．２ 第２レイアウト例
２．１１．３ 第３レイアウト例
２．１２ 作用・効果
３．第２の実施形態
３．１ 画素ブロックの構成例
３．２ 固体撮像装置の動作例
３．３ レイアウト例
３．４ 作用・効果
４．第３の実施形態
４．１ 上層回路のレイアウト例
４．１．１ 第１レイアウト例
４．１．２ 第２レイアウト例
４．１．３ 第３レイアウト例
４．１．４ 第４レイアウト例
４．２ 作用・効果
５．第４の実施形態
５．１ 作用・効果
６．第５の実施形態
６．１ 作用・効果
７．移動体への応用例
１．はじめに
一般的なＤＶＳ（Dynamic Vision Sensor）には、単位画素ごとにアドレスイベントの発火の有無を検出し、アドレスイベントの発火が検出された場合、このアドレスイベントが発火した単位画素から画素信号を読み出すという、いわゆるイベントドリブン型の駆動方式が採用されている。
なお、本説明における単位画素とは、１つの光電変換素子（受光素子ともいう）を含んで構成された画素の最小単位であり、例えば、イメージセンサから読み出した画像データにおける各ドットに対応するものである。また、アドレスイベントとは、二次元格子状に配列する複数の単位画素それぞれに割り当てられたアドレスごとに発生するイベントであり、例えば、光電変換素子で発生した電荷に基づく光電流の電流値又はその変化量がある一定の閾値を超えたことなどである。
このようなイベントドリブン型のＤＶＳでは、単位画素から受光量に応じた電圧値の画素信号を読み出すための画素回路の他に、単位画素ごとのアドレスイベントの発火を検出するための検出回路が必要となる。そのため、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどが通常備える画素回路よりも大きな規模の回路構成を固体撮像装置に組み込むこととなり、それにより、受光面における受光素子（光電変換素子ともいう）の占める割合が低下して、入射光に対する量子効率（以下、受光効率という）が低下してしまうという課題が発生する。
そこで以下の実施形態では、固体撮像装置に組み込む回路の規模を削減することが可能な固体撮像装置及び撮像装置について、幾つか例を挙げて詳細に説明する。
２．第１の実施形態
まず、本開示の第１の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
２．１ 撮像装置の構成例
図１は、第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。図１に示すように、撮像装置１００は、例えば、撮像レンズ１１０、固体撮像装置２００、記録部１２０及び制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
撮像レンズ１１０は、入射光を集光してその像を固体撮像装置２００の受光面に結像する。受光面とは、固体撮像装置２００における光電変換素子（受光素子ともいう）が配列する面である。固体撮像装置２００は、入射光を光電変換して画像データを生成する。また、固体撮像装置２００は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。この信号処理により得られた結果と、アドレスイベントの発火の有無を示す検出信号とは、信号線２０９を介して記録部１２０に出力される。なお、アドレスイベントの発火の有無を示す検出信号の生成方法については後述する。
記録部１２０は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等で構成され、固体撮像装置２００から入力されたデータを記録する。
制御部１３０は、例えば、ＣＰＵ（Central Processing Unit）等で構成され、信号線１３９を介して種々の指示を出力することで、固体撮像装置２００など、撮像装置１００における各部を制御する。
２．２ 固体撮像装置の構成例
つづいて、固体撮像装置２００の構成例について、図面を参照して詳細に説明する。
２．２．１ 固体撮像装置の積層構成例
図２は、第１の実施形態に係る固体撮像装置の積層構造例を示す図である。図２に示すように、固体撮像装置２００は、受光チップ２０１とロジックチップ２０２とが上下に積層された構造を備える。受光チップ２０１とロジックチップ２０２との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ－Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。
また、受光チップ２０１とロジックチップ２０２とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、受光チップ２０１に設けられたＴＳＶと受光チップ２０１からロジックチップ２０２にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、受光チップ２０１からロジックチップ２０２まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。
ただし、受光チップ２０１とロジックチップ２０２との接合にＣｕ－Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ－Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続される。
２．２．２ 固体撮像装置の機能構成例
図３は、第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３に示すように、固体撮像装置２００は、駆動回路２１１、信号処理部２１２、アービタ２１３、カラムＡＤＣ２２０及び画素アレイ部３００を備える。
画素アレイ部３００には、複数の単位画素が二次元格子状に配列される。単位画素とは、後述において詳細に説明するが、例えば、フォトダイオードなどの１つの光電変換素子と、この光電変換素子から光電変換で生成された電荷を読み出す回路（以下、画素回路又は画素信号生成部という。例えば、図４参照）と、この光電変換素子から光電変換で生成された電荷に基づく光電流を検出する回路（以下、アドレスイベント検出部という。例えば、図４参照）から構成される。ここで、画素信号生成部とアドレスイベント検出部とは、複数の光電変換素子で共有され得る。その場合、各単位画素は、１つの光電変換素子と、共有される画素信号生成部及びアドレスイベント検出部とを含んで構成される。
画素アレイ部３００に二次元格子状に配列する複数の単位画素は、それぞれが所定数の単位画素からなる複数の画素ブロックにグループ化される。以下、水平方向に配列する単位画素又は画素ブロックの集合を「行」と称し、行に垂直な方向に配列された単位画素又は画素ブロックの集合を「列」と称する。
各単位画素は、光電変換素子の受光量に応じた電荷を発生させる。各画素ブロックは、当該画素ブロックに属するいずれかの単位画素で発生した電荷による電流（以下、光電流という）の電流値又はその変化量が所定の閾値を超えたか否かに基づき、アドレスイベントの発火の有無を検出する。そして、アドレスイベントが発火した際には、各画素ブロックは、当該画素ブロックに属する各単位画素から光電変換素子の受光量に応じた電圧値の画素信号を読み出すためのリクエストを、アービタ２１３に出力する。
駆動回路２１１は、単位画素それぞれを駆動することで、各単位画素からカラムＡＤＣ２２０へ画素信号を出力させる。
アービタ２１３は、それぞれの画素ブロックからのリクエストを調停し、この調停結果に基づいて、リクエストを発行した画素ブロックに所定の応答を送信する。この応答を受け取った画素ブロックは、アドレスイベントの発火の有無を示す検出信号（以下、単にアドレスイベントの検出信号という）を駆動回路２１１及び信号処理部２１２に供給する。
カラムＡＤＣ２２０は、画素ブロックの列ごとに、その列からのアナログの画素信号をデジタル信号に変換する。そして、カラムＡＤＣ２２０は、変換により生成したデジタル信号を信号処理部２１２に供給する。
信号処理部２１２は、カラムＡＤＣ２２０からのデジタル信号に対し、ＣＤＳ（Correlated Double Sampling）処理（ノイズ除去）やホワイトバランス調整等の所定の信号処理を実行する。そして、信号処理部２１２は、信号処理の結果とアドレスイベントの検出信号とを、信号線２０９を介して記録部１２０に供給する。
２．３ 画素アレイ部の構成例
つづいて、画素アレイ部３００の構成例について説明する。図４は、第１の実施形態に係る画素アレイ部の概略構成例を示すブロック図である。図４に示すように、画素アレイ部３００における複数の単位画素は、複数の画素ブロック３１０にグループ化される。画素ブロック３１０それぞれは、Ｉ行×Ｊ列（Ｉ及びＪは正の整数）に配列する複数の単位画素で構成されている。
各画素ブロック３１０は、画素信号生成部３２０と、Ｉ行×Ｊ列の複数の光電変換素子（なお、図４ではＰＤ（フォトダイオード）と記す）３３３と、アドレスイベント検出部４００とを備える。画素信号生成部３２０及びアドレスイベント検出部４００は、画素ブロック３１０内の複数の光電変換素子３３３で共有される。各単位画素は、同一の画素ブロック３１０における、１つの光電変換素子３３３と、共有された画素信号生成部３２０及びアドレスイベント検出部４００とを含んで構成される。各単位画素の座標は、固体撮像装置２００の受光面において二次元格子状に配列する光電変換素子３３３の座標に従う。
１つの画素ブロック３１０の列には、１つの垂直信号線ＶＳＬが配線される。したがって、画素ブロック３１０の列数をｍ（ｍは正の整数）とすると、画素アレイ部３００には、ｍ本の垂直信号線ＶＳＬが配列される。
光電変換素子３３３は、入射光を光電変換して光電流を発生する受光素子である。この光電変換素子３３３は、駆動回路２１１の制御に従って、画素信号生成部３２０及びアドレスイベント検出部４００のいずれかに、光電変換により発生した光電流を供給する。
画素信号生成部３２０は、光電変換素子３３３から供給された光電流の電荷量に応じた電圧値の信号を画素信号ＳＩＧとして生成する。この画素信号生成部３２０は、生成した画素信号ＳＩＧを、垂直信号線ＶＳＬを介してカラムＡＤＣ２２０に供給する。
アドレスイベント検出部４００は、同一画素ブロック３１０内の光電変換素子３３３から供給された光電流の電流値又はその変化量が所定の閾値を超えたか否かに基づき、アドレスイベントの発火の有無を検出する。このアドレスイベントには、例えば、変化量が上限の閾値を超えた旨を示すオンイベントと、その変化量が下限の閾値を下回った旨を示すオフイベントとが含まれ得る。また、アドレスイベントの検出信号には、例えば、オンイベントの検出結果を示す１ビットと、オフイベントの検出結果を示す１ビットとが含まれ得る。なお、アドレスイベント検出部４００は、オンイベント及びオフイベントのうちの何れか一方を検出する構成であってもよい。
アドレスイベントが発火した際、アドレスイベント検出部４００は、検出信号の送信を要求するリクエストをアービタ２１３に供給する。そして、リクエストに対する応答をアービタ２１３から受け取ると、アドレスイベント検出部４００は、検出信号を駆動回路２１１及び信号処理部２１２に供給する。
検出信号が供給された駆動回路２１１は、この検出信号を供給したアドレスイベント検出部４００を備える画素ブロック３１０に属する各単位画素に対する読出しを実行する。この読出しにより、読出し対象とされた画素ブロック３１０における各単位画素からカラムＡＤＣ２２０へ、アナログ値の画素信号ＳＩＧが順次入力される。
２．４ 画素ブロックの例
図４に示す構成において、画素ブロック３１０は、例えば、色彩を再構成するために必要となる波長成分を受光する光電変換素子３３３の組合せで構成される。例えば、ＲＧＢ三原色に基づいて色彩を再構成する場合では、赤（Ｒ）色の光を受光する光電変換素子３３３と、緑（Ｇ）色の光を受光する光電変換素子３３３と、青（Ｂ）色の光を受光する光電変換素子３３３との組合せで、画素ブロック３１０が構成される。
そこで本実施形態では、例えば、各光電変換素子３３３に対して設けた波長選択素子（例えば、カラーフィルタ）の配列（以下、カラーフィルタ配列という）に基づいて、画素アレイ部３００において二次元格子状に配列する複数の光電変換素子３３３を複数の画素ブロック３１０にグループ化する。
カラーフィルタ配列としては、例えば、２×２画素のベイヤー配列や、Ｘ－Ｔｒａｎｓ（登録商標）ＣＭＯＳセンサで採用されている３×３画素のカラーフィルタ配列（以下、Ｘ－Ｔｒａｎｓ（登録商標）型配列という）や、４×４画素のクアッドベイヤー配列（クワドラ配列ともいう）や、ベイヤー配列にホワイトＲＧＢカラーフィルタを組み合わせた４×４画素のカラーフィルタ（以下、ホワイトＲＧＢ配列という）など、種々の配列が存在する。
そこで以下に、代表的なカラーフィルタ配列を採用した場合の画素ブロック３１０について、幾つか例を挙げて説明する。
２．４．１ ベイヤー配列
図５は、カラーフィルタ配列にベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図５に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック３１０Ａは、ベイヤー配列における繰返しの単位である２×２画素の計４つの光電変換素子３３３よりなる基本パターン（以下、単位パターンともいう）で構成される。したがって、本例に係る各画素ブロック３１０Ａには、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとが含まれる。
２．４．２ Ｘ－Ｔｒａｎｓ（登録商標）型配列
図６は、カラーフィルタ配列にＸ－Ｔｒａｎｓ（登録商標）型配列を採用した場合の画素ブロックの構成例を示す模式図である。図６に示すように、本例では、１つの画素ブロック３１０Ｂは、Ｘ－Ｔｒａｎｓ（登録商標）型配列における繰返しの単位である３×３画素の計９つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック３１０Ｂには、例えば、単位パターンを形成する矩形領域の２つの対角線に沿って配置された緑（Ｇ）色のカラーフィルタを備える５つの光電変換素子３３３Ｇと、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された赤（Ｒ）色のカラーフィルタを備える２つの光電変換素子３３３Ｒと、同じく、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された青（Ｂ）色のカラーフィルタを備える２つの光電変換素子３３３Ｂとが含まれる。
２．４．３ クアッドベイヤー配列
図７は、カラーフィルタ配列にクアッドベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図７に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック３１０Ｃは、クアッドベイヤー配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック３１０Ｃには、例えば、赤（Ｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｂとが含まれる。
２．４．４ ホワイトＲＧＢ配列
図８は、カラーフィルタ配列にホワイトＲＧＢ配列を採用した場合の画素ブロックの構成例を示す模式図である。図８に示すように、カラーフィルタ配列としてホワイトＲＧＢ配列を採用した場合、１つの画素ブロック３１０Ｄは、ホワイトＲＧＢ配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック３１０Ｄは、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇ）色のカラーフィルタを備える光電変換素子３３３Ｇと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとの間に、ＲＧＢ三原色それぞれの波長成分を受光するホワイトＲＧＢカラーフィルタを備えた光電変換素子３３３Ｗが配置された構成を備える。
なお、ホワイトＲＧＢ配列を採用した場合には、例えば、各光電変換素子３３３Ｒ、３３３Ｇ、３３３Ｂ及び３３３Ｗから転送された電荷に基づく画素信号を信号処理部２１２において信号処理することで、画素アレイ部３００から読み出された１フレーム分の画像データをベイヤー配列の画像データに変換することが可能である。
以上のように、光電変換素子３３３に対してカラーフィルタを設けた場合では、色彩を再構成するために必要となる波長成分を受光する光電変換素子３３３の組合せとして、カラーフィルタ配列における繰返しの単位パターンを構成する光電変換素子３３３の集合を用いることができる。
ただし、これらに限定されず、複数の単位パターンで１つの画素ブロック３１０が構成されてもよい。また、単位パターンに制約されず、各画素ブロック３１０が色彩を再構成するのに必要となる光電変換素子３３３を含むように、画素アレイ部３００における複数の光電変換素子３３３を複数の画素ブロック３１０にグループ化することも可能である。
さらに、例えば、クアッドベイヤー配列の場合には、単位パターンにおける同色の光電変換素子グループを１つの画素ブロック３１０としてもよいし、各色の光電変換素子３３３を１つずつ含む計４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを１つの画素ブロック３１０としてもよい。
２．５ 画素ブロックの構成例
つづいて、画素ブロック３１０の構成例について説明する。図９は、第１の実施形態に係る画素ブロックの概略構成例を示す回路図である。図９に示すように、画素ブロック３１０は、例えば、画素信号生成部３２０と、受光部３３０と、アドレスイベント検出部４００とを備える。なお、図９におけるロジック回路２１０は、例えば、図３における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路である。
受光部３３０は、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとを備える。また、受光部３３０は、４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して一対一に設けられた４つの転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂと、ＯＦＧ（OverFlow Gate）トランジスタ（第５トランジスタ）３３２とを備える。
転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂそれぞれのゲートには、駆動回路２１１から転送信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ又はＴＲＧＢが供給される。ＯＦＧトランジスタ３３２のゲートには、駆動回路２１１から制御信号ＯＦＧが供給される。各の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂを介した出力は、ノード３３４で統合される。ノード３３４は、画素信号生成部３２０に接続されるとともに、ＯＦＧトランジスタ３３２を介してアドレスイベント検出部４００に接続される。
画素信号生成部３２０は、例えば、リセットトランジスタ（第２トランジスタ）３２１と、増幅トランジスタ（第３トランジスタ）３２２と、選択トランジスタ（第４トランジスタ）３２３と、浮遊拡散層（Floating Diffusion：ＦＤ）３２４とを備える。
受光部３３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂと、ＯＦＧトランジスタ３３２とは、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、単にＮＭＯＳトランジスタという）を用いて構成される。同様に、画素信号生成部３２０のリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３それぞれは、例えば、ＮＭＯＳトランジスタを用いて構成される。
アドレスイベント検出部４００は、例えば、電流電圧変換部４１０と、減算器４３０とを備える。ただし、アドレスイベント検出部４００は、その他にも、バッファや量子化器や転送部を備え得る。アドレスイベント検出部４００の詳細については、後述において図１０等を用いて説明する。
このような構成において、受光部３３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂそれぞれは、入射光における特定の波長成分の光を光電変換して電荷を生成する。
転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂは、それぞれのゲートに印加された転送信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ又はＴＲＧＢに従って、光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ又は３３３Ｂに発生した電荷をノード３３４へ転送する。一方、ＯＦＧトランジスタ３３２は、制御信号ＯＦＧに従って、光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び／又は３３３Ｂで発生した電荷に基づく電気信号（光電流）をアドレスイベント検出部４００に供給する。
浮遊拡散層３２４は、ノード３３４で統合された光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂからの電荷を蓄積する。リセットトランジスタ３２１は、駆動回路２１１からのリセット信号に従って、浮遊拡散層３２４に蓄積された電荷を放出（初期化）する。増幅トランジスタ３２２は、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号を垂直信号線ＶＳＬに出現させる。選択トランジスタ３２３は、駆動回路２１１からの選択信号ＳＥＬに従って、増幅トランジスタ３２２と垂直信号線ＶＳＬとの接続を切り替える。なお、垂直信号線ＶＳＬに出現したアナログの画素信号は、カラムＡＤＣ２２０で読み出されてデジタルの画素信号に変換される。
ロジック回路２１０における駆動回路２１１は、制御部１３０によりアドレスイベントの検出開始が指示されると、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２をオン状態とする制御信号ＯＦＧを出力するとともに、全ての画素ブロック３１０における全ての転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂをオン状態とする制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢを出力する。これにより、各画素ブロック３１０のアドレスイベント検出部４００には、受光部３３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで発生した光電流がノード３３４及びＯＦＧトランジスタ３３２を介して供給される。
各画素ブロック３１０のアドレスイベント検出部４００は、受光部３３０からの光電流に基づきアドレスイベントの発火を検出すると、アービタ２１３に対してリクエストを出力する。これに対し、アービタ２１３は、それぞれの画素ブロック３１０からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した画素ブロック３１０に所定の応答を送信する。この応答を受け取った画素ブロック３１０は、アドレスイベントの発火の有無を示す検出信号（以下、アドレスイベント検出信号という）をロジック回路２１０における駆動回路２１１及び信号処理部２１２に供給する。
駆動回路２１１は、アドレスイベント検出信号の供給元である画素ブロック３１０におけるＯＦＧトランジスタ３３２をオフ状態とする。これにより、当該画素ブロック３１０における受光部３３０からアドレスイベント検出部４００への光電流の供給が停止する。
次いで、駆動回路２１１は、転送信号ＴＲＧにより、当該画素ブロック３１０の受光部３３０における転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂを順にオン状態とする。これにより、受光部３３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂそれぞれで発生した電荷が転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ又は３３１Ｂを介して浮遊拡散層３２４へ順に転送される。そして、画素信号生成部３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号が順に出現する。
このように、固体撮像装置２００では、アドレスイベントの発火が検出された画素ブロック３１０に含まれる単位画素３３０Ｒ、３３０Ｇｒ、４４０Ｇｂ及び３３０ＧｂからカラムＡＤＣ２２０へ、画素信号が順に出力される。
なお、例えば、受光部３３０と、画素信号生成部３２０と、アドレスイベント検出部４００の電流電圧変換部４１０における２つのＬＧ（ＬｏＧ）トランジスタ（第６及び第７トランジスタ）４１１及び４１４と２つの増幅トランジスタ（第８及び第９トランジスタ）４１２及び４１３とは、例えば、図２に示した受光チップ２０１に配置され、他の構成は、例えば、受光チップ２０１に対してＣｕ－Ｃｕ接合部５１０により接合されたロジックチップ２０２に配置される。そこで以下の説明では、これら画素ブロック３１０のうちの受光チップ２０１に配置される構成を上層回路と称し、また、電流電圧変換部４１０における２つのＬＧトランジスタ４１１及び４１４と２つの増幅トランジスタ４１２及び４１３とを、上層検出回路４１０Ａと称する。なお、図９では省略されているが、ロジック回路２１０と各転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのゲートとも、Ｃｕ－Ｃｕ接合部５１０を介して接続されている。
２．６ アドレスイベント検出部の構成例
図１０は、第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。図１０に示すように、アドレスイベント検出部４００は、電流電圧変換部４１０、バッファ４２０、減算器４３０、量子化器４４０及び転送部４５０を備える。なお、以下の説明において、光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを区別しない場合、その符号を３３３とする。
電流電圧変換部４１０は、受光部３３０からの光電流を、その対数の電圧信号に変換し、これにより生成された電圧信号をバッファ４２０に供給する。
バッファ４２０は、電流電圧変換部４１０からの電圧信号を補正し、補正後の電圧信号を減算器４３０に出力する。
減算器４３０は、駆動回路２１１からの行駆動信号に従ってバッファ４２０からの電圧信号の電圧レベルを低下させ、低下後の電圧信号を量子化器４４０に供給する。
量子化器４４０は、減算器４３０からの電圧信号をデジタル信号に量子化し、これにより生成されたデジタル信号を検出信号として転送部４５０に出力する。
転送部４５０は、量子化器４４０からの検出信号を信号処理部２１２等に転送する。この転送部４５０は、例えば、アドレスイベントの発火が検出された際に、転送部４５０から駆動回路２１１及び信号処理部２１２へのアドレスイベントの検出信号の送信を要求するリクエストをアービタ２１３に供給する。そして、転送部４５０は、リクエストに対する応答をアービタ２１３から受け取ると、検出信号を駆動回路２１１及び信号処理部２１２に供給する。
２．７ 電流電圧変換部の構成例
図１０に示す構成における電流電圧変換部４１０は、例えば、図９に示すように、２つのＬＧトランジスタ４１１及び４１４と、２つの増幅トランジスタ４１２及び４１３と、定電流回路４１５とから構成される。
ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１３のゲートは、例えば、受光部３３０のＯＦＧトランジスタ３３２のドレインに接続される。また、ＬＧトランジスタ４１１のドレインは、例えば、ＬＧトランジスタ４１４のソース及び増幅トランジスタ４１２のゲートに接続される。ＬＧトランジスタ４１４のドレインは、例えば、電源端子ＶＤＤに接続される。
また、例えば、増幅トランジスタ４１３のソースは接地され、ドレインはＬＧトランジスタ４１１のゲーと及び増幅トランジスタ４１２のソースに接続される。増幅トランジスタ４１２のドレインは、例えば、定電流回路４１５を介して電源端子ＶＤＤに接続される。定電流回路４１５は、例えば、Ｐ型のＭＯＳトランジスタなどの負荷ＭＯＳトランジスタで構成される。
このような接続関係とすることで、ループ状のソースフォロワ回路が構成される。これにより、受光部３３０からの光電流が、その電荷量に応じた対数値の電圧信号に変換される。なお、ＬＧトランジスタ４１１及び４１４と、増幅トランジスタ４１２及び４１３とは、それぞれ例えばＮＭＯＳトランジスタで構成されてよい。
２．８ 減算器及び量子化器の構成例
図１１は、第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。減算器４３０は、コンデンサ４３１及び４３３と、インバータ４３２と、スイッチ４３４とを備える。また、量子化器４４０は、コンパレータ４４１を備える。
コンデンサ４３１の一端は、バッファ４２０の出力端子に接続され、他端は、インバータ４３２の入力端子に接続される。コンデンサ４３３は、インバータ４３２に並列に接続される。スイッチ４３４は、コンデンサ４３３の両端を接続する経路を行駆動信号に従って開閉する。
インバータ４３２は、コンデンサ４３１を介して入力された電圧信号を反転する。このインバータ４３２は反転した信号をコンパレータ４４１の非反転入力端子（＋）に出力する。
スイッチ４３４をオンした際、コンデンサ４３１のバッファ４２０側には、電圧信号Ｖｉｎｉｔが入力される。また、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。このとき、コンデンサ４３１に蓄積されている電位Ｑｉｎｉｔは、コンデンサ４３１の容量をＣ１とすると、次の式（１）により表される。一方、コンデンサ４３３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ （１）
次に、スイッチ４３４がオフされて、コンデンサ４３１のバッファ４２０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ４３１に蓄積される電荷Ｑａｆｔｅｒは、次の式（２）により表される。
Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ （２）
一方、コンデンサ４３３に蓄積される電荷Ｑ２は、出力電圧をＶｏｕｔとすると、次の式（３）により表される。
Ｑ２＝－Ｃ２×Ｖｏｕｔ （３）
このとき、コンデンサ４３１及び４３３の総電荷量は変化しないため、次の式（４）が成立する。
Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２ （４）
式（４）に式（１）乃至式（３）を代入して変形すると、次の式（５）が得られる。
Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ） （５）
式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、Ｃ１を大きく、Ｃ２を小さく設計することが好ましい。一方、Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。また、画素ブロック３１０ごとに減算器４３０を含むアドレスイベント検出部４００が搭載されるため、容量Ｃ１やＣ２には、面積上の制約がある。これらを考慮して、容量Ｃ１及びＣ２の値が決定される。
コンパレータ４４１は、減算器４３０からの電圧信号と、反転入力端子（－）に印加された所定の閾値電圧Ｖｔｈとを比較する。コンパレータ４４１は、比較結果を示す信号を検出信号として転送部４５０に出力する。
また、上述のアドレスイベント検出部４００全体のゲインＡは、電流電圧変換部４１０の変換ゲインをＣＧｌｏｇとし、バッファ４２０のゲインを‘１’とすると、次の式（６）により表される。
Figure 0007329318000001
 （６）
式（６）において、ｉｐｈｏｔｏ＿ｎは、ｎ番目の光電変換素子３３３の光電流であり、その単位は、例えばアンペア（Ａ）である。Ｎは、画素ブロック３１０内の光電変換素子３３３の数である。
２．９ カラムＡＤＣの構成例
図１２は、第１の実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。このカラムＡＤＣ２２０は、画素ブロック３１０の列ごとに設けられた複数のＡＤＣ２３０を備える。
各ＡＤＣ２３０は、垂直信号線ＶＳＬを介して供給されたアナログの画素信号ＳＩＧをデジタル信号に変換する。この画素信号ＳＩＧは、検出信号よりもビット数の多いデジタル信号に変換される。例えば、検出信号を２ビットとすると、画素信号ＳＩＧは、３ビット以上（１６ビットなど）のデジタル信号に変換される。ＡＤＣ２３０は、生成したデジタル信号を信号処理部２１２に供給する。
２．１０ 固体撮像装置の動作例
つづいて、本実施形態に係る固体撮像装置２００の動作について、図面を参照して詳細に説明する。
２．１０．１ タイミングチャート
まず、固体撮像装置２００の動作の一例をタイミングチャートを用いて説明する。図１３は、第１の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
図１３に示すように、タイミングＴ０において、制御部１３０によりアドレスイベントの検出開始が指示されると、駆動回路２１１は、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げるとともに、同じく全ての受光部３３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのゲートに印加する制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢをハイレベルに立ち上げる。これにより、全ての受光部３３０のＯＦＧトランジスタ３３２と転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂとがオン状態となり、各受光部３３０から各アドレスイベント検出部４００へ、各光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで発生した電荷に基づく光電流が供給される。
つづいて、制御信号ＯＦＧがハイレベルである期間中に、ある画素ブロック３１０のアドレスイベント検出部４００がアドレスイベントの発火を検出した場合を想定する。この場合、アドレスイベントの発火を検出したアドレスイベント検出部４００は、アービタ２１３にリクエストを送信する。アービタ２１３からは、リクエストを発行したアドレスイベント検出部４００に対して、リクエストに対する応答が返される。
応答を受信したアドレスイベント検出部４００は、例えば、タイミングＴ１～Ｔ２の期間、駆動回路２１１及び信号処理部２１２に入力する検出信号をハイレベルに立ち上げる。なお、本説明において、検出信号は、オンイベントの検出結果を示す１ビットの信号であるものとする。
タイミングＴ１でアドレスイベント検出部４００からハイレベルの検出信号が入力された駆動回路２１１は、次のタイミングＴ２で、全ての制御信号ＯＦＧと全ての制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢとをローレベルに立ち下げる。これにより、画素アレイ部３００の全ての受光部３３０からアドレスイベント検出部４００への光電流の供給が停止する。
また、駆動回路２１１は、タイミングＴ２で、読出し対象の画素ブロック３１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げるとともに、同画素信号生成部３２０のリセットトランジスタ３２１のゲートに印加するリセット信号ＲＳＴを一定のパルス期間に亘ってハイレベルに立ち上げる。これにより、この画素信号生成部３２０の浮遊拡散層３２４に蓄積された電荷が放出（初期化）されて単位画素が画素ブロック単位でリセットされる。このようにして浮遊拡散層３２４を初期化した状態で垂直信号線ＶＳＬに出現した電圧は、画素ブロック３１０毎のリセットレベルの画素信号（以下、単にリセットレベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
次に、リセットレベルを読み出した後のタイミングＴ３において、駆動回路２１１は、読出し対象の画素ブロック３１０における例えば転送トランジスタ３３１Ｒのゲートに、一定パルス期間の転送信号ＴＲＧＲを印加する。これにより、光電変換素子３３３Ｒで発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。このようにして垂直信号線ＶＳＬに出現した電圧は、赤（Ｒ）色の信号レベルの画素信号（以下、単に信号レベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
信号処理部２１２は、以上のようにして読み出されたリセットレベルと信号レベルとの差分を、光電変換素子３３３Ｒの受光量に応じた正味の画素信号として求めるＣＤＳ処理を実行する。
つづいて、光電変換素子３３３Ｒに基づく信号レベルを読み出した後のタイミングＴ４において、駆動回路２１１は、同じく読出し対象の画素ブロック３１０における例えば転送トランジスタ３３１Ｇｒのゲートに、一定パルス期間の転送信号ＴＲＧＧｒを印加する。これにより、光電変換素子３３３Ｇｒで発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。そして、垂直信号線ＶＳＬに出現した電圧が、緑（Ｇｒ）色の信号レベルとしてカラムＡＤＣ２２０のＡＤＣ２３０で読み出されて、デジタル値に変換される。
以降、同様にして、読出し対象の画素ブロック３１０における光電変換素子３３３Ｇｂ及び３３３Ｂそれぞれに基づく信号レベルがカラムＡＤＣ２２０のＡＤＣ２３０で読み出されて、デジタル値に変換される（タイミングＴ５及びＴ６）。
その後、読出し対象の画素ブロック３１０における全ての光電変換素子３３３に基づく信号レベルの読出しが完了すると、駆動回路２１１は、画素アレイ部３００における全ての受光部３３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧと、同じく全ての受光部３３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのゲートに印加する制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢをハイレベルに立ち上げる。これにより、画素アレイ部３００における全ての受光部３３０でのアドレスイベントの発火の検出が再開される。
２．１０．２ フローチャート
次に、固体撮像装置２００の動作の一例をフローチャートを用いて説明する。図１４は、第１の実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
図１４に示すように、本動作では、まず、画素アレイ部３００における画素ブロック３１０それぞれが、アドレスイベントの発火の有無を検出する（ステップＳ９０１）。そして、駆動回路２１１が、いずれかの画素ブロック３１０においてアドレスイベントの発火が検出されたか否かを判断する（ステップＳ９０２）。
アドレスイベントの発火が検出されていない場合（ステップＳ９０２のＮＯ）、本動作は、ステップＳ９０４へ進む。一方、アドレスイベントの発火が検出された場合（ステップＳ９０２のＹＥＳ）、駆動回路２１１は、アドレスイベントの発火が検出された画素ブロック３１０に属する単位画素に対して、画素信号の読出しを順次実行することで、この読出し対象の画素ブロック３１０に属する各単位画素から順次、画素信号を読み出し（ステップＳ９０３）、ステップＳ９０４へ進む。
ステップＳ９０４では、本動作を終了するか否かが判断される。終了しない場合（ステップＳ９０４のＮＯ）、本動作がステップＳ９０１へリターンし、以降の動作が繰り返される。一方、終了する場合（ステップＳ９０４のＹＥＳ）、本動作が終了する。
２．１１ 上層回路のレイアウト例
上述したように、図９に示した構成において、受光部３３０と、画素信号生成部３２０と、アドレスイベント検出部４００の電流電圧変換部４１０における２つのＬＧトランジスタ４１１及び４１４と２つの増幅トランジスタ４１２及び４１３とからなる上層回路５００は、例えば、図２に示した受光チップ２０１に配置され、他の構成は、例えば、受光チップ２０１とＣｕ－Ｃｕ接合により接合されたロジックチップ２０２に配置される。そこで以下に、上層回路５００の受光チップ２０１におけるレイアウト例について、幾つか例を挙げて説明する。
２．１１．１ 第１レイアウト例
図１５は、第１レイアウト例に係る上層回路の概略構成例を示す上視図である。図１５に示すように、第１のレイアウト例では、上層回路５００－１が行列方向の２次元格子状に配列している。各上層回路５００－１は、Ｐ型のドーパント（アクセプタ）が拡散された半導体基板内にＮ型のドーパント（ドナー）を注入することで形成された４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを備える。各光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂには、例えば、入射光を集光するためのマイクロレンズと、それぞれの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに割り当てられた波長成分を選択的に透過するためのカラーフィルタとが設けられている。
これら４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂは、例えば、ベイヤー配列の単位パターン（図５参照）に従って、２×２の行列状に配置されている。なお、図１５では、各光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂの入射面の形状を矩形としているが、矩形に限定されるものではない。
４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂにおける互いに近接する位置、例えば、互いに対向する角部には、転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂそれぞれの転送ゲート３３１１Ｒ、３３１１Ｇｒ、３３１１Ｇｂ及び３３１１Ｂが設けられている。また、転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのドレインは、ノード３３４（図９参照）に対応する統合部３３４１で結合されている。統合部３３４１は、配線層であってもよいし、導電性を備える拡散領域であってもよい。
画素信号生成部３２０は、例えば、統合部３３４１から列方向下向きに延在する配線３３４２に接続される。画素信号生成部３２０を構成するリセットトランジスタ３２１のリセットゲート３２１１と、増幅トランジスタ３２２の増幅ゲート３２２１と、選択トランジスタ３２３の選択ゲート３２３１とは、例えば、配線３３４２との接続箇所から、行方向と平行に、直線的に一列に配列する。
リセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１それぞれに対して設けられてソース・ドレインとして機能する拡散領域３２５は、例えば、リセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１の配列方向と同一の方向に配列する。その際、リセットゲート３２１１と増幅ゲート３２２１との間の拡散領域３２５は、リセットトランジスタ３２１と増幅トランジスタ３２２とで共有されてもよい。同様に、増幅ゲート３２２１と選択ゲート３２３１との間の拡散領域３２５は、増幅トランジスタ３２２と選択トランジスタ３２３とで共有されてもよい。
リセットトランジスタ３２１のドレインとして機能する拡散領域３２５と増幅ゲート３２２１とは、浮遊拡散層３２４として機能する配線３２４１で接続される。リセットゲート３２１１と増幅ゲート３２２１との間の拡散領域３２５は、電源端子ＶＤＤに接続される。
一方、受光部３３０におけるＯＦＧトランジスタ３３２と、電流電圧変換部４１０とは、例えば、統合部３３４１から列方向上向きに延在する配線３３４３に接続される。ＯＦＧトランジスタ３３２のＯＦＧゲート３３２１と、電流電圧変換部４１０を構成するＬＧトランジスタ４１１のＬＧゲート４１１１及びＬＧトランジスタ４１４のＬＧゲート４１４１とは、例えば、配線３３４３との接続箇所から、行方向と平行に、直線的に一列に配列する。
ＯＦＧゲート３３２１、ＬＧゲート４１１１及びＬＧゲート４１４１それぞれに対して設けられてソース・ドレインとして機能する拡散領域３２５は、例えば、ＯＦＧゲート３３２１、ＬＧゲート４１１１及びＬＧゲート４１４１の配列方向と同一の方向に配列する。その際、ＯＦＧゲート３３２１とＬＧゲート４１１１との間の拡散領域３２５は、ＯＦＧトランジスタ３３２とＬＧトランジスタ４１１とで共有されてもよい。同様に、ＬＧゲート４１１１とＬＧゲート４１４１との間の拡散領域３２５は、ＬＧトランジスタ４１１及び４１４で共有されてもよい。
増幅トランジスタ４１２の増幅ゲート４１２１及び増幅トランジスタ４１３の増幅ゲート４１３１は、ＬＧゲート４１１１及び４１４１の配列と平行に配列している。増幅ゲート４１２１及び４１３１それぞれに対して設けられてソース・ドレインとして機能する拡散領域３２５は、例えば、増幅ゲート４１２１及び４１３１の配列方向と同一の方向に配列する。その際、増幅ゲート４１２１及び４１３１の間の拡散領域３２５は、増幅トランジスタ４１２及び４１３で共有されてもよい。
また、ＬＧトランジスタ４１４のドレインとして機能する拡散領域３２５は電源端子ＶＤＤに接続され、増幅トランジスタ４１３のドレインとして機能する拡散領域３２５は接地されている。
さらに、ＯＦＧゲート３３２１とＬＧゲート４１１１との間の拡散領域３２５は増幅ゲート４１３１に接続され、ＬＧゲート４１１１とＬＧゲート４１４１との間の拡散領域３２５は増幅ゲート４１２１に接続され、増幅ゲート４１２１と増幅ゲート４１３１との間の拡散領域３２５は、ＬＧゲート４１１１に接続され、増幅トランジスタ４１２のドレインとして機能する拡散領域３２５はＬＧゲート４１４１に接続されている。
以上のような構成において、選択トランジスタ３２３のドレインとして機能する拡散領域３２５、及び、増幅トランジスタ４１２のドレインとして機能する拡散領域３２５は、それぞれ、Ｃｕ－Ｃｕ接合部５１０を介して、ロジックチップ２０２に接続される。Ｃｕ－Ｃｕ接合部５１０は、受光チップ２０１とロジックチップ２０２とを電気的に接続する接続部として機能する他、受光チップ２０１とロジックチップ２０２とを機械的に貼り合わせる接合部としても機能する。
したがって、選択トランジスタ３２３のドレインとして機能する拡散領域３２５は、Ｃｕ－Ｃｕ接合部５１０を介して、ロジックチップ２０２側の垂直信号線ＶＳＬに電気的に接続される。また、増幅トランジスタ４１２のドレインとして機能する拡散領域３２５は、Ｃｕ－Ｃｕ接合部５１０を介して、ロジックチップ２０２側に配置された電流電圧変換部４１０の残りの回路構成にも電気的に接続される。
また、図示は省略されているが、図５にも示したように、受光部３３０における転送ゲート３３１１Ｒ、３３１１Ｇｒ、３３１１Ｇｂ及び３３１１Ｂと、ＯＦＧゲート３３２１と、画素信号生成部３２０におけるリセットゲート３２１１及び選択ゲート３２３１とは、不図示のＣｕ－Ｃｕ接合部５１０を介して、ロジックチップ２０２の駆動回路２１１に接続されている。
このように、画素信号生成部３２０と上層検出回路４１０Ａとをそれぞれ直線的に延在するようにレイアウトすることで、それぞれの配線長を短くすることが可能となる。それにより、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合を低減することが可能となるため、光電変換素子３３３の占める割合を増加して受光効率を向上することが可能となる。
また、画素信号生成部３２０を構成する各トランジスタと、上層検出回路４１０Ａを構成する各トランジスタとには、それぞれＮＭＯＳトランジスタを用いることが可能であるため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１の製造プロセスを簡略化することが可能となる。
さらに、画素信号生成部３２０を構成する各トランジスタのレイアウトと、上層検出回路４１０Ａを構成する各トランジスタのレイアウトとが似ているため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１のレイアウト設計を容易化することも可能となる。
２．１１．２ 第２レイアウト例
図１６は、第２レイアウト例に係る上層回路の概略構成例を示す上視図である。図１６に示すように、第２レイアウト例では、第１レイアウト例と同様に、上層回路５００－２が行列方向の２次元格子状に配列している。ただし、各上層回路５００－２では、第１レイアウト例と異なり、画素信号生成部３２０と上層検出回路４１０Ａとが、例えば、統合部３３４１から列方向上向きに延在する配線３３４３に接続される。また、リセットゲート３２１１のドレインとして機能する拡散領域３２５とＯＦＧトランジスタ３３２のソースとして機能する拡散領域３２５は共通化されて、配線３３４３に接続される。
リセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１と、ＯＦＧゲート３３２１、ＬＧゲート４１１１及びＬＧゲート４１４１とは、例えば、配線３３４３との接続箇所から、行方向と平行に、直線的に一列に配列する。
リセットゲート３２１１、増幅ゲート３２２１及び選択ゲート３２３１それぞれと、ＯＦＧゲート３３２１、ＬＧゲート４１１１及びＬＧゲート４１４１それぞれとに対して設けられてソース・ドレインとして機能する拡散領域３２５は、例えば、これらの配列方向と同一の方向に配列する。その際、各ゲート間の拡散領域３２５は、隣接するトランジスタで共有されてもよい。また、その他の構成は、例えば、第１レイアウト例に係る上層回路５００－１と同様であってよい。
このように、画素信号生成部３２０と上層検出回路４１０Ａとを直線的に延在するようにレイアウトすることで、それぞれの配線長をより短くすることが可能となる。それにより、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合をさらに低減することが可能となるため、光電変換素子３３３の占める割合を増加して受光効率をより向上することが可能となる。
２．１１．３ 第３レイアウト例
図１７は、第３レイアウト例に係る上層回路の概略構成例を示す上視図である。図１７に示すように、上層回路５００－３では、例えば、図１５を用いて例示した第１レイアウト例に係る上層回路５００－１と同様の構成において、四股の統合部３３４１が五股の統合部５３４１に置き換えられ、そのうちの１つの分岐にＯＦＧゲート３３２１が配置された構成を備える。また、配線３３４３が、ＯＦＧトランジスタ３３２のドレインと、ＬＧトランジスタ４１１のソースとして機能する拡散領域３２５とを接続するように構成されている。
このような構成とすることで、画素信号を読み出す期間、すなわち、ＯＦＧゲート３３２１に供給する制御信号ＯＦＧをローレベルとしている期間、ノード３３４の配線長を短くすることができる、すなわち、統合部５３４１から配線３３４３を切り離すことが可能となる。その結果、画素信号を読み出す際の電荷ロスが低減されて電流電圧特性が改善されるため、実質的に入射光に対する受光感度を高めることが可能となる。
なお、第３レイアウト例では、図１５に示した第１レイアウト例をベースとした場合を例示したが、これに限定されず、図１６に示した第２レイアウト例など、他のレイアウト例に対しても適用することが可能である。
２．１２ 作用・効果
以上で説明したように、本実施形態によれば、受光面において画素信号生成部３２０と上層検出回路４１０Ａとが占める割合を低減することが可能となるため、光電変換素子３３３の占める割合を増加して受光効率を向上することが可能となる。
また、画素信号生成部３２０を構成する各トランジスタと、上層検出回路４１０Ａを構成する各トランジスタとには、それぞれＮＭＯＳトランジスタを用いることが可能であるため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１の製造プロセスを簡略化することが可能となる。
さらに、画素信号生成部３２０を構成する各トランジスタのレイアウトと、上層検出回路４１０Ａを構成する各トランジスタのレイアウトとが似ているため、これらの構成を同一の受光チップ２０１に配置することで、受光チップ２０１のレイアウト設計を容易化することも可能となる。
さらにまた、ＯＦＧトランジスタ３３２を転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂの近傍に配置することで、画素信号を読み出す際の電荷ロスを低減して電流電圧特性を改善されるため、実質的に入射光に対する受光感度を高めることが可能となる。
３．第２の実施形態
次に、第２の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については、それを引用することで、重複する説明を省略する。
例えば、アドレスイベントの発火の監視と画素信号の読出しとのそれぞれで、光電変換素子３３３で発生した電荷に対する感度を向上する方法としては、画素ブロック３１０におけるノード３３４（例えば、図９参照）の寄生容量を削減することが考えられる。そこで本実施形態では、例えば、アドレスイベントの発火を監視する期間、ノード３３４から画素信号生成部３２０を切り離す。これにより、アドレスイベントの発火を監視している期間中、ノード３３４の寄生容量を削減することが可能となるため、信号の選択性を向上して、光電変換素子３３３で発生した電荷に対するアドレスイベントの発火検出の感度を向上することが可能となる。
また、アドレスイベントの発火を監視する期間中にノード３３４の寄生容量を削減することで、アドレスイベント検出部４００における電流電圧変換部４１０のセトリングに要する時間を短縮することが可能となるという効果も得られる。
本実施形態に係る撮像装置及び固体撮像装置は、例えば、第１の実施形態において説明した撮像装置１００及び固体撮像装置２００と同様であってよい。ただし、本実施形態では、画素ブロック３１０が、後述する画素ブロック６１０に置き換えられる。
３．１ 画素ブロックの構成例
図１８は、第２の実施形態に係る画素ブロックの概略構成例を示す回路図である。図１８に示すように、画素ブロック６１０は、例えば、図９に示す画素ブロック３１０と同様の構成において、受光部３３０が受光部６３０に置き換えられている。なお、本実施形態では、説明の都合上、上層回路の符号を６００とする。
受光部６３０では、ノード３３４と浮遊拡散層３２４との間に、転送トランジスタ６３１が設けられている。転送トランジスタ６３１のゲートには、駆動回路２１１から制御信号ＴＲＧが供給される。転送トランジスタ６３１は、例えば、ＮＭＯＳトランジスタを用いて構成される。
転送トランジスタ６３１のゲートには、アドレスイベントの発火を監視する期間、ローレベルの制御信号ＴＲＧが供給される。これにより、アドレスイベントの発火を監視する期間、転送トランジスタ６３１からリセットトランジスタ３２１のドレイン及び増幅トランジスタ３２２のゲートまでの配線がノード３３４から切り離され、それにより、ノード３３４の寄生容量が低減する。なお、この期間中、ＯＦＧトランジスタ３３２は、ゲートにハイレベルの制御信号ＯＦＧが供給されることで、オン状態に制御される。
一方、画素信号を読み出す期間、転送トランジスタ６３１のゲートには、ハイレベルの制御信号ＴＲＧが供給される。これにより、各光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで発生した電荷が順に、浮遊拡散層３２４へ転送される。
その他の構成は、第１の実施形態に係る画素ブロック３１０と同様であってよい。
３．２ 固体撮像装置の動作例
つづいて、本実施形態に係る固体撮像装置２００の動作について、図面を参照して詳細に説明する。図１９は、第２の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。なお、フローチャートについては、第１の実施形態において図１４に示したフローチャートと同様であってよいため、ここでは説明を省略する。
図１９に示すように、本実施形態において図１３に示すタイミングチャートを用いて説明した動作と同様の動作において、例えば、読出し対象の画素ブロック３１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げる期間と同じ期間、読出し対象の画素ブロック３１０の受光部３３０における転送トランジスタ６３１のゲートに印加する制御信号ＴＲＧをハイレベルに立ち上げる。これにより、ノード３３４に浮遊拡散層３２４が接続された状態となるため、第１の実施形態と同様に、リセットレベルと、各波長成分の信号レベルとを順に読み出してＣＤＳ処理することが可能となる。
その他の動作は、第１の実施形態において図１３を用いて説明した動作と同様であってよい。
３．３ レイアウト例
図２０は、第２の実施形態に係る上層回路のレイアウト例を示す上視図である。図２０に示すように、上層回路６００では、例えば、図１５を用いて例示した第１レイアウト例に係る上層回路５００－１と同様の構成において、四股の統合部３３４１が五股の統合部６３４１に置き換えられ、そのうちの１つの分岐に転送トランジスタ６３１の転送ゲート６３１１が配置された構成を備える。また、配線３３４２が、転送トランジスタ６３１のドレインと、リセットトランジスタ３２１のソースとして機能する拡散領域３２５とを接続するように構成されている。
なお、本レイアウト例では、第１の実施形態において図１５を用いて説明した第１レイアウト例をベースとした場合を例示したが、これに限定されず、図１６に示した第２レイアウト例や図１７に示した第３レイアウト例など、他のレイアウト例に対しても適用することが可能である。
３．４ 作用・効果
以上で説明したように、本実施形態によれば、アドレスイベントの発火を監視する期間、すなわち、ＯＦＧゲート３３２１に供給する制御信号ＯＦＧをハイレベルとしている期間、ノード３３４の配線長を短くすることができる、すなわち、配線３３４３から配線３３４２を切り離すことが可能となる。その結果、ノード３３４の寄生容量を削減することが可能となるため、アドレスイベントの発火を監視する際の電荷ロスが低減されて電流電圧特性が改善され、それにより、アドレスイベントの発火をより的確に検出することが可能となる。
なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、個々では詳細な説明を省略する。
４．第３の実施形態
次に、第３の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については、それを引用することで、重複する説明を省略する。
上述の実施形態では、画素ブロック３１０／６１０が含むＩ行×Ｊ列の光電変換素子３３３の数を、２×２画素の計４つとしていた。言い換えれば、上述の実施形態では、画素信号生成部３２０とアドレスイベント検出部４００とが４つの光電変換素子３３３で共有されていた。これに対し、第３の実施形態では、画素ブロック３１０／６１０が含む光電変換素子３３３の数を８つとした場合について、例を挙げて説明する。
本実施形態に係る撮像装置及び固体撮像装置の構成及び動作は、例えば、第１又は第２の実施形態において説明した撮像装置１００及び固体撮像装置２００の構成及び動作と同様であってよい。ただし、本実施形態では、第１又は第２の実施形態における画素ブロック３１０／６１０に含まれる光電変換素子３３３の数が８つに置き換えられる。
４．１ 上層回路のレイアウト例
つづいて、本実施形態に係る上層回路のレイアウト例について、幾つか例を挙げて説明する。
４．１．１ 第１レイアウト例
図２１は、第１レイアウト例に係る上層回路の概略構成例を示す上視図である。図２１に示すように、第１レイアウト例では、上層回路７００－１が行列方向の２次元格子状に配列している。各上層回路７００－１は、それぞれ、ベイヤー配列の基本パターンを構成する２×２画素の計４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで構成された２つの光電変換素子グループ３３３－１及び３３３－２を備える。２つの光電変換素子グループ３３３－１及び３３３－２は、例えば、列方向に配置される。ただし、これに限定されず、２つの光電変換素子グループ３３３－１及び３３３－２を行方向に配置した構成とすることも可能である。
２つの光電変換素子グループ３３３－１及び３３３－２に対し、画素信号生成部３２０は、例えば、列方向の外側（図２１では、列方向下側）に配置される。一方、上層検出回路４１０Ａは、２つの光電変換素子グループ３３３－１及び３３３－２の間に配置される。
言い換えれば、本実施形態の第１レイアウト例に係る上層回路７００－１は、第１実施形態において図１５を用いて説明した第１レイアウト例に係る上層回路５００－１に対し、上層検出回路４１０Ａを２つの光電変換素子グループ３３３－１及び３３３－２で挟み込むように、光電変換素子グループ３３３－１が追加された構成を備える。
追加された光電変換素子グループ３３３－１の統合部３３４１は、例えば、配線３３４４を介して、ＯＦＧトランジスタ３３２のソースとして機能する拡散領域３２５に接続される。
４．１．２ 第２レイアウト例
図２２は、第２レイアウト例に係る上層回路の概略構成例を示す上視図である。図２２に示すように、第２レイアウト例では、第１レイアウト例と同様に、上層回路７００－２が行列方向の２次元格子状に配列している。また、各上層回路７００－２は、第１レイアウト例と同様に、２つの光電変換素子グループ３３３－１及び３３３－２を備える。
２つの光電変換素子グループ３３３－１及び３３３－２に対し、画素信号生成部３２０は、例えば、列方向の外側（図２２では、列方向下側）に配置される。一方、上層検出回路４１０Ａは、２つの光電変換素子グループ３３３－１及び３３３－２に対し、例えば、列方向における画素信号生成部３２０と反対側の外側に配置される。
列方向に並ぶ２つの光電変換素子グループ３３３－１及び３３３－２の統合部３３４１同士は、たとえば、配線３３４５を介して接続される。
４．１．３ 第３レイアウト例
図２３は、第３レイアウト例に係る上層回路の概略構成例を示す上視図である。図２３に示すように、第３レイアウト例では、第１レイアウト例と同様に、上層回路７００－３が行列方向の２次元格子状に配列している。また、各上層回路７００－３は、第１レイアウト例と同様に、２つの光電変換素子グループ３３３－１及び３３３－２を備える。
２つの光電変換素子グループ３３３－１及び３３３－２に対し、上層検出回路４１０Ａは、例えば、列方向の外側（図２３では、列方向上側）に配置される。一方、画素信号生成部３２０は、２つの光電変換素子グループ３３３－１及び３３３－２の間に配置される。
言い換えれば、本実施形態の第３レイアウト例に係る上層回路７００－３は、第１実施形態において図１５を用いて説明した第１レイアウト例に係る上層回路５００－１に対し、画素信号生成部３２０を２つの光電変換素子グループ３３３－１及び３３３－２で挟み込むように、光電変換素子グループ３３３－２が追加された構成を備える。
追加された光電変換素子グループ３３３－２の統合部３３４１は、例えば、配線３３４６を介して、リセットトランジスタ３２１のソースとして機能する拡散領域３２５に接続される。
４．１．４ 第４レイアウト例
図２４は、第４レイアウト例に係る上層回路の概略構成例を示す上視図である。図２４に示すように、第４レイアウト例では、第１レイアウト例と同様に、上層回路７００－４が行列方向の２次元格子状に配列している。ただし、各上層回路７００－４は、第１実施形態において図１６を用いて説明した第２レイアウト例に係る上層回路５００－２に対し、画素信号生成部３２０及び上層検出回路４１０Ａを２つの光電変換素子グループ３３３－１及び３３３－２で挟み込むように、光電変換素子グループ３３３－１が追加された構成を備える。
追加された光電変換素子グループ３３３－１の統合部３３４１は、例えば、配線３３４７を介して、ＯＦＧトランジスタ３３２とリセットトランジスタ３２１で共用された拡散領域３２５に接続される。
４．２ 作用・効果
以上で説明したように、本開示に係る画素ブロック３１０／６１０に含まれる光電変換素子３３３の数は、４つに限定されるものではない。
なお、図２４に示した第４レイアウト例では、複数の光電変換素子３３３それぞれと画素信号生成部３２０及び上層検出回路４１０Ａとの配線距離を略均一にすることが可能となるため、複数の光電変換素子３３３それぞれに基づくアドレスイベントの発火の監視と画素信号の読出しとにおける電流電圧特性を均一化することが可能となる。
なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、個々では詳細な説明を省略する。
５．第４の実施形態
次に、第４の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については、それを引用することで、重複する説明を省略する。
上述の実施形態では、アドレスイベント検出部４００がアドレスイベントの発火を監視する光電変換素子グループと、画素信号生成部３２０が画素信号を読み出す光電変換素子グループとが同じである場合を例示した。ただし、これらは必ずしも一致している必要はない。
例えば、図２５に例示するように、第１又は第２の実施形態のように、１つのアドレスイベント検出部４００が４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで構成された光電変換素子グループ３３３－３でのアドレスイベントの発火の有無を監視する場合、１つの画素信号生成部３２０－１が光電変換素子グループ３３３－３のうちの２つ（例えば、光電変換素子３３３Ｒ及び３３３Ｇｂ）を含む光電変換素子グループ３３３－４に属する４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して画素信号の読出しを担当し、他の画素信号生成部３２０－２が光電変換素子グループ３３３－３のうちの残りの２つ（例えば、光電変換素子３３３Ｇｒ及び３３３Ｂ）を含む光電変換素子グループ３３３－５に属する４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して画素信号の読出しを担当するように構成することも可能である。
また、図２６は、図２５に示す上層回路のレイアウトに従った画素ブロックの回路構成を示す回路図である。図２６に示すように、上層回路を図２５に示すようなレイアウトとした場合、アドレスイベント検出部４００に接続される光電変換素子グループ３３３－３では、互いのＯＦＧトランジスタ３３２の出力が共通化されてアドレスイベント検出部４００に接続される。一方、画素信号生成部３２０－１／３２０－２に接続される光電変換素子グループ３３３－４／３３３－５では、互いの転送トランジスタ３３１の出力が共通化されて画素信号生成部３２０－１／３２０－２に接続される。
このような構成は、第３の実施形態にも同様に適用することが可能である。すなわち、図２７に例示するように、１つのアドレスイベント検出部４００が２つずつの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂからなる合計８つの光電変換素子３３３で構成された光電変換素子グループ３３３－６及び３３３－７でのアドレスイベントの発火の有無を監視する場合、画素信号生成部３２０－３が光電変換素子グループ３３３－６のうちの２つ（例えば、光電変換素子３３３Ｒ及び３３３Ｇｂ）を含む光電変換素子グループ３３３－１０及び他の光電変換素子グループ３３３－８に属する８つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して画素信号の読出しを担当し、画素信号生成部３２０－４が光電変換素子グループ３３３－６のうちの残りの２つ（例えば、光電変換素子３３３Ｇｒ及び３３３Ｂ）を含む光電変換素子グループ３３３－１１及び他の光電変換素子グループ３３３－９に属する８つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して画素信号の読出しを担当し、画素信号生成部３２０－５が光電変換素子グループ３３３－７のうちの２つ（例えば、光電変換素子３３３Ｒ及び３３３Ｇｂ）を含む光電変換素子グループ３３３－１２及び他の光電変換素子グループ３３３－１４に属する８つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して画素信号の読出しを担当し、画素信号生成部３２０－６が光電変換素子グループ３３３－７のうちの残りの２つ（例えば、光電変換素子３３３Ｇｒ及び３３３Ｂ）を含む光電変換素子グループ３３３－１３及び他の光電変換素子グループ３３３－１５に属する８つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して画素信号の読出しを担当するように構成することも可能である。
また、図２８は、図２７に示す上層回路のレイアウトに従った画素ブロックの回路構成を示す回路図である。図２８に示すように、上層回路を図２７に示すようなレイアウトとした場合、アドレスイベント検出部４００に接続される光電変換素子グループ３３３－６及び３３３－７それぞれでは、互いのＯＦＧトランジスタ３３２の出力が共通化されてアドレスイベント検出部４００に接続される。一方、画素信号生成部３２０－３～３２０－６に接続される光電変換素子グループ３３３－８～３３３－１５それぞれでは、互いの転送トランジスタ３３１の出力が共通化されて画素信号生成部３２０－１又は３２０－２に接続される。
５．１ 作用・効果
以上で説明したように、アドレスイベント検出部４００がアドレスイベントの発火を監視する光電変換素子グループと、画素信号生成部３２０が画素信号を読み出す光電変換素子グループとが同じである場合を例示した。ただし、これらは必ずしも一致している必要はなく、種々変形することが可能である。
なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、個々では詳細な説明を省略する。
６．第５の実施形態
次に、第５の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態と同様の構成については、それを引用することで、重複する説明を省略する。
上述の実施形態では、例えば、図２を用いて説明したように、受光部３３０と画素信号生成部３２０とアドレスイベント検出部４００の一部（上層検出回路４１０Ａ）とからなる上層回路が受光チップ２０１に配置され、その他の構成がロジックチップ２０２に配置された場合について説明したが、受光チップ２０１に配置される構成のうち、画素信号生成部３２０とアドレスイベント検出部４００の一部（上層検出回路４１０Ａ）とは、受光チップ２０１よりも下層のチップに配置することも可能である。
具体的には、例えば、画素信号生成部３２０とアドレスイベント検出部４００の一部（上層検出回路４１０Ａ）とをロジックチップ２０２に配置したり、図２９に例示する固体撮像装置２００Ａのように、受光チップ２０１とロジックチップ２０２との間に追加された回路チップ２０３に配置したりすることも可能である。
なお、図２９に例示するように、受光チップ２０１とロジックチップ２０２との間に回路チップ２０３を追加する場合、受光チップ２０１と回路チップ２０３との接合と回路チップ２０３とロジックチップ２０２との接合とのうち、少なくとも一方は、Ｃｕ－Ｃｕ接合部５１０Ａを用いたＣｕ－Ｃｕ接合によって、機械的に貼り合わされるとともに、電気的に接続されるとよい。
また、画素信号生成部３２０とアドレスイベント検出部４００の一部（上層検出回路４１０Ａ）とを受光チップ２０１よりも下層のチップに配置換えした構成では、図３０に示すように、画素アレイ部３００において光電変換素子３３３を等間隔に配置することが可能となる。その場合、例えば、アドレスイベント検出部４００に接続された統合部３３４１が直線状に並ぶ統合部群３３４１Ａを光電変換素子３３３の奇数列と偶数列との間であって奇数行と偶数行との間に配置し、画素信号生成部３２０に接続された統合部３３４１が直線状に並ぶ統合部群３３４１Ｂを偶数列と奇数列との間であって偶数行と奇数行との間に配置するように、レイアウトすることが可能である。
ただし、図３０に示すレイアウトでは、画素信号生成部３２０とアドレスイベント検出部４００の一部（上層検出回路４１０Ａ）とを下層のチップに配置することは必須ではなく、光電変換素子３３３の間に画素信号生成部３２０とアドレスイベント検出部４００の一部（上層検出回路４１０Ａ）とを配置するように構成することも可能である。
６．１ 作用・効果
以上で説明したように、画素信号生成部３２０とアドレスイベント検出部４００の一部（上層検出回路４１０Ａ）とは、受光チップ２０１よりも下層のチップに配置されてもよい。それにより、受光チップ２０１における光電変換素子３３３の占める割合を増加することが可能となるため、受光効率を向上させることが可能となる。
なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、個々では詳細な説明を省略する。
７．移動体への応用例
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図３１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図３２は、撮像部１２０３１の設置位置の例を示す図である。
図３２では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図３２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１や運転者状態検出部１２０４１等に適用され得る。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
を備える固体撮像装置。
（２）
前記第１トランジスタそれぞれは、前記２以上の光電変換素子それぞれにおける互いに近接する位置に配置される前記（１）に記載の固体撮像装置。
（３）
前記２以上の光電変換素子は、２行２列の計４つの光電変換素子であり、
前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置される
前記（２）に記載の固体撮像装置。
（４）
前記検出部は、前記２行２列の光電変換素子が形成する配列に対して前記行方向又は前記列方向に隣接して配置され、
前記生成部は、前記２行２列の光電変換素子が形成する前記配列に対して前記行方向又は前記列方向に隣接して配置される
前記（３）に記載の固体撮像装置。
（５）
前記生成部は、前記２行２列の光電変換素子が形成する前記配列を挟んで前記検出部とは反対側に配置される前記（４）に記載の固体撮像装置。
（６）
前記生成部は、前記２行２列の光電変換素子が形成する前記配列に対して前記検出部と同一の側に配置される前記（４）に記載の固体撮像装置。
（７）
前記２以上の光電変換素子は、２行２列の計４つの光電変換素子からなる第１光電変換素子グループと、他の２行２列の計４つの光電変換素子からなる第２光電変換素子グループとで構成され、
前記第１光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
前記第２光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置される
前記（１）又は（２）に記載の固体撮像装置。
（８）
前記第１光電変換素子グループと前記第２光電変換素子グループとは、前記行方向と前記列方向とのうちの一方である第１方向に配列し、
前記検出部は、前記第１光電変換素子グループと前記第２光電変換素子グループとの間に配置され、
前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する配列に対して前記第１方向に隣接して配置される
前記（７）に記載の固体撮像装置。
（９）
前記第１光電変換素子グループと前記第２光電変換素子グループとは、前記行方向と前記列方向とのうちの一方である第１方向に配列し、
前記検出部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する配列に対して前記第１方向に隣接して配置され、
前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する前記配列を挟んで前記検出部とは反対側に隣接して配置される
前記（７）に記載の固体撮像装置。
（１０）
前記第１光電変換素子グループと前記第２光電変換素子グループとは、前記行方向と前記列方向とのうちの一方である第１方向に配列し、
前記検出部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する配列に対して前記第１方向に隣接して配置され、
前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとの間に配置される
前記（７）に記載の固体撮像装置。
（１１）
前記検出部及び前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとの間に配置される前記（７）に記載の固体撮像装置。
（１２）
前記第２トランジスタは、前記統合部に設けられる前記（１）～（１１）の何れか１項に記載の固体撮像装置。
（１３）
前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記生成部との間に配置された第３トランジスタをさらに備える前記（１）～（１２）の何れか１項に記載の固体撮像装置。
（１４）
前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記統合部と、前記検出部を構成する複数のトランジスタのうちの一部と、前記生成部を構成する複数のトランジスタとは、同一の第１半導体チップに配置されている前記（１）～（１３）の何れか１項に記載の固体撮像装置。
（１５）
前記検出部を構成する残りの回路を備えた第２半導体チップをさらに備え、
前記第１半導体チップと前記第２半導体チップとは、前記第１半導体チップに設けられた銅製のパッドと、前記第２半導体チップに設けられた銅製のパッドとを接合することで、電気的及び機械的に貼り合わされている
前記（１４）に記載の固体撮像装置。
（１６）
前記第１及び第２トランジスタと、前記検出部を構成する複数のトランジスタのうちの前記一部と、前記生成部を構成する前記複数のトランジスタとは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである前記（１４）又は（１５）に記載の固体撮像装置。
（１７）
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
前記複数の光電変換素子のうちの２以上の光電変換素子で構成された第１光電変換素子グループに属する前記光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する第１統合部と、
前記複数の光電変換素子のうちの２以上の光電変換素子で構成された第２光電変換素子グループに属する前記光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する第２統合部と、
前記第１光電変換素子グループに属する前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
前記第１光電変換素子グループに属する前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
前記第２光電変換素子グループに属する前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
を備え、
前記第１光電変換素子グループに属する前記２以上の光電変換素子うちの少なくとも１つは、前記第２光電変換素子グループに属する
固体撮像装置。
（１８）
固体撮像装置と、
入射光を前記固体撮像装置の受光面に結像する光学系と、
前記固体撮像装置を制御する制御部と、
を備え、
前記固体撮像装置は、
行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
を備える撮像装置。
１００ 撮像装置
１１０ 撮像レンズ
１２０ 記録部
１３０ 制御部
２００、２００Ａ 固体撮像装置
２０１ 受光チップ
２０２ ロジックチップ
２０３ 回路チップ
２１０ ロジック回路
２１１ 駆動回路
２１２ 信号処理部
２１３ アービタ
２２０ カラムＡＤＣ
２３０ ＡＤＣ
３００ 画素アレイ部
３１０、３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄ 画素ブロック
３２０、３２０－１～３２０－６ 画素信号生成部
３２１ リセットトランジスタ
３２２ 増幅トランジスタ
３２３ 選択トランジスタ
３２４ 浮遊拡散層
３２５ 拡散領域
３３０、６３０ 受光部
３３１Ｂ、３３１Ｇｂ、３３１Ｇｒ、３３１Ｒ、６３１ 転送トランジスタ
３３２ ＯＦＧトランジスタ
３３３、３３３Ｂ、３３３Ｇ、３３３Ｇｂ、３３３Ｇｒ、３３３Ｒ、３３３Ｗ 光電変換素子
３３３－１～３３３－１５ 光電変換素子グループ
４００ アドレスイベント検出部
４１０ 電流電圧変換部
４１０Ａ 上層検出回路
４１１、４１４ ＬＧトランジスタ
４１２、４１３ 増幅トランジスタ
４１５ 定電流回路
４２０ バッファ
４３０ 減算器
４３１、４３３ コンデンサ
４３２ インバータ
４３４ スイッチ
４４０ 量子化器
４４１ コンパレータ
４５０ 転送部
５００、５００－１、５００－２、５００－３、６００、７００－１、７００－２、７００－３、７００－４ 上層回路
５１０Ａ Ｃｕ－Ｃｕ接合部
３３１１Ｂ、３３１１Ｇｂ、３３１１Ｇｒ、３３１１Ｒ、６３１１ 転送ゲート
３２１１ リセットゲート
３２２１ 増幅ゲート
３２３１ 選択ゲート
３２４１、３３４２、３３４３、３３４４、３３４５、３３４６、３３４７ 配線
３３４１、５３４１、６３４１ 統合部
３３４１Ａ、３３４１Ｂ 統合部群
４１１１、４１４１ ＬＧゲート
４１２１、４１３１ 増幅ゲート

Claims (13)

  1. 行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
    前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
    前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
    前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
    第１半導体チップと、
    前記第１半導体チップの下層に積層された第２半導体チップと、
    を備え、
    前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記統合部とは、前記第１半導体チップに配置され、
    前記検出部を構成する複数のトランジスタと、前記生成部を構成する複数のトランジスタとは、前記第２半導体チップに配置され、
    前記第１トランジスタそれぞれは、前記２以上の光電変換素子それぞれにおける互いに近接する位置に配置され、
    前記２以上の光電変換素子は、２行２列の計４つの光電変換素子であり、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記検出部は、前記２行２列の光電変換素子が形成する配列に対して行方向又は列方向に隣接して配置され、
    前記生成部は、前記２行２列の光電変換素子が形成する前記配列に対して前記行方向又は前記列方向に隣接して配置される
    固体撮像装置。
  2. 前記生成部は、前記２行２列の光電変換素子が形成する前記配列を挟んで前記検出部とは反対側に配置される請求項１に記載の固体撮像装置。
  3. 前記生成部は、前記２行２列の光電変換素子が形成する前記配列に対して前記検出部と同一の側に配置される請求項１に記載の固体撮像装置。
  4. 行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
    前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
    前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
    前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
    第１半導体チップと、
    前記第１半導体チップの下層に積層された第２半導体チップと、
    を備え、
    前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記統合部とは、前記第１半導体チップに配置され、
    前記検出部を構成する複数のトランジスタと、前記生成部を構成する複数のトランジスタとは、前記第２半導体チップに配置され、
    前記２以上の光電変換素子は、２行２列の計４つの光電変換素子からなる第１光電変換素子グループと、他の２行２列の計４つの光電変換素子からなる第２光電変換素子グループとで構成され、
    前記第１光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記第２光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記第１光電変換素子グループと前記第２光電変換素子グループとは、前記行列方向のうちの行方向又は列方向の一方である第１方向に配列し、
    前記検出部は、前記第１光電変換素子グループと前記第２光電変換素子グループとの間に配置され、
    前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する配列に対して前記第１方向に隣接して配置される
    固体撮像装置。
  5. 行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
    前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
    前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
    前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
    第１半導体チップと、
    前記第１半導体チップの下層に積層された第２半導体チップと、
    を備え、
    前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記統合部とは、前記第１半導体チップに配置され、
    前記検出部を構成する複数のトランジスタと、前記生成部を構成する複数のトランジスタとは、前記第２半導体チップに配置され、
    前記２以上の光電変換素子は、２行２列の計４つの光電変換素子からなる第１光電変換素子グループと、他の２行２列の計４つの光電変換素子からなる第２光電変換素子グループとで構成され、
    前記第１光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記第２光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記第１光電変換素子グループと前記第２光電変換素子グループとは、前記行列方向のうちの行方向又は列方向の一方である第１方向に配列し、
    前記検出部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する配列に対して前記第１方向に隣接して配置され、
    前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する前記配列を挟んで前記検出部とは反対側に隣接して配置される
    固体撮像装置。
  6. 行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
    前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
    前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
    前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
    第１半導体チップと、
    前記第１半導体チップの下層に積層された第２半導体チップと、
    を備え、
    前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記統合部とは、前記第１半導体チップに配置され、
    前記検出部を構成する複数のトランジスタと、前記生成部を構成する複数のトランジスタとは、前記第２半導体チップに配置され、
    前記２以上の光電変換素子は、２行２列の計４つの光電変換素子からなる第１光電変換素子グループと、他の２行２列の計４つの光電変換素子からなる第２光電変換素子グループとで構成され、
    前記第１光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記第２光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記第１光電変換素子グループと前記第２光電変換素子グループとは、前記行列方向のうちの行方向又は列方向の一方である第１方向に配列し、
    前記検出部は、前記第１光電変換素子グループと前記第２光電変換素子グループとが形成する配列に対して前記第１方向に隣接して配置され、
    前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとの間に配置される
    固体撮像装置。
  7. 行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
    前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
    前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
    前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
    第１半導体チップと、
    前記第１半導体チップの下層に積層された第２半導体チップと、
    を備え、
    前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記統合部とは、前記第１半導体チップに配置され、
    前記検出部を構成する複数のトランジスタと、前記生成部を構成する複数のトランジスタとは、前記第２半導体チップに配置され、
    前記２以上の光電変換素子は、２行２列の計４つの光電変換素子からなる第１光電変換素子グループと、他の２行２列の計４つの光電変換素子からなる第２光電変換素子グループとで構成され、
    前記第１光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記第２光電変換素子グループを構成する光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記検出部及び前記生成部は、前記第１光電変換素子グループと前記第２光電変換素子グループとの間に配置される
    固体撮像装置。
  8. 前記第２トランジスタは、前記統合部に設けられる請求項１、４～７のいずれか一つに記載の固体撮像装置。
  9. 前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記生成部との間に配置された第３トランジスタをさらに備える請求項１、４～７のいずれか一つに記載の固体撮像装置。
  10. 前記第２半導体チップには、前記検出部を構成する複数のトランジスタのうちの一部が配置されており、
    前記第２半導体チップの下層に積層され、前記検出部を構成する残りの回路を備えた第３半導体チップをさらに備え、
    前記第１半導体チップと前記第２半導体チップとの接合、または、前記第２半導体チップと前記第３半導体チップとの接合のうち、少なくとも一方は、Ｃｕ－Ｃｕ接合によって電気的及び機械的に貼り合わされている
    請求項１、４～７のいずれか一つに記載の固体撮像装置。
  11. 前記第１及び第２トランジスタと、前記検出部を構成する複数のトランジスタのうちの前記一部と、前記生成部を構成する前記複数のトランジスタとは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである
    請求項１０に記載の固体撮像装置。
  12. 行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
    前記複数の光電変換素子のうちの２以上の光電変換素子で構成された第１光電変換素子グループに属する前記光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する第１統合部と、
    前記複数の光電変換素子のうちの２以上の光電変換素子で構成された第２光電変換素子グループに属する前記光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する第２統合部と、
    前記第１光電変換素子グループに属する前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
    前記第１光電変換素子グループに属する前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
    前記第２光電変換素子グループに属する前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
    第１半導体チップと、
    前記第１半導体チップの下層に積層された第２半導体チップと、
    を備え、
    前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記第１統合部と、前記第２統合部とは、前記第１半導体チップに配置され、
    前記検出部を構成する複数のトランジスタと、前記生成部を構成する複数のトランジスタとは、前記第２半導体チップに配置され、
    前記第１トランジスタそれぞれは、前記２以上の光電変換素子それぞれにおける互いに近接する位置に配置され、
    前記２以上の光電変換素子は、２行２列の計４つの光電変換素子であり、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記検出部は、前記２行２列の光電変換素子が形成する配列に対して行方向又は列方向に隣接して配置され、
    前記生成部は、前記２行２列の光電変換素子が形成する前記配列に対して前記行方向又は前記列方向に隣接して配置され、
    前記第１光電変換素子グループに属する前記２以上の光電変換素子うちの少なくとも１つは、前記第２光電変換素子グループに属する
    固体撮像装置。
  13. 固体撮像装置と、
    入射光を前記固体撮像装置の受光面に結像する光学系と、
    前記固体撮像装置を制御する制御部と、
    を備え、
    前記固体撮像装置は、
    行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    前記複数の光電変換素子それぞれに設けられた第１トランジスタと、
    前記複数の光電変換素子のうちの２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力を統合する統合部と、
    前記２以上の光電変換素子の少なくとも１つに発生した電荷に基づく光電流を検出する検出部と、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタの出力と前記検出部との間に配置された第２トランジスタと、
    前記２以上の光電変換素子それぞれに発生した電荷に基づく電圧値の画素信号を生成する生成部と、
    第１半導体チップと、
    前記第１半導体チップの下層に積層された第２半導体チップと、
    を備え、
    前記複数の光電変換素子と、前記第１及び第２トランジスタと、前記統合部とは、前記第１半導体チップに配置され、
    前記検出部を構成する複数のトランジスタと、前記生成部を構成する複数のトランジスタとは、前記第２半導体チップに配置され、
    前記第１トランジスタそれぞれは、前記２以上の光電変換素子それぞれにおける互いに近接する位置に配置され、
    前記２以上の光電変換素子は、２行２列の計４つの光電変換素子であり、
    前記２以上の光電変換素子それぞれに設けられた前記第１トランジスタは、前記２行２列の光電変換素子における互いに対向する角部にそれぞれ配置され、
    前記検出部は、前記２行２列の光電変換素子が形成する配列に対して行方向又は列方向に隣接して配置され、
    前記生成部は、前記２行２列の光電変換素子が形成する前記配列に対して前記行方向又は前記列方向に隣接して配置される
    撮像装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210145390A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 이미지 센싱 장치
DE112021004873T5 (de) * 2020-09-16 2023-08-03 Sony Group Corporation Festkörperbildgebungsvorrichtung und erkennungssystem
JP2022152636A (ja) * 2021-03-29 2022-10-12 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像装置及び撮像素子の制御方法
JP7559730B2 (ja) 2021-10-06 2024-10-02 株式会社デンソー 固体撮像素子
CN118435620A (zh) 2021-12-10 2024-08-02 索尼半导体解决方案公司 固态摄像器件、电子设备和测距系统
WO2023186469A1 (en) * 2022-03-31 2023-10-05 Sony Semiconductor Solutions Corporation Solid-state imaging device with differencing circuit for frame differencing

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007105478A1 (ja) 2006-02-27 2007-09-20 Mitsumasa Koyanagi 集積センサを搭載した積層型半導体装置
US20070215970A1 (en) 2006-03-17 2007-09-20 Yun-Hee Lee Semiconductor device having temporary signal storage unit
JP2007325139A (ja) 2006-06-03 2007-12-13 Nikon Corp 固体撮像素子及びこれを用いた撮像装置
JP2008235478A (ja) 2007-03-19 2008-10-02 Nikon Corp 撮像素子
US20100123771A1 (en) 2008-11-14 2010-05-20 Samsung Electronics Co., Ltd. Pixel circuit, photoelectric converter, and image sensing system including the pixel circuit and the photoelectric converter
JP2012501578A (ja) 2008-08-26 2012-01-19 オムニヴィジョン テクノロジーズ インコーポレイテッド 電荷領域加算を有するイメージセンサ画素
JP2013062789A (ja) 2011-08-22 2013-04-04 Sony Corp 固体撮像装置及び電子機器
JP2015130533A (ja) 2015-03-31 2015-07-16 ソニー株式会社 固体撮像装置及びカメラ
JP2018160667A (ja) 2017-03-22 2018-10-11 パナソニックＩｐマネジメント株式会社 固体撮像装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100904716B1 (ko) 2007-06-13 2009-06-29 삼성전자주식회사 수광 효율이 향상된 이미지 센서
JP2009038263A (ja) 2007-08-02 2009-02-19 Sharp Corp 固体撮像素子および電子情報機器
JP5531081B2 (ja) 2012-12-03 2014-06-25 ソニー株式会社 固体撮像装置及びカメラ
CN105706439B (zh) 2013-09-16 2019-06-28 超龙凯姆公司 动态、单个光电二极管像素电路及其操作方法
US9774801B2 (en) 2014-12-05 2017-09-26 Qualcomm Incorporated Solid state image sensor with enhanced charge capacity and dynamic range
KR102523136B1 (ko) * 2015-09-01 2023-04-19 삼성전자주식회사 이벤트 기반 센서 및 이벤트 기반 센서의 픽셀
JP2018011272A (ja) 2016-07-15 2018-01-18 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、及び、固体撮像素子の駆動方法、並びに、電子機器
US20180227513A1 (en) * 2017-02-03 2018-08-09 SmartSens Technology (U.S.), Inc. Stacked image sensor pixel cell with selectable shutter modes and in-pixel cds

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007105478A1 (ja) 2006-02-27 2007-09-20 Mitsumasa Koyanagi 集積センサを搭載した積層型半導体装置
US20070215970A1 (en) 2006-03-17 2007-09-20 Yun-Hee Lee Semiconductor device having temporary signal storage unit
JP2007325139A (ja) 2006-06-03 2007-12-13 Nikon Corp 固体撮像素子及びこれを用いた撮像装置
JP2008235478A (ja) 2007-03-19 2008-10-02 Nikon Corp 撮像素子
JP2012501578A (ja) 2008-08-26 2012-01-19 オムニヴィジョン テクノロジーズ インコーポレイテッド 電荷領域加算を有するイメージセンサ画素
US20100123771A1 (en) 2008-11-14 2010-05-20 Samsung Electronics Co., Ltd. Pixel circuit, photoelectric converter, and image sensing system including the pixel circuit and the photoelectric converter
JP2013062789A (ja) 2011-08-22 2013-04-04 Sony Corp 固体撮像装置及び電子機器
JP2015130533A (ja) 2015-03-31 2015-07-16 ソニー株式会社 固体撮像装置及びカメラ
JP2018160667A (ja) 2017-03-22 2018-10-11 パナソニックＩｐマネジメント株式会社 固体撮像装置

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