JP2023503765A - 撮像デバイス及び撮像装置、並びにそれらの方法 - Google Patents

Abstract

撮像デバイスは、第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域を含む第１の画素と、第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路と、を含む。第１の変換器は、第１の光電変換領域に結合された第１のトランジスタと、第１のトランジスタに結合された第２のトランジスタと、を含む。撮像デバイスは、第１の基板上に配線層を含み、第１の光電変換領域と重なる第１の配置と、第１及び第２のトランジスタと重なる第２の配置とで配置された第１のレベルの配線を含み、第２の配置は、第１の配置とは異なる。

Description

本開示は、ダイナミックビジョンセンサ機能を備えた撮像デバイスに関する。

従来、撮像デバイス等においては、垂直同期信号等の同期信号に同期して画像データをキャプチャする同期型撮像デバイスが用いられている。一般的な同期型の撮像デバイスでは、同期信号の周期ごと（例えば、１／６０秒ごと）に画像データを取得することが困難であるため、自動運転車やロボットなどの高速（例えばリアルタイム）処理が求められる分野など、比較的高速な処理が求められる場合には対応が困難である。

少なくとも１つの例示的な実施形態は、光コントラストが閾値を超える状況をアドレスイベントとしてリアルタイムで検出するために、検出回路が全ての画素に設けられた非同期型撮像デバイスを提供する。画素ごとにアドレスイベントを検出する非同期タイプの撮像デバイスは、ダイナミックビジョンセンサ（ＤＶＳ）とも称される。ＤＶＳシステムでは、受光量に対応する電圧値の画素信号を読み出すための回路構成に加えて、アドレスイベントを検出するための回路構成が用いられるため、これらの２つの回路構成が受光要素と同じ基板上に形成されていることにより、受光面上の受光要素の占有率が低下する。かかる２Ｄアーキテクチャは、配線の混雑によるボトルネックを引き起こし、設計の自由度の低下、ダークノイズの増加、並びに／又は感度及び速度の制限を引き起こす。

したがって、例示的な実施形態は、ノイズを低減し、設計の自由度を高め、かつ／又は感度及び速度を改善することが可能な撮像デバイスを提供する。

本技術の一態様によれば、撮像デバイスは、第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域を含む第１の画素と、第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路と、を含む。第１の変換器は、第１の光電変換領域に結合された第１のトランジスタと、第１のトランジスタに結合された第２のトランジスタと、を含む。撮像デバイスは、第１の基板上の配線層と、第１の光電変換領域と重なる第１の配置と、第１及び第２のトランジスタと重なる第２の配置とで配置された第１のレベルの配線と、を含み、第２の配置は、第１の配置とは異なる。

第１の静電容量は、第１の光電変換領域に結合された第１のノードと、第１の光電変換領域に結合された第２のノードとの間に存在し、第２の静電容量は、少なくとも第１のノードと、第１及び第２のトランジスタに結合された第３のノードとの間に存在し、第２の配置は、第１の静電容量に対する第２の静電容量の所望の比率を達成する。

第１の静電容量に対する第２の静電容量の所望の比率は、約０．３２である。

第１のノードは、光電変換領域のカソードと第１のトランジスタとの間にあり、第２のノードは、光電変換領域のアノードと電位を受け取る共通ノードとの間にあり、第３のノードは、第１のトランジスタのゲートと第２のトランジスタとの間にある。

電位は、負電位であり、第１のトランジスタのソースは、第１の光電変換領域に結合され、ソースは、平面視において、第１のトランジスタのドレインよりも広い。

第１の配置は、第１の方向又は第１の方向に垂直な第２の方向に延在する一定の間隔で位置決めされた線形配線セグメントを含み、第２の配置は、１又は複数の非線形形状の配線セグメントを含む。

１又は複数の非線形形状のセグメントは、第１のトランジスタのゲート及び第２のトランジスタのドレインと重なる第１の非線形形状のセグメントと第１のトランジスタのドレイン及び第２のトランジスタのゲートと重なる第２の非線形形状のセグメントと、を含む。

配線層は、第１の画素と重なる第２のレベルの配線を更に含む。第２のレベルの配線は、第１の光電変換領域と重なり、第１の方向又は第２の方向に延在する第３の配線を含む。

撮像デバイスは、第１の基板にボンディングされ、第１の対数電圧信号を処理するための論理回路を含む第２の基板を含む。第１のレベルの配線の第１の配線及び第２のレベルの第３の配線は、光電変換領域を通過した光から第２の基板を遮蔽する。

第３の配線は、平面視において、第１の配線間の空間に存在する。

第１の変換器は、第３のトランジスタ及び第４のトランジスタを更に含む。

第１のレベルの配線及び第２のレベルの配線は、第１の変換器に対して少なくとも１つの信号を受信する。

少なくとも１つの信号は、電源信号、接地信号、及び負電位を有する共通信号のうちの１又は複数を含む。

撮像デバイスは、第１の基板に配設され、入射光を第２の電荷に変換する第２の光電変換領域を含む第２の画素と、第２の電荷を第２の対数電圧信号に変換する第２の変換器を含む第２の読み出し回路と、を含む。第２の変換器は、第２の光電変換領域に結合された第３のトランジスタと、第３のトランジスタに結合された第４のトランジスタと、を含む。第３の静電容量は、第２の光電変換領域に結合された第４のノードと、第２の光電変換領域に結合された第５のノードとの間に存在し、第４の静電容量は、第４のノードと、第３及び第４のトランジスタに結合された第６のノードとの間に存在する。撮像デバイスは、第１の画素と第２の画素との間に分離構造を含む。第１のレベルの配線は、第２の画素と重なり、第４の静電容量に対する第３の静電容量の所望の比率を達成するように配置されている。

本技術の一態様によれば、撮像デバイスは、第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域を含む第１の画素と、第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路と、を含む。第１の変換器は、第１の光電変換領域に結合された第１のトランジスタと、第１のトランジスタに結合された第２のトランジスタと、を含む。撮像デバイスは、第１の基板上に第１のレベルの配線を含む配線層を含み、第１のレベルの配線は、第１の光電変換領域と重なる線形形状の配線セグメントを含む第１の配線配置を含む。撮像デバイスは、第１及び第２のトランジスタと重なる１又は複数の非線形形状の配線セグメントを含む第２の配線配置を含む。

線形形状の配線セグメントは、一定の間隔で配置され、第１の方向又は第１の方向に垂直な第２の方向に延在する。

配線層は、第１のレベルの配線よりも第１の光電変換領域から更に離れ、第１のレベルの配線間の空間と重なり合う第２のレベルの配線を更に含む。

第２の配線配置は、第１及び第２のトランジスタへの電気的接続を行う。

撮像デバイスは、第１の基板にボンディングされた第２の基板を含む。第２の基板は、第１のレベルの配線を介して第１の変換器に電気的に接続された論理回路を含む。

撮像デバイスは、第１の画素を含む第１の基板を含む。第１の画素は、第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域と、第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路と、を含む。第１の変換器は、第１の光電変換領域に結合された第１のトランジスタと、第１のトランジスタに結合された第２のトランジスタと、を含む。撮像デバイスは、第１の基板上に、第１の光電変換領域と重なる第１の配置と、第１及び第２のトランジスタと重なる第２の配置とで配置された第１のレベルの配線を含む配線層を含み、第２の配置は、第１の配置とは異なる。撮像デバイスは、第１の基板にボンディングされ、第１の対数電圧信号を処理するための論理回路を含む第２の基板を含む。

図１は、少なくとも１つの例示的な実施形態による撮像デバイスの概略構成例を示すブロック図である。 図２は、少なくとも１つの例示的な実施形態による撮像デバイスの積層構造の例を示す図である。 図３Ａは、少なくとも１つの例示的な実施形態による撮像デバイスの機能構成例を示すブロック図である。 図３Ｂは、少なくとも１つの例示的な実施形態による撮像デバイスの機能構成例を示すブロック図である。 図４は、カラーフィルタアレイにベイヤーアレイを採用した場合の少なくとも１つの例示的な実施形態による単位画素のアレイの例を示す概略図である。 図５Ａは、少なくとも１つの例示的な実施形態による単位画素の概略構成例を示す回路図である。 図５Ｂは、少なくとも１つの例示的な実施形態による単位画素の概略構成例を示す回路図である。 図６は、少なくとも１つの例示的な実施形態によるアドレスイベント検出ユニットの概略構成例を示すブロック図である。 図７は、少なくとも１つの例示的な実施形態による減算器及び量子化器の概略構成例を示す回路図である。 図８は、少なくとも１つの例示的な実施形態によるカラムＡＤＣの概略構成例を示すブロック図である。 図９は、少なくとも１つの例示的な実施形態による撮像デバイスの動作の一例を示すタイミングチャートである。 図１０Ａは、少なくとも１つの例示的な実施形態による撮像デバイスの動作の例を示すフローチャートである。 図１０Ｂは、少なくとも１つの例示的な実施形態による撮像デバイスの動作の例を示すフローチャートである。 図１１は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１２は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１３は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１４は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１５は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１６は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１７は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１８は、少なくとも１つの例示的な実施形態による、変換器の一部分及び光電変換領域の例示的なレイアウトの平面図である。 図１９Ａは、少なくとも１つの例示的な実施形態による、図５Ｂの変換器の例示的な概略図及び論理チップ内の回路をノードに電気的に接続するためのボンディングパッド構成の例示的なレイアウトを示す。 図１９Ｂは、線ＸＩＸ－ＸＩＸに沿った図１９Ａの断面図を示す。 図２０は、第１の実施形態の第１のレイアウト例による上層回路の概略構成例を示す上面図である。 図２１は、図２０のＸＸ－ＸＸ面に沿って固体撮像デバイスを切り出した場合の単位画素の断面構造例を示す図である。 図２２は、少なくとも１つの例示的な実施形態による、図１４～１８に示されるレイアウトの例示的な概略図を示す図である。 図２３Ａは、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図２３Ｂは、少なくとも１つの例示的な実施形態による追加のレベルの配線を有する図２３Ａの画素の平面図及び分解図を示す。 図２４は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図２５は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図２６Ａは、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図２６Ｂは、少なくとも１つの例示的な実施形態による追加のレベルの配線を有する図２６Ａの画素の平面図及び分解図を示す。 図２７は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図２８は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図２９Ａは、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図２９Ｂは、少なくとも１つの例示的な実施形態による追加のレベルの配線を有する図２９Ａの画素の平面図及び分解図を示す。 図３０は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図３１は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図３２は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素の平面図及び分解図を示す。 図３３は、少なくとも１つの例示的な実施形態によるトランジスタの例示的な構造を示す。 図３４は、車両制御システムの概略構成例を示すブロック図である。 図３５は、車外情報検出ユニット及び撮像ユニットの設置位置の一例を示す図である。

以下、本開示の一実施形態を添付図面に基づいて詳細に説明する。更に、以下の実施形態では、同じ参照番号が同じ部分に与えられ、その冗長な説明は省略される。

典型的なダイナミックビジョンセンサ（ＤＶＳ）は、アドレスイベント発生の有無を単位画素ごとに検出し、アドレスイベント発生が検出された単位画素から画素信号が読み出される、いわゆるイベントドリブンタイプの駆動方式を採用している。

また、本明細書における単位画素は、１つの光電変換要素（「受光要素」とも称される）を含む画素の最小単位を表し、例として、イメージセンサから読み出される画像データの各ドットに対応し得る。また、アドレスイベントは、二次元格子状に配置された複数の単位画素の各々に割り当て可能なアドレスごとに発生するイベントを表す。アドレスイベントの例としては、光電変換要素で生成された電荷に基づく光電流の電流値又はその変動量が所望の一定閾値を超えるイベントが挙げられる。つまり、ＤＶＳデバイスは、光の強度の変化に非同期的に応答することができる。光の強度の変化は、光電流の変化と相関しており、光電流の変化が所望の閾値を超える場合、イベントが検出され得る。

図１は、本開示の少なくとも一部の実施形態による撮像デバイスの概略構成例を示すブロック図である。図１に示すように、例えば、デバイス１００は、撮像レンズ１１０、固体撮像デバイス（又は撮像デバイス）２００、記録ユニット（又はメモリ）１２０、及び制御ユニット（又はコントローラ）１３０を含む。例として、デバイス１００は、産業用ロボットに搭載されたカメラ、車載カメラ等として、又はその一部として提供することができる。

撮像レンズ１１０は、入射光を集光し、撮像デバイス２００の受光面上に入射光の画像を撮像する光学システムを含み得る。受光面は、撮像デバイス２００内の光電変換要素が配置された面である。撮像デバイス２００は、入射光を光電変換して画像データを生成する。また、撮像デバイス２００は、生成された画像データに対して、ノイズ除去及びホワイトバランス調整などの所定の信号処理を行うことができる。アドレスイベント発生（又はイベント）の有無を示す信号処理及び検出信号によって得られた結果は、信号線２０９を介して記録ユニット１２０に出力される。また、アドレスイベント発生の有無を示す検出信号を生成する方法については、後述する。

記録ユニット１２０は、例えば、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）などで構成され、撮像デバイス２００から入力されたデータを記録する。

制御ユニット１３０は、例えば、中央処理装置（ＣＰＵ）等で構成され、信号線１３９を介して種々の命令を出力し、それぞれのユニット、例えばデバイス１００内の撮像デバイス２００などを制御する。

次に、添付の図面を参照して、撮像デバイス２００の構成例を詳細に説明する。

図２は、本開示の少なくとも一部の実施形態による撮像デバイスの積層構造の例を示す図である。図２に示すように、撮像デバイス２００は、受光チップ（又は基板）２０１及び論理チップ（又は基板）２０２が垂直に積層された構造を有し得る。例えば、受光チップ２０１と論理チップ２０２との接合においては、チップの接合面を平坦化し、チップを電子間力で積層する、いわゆる直接接合を利用することができる。ただし、これに限定されるものではなく、例えば、接合面に形成された銅（Ｃｕ）電極パッドをボンディングした、いわゆるＣｕ－Ｃｕ接合、バンプ接合等も使用され得る。

また、受光チップ２０１と論理チップ２０２とは、例えば、半導体基板を貫通するシリコン貫通電極（ＴＳＶ）などの接続部を介して電気的に接続されている。ＴＳＶを用いた接続において、例えば、受光チップ２０１内に形成されたＴＳＶ及び受光チップ２０１から論理チップ２０２に形成されたＴＳＶを含む２つのＴＳＶが、チップ外面上で相互に接続されている、いわゆるツインＴＳＶ方式、受光チップ２０１及び論理チップ２０２を両方のチップを貫通するＴＳＶと接続する、いわゆる共有ＴＳＶ方式などを採用することができる。

ただし、受光チップ２０１と論理チップ２０２との接合にＣｕ－Ｃｕ接合又はバンプ接合を使用する場合、受光チップ２０１と論理チップ２０２との両方は、Ｃｕ－Ｃｕ接合部又はバンプ接合部を介して互いに電気的に接続されている。

図３Ａは、本開示の少なくとも一部の実施形態による撮像デバイスの機能構成例を示すブロック図である。図３Ａに示すように、撮像デバイス２００は、駆動回路２１１、信号処理ユニット（又は信号プロセッサ）２１２、アービタ２１３、カラムＡＤＣ２２０、及び画素アレイユニット３００を含む。

複数のユニットセル又は単位画素（又は画素）３１０は、画素アレイユニット（又は画素アレイ）３００内に二次元格子形状で配置されている。単位画素３１０の詳細については、後述する。例えば、単位画素３１０の各々は、フォトダイオードなどの光電変換要素（又は光電変換領域）と、光電変換要素で生成される電荷量に応じた電圧値の画素信号を生成する回路（以下、画素回路又は画素撮像信号生成読み出し回路と称する）と、を含む。ここで、画素回路は、複数の光電変換要素で共有され得る。この場合、単位画素３１０は、それぞれ１つの光電変換要素及び共有される画素回路を含む。

複数の単位画素３１０は、画素アレイユニット３００内に二次元格子状に配置されている。複数の単位画素３１０は、それぞれが所望の数の単位画素を含む複数の画素ブロックに群別化され得る。以下、水平方向に配置された単位画素の集合体を「行」と称し、行に直交する方向に配置された単位画素の集合体を「列」と称する。

単位画素３１０の各々は、それぞれの光電変換要素で受け取られた光の量に対応する電荷を生成する。更に、単位画素３１０は、単独で、又は同じ群内の他の１又は複数の単位画素３１０と組み合わせて、光電変換要素に生成される電荷による電流値（以下、光電流と称する）又はその変動量が所定の閾値を超えているか否かに基づいて、アドレスイベント発生の有無を検出するように動作させることができる。また、アドレスイベントが発生すると、光電変換要素の受光量に対応する電圧値の画素信号を読み出す要求がアービタ２１３に出力される。

駆動回路２１１は、単位画素３１０の各々を駆動し、単位画素３１０の各々が画素信号をカラムＡＤＣ２２０に出力することを可能にする。

アービタ２１３は、単位画素の各々からの要求を調停し、調停結果に基づいて要求を発行する単位画素３１０に所定の応答を転送する。応答を受信した単位画素３１０は、アドレスイベント発生の有無を示す検出信号（以下、単に「アドレスイベント検出信号」と称する）を駆動回路２１１及び信号処理ユニット２１２に供給する。

単位画素３１０の列ごとに、カラムＡＤＣ２２０は、列からのアナログ画素信号をデジタル信号に変換する。更に、カラムＡＤＣ２２０は、変換によって生成されたデジタル信号を信号処理ユニット２１２に供給する。

信号処理ユニット２１２は、カラムＡＤＣ２２０から転送されたデジタル信号に関して、相関二重サンプリング（ＣＤＳ）処理（ノイズ除去）及びホワイトバランス調整などの所定の信号処理を実行する。また、信号処理ユニット２１２は、信号線２０９を介して、信号処理結果及びアドレスイベント検出信号を記録ユニット１２０に提供する。

例えば、図３Ａに示される構成では、画素アレイユニット３００は、色を再構成するために波長成分を受け取る単位画素のアセンブリによって構成される。例えば、ＲＧＢの３原色に基づいて色を再構成する場合、画素アレイユニット３００において、赤（Ｒ）色の光を受け取る単位画素３１０、緑（Ｇ）色の光を受け取る単位画素３１０、及び青（Ｂ）色の光を受け取る単位画素３１０が、所定のカラーフィルタアレイに配置されている。

カラーフィルタアレイの例としては、種々のアレイが挙げられ、例えば、２×２画素のベイヤーアレイ、Ｘ－Ｔｒａｎｓ（登録商標）ＣＭＯＳセンサ（以下、「Ｘ－Ｔｒａｎｓ（登録商標）型アレイ」とも称される）に採用されている３×３画素のカラーフィルタアレイ、４×４画素のクアッドベイヤーアレイ４画素（「Ｑｕａｄｒａアレイ」とも称される）、及びホワイトＲＧＢカラーフィルタをベイヤーアレイ（以下、「ホワイトＲＧＢアレイ」」とも称される）に組み合わせた４×４画素のカラーフィルタが挙げられる。ここで、以下の説明では、ベイヤーアレイをカラーフィルタアレイとして使用する場合を例示する。しかしながら、例示的な実施形態は、カラーフィルタを有する画素アレイユニット３００に限定されない。例えば、色検出が望ましくない場合、画素３１０からカラーフィルタを省略してもよい。この場合、撮像デバイス２００は、色情報なしでイベントを検出するために使用され得る（図３Ｂを参照）。少なくとも１つの例示的な実施形態では、画素３１０は、赤外線（ＩＲ）カットフィルタなどの異なるタイプの光学フィルタを含み得る。

図３Ｂは、少なくとも１つの例示的な実施形態による、撮像デバイス２００Ａの機能構成例を示すブロック図である。図３Ｂの撮像デバイス２００Ａは、図３ＢがカラムＡＤＣ２２０を含まないことを除いて、撮像デバイス２００の図３Ａと同一又は類似である。そのため、図３Ｂは、イベント検出のみのアプリケーション（つまり、色検出が望ましくないアプリケーション）に役立ち得る。図５Ｂは、図３Ｂの画素３１０Ａの回路を示し、図１０Ｂは、撮像デバイス２００Ａの動作例を示している。

図４は、カラーフィルタアレイにベイヤーアレイを採用した場合の単位画素のアレイの例を示す概略図である。図４に示すように、ベイヤーアレイをカラーフィルタアレイとして使用する場合、画素アレイユニット３００では、２×２画素の合計４つの単位画素を含む基本パターン３１２が、列方向及び行方向に繰り返し配置されている。例えば、基本パターン３１２は、赤（Ｒ）色のカラーフィルタを含む単位画素３１０Ｒ、緑（Ｇｒ）色の色フィルタを含む単位画素３１０Ｇｒ、緑（Ｇｂ）色のカラーフィルタを含む単位画素３１０Ｇｂ、青（Ｂ）色のカラーフィルタを含む単位画素３１０Ｂで構成されている。

次に、単位画素３１０の構成例について説明する。図５Ａは、本開示の少なくとも一部の実施形態による、単位画素３１０の概略構成例を示す回路図である。図５Ａに示すように、単位画素３１０は、例えば、画素撮像信号生成ユニット（又は読み出し回路）３２０、受光ユニット３３０、及びアドレスイベント検出ユニット（又は読み出し回路）４００を含む。少なくとも１つの例示的な実施形態によれば、読み出し回路４００は、光電変換要素（又は光電変換領域）３３３によって生成された電荷に基づいて読み出し回路３２０を制御するように構成される。また、図５Ａの論理回路２１０は、例えば、駆動回路２１１、信号処理ユニット２１２、図３Ａのアービタ２１３を含む論理回路である。

例えば、受光ユニット３３０は、転送トランジスタ（第１のトランジスタ）３３１、オーバーフローゲート（ＯＦＧ）トランジスタ（第５のトランジスタ）３３２、及び光電変換要素３３３を含む。駆動回路２１１から転送された転送信号ＴＲＧは、受光ユニット３３０の転送トランジスタ３３１のゲートに供給され、駆動回路２１１から転送された制御信号ＯＦＧは、ＯＦＧトランジスタ３３２のゲートに供給される。受光ユニット３３０の転送トランジスタ３３１を介した出力は、画素信号生成ユニット３２０に接続され、ＯＦＧトランジスタ３３２を介した出力は、アドレスイベント検出ユニット４００に接続されている。

例えば、画素信号生成ユニット３２０は、リセットトランジスタ（第２のトランジスタ）３２１、増幅トランジスタ（第３のトランジスタ）３２２、選択トランジスタ（第４のトランジスタ）３２３、及びフローティング拡散層（ＦＤ）３２４を含む。

受光ユニット３３０の転送トランジスタ３３１及びＯＦＧトランジスタ３３２は、例えば、Ｎ型金属酸化膜半導体（ＭＯＳ）トランジスタ（以下、単に「ＮＭＯＳトランジスタ」と称する）を用いて構成される。同様に、画素信号生成ユニット３２０のリセットトランジスタ３２１、増幅トランジスタ３２２、及び選択トランジスタ３２３は、それぞれ、例えば、ＮＭＯＳトランジスタを使用して構成される。ここで、必要に応じて、例えば、色検出が望ましくない場合、ＯＦＧトランジスタ３３２を省略できることを理解されたい。この場合、電気的短絡がＯＦＧトランジスタ３３２に置き換わる。

例えば、アドレスイベント検出ユニット４００は、電流－電圧変換ユニット（又は変換器）４１０及び減算器４３０を含む。しかしながら、アドレスイベント検出ユニット４００は更に、バッファ（例えば、図６のバッファ４２０）、量子化器、及び転送ユニットを備えている。以下、図６等を用いて、アドレスイベント検出ユニット４００の詳細を説明する。

この構成では、受光ユニット３３０の光電変換要素３３３は、入射光を光電変換して電荷を生成する。転送トランジスタ３３１は、光電変換要素３３３で生成された電荷を、転送信号ＴＲＧに従ってフローティング拡散層３２４に転送する。ＯＦＧトランジスタ３３２は、制御信号ＯＦＧに従って、光電変換要素３３３で生成された電荷に基づく電気信号（光電流）をアドレスイベント検出ユニット４００に供給する。

フローティング拡散層３２４は、光電変換要素３３３から転送トランジスタ３３１を介して転送された電荷を蓄積する。リセットトランジスタ３２１は、駆動回路２１１から転送されたリセット信号に従って、フローティング拡散層３２４に蓄積された電荷を放電（初期化）する。増幅トランジスタ３２２は、フローティング拡散層３２４に蓄積された電荷の電荷量に対応する電圧値の画素信号が、垂直信号線（ＶＳＬ）に現れることを可能にする。選択トランジスタ３２３は、駆動回路２１１から転送された選択信号ＳＥＬに従って、増幅トランジスタ３２２とＶＳＬとの間の接続を切り替える。更に、ＶＳＬに現れるアナログ画素信号は、カラムＡＤＣ２２０によって読み出され、デジタル画素信号に変換される。

アドレスイベント検出開始の指示が制御ユニット１３０によって与えられると、論理回路２１０内の駆動回路２１１は、画素アレイユニット３００内の全ての受光ユニット３３０のＯＦＧトランジスタ３３２をオン状態に設定するための制御信号ＯＦＧを出力する。この配置により、受光ユニット３３０の光電変換要素３３３で生成された光電流は、ＯＦＧトランジスタ３３２を介して各単位画素３１０のアドレスイベント検出ユニット４００に供給される。

受光ユニット３３０からの光電流に基づいてアドレスイベント発生を検出する場合、各単位画素３１０のアドレスイベント検出ユニット４００は、アービタ２１３に要求を出力する。これに関して、アービタ２１３は、単位画素３１０の各々から転送された要求を調停し、調停結果に基づいて要求を発行する単位画素３１０に応答を転送する。応答を受信した単位画素３１０は、アドレスイベント発生の有無を示す検出信号（以下、「アドレスイベント検出信号」と称する）を、論理回路２１０内の駆動回路２１１及び信号処理ユニット２１２に供給する。

駆動回路２１１は、アドレスイベント検出信号の供給源である単位画素３１０内のＯＦＧトランジスタ３３２をオフ状態に設定する。この配置により、受光ユニット３３０から単位画素３１０内のアドレスイベント検出ユニット４００への光電流の供給が停止される。

次に、駆動回路２１１は、単位画素３１０の受光ユニット３３０内の転送トランジスタ３３１を、転送信号ＴＲＧによりオン状態に設定する。この配置により、受光ユニット３３０の光電変換要素３３３で生成された電荷は、転送トランジスタ３３１を介してフローティング拡散層３２４に転送される。また、フローティング拡散層３２４に蓄積された電荷量に対応する電圧値の画素信号が、画素信号生成ユニット３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに現れる。

上記のように、撮像デバイス２００では、アドレスイベント発生が検出された単位画素３１０から、カラムＡＤＣ２２０に画素信号ＳＩＧが出力される。

更に、例えば、受光ユニット３３０と、画素信号生成ユニット３２０と、アドレスイベント検出ユニット４００の電流－電圧変換ユニット４１０内の２つのログ（ＬＧ）トランジスタ（第６及び第７のトランジスタ）４１１及び４１４並びに２つの増幅トランジスタ（第８及び第９のトランジスタ）４１２及び４１３とは、例えば、図２に示される受光チップ２０１内に配設され、他の構成（例えば、論理２１０）は、例えば、Ｃｕ－Ｃｕ接合又はボンディングを介して受光チップ２０１に接合される論理チップ２０２内に配設される。しかしながら、例示的な実施形態はそれに限定されず、トランジスタ４１１、４１２、４１３、及び４１４は、必要に応じて論理チップ２０２内に位置してもよい（例えば、図２１を参照）。図５Ａは、ノード５１０を示しており、ノード５１０とボンディングパッド（例えば、銅ボンディングパッド）との間でなされた電気的接触点を示している。ここで、図５Ａは、イベント検出及び色検出の両方が望まれる概略図を示していることを理解されたい。しかしながら、イベント検出のみが望まれる場合、図５Ａの概略図は、イベント検出構成要素５１５のみを含むように変更され得る（図５Ｂを参照）。すなわち、色検出に関連する回路は、図５Ａの概略図から省略されるか、又はアプリケーションにとって色情報の検出が望ましくない場合はバイパスされ得る。

図５Ｂは、本開示の少なくとも一部の実施形態による、単位画素（又は画素）３１０Ａの概略構成例を示す回路図である。例えば、図５Ｂは、図５Ａのイベント検出構成要素５１５を示している。色検出が望ましくない場合は、図５Ｂを使用できることを理解されたい。つまり、図５Ｂはイベント検出のみに関連している。図５Ｂは、ＯＦＧトランジスタ３３２が含まれることを示しているが、必要に応じて、ＯＦＧトランジスタ３３２を省略して、光電変換要素３３３がトランジスタ４１１及び４１３に直接結合されるようにすることができる（例えば、図１１～１８を参照）。この場合、論理２１０からＯＦＧトランジスタ３３２への信号線も省略され得る。

図５Ａのように、図５Ｂは、ボンディングパッドへの電気的接触点の位置を表す例示的なノード５１０を示している。図１９Ａ～５２は、変換器４１０のノード５１０及びボンディングパッドＣＣのボンディングパッド構成の種々の例を示している。

ここで、図５Ａ及び５Ｂは、変換器４１０の４トランジスタ（４Ｔ）構成を示していることも理解されたい。図１１～１３に、４Ｔ構成のレイアウト例を更に詳しく示している。しかしながら、例示的な実施形態はそれに限定されない。例えば、少なくとも１つの例示的な実施形態では、トランジスタ４１４及び４１２を省略して、２つのトランジスタ（２Ｔ）構成を形成することができる。２Ｔ構成は、各単位画素３１０の全体的なフットプリントを低減することができる。２Ｔ構成では、トランジスタ４１１は、トランジスタ４１４の代わりに電源端子ＶＤＤに結合され、トランジスタ４１３は、トランジスタ４１２の代わりに定電流回路４１５に結合される。図１４～１８は、２Ｔ構成のレイアウト例をより詳細に示している。

図６は、本開示の少なくとも一部の実施形態によるアドレスイベント検出ユニットの概略構成例を示すブロック図である。図６に示すように、アドレスイベント検出ユニット４００は、電流－電圧変換ユニット４１０、バッファ４２０、減算器４３０、量子化器４４０、及び転送ユニット４５０を含む。

電流－電圧変換ユニット４１０は、受光ユニット３３０からの光電流をその対数の電圧信号に変換し、変換により生成された電圧信号をバッファ４２０に供給する。

バッファ４２０は、電流－電圧変換ユニット４１０から転送された電圧信号を補正し、補正後、減算器４３０に電圧信号を出力する。

減算器４３０は、駆動回路２１１から転送された行駆動信号に従って、バッファ４２０から転送された電圧信号の電圧レベルを低下させ、低下した電圧信号を量子化器４４０に供給する。

量子化器４４０は、減算器４３０から転送された電圧信号をデジタル信号に量子化し、量子化によって生成されたデジタル信号を検出信号として転送ユニット４５０に出力する。

転送ユニット４５０は、量子化器４４０から転送された検出信号を信号処理ユニット２１２等に転送する。例えば、アドレスイベント発生が検出されると、転送ユニット４５０は、アドレスイベント検出信号を転送ユニット４５０から駆動回路２１１に転送し、信号処理ユニット２１２からアービタ２１３に転送するように要求する。また、アービタ２１３からの要求に対する応答を受信する場合、転送ユニット４５０は、検出信号を駆動回路２１１及び信号処理ユニット２１２に供給する。

例えば、図６に示される構成の電流－電圧変換ユニット４１０は、図５Ａに示すように、２つのＬＧトランジスタ４１１及び４１４、２つの増幅トランジスタ４１２及び４１３、並びに定電流回路４１５を含む４Ｔ構成を有する。

例えば、ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１３のゲートは、受光ユニット３３０のＯＦＧトランジスタ３３２のドレインに接続されている。更に、例えば、ＬＧトランジスタ４１１のドレインは、ＬＧトランジスタ４１４のソース及び増幅トランジスタ４１２のゲートに接続されている。例えば、ＬＧトランジスタ４１４のドレインは、電源端子ＶＤＤに接続されている。

更に、例えば、増幅トランジスタ４１３のソースは接地され、そのドレインは、ＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のソースに接続されている。例えば、増幅トランジスタ４１２のドレインは、定電流回路４１５を介して電源端子ＶＰＲに接続されている。例えば、定電流回路４１５は、ｐ型ＭＯＳトランジスタなどの負荷ＭＯＳトランジスタで構成されている。定電流回路４１５に接続された電源端子ＶＰＲは、トランジスタ４１４のドレインに接続された端子ＶＤＤと同一か、又は異なる電源信号を受信することができる。

この接続関係では、ループ状のソースフォロワ回路が構築される。この配置により、受光ユニット３３０からの光電流は、その電荷量に対応する対数値の電圧信号に変換される。更に、ＬＧトランジスタ４１１及び４１４、並びに増幅トランジスタ４１２及び４１３は、それぞれ、例えば、ＮＭＯＳトランジスタによって構成され得る。

図７は、本開示の少なくとも一部の実施形態による、減算器及び量子化器の概略構成例を示す回路図である。図７に示すように、減算器４３０は、コンデンサ４３１及び４３３、反転器４３２、及びスイッチ４３４を含む。更に、量子化器４４０は、比較器４４１を含む。

コンデンサ４３１の一端はバッファ４２０の出力端子に接続され、他端は反転器４３２の入力端子に接続されている。コンデンサ４３３は、反転器４３２に並列に接続されている。スイッチ４３４は、列駆動信号に従って、コンデンサ４３３の両端を接続する経路を開閉する。

反転器４３２は、コンデンサ４３１を介して入力される電圧信号を反転させる。反転器４３２は、比較器４４１の非反転入力端子（＋）に反転信号を出力する。

スイッチ４３４が閉じられると、電圧信号Ｖｉｎｉｔがコンデンサ４３１のバッファ４２０側に入力される。また、反対側は仮想接地端子になる。便宜上、仮想接地端子の電位はゼロに設定されている。このとき、コンデンサ４３１の容量をＣ１に設定すると、コンデンサ４３１に蓄積される電位Ｑｉｎｉｔは次の式（１）で表される。一方、コンデンサ４３３の両端は短絡しているため、その蓄積電荷はゼロになる。

Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ（１）

次に、スイッチ４３４がオフになり、バッファ４２０側のコンデンサ４３１の電圧が変化してＶａｆｔｅｒに達する場合を考えると、コンデンサ４３１に蓄積された電荷Ｑａｆｔｅｒは、次の式（２）で表される。

Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ（２）

一方、出力電圧をＶｏｕｔに設定した場合、コンデンサ４３３に蓄積された電荷Ｑ２は次の式（３）で表される。

Ｑ２＝－Ｃ２×Ｖｏｕｔ（３）

このとき、コンデンサ４３１及び４３３の総充電量は変化しないので、次の式（４）が成立する。

Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２（４）

式（１）から式（３）を式（４）に置き換えると、次の式（５）が得られる。

Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ）（５）

式（５）は電圧信号の減算演算を表しており、減算結果の利得はＣ１／Ｃ２になる。通常、利得を最大化（あるいは改善）することが望まれるため、Ｃ１が大きくＣ２が小さくなるように設計することが好ましい。一方、Ｃ２が小さすぎると、ｋＴＣノイズが増加するため、ノイズ特性が低下する恐れがある。したがって、Ｃ２の容量の減少は、ノイズを許容できる範囲に制限される。また、単位画素３１０ごとに減算器４３０を含むアドレスイベント検出ユニット４００が搭載されているため、容量Ｃ１、Ｃ２には面積の制限が存在する。容量Ｃ１及びＣ２の値は、制限を考慮して決定される。

比較器４４１は、減算器４３０から転送された電圧信号と、反転入力端子（－）に印加された所定の閾値電圧Ｖｔｈとを比較する。比較器４４１は、比較結果を示す信号を検出信号として転送ユニット４５０に出力する。

また、電流－電圧変換ユニット４１０による変換利得をＣＧ_ｌｏｇとして設定し、バッファ４２０の利得を「１」に設定すると、アドレスイベント検出ユニット４００全体の利得Ａは、次の式（６）の式で表される。

式（６）において、ｉ_{ｐｈｏｔｏ}＿ｎは、ｎ番目の単位画素３１０の光電流を表し、その単位は、例えば、アンペア（Ａ）である。Ｎは、画素ブロック内の単位画素数３１０を表し、本実施形態では「１」である。

図８は、本開示の少なくとも一部の実施形態によるカラムＡＤＣの概略構成例を示すブロック図である。カラムＡＤＣ２２０は、単位画素３１０の全てのカラムに提供される複数のＡＤＣ２３０を含む。

ＡＤＣ２３０の各々は、垂直信号線ＶＳＬに現れるアナログ画素信号をデジタル信号に変換する。例えば、画素信号は、ビット長が検出信号よりも長いデジタル信号に変換される。例えば、検出信号を２ビットに設定した場合、画素信号は３ビット以上（１６ビット等）のデジタル信号に変換される。ＡＤＣ２３０は、生成されたデジタル信号を信号処理ユニット２１２に供給する。ここで、例えば、色検出が望ましくない場合、（図３Ｂのように）カラムＡＤＣ２２０は省略されてもよく、又は使用されなくてもよいことを理解されたい。

次に、本開示の少なくとも実施形態による撮像デバイス２００の動作を、添付の図面を参照して詳細に説明する。

まず、タイミングチャートを用いて、撮像デバイス２００の動作例を説明する。図９は、第１の実施形態による撮像デバイスの動作の一例を示すタイミングチャートである。

図９に示すように、タイミングＴ０において、アドレスイベント検出開始命令が制御ユニット１３０によって与えられると、駆動回路２１１は、画素アレイユニット３００内の全ての受光ユニット３３０のＯＦＧトランジスタ３３２のゲートに印加された制御信号ＯＦＧをハイレベルに上げる。この配置により、全ての受光ユニット３３０の複数のＯＦＧトランジスタ３３２がオン状態になり、各受光ユニット３３０の光電変換要素３３３で生成された電荷に基づく光電流が、受光ユニット３３０の各々から複数のアドレスイベント検出ユニット４００の各々に供給される。

また、制御信号ＯＦＧがハイレベルである期間中、受光ユニット３３０の各々の転送トランジスタ３３１のゲートに印加される転送信号ＴＲＧは全てローレベルに維持される。したがって、この期間において、全ての受光ユニット３３０内の複数の転送トランジスタ３３１は、オフ状態にある。

次に、任意単位画素３１０のアドレスイベント検出ユニット４００が、制御信号ＯＦＧがハイレベルにある期間にアドレスイベント発生を検出した場合を想定する。この場合、アドレスイベント発生を検出するアドレスイベント検出ユニット４００は、アービタ２１３に要求を転送する。これに関して、アービタ２１３は、要求を調停し、要求に対する応答を、要求を発行するアドレスイベント検出ユニット４００に返す。

応答を受信したアドレスイベント検出ユニット４００は、例えば、タイミングＴ１からタイミングＴ２の期間に、駆動回路２１１及び信号処理ユニット２１２に入力される検出信号をハイレベルに上げる。また、本明細書では、検出信号を１ビット信号とする。

タイミングＴ１でアドレスイベント検出ユニット４００からハイレベル検出信号が入力された駆動回路２１１は、後続のタイミングＴ２で全ての制御信号ＯＦＧをローレベルに下げる。この配置により、画素アレイユニット３００の全ての受光ユニット３３０からアドレスイベント検出ユニット４００への光電流の供給が停止される。

また、タイミングＴ２において、駆動回路２１１は、アドレスイベント発生が検出される単位画素３１０（以下、「読み出し対象単位画素」と称する）の画素撮像信号生成ユニット３２０内の選択トランジスタ３２３のゲートに印加される選択信号ＳＥＬを、ハイレベルに上げ、同じ画素撮像信号生成ユニット３２０のリセットトランジスタ３２１のゲートに印加されるリセット信号ＲＳＴを、一定のパルス周期の間、ハイレベルに上げ、それにより、画素撮像信号生成ユニット３２０のフローティング拡散層３２４に蓄積された電荷を放電（初期化）する。このようにして、フローティング拡散層３２４が初期化された状態で垂直信号線ＶＳＬに現れた電圧が、カラムＡＤＣ２２０の垂直信号線ＶＳＬに接続されたＡＤＣ２３０によってリセットレベルの画素信号（以下、単に「リセットレベル」と称する）として読み出され、デジタル信号に変換される。

次に、リセットレベルを読み出した後のタイミングＴ３において、駆動回路２１１は、一定パルス周期の転送信号ＴＲＧを、読み出し対象単位画素３１０内の受光ユニット３３０の転送トランジスタ３３１のゲートに印加する。この配置により、受光ユニット３３０の光電変換要素３３３で生成された電荷は、画素信号生成ユニット３２０内のフローティング拡散層３２４に転送され、フローティング拡散層３２４に蓄積された電荷に対応する電圧が、垂直信号線ＶＳＬに現れる。このようにして、垂直信号線ＶＳＬに現れた電圧は、カラムＡＤＣ２２０の垂直信号線ＶＳＬに接続されたＡＤＣ２３０によって、受光ユニット３３０の受光ユニット３３０の信号レベルの画素信号（以下、単に「信号レベル」と称する）として読み出され、デジタル値に変換される。

信号処理ユニット２１２は、ＣＤＳ処理を実行し、当該ＣＤＳ処理において、上記のように読み出したリセットレベルと信号レベルとの差は、光電変換要素３３３の受光量に対応する正味画素信号として取得される。

次に、タイミングＴ４において、駆動回路２１１は、読み出し対象単位画素３１０の画素撮像信号生成読み出し回路３２０の選択トランジスタ３２３のゲートに印加される選択信号ＳＥＬをローレベルに下げ、画素アレイユニット３００内の全ての受光ユニット３３０のＯＦＧトランジスタ３３２のゲートに印加される制御信号ＯＦＧをハイレベルに上げる。この配置により、画素アレイユニット３００内の全ての受光ユニット３３０におけるアドレスイベント発生の検出が再開される。

次に、フローチャートを用いて、撮像デバイス２００の動作例を説明する。図１０Ａは、本開示の少なくとも一部の実施形態による撮像デバイスの動作の例を示すフローチャートである。例えば、本動作は、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。

図１０Ａに示すように、本動作では、まず、画素アレイユニット３００内の単位画素３１０の各々が、アドレスイベント発生の有無を検出する（工程Ｓ９０１）。また、駆動回路２１１は、単位画素３１０のいずれかでアドレスイベント発生が検出されたかどうかを判定する（工程Ｓ９０２）。

アドレスイベント発生が検出されない場合（工程Ｓ９０２で「ノー」の場合）、本動作は工程Ｓ９０４に進む。一方、アドレスイベント発生が検出された場合（工程Ｓ９０２で「イエス」の場合）、駆動回路２１１は、アドレスイベント発生が検出された単位画素３１０に対して画素信号の読み出しを実行し（工程Ｓ９０３）、工程Ｓ９０４に進む。

工程Ｓ９０４において、本動作を終了するかどうかが判定される。本動作が終了しない場合（工程Ｓ９０４で「ノー」の場合）、本動作は工程Ｓ９０１に戻り、後続の操作が繰り返される。一方、本動作が終了した場合（工程Ｓ９０４で「イエス」の場合）、本動作は終了する。

図１０Ｂは、本開示の少なくとも一部の実施形態による、図３Ｂの撮像デバイス２００Ａの動作の例を示すフローチャートである。図１０Ｂは、例えば、撮像デバイス２００Ａによるイベント検出のみの動作を示している。

工程Ｓ９５０において、画素（例えば、画素３１０Ａ）の明るさの時間的コントラストが監視される。例えば、画素の光強度の変化は、上記の説明に従って、イベント検出構成要素５１５によって監視される。この場合、トランジスタ３３２（含まれる場合）及びトランジスタ４１１、４１２、４１３、及び４１４は、光強度の変化を監視するために全て同時にオンになっている。

工程Ｓ９５５において、時間的コントラストの変化が閾値よりも大きいかどうかが判定される。閾値よりも大きくない場合、方法は工程Ｓ９５０に戻る。閾値よりも大きい場合、方法は工程Ｓ９６０に進み、そこでイベントが検出され、画素のアドレスが出力され、イベントが発生したときのタイムスタンプが記録される。

工程Ｓ９６５において、（例えば、スイッチ４３４を閉じることによって）画素はリセットされる。

図１１～１８は、光電変換領域３３３及び変換器４１０の種々の例示的なレイアウトを示している。明示的に示されていないが、変換器４１０のトランジスタ（例えば、ソース／ドレイン領域）及び光電変換領域３３３は、半導体基板、例えば、ｐ型導電性又はｐウェルを有する半導体基板内に形成されることを理解されたい。更に、図１１～１８は、光電変換領域３３３とトランジスタ４１１との間のＯＦＧトランジスタ３３２を省略していることを更に理解されたい。しかしながら、必要に応じて、ＯＦＧトランジスタ３３２を含めることができる。

図１１は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１１００の平面図である。図１１に示すように、トランジスタ４１１のソースは、光電変換領域３３３の一方の側部の中央領域に結合され得る。トランジスタ４１１は、第１の方向（例えば、水平方向）に延在し得る。更に示すように、トランジスタ４１３は、トランジスタ４１３のドレインの一方の側部に形成され、第１の方向に垂直な第２の方向（例えば、垂直方向）に延在する。トランジスタ４１２及び４１４は互いに隣接しており、トランジスタ４１３のドレインの反対側に位置している。図１１に示されるレイアウトは、解像度を改善するために画素３１０のより小さなフットプリントを望む用途に有用であり得る。

図１２は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１２００の平面図である。図示のように、トランジスタ４１１は、光電変換領域３３３の中央領域から（例えば、下に）オフセットされた領域において、光電変換領域３３３に結合される。更に、トランジスタ４１４は、トランジスタ４１１のドレインの一方の側部に位置し、トランジスタ４１２及び４１３は、トランジスタ４１１のドレインのもう一方の側部に位置している。図示のように、トランジスタ４１２及び４１３は、ソース／ドレイン領域を共有し、トランジスタ４１２、４１３、及び４１４は、第２の方向に延在し、第２の方向に互いに整列している。図１２に示されるレイアウトは、画素３１０のより大きなフットプリント、又はより高品質の画像及び／又はより良いコントラスト感度が望まれるより大きな光電変換領域に合わせて調整された用途に有用であり得る。

図１３は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１３００の平面図である。図１３に示すように、トランジスタ４１１は、光電変換領域３３３の一方の側部の中央領域で光電変換領域３３３に結合されている。また図示のように、トランジスタ４１３は、トランジスタ４１１のドレインの一方の側部にあり、トランジスタ４１２及び４１４は、トランジスタ４１１のドレインのもう一方の側部にある。トランジスタ４１１、４１２、４１３、及び４１４は全て第１の方向に延在し、トランジスタ４１２／４１４は第２の方向に互いに整列している。明示的に示されていないが、必要に応じて、トランジスタ４１３はまた、トランジスタ４１２／４１４と整列され得ることを理解されたい。図１３は、トランジスタ４１１、４１２、４１３、及び４１４のゲート間の結合を低減することを望む用途に有用であり得る。

図１１～１３では、トランジスタ４１１は、暗電流を低減するために、図４９を参照して説明した構造を有し得る。

図１４は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１４００の平面図である。ここで、図１４は、上記のように、トランジスタ４１２及び４１４が省略された変換器４１０の２Ｔ構成を示していることを理解されたい。図示のように、トランジスタ４１１は、光電変換領域３３３の一方の側部に結合され、光電変換領域３３３の中央領域から（例えば、下に）オフセットされた領域に位置し、一方、トランジスタ４１３は、トランジスタ４１１の一方の側部に形成され、第２の方向に延在している。図１４のレイアウトは、より小さな画素３１０を望む用途に有用であり得る。この場合、トランジスタ４１１は、図４９に示される構造を有し得る。

図１５は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１５００の平面図である。図１４のように、図１５は、変換器４１０のための２Ｔ構成を有する。図１５では、トランジスタ４１１は、光電変換領域３３３の中央領域から（例えば、上に）オフセットされた位置で、光電変換領域３３３の一方の側部に結合されている。トランジスタ４１３は、トランジスタ４１１の一方の側部に形成され、第１の方向に延在する。図１５のレイアウトは、トランジスタ４１１／４１３及び画素３１０の他の構成要素への電気的接続を行う金属配線の自由度を望む用途に有用であり得る。この場合、トランジスタ４１１は、図４９に示される構造を有し得る。

図１６は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１６００の平面図である。ここで、図１６は、上記のように、トランジスタ４１２及び４１４が省略された変換器４１０の２Ｔ構成を示していることを理解されたい。図示のように、トランジスタ４１１は、光電変換領域３３３の一方の側部に結合され、光電変換領域３３３の中央領域から（例えば、上に）オフセットされた領域に位置し、一方、トランジスタ４１３は、トランジスタ４１１の一方の側部に形成され、第２の方向に延在している。図１６のレイアウトは、より小さな画素３１０を望む用途に有用であり得る。この場合、トランジスタ４１１は、図４９に示される構造を有し得る。

図１７は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１７００の平面図である。ここで、図１７は、上記のように、トランジスタ４１２及び４１４が省略された変換器４１０の２Ｔ構成を示していることを理解されたい。図１７に示すように、トランジスタ４１３は、光電変換領域３３３の一方の側部に位置し、第２の方向に延在するが、トランジスタ４１１は、光電変換器領域３３３のコーナー部分に結合され、第２の方向と角度をなす方向に延在する。この場合、トランジスタ４１１は、図４９に示される構造を有し得る。

図１８は、少なくとも１つの例示的な実施形態による、変換器４１０の一部分及び光電変換領域３３３の例示的なレイアウト１８００の平面図である。ここで、図１８は、上記のように、トランジスタ４１２及び４１４が省略された変換器４１０の２Ｔ構成を示していることを理解されたい。図１８に示すように、トランジスタ４１３は、光電変換領域３３３の一方の側部に位置し、第１の方向に延在するが、トランジスタ４１１は、光電変換器領域３３３のコーナー部分に結合され、第２の方向と角度をなす方向に延在する。この場合、トランジスタ４１１は、図４９に示される構造を有し得る。

図１１～１８は、トランジスタが光電変換領域３３３と同じ半導体基板に形成された部分と、半導体基板に取り付けられた配線層に形成された他の部分（配線層及び半導体基板が受光チップ２０１の一部）とを含み得る平面図の観点からのレイアウトを示していることを理解されたい。例えば、トランジスタのソース／ドレインは、半導体基板の受光面とは反対側の半導体基板の非受光面に形成され得、一方、トランジスタのゲートは、半導体基板の非受光面に面する配線層の表面に形成され得る。図２０及び２１は、上記の例を示している。

図１９Ａは、少なくとも１つの例示的な実施形態による、ノード５１０を有する各画素３１０の変換器４１０の例示的な概略図と、論理チップ２０２内の回路を各画素３１０のノード５１０に電気的に接続するためのボンディングパッド構成の例示的なレイアウト１９００とを示している。図１９Ａに示すように、ノード５１０は、変換器４１０の出力ノードである（例えば、図５を参照）。更に示すように、レイアウト１９００は、画素３１０を含み、各画素３１０は、光電変換領域３３３に隣接するトランジスタ領域ＴＲ、論理チップ２０２にボンディングするためのボンディングパッドＣＣ（例えば、ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４）、及びボンディングパッドＣＣとノード５１０との間の電気的接続を行うためのビアＶ１及びＶ２を有する。図１９Ａに示すように、各ボンディングパッドＣＣは、それぞれの画素３１０の少なくとも一部と重なり、長方形の形状（例えば、正方形の形状）を有し得る。例えば、各ボンディングパッドＣＣの全体は、それぞれの画素３１０に重なっている。更に示すように、ビアＶ１／Ｖ２は、各ボンディングパッドＣＣの中央領域で第２の方向に互いに整列され得る。ここで、必要に応じて、より多く又はより少ないビアが含まれ得ることを理解されたい。ビアＶ１及びＶ２は、トランジスタ領域ＴＲと重なり得るが、光電変換領域３３３と重なることはできない。しかしながら、例示的な実施形態はそれに限定されず、Ｖ１／Ｖ２の相対位置及び光電変換領域３３３は、必要に応じて変更され得る。

図１９Ａは更に、グリッド形状を有することによって画素３１０を互いに分離する分離領域ＲＦＴＩ（後部完全トレンチ分離）を示している。したがって、少なくとも１つの例示的な実施形態によれば、分離領域ＲＦＴＩは、受光チップ２０１を貫通する（すなわち、完全トレンチ分離）。しかしながら、例示的な実施形態はそれに限定されず、分離領域ＲＦＴＩは、チップ２０１を部分的にのみ貫通することができる（すなわち、部分的トレンチ分離）。

図１９Ｂは、線ＸＩＸ－ＸＩＸに沿った図１９Ａの断面図を示している。図１９Ｂは更に、受光チップ２０１内のボンディングパッドＣＣと論理チップ２０２内のボンディングパッドＣＣ２との接続、接点１９０５、ビア１９１０、並びに画素３１０（例えば、図１９Ａのノード５１０）に電気的接続を行うための１又は複数の配線層Ｍ１／Ｍ２（例えば、金属又は他の導体を含む配線層）を示している。ここで、必要に応じて、より多く又はより少ない金属配線層Ｍ１／Ｍ２が存在し得、配線層Ｍ１／Ｍ２は、チップ２０１の配線層５０３に形成され得ることを理解されたい。図２２～３２は、配線層Ｍ１及びＭ２のレイアウト例を示している。

図２０は、少なくとも１つの例示的な実施形態による、図５Ａの回路５００の例示的なレイアウト５００－１を示す上面図である。

図２１は、図２０の平面ＸＸＩ－ＸＸＩに沿って撮像デバイスを切断した場合の画素３１０の断面構造例を示す図である。

例えば、図２１に示すように、画素３１０は、半導体基板５０１の要素形成面（図では下面）とは反対側の面（以下「後面」と称する）を光入射面とした裏面照射型構造である。ここで、画素３１０は、半導体基板５０１及び層間絶縁膜（又は配線層）５０３を含む受光チップ２０１と、半導体基板５１１及び層間絶縁膜（又は配線層）５１３を含む論理チップ２０２とがＣｕ－Ｃｕ接合部５１０によって接合された構造を有する。

回路５００－１は、受光チップ２０１内に形成されている。マイクロレンズ５０２は、受光チップ２０１内の半導体基板５０１の裏面上の全ての画素３１０に設けられており、入射光を光電変換要素３３３に集光する。また、図示されていないが、例えば、図４に示すように所定のカラーフィルタアレイに配置されたカラーフィルタを、半導体基板５０１の裏面に配設してもよい。

更に、図２０及び図２１に示すように、回路５００－１は、Ｐ型ドーパント（アクセプター）が拡散されている半導体基板５０１にＮ型ドーパント（ドナー）を注入することによって形成される光電変換要素３３３を含む。半導体基板５０１の要素形成面から光電変換要素３３３までのトレンチ内に形成された転送トランジスタ３３１のトランスミッションゲート３３１１は、光電変換要素３３３の一方のコーナー部分に配設されており、受光面は長方形である。また、半導体基板５０１の要素形成面から光電変換要素３３３までのトレンチ内に形成されたＯＦＧトランジスタ３３２のＯＦＧゲート３３２１は、トランスミッションゲート３３１１が設けられているコーナー部分に対して対角線上に位置するコーナー部分に形成されている。

画素信号生成ユニット３２０内のリセットトランジスタ３２１のリセットゲート３２１１、増幅トランジスタ３２２の増幅ゲート３２２１、及び選択トランジスタ３２３の選択ゲート３２３１は、トランスミッションゲート３３１１が列方向に平行に配設されているコーナー部分から一列に直線状に配置されている。更に、ゲート絶縁膜は、リセットゲート３２１１、増幅ゲート３２２１、及び選択ゲート３２３１の各々と、半導体基板５０１との間に配設されている。

半導体基板５０１では、接続ノードとして機能する拡散領域３２５が、トランスミッションゲート３３１１とリセットゲート３２１１との間の領域に形成されている。更に、ソース及びドレインとして機能する拡散領域３２５が、リセットゲート３２１１と、増幅ゲート３２２１と、選択ゲート３２３１との間の各領域に形成される。

トランスミッションゲート３３１１とリセットゲート３２１１との間の拡散領域３２５、及び増幅ゲート３２２１は、層間絶縁膜５０３に形成され、フローティング拡散層３２４として機能する相互接続部３２４１によって互いに接続されている。リセットゲート３２１１と増幅ゲート３２２１との間の拡散領域３２５は、電源端子ＶＤＤに接続されている。

一方、変換器４１０内のＬＧトランジスタ４１１のＬＧゲート４１１１及びＬＧトランジスタ４１４のＬＧゲート４１４１は、画素信号生成ユニット３２０とは反対側に、ＯＦＧゲート３３２１が列方向に平行に配設されたコーナー部分から一列に直線状に配置されている。また、増幅トランジスタ４１２の増幅ゲート４１２１及び増幅トランジスタ４１３の増幅ゲート４１３１は、ＬＧゲート４１１１及び４１４１のアレイと並列に配置されている。更に、図１２では、断面の位置関係のために、増幅トランジスタ４１２及び４１３が省略されている。更に、ゲート絶縁膜は、ＬＧゲート４１１１及び４１４１と半導体基板５０１との間、及び増幅ゲート４１２１及び４１３１と半導体基板５０１との間に配設されている。

半導体基板５０１では、ＯＦＧゲート３３２１とＬＧゲート４１１１との間の領域に、接続ノードとして機能する拡散領域４１６が形成されている。また、ＬＧゲート４１１１とＬＧゲート４１４１との間の領域と、増幅ゲート４１２１と増幅ゲート４１３１との間の領域の各々に、ソース及びドレインとして機能する拡散領域４１６が形成されている。また、ＬＧトランジスタ４１４のドレインとして機能する拡散領域４１６を電源端子ＶＤＤに接続し、増幅トランジスタ４１３のドレインとして機能する拡散領域４１６を接地する。

更に、ＯＦＧゲート３３２１とＬＧゲート４１１１との間の拡散領域４１６は、増幅ゲート４１３１に接続され、ＬＧゲート４１１１とＬＧゲート４１４１との間の拡散領域４１６は、増幅ゲート４１２１に接続され、増幅ゲート４１２１と増幅ゲート４１３１との間の拡散領域４１６は、ＬＧゲート４１１１に接続され、増幅トランジスタ４１２のドレインとして機能する拡散領域４１６は、ＬＧゲート４１４１に接続されている。

上記構成において、選択トランジスタ３２３のドレインとして機能する拡散領域３２５、及び増幅トランジスタ４１２のドレインとして機能する拡散領域４１６は、層間絶縁膜５０３に形成された相互接続部５０４及びパッド５０５を介して、層間絶縁膜５０３の表面（図では下面）内の銅（Ｃｕ）パッド５０６にそれぞれ接続されている。Ｃｕパッド５０６は、半導体基板５１１上の層間絶縁膜５１３の表面に形成されたＣｕパッド５１２に接合されて、Ｃｕ－Ｃｕ接合部ＣＣＪを形成する。Ｃｕ－Ｃｕ接合部ＣＣＪは、受光チップ２０１と論理チップ２０２とを電気的に接続する接続部として機能し、また、受光チップ２０１と論理チップ２０２とを機械的に積層するための接合部としても機能する。更に、層間絶縁膜５１３の表面のＣｕパッド５１２は、例えば、層間絶縁膜５１３に形成された相互接続部５１４及びパッド５１５を介して、半導体基板５１１に接続されている。

したがって、選択トランジスタ３２３のドレインとして機能する拡散領域３２５は、相互接続部５０４、パッド５０５、及び層間絶縁膜５０３内のＣｕ－Ｃｕ接合部ＣＣＪを介して、論理チップ２０２側の垂直信号線ＶＳＬに接続されている。更に、増幅トランジスタ４１２のドレインとして機能する拡散領域４１６は、相互接続部５０４、パッド５０５、及び層間絶縁膜５０３内のＣｕ－Ｃｕ接合部ＣＣＪを介して論理チップ２０２側に配設された電流－電圧変換ユニット４１０の残りの回路構成に接続されている。

また、図には示されていないが、図５Ａに示すように、受光ユニット３３０内の転送ゲート３３１１及びＯＦＧゲート３３２１、並びに画素信号生成ユニット３２０内のリセットゲート３２１１及び選択ゲート３２３１は、相互接続部５０４、パッド５０５、及び層間絶縁膜５０３内のＣｕ－Ｃｕ接合部ＣＣＪを介して論理チップ２０２の駆動回路２１１に接続されている。

上記のように、画素信号生成ユニット３２０及び変換器４１０をそれぞれ光電変換要素３３３のコーナー部分から直線的に延在するように配置することにより、相互接続長を短縮することができる。この配置により、受光面における画素信号生成ユニット３２０と変換器４１０の占有率を低減することが可能となり、光電変換要素３３３の占有率が向上する。その結果、受光効率を向上させることが可能である。

また、画素信号生成ユニット３２０を構成するそれぞれのトランジスタ、及び変換器４１０を構成するそれぞれのトランジスタとして、ＮＭＯＳトランジスタを使用することができる。したがって、同じ受光チップ２０１内にトランジスタを配設する場合、受光チップ２０１の製造工程を簡素化することが可能である。

また、画素信号生成ユニット３２０を構成するそれぞれのトランジスタのレイアウトと、変換器４１０を構成するそれぞれのトランジスタのレイアウトは、互いに類似しているため、この構成が同じ受光チップ２０１内に配設される場合、受光チップ２０１のレイアウト設計を容易にすることも可能である。

明示的に示されていないが、図２２～３２に示されるレイアウトは、断面図において、トランジスタ及び光電変換要素の同一又は類似の位置を有し得ることを理解されたい。すなわち、以下の図面のトランジスタは、光電変換要素３３３を含む半導体基板の非受光面に形成することができる。

図２２は、少なくとも１つの例示的な実施形態による、図１４～１８に示されるレイアウトの例示的な概略図を示す図である。図２２に示すように、変換器４１０は、光電変換領域３３３に結合されたトランジスタ４１１及び４１３を含む。図５Ａ及び５Ｂに関して説明したように、ノード５１０は、変換器４１０と他の要素（例えば、銅ボンディングパッド）との間でなされた電気的接触点を示している。図２２は更に、光電変換領域３３３に結合された第１のノードＮ１と光電変換領域３３３に結合された第２のノードＮ２との間に存在する第１の静電容量Ｃｐｄを示している。図２２はまた、トランジスタ４１１／４１３に結合された第１のノードＮ１と第３のノードＮ３との間に存在する第２の静電容量Ｃｐｒを示している。追加的又は代替的に、第２の静電容量Ｃｐｒは、第３のノードＮ３と接地（ＶＳＳ）との間に存在してもよい。第１のノードＮ１は、光電変換領域３３３のカソードと第１のトランジスタ４１１との間にあり、第２のノードＮ２は、光電変換領域３３３のアノード又は電位ＶＲＬを受け取る共通ノードであり、第３のノードは、第１のトランジスタ４１１のゲートと第２のトランジスタ４１３との間にある。トランジスタ４１１のソースは、光電変換領域３３３に接続され得る。例えば、トランジスタ４１１のソースは、Ｃｐｄの所望の値に応じて、光電変換領域３３３の縁部又は中心に接続され得る（縁部接続については図２３～３１を、中心接続については図３２を参照）。

Ｃｐｒ対Ｃｐｄの比は、光電変換領域３３３から変換器４１０への電荷の伝達関数に影響を及ぼし得る。したがって、少なくとも１つの例示的な実施形態は、Ｃｐｒ対Ｃｐｄの比を所望の比率に制御することによって伝達関数を安定させるために、配線レベルＭ１／Ｍ２（例えば、金属製）の１又は複数の配線を使用する。例えば、下図に示すように、Ｃｐｒ対Ｃｐｄの比が約０．３２となるようにＣｐｄを調整するために第１のレベルの配線Ｍ１が配置され、これにより、正の位相マージンを有する安定した伝達関数が可能となる。図２２に示すように、負電位ＶＲＬが、その中に配設された光電変換領域３３３を有するウェル領域（例えば、Ｐウェル領域）に印加されて、光電変換領域を枯渇させ、光電変換領域３３３の静電容量Ｃｐｄを減少させることができる。

図２３Ａは、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－１の平面図及び分解図を示している。図２３Ａは、第１の画素３１０－１を含む第１の基板５０１（図２１を参照）を示している。第１の画素３１０－１は、第１の基板５０１に配設され、入射光を第１の電荷に変換する第１の光電変換領域３３３を含む。第１の画素３１０－１は、第１の電荷を第１の対数電圧信号に変換する第１の変換器４１０を含む第１の読み出し回路を含む。第１の変換器４１０は、第１の光電変換領域３３３に結合された第１のトランジスタ４１１と、第１のトランジスタ４１１に結合された第２のトランジスタ４１３と、を含む。トランジスタ４１１／４１３のレイアウトは、図１４に示されているものと同一又は類似であってもよい。

図２１のように、配線層５０３は、第１の基板５０１上にあり得る。配線層５０３は、第１の光電変換領域３３３と重なる第１の配置Ａ１と、トランジスタ４１１及び４１３と重なる第２の配置Ａ２とで配置された第１のレベルの配線Ｍ１を含み得る。図示のように、第２の配置Ａ２は、第１の配置Ａ１とは異なる。例えば、第１の配置Ａ１は、第１の方向に沿って一定の間隔で位置決めされた線形配線セグメントＷ１を含む。配線セグメントＷ１は、第１の方向に垂直な第２の方向に延在する。第２の配置Ａ２は、１又は複数の非線形形状の配線セグメントＬ１～Ｌ４を含む。図示のように、１又は複数の非線形形状の配線セグメントは、電源端子ＶＰＲ、第１のトランジスタ４１１のゲート、及び第２のトランジスタ４１３のドレインと重なり、電気的に接続する非線形形状のセグメントＬ３と、第１のトランジスタ４１１のソース及び第２のトランジスタ４１３のゲートと重なり、電気的に接続する非線形形状のセグメントＬ２と、を含む。図２３Ａは更に、非線形形状のセグメントＬ１、及び第１のトランジスタ４１１のドレインと重なり、電気的に接続する非線形形状のセグメントＬ４を示している。本明細書では、セグメントを非線形形状として言及することは、セグメントが、第１の方向に延在する１又は複数の部分と、第２の方向に延在する１又は複数の部分とを含むことを意味し得ることを理解されたい。例えば、非線形形状のセグメントＬ３は、光電変換領域３３３上に配置された第１のＬ字形状と、基板５０１上に位置する別のＬ字形状とを有する。トランジスタ４１３のソースは、配線セグメントＬ５を介して接地（ＶＳＳ）に電気的に接続されている。

更に示すように、トランジスタ４１３は、第１の方向でセグメントＬ１とセグメントＬ２との間にある。セグメントＬ２は、第１の方向でセグメントＬ３の部分の間にある。セグメントＬ３は、第１の方向でセグメントＬ１とセグメントＬ２との間にある。セグメントＬ４は、第２の方向でセグメントＬ１とセグメントＬ３との間にある。図示のように、セグメントＬ３及び配線セグメントＳＡは、トランジスタ４１１のソースが光電変換領域３３３に結合される場所の前で終端しており、その結果、トランジスタ４１１のソースは、いかなる配線セグメントによっても重ならない。

上記の第１のレベルの配線Ｍ１の構成は、Ｃｐｒ対Ｃｐｄの比が約０．３２となるようにＣｐｄを調整するように配置されており、これにより、正の位相マージンを有する安定した伝達関数が可能となる。例えば、配置Ａ２の配線セグメントは、Ｃｐｄを目的の比率に調整するのに役立つ。配置Ａ２とは異なる配線配置を使用して、同一又は同様のＣｐｒ対Ｃｐｄの比率を達成することもできることを理解されたい。

ここで、非線形形状のセグメントＬ１～Ｌ５は、トランジスタ４１１及び４１３のソース／ドレイン／ゲートへの電気的接続を提供し得ることを理解されたい。例えば、セグメントＬ３は、電源端子ＶＤＤ及びＶＰＲからの電源信号を、それぞれトランジスタ４１１及び４１３のドレインに印加することができる。セグメントＬ４は、端子ＶＰＲを介してトランジスタ４１１のゲートに電源信号を印加することができる。セグメントＬ２は、トランジスタ４１１のソースをトランジスタ４１３のゲートに電気的に接続することができる。配線セグメントＬ１～Ｌ５のうちの１又は複数は、静電容量Ｃｐｄの制御に役立つように、電気接続点を超えて延在する部分を含み得る（例えば、セグメントＬ２を参照）。

図２１及び図２３Ａを参照すると、トランジスタ４１１及び４１３は、画素３１０－１の非光入射側の基板５０１及び／又は配線層５０３に形成され得ることを更に理解されたい。更に、金属層Ｍ１（及び図２３ＢのＭ２）は、トランジスタ４１１／４１３と論理チップ２０２の配線層５１３との間の配線層５０３に形成され得る（図１９Ｂも参照されたい）ことを理解されたい。

図２３Ａに示すように、Ａ１及びＡ２の配線セグメントの一部には、画素３１０－１内の他の層に電気接続するためのビアＶが含まれている（全てのビアＶが表示されているわけではなく、内部に「ｘ」が付されたボックスで示されている）。必要に応じて、より多く又はより少ないビアＶを含めることができる。これらの接続は、図２３Ｂを参照して以下でより詳細に説明される。

図２３Ｂは、少なくとも１つの例示的な実施形態による追加のレベルの配線を有する図２３Ａの画素３１０－１の平面図及び分解図を示している。図２３Ｂに示すように、図２３Ａの画素３１０－１は、画素３１０－１と重なる第２のレベルの配線Ｍ２を更に含み得る。第２のレベルの配線Ｍ２は、第１の光電変換領域３３３と重なり、第３の配置Ａ３で第２の方向に延在する第３の配線Ｗ２を含む。図２３Ｂに示すように、配線Ｗ２は、平面視において、配線Ｗ１の間の空間を占めることができる。配線Ｗ１及びＷ２は、例えば、光が配線層５０３を通過して論理チップ２０２に到達するのを遮断するための遮光機能を果たし得る。第２のレベルの配線Ｍ２は、パッドＰ１及びＰ２並びに配線Ｗ３～Ｗ６を更に含み得る。パッドＰ１及びＰ２は、それぞれ端子ＶＤＤ及びＶＰＲの電源信号を受信する導電性パッドであり得る。配線Ｗ３及びＷ４は、第１の方向に延在し、接地電圧ＶＳＳを受け取るノードに電気的に接続され得る。配線Ｗ５は、第１の方向及び第２の方向に延在する部分を含み得、パッドＰ２に電気的に接続され得る。パッドＰ２は、ビアＶ及びセグメントＬ３を介してトランジスタ４１１及び４１３に（例えば、論理チップ２０２から）供給される電源信号を受信することができる。配線Ｗ６は、他のビアＶを介して基板５０１のウェル領域に印加される負電位ＶＲＬを受け取ることができる。ウェル領域は、光電変換領域３３３を含まない基板の領域に対応し得る。

図示のように、パッドＰ１は、配置Ａ２の配線の一部と重なることができ、これにはセグメントＬ１及びＬ４の部分、並びにトランジスタ４１１のドレインが含まれる。パッドＰ１は、Ｍ１を介してトランジスタ４１１に電気的に接触するための１又は複数のビアＶを含み得る。

概して、図２３Ａ～３２を参照すると、光電変換領域３３３と重なるＭ１及び／又はＭ２の配線又は配線セグメントは、接地（ＶＳＳ）又は電位ＶＲＬ（例えば、負電位）に接続されている。図示のように、光電変換領域３３３と重なる領域内のＭ１及びＭ２は、所望の光シールドを達成するために、互いに平行又は垂直に位置決めされる。Ｍ２の配線は、互いに平行に位置決めされた場合、Ｍ１の配線間の空間に存在し、Ｍ２の配線がＭ１の隣接する配線の部分と重なってもよく、又はほぼ重なってもよい。一方、光電変換領域３３３以外のＭ１及びＭ２重複領域の金属配線又は配線セグメントは、ＶＤＤ／ＶＰＲに接続され、かつ／又はトランジスタ間の配線に使用されている。上記のように、レベル１の金属（Ｍ１）及びレベル２の金属（Ｍ２）は、光電変換領域３３３から他の回路への電荷移動の速度及び安定性のための所望の静電容量を達成するように設計されている。また、概して、トランジスタのソース、ドレイン、及び／又はゲートと重なる配線セグメントはまた、トランジスタのそれらの領域への電気的接続を提供し得る。更に、図２３Ａ～３２のトランジスタは、破線又は点線で示され、各トランジスタのゲートは、各トランジスタのソースとドレインとの間に位置している。

図２４は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－２の平面図及び分解図を示している。図２４は、画素３１０－２の例示的な実施形態を示しており、図２３Ａ及び２３Ｂと同じ位置に同じ要素を多く含む。したがって、これらの要素の説明は繰り返されない。しかしながら、図２４では、配線Ｍ１及びＭ２の第１及び第２のレベルの配線Ｗ１及びＷ２は、光電変換領域３３３と重なるように第１の方向に延在している。図２３Ｂのように、配線Ｗ２は、隣接する配線Ｍ１と重なり、配線Ｗ１の間の空間に存在して、遮光部として機能し得る。非線形形状の配線セグメントＬ２及びＬ４は、同じ配置であり、図２３Ａ及び２３Ｂと同じ機能を果たす。図２４は、光電変換領域３３３と重なり、端子ＶＰＲ、Ｐ２及びＷ５を介してトランジスタ４１３のドレインに電源信号を搬送する非線形形状の配線セグメントＬ３ａを含む。図２４は更に、配線Ｗ１及びＷ２の各配線が、他の層への（例えば、接地電圧ＶＳＳへの）電気的接続を行うための３つのビアＶを含むことを示している。配線Ｗ６は、電位ＶＲＬに電気的に接続されており、トランジスタ４１３のソースは、トランジスタ４１３のソースに最も近い配線Ｗ１の１つを介してＶＳＳに接続されている。

図２５は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－３の平面図及び分解図を示している。図２５は、画素３１０－３の例示的な実施形態を示しており、図２３Ａ及び２３Ｂと同じ位置に同じ要素の多くを含む。したがって、これらの要素の説明は繰り返されない。図２５に示すように、配線Ｗ１は第２の方向に延在し、配線Ｗ２は第２の方向に延在している。配線Ｗ１及びＷ２を互いに垂直にすることにより、信号を搬送するライン間のクロストークを低減し、論理チップ２０２に接続するための複数の経路を作成することもできる。ここで、配線Ｗ１及びＷ２の延在方向は、必要に応じて入れ替えることができることを理解されたい。例えば、配線Ｗ１は第１の方向に延在でき、配線Ｗ２は第２の方向に延在できる。非線形形状の配線セグメントＬ２、Ｌ３、Ｌ４、及びＬ５は、同じ配置であり、図２３Ａ及び２３Ｂと同じ機能を果たす。

図２６Ａは、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－４の平面図及び分解図を示している。図２３Ａ～２５と比較して、図２６Ａは、変換器４１０の４Ｔ構成を示している（図５Ｂも参照されたい）。図示のように、第１のレベルの配線Ｍ１は、第１の方向に延在する配線Ｗ１’を含む。第１のレベルの配線Ｍ１はまた、トランジスタ４１１、４１２、４１３、及び４１４と重なり、トランジスタに電気的接続を提供する１又は複数の非線形形状の配線セグメントＬ６～Ｌ１０を含む。例えば、配線Ｌ６は、トランジスタ４１３のゲートとトランジスタ４１１のソースと重なり、トランジスタ４１１のドレイン、トランジスタ４１３のゲート、及び光電変換領域３３３と電気的に接続してもよい。配線Ｌ７は、トランジスタ４１１のゲートと重なり、トランジスタ４１４のゲート及びトランジスタ４１２のドレインと重なって電気的に接続することができる。配線Ｌ７は、端子ＶＰＲに電気的に接続して、電源信号を受信することができる。配線Ｌ８は、トランジスタ４１１のゲートと重なり、電気的に接続し、トランジスタ４１３のドレイン及びトランジスタ４１２のソースと重なり、電気的に接続することができる。配線Ｌ９は、トランジスタ４１１のドレイン、トランジスタ４１４のソース、及びトランジスタ４１２のゲートと重なり、電気的に接続することができる。配線Ｌ１０は、トランジスタ４１３のソースと重なり、電気的に接続することができる。配線Ｌ１０は、アース（ＶＳＳ）に電気的に接続できる。図２３Ａ～２５のように、配線Ｌ６～Ｌ１０は、不規則な（非線形の）形状を有し、静電容量Ｃｐｄを調整してＣｐｒとＣｐｄとの間の所望の比率を達成することができる。配線ＷＥは、電源信号を受信するために、トランジスタ４１４のドレインを端子ＶＤＤに電気的に接続する。図２６Ａに示すように、１又は複数の非線形配線セグメントＬ６～Ｌ１０の部分は、静電容量Ｃｐｄを調整するために、トランジスタへの電気的接続の点を超えて延在し得る。

図２６Ｂは、少なくとも１つの例示的な実施形態による追加のレベルの配線を有する図２６Ａの画素３１０－４の平面図及び分解図を示している。図２６Ｂは、図２６Ａの第１のレベルの配線Ｍ１及び第２のレベルの配線Ｍ２を示している。図示のように、第２のレベルの配線Ｍ２は、電源信号を受信するパッドＰ３と、例えば、端子ＶＰＲを介して電源信号も受信する配線Ｗ７と、を含む。パッドＰ３は、トランジスタ４１１並びにトランジスタ４１２及び４１３の部分と重なり得る。配線Ｗ２’には、電位ＶＲＬを受け取る配線Ｗ８の一部分と、接地電位ＶＳＳを受け取る配線Ｗ９の別の部分とが含まれる。図示のように、配線Ｗ２’は第２の方向に延在している。配線Ｗ１’及びＷ２’は、遮光機能を提供し得る。配線Ｗ１’及びＷ２’を互いに垂直にすることにより、論理チップ２０２に接続するための多くの可能な経路が可能になり、場合によっては、論理チップ２０２へのより短い経路が可能になる。ここで、配線Ｗ１’及びＷ２’の延在方向は、必要に応じて入れ替えることができることを理解されたい。

図２６Ａ及び２６Ｂに更に図示されるように、一部の配線には、電気接続を行うためのビアＶが含まれている（全てのビアＶが表示されているわけではなく、内部に「ｘ」が付されたボックスで示されている）。例えば、パッドＰ３は、Ｍ１を介してトランジスタ４１２のドレインと電気的に接続するビアを含む。更に、配線Ｗ７は、電源信号と電気的に接続するビアと、Ｍ１を介したトランジスタ４１４のドレインと、を含む。必要に応じて、より多く又はより少ないビアを図２６Ａ及び２６Ｂに含めることができる。

図２７は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－５の平面図及び分解図を示している。図２７は、画素３１０－５の配線レイアウトを示しており、図２６Ａ及び２６Ｂと同じ場所に同じ要素を多く含む。したがって、これらの要素の説明は繰り返されない。ただし、図２７では、配線Ｗ１’及びＷ２’が第１の方向に延在している。配線Ｗ２’は、配線Ｗ１’の間の空間に存在し、遮光機能を提供することができる。Ｍ２は、必要に応じて、Ｍ１のセクションと端子ＶＰＲ及び／又はＶＤＤとの間に電気的接続を提供することを理解されたい。すなわち、Ｍ２の部分は、端子ＶＤＤ及び／又はＶＰＲから、各トランジスタ（例えば、トランジスタ４１４及び４１２）の適切な領域に接続されているＭ１の部分に電源信号を搬送する。

図２８は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－６の平面図及び分解図を示している。図２８は、画素３１０－６の配線レイアウトを示しており、図２６Ａ及び２６Ｂと同じ場所に同じ要素を多く含む。したがって、これらの要素の説明は繰り返されない。ただし、図２８では、配線Ｗ１’及びＷ２’は第２の方向に延在する。配線Ｗ２’は、配線Ｗ１’の間の空間に存在し、遮光機能を提供することができる。

図２９Ａは、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－７の平面図及び分解図を示している。

図２９Ａのトランジスタ４１１、４１２、４１３、及び４１４のレイアウトは、図１２に示されているものと同一又は類似である。図２９Ａは更に、配置Ａ４の配線Ｗ１０を示しており、配線Ｗ１０は線形であり、第２の方向に延在し、一定の間隔で互いに間隔を置いて配置されている。図示のように、配線の配置Ａ５は、非線形配線又は配線セグメントＬ１１からＬ１４及びＷＤを含んでおり、これらは、上記の例示的な実施形態による静電容量Ｃｐｄを調整するように位置決めされる。図示のように、セグメントＬ１１は、トランジスタ４１２のゲート、トランジスタ４１１のドレイン、及びトランジスタ４１４のソースと重なり、電気的に接続する。セグメントＬ１２は、トランジスタ４１２のドレインと重なり、電気的に接続する。セグメントＬ１２はまた、トランジスタ４１１のゲートと重なり、端子ＶＰＲを介して電源信号を受信することができる。セグメントＬ１３は、トランジスタ４１２のソース、トランジスタ４１３のドレイン、及びトランジスタ４１１のゲートと重なり、電気的に接続する。セグメントＬ１４は、トランジスタ４１３のゲート及びトランジスタ４１１のソースと重なり、電気的に接続されている。セグメントＷＤは、端子ＶＤＤを介して電源信号を受信しながら、トランジスタ４１４のドレインと重なり、電気的に接続する。

図２９Ｂは、少なくとも１つの例示的な実施形態による追加のレベルの配線を有する図２９Ａの画素３１０－７の平面図及び分解図を示している。図示のように、図２９Ｂは、図２９Ａと同じ場所に同じ要素を多く含む。したがって、これらの要素の説明は繰り返されない。図２９Ｂは、パッドＰ４、パッドＰ５、パッドＰ６、及びパッドＰ７を含む第２のレベルの配線Ｍ２を示している。パッドＰ４及びＰ７は、それぞれの画素の端子ＶＤＤに接続できる。すなわち、パッドＰ４は、画素３１０－７の端子ＶＤＤに接続され、パッドＰ７は、画素３１０－７に隣接する画素の端子ＶＤＤに接続されている。パッドＰ５及びＰ６は、それぞれの画素の端子ＶＰＲに接続することができる。例えば、パッドＰ５は画素３１０－７の端子ＶＰＲに接続され、パッドＰ６は画素３１０－７に隣接する画素の端子ＶＰＲに接続される。Ｍ２の配線Ｗ１１は、電位ＶＲＬを受け取る端子に電気的に接続できる。

第２のレベルの配線Ｍ２は、第２の方向に延在する配線Ｗ１４の配置Ａ６を含む。配線Ｗ１４は、配線Ｗ１０の間の空間に存在し、画素３１０－７に遮光機能を提供することができる。第２のレベルの配線Ｍ２には、配線Ｗ１２及びＷ１３が含まれる。配線Ｗ１２は、接地信号ＶＳＳに接続され得、配線Ｗ１３は、パッドＰ５及びセグメントＬ１３を介して端子ＶＰＲに接続され得る。配線Ｗ１３は、セグメントＬ１３への接続を介して、トランジスタ４１２のドレイン及びトランジスタ４１１のゲートに更に接続され得る。第２のレベルの配線Ｍ２は、配線Ｗ１４に囲まれた配線Ｗ１５を更に含み得る。配線Ｗ１５は、セグメントＬ１４を介してトランジスタ４１１のソース及びトランジスタ４１３のゲートに接続することができる。図示のように、配線Ｗ１３は、平面視において、配線Ｗ１５を囲んでいる。

図３０は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－８の平面図及び分解図を示している。図３０は、図２９Ａ及び２９Ｂと同じ場所に同じ要素を多く含む。したがって、これらの要素の説明は繰り返されない。しかしながら、図３０は、配線Ｗ１４が第２の方向に延在することを示しており、これにより、配線レベルＭ１とＭ２との間のクロストークが低減され、かつ／又は画素３１０－８が論理チップ２０２に接続するための複数の経路が作成され得る。

図３１は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－９の平面図及び分解図を示している。図３１は、図２９Ａ及び２９Ｂと同じ場所に同じ要素を多く含む。したがって、これらの要素の説明は繰り返されない。ただし、図３１では、配線Ｗ１０及びＷ１４が第１の方向に延在している。この場合、配線Ｗ１４が配線Ｗ１０の間の空間に存在し、画素３１０－９に遮光機能を提供することができる。

図３２は、少なくとも１つの例示的な実施形態による例示的な配線レイアウトを有する画素３１０－１０の平面図及び分解図を示している。図３２は、トランジスタ４１１のソースが、光電変換領域３３３の中央領域に電気的に接続されている例を示している。図３２は、図２３Ａ～２５に示されるものと同一か、又は同様の方法で配置されたトランジスタ４１１及び４１３の２Ｔ構成を含む。

図３２に示すように、画素３１０－１０は、第１のレベルの配線Ｍ１及び第２のレベルの配線Ｍ２を含む。Ｍ１の配線の配置Ａ７は、トランジスタ４１１及び４１３を含む領域と重なる非線形配線セグメントＬ１５、Ｌ１６、Ｌ１７、及びＬ１８を含み、配置Ａ８は、配線Ｗ１０を含む。例えば、セグメントＬ１５は、トランジスタ４１１のゲート及びトランジスタ４１３のドレインと重なり、電気的に接続する。セグメントＬ１６は、トランジスタ４１３のゲートと重なり、電気的に接続し、セグメントＬ１８を介してトランジスタ４１１のソースと電気的に接続する。セグメントＬ１７は、トランジスタ４１１のドレイン及び端子ＶＤＤを介して電源信号を受信するパッドＰ８と重なり、電気的に接続する。セグメントＬ１８は、光電変換領域３３３の中央領域に延在し、ビアＶを介して光電変換領域３３３と電気的に接続するセグメントＬ１６の延長である。図３２の例では、配線Ｗ１５及びＷ１６が第２の方向に延在し、配線Ｗ１６が配線Ｗ１５の間の空間に存在し、遮光機能を提供するようになっている。しかしながら、例示的な実施形態はそれに限定されず、Ｍ１及びＭ２は、設計の選択に応じて、第１の方向又は第２の方向のいずれかに配向され得る。

ここで、図２３Ａ～３２は、光電変換領域３３３と重なるＭ１及びＭ２の配線の向きに限定されず、これらの配線は、設計の選択に応じて、第１の方向又は第２の方向のいずれかに配向され得ることを理解されたい。

図３３は、少なくとも１つの例示的な実施形態によるトランジスタ４１１の例示的な構造を示している。図３３に示すように、光電変換領域３３３に結合されたトランジスタ４１１の一部分（例えば、ソースＳ）は、幅Ｗ１を有するトランジスタ４１１のドレインＤを含む一部分よりも広い幅Ｗ２を有する。図３３は更に、幅Ｗ２の部分がトランジスタ４１１のゲートＧの下に延在し得ることを示している。トランジスタ４１１のこの構造により、暗電流を低減することができる。トランジスタ４１１の構造は、本明細書に記載の例示的な実施形態のうちの１又は複数に使用することができる。

図３４は、本開示による技術が適用可能な移動体制御システムの一例である車両制御システムの概略構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して互いに接続された複数の電子制御ユニットを含む。図３４に示す例では、車両制御システム１２０００は、駆動システム制御ユニット１２０１０、車体システム制御ユニット１２０２０、車両外部情報検出ユニット１２０３０、車両内部情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を含む。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声及び画像出力ユニット１２０５２、車載ネットワークＩ／Ｆ（インターフェース）１２０５３が図に示されている。

駆動システム制御ユニット１２０１０は、種々のプログラムに従って、車両の駆動システムに関連したデバイスの動作を制御する。例えば、駆動システム制御ユニット１２０１０は、車両の駆動力を発生させる内燃機関及び駆動モーター、駆動力を車輪に伝達する駆動力伝達機構、車両の操舵角を調整する操舵機構、車両の制動力を発生させる制動デバイスなどなどの駆動力発生デバイスの制御デバイスとして機能する。

車体システム制御ユニット１２０２０は、種々のプログラムに従って、車体に取り付けられた種々のデバイスの動作を制御する。例えば、車体システム制御ユニット１２０２０は、キーレスエントリーシステム、スマートキーシステム、パワーウィンドウデバイス、並びにヘッドランプ、バックランプ、ブレーキランプ、ブリンカー、及びフォグランプなどの種々のランプの制御デバイスとして機能する。この場合、キーの代わりとなる携帯機器から送信される電磁波、又は各種スイッチの信号を、車体システム制御ユニット１２０２０に入力することができる。車体システム制御ユニット１２０２０は、電波又は信号の入力を受信し、車両のドアロックデバイス、パワーウィンドウデバイス、ランプなどを制御する。

車両外部情報検出ユニット１２０３０は、車両制御システム１２０００が搭載されている車両の外側に関する情報を検出する。例えば、撮像ユニット１２０３１は、車両外部情報検出ユニット１２０３０に接続されている。車両外部情報検出ユニット１２０３０は、撮像ユニット１２０３１が車両外部画像をキャプチャすることを可能にし、当該キャプチャされた画像を受信する。車両外部情報検出ユニット１２０３０は、受信した画像に基づいて、人、車両、障害物、標識、荷物などの物体検出処理又は距離検出処理を行うことができる。

撮像ユニット１２０３１は、光を受け取り、受光量に応じた電気信号を出力する光学センサである。撮像ユニット１２０３１は、電気信号を画像又は距離測定情報として出力することができる。更に、撮像ユニット１２０３１によって受け取られる光は、可視光、又は赤外線などの不可視光であり得る。

車両内部情報検出ユニット１２０４０は、車両内部情報を検出する。例えば、運転者状態を検出する運転者状態検出ユニット１２０４１は、車両内部情報検出ユニット１２０４０に接続されている。例えば、運転者状態検出ユニット１２０４１は、運転者を撮像するカメラを含み、車両内部情報検出ユニット１２０４０は、運転者状態検出ユニット１２０４１から入力された検出情報に基づいて、運転者の疲労度又は集中度を計算してもよく、又は、運転者が覚醒しているかどうかを判定してもよい。

マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０又は車両内部情報検出ユニット１２０４０が取得した車両内部外情報に基づいて、駆動力発生デバイス、操舵機構、ブレーキデバイスの制御目標値を算出し、制御コマンドを駆動システム制御ユニット１２０１０に出力することができる。例えば、マイクロコンピュータ１２０５１は、先進運転支援システム（ＡＤＡＳ）の機能を実現するための協調制御を実行することができ、このＡＤＡＳには、車両間の衝突回避又は衝撃軽減、車間距離に基づく従属走行、車速維持走行、車両衝突警報、車線逸脱警報などが含まれる。

また、マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０又は車両内部情報検出ユニット１２０４０により取得された車両周辺の情報に基づいて、駆動力発生デバイス、操舵機構、ブレーキデバイスなどを制御することにより、運転者の動作に依存せずに自律走行する自動運転などの協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０によって取得された車両外部情報に基づいて、車体システム制御ユニット１２０２０に制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両外部情報検出ユニット１２０３０によって検出される先行車両又は対向車両の位置に対応するヘッドランプを制御することによって、ハイビームからロービームへの切り替えなどのグレア防止を実現する協調制御を行うことができる。

音声及び画像出力ユニット１２０５２は、音声と画像との間の少なくとも１つの出力信号を出力デバイスに転送し、当該出力デバイスは、車両の乗客又は車両の外側に情報を視覚的又は聴覚的に通知することができる。図３４の例では、出力デバイスとして、オーディオスピーカー１２０６１、表示ユニット１２０６２、及びインストルメントパネル１２０６３が例示されている。例えば、表示ユニット１２０６２は、オンボードディスプレイ又はヘッドアップディスプレイのうちの少なくとも１つを含んでもよい。

図３５は、撮像ユニット１２０３１の設置位置の一例を示す図である。

図３５では、撮像ユニット１２０３１として、撮像ユニット１２１０１、１２１０２、１２１０３、１２１０４、及び１２１０５が設けられている。

例えば、撮像ユニット１２１０１、１２１０２、１２１０３、１２１０４、及び１２１０５は、車両１２１００のフロントノーズ、サイドミラー、リアバンパー、バックドア、及び車室内のフロントガラスの上側などの位置に設置される。フロントノーズに設けられた撮像ユニット１２１０１、及び車室内のフロントガラスの上側に設けられた撮像ユニット１２１０５は、主に車両１２１００の前方の画像を取得する。サイドミラーに設けられた撮像ユニット１２１０２及び１２１０３は、主に車両１２１００の側方の画像を取得する。リアバンパー又はバックドアに設けられた撮像ユニット１２１０４は、主に車両１２１００の後方の画像を取得する。車室内のフロントガラス上部に設けられた撮像ユニット１２１０５は、主に、先行車、歩行者、障害物、信号機、交通標識、車線などの検知に使用することができる。

また、図３５は、撮像ユニット１２１０１～１２１０４の撮影範囲の一例を示している。画像キャプチャ範囲１２１１１は、フロントノーズに設けられた撮像ユニット１２１０１の画像キャプチャ範囲を表し、画像キャプチャ範囲１２１１２及び１２１１３は、それぞれ、サイドミラーに設けられた撮像ユニット１２１０２及び１２１０３の画像キャプチャ範囲を表し、画像キャプチャ範囲１２１１４は、リアバンパー又はバックドアに設けられた撮像ユニット１２１０４の画像キャプチャ範囲を表している。例えば、撮像ユニット１２１０１～１２１０４によってキャプチャされた複数の画像データを重ね合わせると、車両１２１００を上側から見たときの俯瞰画像を得ることができる。

撮像ユニット１２１０１～１２１０４のうちの少なくとも１つは、距離情報を取得する機能を有し得る。例えば、撮像ユニット１２１０１～１２１０４のうちの少なくとも１つは、複数の撮像要素を含むステレオカメラであってもよく、又は位相差検出のための画素を含む撮像要素であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像ユニット１２１０１～１２１０４から取得した距離情報に基づいて、画像キャプチャ範囲１２１１１～１２１１４内のそれぞれの３次元物体までの距離と、時間の経過に伴う距離の変化（車両１２１００に対する相対速度）とを取得することによって、特に車両１２１００の進行経路上で最も近い３次元物体であって、所定の速度（例えば、０ｋｍ／ｈ以上）で走行する車両１２１００とほぼ同じ方向に走行する３次元物体を、先行車両として抽出することができる。また、マイクロコンピュータ１２０５１は、事前に先行車両の前に固定された車両間の距離を設定して、自動ブレーキ制御（後続停止制御も含む）、自動加速制御（後続加速制御も含む）などを行うことができる。以上のように、運転者の操作などに依存することなく、車両が自律走行する自動運転の協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像ユニット１２１０１～１２１０４から取得した距離情報に基づいて、複数の３次元物体データを二輪車のデータ、代表的な車両のデータ、大型車両のデータ、歩行者のデータ、及び電柱などのその他の３次元物体のデータに分類することにより、３次元物体に関連する３次元物体データを抽出することができ、かつ、自動障害物回避のために当該３次元物体データを使用することができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺にある障害物を、車両１２１００の運転者が視覚的に認識できる障害物と、運転者が視覚的に認識しにくい障害物とに区別する。また、マイクロコンピュータ１２０５１は、障害物の各々との衝突の危険度を示す衝突危険度を判定する。衝突リスクが設定値以上で衝突が発生する可能性がある状況では、マイクロコンピュータ１２０５１は、オーディオスピーカー１２０６１又は表示ユニット１２０６２を介して運転者に警報を出力することによって、又は駆動システム制御ユニット１２０１０を介して強制減速又は回避ステアリングを実行することによって、衝突回避のための運転を支援することができる。

撮像ユニット１２１０１～１２１０４のうちの少なくとも１つは、赤外線を検出する赤外線カメラであり得る。例えば、マイクロコンピュータ１２０５１は、撮像ユニット１２１０１～１２１０４によってキャプチャされた画像内に歩行者が存在するかどうかを判定することによって、歩行者を認識することができる。例えば、歩行者認識は、撮像ユニット１２１０１～１２１０４によって赤外線カメラとしてキャプチャされた画像内の特定の点を抽出する手順と、物体が歩行者であるかどうかを判断するために、物体の輪郭線を示す一連の特定の点に対してパターンマッチング処理を実行する手順とによって実行される。マイクロコンピュータ１２０５１が撮像ユニット１２１０１～１２１０４によってキャプチャされた画像上に歩行者が存在すると判定し、歩行者を認識した場合、音声及び画像出力ユニット１２０５２は、認識された歩行者を強調するために、表示ユニット１２０６２を制御して、四角形の輪郭線を重ねて表示する。また、音声及び画像出力ユニット１２０５２は、表示ユニット１２０６２を制御して、歩行者などを示すアイコンを所望の位置に表示することができる。

これまでに、本開示による技術が適用可能な車両制御システムの一例について説明した。本開示による技術は、上記構成のうち、撮像ユニット１２０３１、運転者状態検出ユニット１２０４１などに適用可能である。

これまでに、本開示の実施形態について説明したが、本開示の技術的範囲は、上記の実施形態に限定されず、本開示の要旨から逸脱しない範囲で種々の変形例が可能である。更に、他の実施形態及び変形例における構成要素は、適切に組み合わせることができる。更に、必要に応じて、種々の実施形態を互いに組み合わせることができる。

更に、本明細書に記載されている実施形態における効果は例示に過ぎず、他の効果が制限なしに存在し得る。

更に、本技術は、以下の構成を採用することができる。
（１）
第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域を含む第１の画素と、
前記第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路であって、前記第１の変換器が、前記第１の光電変換領域に結合された第１のトランジスタ及び前記第１のトランジスタに結合された第２のトランジスタを含む、第１の読み出し回路と、
前記第１の基板上の配線層であって、前記第１の光電変換領域と重なる第１の配置と、前記第１及び第２のトランジスタと重なる第２の配置とで配置された第１のレベルの配線を含み、前記第２の配置が、前記第１の配置とは異なる、配線層と、
を含む、撮像デバイス。
（２）
第１の静電容量が、前記第１の光電変換領域に結合された第１のノードと、前記第１の光電変換領域に結合された第２のノードとの間に存在し、第２の静電容量が、少なくとも前記第１のノードと、前記第１及び第２のトランジスタに結合された第３のノードとの間に存在し、前記第２の配置が、前記第１の静電容量に対する前記第２の静電容量の所望の比率を達成する、（１）に記載の撮像デバイス。
（３）
前記第１の静電容量に対する前記第２の静電容量の前記所望の比率が、約０．３２である、（１）又は（２）のうちの１又は複数に記載の撮像デバイス。
（４）
前記第１のノードが、前記光電変換領域のカソードと前記第１のトランジスタとの間にあり、前記第２のノードが、前記光電変換領域のアノードと電位を受け取る共通ノードとの間にあり、前記第３のノードが、前記第１のトランジスタのゲートと前記第２のトランジスタとの間にある、（１）～（３）のうちの１又は複数に記載の撮像デバイス。
（５）
前記電位が、負電位であり、前記第１のトランジスタのソースが、前記第１の光電変換領域に結合され、前記ソースが、平面視において、前記第１のトランジスタのドレインよりも広い、（１）～（４）のうちの１又は複数に記載の撮像デバイス。
（６）
前記第１の配置が、第１の方向又は前記第１の方向に垂直な第２の方向に延在する一定の間隔で位置決めされた線形配線セグメントを含み、前記第２の配置が、１又は複数の非線形形状の配線セグメントを含む、（１）～（５）のうちの１又は複数に記載の撮像デバイス。
（７）
前記１又は複数の非線形形状のセグメントが、前記第１のトランジスタのゲート及び前記第２のトランジスタのドレインと重なる第１の非線形形状のセグメントと、前記第１のトランジスタのドレイン及び前記第２のトランジスタのゲートと重なる第２の非線形形状のセグメントと、を含む、（１）～（６）のうちの１又は複数に記載の撮像デバイス。
（８）
前記配線層が、
前記第１の画素と重なる第２のレベルの配線を更に含み、前記第２のレベルの配線が、前記第１の光電変換領域と重なり、前記第１の方向又は前記第２の方向に延在する第３の配線を含む、（１）～（７）のうちの１又は複数に記載の撮像デバイス。
（９）
前記第１の基板にボンディングされ、前記第１の対数電圧信号を処理するための論理回路を含む第２の基板を更に含み、前記第１のレベルの配線の第１の配線及び前記第２のレベルの前記第３の配線が、前記光電変換領域を通過した光から前記第２の基板を遮蔽する、（１）～（８）のうちの１又は複数に記載の撮像デバイス。
（１０）
前記第３の配線が、平面視において、前記第１の配線間の空間に存在する、（１）～（９）のうちの１又は複数に記載の撮像デバイス。
（１１）
前記第１の変換器が、
第３のトランジスタ及び第４のトランジスタを更に含む、（１）～（１０）のうちの１又は複数に記載の撮像デバイス。
（１２）
前記第１のレベルの配線及び前記第２のレベルの配線が、前記第１の変換器のために少なくとも１つの信号を受信する、（１）～（１１）のうちの１又は複数に記載の撮像デバイス。
（１３）
前記少なくとも１つの信号が、電源信号、接地信号、及び負電位を有する共通信号のうちの１又は複数を含む、（１）～（１２）のうちの１又は複数に記載の撮像デバイス。
（１４）
前記第１の基板に配設され、入射光を第２の電荷に変換する第２の光電変換領域を含む第２の画素と、
前記第２の電荷を第２の対数電圧信号に変換する第２の変換器を含む第２の読み出し回路であって、前記第２の変換器が、前記第２の光電変換領域に結合された第３のトランジスタ及び前記第３のトランジスタに結合された第４のトランジスタを含み、第３の静電容量が、前記第２の光電変換領域に結合された第４のノードと、前記第２の光電変換領域に結合された第５のノードとの間に存在し、第４の静電容量が、前記第４のノードと、前記第３及び第４のトランジスタに結合された第６のノードとの間に存在する、第２の読み出し回路と、
前記第１の画素と前記第２の画素との間の分離構造と、を更に含み、
前記第１のレベルの配線が、前記第２の画素と重なり、前記第４の静電容量に対する前記第３の静電容量の所望の比率を達成するように配置されている、（１）～（１３）のうちの１又は複数に記載の撮像デバイス。
（１５）
第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域を含む第１の画素と、
前記第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路であって、前記第１の変換器が、前記第１の光電変換領域に結合された第１のトランジスタ及び前記第１のトランジスタに結合された第２のトランジスタを含む、第１の読み出し回路と、
前記第１の基板上の配線層であって、第１のレベルの配線を含み、前記第１のレベルの配線が、前記第１の光電変換領域と重なる線形形状の配線セグメントを含む第１の配線配置と、前記第１及び第２のトランジスタと重なる１又は複数の非線形形状の配線セグメントを含む第２の配線配置と、を含む、配線層と、
を含む、撮像デバイス。
（１６）
前記線形形状の配線セグメントが、一定の間隔で配置され、第１の方向又は前記第１の方向に垂直な第２の方向に延在する、（１５）に記載の撮像デバイス。
（１７）
前記配線層が、
前記第１のレベルの配線よりも前記第１の光電変換領域から更に離れ、前記第１のレベルの配線間の空間と重なり合う第２のレベルの配線を更に含む、（１５）又は（１６）のうちの１又は複数に記載の撮像デバイス。
（１８）
前記第２の配線配置が、前記第１及び第２のトランジスタへの電気的接続を行う、（１５）～（１７）のうちの１又は複数に記載の撮像デバイス。
（１９）
前記第１の基板にボンディングされた第２の基板を更に含み、前記第２の基板が、前記第１のレベルの配線を介して前記第１の変換器に電気的に接続された論理回路を含む、（１５）～（１８）のうちの１又は複数に記載の撮像デバイス。
（２０）
第１の画素を含む第１の基板であって、前記第１の画素が、
前記第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域と、
前記第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路であって、前記第１の変換器が、前記第１の光電変換領域に結合された第１のトランジスタ及び前記第１のトランジスタに結合された第２のトランジスタを含む、第１の読み出し回路と、
を含む、第１の基板と、
前記第１の基板上の配線層であって、前記第１の光電変換領域と重なる第１の配置と、前記第１及び第２のトランジスタと重なる第２の配置とで配置された第１のレベルの配線を含み、前記第２の配置が、前記第１の配置とは異なる、配線層と、
前記第１の基板にボンディングされ、前記第１の対数電圧信号を処理するための論理回路を含む第２の基板と
を含む、撮像デバイス。

Claims (20)

1. 第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域を含む第１の画素と、
   前記第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路であって、前記第１の変換器が、前記第１の光電変換領域に結合された第１のトランジスタ及び前記第１のトランジスタに結合された第２のトランジスタを含む、第１の読み出し回路と、
   前記第１の基板上の配線層であって、前記第１の光電変換領域と重なる第１の配置と、前記第１及び第２のトランジスタと重なる第２の配置とで配置された第１のレベルの配線を含み、前記第２の配置が、前記第１の配置とは異なる、配線層と、
   を含む、撮像デバイス。
2. 第１の静電容量が、前記第１の光電変換領域に結合された第１のノードと、前記第１の光電変換領域に結合された第２のノードとの間に存在し、第２の静電容量が、少なくとも前記第１のノードと、前記第１及び第２のトランジスタに結合された第３のノードとの間に存在し、前記第２の配置が、前記第１の静電容量に対する前記第２の静電容量の所望の比率を達成する、請求項１に記載の撮像デバイス。
3. 前記第１の静電容量に対する前記第２の静電容量の前記所望の比率が、約０．３２である、請求項２に記載の撮像デバイス。
4. 前記第１のノードが、前記光電変換領域のカソードと前記第１のトランジスタとの間にあり、前記第２のノードが、前記光電変換領域のアノードと電位を受け取る共通ノードとの間にあり、前記第３のノードが、前記第１のトランジスタのゲートと前記第２のトランジスタとの間にある、請求項２に記載の撮像デバイス。
5. 前記電位が、負電位であり、前記第１のトランジスタのソースが、前記第１の光電変換領域に結合され、前記ソースが、平面視において、前記第１のトランジスタのドレインよりも広い、請求項４に記載の撮像デバイス。
6. 前記第１の配置が、第１の方向又は前記第１の方向に垂直な第２の方向に延在する一定の間隔で位置決めされた線形配線セグメントを含み、前記第２の配置が、１又は複数の非線形形状の配線セグメントを含む、請求項１に記載の撮像デバイス。
7. 前記１又は複数の非線形形状のセグメントが、前記第１のトランジスタのゲート及び前記第２のトランジスタのドレインと重なる第１の非線形形状のセグメントと、前記第１のトランジスタのドレイン及び前記第２のトランジスタのゲートと重なる第２の非線形形状のセグメントと、を含む、請求項６に記載の撮像デバイス。
8. 前記配線層が、
   前記第１の画素と重なる第２のレベルの配線を更に含み、前記第２のレベルの配線が、前記第１の光電変換領域と重なり、前記第１の方向又は前記第２の方向に延在する第３の配線を含む、
   請求項１に記載の撮像デバイス。
9. 前記第１の基板にボンディングされ、前記第１の対数電圧信号を処理するための論理回路を含む第２の基板を更に含み、前記第１のレベルの配線の第１の配線及び前記第２のレベルの前記第３の配線が、前記光電変換領域を通過した光から前記第２の基板を遮蔽する、
   請求項８に記載の撮像デバイス。
10. 前記第３の配線が、平面視において、前記第１の配線間の空間に存在する、請求項９に記載の撮像デバイス。
11. 前記第１の変換器が、
    第３のトランジスタ及び第４のトランジスタを更に含む、
    請求項９に記載の撮像デバイス。
12. 前記第１のレベルの配線及び前記第２のレベルの配線が、前記第１の変換器のために少なくとも１つの信号を受信する、請求項１１に記載の撮像デバイス。
13. 前記少なくとも１つの信号が、電源信号、接地信号、及び負電位を有する共通信号のうちの１又は複数を含む、請求項１２に記載の撮像デバイス。
14. 前記第１の基板に配設され、入射光を第２の電荷に変換する第２の光電変換領域を含む第２の画素と、
    前記第２の電荷を第２の対数電圧信号に変換する第２の変換器を含む第２の読み出し回路であって、前記第２の変換器が、前記第２の光電変換領域に結合された第３のトランジスタ及び前記第３のトランジスタに結合された第４のトランジスタを含み、第３の静電容量が、前記第２の光電変換領域に結合された第４のノードと、前記第２の光電変換領域に結合された第５のノードとの間に存在し、第４の静電容量が、前記第４のノードと、前記第３及び第４のトランジスタに結合された第６のノードとの間に存在する、第２の読み出し回路と、
    前記第１の画素と前記第２の画素との間の分離構造と、
    を更に含み、
    前記第１のレベルの配線が、前記第２の画素と重なり、前記第４の静電容量に対する前記第３の静電容量の所望の比率を達成するように配置されている、
    請求項１に記載の撮像デバイス。
15. 第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域を含む第１の画素と、
    前記第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路であって、前記第１の変換器が、前記第１の光電変換領域に結合された第１のトランジスタ及び前記第１のトランジスタに結合された第２のトランジスタを含む、第１の読み出し回路と、
    前記第１の基板上の配線層であって、第１のレベルの配線を含み、前記第１のレベルの配線が、前記第１の光電変換領域と重なる線形形状の配線セグメントを含む第１の配線配置と、前記第１及び第２のトランジスタと重なる１又は複数の非線形形状の配線セグメントを含む第２の配線配置と、を含む、配線層と、
    を含む、撮像デバイス。
16. 前記線形形状の配線セグメントが、一定の間隔で配置され、第１の方向又は前記第１の方向に垂直な第２の方向に延在する、請求項１５に記載の撮像デバイス。
17. 前記配線層が、
    前記第１のレベルの配線よりも前記第１の光電変換領域から更に離れ、前記第１のレベルの配線間の空間と重なり合う第２のレベルの配線を更に含む、
    請求項１６に記載の撮像デバイス。
18. 前記第２の配線配置が、前記第１及び第２のトランジスタへの電気的接続を行う、請求項１５に記載の撮像デバイス。
19. 前記第１の基板にボンディングされた第２の基板を更に含み、前記第２の基板が、前記第１のレベルの配線を介して前記第１の変換器に電気的に接続された論理回路を含む、
    請求項１５に記載の撮像デバイス。
20. 第１の画素を含む第１の基板であって、前記第１の画素が、
    前記第１の基板に配設され、入射光を第１の電荷に変換する第１の光電変換領域と、
    前記第１の電荷を第１の対数電圧信号に変換する第１の変換器を含む第１の読み出し回路であって、前記第１の変換器が、前記第１の光電変換領域に結合された第１のトランジスタ及び前記第１のトランジスタに結合された第２のトランジスタを含む、第１の読み出し回路と、
    を含む、第１の基板と、
    前記第１の基板上の配線層であって、前記第１の光電変換領域と重なる第１の配置と、前記第１及び第２のトランジスタと重なる第２の配置とで配置された第１のレベルの配線を含み、前記第２の配置が、前記第１の配置とは異なる、配線層と、
    前記第１の基板にボンディングされ、前記第１の対数電圧信号を処理するための論理回路を含む第２の基板と
    を含む、撮像デバイス。

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