WO2020100663A1 - 固体撮像装置及び撮像装置 - Google Patents

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和生 野本
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Definitions

  • the present disclosure relates to a solid-state imaging device and an imaging device.
  • a synchronous solid-state imaging device that captures image data (frame) in synchronization with a synchronization signal such as a vertical synchronization signal has been used in an imaging device or the like.
  • image data can be acquired only every cycle (for example, 1/60 seconds) of a synchronous signal, so that higher-speed processing can be performed in the fields related to traffic and robots. It will be difficult to respond when requested. Therefore, an asynchronous solid-state imaging device has been proposed in which a detection circuit that detects in real time that the amount of received light exceeds a threshold value as an address event is provided.
  • An asynchronous solid-state image sensor that detects an address event for each pixel is also called a DVS (Dynamic Vision Sensor).
  • a general DVS detects whether or not an address event is fired based on a photoelectric conversion element that generates an electric charge according to the amount of received light and a change in the photocurrent current value due to the electric charge generated in the photoelectric conversion element.
  • Circuit hereinafter, referred to as a pixel circuit
  • dark current from the photoelectric conversion element flows into the transistor forming the pixel circuit, which deteriorates the noise characteristics of the DVS. There is a problem of being lost.
  • the present disclosure proposes a solid-state imaging device and an imaging device capable of improving noise characteristics.
  • a solid-state imaging device includes a plurality of photoelectric conversion elements that are arranged in a two-dimensional lattice shape in a matrix direction and that each generate a charge according to an amount of received light.
  • a detection unit that detects a photocurrent based on charges generated in a plurality of photoelectric conversion elements, and the photoelectric conversion element and at least a part of the detection unit are arranged on different chips.
  • FIG. 1 is a block diagram showing a schematic configuration example of a solid-state imaging device and an imaging device according to a first embodiment. It is a figure which shows the example of a laminated structure of the solid-state imaging device which concerns on 1st Embodiment. It is a block diagram which shows the functional structural example of the solid-state imaging device which concerns on 1st Embodiment.
  • FIG. 3 is a circuit diagram showing a schematic configuration example of a unit pixel according to the first embodiment. 3 is a block diagram illustrating a schematic configuration example of an address event detection unit according to the first embodiment.
  • FIG. It is a circuit diagram which shows the other structural example of the current voltage conversion circuit which concerns on 1st Embodiment.
  • FIG. 3 is a circuit diagram showing a schematic configuration example of a subtractor and a quantizer according to the first embodiment. It is sectional drawing which shows the cross-section example of a solid-state imaging device which concerns on 1st Embodiment. It is a top view showing the example of the floor map of the 1st chip concerning a 1st embodiment. It is a top view showing the example of the floor map of the 2nd chip concerning a 1st embodiment.
  • FIG. 7 is a plan view showing another example of the floor map of the second chip according to the first embodiment. 7 is a graph showing the relationship between current and noise in a transistor. It is sectional drawing which shows the example of a schematic structure of the transistor which concerns on 2nd Embodiment.
  • FIG. 14 is a graph showing current-voltage characteristics of the transistor illustrated in FIG. 13. It is a schematic diagram which shows the other structural example of the transistor which concerns on 2nd Embodiment. It is a schematic diagram which shows the further another structural example of the transistor which concerns on 2nd Embodiment. It is sectional drawing which shows an example of the manufacturing process of the solid-state imaging device which concerns on 3rd Embodiment (the 1). It is sectional drawing which shows an example of the manufacturing process of the solid-state imaging device which concerns on 3rd Embodiment (the 2). It is sectional drawing which shows an example of the manufacturing process of the solid-state imaging device which concerns on 3rd Embodiment (the 3).
  • FIG. 9 is a schematic diagram showing a configuration example of a pixel block when an X-Trans (registered trademark) type array is adopted as a color filter array. It is a schematic diagram which shows the structural example of a pixel block when quad Bayer array is employ
  • 20 is a timing chart showing an example of the operation of the solid-state imaging device according to the tenth embodiment. It is a flow chart which shows an example of operation of the solid-state imaging device concerning a 10th embodiment. It is a top view which shows the floor map example of the 1st chip which concerns on the 1st example of 10th Embodiment. It is a top view showing the example of the floor map of the 2nd chip concerning the 1st example of a 10th embodiment. It is a top view showing the example of the floor map of the 1st chip concerning the 2nd example of a 10th embodiment. It is a top view showing the example of the floor map of the 2nd chip concerning the 2nd example of a 10th embodiment.
  • Second Embodiment 3.1 Improvement of Noise Characteristics of Transistor 3.1.1 Use of FDSOI (Fully Depleted Silicon On Insulator) 3.1.2 Use of Tunnel FET and FinFET 3.2 Action / Effect 4.
  • Third embodiment 4.1 Solid-state imaging device manufacturing process 4.2 Action / effect 5.
  • Cross-sectional structure example of solid-state imaging device 5.3
  • Floor map example 5.4
  • Action / effect 6.
  • Fifth embodiment 7. 6.
  • the unit pixel in the present description is a minimum unit of a pixel including one photoelectric conversion element (also referred to as a light receiving element), and corresponds to each dot in image data read from an image sensor, for example.
  • the address event is an event that occurs at each address assigned to each of a plurality of unit pixels arranged in a two-dimensional lattice, and is, for example, a current (hereinafter referred to as a photocurrent) based on a charge generated in a photoelectric conversion element. ) The current value or the amount of change thereof exceeds a certain threshold value.
  • a general DVS adopts a configuration in which the photoelectric conversion element and the pixel circuit are arranged on the same substrate.
  • the dark current from the photoelectric conversion element flows into each transistor forming the pixel circuit, which deteriorates the noise characteristic of the DVS. There are cases.
  • the proportion of the photoelectric conversion element on the light receiving surface decreases, and as a result, the quantum efficiency for incident light (hereinafter, referred to as light receiving efficiency) decreases.
  • the noise characteristics are deteriorated.
  • FIG. 1 is a block diagram showing a schematic configuration example of the solid-state imaging device and the imaging device according to the first embodiment.
  • the imaging device 100 includes, for example, an imaging lens 110, a solid-state imaging device 200, a recording unit 120, and a control unit 130.
  • the imaging device 100 a camera mounted on an industrial robot, a vehicle-mounted camera, or the like is assumed.
  • the imaging lens 110 is an example of an optical system that collects incident light and forms an image on the light receiving surface of the solid-state imaging device 200.
  • the light receiving surface may be a surface on which the photoelectric conversion elements in the solid-state imaging device 200 are arranged.
  • the solid-state imaging device 200 photoelectrically converts incident light to generate image data. Further, the solid-state imaging device 200 executes predetermined signal processing such as noise removal and white balance adjustment on the generated image data.
  • the result obtained by this signal processing and the detection signal indicating whether or not the address event is fired are output to the recording unit 120 via the signal line 209. The method of generating the detection signal indicating whether or not the address event is fired will be described later.
  • the recording unit 120 is composed of, for example, a flash memory, a DRAM (Dynamic Random Access Memory), an SRAM (Static Random Access Memory), etc., and records the data input from the solid-state imaging device 200.
  • the control unit 130 is configured by, for example, a CPU (Central Processing Unit) and the like, and outputs various instructions via the signal line 139 to control each unit in the imaging device 100 such as the solid-state imaging device 200.
  • a CPU Central Processing Unit
  • FIG. 2 is a diagram showing a stacked structure example of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 200 has a structure in which a light receiving chip 201 and a detection chip 202 are vertically stacked.
  • the light receiving chip 201 has, for example, a two-layer laminated structure in which a first chip 201a in which photoelectric conversion elements are arranged and a second chip 201b in which pixel circuits are arranged are attached.
  • the bonding between the first chip 201a and the second chip 201b and the bonding between the light receiving chip 201 (specifically, the second chip 201b) and the detection chip 202 are performed by, for example, flattening the respective bonding surfaces. It is possible to use so-called direct bonding, which is a method of bonding by means of inter-electron force. However, the present invention is not limited to this, and for example, so-called Cu-Cu bonding for bonding the electrode pads made of copper (Cu) formed on the bonding surfaces to each other, so-called bump bonding, or the like can also be used. ..
  • the light receiving chip 201 and the detection chip 202 are electrically connected to each other, for example, through a connecting portion such as a TSV (Through-Silicon Via) penetrating the semiconductor substrate.
  • the connection using the TSV includes, for example, a so-called twin TSV system in which two TSVs, a TSV provided on the light receiving chip 201 and a TSV provided from the light receiving chip 201 to the detection chip 202, are connected on the outside of the chip, and a light receiving method.
  • a so-called shared TSV system or the like, in which both are connected by a TSV penetrating from the chip 201 to the detection chip 202, can be adopted.
  • FIG. 3 is a block diagram illustrating a functional configuration example of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device 200 includes a drive circuit 211, a signal processing unit 212, an arbiter 213, and a pixel array unit 300.
  • a plurality of unit pixels are arranged in a two-dimensional grid pattern.
  • the unit pixel will be described in detail later, but for example, a photoelectric conversion element such as a photodiode and whether or not the current value of the photocurrent due to the charges generated in the photoelectric conversion element or the amount of change thereof exceeds a predetermined threshold value.
  • a pixel circuit (corresponding to an address event detection unit 400 described later in the present embodiment) that detects whether or not an address event is fired based on
  • the pixel circuit can be shared by a plurality of photoelectric conversion elements.
  • each unit pixel is configured to include one photoelectric conversion element and a shared pixel circuit.
  • the plurality of unit pixels of the pixel array unit 300 may be grouped into a plurality of pixel blocks each including a predetermined number of unit pixels.
  • a set of unit pixels or pixel blocks arranged in the horizontal direction is referred to as a “row”, and a set of unit pixels or pixel blocks arranged in the direction perpendicular to the row is referred to as a “column”.
  • Each unit pixel outputs a request to read a signal from the unit pixel to the arbiter 213 when an address event firing is detected in the pixel circuit.
  • the arbiter 213 arbitrates a request from one or more unit pixels, and based on the arbitration result, sends a predetermined response to the unit pixel that issued the request.
  • the unit pixel that receives this response outputs a detection signal indicating the firing of the address event to the drive circuit 211 and the signal processing unit 212.
  • the drive circuit 211 sequentially drives the unit pixels that have output the detection signal, so that the unit pixel in which the firing of the address event has been detected outputs to the signal processing unit 212, for example, a signal according to the amount of received light.
  • the signal processing unit 212 executes predetermined signal processing on the signal input from the unit pixel, and supplies the result of this signal processing and the detection signal of the address event to the recording unit 120 via the signal line 209. ..
  • FIG. 4 is a circuit diagram showing a schematic configuration example of the unit pixel according to the first embodiment.
  • the unit pixel 310 includes, for example, a light receiving section 330 and an address event detecting section 400.
  • the logic circuit 210 in FIG. 4 may be, for example, a logic circuit including the drive circuit 211, the signal processing unit 212, and the arbiter 213 in FIG.
  • the light receiving section 330 includes a photoelectric conversion element 333 such as a photodiode, and the output thereof is connected to the address event detecting section 400.
  • the address event detection unit 400 includes, for example, a current / voltage conversion unit 410 and a subtractor 430. However, the address event detection unit 400 further includes a buffer, a quantizer, and a transfer unit. Details of the address event detection unit 400 will be described later with reference to FIG.
  • the photoelectric conversion element 333 of the light receiving section 330 photoelectrically converts incident light to generate electric charges.
  • the electric charge generated in the photoelectric conversion element 333 is input to the address event detection unit 400 as a photocurrent having a current value corresponding to the amount of the electric charge.
  • FIG. 5 is a block diagram showing a schematic configuration example of the address event detection unit according to the first embodiment.
  • the address event detection unit 400 includes a buffer 420 and a transfer unit 450 in addition to the current-voltage conversion unit 410, the subtractor 430, and the quantizer 440 also shown in FIG.
  • the current-voltage converter 410 converts the photocurrent from the light receiver 330 into its logarithmic voltage signal, and outputs the voltage signal generated thereby to the buffer 420.
  • the buffer 420 corrects the voltage signal from the current-voltage converter 410 and outputs the corrected voltage signal to the subtractor 430.
  • the subtractor 430 lowers the voltage level of the voltage signal from the buffer 420 according to the row drive signal from the drive circuit 211, and outputs the reduced voltage signal to the quantizer 440.
  • the quantizer 440 quantizes the voltage signal from the subtractor 430 into a digital signal, and outputs the digital signal thus generated to the transfer unit 450 as a detection signal.
  • the transfer unit 450 transfers the detection signal from the quantizer 440 to the signal processing unit 212 and the like.
  • the transfer unit 450 outputs, to the arbiter 213, a request for requesting transmission of an address event detection signal from the transfer unit 450 to the drive circuit 211 and the signal processing unit 212, for example, when the firing of an address event is detected. .
  • the transfer unit 450 receives the response to the request from the arbiter 213, the transfer unit 450 outputs the detection signal to the drive circuit 211 and the signal processing unit 212.
  • the current-voltage conversion unit 410 in the configuration shown in FIG. 5 includes, for example, an LG transistor 411, an amplification transistor 412, and a constant current circuit 415, as shown in FIG. It may be a so-called source follower type current-voltage converter provided.
  • the present invention is not limited to this, and for example, a so-called gain boost type including two LG transistors 411 and 413, two amplification transistors 412 and 414, and a constant current circuit 415 as illustrated in FIG. It may be a current-voltage converter.
  • the source of the LG transistor 411 and the gate of the amplification transistor 412 are connected to, for example, the cathode of the photoelectric conversion element 333 of the light receiving unit 330.
  • the drain of the LG transistor 411 is connected to the power supply terminal VDD, for example.
  • the constant current circuit 415 may be composed of, for example, a load MOS transistor such as a P-type MOS (Metal-Oxide-Semiconductor) transistor.
  • the source of the LG transistor 411 and the gate of the amplification transistor 412 are connected to, for example, the cathode of the photoelectric conversion element 333 of the light receiving unit 330.
  • the drain of the LG transistor 411 is connected to the source of the LG transistor 413 and the gate of the amplification transistor 412, for example.
  • the drain of the LG transistor 413 is connected to, for example, the power supply terminal VDD.
  • the source of the amplification transistor 414 is connected to the gate of the LG transistor 411 and the drain of the amplification transistor 412.
  • the drain of the amplification transistor 414 is connected to the power supply terminal VDD via the constant current circuit 415, for example.
  • a loop-shaped source follower circuit is configured by establishing the connection relationship as shown in FIG. 4 or 6.
  • the photocurrent from the light receiving section 330 is converted into a logarithmic voltage signal corresponding to the charge amount.
  • the LG transistors 411 and 413 and the amplification transistors 412 and 414 may each be configured by, for example, an NMOS transistor.
  • FIG. 7 is a circuit diagram showing a schematic configuration example of the subtractor and the quantizer according to the first embodiment.
  • the subtractor 430 includes capacitors 431 and 433, an inverter 432, and a switch 434.
  • the quantizer 440 also includes a comparator 441.
  • One end of the capacitor 431 is connected to the output terminal of the buffer 420, and the other end is connected to the input terminal of the inverter 432.
  • the capacitor 433 is connected in parallel with the inverter 432.
  • the switch 434 opens and closes a path connecting both ends of the capacitor 433 according to a row drive signal.
  • the inverter 432 inverts the voltage signal input via the capacitor 431.
  • the inverter 432 outputs the inverted signal to the non-inverting input terminal (+) of the comparator 441.
  • (5) represents the subtraction operation of the voltage signal, and the gain of the subtraction result is C1 / C2. Since it is usually desired to maximize the gain, it is preferable to design C1 large and C2 small. On the other hand, if C2 is too small, kTC noise may increase and noise characteristics may be deteriorated. Therefore, the capacity reduction of C2 is limited to a range in which noise can be allowed. Further, since the address event detection unit 400 including the subtractor 430 is mounted for each unit pixel, there is a restriction on the area of the capacitors C1 and C2. In consideration of these, the values of the capacitors C1 and C2 are determined.
  • the comparator 441 compares the voltage signal from the subtractor 430 with the predetermined threshold voltage Vth applied to the inverting input terminal ( ⁇ ). The comparator 441 outputs a signal indicating the comparison result to the transfer unit 450 as a detection signal.
  • the above-described gain A of the entire address event detection unit 400 is expressed by the following equation (6) when the conversion gain of the current-voltage conversion unit 410 is CG log and the gain of the buffer 420 is “1”.
  • i photo _n is the photocurrent of the n-th unit pixel, and its unit is, for example, ampere (A).
  • N is the number of unit pixels 310 in the pixel block, and is “1” in this embodiment.
  • the light receiving unit 330 is arranged, for example, in the first chip 201a in the light receiving chip 201 shown in FIG.
  • the LG transistor 411 and the amplification transistor 412 in the current-voltage converter 410 of the detector 400) are arranged, for example, in the second chip 201b in the light-receiving chip 201 shown in FIG.
  • other configurations hereinafter, reference numerals of other circuit configurations are “510”) are arranged in the detection chip 202, for example.
  • the configuration arranged on the second chip 201b is referred to as an upper layer pixel circuit 500.
  • the upper layer pixel circuit 500 includes an LG transistor 411 and an amplification transistor 412.
  • the upper layer pixel circuit 500 includes two LG transistors 411 and 413 and two amplification transistors 412 and 414.
  • the light receiving portion 330 arranged on the first chip 201a and the upper layer pixel circuit 500 arranged on the second chip 201b are, for example, the first chip 201a to the second chip 201a. It is electrically connected via a connecting portion 501 penetrating to 201b.
  • the upper layer pixel circuit 500 arranged on the second chip 201b and the other circuit configuration 510 arranged on the detection chip 202 are connected via, for example, a connection portion 502 penetrating from the second chip 201b to the detection chip 202. It is electrically connected.
  • connecting portions 501 and 502 can be configured by, for example, TSV, Cu—Cu joints, bump joints, or the like.
  • FIG. 8 is a cross-sectional view showing an example of the cross-sectional structure of the solid-state imaging device according to the first embodiment. Note that FIG. 8 shows an example of a sectional structure when the solid-state imaging device 200 is cut along a plane perpendicular to the light incident surface (light receiving surface).
  • the solid-state imaging device 200 has a structure in which a detection chip 202 is further bonded to a light receiving chip 201 having a laminated structure formed by bonding a first chip 201a and a second chip 201b.
  • the bonding surface 610 between the first chip 201a and the second chip 201b and the bonding surface 620 between the light receiving chip 201 and the detection chip 202 may be surfaces directly bonded, for example.
  • Cu—Cu bonding, bump bonding, or the like can be used instead of direct bonding.
  • the first chip 201a includes, for example, a semiconductor substrate 601 and an interlayer insulating film 608.
  • a photoelectric conversion element 333 (light receiving section 330) including an n-type semiconductor region 606 and a p-type semiconductor region 605 surrounding the n-type semiconductor region 606 is formed.
  • the photoelectric conversion element 333 receives incident light incident from the back surface side of the semiconductor substrate 601 via the on-chip lens 602.
  • a flattening film 603 that flattens the surface on which the on-chip lens 602 is mounted, a color filter (not shown), or the like may be provided.
  • the n-type semiconductor region 606 is a charge storage region that stores charges (electrons) generated by photoelectric conversion.
  • the impurity concentration on the side opposite to the light incident surface may be higher than the impurity concentration on the light incident surface side (lower surface side). That is, the photoelectric conversion element 333 has a HAD (Hole-Accumulation Diode) structure, and suppresses generation of dark current at each interface between the lower surface side and the upper surface side of the n-type semiconductor region 606.
  • the p-type semiconductor region 605 may be formed.
  • the semiconductor substrate 601 is provided with a pixel separation unit 604 that electrically and optically separates the plurality of photoelectric conversion elements 333 in a two-dimensional lattice shape when viewed from the back surface side, and is divided by the pixel separation unit 604.
  • the photoelectric conversion element 333 is provided in the formed rectangular area.
  • each photoelectric conversion element 333 the anode is grounded, and the cathode is provided with a contact layer 607 for taking out charges generated in the photoelectric conversion element 333.
  • the interlayer insulating film 608 is an isolator that electrically separates the first chip 201a and the second chip 201b, and is provided on the front surface side of the semiconductor substrate 601, that is, on the bonding side with the second chip 201b.
  • the bonding surface 610 of the interlayer insulating film 608 is flattened for direct bonding with the second chip 201b, for example.
  • the second chip 201b includes, for example, a semiconductor substrate 611, an interlayer insulating film 612, and a wiring layer 613.
  • the LG transistor 411 and the amplification transistor 412 are formed on the semiconductor substrate 611 as the upper layer pixel circuit 500.
  • the source of the LG transistor 411 and the gate of the amplification transistor 412 are, for example, the TSV 501a penetrating from the upper surface of the interlayer insulating film 612 to the contact layer 607 formed on the semiconductor substrate 601 through the semiconductor substrate 611 and the interlayer insulating film 608, and the interlayer The TSV 501b penetrating from the upper surface of the insulating film 612 to the source of the LG transistor 411, the TSV 501c penetrating from the upper surface of the interlayer insulating film 612 to the gate of the amplification transistor 412, and the TSV 501a, 501b and 501c on the upper surface side of the interlayer insulating film 612. It is electrically connected to the contact layer 607 of the photoelectric conversion element 333 through the wiring 501d which is electrically connected.
  • the wiring layer 613 includes, for example, an insulating layer and multilayer wiring formed in the insulating layer. This wiring is connected to, for example, the gate of the LG transistor 411 and the drain of the amplification transistor 412.
  • the wiring layer 613 includes a pad (Cu pad) 619 made of copper (Cu) exposed on the joint surface 620 with the detection chip 202.
  • the Cu pad 619 is connected to the gate of the LG transistor 411 and the drain of the amplification transistor 412 via the wiring of the wiring layer 613.
  • the detection chip 202 includes, for example, a semiconductor substrate 621, an interlayer insulating film 622, and a wiring layer 623.
  • the other circuit configuration 510 for example, the constant current circuit 415 in the current-voltage conversion unit 410, the remaining circuit of the address event detection unit 400, and the circuit element 511 including the logic circuit 210 and the like are formed. ing.
  • the wiring layer 623 includes, for example, an insulating layer and multilayer wiring formed in the insulating layer. This wiring is electrically connected to the circuit element 511 formed on the semiconductor substrate 621, for example.
  • the wiring layer 623 is provided with the Cu pad 629 exposed on the joint surface 620 with the second chip 201b.
  • the Cu pad 629 is connected to the circuit element 511 via the wiring of the wiring layer 623.
  • connection portion 502 in FIG. 4 is composed of a Cu—Cu joint portion.
  • FIG. 9 is a plan view showing an example of a floor map of the first chip according to this embodiment.
  • the photoelectric conversion elements 333 of the light receiving section 330 are arranged in a two-dimensional lattice on the first chip 201a.
  • Each photoelectric conversion element 333 is formed in, for example, a rectangular area.
  • each photoelectric conversion element 333 is provided with a contact layer 607 connected to the TSV 501a forming the connection portion 501.
  • FIG. 10 is a plan view showing an example of a floor map of the second chip when the current-voltage converter 410 is a source follower type (see FIG. 4). It is a figure.
  • upper layer pixel circuits 500 including LG transistors 411 and amplification transistors 412 are arranged in a two-dimensional lattice on the second chip 201b.
  • Each upper layer pixel circuit 500 is formed, for example, in the same area as the photoelectric conversion element 333 formed in the first chip 201a.
  • the LG transistor 411 includes, for example, a gate 4111, a diffusion region 416 formed on the source side of the gate 4111, and a diffusion region 417 formed on the drain side of the gate 4111.
  • the amplification transistor 412 includes, for example, a gate 4121, a diffusion region 418 formed on the source side of the gate 4121, and a diffusion region 419 formed on the drain side of the gate 4121.
  • the TSV 501a forming the connection portion 501 and the gate 4121 of the amplification transistor 412 are connected to the source side diffusion region 416 of the LG transistor 411.
  • the power supply voltage VDD is connected to the diffusion region 417 on the drain side.
  • the ground voltage VSS is connected to the diffusion region 418 on the source side of the amplification transistor 412.
  • the gate 4111 of the LG transistor 411 is connected to the diffusion region 419 on the drain side.
  • FIG. 11 is a plan view showing an example of a floor map of the second chip when the current-voltage converter 410 is a gain boost type (see FIG. 6).
  • the upper layer pixel circuits 500 including LG transistors 411 and 413 and amplification transistors 412 and 414 are arranged in a two-dimensional lattice on the second chip 201b.
  • Each upper layer pixel circuit 500 is formed, for example, in the same area as the photoelectric conversion element 333 formed in the first chip 201a.
  • each upper layer pixel circuit 500 in the same arrangement as the upper layer pixel circuit 500 shown in FIG. 10, the gate 4131 of the LG transistor 413 is arranged on the drain side of the LG transistor 411 and the amplification transistor 414 is arranged on the drain side of the amplification transistor 412. A gate 4141 is arranged.
  • the diffusion region 417 on the source side of the gate 4131 of the LG transistor 413 is shared with the LG transistor 411.
  • the power supply voltage VDD is connected to the drain side diffusion region 4171 instead of the diffusion region 417.
  • the diffusion region 419 on the source side with respect to the gate 4141 of the amplification transistor 414 is shared with the amplification transistor 412.
  • the drain side diffusion region 4191 is connected to the gate 4131 of the LG transistor 413.
  • the photoelectric conversion element 333 of the light receiving section 330 and the upper layer pixel circuit 500 are electrically separated from each other with the interlayer insulating film 608 interposed therebetween, which is a different semiconductor substrate 601. And 611, it is possible to reduce the inflow of dark current from the photoelectric conversion element 333 into each transistor included in the upper layer pixel circuit 500. Thereby, it becomes possible to suppress the deterioration of the noise characteristics of the DVS.
  • the photoelectric conversion element 333 and the upper layer pixel circuit 500 are arranged on different substrates, it is possible to increase the ratio of the photoelectric conversion element 333 on the light receiving surface. This makes it possible to improve the light receiving efficiency with respect to the incident light, and thus it is possible to further suppress the deterioration of the noise characteristics of the DVS.
  • the photoelectric conversion element 333 and the upper layer pixel circuit 500 are disposed on different substrates, it is possible to secure a sufficient area for each transistor that constitutes the upper layer pixel circuit 500, and therefore noise characteristics of each transistor. It is possible to suppress the deterioration of the noise characteristics of the DVS and further suppress the deterioration of the noise characteristics of the DVS.
  • the noise characteristic of DVS includes the noise of each transistor forming the upper layer pixel circuit 500 in addition to the dark current flowing from the photoelectric conversion element 333 to the upper layer pixel circuit 500. It also deteriorates when the characteristics deteriorate.
  • FIG. 12 shows the relationship between the current and noise in each transistor that constitutes the upper layer pixel circuit 500.
  • the horizontal axis represents the drain current of each transistor
  • the vertical axis represents the noise component of each transistor.
  • the noise of each transistor forming the upper layer pixel circuit 500 increases in proportion to the amount of current. This indicates that the thermal noise S Vg is dominant in the noise characteristics of the transistor.
  • the thermal noise S Vg in the saturation region of the transistor can be expressed by the following equation (7).
  • k is the Boltzmann coefficient
  • T is the absolute temperature
  • gm is the transconductance.
  • the transconductance gm of the transistor can be expressed by the following equation (8).
  • W is the gate area of the transistor.
  • FIG. 13 is a sectional view showing a schematic configuration example of a transistor formed on an FDSOI substrate.
  • the FDSOI substrate 701 is, for example, a supporting substrate 704 such as a silicon substrate, a buried oxide film 703 such as a silicon oxide film located on the supporting substrate 704, and a thin film located above the buried oxide film 703. And a silicon thin film 702.
  • Each transistor 700 in the upper layer pixel circuit 500 is a source formed on the silicon thin film 702. 707 and a drain 708, and a gate insulating film 706 and a gate 705 provided on a region of the silicon thin film 702 sandwiched by the source 707 and the drain 708.
  • the gate controllability of the transistor 700 can be improved.
  • the back bias may be directly applied to the support substrate 704 from the back surface or the side, or may be formed on the support substrate 704 exposed at the bottom of the trench penetrating from the silicon thin film 702 to the buried oxide film 703. Applied to the exposed contact layer.
  • FIG. 14 is a graph showing current-voltage characteristics of the transistor illustrated in FIG.
  • the solid line shows the case where a voltage equivalent to the voltage applied to the gate 705 is applied as the back bias
  • the broken line shows the case where the support substrate 704 is grounded (no back bias).
  • the drain current is more than doubled.
  • the transconductance gm of the transistor 700 is improved by a factor of two or more by applying the back bias. Therefore, by using the FDSOI substrate 701 as the semiconductor substrate 611 of the second chip 201b and applying a back bias to the LG transistor 411 and the amplification transistor 412 formed on the FDSOI substrate 701, the thermal noise S Vg is reduced to 1 ⁇ 2 or less. It becomes possible.
  • the thermal noise S Vg in the subthreshold region of the transistor can be expressed by the following equation (9).
  • q is the elementary charge
  • S is the subthreshold coefficient
  • Vd is the drain voltage
  • a transistor having a small subthreshold coefficient S As a transistor having a small subthreshold coefficient S, a transistor having a steep on / off characteristic (subthreshold characteristic) due to a tunnel current, such as a tunnel FET 710 illustrated in FIG. 15 and a FinFET 720 illustrated in FIG. 16, is exemplified. You can
  • FIGS. 17 to 28 are cross-sectional views showing an example of a manufacturing process of the solid-state imaging device according to the third embodiment.
  • a grid-shaped pixel separation portion 604 is formed on the p-type semiconductor substrate 601 in which the acceptors are diffused, thereby partitioning the regions where the individual photoelectric conversion elements 333 are formed.
  • a photoelectric conversion element 333 including a p-type semiconductor region 605 and an n-type semiconductor region 606 is formed by ion-implanting a donor into a region partitioned by the pixel separation portion 604 from the surface side of the semiconductor substrate 601. To do.
  • a contact layer 607 electrically connected to the n-type semiconductor region 606 is formed by ion-implanting a donor so as to reach the n-type semiconductor region 606 on the surface side of the semiconductor substrate 601.
  • the interlayer insulating film 608 is formed on the semiconductor substrate 601 by depositing silicon oxide (SiO 2 ) by using, for example, a plasma CVD (Chemical Vapor Deposition) method. Subsequently, the surface of the interlayer insulating film 608 is flattened by, for example, CMP (Chemical Mechanical Polishing).
  • a flattening film 603 and an on-chip lens 602 are formed on the back surface side of the semiconductor substrate 601. As a result, as shown in FIG. 17, the first chip 201a before being separated is formed.
  • an SOI substrate 701A (support substrate (eg, silicon substrate) 704, buried oxide film (eg, silicon oxide film) 703, and silicon layer 702A) having a silicon oxide film 731 formed on the back surface thereof.
  • support substrate eg, silicon substrate
  • buried oxide film eg, silicon oxide film
  • silicon layer 702A silicon oxide film 731 formed on the back surface thereof.
  • a silicon thin film 702 is formed by thinning the silicon layer 702A of the SOI substrate 701A.
  • an element isolation insulating film (also referred to as a channel stopper) 732 reaching from the silicon thin film 702 to the middle of the support substrate 704 is formed.
  • the element isolation insulating film 732 is formed not only in a region for partitioning the LG transistor 411 and the amplification transistor 412 of the upper layer pixel circuit 500, but also in a region for applying a back bias to each of the LG transistor 411 and the amplification transistor 412. To be done.
  • the layers below the interlayer insulating film 608 in the first chip 201a are not shown.
  • a silicon oxide film 706A is formed on the surface of the silicon thin film 702 on which the element isolation insulating film 732 is formed.
  • a region for dividing the element isolation insulating film 732, for applying a back bias is engraved by, for example, RIE (Reactive Ion Etching) to form a supporting substrate 704.
  • RIE Reactive Ion Etching
  • the respective transistors (411 and 412) are formed on the silicon oxide film 706A in the regions where the LG transistor 411 and the amplification transistor 412 are respectively formed.
  • the gate 705 (corresponding to the gate 4111 or 4121) is formed.
  • the exposed silicon oxide film 706A is removed by etching back the surface of the FDSOI substrate 701 on which the gate 705 is formed, and the gate insulating film is formed under the gate 705. 706 is formed.
  • a predetermined dopant is ion-implanted into the surface of the FDSOI substrate 701, so that the silicon thin film 702 below the gate 705 can be formed.
  • a source 707 and a drain 708 sandwiching the region are formed, and a contact layer 734 for applying a back bias is formed in a region of the supporting substrate 704 exposed by the trench 733.
  • an interlayer insulating film 612 is formed on the FDSOI substrate 701 by depositing silicon nitride (SiN) by using, for example, a plasma CVD method.
  • a through hole exposing the gate 705 and the contact layer 734 is formed in the interlayer insulating film 612, and the interlayer insulating film 612, the FDSOI substrate 701, the silicon oxide film 731, and the interlayer insulating film 608 are formed.
  • a through hole that exposes the contact layer 607 is formed through the through hole, and a TSV 501a connected to the contact layer 607, a TSV 501c connected to the gate 705, and a TSV 736 connected to the contact layer 734 are formed in the formed through hole.
  • the TSV 501b connected to the source of the LG transistor 411 is similarly formed.
  • a wiring 501d that connects the TSV 501a, TSV 501b, and 501c is formed on the interlayer insulating film 612, and a wiring 737 that connects the TSV 736 to a predetermined wiring is formed.
  • the upper layer pixel circuit 500 including the LG transistor 411 and the amplification transistor 412 is formed on the FDSOI substrate 701.
  • the wiring layer 613 is formed on the FDSOI substrate 701, and the Cu pad 619 of the wiring layer 613 and the Cu pad 629 of the wiring layer 623 in the detection chip 202 are bonded (Cu-Cu bonding) to form a book.
  • the solid-state imaging device 200 according to the embodiment is manufactured (see FIG. 8). It should be noted that the detection chip 202 is separately prepared.
  • the photoelectric conversion element 333 of the light receiving section 330 and the upper layer pixel circuit 500 are electrically separated from each other with the interlayer insulating film 608 interposed therebetween, which is a different semiconductor substrate 601. Further, it becomes possible to manufacture the solid-state imaging device 200 arranged on the FDSOI substrate 701 (or the semiconductor substrate 611).
  • an overflow gate (OFG) is provided between the photoelectric conversion element 333 and the address event detection unit 400 in the solid-state imaging device 200 according to the above-described embodiment.
  • OFG overflow gate
  • the configurations and operations of the imaging device and the solid-state imaging device may be the same as those in the above-described embodiments.
  • the light receiving section 330 in the unit pixel 310 is replaced with the light receiving section 730 shown in FIG.
  • FIG. 29 is a circuit diagram showing a schematic configuration example of the unit pixel according to the present embodiment. As shown in FIG. 29, in the unit pixel 310 according to the present embodiment, the light receiving section 330 (see FIG. 4 etc.) in the above-described embodiment is replaced with the light receiving section 730 shown in FIG.
  • the light receiving unit 730 includes an OFG (OverFlow Gate) transistor 332 in addition to the photoelectric conversion element 333.
  • the OFG transistor 332 may be configured using, for example, an N-type MOS transistor (hereinafter simply referred to as an NMOS transistor).
  • the source of the OFG transistor 332 is connected to the cathode of the photoelectric conversion element 333, and the drain is connected to the address event detection unit 400 via the connection unit 501. Further, a control signal OFG for controlling transfer of charges generated in the photoelectric conversion element 333 to the address event detection unit 400 is applied to the gate of the OFG transistor 332 from the driving circuit 211.
  • FIG. 30 is a cross-sectional view showing an example of cross-sectional structure of the solid-state imaging device according to the present embodiment. Note that, similar to FIG. 8, FIG. 30 shows an example of a cross-sectional structure when the solid-state imaging device 200 is cut along a plane perpendicular to the light incident surface (light receiving surface).
  • the OFG transistor 332 is formed on the semiconductor substrate 601 in the first chip 201a in the same laminated structure and sectional structure as the solid-state imaging device 200 illustrated in FIG. ing.
  • the n-type semiconductor region 3322 serving as the drain of the OFG transistor 332 is formed on the semiconductor substrate 601.
  • the n-type semiconductor region 606 and the n-type semiconductor region 3322 are electrically separated from each other, for example, by the p-type semiconductor region 715.
  • the TSV 501a of the connection portion 501 is electrically connected to the n-type semiconductor region 3322 via the contact layer 607.
  • the semiconductor substrate 601 is also provided with the gate 3321 of the OFG transistor 332.
  • the gate 3321 reaches the middle of the n-type semiconductor region 606 from the n-type semiconductor region 3322 through the p-type semiconductor region 715. Therefore, by applying the high-level control signal OFG to the gate 3321, the charges accumulated in the n-type semiconductor region 606 of the photoelectric conversion element 333 flow out to the second chip 201b via the OFG transistor 332 and the TSV 501a.
  • the floor map example of the second chip 201b according to this embodiment may be the same as the floor map example described in the first embodiment with reference to FIG. 10 or FIG. 11, for example. ..
  • the floor map example of the first chip 201a is replaced with the floor map example shown in FIG.
  • the OFG is provided between the photoelectric conversion element 333 and the contact layer 607.
  • the gate 3321 of the transistor 332 is arranged.
  • the OFG transistor 332 that controls the reading of charges from the photoelectric conversion element 333 is arranged between the photoelectric conversion element 333 and the address event detection unit 400. ..
  • the OFG transistor 332 is arranged on the same first chip 201a as the photoelectric conversion element 333. With such a configuration, according to this embodiment, it is possible to read out the charges from the photoelectric conversion element 333 at a necessary timing.
  • the upper layer pixel circuit 500 arranged on the second chip 201b is amplified by a transistor (LG transistor 411 (or LG transistors 411 and 413)) and a part of the current-voltage converter 410 in the address event detector 400.
  • Transistor 412 or amplification transistors 412 and 414.
  • the upper layer pixel circuit 500 arranged on the second chip 201b is not limited to these circuit elements.
  • the entire address event detection unit 400 can be arranged in the second chip 201b.
  • the drive circuit 211 in the logic circuit 210 can be arranged in the second chip 201b.
  • the configuration arranged on the second chip 201b can be variously changed. Even in that case, the photoelectric conversion element 333 of the light receiving section 330 and the circuit element arranged on the second chip 201b are arranged on different semiconductor substrates 601 and 611 which are electrically separated by the interlayer insulating film 608. Therefore, it is possible to reduce the inflow of dark current from the photoelectric conversion element 333 and suppress deterioration of the noise characteristics of the DVS.
  • FIG. 32 and 33 exemplify a case where the solid-state imaging device 200 described in the fourth embodiment with reference to FIG. 29 is used as a base, but the present invention is not limited to this and, for example, FIG. It is also possible to base the solid-state imaging device 200 according to other embodiments such as the illustrated solid-state imaging device 200.
  • the light-receiving chip 201 is composed of two layers of the first chip 201a and the second chip 201b, and the detection chip 202 is bonded to this to form three layers.
  • the solid-state imaging device 200 having a laminated structure was configured (see FIG. 2).
  • the number of layers of the solid-state imaging device 200 is not limited to three.
  • a four-layer laminated structure in which a logic chip 203 is further laminated in addition to the light-receiving chip 201 and the detection chip 202 having a two-layer structure can be used.
  • FIG. 35 is a circuit diagram showing a schematic configuration example of the unit pixel when the solid-state imaging device has a four-layer laminated structure.
  • the logic chip 203 of the lowermost layer includes, for example, a logic circuit such as the drive circuit 211, the signal processing unit 212, and the arbiter 213.
  • the circuit 210 can be arranged.
  • the present invention is not limited to this, and a part of the logic circuit 210 (for example, the drive circuit 211) may be arranged in the second chip 201b or the detection chip 202 and the rest may be arranged in the logic chip 203, or the address event detection unit 400 may be arranged.
  • a part of the logic circuit 210 for example, the drive circuit 211
  • the rest may be arranged in the logic chip 203, or the address event detection unit 400 may be arranged.
  • Various modifications can be made such as disposing a part on the logic chip 203.
  • FIG. 35 illustrates the case where the solid-state imaging device 200 described with reference to FIG. 29 in the fourth embodiment is used as a base, but the present invention is not limited to this and, for example, the solid-state imaging device illustrated in FIG. It is also possible to base the solid-state imaging device 200 according to another embodiment such as the imaging device 200.
  • FIG. 36 is a cross-sectional view showing an example of cross-sectional structure of the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device 200 has, for example, the same cross-sectional structure as the solid-state imaging device 200 described with reference to FIG. 30 in the fourth embodiment, and supplies hydrogen to the wiring layer 613 of the second chip 201b.
  • a film 751 is added, and a hydrogen diffusion prevention film 752 is added between the first chip 201a and the second chip 201b.
  • the wiring layers 613 and 623 and the interlayer insulating films 612 and 622 are assumed to be made of silicon nitride films, respectively.
  • the hydrogen supply film 751 for example, a silicon nitride film having a high hydrogen content (hereinafter referred to as a plasma SiN film) formed by a plasma CVD method or the like can be used.
  • the plasma SiN film (hydrogen supply film 751) having a high hydrogen content is arranged near the interface between the layers (wiring layers 613 and 623 and the interlayer insulating films 612 and 622) formed of the silicon nitride film. This makes it possible to repair the lattice defects generated at the interface with hydrogen atoms diffused from the plasma SiN film. As a result, the noise characteristics of the circuit elements forming the pixel circuit are improved, and as a result, the noise characteristics of the DVS can be improved.
  • the hydrogen diffusion prevention film 752 for example, a silicon nitride film having a low hydrogen content (hereinafter, referred to as LP-SiN film) formed by a low pressure plasma CVD method or the like can be used.
  • LP-SiN film silicon nitride film having a low hydrogen content
  • FIG. 36 illustrates the case where the solid-state imaging device 200 described in the fourth embodiment with reference to FIG. 30 is used as a base, but the present invention is not limited to this, and the solid-state imaging device illustrated in FIG. It is also possible to base the solid-state imaging device 200 according to another embodiment such as the imaging device 200.
  • the configuration for detecting the firing of the address event has been mainly described with an example.
  • the configuration for reading the pixel signal from the unit pixel in which the firing of the address event is detected will be described with an example.
  • the schematic configuration and the laminated structure of the imaging device according to the present embodiment are similar to, for example, the schematic configuration example and the laminated structure example of the imaging device 100 described in the first embodiment with reference to FIGS. 1 and 2. Therefore, detailed description will be omitted here.
  • FIG. 37 is a block diagram illustrating a functional configuration example of the solid-state imaging device according to the eighth embodiment. As shown in FIG. 37, the solid-state imaging device 200 further includes a column ADC 220 in addition to the same configuration as the solid-state imaging device 200 shown in FIG.
  • the driving circuit 211 sequentially drives the unit pixels 810 that have output detection signals in response to a predetermined response from the arbiter 213, so that the unit pixels 810 in which the firing of an address event has been detected are transferred to the signal processing unit 212, for example, An analog pixel signal corresponding to the amount of received light is output.
  • the column ADC 220 converts, for each column of the unit pixel 810, an analog pixel signal from the column into a digital signal. Then, the column ADC 220 supplies the digital pixel signal generated by the conversion to the signal processing unit 212.
  • the signal processing unit 212 executes predetermined signal processing such as CDS (Correlated Double Sampling) processing (noise removal) and white balance adjustment on the pixel signal from the column ADC 220. Then, the signal processing unit 212 supplies the result of the signal processing and the detection signal of the address event to the recording unit 120 via the signal line 209.
  • predetermined signal processing such as CDS (Correlated Double Sampling) processing (noise removal) and white balance adjustment
  • FIG. 38 is a block diagram showing a schematic configuration example of the column ADC according to the present embodiment.
  • the column ADC 220 includes a plurality of ADCs 230 provided for each column of the unit pixels 810.
  • Each ADC 230 converts the analog pixel signal appearing on the vertical signal line VSL into a digital signal. For example, the ADC 230 converts an analog pixel signal into a digital signal having more bits than the detection signal. Then, the ADC 230 supplies the generated digital signal to the signal processing unit 212.
  • FIG. 39 is a circuit diagram showing a schematic configuration example of the unit pixel according to the present embodiment.
  • the unit pixel 810 has, for example, the same configuration as the unit pixel 310 illustrated in FIG. 29, in which the light receiving unit 730 is replaced with the light receiving unit 830 and the pixel signal generation unit 320 is added. Equipped with.
  • the light receiving unit 830 includes a transfer transistor 331 in addition to the same configuration as the light receiving unit 730 in FIG.
  • the source of the transfer transistor 331 is connected to the cathode of the photoelectric conversion element 333 similarly to the OFG transistor 332, and the drain is connected to the pixel signal generation unit 320 via the connection unit 801.
  • the connection portion 801 may be, for example, a TSV, a Cu—Cu joint portion, a bump joint portion, or the like that penetrates from the first chip 201a to the second chip 201b similarly to the connection portion 501.
  • the pixel signal generation unit 320 includes, for example, a reset transistor 321, an amplification transistor 322, a selection transistor 323, and a floating diffusion layer (FD) 324.
  • the transfer transistor 331 and the OFG transistor 332 of the light receiving unit 830 may be configured using NMOS transistors, for example.
  • each of the reset transistor 321, the amplification transistor 322, and the selection transistor 323 of the pixel signal generation unit 320 may be configured using, for example, an NMOS transistor.
  • the transfer transistor 331 transfers the charge generated in the photoelectric conversion element 333 to the floating diffusion layer 324 according to the control signal TRG from the drive circuit 211.
  • the OFG transistor 332 supplies an electric signal (photocurrent) based on the charge generated in the photoelectric conversion element 333 to the address event detection unit 400 according to the control signal OFG from the drive circuit 211.
  • the floating diffusion layer 324 accumulates charges transferred from the photoelectric conversion element 333 via the transfer transistor 331.
  • the reset transistor 321 discharges (initializes) the charges accumulated in the floating diffusion layer 324 according to the reset signal from the drive circuit 211.
  • the amplification transistor 322 causes a pixel signal having a voltage value corresponding to the amount of charges accumulated in the floating diffusion layer 324 to appear on the vertical signal line VSL.
  • the selection transistor 323 switches the connection between the amplification transistor 322 and the vertical signal line VSL according to the selection signal SEL from the drive circuit 211.
  • the analog pixel signal appearing on the vertical signal line VSL is read by the column ADC 220 and converted into a digital pixel signal.
  • the drive circuit 211 in the logic circuit 210 outputs a control signal OFG for turning on the OFG transistors 332 of all the light receiving sections 830 in the pixel array section 300 when the control section 130 instructs the start of detection of an address event.
  • the photocurrent generated in the photoelectric conversion element 333 of the light receiving unit 830 is supplied to the address event detection unit 400 of each unit pixel 810 via the OFG transistor 332.
  • the address event detection unit 400 of each unit pixel 810 outputs a request to the arbiter 213 when detecting the firing of the address event based on the photocurrent from the light receiving unit 830.
  • the arbiter 213 arbitrates the request from each unit pixel 810 and, based on the arbitration result, transmits a predetermined response to the unit pixel 810 that issued the request.
  • the unit pixel 810 that receives this response supplies a detection signal indicating whether or not an address event is fired to the drive circuit 211 and the signal processing unit 212 in the logic circuit 210.
  • the drive circuit 211 turns off the OFG transistor 332 in the unit pixel 810 which is the source of the detection signal. As a result, the supply of the photocurrent from the light receiving unit 830 in the unit pixel 810 to the address event detecting unit 400 is stopped.
  • the drive circuit 211 turns on the transfer transistor 331 in the light receiving unit 830 of the unit pixel 810 by the control signal TRG.
  • the charges generated in the photoelectric conversion element 333 of the light receiving unit 830 are transferred to the floating diffusion layer 324 via the transfer transistor 331.
  • a pixel signal having a voltage value corresponding to the amount of charge accumulated in the floating diffusion layer 324 appears on the vertical signal line VSL connected to the selection transistor 323 of the pixel signal generation unit 320.
  • the pixel signal is output from the unit pixel 810 in which the firing of the address event is detected to the column ADC 220.
  • the LG transistor 411 and the amplification transistor 412 (or the amplification transistor 412 (or the amplification transistor 412) in the current-voltage conversion unit 410 of the address event detection unit 400 are provided in the upper layer pixel circuit 500 as in the above-described embodiment. , LG transistors 411 and 413 and amplification transistors 412 and 414).
  • the upper layer pixel circuit 500 may further include, for example, a reset transistor 321, an amplification transistor 322, and a selection transistor 323 that configure the pixel signal generation unit 320.
  • the floating diffusion layer 324 includes a wiring from the cathode of the photoelectric conversion element 333 to the source of the reset transistor 321 and the gate of the amplification transistor 322 through the connection portion 801.
  • the transistors of the current-voltage conversion unit 410 included in the upper layer pixel circuit 500 are referred to as the upper layer detection circuit 410A.
  • FIG. 40 is a timing chart showing an example of the operation of the solid-state imaging device according to this embodiment.
  • the drive circuit 211 applies it to the gates of the OFG transistors 332 of all the light receiving units 830 in the pixel array unit 300.
  • the control signal OFG is raised to a high level.
  • the OFG transistors 332 of all the light receiving units 830 are turned on, and a photocurrent based on the charge generated in the photoelectric conversion element 333 of each light receiving unit 830 is supplied from each light receiving unit 830 to each address event detection unit 400.
  • control signal OFG is at the high level
  • all the control signals TRG applied to the gate of the transfer transistor 331 in each light receiving unit 830 are maintained at the low level. Therefore, during this period, the transfer transistors 331 of all the light receiving units 830 are in the off state.
  • the address event detection unit 400 of a certain unit pixel 810 detects the firing of an address event while the control signal OFG is at the high level.
  • the address event detection unit 400 that has detected the firing of the address event sends a request to the arbiter 213.
  • the arbiter 213, after arbitrating the request, returns a response to the request to the address event detection unit 400 that issued the request.
  • the address event detection unit 400 that receives the response raises the detection signal input to the drive circuit 211 and the signal processing unit 212 to a high level, for example, during the period of timing T1 to T2.
  • the detection signal is assumed to be a 1-bit signal indicating the detection result of the on event.
  • the drive circuit 211 to which the high-level detection signal is input from the address event detection unit 400 at the timing T1 lowers all the control signals OFG to the low level at the next timing T2. As a result, the supply of the photocurrent from all the light receiving units 830 of the pixel array unit 300 to the address event detecting unit 400 is stopped.
  • the driving circuit 211 selects signal SEL applied to the gate of the selection transistor 323 in the pixel signal generation unit 320 of the unit pixel (hereinafter, referred to as the unit pixel to be read) 810 in which the firing of the address event is detected. Is raised to a high level and the reset signal RST applied to the gate of the reset transistor 321 of the same pixel signal generation unit 320 is raised to a high level for a certain pulse period. As a result, the charges accumulated in the floating diffusion layer 324 of the pixel signal generation unit 320 are released, and the floating diffusion layer 324 is reset (initialized).
  • the voltage appearing on the vertical signal line VSL with the floating diffusion layer 324 thus initialized is connected to the vertical signal line VSL in the column ADC 220 as a reset level pixel signal (hereinafter, simply referred to as a reset level). It is read by the ADC 230 and converted into a digital signal.
  • the drive circuit 211 applies the control signal TRG for a certain pulse period to the gate of the transfer transistor 331 of the light receiving unit 830 in the unit pixel 810 to be read.
  • the charges generated in the photoelectric conversion element 333 of the light receiving unit 830 are transferred to the floating diffusion layer 324 in the pixel signal generation unit 320, and a voltage corresponding to the charges accumulated in the floating diffusion layer 324 is applied to the vertical signal line VSL. Appear.
  • the voltage appearing on the vertical signal line VSL in this way is read out by the ADC 230 connected to the vertical signal line VSL in the column ADC 220 as a pixel signal of the signal level of the light receiving unit 830 (hereinafter, simply referred to as a signal level). Converted into a digital value.
  • the signal processing unit 212 executes the CDS processing for obtaining the difference between the reset level and the signal level read out as described above as a net pixel signal according to the amount of light received by the photoelectric conversion element 333.
  • the drive circuit 211 causes the selection signal SEL applied to the gate of the selection transistor 323 in the pixel signal generation unit 320 of the unit pixel 810 to be read to fall to the low level and the OFGs of all the light receiving units 830.
  • the control signal OFG applied to the gate of the transistor 332 is raised to a high level. As a result, the detection of the firing of the address event in all the light receiving units 830 is restarted.
  • FIG. 41 is a flowchart showing an example of the operation of the solid-state imaging device according to this embodiment. This operation is started, for example, when a predetermined application for detecting an address event is executed.
  • each unit pixel 810 in the pixel array unit 300 detects whether or not an address event is fired (step S101). Then, the drive circuit 211 determines whether or not the firing of the address event is detected in any of the unit pixels 810 (step S102).
  • step S104 If the firing of the address event is not detected (NO in step S102), the operation proceeds to step S104.
  • the drive circuit 211 executes the reading of the pixel signal for the unit pixel 810 in which the firing of the address event is detected (step S103), It proceeds to step S104.
  • step S104 it is determined whether or not to end this operation. If not completed (NO in step S104), this operation returns to step S101, and the subsequent operations are repeated. On the other hand, if it ends (YES in step S104), this operation ends.
  • FIG. 42 is a cross-sectional view showing an example of cross-sectional structure of the solid-state imaging device according to the present embodiment. Note that FIG. 42 shows an example of a sectional structure in the case where the solid-state imaging device 800 is cut along a plane perpendicular to the light incident surface (light receiving surface), as in FIG. 30, for example.
  • the transfer transistor 331 is formed on the semiconductor substrate 601 of the first chip 201a in the same laminated structure and sectional structure as the solid-state imaging device 200 illustrated in FIG. ing.
  • the charge generated in the photoelectric conversion element 333 and the gate 3311 of the transfer transistor 331, the n-type semiconductor region 3312 serving as the drain of the transfer transistor 331, and the charge generated in the photoelectric conversion element 333 are extracted through the transfer transistor 331 in the semiconductor substrate 601.
  • Contact layer 807 is provided.
  • the n-type semiconductor region 606 and the n-type semiconductor region 3312 are electrically separated from each other, for example, by the p-type semiconductor region 715, like the n-type semiconductor region 606 and the n-type semiconductor region 3322.
  • the contact layer 807 is, for example, a TSV 801a penetrating from the upper surface of the interlayer insulating film 612 to the contact layer 807 formed on the semiconductor substrate 601 through the semiconductor substrate 611 and the interlayer insulating film 608, and the reset transistor 321 from the upper surface of the interlayer insulating film 612.
  • a TSV 801a penetrating from the upper surface of the interlayer insulating film 612 to the contact layer 807 formed on the semiconductor substrate 601 through the semiconductor substrate 611 and the interlayer insulating film 608, and the reset transistor 321 from the upper surface of the interlayer insulating film 612.
  • a TSV 801b penetrating to the source of the reset transistor 321 and a wiring 801d that electrically connects the TSVs 801a and 501b on the upper surface side of the interlayer insulating film 612.
  • the contact layer 807 is connected to the gate (not shown) of the amplification transistor 322 through a TSV 801c (not shown) that penetrates from the upper surface of the interlayer insulating film 612 to the gate of the amplification transistor 412 and the wiring 801d.
  • the TSVs 801a, 801b and 801c and the wiring 801d form the connection portion 801 in FIG.
  • the gate 3311 of the transfer transistor 331 reaches the middle of the n-type semiconductor region 606 from the n-type semiconductor region 3312 via the p-type semiconductor region 715. Therefore, by applying the high-level control signal TRG to the gate 3311, the charge accumulated in the n-type semiconductor region 606 of the photoelectric conversion element 333 flows out to the second chip 201b via the transfer transistor 331 and the TSV 801a.
  • FIG. 43 is a plan view showing a floor map example of the first chip according to the present embodiment.
  • the gate 3321 of the OFG transistor 332 and the gate 3321 of the photoelectric conversion element 333 and The gate 3311 of the transfer transistor 331 and the contact layer 807 are arranged at a corner diagonally opposite to the corner where the contact layer 607 is arranged.
  • FIG. 44 is a plan view showing an example of a floor map of the second chip according to this embodiment. Note that FIG. 44 illustrates a case where the current-voltage conversion unit 410 is a source follower type (see FIG. 4), but the present invention is not limited to this. For example, the current-voltage conversion unit 410 is a gain boost type (see FIG. 6). Even in the case of, the same can be applied.
  • the current-voltage conversion unit 410 is a source follower type (see FIG. 4), but the present invention is not limited to this.
  • the current-voltage conversion unit 410 is a gain boost type (see FIG. 6). Even in the case of, the same can be applied.
  • the second chip 201b includes a pixel including an upper layer detection circuit 410A including an LG transistor 411 and an amplification transistor 412, a reset transistor 321, an amplification transistor 322, a selection transistor 323, and a floating diffusion layer 324.
  • the upper layer pixel circuits 500 including the signal generation unit 320 are arranged in a two-dimensional lattice. Each upper layer pixel circuit 500 is formed, for example, in the same area as the photoelectric conversion element 333 formed in the first chip 201a.
  • the upper layer detection circuit 410A may be the same as the upper layer pixel circuit 500 in the above-described embodiment.
  • the reset transistor 321 includes, for example, a gate 3211, a diffusion region 325 formed on the source side of the gate 3211, and a diffusion region 326 formed on the drain side of the gate 3211. Equipped with.
  • the diffusion region 325 on the source side is connected to, for example, the TSV 801a forming the connection unit 801.
  • the drain side diffusion region 326 is connected to the power supply voltage VDD.
  • the amplification transistor 322 includes, for example, a gate 3221 and a diffusion region 327 formed on the drain side with respect to the gate 3221.
  • the diffusion region 326 on the source side with respect to the gate 3221 is shared with the reset transistor 321.
  • the gate 3221 is connected to the diffusion region 325 on the source side of the reset transistor 321 and the TSV 801a.
  • the wiring 3241 connecting the gate 3221 to the diffusion region 325 of the reset transistor 321 and the TSV 801a functions as a floating diffusion layer 324.
  • the selection transistor 323 includes, for example, a gate 3231 and a diffusion region 328 formed on the drain side of the gate 3231.
  • the diffusion region 327 on the source side with respect to the gate 3231 is shared with the amplification transistor 322.
  • the vertical signal line VSL is connected to the diffusion region 328 on the drain side.
  • the present invention is not limited to this.
  • the solid-state imaging device 200 according to another embodiment can be used as a base.
  • the pixel signal generation unit 320 is arranged in the second chip 201b, but the layer in which the pixel signal generation unit 320 is arranged is not limited to the second chip 201b.
  • FIG. 47 is a cross-sectional view showing an example of cross-sectional structure of the solid-state imaging device according to the present embodiment. Note that FIG. 47 shows an example of a sectional structure when the solid-state imaging device 800 is cut along a plane perpendicular to the light incident surface (light receiving surface), as in FIG. 42.
  • a third chip including a semiconductor substrate 821, an interlayer insulating film 822, a wiring layer 613, and an interlayer insulating film 811 is arranged between the chip 202 and the chip 202.
  • the pixel signal generation unit 320 (for example, the reset transistor 321) is formed on the semiconductor substrate 821.
  • the TSV 801a in the connection portion 801 that connects the source of the reset transistor 321 and the gate of the amplification transistor 322 to the drain of the transfer transistor 331 has a semiconductor substrate 821, an interlayer insulating film 811, a semiconductor substrate 611, and It is connected to the contact layer 807 by penetrating through the interlayer insulating film 608 to the contact layer 807 formed on the semiconductor substrate 601.
  • the interlayer insulating film 811 between the second chip 201b and the third chip 201c may be provided not only on the third chip 201c side but also on the second chip 201b side.
  • the present invention is not limited to this, and for example, the solid-state imaging device 200 according to the first embodiment and the like.
  • the solid-state imaging device 200 according to another embodiment can be used as a base.
  • the plurality of unit pixels of the pixel array unit 300 may be grouped into a plurality of pixel blocks each including a predetermined number of unit pixels. Therefore, in this embodiment, a case where a plurality of unit pixels of the pixel array unit 300 are grouped into a plurality of pixel blocks will be described in detail with reference to the drawings.
  • the solid-state imaging device 800 according to the eighth embodiment is used as a base, but the present invention is not limited to this.
  • the solid-state imaging device 200 according to the first embodiment may be used as another embodiment. It is also possible to use the solid-state imaging device 200 as a base.
  • FIG. 48 is a block diagram showing a schematic configuration example of the pixel array unit according to the present embodiment.
  • the plurality of unit pixels are grouped into the plurality of pixel blocks 1010. Therefore, as shown in FIG. 48, in the present embodiment, the plurality of photoelectric conversion elements 333 in the pixel array section 300 are grouped into a plurality of pixel blocks 1010.
  • Each pixel block 1010 includes a plurality of photoelectric conversion elements 333 arranged in I rows ⁇ J columns (I and J are positive integers). Therefore, each pixel block 1010 is composed of a plurality of unit pixels arranged in a plurality of I rows ⁇ J columns (I and J are positive integers).
  • Each pixel block 1010 includes a plurality of photoelectric conversion elements 333 of I rows ⁇ J columns, a pixel signal generation unit 320, and an address event detection unit 400.
  • the pixel signal generation unit 320 and the address event detection unit 400 are shared by the plurality of photoelectric conversion elements 333 in the pixel block 1010. That is, each unit pixel is configured to include one photoelectric conversion element 333 in the same pixel block 1010, and the shared pixel signal generation unit 320 and address event detection unit 400.
  • the coordinates of each unit pixel follow the coordinates of the photoelectric conversion elements 333 arranged in a two-dimensional lattice on the light receiving surface of the solid-state imaging device 800.
  • One vertical signal line VSL is wired in one pixel block 1010 column. Therefore, assuming that the number of columns of the pixel block 1010 is m (m is a positive integer), m vertical signal lines VSL are arranged in the pixel array unit 300.
  • the pixel signal generation unit 320 generates, as a pixel signal, a signal having a voltage value corresponding to the charge amount of the photocurrent supplied from the photoelectric conversion element 333.
  • the pixel signal generator 320 supplies the generated pixel signal to the column ADC 220 via the vertical signal line VSL.
  • the address event detection unit 400 determines whether or not the address event is fired based on whether the current value of the photocurrent supplied from the photoelectric conversion element 333 in the same pixel block 1010 or the amount of change thereof exceeds a predetermined threshold value. To detect.
  • the address event may include, for example, an on event indicating that the change amount exceeds the upper limit threshold value and an off event indicating that the change amount falls below the lower limit threshold value.
  • the address event detection signal may include, for example, 1 bit indicating the detection result of the on event and 1 bit indicating the detection result of the off event.
  • the address event detection unit 400 may be configured to detect either one of an on event and an off event.
  • the address event detection unit 400 supplies the arbiter 213 with a request for transmitting a detection signal.
  • the address event detection unit 400 supplies the detection signal to the drive circuit 211 and the signal processing unit 212.
  • the drive circuit 211 to which the detection signal is supplied executes the reading for each unit pixel belonging to the pixel block 1010 including the address event detection unit 400 to which the detection signal is supplied. By this reading, analog signal pixel signals are sequentially input from each unit pixel in the pixel block 1010 to be read to the column ADC 220.
  • the pixel block 1010 is configured by, for example, a combination of photoelectric conversion elements 333 that receive a wavelength component necessary to reconstruct a color. For example, in the case of reconstructing colors based on the three primary colors of RGB, a photoelectric conversion element 333 that receives light of red (R) color, a photoelectric conversion element 333 that receives light of green (G) color, and a blue (B )
  • One pixel block 1010 is configured in combination with the photoelectric conversion element 333 that receives color light.
  • a two-dimensional grid pattern is formed in the pixel array section 300.
  • a plurality of photoelectric conversion elements 333 arranged in the above are grouped into a plurality of pixel blocks 1010.
  • the color filter array for example, a Bayer array of 2 ⁇ 2 pixels or a color filter array of 3 ⁇ 3 pixels (hereinafter referred to as X-Trans (registered trademark) type adopted in an X-Trans (registered trademark) CMOS sensor) is used.
  • Array a 4 ⁇ 4 pixel quad Bayer array (also called a quadra array), and a 4 ⁇ 4 pixel color filter (hereinafter referred to as a white RGB array) that combines a Bayer array with a white RGB color filter.
  • the array exists.
  • the pixel block 1010 when a typical color filter array is adopted will be described below with some examples.
  • FIG. 49 is a schematic diagram showing a configuration example of a pixel block when a Bayer array is adopted for the color filter array.
  • one pixel block 1010A has a basic pattern (total of four photoelectric conversion elements 333 of 2 ⁇ 2 pixels, which is a repeating unit in the Bayer array).
  • a unit pattern also referred to as a unit pattern.
  • the photoelectric conversion element 333R including a red (R) color filter
  • the photoelectric conversion element 333Gr including a green (Gr) color filter
  • the green (Gb ) A photoelectric conversion element 333Gb including a color filter for a color) and a photoelectric conversion element 333B including a color filter for a blue (B) color are included.
  • FIG. 50 is a schematic diagram showing a configuration example of a pixel block when the X-Trans (registered trademark) type array is adopted for the color filter array.
  • one pixel block 1010B has a basic pattern (a total of nine photoelectric conversion elements 333 of 3 ⁇ 3 pixels, which is a repeating unit in the X-Trans (registered trademark) type array ( Hereinafter, this is also referred to as a unit pattern).
  • each pixel block 1010B for example, five photoelectric conversion elements 333G including green (G) color filters arranged along two diagonal lines of a rectangular region forming a unit pattern, Two photoelectric conversion elements 333R including red (R) color filters arranged symmetrically about the photoelectric conversion element 333G located in the center of the rectangular area, and photoelectric conversion elements located in the center of the rectangular area.
  • Two photoelectric conversion elements 333B including a blue (B) color filter arranged symmetrically about the element 333G as a central axis are included.
  • FIG. 51 is a schematic diagram showing a configuration example of a pixel block when a quad Bayer array is adopted for the color filter array.
  • one pixel block 1010C is a basic pattern including a total of 16 photoelectric conversion elements 333 of 4 ⁇ 4 pixels which is a repeating unit in the quad Bayer array. (Hereinafter, this is also referred to as a unit pattern). Therefore, in each pixel block 1010C according to the present example, for example, a total of four photoelectric conversion elements 333R of 2 ⁇ 2 pixels including a red (R) color filter and a green (Gr) color filter 2 are provided.
  • a total of four photoelectric conversion elements 333B of pixels are included.
  • FIG. 52 is a schematic diagram showing a configuration example of a pixel block when the white RGB array is adopted as the color filter array.
  • one pixel block 1010D is basically composed of 16 photoelectric conversion elements 333 of 4 ⁇ 4 pixels, which is a repeating unit in the white RGB array. It is composed of a pattern (hereinafter, also referred to as a unit pattern). Therefore, each pixel block 1010D according to the present example includes, for example, a photoelectric conversion element 333R including a red (R) color filter, a photoelectric conversion element 333G including a green (G) color filter, and blue (B).
  • a photoelectric conversion element 333W including a white RGB color filter that receives the wavelength components of the RGB three primary colors is disposed between the photoelectric conversion element 333B including a color filter of each color.
  • the pixel processing unit 212 performs signal processing on the pixel signals based on the charges transferred from the photoelectric conversion elements 333R, 333G, 333B, and 333W, so that the pixel array unit 300 is processed. It is possible to convert the image data for one frame read from the image data into the Bayer array image data.
  • the color filter is provided for the photoelectric conversion element 333
  • a repeating unit in the color filter array is used as a combination of the photoelectric conversion element 333 that receives the wavelength component necessary for reconstructing the color.
  • a set of photoelectric conversion elements 333 forming a pattern can be used.
  • one pixel block 1010 may be configured with a plurality of unit patterns.
  • the plurality of photoelectric conversion elements 333 in the pixel array unit 300 are arranged so that each pixel block 1010 includes the photoelectric conversion element 333 necessary for reconstructing a color without being restricted by the unit pattern. It is also possible to group into.
  • the photoelectric conversion element groups of the same color in the unit pattern may be one pixel block 1010, or a total of four photoelectric conversion elements 333R including one photoelectric conversion element 333 of each color.
  • 333Gr, 333Gb, and 333B may be one pixel block 1010.
  • FIG. 53 is a circuit diagram showing a schematic configuration example of a pixel block according to the tenth embodiment.
  • the pixel block 1010 includes, for example, a pixel signal generation unit 320, a light receiving unit 1030, and an address event detection unit 400.
  • the logic circuit 210 in FIG. 53 may be, for example, a logic circuit including the drive circuit 211, the signal processing unit 212, and the arbiter 213 in FIG.
  • the light receiving unit 1030 includes, for example, a photoelectric conversion element 333R including a red (R) color filter, a photoelectric conversion element 333Gr including a green (Gr) color filter, and a photoelectric conversion element including a green (Gb) color filter.
  • the conversion element 333Gb and the photoelectric conversion element 333B including a blue (B) color filter are provided.
  • the light receiving unit 1030 includes four transfer transistors 331R, 331Gr, 331Gb, and 331B provided in a one-to-one relationship with the four photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B, a transfer transistor 331, and an OFG transistor 332. Equipped with.
  • the control signals TRGR, TRGGr, TRGGb or TRGB are supplied from the drive circuit 211 to the gates of the transfer transistors 331R, 331Gr, 331Gb and 331B. Further, the control signal TRG is supplied from the driving circuit 211 to the gate of the transfer transistor 331. A control signal OFG is supplied from the drive circuit 211 to the gate of the OFG transistor 332. The outputs via the respective transfer transistors 331R, 331Gr, 331Gb and 331B are integrated at the node 334. The node 334 is connected to the pixel signal generation unit 320 via the transfer transistor 331 and is connected to the address event detection unit 400 via the OFG transistor 332. The transfer transistor 331 may be omitted.
  • the transfer transistors 331R, 331Gr, 331Gb, and 331B of the light receiving unit 1030, the transfer transistor 331, and the OFG transistor 332 are configured using, for example, NMOS transistors.
  • Each of the photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B of the light receiving unit 1030 photoelectrically converts light having a specific wavelength component in incident light to generate an electric charge.
  • the transfer transistors 331R, 331Gr, 331Gb and 331B transfer the charges generated in the photoelectric conversion elements 333R, 333Gr, 333Gb or 333B to the node 334 according to the control signals TRGR, TRGGr, TRGGb or TRGB applied to their respective gates.
  • the transfer transistor 331 transfers the charge of the node 334 to the floating diffusion layer 324 of the pixel signal generation unit 320 according to the control signal TRG.
  • the OFG transistor 332 supplies the charge of the node 334 to the address event detection unit 400 as a photocurrent according to the control signal OFG.
  • the control unit 130 instructs the drive circuit 211 in the logic circuit 210 to start detection of an address event
  • the control signals TRG, TRGR, TRGGr, TRGGb, and TRGB for turning on 331B and 331B are output, and the control signal TRG for turning off the transfer transistors 331 of all the light receiving units 1030 is output.
  • the photocurrent generated in the photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B of the light receiving unit 1030 is supplied to the address event detection unit 400 of each pixel block 1010 via the node 334 and the OFG transistor 332.
  • the address event detection unit 400 of each pixel block 1010 outputs a request to the arbiter 213 when it detects the firing of the address event based on the photocurrent from the light receiving unit 1030.
  • the arbiter 213 arbitrates the request from each pixel block 1010, and based on this arbitration result, transmits a predetermined response to the pixel block 1010 that issued the request.
  • the pixel block 1010 supplies a detection signal indicating whether or not an address event is fired to the drive circuit 211 and the signal processing unit 212 in the logic circuit 210.
  • the drive circuit 211 turns off the OFG transistor 332 in the pixel block 1010 that is the source of the address event detection signal. As a result, the supply of the photocurrent from the light receiving unit 1030 in the pixel block 1010 to the address event detecting unit 400 is stopped.
  • the drive circuit 211 outputs a control signal TRG for turning on the transfer transistor 331 in the light receiving unit 1030 of the pixel block 1010. Subsequently, the drive circuit 211 sequentially outputs control signals TRGR, TRGGr, TRGGb, and TRGB that turn on the transfer transistors 331R, 331Gr, 331Gb, and 331B in the light receiving unit 1030 at different timings. As a result, the charges generated in the photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B of the light receiving unit 1030 are sequentially transferred to the floating diffusion layer 324 via the transfer transistor 331R, 331Gr, 331Gb, or 331B and the transfer transistor 331. Then, a pixel signal having a voltage value corresponding to the amount of charge accumulated in the floating diffusion layer 324 appears in order on the vertical signal line VSL connected to the selection transistor 323 of the pixel signal generation unit 320.
  • pixel signals are sequentially output from the unit pixel belonging to the pixel block 1010 in which the firing of the address event is detected to the column ADC 220.
  • the LG transistor 411 and the amplification transistor in the current / voltage conversion unit 410 of the address event detection unit 400 are included in the upper layer pixel circuit 500, as in the above-described eighth embodiment.
  • 412 (or the LG transistors 411 and 413 and the amplification transistors 412 and 414), and the reset transistor 321, the amplification transistor 322, and the selection transistor 323 included in the pixel signal generation unit 320 may be included.
  • FIG. 54 is a timing chart showing an example of the operation of the solid-state imaging device according to the present embodiment.
  • the drive circuit 211 applies it to the gates of the OFG transistors 332 of all the light receiving units 1030 in the pixel array unit 300.
  • the control signal OFG is raised to a high level, and the control signals TRGR, TRGGr, TRGGb, and TRGB applied to the gates of the transfer transistors 331R, 331Gr, 331Gb, and 331B of all the light receiving units 1030 are also raised to a high level.
  • the OFG transistors 332 and the transfer transistors 331R, 331Gr, 331Gb, and 331B of all the light receiving units 1030 are turned on, and the photoelectric conversion elements 333R, 333Gr, 333Gb are transferred from each light receiving unit 330 to each address event detection unit 400. And 333B, a photocurrent based on the charge generated is supplied. However, during this period, the transfer transistors 331 of all the light receiving units 1030 in the pixel array unit 300 are in the off state.
  • the address event detection unit 400 of a pixel block 1010 detects the firing of an address event during the period when the control signal OFG is at the high level.
  • the address event detection unit 400 that has detected the firing of the address event sends a request to the arbiter 213.
  • the arbiter 213 returns a response to the request to the address event detection unit 400 that issued the request.
  • the address event detection unit 400 that receives the response raises the detection signal input to the drive circuit 211 and the signal processing unit 212 to a high level, for example, during the period of timing T1 to T2.
  • the detection signal is assumed to be a 1-bit signal indicating the detection result of the on event.
  • the drive circuit 211 to which the high level detection signal is input from the address event detection unit 400 at the timing T1 sets all the control signals OFG and all the control signals TRGR, TRGGr, TRGGb and TRGB to the low level at the next timing T2. Fall to. As a result, the supply of the photocurrent from all the light receiving units 1030 of the pixel array unit 300 to the address event detecting unit 400 is stopped.
  • the drive circuit 211 raises the selection signal SEL applied to the gate of the selection transistor 323 in the pixel signal generation unit 320 of the pixel block 1010 to be read to a high level at the timing T2, and the same pixel signal generation unit 320.
  • the reset signal RST applied to the gate of the reset transistor 321 is raised to the high level for a certain pulse period. As a result, the charges accumulated in the floating diffusion layer 324 of the pixel signal generation unit 320 are released (initialized), and the unit pixel is reset in pixel block units.
  • the voltage appearing on the vertical signal line VSL in the state where the floating diffusion layer 324 is initialized in this manner is read out by the ADC 230 connected to the vertical signal line VSL in the column ADC 220 as a reset level for each pixel block 1010. Converted into a digital value.
  • the control signal TRG applied to the gate of the transfer transistor 331 in the pixel block 1010 to be read is raised to the high level.
  • the drive circuit 211 applies the control signal TRGR of a constant pulse period to the gate of, for example, the transfer transistor 331R in the pixel block 1010 to be read.
  • the charges generated in the photoelectric conversion element 333R are transferred to the floating diffusion layer 324 in the pixel signal generation unit 320, and a voltage corresponding to the charges accumulated in the floating diffusion layer 324 appears on the vertical signal line VSL.
  • the voltage appearing on the vertical signal line VSL in this way is read as a red (R) color signal level by the ADC 230 connected to the vertical signal line VSL in the column ADC 220 and converted into a digital value.
  • the signal processing unit 212 executes the CDS process for obtaining the difference between the reset level and the signal level read out as described above as a net pixel signal corresponding to the amount of light received by the photoelectric conversion element 333R.
  • the drive circuit 211 applies the control signal TRGGr of a constant pulse period to the gate of, for example, the transfer transistor 331Gr in the pixel block 1010 to be read. To do.
  • the charges generated in the photoelectric conversion element 333Gr are transferred to the floating diffusion layer 324 in the pixel signal generation unit 320, and a voltage corresponding to the charges accumulated in the floating diffusion layer 324 appears on the vertical signal line VSL.
  • the voltage appearing on the vertical signal line VSL is read by the ADC 230 of the column ADC 220 as a signal level of green (Gr) color and converted into a digital value.
  • the signal level based on each of the photoelectric conversion elements 333Gb and 333B in the pixel block 1010 to be read is read by the ADC 230 of the column ADC 220 and converted into a digital value (timings T5 and T6).
  • the drive circuit 211 controls the application to the gates of the transfer transistors 331 of all the light receiving sections 330 in the pixel array section 300.
  • TRGGb and TRGB are set to high level. As a result, the detection of the firing of the address event in all the light receiving units 330 in the pixel array unit 300 is restarted.
  • FIG. 55 is a flowchart showing an example of the operation of the solid-state imaging device according to this embodiment. This operation is started, for example, when a predetermined application for detecting an address event is executed.
  • each pixel block 1010 in the pixel array unit 300 detects whether or not an address event is fired (step S1001). Then, the drive circuit 211 determines whether or not the firing of the address event is detected in any of the pixel blocks 1010 (step S1002).
  • step S1004 If the firing of the address event is not detected (NO in step S1002), the present operation proceeds to step S1004.
  • the driving circuit 211 sequentially executes the reading of the pixel signal for the unit pixel belonging to the pixel block 1010 in which the firing of the address event is detected.
  • pixel signals are sequentially read from each unit pixel belonging to the pixel block 1010 to be read (step S1003), and the process proceeds to step S1004.
  • step S1004 it is determined whether or not to end this operation. If not completed (NO in step S1004), this operation returns to step S1001 and the subsequent operations are repeated. On the other hand, if the operation is to end (YES in step S1004), this operation ends.
  • FIG. 56 is a plan view showing an example of a floor map of the first chip according to the first example.
  • the light receiving portions 1030 are arranged in a two-dimensional lattice on the first chip 201a.
  • a plurality of photoelectric conversion elements 333 forming the pixel block 1010 are arranged in I rows ⁇ J columns.
  • four photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B, which form a Bayer array unit pattern, are arrayed in 2 rows ⁇ 2 columns.
  • the four photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B that form the unit pattern are provided with transfer transistors 331R, 331Gr, 331Gb, and 331B at corners that face each other.
  • the drains of the transfer transistors 331R, 331Gr, 331Gb, and 331B are commonly connected to the node 334 (see FIG. 53).
  • An OFG transistor 332 is provided on a wiring connecting the node 334 and the TSV 501a of the connection portion 501.
  • a transfer transistor 331 is provided on a wiring connecting the node 334 and the TSV 801a of the connection portion 801.
  • FIG. 57 is a plan view showing a floor map example of the second chip according to the first example.
  • the second chip 201b includes an upper layer detection circuit 410A including an LG transistor 411 and an amplification transistor 412, similarly to the second chip 201b described with reference to FIG. 44 in the eighth embodiment.
  • An upper layer pixel circuit 500 including a reset transistor 321, an amplification transistor 322, a selection transistor 323, and a pixel signal generation unit 320 including a floating diffusion layer 324 is arranged in a two-dimensional lattice.
  • Each upper layer pixel circuit 500 is formed, for example, in the same area as the photoelectric conversion element 333 formed in the first chip 201a.
  • the upper layer detection circuit 410A may be the same as the upper layer pixel circuit 500 in the above-described embodiment.
  • FIG. 58 is a plan view showing a floor map example of the first chip according to the second example.
  • FIG. 59 is a plan view showing an example of a floor map of the second chip according to the second example.
  • each address event detector 400 has (2j + 1) columns and (2j + 2) columns of the photoelectric conversion elements 333 of (2i + 1) rows and (2i + 2) rows (i is an integer of 0 or more).
  • each pixel signal generation unit 320 causes (2j + 1) of the photoelectric conversion elements 333 of (2i + 1) rows and (2i + 2) rows. It is also possible to read the pixel signals from the photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B of the (2) th column and the (2j + 1) th column.
  • the address event detection units 400 are arranged in even columns and the pixel signal generation units 320 are arranged in odd columns, respectively.
  • all pixel signal generation units in charge of at least one of the plurality of photoelectric conversion elements 333 monitored by the address event detection unit 400 are associated with each other in advance, and an address event detection unit is provided.
  • the pixel signal generation unit 320 associated therewith may be configured to read the pixel signal.
  • FIG. 60 is a plan view showing an example of a floor map of the first chip according to the third example.
  • FIG. 61 is a plan view showing a floor map example of the second chip according to the third example.
  • the case where the address event detection unit 400 and the pixel signal generation unit 320 are alternately arranged in the row direction is illustrated.
  • the case where the address event detection unit 400 and the pixel signal generation unit 320 are alternately arranged not only in the row direction but also in the column direction will be described as an example.
  • each address event detection unit 400 has (2i + 1) rows (2j + 1) columns, (2i + 1) rows (2j + 2) columns, (2i + 2) rows (2j + 1) columns, and ( A total of four (or two) photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B in 2i + 2) rows (2j + 2) columns are monitored, and each pixel signal generation unit 320 causes 2i rows, 2j columns, and 2i rows (2j + 1) columns. , (2i + 1) rows and 2j columns, and (2i + 1) rows and (2j + 1) columns, a total of four (or one or two) photoelectric conversion elements 333R, 333Gr, 333Gb, and 333B are read out. It is also possible.
  • the address event detectors 400 are arranged in the odd rows of the even columns, and the pixel signal generators 320 are arranged in the even rows of the odd columns, respectively. Laid out.
  • a certain address event detection unit 400 when a certain address event detection unit 400 detects the firing of an address event, it takes charge of at least one of the plurality of photoelectric conversion elements 333 monitored by the address event detection unit 400. All the pixel signal generation units 320 may be configured to read the pixel signals from the plurality of photoelectric conversion elements 333 that they are in charge of. The address event detection unit 400 and the pixel signal generation unit 320 are associated with each other in advance. Alternatively, when a certain address event detection unit 400 detects the firing of an address event, the pixel signal generation unit 320 associated therewith may be configured to read the pixel signal.
  • a set of a plurality of (N) unit pixels that receive a wavelength component necessary for reconstructing a color (pixel block 1010).
  • pixel block unit for detecting the presence or absence of the firing of the address event, and when the firing of the address event is detected in the pixel block unit, the pixel signal is read in the pixel block unit.
  • pixel signals of all wavelength components necessary for color reconstruction are read in synchronization, so that correct color can be reconstructed. It will be possible.
  • the present invention is not limited to this, and for example, the solid-state imaging device 200 according to the first embodiment and the like.
  • the solid-state imaging device 200 according to another embodiment can be used as a base.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 62 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, a voice image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 can be input with radio waves or signals of various switches transmitted from a portable device that substitutes for a key.
  • the body system control unit 12020 receives input of these radio waves or signals and controls the vehicle door lock device, power window device, lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the image pickup unit 12031 can output the electric signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether or not the driver is asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes functions of ADAS (Advanced Driver Assistance System) including collision avoidance or impact mitigation of vehicle, follow-up traveling based on inter-vehicle distance, vehicle speed maintenance traveling, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like on the basis of the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to a passenger of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 63 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the image pickup unit 12031 includes image pickup units 12101, 12102, 12103, 12104, and 12105.
  • the image capturing units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield inside the vehicle.
  • the image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image capturing units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield inside the vehicle is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic signal, a traffic sign, a lane, or the like.
  • FIG. 63 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera including a plurality of image capturing elements or may be an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change of this distance (relative speed with respect to the vehicle 12100).
  • the closest three-dimensional object on the traveling path of the vehicle 12100 which is traveling in the substantially same direction as the vehicle 12100 at a predetermined speed (for example, 0 km / h or more), can be extracted as a preceding vehicle. it can.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, which autonomously travels without depending on the operation of the driver.
  • the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and the like. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure for extracting a feature point in an image captured by the image capturing units 12101 to 12104 as an infrared camera and pattern matching processing on a series of feature points indicating the contour of an object are performed to determine whether or not the pedestrian is a pedestrian.
  • the voice image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis.
  • the display unit 12062 is controlled so as to superimpose. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031, the driver state detection unit 12041, and the like among the configurations described above.
  • a plurality of photoelectric conversion elements that are arranged in a two-dimensional lattice in the matrix direction and that generate electric charges according to the amount of received light;
  • a detection unit that detects a photocurrent based on charges generated in the plurality of photoelectric conversion elements, Equipped with The solid-state imaging device, wherein the photoelectric conversion element and at least a part of the detection unit are arranged on different chips.
  • the detection unit includes a current-voltage conversion circuit including a loop-shaped source follower circuit, The photoelectric conversion element is disposed on the first chip, The solid-state imaging device according to (1), wherein the source follower circuit is arranged on a second chip joined to the first chip.
  • the plurality of photoelectric conversion elements are divided into a plurality of groups of one or more photoelectric conversion elements, The solid-state imaging device according to any one of (7) to (9), wherein the detection unit and the generation unit are provided for each of the plurality of groups.
  • the detection unit is connected to a first group of the plurality of groups,
  • the generator is connected to a second group of the plurality of groups,
  • the solid-state imaging device according to (10) or (11), wherein at least one photoelectric conversion element belonging to the first group also belongs to the second group.
  • the source follower circuit is A third transistor whose source is connected to the photoelectric conversion element; A fourth transistor having a gate connected to the photoelectric conversion element and a drain connected to the gate of the third transistor;
  • the source follower circuit is A fifth transistor whose source is connected to the drain of the third transistor; A sixth transistor whose source is connected to the gate of the third transistor and the drain of the fourth transistor, and whose gate is connected to the drain of the third transistor and the source of the fifth transistor;
  • the second chip is an SOI (Silicon On Insulator) substrate.
  • the third and fourth transistors are tunnel FETs (Field effect transistors) or FinFETs.
  • the solid-state imaging device according to any one of (2) to (18), further including: (20) A solid-state imaging device, An optical system for forming an image of incident light on the light receiving surface of the solid-state imaging device, A control unit for controlling the solid-state imaging device, Equipped with The solid-state imaging device, A plurality of photoelectric conversion elements that are arranged in a two-dimensional lattice in the matrix direction and that generate electric charges according to the amount of received light; A detection unit that detects a photocurrent based on charges generated in the plurality of photoelectric conversion elements, Equipped with An imaging device in which the photoelectric conversion element and at least a part of the detection unit are arranged on different chips.
  • image pickup device 110 image pickup lens 120 recording part 130 control part 139, 209 signal line 200 solid-state image pickup device 201 light receiving chip 201a first chip 201b second chip 201c third chip 202 detection chip 203 logic chip 210 logic circuit 211 drive circuit 212 signal Processing unit 213 Arbiter 220 Column ADC 230 ADC 300 pixel array unit 310 unit pixel 320 pixel signal generation unit 321 reset transistor 322 amplification transistor 323 selection transistor 324 floating diffusion layer 325, 326, 327, 328, 416, 417, 418, 419, 4171, 4191 diffusion region 3211, 3221, 3231, 3311, 3321, 4111, 4121, 4131, 4141 Gates 330, 730, 830, 1030 Light receiving parts 331, 331B, 331Gb, 331Gr, 331R Transfer transistor 332 OFG transistor 333, 333B, 333G, 333Gb, 333Gr, 333R, 333W Photoelectric conversion element 334 node 400

Abstract

ノイズ特性を改善する。実施形態に係る固体撮像装置は、行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子（３３３）と、前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部（４００）とを備え、前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップ（２０１ａ，２０１ｂ）に配置される。

Description

固体撮像装置及び撮像装置
　本開示は、固体撮像装置及び撮像装置に関する。
　従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像装置が、撮像装置などにおいて用いられている。この一般的な同期型の固体撮像装置では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、受光量が閾値を超えたことをアドレスイベントとしてリアルタイムに検出する検出回路を画素毎に設けた非同期型の固体撮像装置が提案されている。画素毎にアドレスイベントを検出する非同期型の固体撮像装置は、ＤＶＳ（Dynamic　Vision　Sensor）とも称される。
特表２０１６－５３３１４０号公報
　しかしながら、一般的なＤＶＳは、受光光量に応じた電荷を発生させる光電変換素子と、光電変換素子に発生した電荷による光電流の電流値の変化に基づいてアドレスイベントの発火の有無を検出するための回路（以下、画素回路という）とが同一の基板に集積された構成であるため、光電変換素子からの暗電流が画素回路を構成するトランジスタへ流れ込み、それにより、ＤＶＳのノイズ特性が悪化してしまうという課題が存在する。
　そこで本開示では、ノイズ特性を改善することが可能な固体撮像装置及び撮像装置を提案する。
　上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部とを備え、前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される。
第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。 第１の実施形態に係る固体撮像装置の積層構造例を示す図である。 第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。 第１の実施形態に係る単位画素の概略構成例を示す回路図である。 第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。 第１の実施形態に係る電流電圧変換回路の他の構成例を示す回路図である。 第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。 第１の実施形態に係る固体撮像装置の断面構造例を示す断面図である。 第１の実施形態に係る第１チップのフロアマップ例を示す平面図である。 第１の実施形態に係る第２チップのフロアマップ例を示す平面図である。 第１の実施形態に係る第２チップの他のフロアマップ例を示す平面図である。 トランジスタにおける電流とノイズとの関係を示すグラフである。 第２の実施形態に係るトランジスタの概略構成例を示す断面図である。 図１３に例示するトランジスタの電流電圧特性を示すグラフである。 第２の実施形態に係るトランジスタの他の構成例を示す模式図である。 第２の実施形態に係るトランジスタのさらに他の構成例を示す模式図である。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その１）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その２）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その３）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その４）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その５）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その６）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その７）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その８）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その９）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その１０）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その１１）。 第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である（その１２）。 第４の実施形態に係る単位画素の概略構成例を示す回路図である。 第４の実施形態に係る固体撮像装置の断面構造例を示す断面図である。 第４の実施形態に係る第１チップのフロアマップ例を示す平面図である。 第５の実施形態に係る単位画素の概略構成例を示す回路図である。 第５の実施形態に係る単位画素の他の概略構成例を示す回路図である。 第６の実施形態に係る固体撮像装置の積層構造例を示す図である。 第６の実施形態に係る単位画素の概略構成例を示す回路図である。 第７の実施形態に係る固体撮像装置の断面構造例を示す断面図である。 第８の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。 第８の実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。 第８の実施形態に係る単位画素の概略構成例を示す回路図である。 第８の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。 第８の実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。 第８の実施形態に係る固体撮像装置の断面構造例を示す断面図である。 第８の実施形態に係る第１チップのフロアマップ例を示す平面図である。 第８の実施形態に係る第２チップのフロアマップ例を示す平面図である。 第９の実施形態に係る固体撮像装置の積層構造例を示す図である。 第９の実施形態に係る単位画素の概略構成例を示す回路図である。 第９の実施形態に係る固体撮像装置の断面構造例を示す断面図である。 第１０の実施形態に係る画素アレイ部の概略構成例を示すブロック図である。 カラーフィルタ配列にベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。 カラーフィルタ配列にＸ－Ｔｒａｎｓ（登録商標）型配列を採用した場合の画素ブロックの構成例を示す模式図である。 カラーフィルタ配列にクアッドベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。 カラーフィルタ配列にホワイトＲＧＢ配列を採用した場合の画素ブロックの構成例を示す模式図である。 第１０の実施形態に係る画素ブロックの概略構成例を示す回路図である。 第１０の実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。 第１０の実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。 第１０の実施形態の第１例に係る第１チップのフロアマップ例を示す平面図である。 第１０の実施形態の第１例に係る第２チップのフロアマップ例を示す平面図である。 第１０の実施形態の第２例に係る第１チップのフロアマップ例を示す平面図である。 第１０の実施形態の第２例に係る第２チップのフロアマップ例を示す平面図である。 第１０の実施形態の第３例に係る第１チップのフロアマップ例を示す平面図である。 第１０の実施形態の第３例に係る第２チップのフロアマップ例を示す平面図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．はじめに
　　２．第１の実施形態
　　　２．１　撮像装置の構成例
　　　２．２　固体撮像装置の構成例
　　　　２．２．１　固体撮像装置の積層構造例
　　　　２．２．２　固体撮像装置の機能構成例
　　　２．３　単位画素の構成例
　　　２．４　アドレスイベント検出部の構成例
　　　　２．４．１　電流電圧変換部の構成例
　　　　２．４．２　減算器及び量子化器の構成例
　　　２．５　各層への配置
　　　２．６　固体撮像装置の断面構造例
　　　２．７　フロアマップ例
　　　　２．７．１　第１チップ
　　　　２．７．２　第２チップ
　　　　　２．７．２．１　ソースフォロア型
　　　　　２．７．２．２　ゲインブースト型
　　　２．８　作用・効果
　　３．第２の実施形態
　　　３．１　トランジスタのノイズ特性の改善
　　　　３．１．１　ＦＤＳＯＩ（Fully　Depleted　Silicon　On　Insulator）の使用
　　　　３．１．２　トンネルＦＥＴ、ＦｉｎＦＥＴの使用
　　　３．２　作用・効果
　　４．第３の実施形態
　　　４．１　固体撮像装置の製造プロセス
　　　４．２　作用・効果
　　５．第４の実施形態
　　　５．１　単位画素の構成例
　　　５．２　固体撮像装置の断面構造例
　　　５．３　フロアマップ例
　　　５．４　作用・効果
　　６．第５の実施形態
　　７．第６の実施形態
　　　７．１　固体撮像装置の積層構造例
　　　７．２　単位画素の構成例
　　８．第７の実施形態
　　　８．１　固体撮像装置の断面構造例
　　９．第８の実施形態
　　　９．１　固体撮像装置の機能構成例
　　　　９．１．１　カラムＡＤＣの構成例
　　　９．２　単位画素の構成例
　　　９．３　固体撮像装置の動作例
　　　　９．３．１　タイミングチャート
　　　　９．３．２　フローチャート
　　　９．４　固体撮像装置の断面構造例
　　　９．５　フロアマップ例
　　　　９．５．１　第１チップ
　　　　９．５．２　第２チップ
　　　９．６　作用・効果
　　１０．第９の実施形態
　　　１０．１　固体撮像装置の断面構造例
　　　１０．２　作用・効果
　　１１．第１０の実施形態
　　　１１．１　画素アレイ部の構成例
　　　１１．２　画素ブロックの例
　　　　１１．２．１　ベイヤー配列
　　　　１１．２．２　Ｘ－Ｔｒａｎｓ（登録商標）型配列
　　　　１１．２．３　クアッドベイヤー配列
　　　　１１．２．４　ホワイトＲＧＢ配列
　　　１１．３　画素ブロックの構成例
　　　１１．４　固体撮像装置の動作例
　　　　１１．４．１　タイミングチャート
　　　　１１．４．２　フローチャート
　　　１１．５　フロアマップ例
　　　　１１．５．１　第１例
　　　　　１１．５．１．１　第１チップ
　　　　　１１．５．１．２　第２チップ
　　　　１１．５．２　第２例
　　　　１１．５．３　第３例
　　　１１．６　作用・効果
　　１２．移動体への応用例
　１．はじめに
　一般的なＤＶＳには、単位画素ごとにアドレスイベントの発火の有無を検出し、アドレスイベントの発火が検出された場合、このアドレスイベントが発火した単位画素から画素信号を読み出すという、いわゆるイベントドリブン型の駆動方式が採用されている。
　なお、本説明における単位画素とは、１つの光電変換素子（受光素子ともいう）を含んで構成された画素の最小単位であり、例えば、イメージセンサから読み出した画像データにおける各ドットに対応するものである。また、アドレスイベントとは、二次元格子状に配列する複数の単位画素それぞれに割り当てられたアドレスごとに発生するイベントであり、例えば、光電変換素子で発生した電荷に基づく電流（以下、光電流という）の電流値又はその変化量がある一定の閾値を超えたことなどである。
　一般的なＤＶＳには、上述したように、光電変換素子と画素回路とが同一の基板に配置された構成が採用されている。このように、光電変換素子と回路素子とを同一基板に配置した構成では、光電変換素子からの暗電流が画素回路を構成する各トランジスタに流れ込み、それにより、ＤＶＳのノイズ特性が悪化してしまう場合が存在する。
　また、光電変換素子と回路素子とを同一基板に配置した構成では、受光面における光電変換素子の占める割合が低下し、その結果、入射光に対する量子効率（以下、受光効率という）が低下してノイズ特性が悪化してしまうという課題も存在する。
　さらに、光電変換素子と回路素子とを同一基板に配置した構成では、画素回路を構成する各トランジスタに十分な面積を確保することが困難となる場合が多く、その場合、各トランジスタのノイズ特性が悪化し、結果的に、ＤＶＳのノイズ特性が悪化してしまうという課題も発生する。
　そこで以下の実施形態では、ノイズ特性の悪化を抑制することが可能な固体撮像装置及び撮像装置について、幾つか例を挙げて詳細に説明する。
　２．第１の実施形態
　まず、第１の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
　２．１　撮像装置の構成例
　図１は、第１の実施形態に係る固体撮像装置及び撮像装置の概略構成例を示すブロック図である。図１に示すように、撮像装置１００は、例えば、撮像レンズ１１０、固体撮像装置２００、記録部１２０及び制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
　撮像レンズ１１０は、入射光を集光してその像を固体撮像装置２００の受光面に結像する光学系の一例である。受光面とは、固体撮像装置２００における光電変換素子が配列する面であってよい。固体撮像装置２００は、入射光を光電変換して画像データを生成する。また、固体撮像装置２００は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。この信号処理により得られた結果と、アドレスイベントの発火の有無を示す検出信号とは、信号線２０９を介して記録部１２０に出力される。なお、アドレスイベントの発火の有無を示す検出信号の生成方法については後述する。
　記録部１２０は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic　Random　Access　Memory）やＳＲＡＭ（Static　Random　Access　Memory）等で構成され、固体撮像装置２００から入力されたデータを記録する。
　制御部１３０は、例えば、ＣＰＵ（Central　Processing　Unit）等で構成され、信号線１３９を介して種々の指示を出力することで、固体撮像装置２００など、撮像装置１００における各部を制御する。
　２．２　固体撮像装置の構成例
　つづいて、固体撮像装置２００の構成例について、図面を参照して詳細に説明する。
　２．２．１　固体撮像装置の積層構造例
　図２は、第１の実施形態に係る固体撮像装置の積層構造例を示す図である。図２に示すように、固体撮像装置２００は、受光チップ２０１と検出チップ２０２とが上下に積層された構造を備える。受光チップ２０１は、例えば、光電変換素子が配列する第１チップ２０１ａと、画素回路が配列する第２チップ２０１ｂとが貼り合わされた２層積層構造を備える。
　第１チップ２０１ａと第２チップ２０１ｂとの接合、及び、受光チップ２０１（具体的には、第２チップ２０１ｂ）と検出チップ２０２との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ－Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。
　また、受光チップ２０１と検出チップ２０２とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon　Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、受光チップ２０１に設けられたＴＳＶと受光チップ２０１から検出チップ２０２にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、受光チップ２０１から検出チップ２０２まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。
　ただし、受光チップ２０１と検出チップ２０２との接合にＣｕ－Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ－Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続される。
　２．２．２　固体撮像装置の機能構成例
　図３は、第１の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３に示すように、固体撮像装置２００は、駆動回路２１１と、信号処理部２１２と、アービタ２１３と、画素アレイ部３００とを備える。
　画素アレイ部３００には、複数の単位画素が二次元格子状に配列される。単位画素とは、後述において詳細に説明するが、例えば、フォトダイオードなどの光電変換素子と、この光電変換素子で発生した電荷による光電流の電流値又はその変化量が所定の閾値を超えたか否かに基づき、アドレスイベントの発火の有無を検出する画素回路（本実施形態では、後述するアドレスイベント検出部４００に相当）とから構成される。ここで、画素回路は、複数の光電変換素子で共有され得る。その場合、各単位画素は、１つの光電変換素子と、共有される画素回路とを含んで構成される。
　画素アレイ部３００の複数の単位画素は、それぞれが所定数の単位画素からなる複数の画素ブロックにグループ化されていてもよい。以下、水平方向に配列する単位画素又は画素ブロックの集合を「行」と称し、行に垂直な方向に配列された単位画素又は画素ブロックの集合を「列」と称する。
　各単位画素は、画素回路においてアドレスイベントの発火が検出されると、当該単位画素から信号を読み出すことのリクエストを、アービタ２１３に出力する。
　アービタ２１３は、１つ以上の単位画素からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した単位画素に所定の応答を送信する。この応答を受け取った単位画素は、アドレスイベントの発火を示す検出信号を駆動回路２１１及び信号処理部２１２に出力する。
　駆動回路２１１は、検出信号を出力した単位画素を順に駆動することで、アドレスイベントの発火が検出された単位画素から信号処理部２１２へ、例えば、受光量に応じた信号を出力させる。
　信号処理部２１２は、単位画素から入力された信号に対して所定の信号処理を実行し、この信号処理の結果とアドレスイベントの検出信号とを、信号線２０９を介して記録部１２０に供給する。
　２．３　単位画素の構成例
　つづいて、単位画素３１０の構成例について説明する。図４は、第１の実施形態に係る単位画素の概略構成例を示す回路図である。図４に示すように、単位画素３１０は、例えば、受光部３３０と、アドレスイベント検出部４００とを備える。なお、図４におけるロジック回路２１０は、例えば、図３における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路であってよい。
　受光部３３０は、例えば、フォトダイオードなどの光電変換素子３３３を備え、その出力は、アドレスイベント検出部４００に接続される。
　アドレスイベント検出部４００は、例えば、電流電圧変換部４１０と、減算器４３０とを備える。ただし、アドレスイベント検出部４００は、その他にも、バッファや量子化器や転送部を備える。アドレスイベント検出部４００の詳細については、後述において図５等を用いて説明する。
　このような構成において、受光部３３０の光電変換素子３３３は、入射光を光電変換して電荷を発生させる。光電変換素子３３３で発生した電荷は、その電荷量に応じた電流値の光電流として、アドレスイベント検出部４００に入力される。
　２．４　アドレスイベント検出部の構成例
　図５は、第１の実施形態に係るアドレスイベント検出部の概略構成例を示すブロック図である。図５に示すように、アドレスイベント検出部４００は、図４にも示した電流電圧変換部４１０、減算器４３０と及び量子化器４４０に加え、バッファ４２０と、転送部４５０とを備える。
　電流電圧変換部４１０は、受光部３３０からの光電流を、その対数の電圧信号に変換し、これにより生成された電圧信号をバッファ４２０に出力する。
　バッファ４２０は、電流電圧変換部４１０からの電圧信号を補正し、補正後の電圧信号を減算器４３０に出力する。
　減算器４３０は、駆動回路２１１からの行駆動信号に従ってバッファ４２０からの電圧信号の電圧レベルを低下させ、低下後の電圧信号を量子化器４４０に出力する。
　量子化器４４０は、減算器４３０からの電圧信号をデジタル信号に量子化し、これにより生成されたデジタル信号を検出信号として転送部４５０に出力する。
　転送部４５０は、量子化器４４０からの検出信号を信号処理部２１２等に転送する。この転送部４５０は、例えば、アドレスイベントの発火が検出された際に、転送部４５０から駆動回路２１１及び信号処理部２１２へのアドレスイベントの検出信号の送信を要求するリクエストをアービタ２１３に出力する。そして、転送部４５０は、リクエストに対する応答をアービタ２１３から受け取ると、検出信号を駆動回路２１１及び信号処理部２１２に出力する。
　２．４．１　電流電圧変換部の構成例
　図５に示す構成における電流電圧変換部４１０は、例えば、図４に示すように、ＬＧトランジスタ４１１と、増幅トランジスタ４１２と、定電流回路４１５とを備えた、所謂ソースフォロア型の電流電圧変換部であってよい。ただし、これに限定されず、例えば、図６に例示するような、２つのＬＧトランジスタ４１１及び４１３と、２つの増幅トランジスタ４１２及び４１４と、定電流回路４１５とを備えた、所謂ゲインブースト型の電流電圧変換器であってもよい。
　図４に示すように、ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１２のゲートは、例えば、受光部３３０の光電変換素子３３３におけるカソードに接続される。ＬＧトランジスタ４１１のドレインは、例えば、電源端子ＶＤＤに接続される。
　また、例えば、増幅トランジスタ４１２のソースは接地され、ドレインは定電流回路４１５を介して電源端子ＶＤＤに接続される。定電流回路４１５は、例えば、Ｐ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどの負荷ＭＯＳトランジスタで構成されてもよい。
　一方、ゲインブースト型の場合、図６に示すように、ＬＧトランジスタ４１１のソース及び増幅トランジスタ４１２のゲートは、例えば、受光部３３０の光電変換素子３３３におけるカソードに接続される。また、ＬＧトランジスタ４１１のドレインは、例えば、ＬＧトランジスタ４１３のソース及び増幅トランジスタ４１２のゲートに接続される。ＬＧトランジスタ４１３のドレインは、例えば、電源端子ＶＤＤに接続される。
　また、例えば、増幅トランジスタ４１４のソースはＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のドレインに接続される。増幅トランジスタ４１４のドレインは、例えば、定電流回路４１５を介して電源端子ＶＤＤに接続される。
　図４又は図６に示すような接続関係とすることで、ループ状のソースフォロア回路が構成される。これにより、受光部３３０からの光電流が、その電荷量に応じた対数値の電圧信号に変換される。なお、ＬＧトランジスタ４１１及び４１３と、増幅トランジスタ４１２及び４１４とは、それぞれ例えばＮＭＯＳトランジスタで構成されてよい。
　２．４．２　減算器及び量子化器の構成例
　図７は、第１の実施形態に係る減算器及び量子化器の概略構成例を示す回路図である。図７に示すように、減算器４３０は、コンデンサ４３１及び４３３と、インバータ４３２と、スイッチ４３４とを備える。また、量子化器４４０は、コンパレータ４４１を備える。
　コンデンサ４３１の一端は、バッファ４２０の出力端子に接続され、他端は、インバータ４３２の入力端子に接続される。コンデンサ４３３は、インバータ４３２に並列に接続される。スイッチ４３４は、コンデンサ４３３の両端を接続する経路を行駆動信号に従って開閉する。
　インバータ４３２は、コンデンサ４３１を介して入力された電圧信号を反転する。このインバータ４３２は反転した信号をコンパレータ４４１の非反転入力端子（＋）に出力する。
　スイッチ４３４をオンした際、コンデンサ４３１のバッファ４２０側には、電圧信号Ｖｉｎｉｔが入力される。また、その逆側は仮想接地端子となる。この仮想接地端子の電位を便宜上、ゼロとする。このとき、コンデンサ４３１に蓄積されている電位Ｑｉｎｉｔは、コンデンサ４３１の容量をＣ１とすると、次の式（１）により表される。一方、コンデンサ４３３の両端は、短絡されているため、その蓄積電荷はゼロとなる。
Ｑｉｎｉｔ＝Ｃ１×Ｖｉｎｉｔ　　（１）
　次に、スイッチ４３４がオフされて、コンデンサ４３１のバッファ４２０側の電圧が変化してＶａｆｔｅｒになった場合を考えると、コンデンサ４３１に蓄積される電荷Ｑａｆｔｅｒは、次の式（２）により表される。
Ｑａｆｔｅｒ＝Ｃ１×Ｖａｆｔｅｒ　　（２）
　一方、コンデンサ４３３に蓄積される電荷Ｑ２は、出力電圧をＶｏｕｔとすると、次の式（３）により表される。
Ｑ２＝－Ｃ２×Ｖｏｕｔ　　（３）
　このとき、コンデンサ４３１及び４３３の総電荷量は変化しないため、次の式（４）が成立する。
Ｑｉｎｉｔ＝Ｑａｆｔｅｒ＋Ｑ２　　（４）
　式（４）に式（１）乃至式（３）を代入して変形すると、次の式（５）が得られる。
Ｖｏｕｔ＝－（Ｃ１／Ｃ２）×（Ｖａｆｔｅｒ－Ｖｉｎｉｔ）　　（５）
　式（５）は、電圧信号の減算動作を表し、減算結果の利得はＣ１／Ｃ２となる。通常、利得を最大化することが望まれるため、Ｃ１を大きく、Ｃ２を小さく設計することが好ましい。一方、Ｃ２が小さすぎると、ｋＴＣノイズが増大し、ノイズ特性が悪化するおそれがあるため、Ｃ２の容量削減は、ノイズを許容することができる範囲に制限される。また、単位画素ごとに減算器４３０を含むアドレスイベント検出部４００が搭載されるため、容量Ｃ１やＣ２には、面積上の制約がある。これらを考慮して、容量Ｃ１及びＣ２の値が決定される。
　コンパレータ４４１は、減算器４３０からの電圧信号と、反転入力端子（－）に印加された所定の閾値電圧Ｖｔｈとを比較する。コンパレータ４４１は、比較結果を示す信号を検出信号として転送部４５０に出力する。
　また、上述のアドレスイベント検出部４００全体のゲインＡは、電流電圧変換部４１０の変換ゲインをＣＧｌｏｇとし、バッファ４２０のゲインを‘１’とすると、次の式（６）により表される。
Figure JPOXMLDOC01-appb-M000001
　式（６）において、ｉｐｈｏｔｏ＿ｎは、ｎ番目の単位画素の光電流であり、その単位は、例えばアンペア（Ａ）である。Ｎは、画素ブロック内の単位画素３１０の数であり、本実施形態では‘１’である。
　２．５　各層への配置
　以上で説明した構成において、図４に示すように、受光部３３０は、例えば、図２に示した受光チップ２０１における第１チップ２０１ａに配置され、画素回路（アドレスイベント検出部４００）の電流電圧変換部４１０におけるＬＧトランジスタ４１１及び増幅トランジスタ４１２は、例えば、図２に示した受光チップ２０１における第２チップ２０１ｂに配置される。また、他の構成（以下、他の回路構成の符号を‘５１０’とする）は、例えば、検出チップ２０２に配置される。なお、以下の説明では、明確化のため、第２チップ２０１ｂに配置される構成を上層画素回路５００という。電流電圧変換部４１０がソースフォロア型の場合（図４参照）、上層画素回路５００には、ＬＧトランジスタ４１１と、増幅トランジスタ４１２とが含まれる。一方、ゲインブースト型の場合、上層画素回路５００には、２つのＬＧトランジスタ４１１及び４１３と、２つの増幅トランジスタ４１２及び４１４が含まれる。
　図４に示すように、受光チップ２０１において、第１チップ２０１ａに配置された受光部３３０と、第２チップ２０１ｂに配置された上層画素回路５００とは、例えば、第１チップ２０１ａから第２チップ２０１ｂにかけて貫通する接続部５０１を介して電気的に接続される。
　また、第２チップ２０１ｂに配置された上層画素回路５００と、検出チップ２０２に配置された他の回路構成５１０とは、例えば、第２チップ２０１ｂから検出チップ２０２にかけて貫通する接続部５０２を介して電気的に接続される。
　なお、接続部５０１及び５０２は、例えば、ＴＳＶやＣｕ－Ｃｕ接合部やバンプ接合部などで構成することができる。
　２．６　固体撮像装置の断面構造例
　図８は、第１の実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図８には、光の入射面（受光面）に対して垂直な面で固体撮像装置２００を切断した場合の断面構造例が示されている。
　図８に示すように、固体撮像装置２００は、第１チップ２０１ａと第２チップ２０１ｂとを貼り合わせてなる積層構造の受光チップ２０１に、検出チップ２０２をさらに貼り合わせた構造を備える。
　第１チップ２０１ａと第２チップ２０１ｂとの接合面６１０、及び、受光チップ２０１と検出チップ２０２との接合面６２０は、それぞれ例えば直接接合された面であってよい。ただし、上述したように、直接接合の代わりに、Ｃｕ－Ｃｕ接合やバンプ接合等を用いることも可能である。
　第１チップ２０１ａは、例えば、半導体基板６０１と、層間絶縁膜６０８とから構成される。
　半導体基板６０１には、ｎ型半導体領域６０６と、ｎ型半導体領域６０６を囲むｐ型半導体領域６０５とで構成された光電変換素子３３３（受光部３３０）が形成されている。光電変換素子３３３は、オンチップレンズ６０２を介して半導体基板６０１の裏面側から入射する入射光を受光する。光電変換素子３３３とオンチップレンズ６０２との間には、オンチップレンズ６０２を搭載する面を平坦化する平坦化膜６０３や不図示のカラーフィルタ等が設けられていてもよい。
　ｎ型半導体領域６０６は、光電変換によって発生した電荷（電子）を蓄積する電荷蓄積領域である。ｎ型半導体領域６０６を囲むｐ型半導体領域６０５のうち、光の入射面と反対側（上面側）の不純物濃度は、光の入射面側（下面側）の不純物濃度よりも高くてもよい。つまり、光電変換素子３３３は、ＨＡＤ（Hole-Accumulation　Diode）構造になっており、ｎ型半導体領域６０６の下面側と上面側との各界面において、暗電流が発生することを抑制するように、ｐ型半導体領域６０５が形成されていてもよい。
　半導体基板６０１には、裏面側からみて、複数の光電変換素子３３３の間を電気的及び光学的に分離する画素分離部６０４が２次元格子状に設けられており、この画素分離部６０４で区画された矩形の領域に、光電変換素子３３３が設けられている。
　各光電変換素子３３３において、アノードは接地されており、カソードには、光電変換素子３３３に発生した電荷を取り出すためのコンタクト層６０７が設けられている。
　層間絶縁膜６０８は、第１チップ２０１ａと第２チップ２０１ｂとを電気的に分離するアイソレータであり、半導体基板６０１における表面側、すなわち、第２チップ２０１ｂとの接合側に設けられている。層間絶縁膜６０８における接合面６１０は、例えば、第２チップ２０１ｂと直接接合するために平坦化されている。
　第２チップ２０１ｂは、例えば、半導体基板６１１と、層間絶縁膜６１２と、配線層６１３とから構成される。
　半導体基板６１１には、上層画素回路５００として、ＬＧトランジスタ４１１及び増幅トランジスタ４１２が形成されている。ＬＧトランジスタ４１１のソースと増幅トランジスタ４１２のゲートとは、例えば、層間絶縁膜６１２の上面から半導体基板６１１及び層間絶縁膜６０８を経て半導体基板６０１に形成されたコンタクト層６０７まで貫通するＴＳＶ５０１ａと、層間絶縁膜６１２の上面からＬＧトランジスタ４１１のソースまで貫通するＴＳＶ５０１ｂと、同じく層間絶縁膜６１２の上面から増幅トランジスタ４１２のゲートまで貫通するＴＳＶ５０１ｃと、ＴＳＶ５０１ａ、５０１ｂ及び５０１ｃを層間絶縁膜６１２の上面側で電気的に接続する配線５０１ｄとを介して、光電変換素子３３３のコンタクト層６０７と電気的に接続される。ＴＳＶ５０１ａ、５０１ｂ及び５０１ｃと、配線５０１ｄとは、図４における接続部５０１を構成する。
　配線層６１３は、例えば、絶縁層と、絶縁層中に形成された多層の配線とを備える。この配線は、例えば、ＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のドレインに接続されている。
　また、配線層６１３は、検出チップ２０２との接合面６２０に露出する銅（Ｃｕ）製のパッド（Ｃｕパッド）６１９を備える。Ｃｕパッド６１９は、配線層６１３の配線を介して、ＬＧトランジスタ４１１のゲート及び増幅トランジスタ４１２のドレインに接続されている。
　検出チップ２０２は、例えば、半導体基板６２１と、層間絶縁膜６２２と、配線層６２３とから構成される。
　半導体基板６２１には、他の回路構成５１０として、例えば、電流電圧変換部４１０における定電流回路４１５や、アドレスイベント検出部４００の残りの回路や、ロジック回路２１０等を含む回路素子５１１が形成されている。
　配線層６２３は、第２チップ２０１ｂの配線層６１３と同様に、例えば、絶縁層と、絶縁層中に形成された多層の配線とを備える。この配線は、例えば、半導体基板６２１に形成された回路素子５１１と電気的に接続されている。
　また、配線層６２３は、第２チップ２０１ｂとの接合面６２０に露出するＣｕパッド６２９を備える。Ｃｕパッド６２９は、配線層６２３の配線を介して、回路素子５１１に接続されている。
　第２チップ２０１ｂの配線層６１３の表面に露出するＣｕパッド６１９と、検出チップ２０２の配線層６２３の表面に露出するＣｕパッド６２９とは、第２チップ２０１ｂと検出チップ２０２とを電気的及び機械的に接合するＣｕ－Ｃｕ接合部を構成する。すなわち、図８に示す例では、図４における接続部５０２が、Ｃｕ－Ｃｕ接合部で構成されている。
　２．７　フロアマップ例
　つづいて、第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、例を挙げて説明する。
　２．７．１　第１チップ
　図９は、本実施形態に係る第１チップのフロアマップ例を示す平面図である。図９に示すように、第１チップ２０１ａには、受光部３３０の光電変換素子３３３が、２次元格子状に配列している。各光電変換素子３３３は、例えば、矩形の領域に形成されている。また、各光電変換素子３３３には、接続部５０１を構成するＴＳＶ５０１ａに接続されるコンタクト層６０７が形成されている。
　２．７．２　第２チップ
　２．７．２．１　ソースフォロア型
　図１０は、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合の第２チップのフロアマップ例を示す平面図である。図１０に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。
　各上層画素回路５００において、ＬＧトランジスタ４１１は、例えば、ゲート４１１１と、ゲート４１１１に対してソース側に形成された拡散領域４１６と、ゲート４１１１に対してドレイン側に形成された拡散領域４１７とを備える。また、増幅トランジスタ４１２は、例えば、ゲート４１２１と、ゲート４１２１に対してソース側に形成された拡散領域４１８と、ゲート４１２１に対してドレイン側に形成された拡散領域４１９とを備える。
　ＬＧトランジスタ４１１のソース側の拡散領域４１６には、接続部５０１を構成するＴＳＶ５０１ａと、増幅トランジスタ４１２のゲート４１２１とが接続される。一方、ドレイン側の拡散領域４１７には、電源電圧ＶＤＤが接続される。
　増幅トランジスタ４１２のソース側の拡散領域４１８には、接地電圧ＶＳＳが接続される。一方、ドレイン側の拡散領域４１９には、ＬＧトランジスタ４１１のゲート４１１１が接続される。
　２．７．２．２　ゲインブースト型
　図１１は、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合の第２チップのフロアマップ例を示す平面図である。図１１に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１及び４１３と増幅トランジスタ４１２及び４１４とからなる上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。
　各上層画素回路５００では、図１０に示した上層画素回路５００と同様の配置において、ＬＧトランジスタ４１１のドレイン側にＬＧトランジスタ４１３のゲート４１３１が配置され、増幅トランジスタ４１２のドレイン側に増幅トランジスタ４１４のゲート４１４１が配置されている。
　ＬＧトランジスタ４１３のゲート４１３１に対してソース側の拡散領域４１７は、ＬＧトランジスタ４１１と共有されている。一方、ドレイン側の拡散領域４１７１には、拡散領域４１７に代えて、電源電圧ＶＤＤが接続されている。
　増幅トランジスタ４１４のゲート４１４１に対してソース側の拡散領域４１９は、増幅トランジスタ４１２と共有されている。一方、ドレイン側の拡散領域４１９１は、ＬＧトランジスタ４１３のゲート４１３１に接続されている。
　２．８　作用・効果
　以上のように、本実施形態によれば、受光部３３０の光電変換素子３３３と上層画素回路５００とが層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及び６１１に配置されているため、光電変換素子３３３からの暗電流の上層画素回路５００を構成する各トランジスタへの流れ込みを低減することが可能となる。それにより、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
　また、光電変換素子３３３と上層画素回路５００とが別基板に配置されるため、受光面における光電変換素子３３３の占める割合を増加させることが化可能となる。それにより、入射光に対する受光効率を向上させることが可能となるため、ＤＶＳのノイズ特性の悪化をより抑制することが可能となる。
　さらに、光電変換素子３３３と上層画素回路５００とが別基板に配置されることで、上層画素回路５００を構成する各トランジスタに十分な面積を確保することが可能となるため、各トランジスタのノイズ特性の悪化を抑制して、ＤＶＳのノイズ特性の悪化をより抑制することが可能となる。
　３．第２の実施形態
　次に、第２の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
　３．１　トランジスタのノイズ特性の改善
　ＤＶＳのノイズ特性は、上述したように、光電変換素子３３３から上層画素回路５００への暗電流の流れ込みの他に、上層画素回路５００を構成する各トランジスタのノイズ特性が悪化することでも悪化する。ここで、上層画素回路５００を構成する各トランジスタにおける電流とノイズとの関係を、図１２に示す。図１２において、横軸は、トランジスタごとのドレイン電流であり、縦軸は、トランジスタごとのノイズ成分である。
　図１２に示すように、上層画素回路５００を構成する各トランジスタのノイズは、電流量に比例して増加する。これは、トランジスタのノイズ特性では、熱雑音ＳＶｇが支配的であることを示している。トランジスタの飽和領域における熱雑音ＳＶｇは、以下の式（７）で表すことができる。式（７）において、ｋはボルツマン係数、Ｔは絶対温度、ｇｍはトランスコンダクタンスである。
Figure JPOXMLDOC01-appb-M000002
　式（７）から分かるように、トランジスタの飽和領域における熱雑音ＳＶｇを低減するためには、トランジスタのトランスコンダクタンスｇｍを大きくすることが有効である。トランジスタのトランスコンダクタンスｇｍは、以下の式（８）で表すことができる。式（８）において、Ｗはトランジスタのゲート面積である。
Figure JPOXMLDOC01-appb-M000003
　式（８）から分かるように、トランジスタのトランスコンダクタンスｇｍを増加させる方法としては、トランジスタのゲート面積Ｗを拡大する方法が存在する。例えば、第１の実施形態において、画素回路を構成するＬＧトランジスタ４１１及び増幅トランジスタ４１２のゲート面積を大きくすることで、ＬＧトランジスタ４１１及び増幅トランジスタ４１２の熱雑音ＳＶｇを低減してノイズ特性を改善することが可能となる。
　また、トランジスタのトランスコンダクタンスｇｍを増加させる他の方法としては、以下のような方法も存在する。
　３．１．１　ＦＤＳＯＩ（Fully　Depleted　Silicon　On　Insulator）の使用
　トランジスタのトランスコンダクタンスｇｍを増加させる方法の１つとしては、上層画素回路５００を形成する第２チップ２０１ｂの半導体基板６１１に、ＦＤＳＯＩ基板を用いる方法が存在する。
　図１３は、ＦＤＳＯＩ基板に作成されたトランジスタの概略構成例を示す断面図である。図１３に示すように、ＦＤＳＯＩ基板７０１は、例えば、シリコン基板などの支持基板７０４と、支持基板７０４上に位置するシリコン酸化膜などの埋込み酸化膜７０３と、埋込み酸化膜７０３上に位置する薄いシリコン薄膜７０２とを備える。
　上層画素回路５００における各トランジスタ（第１の実施形態では、ＬＧトランジスタ４１１及び増幅トランジスタ４１２、又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４に相当）７００は、シリコン薄膜７０２に形成されたソース７０７及びドレイン７０８と、シリコン薄膜７０２におけるソース７０７及びドレイン７０８で挟まれた領域上に設けられたゲート絶縁膜７０６及びゲート７０５とを備える。
　このような構成において、支持基板７０４にバックバイアスを印加することで、トランジスタ７００のゲート制御性を向上することが可能となる。なお、バックバイアスは、例えば、支持基板７０４に対して裏面やサイドから直接印加されてもよいし、シリコン薄膜７０２から埋込み酸化膜７０３までを貫通するトレンチの底部に露出された支持基板７０４に形成されたコンタクト層に印加されてもよい。
　図１４は、図１３に例示するトランジスタの電流電圧特性を示すグラフである。図１４において、実線は、バックバイアスとしてゲート７０５に印加した電圧と同等の電圧を印加した場合を示し、破線は、支持基板７０４を接地（バックバイアスなし）した場合を示している。
　図１４に示すように、トランジスタ７００にバックバイアスを与えることで、ドレイン電流が２倍以上増加している。これは、バックバイアスを与えることで、トランジスタ７００のトランスコンダクタンスｇｍが２倍以上改善されたことを示している。したがって、第２チップ２０１ｂの半導体基板６１１にＦＤＳＯＩ基板７０１を用い、ＦＤＳＯＩ基板７０１に作成したＬＧトランジスタ４１１及び増幅トランジスタ４１２にバックバイアスを与えることで、熱雑音ＳＶｇを１／２以下に低減することが可能となる。
　３．１．２　トンネルＦＥＴ、ＦｉｎＦＥＴの使用
　また、トランジスタのサブスレッショルド領域における熱雑音ＳＶｇは、以下の式（９）で表すことができる。式（９）において、ｑは電荷素量、Ｓはサブスレッショルド係数、Ｖｄはドレイン電圧である。
Figure JPOXMLDOC01-appb-M000004
　式（９）から分かるように、トランジスタのサブスレッショルド領域における熱雑音ＳＶｇを低減するためには、トランジスタのサブスレッショルド係数Ｓを小さくすることが有効である。
　サブスレッショルド係数Ｓの小さいトランジスタとしては、図１５に例示するトンネルＦＥＴ７１０や、図１６に例示するＦｉｎＦＥＴ７２０のような、トンネル電流による急峻なオン／オフ特性（サブスレッショルド特性）を備えるトランジスタを例示することができる。
　これらのような、サブスレッショルド係数Ｓの小さいトランジスタを上層画素回路５００を構成する各トランジスタに用いることで、トランジスタの熱雑音ＳＶｇを低減してノイズ特性を改善することが可能である。例えば、サブスレッショルド係数Ｓが１／２のトランジスタを用いることで、理論上、熱雑音ＳＶｇを１／４に低減することが可能となる。
　３．２　作用・効果
　以上のように、本実施形態によれば、上層画素回路５００を構成するトランジスタに、トランスコンダクタンスｇｍやサブスレッショルド係数Ｓが良好なトランジスタを用いることで、トランジスタの熱雑音を低減することが可能となる。その結果、ＤＶＳのノイズ特性を改善することが可能となる。
　なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　４．第３の実施形態
　第３の実施形態では、本開示に係る固体撮像装置２００の製造プロセスについて、例を挙げて説明する。なお、本実施形態では、第２チップ２０１ｂの半導体基板６１１に、第２の実施形態で例示したＦＤＳＯＩ基板７０１を用いた場合を例示するが、他の構成の固体撮像装置２００に対しても同様に適用することが可能である。
　４．１　固体撮像装置の製造プロセス
　図１７～図２８は、第３の実施形態に係る固体撮像装置の製造プロセスの一例を示す断面図である。本製造プロセスでは、まず、アクセプタが拡散されたｐ型の半導体基板６０１に対し、格子状の画素分離部６０４を形成することで、個々の光電変換素子３３３が形成される領域を区画する。
　次に、画素分離部６０４で区画された領域に、半導体基板６０１の表面側からドナーをイオン注入することで、ｐ型半導体領域６０５及びｎ型半導体領域６０６で構成された光電変換素子３３３を形成する。
　次に、半導体基板６０１の表面側に、ｎ型半導体領域６０６にまで達するようにドナーをイオン注入することで、ｎ型半導体領域６０６に電気的に接続されたコンタクト層６０７を形成する。
　次に、半導体基板６０１に、例えば、プラズマＣＶＤ（Chemical　Vapor　Deposition）法を用いて酸化シリコン（ＳｉＯ２）を堆積させることで、層間絶縁膜６０８を形成する。つづいて、例えば、ＣＭＰ（Chemical　Mechanical　Polishing）により、層間絶縁膜６０８の表面を平坦化する。
　その後、半導体基板６０１の裏面側に平坦化膜６０３及びオンチップレンズ６０２を形成する。これにより、図１７に示すように、個片化前の第１チップ２０１ａが形成される。
　次に、図１８に示すように、裏面にシリコン酸化膜７３１が形成されたＳＯＩ基板７０１Ａ（支持基板（例えば、シリコン基板）７０４、埋込み酸化膜（例えば、シリコン酸化膜）７０３及びシリコン層７０２Ａ）におけるシリコン酸化膜７３１の表面を、第１チップ２０１ａの層間絶縁膜６０８の表面と貼り合わせることで、ＳＯＩ基板７０１Ａと第１チップ２０１ａとを直接接合する。なお、シリコン酸化膜７３１の表面は、例えば、ＣＭＰにより平坦化されているものとする。
　次に、図１９に示すように、ＳＯＩ基板７０１Ａのシリコン層７０２Ａを薄膜化することで、シリコン薄膜７０２を形成する。
　次に、図２０に示すように、シリコン薄膜７０２から支持基板７０４の途中まで達する素子分離絶縁膜（チャネルストッパともいう）７３２を形成する。なお、素子分離絶縁膜７３２は、上層画素回路５００のＬＧトランジスタ４１１及び増幅トランジスタ４１２を区画する領域に加え、ＬＧトランジスタ４１１及び増幅トランジスタ４１２それぞれに対してバックバイアスを印加するための領域についても形成される。なお、以降の説明では、第１チップ２０１ａにおける層間絶縁膜６０８より下層については、図示が省略されている。
　次に、図２１に示すように、素子分離絶縁膜７３２が形成されたシリコン薄膜７０２の表面に、シリコン酸化膜７０６Ａを形成する。
　次に、図２２に示すように、素子分離絶縁膜７３２で区画された領域のうち、バックバイアスを印加するための領域を、例えば、ＲＩＥ（Reactive　Ion　Etching）により彫り込むことで、支持基板７０４を露出させるトレンチ７３３を形成する。
　次に、図２３に示すように、素子分離絶縁膜７３２で区画された領域のうち、ＬＧトランジスタ４１１及び増幅トランジスタ４１２それぞれを形成する領域におけるシリコン酸化膜７０６Ａ上に、それぞれのトランジスタ（４１１及び４１２）のゲート７０５（ゲート４１１１又は４１２１に相当）を形成する。
　次に、図２４に示すように、例えば、ゲート７０５が形成されたＦＤＳＯＩ基板７０１表面をエッチバックすることで、露出しているシリコン酸化膜７０６Ａを除去するとともに、ゲート７０５の下にゲート絶縁膜７０６を形成する。つづいて、図２５に示すように、例えば、ゲート７０５及び素子分離絶縁膜７３２をマスクとして用いつつ、ＦＤＳＯＩ基板７０１表面に所定のドーパントをイオン注入することで、シリコン薄膜７０２におけるゲート７０５の下方の領域を挟み込むソース７０７及びドレイン７０８を形成するとともに、支持基板７０４におけるトレンチ７３３で露出された領域に、バックバイアスを印加するためのコンタクト層７３４を形成する。
　次に、図２６に示すように、ＦＤＳＯＩ基板７０１上に、例えば、プラズマＣＶＤ法を用いて窒化シリコン（ＳｉＮ）を堆積させることで、層間絶縁膜６１２を形成する。
　次に、図２７に示すように、層間絶縁膜６１２に、ゲート７０５及びコンタクト層７３４を露出させるスルーホールを形成するとともに、層間絶縁膜６１２、ＦＤＳＯＩ基板７０１、シリコン酸化膜７３１及び層間絶縁膜６０８を貫通してコンタクト層６０７を露出させるスルーホールを形成し、形成されたスルーホール内に、コンタクト層６０７に接続するＴＳＶ５０１ａと、ゲート７０５に接続するＴＳＶ５０１ｃと、コンタクト層７３４に接続するＴＳＶ７３６とをそれぞれ形成する。なお、図示は省略するが、ＬＧトランジスタ４１１のソースに接続されるＴＳＶ５０１ｂも、同様に形成される。
　次に、図２８に示すように、層間絶縁膜６１２上に、ＴＳＶ５０１ａ、ＴＳＶ５０１ｂ及び５０１ｃを接続する配線５０１ｄを形成するとともに、ＴＳＶ７３６を所定の配線に接続する配線７３７を形成する。これにより、ＦＤＳＯＩ基板７０１に、ＬＧトランジスタ４１１及び増幅トランジスタ４１２よりなる上層画素回路５００が形成される。
　その後、ＦＤＳＯＩ基板７０１上に、配線層６１３を形成し、この配線層６１３のＣｕパッド６１９と、検出チップ２０２における配線層６２３のＣｕパッド６２９とを接合（Ｃｕ－Ｃｕ接合）することで、本実施形態に係る固体撮像装置２００が製造される（図８参考）。なお、検出チップ２０２は、別途作成しておくものとする。
　４．２　作用・効果
　以上のように、本実施形態によれば、受光部３３０の光電変換素子３３３と上層画素回路５００とが層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及びＦＤＳＯＩ基板７０１（半導体基板６１１でもよい）に配置された固体撮像装置２００を製造することが可能となる。
　なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　５．第４の実施形態
　第４の実施形態では、上述した実施形態に係る固体撮像装置２００において、光電変換素子３３３とアドレスイベント検出部４００との間に、オーバフローゲート（ＯＦＧ）が設けられる。以下に、第４の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
　本実施形態において、撮像装置及び固体撮像装置の構成及び動作は、上述した実施形態と同様であってよい。ただし、本実施形態では、単位画素３１０における受光部３３０が、図２９に示す受光部７３０に置き換えられる。
　５．１　単位画素の構成例
　図２９は、本実施形態に係る単位画素の概略構成例を示す回路図である。図２９に示すように、本実施形態に係る単位画素３１０では、上述した実施形態における受光部３３０（図４等参照）が、図２９に示す受光部７３０に置き換えられている。
　受光部７３０は、光電変換素子３３３に加え、ＯＦＧ（OverFlow　Gate）トランジスタ３３２を備える。ＯＦＧトランジスタ３３２は、例えば、Ｎ型のＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタという）を用いて構成されてよい。
　ＯＦＧトランジスタ３３２のソースは、光電変換素子３３３のカソードに接続され、ドレインは、接続部５０１を介してアドレスイベント検出部４００に接続されている。また、ＯＦＧトランジスタ３３２のゲートには、光電変換素子３３３に発生した電荷のアドレスイベント検出部４００への転送を制御する制御信号ＯＦＧが、駆動回路２１１から印加される。
　５．２　固体撮像装置の断面構造例
　図３０は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図３０には、図８と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置２００を切断した場合の断面構造例が示されている。
　図３０に示すように、固体撮像装置２００は、例えば、図８に例示した固体撮像装置２００と同様の積層構造及び断面構造において、第１チップ２０１ａにおける半導体基板６０１に、ＯＦＧトランジスタ３３２が形成されている。
　そこで本実施形態では、半導体基板６０１に、光電変換素子３３３用のｎ型半導体領域６０６の他に、ＯＦＧトランジスタ３３２のドレインとなるｎ型半導体領域３３２２が形成されている。ｎ型半導体領域６０６とｎ型半導体領域３３２２との間は、例えば、ｐ型半導体領域７１５によって電気的に分離されている。接続部５０１のＴＳＶ５０１ａは、コンタクト層６０７を介して、ｎ型半導体領域３３２２と電気的に接続されている。
　また、半導体基板６０１には、ＯＦＧトランジスタ３３２のゲート３３２１も設けられている。ゲート３３２１は、ｎ型半導体領域３３２２からｐ型半導体領域７１５を介してｎ型半導体領域６０６の途中まで達する。したがって、ゲート３３２１にハイレベルの制御信号ＯＦＧを印加することで、光電変換素子３３３のｎ型半導体領域６０６に蓄積している電荷がＯＦＧトランジスタ３３２及びＴＳＶ５０１ａを介して第２チップ２０１ｂへ流れ出す。
　５．３　フロアマップ例
　また、本実施形態に係る第２チップ２０１ｂのフロアマップ例は、例えば、第１の実施形態において図１０又は図１１を用いて説明したフロアマップ例と同様であってよい。一方、第１チップ２０１ａのフロアマップ例は、図３１に示されるフロアマップ例に置き換えられる。
　図３１に示すように、本実施形態に係る第１チップ２０１ａのフロアマップ例では、図９に示したフロアマップ例と同様のレイアウトにおいて、光電変換素子３３３とコンタクト層６０７との間に、ＯＦＧトランジスタ３３２のゲート３３２１が配置されている。
　５．４　作用・効果
　以上のように、本実施形態では、光電変換素子３３３とアドレスイベント検出部４００との間に、光電変換素子３３３からの電荷の読出しを制御するＯＦＧトランジスタ３３２が配置される。また、このＯＦＧトランジスタ３３２は、光電変換素子３３３と同じ第１チップ２０１ａに配置される。このような構成を備えることで、本実施形態によれば、必要なタイミングで光電変換素子３３３から電荷を読み出すことが可能となる。
　なお、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　６．第５の実施形態
　次に、第５の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
　上述した実施形態では、第２チップ２０１ｂに配置する上層画素回路５００を、アドレスイベント検出部４００における電流電圧変換部４１０の一部のトランジスタ（ＬＧトランジスタ４１１（又は、ＬＧトランジスタ４１１及び４１３）及び増幅トランジスタ４１２（又は、増幅トランジスタ４１２及び４１４））としていた。ただし、第２チップ２０１ｂに配置する上層画素回路５００は、これらの回路素子に限定されるものではない。例えば、図３２に例示するように、アドレスイベント検出部４００全体を第２チップ２０１ｂに配置することも可能である。若しくは、図３３に例示するように、アドレスイベント検出部４００全体に加え、ロジック回路２１０における駆動回路２１１も、第２チップ２０１ｂに配置することも可能である。
　以上のように、第２チップ２０１ｂに配置される構成は、種々変更することが可能である。その場合でも、受光部３３０の光電変換素子３３３と、第２チップ２０１ｂに配置される回路素子とが、層間絶縁膜６０８を隔てて電気的に分離された異なる半導体基板６０１及び６１１に配置されるため、光電変換素子３３３からの暗電流の流れ込みを低減して、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
　なお、図３２及び図３３には、第４の実施形態において図２９を用いて説明した固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、図４に例示した固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
　また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　７．第６の実施形態
　次に、第６の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
　７．１　固体撮像装置の積層構造例
　上述した実施形態では、受光チップ２０１が第１チップ２０１ａと第２チップ２０１ｂとの２層で構成され、これに検出チップ２０２を貼り合わせることで、３層積層構造の固体撮像装置２００を構成していた（図２参照）。ただし、固体撮像装置２００の積層数は、３層に限定されるものではない。例えば、図３４に例示するように、２層構造の受光チップ２０１と検出チップ２０２とに加え、ロジックチップ２０３がさらに積層された４層積層構造とすることも可能である。
　７．２　単位画素の構成例
　図３５は、固体撮像装置を４層積層構造とした場合の単位画素の概略構成例を示す回路図である。図３５に示すように、固体撮像装置２００を４層積層構造とした場合、最下層（４層目）のロジックチップ２０３には、例えば、駆動回路２１１や信号処理部２１２やアービタ２１３などのロジック回路２１０を配置することができる。ただし、これに限定されず、ロジック回路２１０の一部（例えば、駆動回路２１１）を第２チップ２０１ｂ又は検出チップ２０２に配置し、残りをロジックチップ２０３に配置したり、アドレスイベント検出部４００の一部をロジックチップ２０３に配置したりなど、種々変形することが可能である。
　以上のように、４層積層構造とすることで、画素回路を構成するトランジスタにより大面積を割り当てることが可能となるため、トランジスタの熱雑音をより低減してＤＶＳのノイズ特性をさらに改善することが可能となる。
　なお、図３５には、第４の実施形態において図２９を用いて説明した固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、図４に例示した固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
　また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　８．第７の実施形態
　次に、第７の実施形態に係る撮像装置及び固体撮像装置について、図面を参照して詳細に説明する。
　８．１　固体撮像装置の断面構造例
　図３６は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。図３６に示すように、固体撮像装置２００は、例えば、第４の実施形態において図３０を用いて説明した固体撮像装置２００と同様の断面構造において、第２チップ２０１ｂの配線層６１３に水素供給膜７５１が追加され、第１チップ２０１ａと第２チップ２０１ｂとの間に水素拡散防止膜７５２が追加された構造を備える。なお、配線層６１３及び６２３と、層間絶縁膜６１２及び６２２とは、それぞれシリコン窒化膜で構成されているものとする。
　水素供給膜７５１には、例えば、プラズマＣＶＤ法などで形成された、水素含有量の高いシリコン窒化膜（以下、プラズマＳｉＮ膜という）を用いることができる。このように、水素含有量の高いプラズマＳｉＮ膜（水素供給膜７５１）をシリコン窒化膜で構成された層（配線層６１３及び６２３、並びに、層間絶縁膜６１２及び６２２）間の界面近傍に配置することで、プラズマＳｉＮ膜から拡散した水素原子で界面に発生した格子欠陥を修復することが可能となる。それにより、画素回路を構成する回路素子のノイズ特性が改善されるため、結果として、ＤＶＳのノイズ特性を改善することが可能となる。
　一方、水素拡散防止膜７５２には、例えば、減圧プラズマＣＶＤ法などで形成された、水素含有量が低いシリコン窒化膜（以下、ＬＰ－ＳｉＮ膜という）を用いることができる。このように、水素含有量の低いＬＰ－ＳｉＮ膜（水素拡散防止膜７５２）を画素回路と光電変換素子３３３との間に介在させることで、画素回路から光電変換素子３３３への水素原子の拡散を低減することが可能となる。それにより、画素間のビニングによる量子効率の低下を抑制することが可能となる。
　なお、図３６には、第４の実施形態において図３０を用いて説明した固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、図８に例示した固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
　また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　９．第８の実施形態
　次に、第８の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
　上述した実施形態では、主として、アドレスイベントの発火を検出するための構成について、例を挙げて説明した。これに対し、本実施形態では、アドレスイベントの発火を検出するための構成に加え、アドレスイベントの発火が検出された単位画素から画素信号を読み出すための構成についても、例を挙げて説明する。
　なお、本実施形態に係る撮像装置の概略構成及び積層構造は、例えば、第１の実施形態において図１及び図２を用いて説明した撮像装置１００の概略構成例及び積層構造例と同様であってよいため、ここでは詳細な説明を省略する。
　９．１　固体撮像装置の機能構成例
　図３７は、第８の実施形態に係る固体撮像装置の機能構成例を示すブロック図である。図３７に示すように、固体撮像装置２００は、図３に示す固体撮像装置２００と同様の構成に加え、カラムＡＤＣ２２０をさらに備える。
　駆動回路２１１は、アービタ２１３からの所定の応答に応じて検出信号を出力した単位画素８１０を順に駆動することで、アドレスイベントの発火が検出された単位画素８１０から信号処理部２１２へ、例えば、受光量に応じたアナログの画素信号を出力させる。
　カラムＡＤＣ２２０は、単位画素８１０の列ごとに、その列からのアナログの画素信号をデジタル信号に変換する。そして、カラムＡＤＣ２２０は、変換により生成されたデジタルの画素信号を信号処理部２１２に供給する。
　信号処理部２１２は、カラムＡＤＣ２２０からの画素信号に対し、ＣＤＳ（Correlated　Double　Sampling）処理（ノイズ除去）やホワイトバランス調整等の所定の信号処理を実行する。そして、信号処理部２１２は、信号処理の結果とアドレスイベントの検出信号とを、信号線２０９を介して記録部１２０に供給する。
　９．１．１　カラムＡＤＣの構成例
　図３８は、本実施形態に係るカラムＡＤＣの概略構成例を示すブロック図である。図３８に示すように、カラムＡＤＣ２２０は、単位画素８１０の列ごとに設けられた複数のＡＤＣ２３０を備える。
　各ＡＤＣ２３０は、垂直信号線ＶＳＬに出現したアナログの画素信号をデジタル信号に変換する。例えば、ＡＤＣ２３０は、アナログの画素信号を、検出信号よりもビット数の多いデジタル信号に変換する。そして、ＡＤＣ２３０は、生成したデジタル信号を信号処理部２１２に供給する。
　９．２　単位画素の構成例
　つづいて、本実施形態に係る単位画素の構成例について説明する。図３９は、本実施形態に係る単位画素の概略構成例を示す回路図である。図３９に示すように、単位画素８１０は、例えば、図２９に例示した単位画素３１０と同様の構成において、受光部７３０が受光部８３０に置き換えられるとともに、画素信号生成部３２０が追加された構成を備える。
　受光部８３０は、図２９における受光部７３０と同様の構成に加え、転送トランジスタ３３１を備える。転送トランジスタ３３１のソースは、ＯＦＧトランジスタ３３２と同様に、光電変換素子３３３のカソードに接続され、ドレインは、接続部８０１を介して画素信号生成部３２０に接続される。なお、接続部８０１は、例えば、接続部５０１と同様に、第１チップ２０１ａから第２チップ２０１ｂにかけて貫通するＴＳＶやＣｕ－Ｃｕ接合部やバンプ接合部などであってよい。
　画素信号生成部３２０は、例えば、リセットトランジスタ３２１と、増幅トランジスタ３２２と、選択トランジスタ３２３と、浮遊拡散層（Floating　Diffusion：ＦＤ）３２４とを備える。
　受光部８３０の転送トランジスタ３３１及びＯＦＧトランジスタ３３２は、例えば、ＮＭＯＳトランジスタを用いて構成されてよい。同様に、画素信号生成部３２０のリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３それぞれは、例えば、ＮＭＯＳトランジスタを用いて構成されてよい。
　転送トランジスタ３３１は、駆動回路２１１からの制御信号ＴＲＧに従って、光電変換素子３３３に発生した電荷を浮遊拡散層３２４へ転送する。ＯＦＧトランジスタ３３２は、駆動回路２１１からの制御信号ＯＦＧに従って、光電変換素子３３３で発生した電荷に基づく電気信号（光電流）をアドレスイベント検出部４００に供給する。
　浮遊拡散層３２４は、光電変換素子３３３から転送トランジスタ３３１を介して転送された電荷を蓄積する。リセットトランジスタ３２１は、駆動回路２１１からのリセット信号に従って、浮遊拡散層３２４に蓄積された電荷を放出（初期化）する。増幅トランジスタ３２２は、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号を垂直信号線ＶＳＬに出現させる。選択トランジスタ３２３は、駆動回路２１１からの選択信号ＳＥＬに従って、増幅トランジスタ３２２と垂直信号線ＶＳＬとの接続を切り替える。なお、垂直信号線ＶＳＬに出現したアナログの画素信号は、カラムＡＤＣ２２０で読み出されてデジタルの画素信号に変換される。
　ロジック回路２１０における駆動回路２１１は、制御部１３０によりアドレスイベントの検出開始が指示されると、画素アレイ部３００における全ての受光部８３０のＯＦＧトランジスタ３３２をオン状態とする制御信号ＯＦＧを出力する。これにより、各単位画素８１０のアドレスイベント検出部４００には、受光部８３０の光電変換素子３３３で発生した光電流がＯＦＧトランジスタ３３２を介して供給される。
　各単位画素８１０のアドレスイベント検出部４００は、受光部８３０からの光電流に基づきアドレスイベントの発火を検出すると、アービタ２１３に対してリクエストを出力する。これに対し、アービタ２１３は、それぞれの単位画素８１０からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した単位画素８１０に所定の応答を送信する。この応答を受け取った単位画素８１０は、アドレスイベントの発火の有無を示す検出信号をロジック回路２１０における駆動回路２１１及び信号処理部２１２に供給する。
　駆動回路２１１は、検出信号の供給元である単位画素８１０におけるＯＦＧトランジスタ３３２をオフ状態とする。これにより、当該単位画素８１０における受光部８３０からアドレスイベント検出部４００への光電流の供給が停止する。
　次いで、駆動回路２１１は、制御信号ＴＲＧにより、当該単位画素８１０の受光部８３０における転送トランジスタ３３１をオン状態とする。これにより、受光部８３０の光電変換素子３３３で発生した電荷が転送トランジスタ３３１を介して浮遊拡散層３２４へ転送される。そして、画素信号生成部３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号が出現する。
　このように、固体撮像装置２００では、アドレスイベントの発火が検出された単位画素８１０からカラムＡＤＣ２２０へ、画素信号が出力される。
　このような構成において、第２チップ２０１ｂに配置される上層画素回路５００には、上述した実施形態と同様に、アドレスイベント検出部４００の電流電圧変換部４１０におけるＬＧトランジスタ４１１及び増幅トランジスタ４１２（又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４）が含まれ得る。また、本実施形態において、上層画素回路５００には、例えば、画素信号生成部３２０を構成するリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３がさらに含まれ得る。なお、浮遊拡散層３２４は、光電変換素子３３３のカソードから接続部８０１を経てリセットトランジスタ３２１のソース及び増幅トランジスタ３２２のゲートまでの配線で構成される。また、以下の説明において、上層画素回路５００に含まれる電流電圧変換部４１０のトランジスタ（ＬＧトランジスタ４１１及び増幅トランジスタ４１２、又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４）を、上層検出回路４１０Ａとする。
　９．３　固体撮像装置の動作例
　つづいて、本実施形態に係る固体撮像装置８００の動作について、図面を参照して詳細に説明する。
　９．３．１　タイミングチャート
　まず、固体撮像装置８００の動作の一例をタイミングチャートを用いて説明する。図４０は、本実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
　図４０に示すように、タイミングＴ０において、制御部１３０によりアドレスイベントの検出開始が指示されると、駆動回路２１１は、画素アレイ部３００における全ての受光部８３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、全ての受光部８３０のＯＦＧトランジスタ３３２がオン状態となり、各受光部８３０から各アドレスイベント検出部４００へ、各受光部８３０の光電変換素子３３３で発生した電荷に基づく光電流が供給される。
　また、制御信号ＯＦＧがハイレベルである期間中、各受光部８３０における転送トランジスタ３３１のゲートに印加される制御信号ＴＲＧは全てローレベルに維持されている。そのため、この期間中、全ての受光部８３０の転送トランジスタ３３１はオフ状態である。
　つづいて、制御信号ＯＦＧがハイレベルである期間中に、ある単位画素８１０のアドレスイベント検出部４００がアドレスイベントの発火を検出した場合を想定する。この場合、アドレスイベントの発火を検出したアドレスイベント検出部４００は、アービタ２１３にリクエストを送信する。これに対し、アービタ２１３は、リクエストを調停後、リクエストを発行したアドレスイベント検出部４００に対して、リクエストに対する応答を返信する。
　応答を受信したアドレスイベント検出部４００は、例えば、タイミングＴ１～Ｔ２の期間、駆動回路２１１及び信号処理部２１２に入力する検出信号をハイレベルに立ち上げる。なお、本説明において、検出信号は、オンイベントの検出結果を示す１ビットの信号であるものとする。
　タイミングＴ１でアドレスイベント検出部４００からハイレベルの検出信号が入力された駆動回路２１１は、次のタイミングＴ２で、全ての制御信号ＯＦＧをローレベルに立ち下げる。これにより、画素アレイ部３００の全ての受光部８３０からアドレスイベント検出部４００への光電流の供給が停止する。
　また、駆動回路２１１は、タイミングＴ２で、アドレスイベントの発火が検出された単位画素（以下、読出し対象の単位画素という）８１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げるとともに、同一の画素信号生成部３２０のリセットトランジスタ３２１のゲートに印加するリセット信号ＲＳＴを一定のパルス期間に亘ってハイレベルに立ち上げる。これにより、この画素信号生成部３２０の浮遊拡散層３２４に蓄積された電荷が放出されて、浮遊拡散層３２４がリセット（初期化）される。このようにして浮遊拡散層３２４を初期化した状態で垂直信号線ＶＳＬに出現した電圧は、リセットレベルの画素信号（以下、単にリセットレベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル信号に変換される。
　次に、リセットレベルを読み出した後のタイミングＴ３において、駆動回路２１１は、読出し対象の単位画素８１０における受光部８３０の転送トランジスタ３３１のゲートに、一定パルス期間の制御信号ＴＲＧを印加する。これにより、受光部８３０の光電変換素子３３３で発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。このようにして垂直信号線ＶＳＬに出現した電圧は、受光部８３０の信号レベルの画素信号（以下、単に信号レベルという）として、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
　信号処理部２１２は、以上のようにして読み出されたリセットレベルと信号レベルとの差分を、光電変換素子３３３の受光量に応じた正味の画素信号として求めるＣＤＳ処理を実行する。
　その後、駆動回路２１１は、タイミングＴ４において、読出し対象の単位画素８１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをローレベルに立ち下げるとともに、全ての受光部８３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げる。これにより、全ての受光部８３０でのアドレスイベントの発火の検出が再開される。
　９．３．２　フローチャート
　次に、固体撮像装置８００の動作の一例をフローチャートを用いて説明する。図４１は、本実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
　図１０に示すように、本動作では、まず、画素アレイ部３００における単位画素８１０それぞれが、アドレスイベントの発火の有無を検出する（ステップＳ１０１）。そして、駆動回路２１１が、いずれかの単位画素８１０においてアドレスイベントの発火が検出されたか否かを判断する（ステップＳ１０２）。
　アドレスイベントの発火が検出されていない場合（ステップＳ１０２のＮＯ）、本動作は、ステップＳ１０４へ進む。一方、アドレスイベントの発火が検出された場合（ステップＳ１０２のＹＥＳ）、駆動回路２１１は、アドレスイベントの発火が検出された単位画素８１０に対して、画素信号の読出しを実行し（ステップＳ１０３）、ステップＳ１０４へ進む。
　ステップＳ１０４では、本動作を終了するか否かが判断される。終了しない場合（ステップＳ１０４のＮＯ）、本動作がステップＳ１０１へリターンし、以降の動作が繰り返される。一方、終了する場合（ステップＳ１０４のＹＥＳ）、本動作が終了する。
　９．４　固体撮像装置の断面構造例
　図４２は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図４２には、例えば、図３０と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置８００を切断した場合の断面構造例が示されている。
　図４２に示すように、固体撮像装置８００は、例えば、図２９に例示した固体撮像装置２００と同様の積層構造及び断面構造において、第１チップ２０１ａにおける半導体基板６０１に、転送トランジスタ３３１が形成されている。
　そこで本実施形態では、半導体基板６０１に、転送トランジスタ３３１のゲート３３１１と、転送トランジスタ３３１のドレインとなるｎ型半導体領域３３１２と、光電変換素子３３３に発生した電荷を転送トランジスタ３３１を介して取り出すためのコンタクト層８０７とが設けられている。ｎ型半導体領域６０６とｎ型半導体領域３３１２との間は、ｎ型半導体領域６０６とｎ型半導体領域３３２２との間と同様に、例えば、ｐ型半導体領域７１５によって電気的に分離されている。
　コンタクト層８０７は、例えば、層間絶縁膜６１２の上面から半導体基板６１１及び層間絶縁膜６０８を経て半導体基板６０１に形成されたコンタクト層８０７まで貫通するＴＳＶ８０１ａと、層間絶縁膜６１２の上面からリセットトランジスタ３２１のソースまで貫通するＴＳＶ８０１ｂと、ＴＳＶ８０１ａ及び５０１ｂを層間絶縁膜６１２の上面側で電気的に接続する配線８０１ｄとを介して、リセットトランジスタ３２１のソースと電気的に接続される。また、コンタクト層８０７は、層間絶縁膜６１２の上面から増幅トランジスタ４１２のゲートまで貫通する不図示のＴＳＶ８０１ｃと配線８０１ｄとを介して、増幅トランジスタ３２２のゲート（不図示）に接続されている。ＴＳＶ８０１ａ、８０１ｂ及び８０１ｃと、配線８０１ｄとは、図３９における接続部８０１を構成する。
　転送トランジスタ３３１のゲート３３１１は、ｎ型半導体領域３３１２からｐ型半導体領域７１５を介してｎ型半導体領域６０６の途中まで達する。したがって、ゲート３３１１にハイレベルの制御信号ＴＲＧを印加することで、光電変換素子３３３のｎ型半導体領域６０６に蓄積している電荷が転送トランジスタ３３１及びＴＳＶ８０１ａを介して第２チップ２０１ｂへ流れ出す。
　９．５　フロアマップ例
　つづいて、本実施形態に係る第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、例を挙げて説明する。
　９．５．１　第１チップ
　図４３は、本実施形態に係る第１チップのフロアマップ例を示す平面図である。図４３に示すように、本実施形態に係る第１チップ２０１ａのフロアマップ例では、図３１に示したフロアマップ例と同様のレイアウトにおいて、光電変換素子３３３に対してＯＦＧトランジスタ３３２のゲート３３２１及びコンタクト層６０７が配置された角と対角に位置する角に、転送トランジスタ３３１のゲート３３１１及びコンタクト層８０７が配置されている。
　９．５．２　第２チップ
　図４４は、本実施形態に係る第２チップのフロアマップ例を示す平面図である。なお、図４４では、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合を例示するが、これに限定されず、例えば、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合でも、同様に適用することが可能である。
　図４４に示すように、第２チップ２０１ｂには、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層検出回路４１０Ａと、リセットトランジスタ３２１と増幅トランジスタ３２２と選択トランジスタ３２３と浮遊拡散層３２４とからなる画素信号生成部３２０とを含む上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。なお、上層検出回路４１０Ａは、上述した実施形態における上層画素回路５００と同様であってよい。
　各画素信号生成部３２０において、リセットトランジスタ３２１は、例えば、ゲート３２１１と、ゲート３２１１に対してソース側に形成された拡散領域３２５と、ゲート３２１１に対してドレイン側に形成された拡散領域３２６とを備える。ソース側の拡散領域３２５は、例えば、接続部８０１を構成するＴＳＶ８０１ａに接続されている。ドレイン側の拡散領域３２６は、電源電圧ＶＤＤに接続されている。
　増幅トランジスタ３２２は、例えば、ゲート３２２１と、ゲート３２２１に対してドレイン側に形成された拡散領域３２７とを備える。ゲート３２２１に対してソース側の拡散領域３２６は、リセットトランジスタ３２１と共有されている。ゲート３２２１は、リセットトランジスタ３２１のソース側の拡散領域３２５及びＴＳＶ８０１ａに接続されている。このゲート３２２１とリセットトランジスタ３２１の拡散領域３２５及びＴＳＶ８０１ａを接続する配線３２４１は、浮遊拡散層３２４として機能する。
　選択トランジスタ３２３は、例えば、ゲート３２３１と、ゲート３２３１に対してドレイン側に形成された拡散領域３２８とを備える。ゲート３２３１に対してソース側の拡散領域３２７は、増幅トランジスタ３２２と共有されている。ドレイン側の拡散領域３２８には、垂直信号線ＶＳＬが接続されている。
　９．６　作用・効果
　以上のように、アドレスイベントの発火を検出するためのアドレスイベント検出部４００に加え、単位画素８１０から画素信号を読み出すための画素信号生成部３２０を備える場合でも、この画素信号生成部３２０を第２チップ２０１ｂ又はそれよりも下層のチップに配置することで、光電変換素子３３３から画素信号生成部３２０を構成する各トランジスタへの暗電流の流れ込みを低減することが可能となる。それにより、ＤＶＳのノイズ特性の悪化を抑制することが可能となる。
　なお、本実施形態では、第４の実施形態に係る固体撮像装置２００をベースとした場合が例示されているが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
　また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１０．第９の実施形態
　次に、第９の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
　上述した第８の実施形態では、画素信号生成部３２０を第２チップ２０１ｂに配置した場合を例示したが、画素信号生成部３２０を配置する層は、第２チップ２０１ｂに限定されない。例えば、図４５に示すように、受光チップ２０１に第３チップ２０１ｃを追加し、図４６に示すように、この第３チップ２０１ｃに画素信号生成部３２０を配置することも可能である。
　１０．１　固体撮像装置の断面構造例
　図４７は、本実施形態に係る固体撮像装置の断面構造例を示す断面図である。なお、図４７には、例えば、図４２と同様、光の入射面（受光面）に対して垂直な面で固体撮像装置８００を切断した場合の断面構造例が示されている。
　図４７に示すように、本実施形態に係る固体撮像装置８００では、例えば、第８の実施形態において図４２を用いて説明した固体撮像装置８００と同様の断面構造において、第２チップ２０１ｂと検出チップ２０２との間に、半導体基板８２１と、層間絶縁膜８２２と、配線層６１３と、層間絶縁膜８１１とからなる第３チップが配置されている。
　このような層構造において、画素信号生成部３２０（例えば、リセットトランジスタ３２１）は、半導体基板８２１に形成される。また、リセットトランジスタ３２１のソース及び増幅トランジスタ３２２のゲートと転送トランジスタ３３１のドレインとを接続する接続部８０１におけるＴＳＶ８０１ａは、層間絶縁膜８２２の上面から半導体基板８２１、層間絶縁膜８１１、半導体基板６１１及び層間絶縁膜６０８を経て半導体基板６０１に形成されたコンタクト層８０７まで貫通することで、コンタクト層８０７に接続される。
　なお、第２チップ２０１ｂと第３チップ２０１ｃとの間の層間絶縁膜８１１は、第３チップ２０１ｃ側に限らず、第２チップ２０１ｂ側に設けられてもよい。
　１０．２　作用・効果
　以上のように、上層画素回路５００を配置するチップ（例えば、第３チップ２０１ｃ）を増やすことで、上層画素回路５００を構成する各トランジスタに割り当てる面積を増加させることが可能となる。それにより、上層画素回路５００を構成する各トランジスタに十分な面積を確保することが可能となるため、各トランジスタのノイズ特性の悪化を抑制して、ＤＶＳのノイズ特性の悪化をより抑制することが可能となる。
　なお、本実施形態では、第８の実施形態に係る固体撮像装置８００をベースとした場合が例示されているが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
　また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１１．第１０の実施形態
　次に、第１０の実施形態に係る固体撮像装置及び撮像装置について、図面を参照して詳細に説明する。
　上述したように、画素アレイ部３００の複数の単位画素は、それぞれが所定数の単位画素からなる複数の画素ブロックにグループ化されていてもよい。そこで本実施形態では、画素アレイ部３００の複数の単位画素が複数の画素ブロックにグループ化されている場合について、図面を参照して詳細に説明する。なお、以下の説明では、第８の実施形態に係る固体撮像装置８００をベースとするが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
　１１．１　画素アレイ部の構成例
　図４８は、本実施形態に係る画素アレイ部の概略構成例を示すブロック図である。上述したように、本実施形態において、複数の単位画素は、複数の画素ブロック１０１０にグループ化される。そこで、図４８に示すように、本実施形態では、画素アレイ部３００における複数の光電変換素子３３３が、複数の画素ブロック１０１０にグループ化される。画素ブロック１０１０それぞれは、Ｉ行×Ｊ列（Ｉ及びＪは正の整数）に配列する複数の光電変換素子３３３を含む。したがって、各画素ブロック１０１０は、複数のＩ行×Ｊ列（Ｉ及びＪは正の整数）に配列する複数の単位画素で構成される。
　各画素ブロック１０１０は、Ｉ行×Ｊ列の複数の光電変換素子３３３に加え、画素信号生成部３２０と、アドレスイベント検出部４００とを備える。画素信号生成部３２０及びアドレスイベント検出部４００は、画素ブロック１０１０内の複数の光電変換素子３３３で共有される。すなわち、各単位画素は、同一の画素ブロック１０１０における、１つの光電変換素子３３３と、共有された画素信号生成部３２０及びアドレスイベント検出部４００とを含んで構成される。各単位画素の座標は、固体撮像装置８００の受光面において二次元格子状に配列する光電変換素子３３３の座標に従う。
　１つの画素ブロック１０１０の列には、１つの垂直信号線ＶＳＬが配線される。したがって、画素ブロック１０１０の列数をｍ（ｍは正の整数）とすると、画素アレイ部３００には、ｍ本の垂直信号線ＶＳＬが配列される。
　画素信号生成部３２０は、光電変換素子３３３から供給された光電流の電荷量に応じた電圧値の信号を画素信号として生成する。この画素信号生成部３２０は、生成した画素信号を、垂直信号線ＶＳＬを介してカラムＡＤＣ２２０に供給する。
　アドレスイベント検出部４００は、同一の画素ブロック１０１０内の光電変換素子３３３から供給された光電流の電流値又はその変化量が所定の閾値を超えたか否かに基づき、アドレスイベントの発火の有無を検出する。このアドレスイベントには、例えば、変化量が上限の閾値を超えた旨を示すオンイベントと、その変化量が下限の閾値を下回った旨を示すオフイベントとが含まれ得る。また、アドレスイベントの検出信号には、例えば、オンイベントの検出結果を示す１ビットと、オフイベントの検出結果を示す１ビットとが含まれ得る。なお、アドレスイベント検出部４００は、オンイベント及びオフイベントのうちの何れか一方を検出する構成であってもよい。
　アドレスイベントが発火した際、アドレスイベント検出部４００は、検出信号の送信を要求するリクエストをアービタ２１３に供給する。そして、リクエストに対する応答をアービタ２１３から受け取ると、アドレスイベント検出部４００は、検出信号を駆動回路２１１及び信号処理部２１２に供給する。
　検出信号が供給された駆動回路２１１は、この検出信号を供給したアドレスイベント検出部４００を備える画素ブロック１０１０に属する各単位画素に対する読出しを実行する。この読出しにより、読出し対象とされた画素ブロック１０１０における各単位画素からカラムＡＤＣ２２０へ、アナログ値の画素信号が順次入力される。
　１１．２　画素ブロックの例
　図４８に示す構成において、画素ブロック１０１０は、例えば、色彩を再構成するために必要となる波長成分を受光する光電変換素子３３３の組合せで構成される。例えば、ＲＧＢ三原色に基づいて色彩を再構成する場合では、赤（Ｒ）色の光を受光する光電変換素子３３３と、緑（Ｇ）色の光を受光する光電変換素子３３３と、青（Ｂ）色の光を受光する光電変換素子３３３との組合せで、１つの画素ブロック１０１０が構成される。
　そこで本実施形態では、例えば、各光電変換素子３３３に対して設けた波長選択素子（例えば、カラーフィルタ）の配列（以下、カラーフィルタ配列という）に基づいて、画素アレイ部３００において二次元格子状に配列する複数の光電変換素子３３３を複数の画素ブロック１０１０にグループ化する。
　カラーフィルタ配列としては、例えば、２×２画素のベイヤー配列や、Ｘ－Ｔｒａｎｓ（登録商標）ＣＭＯＳセンサで採用されている３×３画素のカラーフィルタ配列（以下、Ｘ－Ｔｒａｎｓ（登録商標）型配列という）や、４×４画素のクアッドベイヤー配列（クワドラ配列ともいう）や、ベイヤー配列にホワイトＲＧＢカラーフィルタを組み合わせた４×４画素のカラーフィルタ（以下、ホワイトＲＧＢ配列という）など、種々の配列が存在する。
　そこで以下に、代表的なカラーフィルタ配列を採用した場合の画素ブロック１０１０について、幾つか例を挙げて説明する。
　１１．２．１　ベイヤー配列
　図４９は、カラーフィルタ配列にベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図４９に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック１０１０Ａは、ベイヤー配列における繰返しの単位である２×２画素の計４つの光電変換素子３３３よりなる基本パターン（以下、単位パターンともいう）で構成される。したがって、本例に係る各画素ブロック１０１０Ａには、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとが含まれる。
　１１．２．２　Ｘ－Ｔｒａｎｓ（登録商標）型配列
　図５０は、カラーフィルタ配列にＸ－Ｔｒａｎｓ（登録商標）型配列を採用した場合の画素ブロックの構成例を示す模式図である。図５０に示すように、本例では、１つの画素ブロック１０１０Ｂは、Ｘ－Ｔｒａｎｓ（登録商標）型配列における繰返しの単位である３×３画素の計９つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｂには、例えば、単位パターンを形成する矩形領域の２つの対角線に沿って配置された緑（Ｇ）色のカラーフィルタを備える５つの光電変換素子３３３Ｇと、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された赤（Ｒ）色のカラーフィルタを備える２つの光電変換素子３３３Ｒと、同じく、矩形領域の中心に位置する光電変換素子３３３Ｇを中心軸として点対称に配置された青（Ｂ）色のカラーフィルタを備える２つの光電変換素子３３３Ｂとが含まれる。
　１１．２．３　クアッドベイヤー配列
　図５１は、カラーフィルタ配列にクアッドベイヤー配列を採用した場合の画素ブロックの構成例を示す模式図である。図５１に示すように、カラーフィルタ配列としてベイヤー配列を採用した場合、１つの画素ブロック１０１０Ｃは、クアッドベイヤー配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｃには、例えば、赤（Ｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える２×２画素の計４つの光電変換素子３３３Ｂとが含まれる。
　１１．２．４　ホワイトＲＧＢ配列
　図５２は、カラーフィルタ配列にホワイトＲＧＢ配列を採用した場合の画素ブロックの構成例を示す模式図である。図５２に示すように、カラーフィルタ配列としてホワイトＲＧＢ配列を採用した場合、１つの画素ブロック１０１０Ｄは、ホワイトＲＧＢ配列における繰返しの単位である４×４画素の計１６つの光電変換素子３３３よりなる基本パターン（以下、これも単位パターンという）で構成される。したがって、本例に係る各画素ブロック１０１０Ｄは、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇ）色のカラーフィルタを備える光電変換素子３３３Ｇと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとの間に、ＲＧＢ三原色それぞれの波長成分を受光するホワイトＲＧＢカラーフィルタを備えた光電変換素子３３３Ｗが配置された構成を備える。
　なお、ホワイトＲＧＢ配列を採用した場合には、例えば、各光電変換素子３３３Ｒ、３３３Ｇ、３３３Ｂ及び３３３Ｗから転送された電荷に基づく画素信号を信号処理部２１２において信号処理することで、画素アレイ部３００から読み出された１フレーム分の画像データをベイヤー配列の画像データに変換することが可能である。
　以上のように、光電変換素子３３３に対してカラーフィルタを設けた場合では、色彩を再構成するために必要となる波長成分を受光する光電変換素子３３３の組合せとして、カラーフィルタ配列における繰返しの単位パターンを構成する光電変換素子３３３の集合を用いることができる。
　ただし、これらに限定されず、複数の単位パターンで１つの画素ブロック１０１０が構成されてもよい。また、単位パターンに制約されず、各画素ブロック１０１０が色彩を再構成するのに必要となる光電変換素子３３３を含むように、画素アレイ部３００における複数の光電変換素子３３３を複数の画素ブロック１０１０にグループ化することも可能である。
　さらに、例えば、クアッドベイヤー配列の場合には、単位パターンにおける同色の光電変換素子グループを１つの画素ブロック１０１０としてもよいし、各色の光電変換素子３３３を１つずつ含む計４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを１つの画素ブロック１０１０としてもよい。
　１１．３　画素ブロックの構成例
　つづいて、画素ブロック１０１０の構成例について説明する。図５３は、第１０の実施形態に係る画素ブロックの概略構成例を示す回路図である。図５３に示すように、画素ブロック１０１０は、例えば、画素信号生成部３２０と、受光部１０３０と、アドレスイベント検出部４００とを備える。なお、図５３におけるロジック回路２１０は、例えば、図３７における駆動回路２１１と、信号処理部２１２と、アービタ２１３とからなるロジック回路であってよい。
　受光部１０３０は、例えば、赤（Ｒ）色のカラーフィルタを備える光電変換素子３３３Ｒと、緑（Ｇｒ）色のカラーフィルタを備える光電変換素子３３３Ｇｒと、緑（Ｇｂ）色のカラーフィルタを備える光電変換素子３３３Ｇｂと、青（Ｂ）色のカラーフィルタを備える光電変換素子３３３Ｂとを備える。また、受光部１０３０は、４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂに対して一対一に設けられた４つの転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂと、転送トランジスタ３３１と、ＯＦＧトランジスタ３３２とを備える。
　転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂそれぞれのゲートには、駆動回路２１１から制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ又はＴＲＧＢが供給される。また、転送トランジスタ３３１のゲートには、駆動回路２１１から制御信号ＴＲＧが供給される。ＯＦＧトランジスタ３３２のゲートには、駆動回路２１１から制御信号ＯＦＧが供給される。各の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂを介した出力は、ノード３３４で統合される。ノード３３４は、転送トランジスタ３３１を介して画素信号生成部３２０に接続されるとともに、ＯＦＧトランジスタ３３２を介してアドレスイベント検出部４００に接続される。なお、転送トランジスタ３３１は省略されてもよい。
　受光部１０３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂと、転送トランジスタ３３１と、ＯＦＧトランジスタ３３２とは、例えば、ＮＭＯＳトランジスタを用いて構成される。
　受光部１０３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂそれぞれは、入射光における特定の波長成分の光を光電変換して電荷を生成する。
　転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂは、それぞれのゲートに印加された制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ又はＴＲＧＢに従って、光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ又は３３３Ｂに発生した電荷をノード３３４へ転送する。
　転送トランジスタ３３１は、制御信号ＴＲＧに従って、ノード３３４の電荷を画素信号生成部３２０の浮遊拡散層３２４へ転送する。一方、ＯＦＧトランジスタ３３２は、制御信号ＯＦＧに従って、ノード３３４の電荷を光電流としてアドレスイベント検出部４００に供給する。
　ロジック回路２１０における駆動回路２１１は、制御部１３０によりアドレスイベントの検出開始が指示されると、画素アレイ部３００における全ての受光部１０３０のＯＦＧトランジスタ３３２と、全ての転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂとをオン状態とする制御信号、ＯＦＧ、ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢを出力するとともに、全ての受光部１０３０の転送トランジスタ３３１をオフ状態とする制御信号ＴＲＧを出力する。これにより、各画素ブロック１０１０のアドレスイベント検出部４００には、受光部１０３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで発生した光電流がノード３３４及びＯＦＧトランジスタ３３２を介して供給される。
　各画素ブロック１０１０のアドレスイベント検出部４００は、受光部１０３０からの光電流に基づきアドレスイベントの発火を検出すると、アービタ２１３に対してリクエストを出力する。これに対し、アービタ２１３は、それぞれの画素ブロック１０１０からのリクエストを調停し、この調停結果に基づいて、リクエストを発行した画素ブロック１０１０に所定の応答を送信する。この応答を受け取った画素ブロック１０１０は、アドレスイベントの発火の有無を示す検出信号をロジック回路２１０における駆動回路２１１及び信号処理部２１２に供給する。
　駆動回路２１１は、アドレスイベント検出信号の供給元である画素ブロック１０１０におけるＯＦＧトランジスタ３３２をオフ状態とする。これにより、当該画素ブロック１０１０における受光部１０３０からアドレスイベント検出部４００への光電流の供給が停止する。
　次いで、駆動回路２１１は、当該画素ブロック１０１０の受光部１０３０における転送トランジスタ３３１をオン状態とする制御信号ＴＲＧを出力する。つづいて、駆動回路２１１は、当該受光部１０３０における転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂを異なるタイミングでオン状態とする制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢを順に出力する。これにより、受光部１０３０の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂそれぞれで発生した電荷が転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ又は３３１Ｂ及び転送トランジスタ３３１を介して浮遊拡散層３２４へ順に転送される。そして、画素信号生成部３２０の選択トランジスタ３２３に接続された垂直信号線ＶＳＬに、浮遊拡散層３２４に蓄積している電荷の電荷量に応じた電圧値の画素信号が順に出現する。
　このように、固体撮像装置２００では、アドレスイベントの発火が検出された画素ブロック１０１０に属する単位画素からカラムＡＤＣ２２０へ、画素信号が順に出力される。
　このような構成において、第２チップ２０１ｂに配置される上層画素回路５００には、上述した第８の実施形態と同様に、アドレスイベント検出部４００の電流電圧変換部４１０におけるＬＧトランジスタ４１１及び増幅トランジスタ４１２（又は、ＬＧトランジスタ４１１及び４１３並びに増幅トランジスタ４１２及び４１４）と、画素信号生成部３２０を構成するリセットトランジスタ３２１、増幅トランジスタ３２２及び選択トランジスタ３２３とが含まれ得る。
　１１．４　固体撮像装置の動作例
　つづいて、本実施形態に係る固体撮像装置８００の動作について、図面を参照して詳細に説明する。
　１１．４．１　タイミングチャート
　まず、固体撮像装置２００の動作の一例をタイミングチャートを用いて説明する。図５４は、本実施形態に係る固体撮像装置の動作の一例を示すタイミングチャートである。
　図５４に示すように、タイミングＴ０において、制御部１３０によりアドレスイベントの検出開始が指示されると、駆動回路２１１は、画素アレイ部３００における全ての受光部１０３０のＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧをハイレベルに立ち上げるとともに、同じく全ての受光部１０３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのゲートに印加する制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢをハイレベルに立ち上げる。これにより、全ての受光部１０３０のＯＦＧトランジスタ３３２と転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂとがオン状態となり、各受光部３３０から各アドレスイベント検出部４００へ、各光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂで発生した電荷に基づく光電流が供給される。ただし、この期間、画素アレイ部３００における全ての受光部１０３０の転送トランジスタ３３１はオフ状態とされている。
　つづいて、制御信号ＯＦＧがハイレベルである期間中に、ある画素ブロック１０１０のアドレスイベント検出部４００がアドレスイベントの発火を検出した場合を想定する。この場合、アドレスイベントの発火を検出したアドレスイベント検出部４００は、アービタ２１３にリクエストを送信する。アービタ２１３からは、リクエストを発行したアドレスイベント検出部４００に対して、リクエストに対する応答が返される。
　応答を受信したアドレスイベント検出部４００は、例えば、タイミングＴ１～Ｔ２の期間、駆動回路２１１及び信号処理部２１２に入力する検出信号をハイレベルに立ち上げる。なお、本説明において、検出信号は、オンイベントの検出結果を示す１ビットの信号であるものとする。
　タイミングＴ１でアドレスイベント検出部４００からハイレベルの検出信号が入力された駆動回路２１１は、次のタイミングＴ２で、全ての制御信号ＯＦＧと全ての制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢとをローレベルに立ち下げる。これにより、画素アレイ部３００の全ての受光部１０３０からアドレスイベント検出部４００への光電流の供給が停止する。
　また、駆動回路２１１は、タイミングＴ２で、読出し対象の画素ブロック１０１０の画素信号生成部３２０における選択トランジスタ３２３のゲートに印加する選択信号ＳＥＬをハイレベルに立ち上げるとともに、同一の画素信号生成部３２０のリセットトランジスタ３２１のゲートに印加するリセット信号ＲＳＴを一定のパルス期間に亘ってハイレベルに立ち上げる。これにより、この画素信号生成部３２０の浮遊拡散層３２４に蓄積された電荷が放出（初期化）されて単位画素が画素ブロック単位でリセットされる。このようにして浮遊拡散層３２４を初期化した状態で垂直信号線ＶＳＬに出現した電圧は、画素ブロック１０１０毎のリセットレベルとして、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
　次に、リセットレベルを読み出した後のタイミングＴ３において、読出し対象の画素ブロック１０１０における転送トランジスタ３３１のゲートに印加する制御信号ＴＲＧをハイレベルに立ち上げる。また、駆動回路２１１は、読出し対象の画素ブロック１０１０における例えば転送トランジスタ３３１Ｒのゲートに、一定パルス期間の制御信号ＴＲＧＲを印加する。これにより、光電変換素子３３３Ｒで発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。このようにして垂直信号線ＶＳＬに出現した電圧は、赤（Ｒ）色の信号レベルとして、カラムＡＤＣ２２０における当該垂直信号線ＶＳＬに接続されたＡＤＣ２３０で読み出されて、デジタル値に変換される。
　信号処理部２１２は、以上のようにして読み出されたリセットレベルと信号レベルとの差分を、光電変換素子３３３Ｒの受光量に応じた正味の画素信号として求めるＣＤＳ処理を実行する。
　つづいて、光電変換素子３３３Ｒに基づく信号レベルを読み出した後のタイミングＴ４において、駆動回路２１１は、同じく読出し対象の画素ブロック１０１０における例えば転送トランジスタ３３１Ｇｒのゲートに、一定パルス期間の制御信号ＴＲＧＧｒを印加する。これにより、光電変換素子３３３Ｇｒで発生した電荷が画素信号生成部３２０における浮遊拡散層３２４へ転送されて、浮遊拡散層３２４に蓄積された電荷に応じた電圧が垂直信号線ＶＳＬに出現する。そして、垂直信号線ＶＳＬに出現した電圧が、緑（Ｇｒ）色の信号レベルとしてカラムＡＤＣ２２０のＡＤＣ２３０で読み出されて、デジタル値に変換される。
　以降、同様にして、読出し対象の画素ブロック１０１０における光電変換素子３３３Ｇｂ及び３３３Ｂそれぞれに基づく信号レベルがカラムＡＤＣ２２０のＡＤＣ２３０で読み出されて、デジタル値に変換される（タイミングＴ５及びＴ６）。
　その後、読出し対象の画素ブロック１０１０における全ての光電変換素子３３３に基づく信号レベルの読出しが完了すると、駆動回路２１１は、画素アレイ部３００における全ての受光部３３０の転送トランジスタ３３１のゲートに印加する制御信号ＴＲＧをローレベルに立ち下げるとともに、ＯＦＧトランジスタ３３２のゲートに印加する制御信号ＯＦＧと、同じく全ての受光部３３０の転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのゲートに印加する制御信号ＴＲＧＲ、ＴＲＧＧｒ、ＴＲＧＧｂ及びＴＲＧＢをハイレベルに立ち上げる。これにより、画素アレイ部３００における全ての受光部３３０でのアドレスイベントの発火の検出が再開される。
　１１．４．２　フローチャート
　次に、固体撮像装置８００の動作の一例をフローチャートを用いて説明する。図５５は、本実施形態に係る固体撮像装置の動作の一例を示すフローチャートである。この動作は、例えば、アドレスイベントを検出するための所定のアプリケーションが実行されたときに開始される。
　図５５に示すように、本動作では、まず、画素アレイ部３００における画素ブロック１０１０それぞれが、アドレスイベントの発火の有無を検出する（ステップＳ１００１）。そして、駆動回路２１１が、いずれかの画素ブロック１０１０においてアドレスイベントの発火が検出されたか否かを判断する（ステップＳ１００２）。
　アドレスイベントの発火が検出されていない場合（ステップＳ１００２のＮＯ）、本動作は、ステップＳ１００４へ進む。一方、アドレスイベントの発火が検出された場合（ステップＳ１００２のＹＥＳ）、駆動回路２１１は、アドレスイベントの発火が検出された画素ブロック１０１０に属する単位画素に対して、画素信号の読出しを順次実行することで、この読出し対象の画素ブロック１０１０に属する各単位画素から順次、画素信号を読み出し（ステップＳ１００３）、ステップＳ１００４へ進む。
　ステップＳ１００４では、本動作を終了するか否かが判断される。終了しない場合（ステップＳ１００４のＮＯ）、本動作がステップＳ１００１へリターンし、以降の動作が繰り返される。一方、終了する場合（ステップＳ１００４のＹＥＳ）、本動作が終了する。
　１１．５　フロアマップ例
　つづいて、本実施形態に係る第１チップ２０１ａ及び第２チップ２０１ｂそれぞれのフロアマップについて、幾つか例を挙げて説明する。なお、以下の説明では、電流電圧変換部４１０をソースフォロア型（図４参照）とした場合を例示するが、これに限定されず、例えば、電流電圧変換部４１０をゲインブースト型（図６参照）とした場合でも、同様に適用することが可能である。
　１１．５．１　第１例
　１１．５．１．１　第１チップ
　図５６は、第１例に係る第１チップのフロアマップ例を示す平面図である。図５６に示すように、第１チップ２０１ａには、受光部１０３０が２次元格子状に配列している。各受光部１０３０では、画素ブロック１０１０を構成する複数の光電変換素子３３３がＩ行×Ｊ列に配列している。本例では、ベイヤー配列の単位パターンを構成する４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂが２行×２列に配列している。
　単位パターンを構成する４つの光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂは、互いに対向する角部に転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂが設けられている。転送トランジスタ３３１Ｒ、３３１Ｇｒ、３３１Ｇｂ及び３３１Ｂのドレインは、ノード３３４（図５３参照）に共通に接続されている。ノード３３４と接続部５０１のＴＳＶ５０１ａとを結ぶ配線には、ＯＦＧトランジスタ３３２が設けられている。ノード３３４と接続部８０１のＴＳＶ８０１ａを結ぶ配線には、転送トランジスタ３３１が設けられている。
　１１．５．１．２　第２チップ
　図５７は、第１例に係る第２チップのフロアマップ例を示す平面図である。図５７に示すように、第２チップ２０１ｂには、第８の実施形態において図４４を用いて説明した第２チップ２０１ｂと同様に、ＬＧトランジスタ４１１と増幅トランジスタ４１２とからなる上層検出回路４１０Ａと、リセットトランジスタ３２１と増幅トランジスタ３２２と選択トランジスタ３２３と浮遊拡散層３２４とからなる画素信号生成部３２０とを含む上層画素回路５００が、２次元格子状に配列している。各上層画素回路５００は、例えば、第１チップ２０１ａに形成された光電変換素子３３３と同程度の領域内に形成されている。なお、上層検出回路４１０Ａは、上述した実施形態における上層画素回路５００と同様であってよい。
　１１．５．２　第２例
　図５８は、第２例に係る第１チップのフロアマップ例を示す平面図である。図５９は、第２例に係る第２チップのフロアマップ例を示す平面図である。
　本実施形態において、アドレスイベント検出部４００がアドレスイベントの発火の有無を監視する光電変換素子３３３のグループと、画素信号生成部３２０が画素信号を読み出す光電変換素子３３３のグループとは、必ずしも一致している必要はない。例えば、図５８に示すように、各アドレスイベント検出部４００が（２ｉ＋１）行及び（２ｉ＋２）行（ｉは０以上の整数）の光電変換素子３３３のうちの（２ｊ＋１）列と（２ｊ＋２）列と（ｊは０以上の整数）の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを監視し、各画素信号生成部３２０が（２ｉ＋１）行及び（２ｉ＋２）行の光電変換素子３３３のうちの（２ｊ）列と（２ｊ＋１）列との光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂから画素信号を読み出すように構成することも可能である。
　その場合、図５９に示すように、第２チップ２０１ｂでは、偶数列にアドレスイベント検出部４００が配列し、奇数列に画素信号生成部３２０が配列するように、それぞれがレイアウトされる。
　なお、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際には、当該アドレスイベント検出部４００が監視する複数の光電変換素子３３３のうちの少なくとも１つを担当する全ての画素信号生成部３２０が、それぞれが担当する複数の光電変換素子３３３から画素信号を読み出すように構成されてもよい、アドレスイベント検出部４００と画素信号生成部３２０とを予め対応付けておき、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際にはそれと対応付けられている画素信号生成部３２０が画素信号を読み出すように構成されてもよい。
　１１．５．３　第３例
　図６０は、第３例に係る第１チップのフロアマップ例を示す平面図である。図６１は、第３例に係る第２チップのフロアマップ例を示す平面図である。
　上述した第２例では、アドレスイベント検出部４００と画素信号生成部３２０とを行方向に交互に配置した場合を例示した。これに対し、第３例では、行方向だけでなく、列方向においても交互に、アドレスイベント検出部４００と画素信号生成部３２０とを配置する場合について例示する。
　図６０に示すように、第３例では、各アドレスイベント検出部４００が、（２ｉ＋１）行（２ｊ＋１）列、（２ｉ＋１）行（２ｊ＋２）列、（２ｉ＋２）行（２ｊ＋１）列、及び、（２ｉ＋２）行（２ｊ＋２）列の計４つ（又は２つ）の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂを監視し、各画素信号生成部３２０が、２ｉ行２ｊ列、２ｉ行（２ｊ＋１）列、（２ｉ＋１）行２ｊ列、及び、（２ｉ＋１）行（２ｊ＋１）列の計４つ（又は１つ若しくは２つ）の光電変換素子３３３Ｒ、３３３Ｇｒ、３３３Ｇｂ及び３３３Ｂから画素信号を読み出すように構成することも可能である。
　その場合、図６１に示すように、第２チップ２０１ｂでは、偶数列の奇数行にアドレスイベント検出部４００が配列し、奇数列の偶数行に画素信号生成部３２０が配列するように、それぞれがレイアウトされる。
　なお、第２例と同様に、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際には、当該アドレスイベント検出部４００が監視する複数の光電変換素子３３３のうちの少なくとも１つを担当する全ての画素信号生成部３２０が、それぞれが担当する複数の光電変換素子３３３から画素信号を読み出すように構成されてもよい、アドレスイベント検出部４００と画素信号生成部３２０とを予め対応付けておき、あるアドレスイベント検出部４００がアドレスイベントの発火を検出した際にはそれと対応付けられている画素信号生成部３２０が画素信号を読み出すように構成されてもよい。
　１１．６　作用・効果
　以上で説明したように、本実施形態によれば、色彩を再構成するために必要となる波長成分を受光する複数（Ｎ個）の単位画素の集合（画素ブロック１０１０）をアドレスイベントの発火の有無を検出する単位（画素ブロック単位）とし、画素ブロック単位でアドレスイベントの発火が検出された場合には、画素ブロック単位で画素信号が読み出されるように構成されている。これにより、ある波長成分の単位画素でアドレスイベントが発火した際には、色彩の再構成に必要となる全ての波長成分の画素信号が同期して読み出されるため、正しい色彩を再構成することが可能となる。その結果、正しく色彩が再構成されたカラー画像を取得できるイベントドリブン型の固体撮像装置及び撮像装置を実現することが可能となる。
　なお、本実施形態では、第８の実施形態に係る固体撮像装置８００をベースとした場合が例示されているが、これに限定されず、例えば、第１の実施形態に係る固体撮像装置２００など、他の実施形態に係る固体撮像装置２００をベースとすることも可能である。
　また、その他の構成、動作及び効果は、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　１２．移動体への応用例
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図６２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced　Driver　Assistance　System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図６３は、撮像部１２０３１の設置位置の例を示す図である。
　図６３では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図６３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１や運転者状態検出部１２０４１等に適用され得る。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
　前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
　を備え、
　前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
　固体撮像装置。
（２）
　前記検出部は、ループ状のソースフォロア回路を含む電流電圧変換回路を備え、
　前記光電変換素子は、第１チップに配置され、
　前記ソースフォロア回路は、前記第１チップに接合された第２チップに配置される
　前記（１）に記載の固体撮像装置。
（３）
　前記検出部は、前記第２チップに配置される前記（２）に記載の固体撮像装置。
（４）
　前記光電変換素子と前記検出部との間に配置された第１トランジスタをさらに備え、
　前記第１トランジスタは、前記第１チップに配置される
　前記（２）又は（３）に記載の固体撮像装置。
（５）
　前記検出部に接続されたロジック回路をさらに備え、
　前記ロジック回路は、前記第１及び第２チップとは異なる第３チップに配置される
　前記（２）～（４）の何れか１項に記載の固体撮像装置。
（６）
　前記光電変換素子からの電荷の読出しを制御する駆動回路をさらに備え、
　前記駆動回路は、前記第２チップに配置される
　前記（２）～（５）の何れか１項に記載の固体撮像装置。
（７）
　前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
　前記生成部は、前記第２チップに配置される
　前記（２）～（６）の何れか１項に記載の固体撮像装置。
（８）
　前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
　前記生成部は、前記第１チップと前記第２チップとの間に接合された第４チップに配置される
　前記（２）～（６）の何れか１項に記載の固体撮像装置。
（９）
　前記光電変換素子と前記生成部との間に配置された第２トランジスタをさらに備え、
　前記第２トランジスタは、前記第１チップに配置される
　前記（７）又は（８）に記載の固体撮像装置。
（１０）
　前記複数の光電変換素子は、１つ以上の光電変換素子よりなる複数のグループに区分けされ、
　前記検出部及び前記生成部は、前記複数のグループそれぞれに対して設けられている
　前記（７）～（９）の何れか１項に記載の固体撮像装置。
（１１）
　前記複数のグループそれぞれは、入射光の色彩を再構成するために必要となる波長成分をそれぞれ受光する光電変換素子の組合せで構成されている前記（１０）に記載の固体撮像装置。
（１２）
　前記検出部は、前記複数のグループのうちの第１のグループに接続され、
　前記生成部は、前記複数のグループのうちの第２のグループに接続され、
　前記第１のグループに属する少なくとも１つの光電変換素子は、前記第２のグループにも属する
　前記（１０）又は（１１）に記載の固体撮像装置。
（１３）
　前記ソースフォロア回路は、
　　ソースが前記光電変換素子に接続された第３トランジスタと、
　　ゲートが前記光電変換素子に接続され、ドレインが前記第３トランジスタのゲートに接続された第４トランジスタと、
　を含む前記（２）～（１２）の何れか１項に記載の固体撮像装置。
（１４）
　前記ソースフォロア回路は、
　　ソースが前記第３トランジスタのドレインに接続された第５トランジスタと、
　　ソースが前記第３トランジスタのゲート及び前記第４トランジスタのドレインに接続され、ゲートが前記第３トランジスタのドレイン及び前記第５トランジスタのソースに接続された第６トランジスタと、
　をさらに含む前記（１３）に記載の固体撮像装置。
（１５）
　前記第３及び第４トランジスタは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである前記（１３）又は（１４）に記載の固体撮像装置。
（１６）
　前記第３及び第４トランジスタは、バックバイアスを印加するための端子を備える前記（１３）又は（１４）に記載の固体撮像装置。
（１７）
　前記第２チップは、ＳＯＩ（Silicon　On　Insulator）基板である前記（１６）に記載の固体撮像装置。
（１８）
　前記第３及び第４トランジスタは、トンネルＦＥＴ（Field　effect　transistor）又はＦｉｎＦＥＴである前記（１３）又は（１４）に記載の固体撮像装置。
（１９）
　前記第２チップに設けられ、前記第２チップへ水素原子を供給する水素供給膜と、
　前記第１チップと前記第２チップとの間に介在し、前記第２チップから前記光電変換素子への水素原子の拡散を防止する拡散防止膜と、
　をさらに備える前記（２）～（１８）の何れか１項に記載の固体撮像装置。
（２０）
　固体撮像装置と、
　入射光を前記固体撮像装置の受光面に結像する光学系と、
　前記固体撮像装置を制御する制御部と、
　を備え、
　前記固体撮像装置は、
　　行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
　　前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
　　を備え、
　前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
　撮像装置。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　制御部
　１３９、２０９　信号線
　２００　固体撮像装置
　２０１　受光チップ
　２０１ａ　第１チップ
　２０１ｂ　第２チップ
　２０１ｃ　第３チップ
　２０２　検出チップ
　２０３　ロジックチップ
　２１０　ロジック回路
　２１１　駆動回路
　２１２　信号処理部
　２１３　アービタ
　２２０　カラムＡＤＣ
　２３０　ＡＤＣ
　３００　画素アレイ部
　３１０　単位画素
　３２０　画素信号生成部
　３２１　リセットトランジスタ
　３２２　増幅トランジスタ
　３２３　選択トランジスタ
　３２４　浮遊拡散層
　３２５、３２６、３２７、３２８、４１６、４１７、４１８、４１９、４１７１、４１９１　拡散領域
　３２１１、３２２１、３２３１、３３１１、３３２１、４１１１、４１２１、４１３１、４１４１　ゲート
　３３０、７３０、８３０、１０３０　受光部
　３３１、３３１Ｂ、３３１Ｇｂ、３３１Ｇｒ、３３１Ｒ　転送トランジスタ
　３３２　ＯＦＧトランジスタ
　３３３、３３３Ｂ、３３３Ｇ、３３３Ｇｂ、３３３Ｇｒ、３３３Ｒ、３３３Ｗ　光電変換素子
　３３４　ノード
　４００　アドレスイベント検出部
　４１０　電流電圧変換部
　４１０Ａ　上層検出回路
　４１１、４１３　ＬＧトランジスタ
　４１２、４１４　増幅トランジスタ
　４１５　定電流回路
　４２０　バッファ
　４３０　減算器
　４３１、４３３　コンデンサ
　４３２　インバータ
　４３４　スイッチ
　４４０　量子化器
　４４１　コンパレータ
　４５０　転送部
　５００　上層画素回路
　５０１、５０２、８０１　接続部
　５０１ａ、５０１ｂ、５０１ｃ、７３６、８０１ａ、８０１ｂ、８０１ｃ　ＴＳＶ
　５０１ｄ、７３７、８０１ｄ、３２４１　配線
　５１０　回路構成
　５１１　回路素子
　６０１、６１１、６２１　半導体基板
　６０２　オンチップレンズ
　６０３　平坦化膜
　６０４　画素分離部
　６０５　ｐ型半導体領域
　６０６、３３１２、３３２２　ｎ型半導体領域
　６０７、７３４、８０７　コンタクト層
　６０８、６１２、６２２　層間絶縁膜
　６１０、６２０　接合面
　６１３、６２３　配線層
　６１９、６２９　Ｃｕパッド
　７００　トランジスタ
　７０１　ＦＤＳＯＩ基板
　７０１Ａ　ＳＯＩ基板
　７０２　シリコン薄膜
　７０２Ａ　シリコン層
　７０３　埋込み酸化膜
　７０４　支持基板
　７０５　ゲート
　７０６　ゲート絶縁膜
　７０６Ａ、７３１　シリコン酸化膜
　７０７　ソース
　７０８　ドレイン
　７１０　トンネルＦＥＴ
　７２０　ＦｉｎＦＥＴ
　７３２　素子分離絶縁膜
　７３３　トレンチ
　７５１　水素供給膜
　７５２　水素拡散防止膜
　１０１０、１０１０Ａ、１０１０Ｂ、１０１０Ｃ、１０１０Ｄ　画素ブロック
　ＶＳＬ　垂直信号線

Claims (20)

  1. 　行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    　前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
    　を備え、
    　前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
    　固体撮像装置。
  2. 　前記検出部は、ループ状のソースフォロア回路を含む電流電圧変換回路を備え、
    　前記光電変換素子は、第１チップに配置され、
    　前記ソースフォロア回路は、前記第１チップに接合された第２チップに配置される
    　請求項１に記載の固体撮像装置。
  3. 　前記検出部は、前記第２チップに配置される請求項２に記載の固体撮像装置。
  4. 　前記光電変換素子と前記検出部との間に配置された第１トランジスタをさらに備え、
    　前記第１トランジスタは、前記第１チップに配置される
    　請求項２に記載の固体撮像装置。
  5. 　前記検出部に接続されたロジック回路をさらに備え、
    　前記ロジック回路は、前記第１及び第２チップとは異なる第３チップに配置される
    　請求項２に記載の固体撮像装置。
  6. 　前記光電変換素子からの電荷の読出しを制御する駆動回路をさらに備え、
    　前記駆動回路は、前記第２チップに配置される
    　請求項２に記載の固体撮像装置。
  7. 　前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
    　前記生成部は、前記第２チップに配置される
    　請求項２に記載の固体撮像装置。
  8. 　前記光電変換素子で発生した電荷の電荷量に応じた電圧値の画素信号を生成する生成部をさらに備え、
    　前記生成部は、前記第１チップと前記第２チップとの間に接合された第４チップに配置される
    　請求項２に記載の固体撮像装置。
  9. 　前記光電変換素子と前記生成部との間に配置された第２トランジスタをさらに備え、
    　前記第２トランジスタは、前記第１チップに配置される
    　請求項７に記載の固体撮像装置。
  10. 　前記複数の光電変換素子は、１つ以上の光電変換素子よりなる複数のグループに区分けされ、
    　前記検出部及び前記生成部は、前記複数のグループそれぞれに対して設けられている
    　請求項７に記載の固体撮像装置。
  11. 　前記複数のグループそれぞれは、入射光の色彩を再構成するために必要となる波長成分をそれぞれ受光する光電変換素子の組合せで構成されている請求項１０に記載の固体撮像装置。
  12. 　前記検出部は、前記複数のグループのうちの第１のグループに接続され、
    　前記生成部は、前記複数のグループのうちの第２のグループに接続され、
    　前記第１のグループに属する少なくとも１つの光電変換素子は、前記第２のグループにも属する
    　請求項１０に記載の固体撮像装置。
  13. 　前記ソースフォロア回路は、
    　　ソースが前記光電変換素子に接続された第３トランジスタと、
    　　ゲートが前記光電変換素子に接続され、ドレインが前記第３トランジスタのゲートに接続された第４トランジスタと、
    　を含む請求項２に記載の固体撮像装置。
  14. 　前記ソースフォロア回路は、
    　　ソースが前記第３トランジスタのドレインに接続された第５トランジスタと、
    　　ソースが前記第３トランジスタのゲート及び前記第４トランジスタのドレインに接続され、ゲートが前記第３トランジスタのドレイン及び前記第５トランジスタのソースに接続された第６トランジスタと、
    　をさらに含む請求項１３に記載の固体撮像装置。
  15. 　前記第３及び第４トランジスタは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである請求項１３に記載の固体撮像装置。
  16. 　前記第３及び第４トランジスタは、バックバイアスを印加するための端子を備える請求項１３に記載の固体撮像装置。
  17. 　前記第２チップは、ＳＯＩ（Silicon　On　Insulator）基板である請求項１６に記載の固体撮像装置。
  18. 　前記第３及び第４トランジスタは、トンネルＦＥＴ（Field　effect　transistor）又はＦｉｎＦＥＴである請求項１３に記載の固体撮像装置。
  19. 　前記第２チップに設けられ、前記第２チップへ水素原子を供給する水素供給膜と、
    　前記第１チップと前記第２チップとの間に介在し、前記第２チップから前記光電変換素子への水素原子の拡散を防止する拡散防止膜と、
    　をさらに備える請求項２に記載の固体撮像装置。
  20. 　固体撮像装置と、
    　入射光を前記固体撮像装置の受光面に結像する光学系と、
    　前記固体撮像装置を制御する制御部と、
    　を備え、
    　前記固体撮像装置は、
    　　行列方向の２次元格子状に配列し、それぞれ受光量に応じた電荷を発生させる複数の光電変換素子と、
    　　前記複数の光電変換素子に発生した電荷に基づく光電流を検出する検出部と、
    　　を備え、
    　前記光電変換素子と前記検出部の少なくとも一部とは、異なるチップに配置される
    　撮像装置。
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