JP2023085573A - 撮像装置及び撮像方法 - Google Patents

Abstract

【課題】周囲の明るさによらず、迅速かつ精度よくイベントを検出することができる撮像装置及び撮像方法を提供する。【解決手段】撮像装置において、画素は、入射光を光電変換して、入射光強度に応じた電気信号を生成する光電変換素子３１１と、電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力するアドレスイベント検出部と、を備える。アドレスイベント検出部は、電流電圧変換部３３１と、リセット回路３３２と、イベント検出回路３３３と、閾値モニタリング回路３３５と、第１切替部３３４ａ及び第２切替部３３４ｂを有し電気信号の大きさに応じて、複数の閾値候補の中から閾値を選択する閾値選択回路３３４と、を備える。【選択図】図２４

Description

本開示は、撮像装置及び撮像方法に関する。

従来の撮像装置では、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の撮像素子を用いるのが一般的である。この種の同期型の撮像素子は、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、画像データをより高速に取得する用途には適さない。そこで、画素アドレスごとに、その画素の光量が閾値を超えた旨をイベントとしてリアルタイムに検出するイベント検出回路を画素毎に設けた非同期型の撮像素子が提案されている（例えば、特許文献１参照。）。この撮像素子では、フォトダイオードと、イベントを検出するための複数のトランジスタとが画素毎に配置される。

特表２０１８－１４８５５３号公報 特表２００８－５２３６９５号公報

上述の非同期型の撮像素子では、同期型の撮像素子よりも遥かに高速にデータを生成して出力することができる。このため、例えば、交通分野において、人や障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。

しかしながら、撮像装置の周囲が暗い場合には、光電変換素子に流れる電流が過小になり、画素回路の寄生容量に電荷が蓄積されるまでに時間がかかることから、動作速度が低下する。イベント検出のための閾値を調整することで、イベントの検出感度を上げることができるが、明時にノイズを拾いやすくなり、イベントの誤検出が増えてしまう。

そこで、本開示では、周囲の明るさによらず、迅速かつ精度よくイベントを検出できる撮像装置及び撮像方法を提供するものである。

上記の課題を解決するために、本開示によれば、入射光を光電変換して、入射光強度に応じた電気信号を生成する光電変換素子と、
前記電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力する検出部と、
前記電気信号の大きさに応じて、複数の閾値候補の中から前記閾値を選択する閾値選択回路と、を備える、撮像装置が提供される。

前記電気信号は、前記光電変換素子を流れる電流であり、
前記閾値選択回路は、前記光電変換素子を流れる電流が所定の電流値を超えるか否かにより、それぞれ異なる前記閾値候補を前記閾値として選択してもよい。

前記閾値選択回路は、前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記所定の電流値以下の場合と比べて、絶対値がより大きい前記閾値候補を前記閾値として選択してもよい。

前記閾値選択回路は、前記電気信号が増大する方向に変化するか、減少する方向に変化するかにより、別々の前記閾値候補を前記閾値として選択してもよい。

前記閾値選択回路は、
前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記電気信号が増大する方向に変化する場合の第１閾値候補と、前記電気信号が減少する方向に変化する場合の第２閾値候補とを前記閾値として選択し、
前記光電変換素子を流れる電流が前記所定の電流値以下の場合には、前記電気信号が増大する方向に変化する場合の第３閾値候補と、前記電気信号が減少する方向に変化する場合の第４閾値候補とを前記閾値として選択してもよい。

前記第１閾値候補と前記第２閾値候補との差分は、前記第３閾値候補と前記第４閾値候補との差分よりも大きくてもよい。

前記検出部は、前記電気信号の変化量に応じた信号を出力する第１トランジスタ及び第２トランジスタを有し、
前記閾値選択回路は、
前記第１閾値候補に応じた電流を流す第１電流源と、
前記第２閾値候補に応じた電流を流す第２電流源と、
前記第３閾値候補に応じた電流を流す第３電流源と、
前記第４閾値候補に応じた電流を流す第４電流源と、
切替部と、を有し、
前記切替部は、
前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記第１トランジスタの出力電流経路に前記第１電流源を接続するとともに、前記第２トランジスタの出力電流経路に前記第２電流源を接続し、
前記光電変換素子を流れる電流が前記所定の電流値以下の場合には、前記第１トランジスタの出力電流経路に前記第３電流源を接続するとともに、前記第２トランジスタの出力電流経路に前記第４電流源を接続してもよい。

前記第１電流源は、前記第１閾値候補の電圧がゲートに入力される第３トランジスタであり、
前記第２電流源は、前記第２閾値候補の電圧がゲートに入力される第４トランジスタであり、
前記第３電流源は、前記第３閾値候補の電圧がゲートに入力される第５トランジスタであり、
前記第４電流源は、前記第４閾値候補の電圧がゲートに入力される第６トランジスタであってもよい。

前記閾値選択回路は、
前記光電変換素子を流れる電流が前記所定の電流値を超えるか否かにより、前記第３トランジスタ又は前記第５トランジスタを切り替えて前記第１トランジスタにカスコード接続させる第１選択部と、
前記光電変換素子を流れる電流が前記所定の電流値を超えるか否かにより、前記第４トランジスタ又は前記第６トランジスタを切り替えて前記第２トランジスタにカスコード接続させる第２選択部と、を有してもよい。

前記第１選択部及び前記第２選択部は、前記光電変換素子に流れる電流と所定の基準電流とを比較した結果に基づいて、切替を行ってもよい。

前記所定の基準電流を発生する基準電流源と、
前記所定の基準電流と前記光電変換素子に流れる電流とを比較し、比較結果を示す電圧信号を出力するモニタリング回路と、を備え、
前記第１選択部及び前記第２選択部は、前記電圧信号に基づいて、切替を行ってもよい。

それぞれが前記光電変換素子を有する複数の画素回路を有する画素アレイ部を備え、
前記検出部及び前記閾値選択回路を有する閾値可変回路と、前記モニタリング回路とは、前記複数の画素回路のそれぞれごとに設けられてもよい。

それぞれが前記光電変換素子を有する複数の画素回路を有する画素アレイ部を備え、
前記検出部及び前記閾値選択回路を有する閾値可変回路は、前記複数の画素回路のそれぞれごとに設けられ、
前記モニタリング回路は、前記複数の画素回路のうち、２以上の画素回路からなる画素群ごとに設けられてもよい。

前記画素アレイ部が配置される第１基板と、
前記第１基板に積層され、前記閾値可変回路及び前記モニタリング回路が配置される第２基板と、を備えてもよい。

前記第１基板と前記第２基板とは、ＣｏＣ（Chip on Chip）方式、ＣｏＷ（Chip on Wafer）方式、又はＷｏＷ（Wafer on Wafer）方式のいずれかで貼り合わされてもよい。

前記基準電流源は、前記画素回路とは別個に設けられ、
前記基準電流源は、前記基準電流を可変可能であってもよい。

本開示によれば、入射光を光電変換して、入射光強度に応じた電気信号を光電変換素子にて生成し、
前記電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力し、
前記電気信号の大きさに応じて、複数の閾値候補の中から前記閾値を選択する、撮像方法が提供される。

撮像システムのシステム構成の一例を示すブロック図。 第１構成例に係る撮像装置の構成の一例を示すブロック図。 画素アレイ部の構成の一例を示すブロック図。 画素の回路構成の一例を示す回路図。 スキャン方式の撮像装置の構成の一例を示すブロック図。 撮像装置の積層型のチップ構造の概略を示す分解斜視図。 カラム処理部の構成の一例を示すブロック図。 アドレスイベント検出部の基本的な構成を示す回路図。 撮像装置の周囲の輝度変化を示す図。 イベント信号Ｖon、Ｖoffの真理値表を示す図。 撮像装置の周囲の輝度変化を示す波形図。 図８の電流電圧変換部の出力電圧の電圧変化を示す波形図。 アドレスイベント検出部内のリセット回路によるリセット動作を順に示す図。 図１２に続く図。 図１３に続く図。 アドレスイベント検出部での比較動作を説明する図。 図１５に続く図。 図１６に続く図。 図１７に続く図。 図１８に続く図。 図１９に続く図。 図２０に続く図。 図２１に続く図。 図２２に続く図。 図１５に続く図。 アドレスイベント検出部の回路図。 トランジスタの閾値電圧の電圧レベルを示す図。 図２４のアドレスイベント検出部の処理動作を示すフローチャート。 明時におけるアドレスイベント検出部３３内の信号の流れを示す図。 暗時におけるアドレスイベント検出部３３内の信号の流れを示す図。 イベント信号Ｖonが立ち上がる際の遅延時間の特性を図２４と図８で比較した図。 イベント信号Ｖonが立ち下がる際の遅延時間の特性を図２４と図８で比較した図。 図２４の閾値選択回路と閾値モニタリング回路を、撮像装置の各画素に対応づけて設ける例を示す図。 図２４の受光素子に図４の転送トランジスタとＯＦＧトランジスタを追加するとともに、画素信号生成部を追加した回路図。 複数画素からなる画素群ごとに一つの閾値モニタリング回路を設ける例を示す図。 閾値モニタリング回路とは別個に、電流源を有する電流制御回路を設ける例を示す回路図。 図３４に転送トランジスタ、ＯＦＧトランジスタ及び画素信号生成部を追加した回路図。

以下、図面を参照して、撮像装置及び撮像方法の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

図１は、本開示に係る技術が適用される撮像システムのシステム構成の一例を示すブロック図である。

図１に示すように、本開示に係る技術が適用される撮像システム１０は、撮像レンズ１１、撮像装置２０、記録部１２、及び、制御部１３を備える構成となっている。この撮像システム１０は、本開示の電子機器の一例であり、当該電子機器としては、産業用ロボットに搭載されるカメラシステムや、車載カメラシステムなどを例示することができる。

上記の構成の撮像システム１０において、撮像レンズ１１は、被写体からの入射光を取り込んで撮像装置２０の撮像面上に結像する。撮像装置２０は、撮像レンズ１１によって取り込まれた入射光を画素単位で光電変換して撮像データを取得する。この撮像装置２０として、後述する本開示の撮像装置が用いられる。

撮像装置２０は、撮像した画像データに対して、画像認識処理等の所定の信号処理を実行し、その処理結果と、後述するアドレスイベントの検出信号（以下、単に「検出信号」と記述する場合がある）とを示すデータを記録部１２に出力する。アドレスイベントの検出信号の生成方法については後述する。記録部１２は、信号線１４を介して撮像装置２０から供給されるデータを記憶する。制御部１３は、例えば、マイクロコンピュータによって構成され、撮像装置２０における撮像動作の制御を行う。

［第１構成例に係る撮像装置（アービタ方式）］
図２は、本開示に係る技術が適用される撮像システム１０における撮像装置２０として用いられる、第１構成例に係る撮像装置の構成の一例を示すブロック図である。

図２に示すように、本開示の撮像装置としての第１構成例に係る撮像装置２０は、ＥＶＳ（Event base Vision Sensor）と呼ばれる非同期型の撮像装置であり、画素アレイ部２１、駆動部２２、アービタ部（調停部）２３、カラム処理部２４、及び、信号処理部２５を備える構成となっている。

上記の構成の撮像装置２０において、画素アレイ部２１には、複数の画素３０が行列状（アレイ状）に２次元配列されている。この行列状の画素配列に対して、画素列毎に、後述する垂直信号線ＶＳＬが配線される。

複数の画素３０のそれぞれは、光電流に応じた電圧のアナログ信号を画素信号として生成する。また、複数の画素３０のそれぞれは、光電流の変化量が所定の閾値を超えたか否かにより、アドレスイベントの有無を検出する。そして、アドレスイベントが生じた際に画素３０は、リクエストをアービタ部２３に出力する。

駆動部２２は、複数の画素３０のそれぞれを駆動して、各画素３０で生成された画素信号をカラム処理部２４に出力させる。

アービタ部２３は、複数の画素３０のそれぞれからのリクエストを調停し、調停結果に基づく応答を画素３０に送信する。アービタ部２３からの応答を受け取った画素３０は、検出結果を示す検出信号（アドレスイベントの検出信号）を駆動部２２及び信号処理部２５に供給する。画素３０からの検出信号の読出しについては、複数行読出しとすることも可能である。

カラム処理部２４は、例えば、アナログ－デジタル変換器から成り、画素アレイ部２１の画素列毎に、その列の画素３０から出力されるアナログの画素信号をデジタル信号に変換する処理を行う。そして、カラム処理部２４は、アナログ－デジタル変換後のデジタル信号を信号処理部２５に供給する。

信号処理部２５は、カラム処理部２４から供給されるデジタル信号に対して、ＣＤＳ（Correlated Double Sampling）処理や画像認識処理などの所定の信号処理を実行する。そして、信号処理部２５は、処理結果を示すデータと、アービタ部２３から供給される検出信号とを信号線１４を介して記録部１２（図１参照）に供給する。

［画素アレイ部の構成例］
図３は、画素アレイ部２１の構成の一例を示すブロック図である。

複数の画素３０が行列状に２次元配列されて成る画素アレイ部２１において、複数の画素３０のそれぞれは、受光部３１、画素信号生成部３２、及び、アドレスイベント検出部３３を有する構成となっている。

上記の構成の画素３０において、受光部３１は、入射光を光電変換して光電流を生成する。そして、受光部３１は、駆動部２２（図２参照）の制御に従って、画素信号生成部３２及びアドレスイベント検出部３３のいずれかに、光電変換して生成した光電流を供給する。

画素信号生成部３２は、受光部３１から供給される光電流に応じた電圧の信号を画素信号ＳＩＧとして生成し、この生成した画素信号ＳＩＧを垂直信号線ＶＳＬを介してカラム処理部２４（図２参照）に供給する。

アドレスイベント検出部３３は、受光部３１のそれぞれからの光電流の変化量が所定の閾値を超えたか否かにより、アドレスイベントの有無を検出する。アドレスイベントは、例えば、光電流の変化量が上限の閾値を超えた旨を示すオンイベント、及び、その変化量が下限の閾値を下回った旨を示すオフイベントから成る。また、アドレスイベントの検出信号は、例えば、オンイベントの検出結果を示す１ビット、及び、オフイベントの検出結果を示す１ビットから成る。なお、アドレスイベント検出部３３については、オンイベントのみを検出する構成とすることもできる。

アドレスイベントが発生した際に、アドレスイベント検出部３３は、アドレスイベントの検出信号の送信を要求するリクエストをアービタ部２３（図２参照）に供給する。そして、アドレスイベント検出部３３は、リクエストに対する応答をアービタ部２３から受け取ると、アドレスイベントの検出信号を駆動部２２及び信号処理部２５に供給する。

［画素の回路構成例］
図４は、画素３０の回路構成の一例を示す回路図である。上述したように、複数の画素３０のそれぞれは、受光部３１、画素信号生成部３２、及び、アドレスイベント検出部３３を有する構成となっている。

上記の構成の画素３０において、受光部３１は、受光素子（光電変換素子）３１１、転送トランジスタ３１２、及び、ＯＦＧ（Over Flow Gate）トランジスタ３１３を有する構成となっている。転送トランジスタ３１２及びＯＦＧトランジスタ３１３としては、例えば、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。転送トランジスタ３１２及びＯＦＧトランジスタ３１３は、互いに直列に接続されている。

受光素子３１１は、転送トランジスタ３１２とＯＦＧトランジスタ３１３との共通接続ノードＮ₁とグランドとの間に接続されており、入射光を光電変換して入射光の光量に応じた電荷量の電荷を生成する。

転送トランジスタ３１２のゲート電極には、図２に示す駆動部２２から転送信号ＴＲＧが供給される。転送トランジスタ３１２は、転送信号ＴＲＧに応答して、受光素子３１１で光電変換された電荷を画素信号生成部３２に供給する。

ＯＦＧトランジスタ３１３のゲート電極には、駆動部２２から制御信号ＯＦＧが供給される。ＯＦＧトランジスタ３１３は、制御信号ＯＦＧに応答して、受光素子３１１で生成された電気信号をアドレスイベント検出部３３に供給する。アドレスイベント検出部３３に供給される電気信号は、電荷からなる光電流である。

画素信号生成部３２は、リセットトランジスタ３２１、増幅トランジスタ３２２、選択トランジスタ３２３、及び、浮遊拡散層３２４を有する構成となっている。リセットトランジスタ３２１、増幅トランジスタ３２２、及び、選択トランジスタ３２３としては、例えば、Ｎ型のＭＯＳトランジスタが用いられる。

画素信号生成部３２には、受光部３１から転送トランジスタ３１２によって、受光素子３１１で光電変換された電荷が供給される。受光部３１から供給される電荷は、浮遊拡散層３２４に蓄積される。浮遊拡散層３２４は、蓄積した電荷の量に応じた電圧値の電圧信号を生成する。すなわち、浮遊拡散層３２４は、電荷を電圧に変換する。

リセットトランジスタ３２１は、電源電圧Ｖ_DDの電源ラインと浮遊拡散層３２４との間に接続されている。リセットトランジスタ３２１のゲート電極には、駆動部２２からリセット信号ＲＳＴが供給される。リセットトランジスタ３２１は、リセット信号ＲＳＴに応答して、浮遊拡散層３２４の電荷量を初期化（リセット）する。

増幅トランジスタ３２２は、電源電圧Ｖ_DDの電源ラインと垂直信号線ＶＳＬとの間に、選択トランジスタ３２３と直列に接続されている。増幅トランジスタ３２２は、浮遊拡散層３２４で電荷電圧変換された電圧信号を増幅する。

選択トランジスタ３２３のゲート電極には、駆動部２２から選択信号ＳＥＬが供給される。選択トランジスタ３２３は、選択信号ＳＥＬに応答して、増幅トランジスタ３２２によって増幅された電圧信号を画素信号ＳＩＧとして垂直信号線ＶＳＬを介してカラム処理部２４（図２参照）へ出力する。

上記の構成の画素３０が２次元配置されて成る画素アレイ部２１を有する撮像装置２０において、駆動部２２は、図１に示す制御部１３によりアドレスイベントの検出開始が指示されると、受光部３１のＯＦＧトランジスタ３１３に制御信号ＯＦＧを供給することによって当該ＯＦＧトランジスタ３１３を駆動してアドレスイベント検出部３３に光電流を供給させる。

そして、ある画素３０においてアドレスイベントが検出されると、駆動部２２は、その画素３０のＯＦＧトランジスタ３１３をオフ状態にしてアドレスイベント検出部３３への光電流の供給を停止させる。次いで、駆動部２２は、転送トランジスタ３１２に転送信号ＴＲＧを供給することによって当該転送トランジスタ３１２を駆動して、受光素子３１１で光電変換された電荷を浮遊拡散層３２４に転送させる。

このようにして、上記の構成の画素３０が２次元配置されて成る画素アレイ部２１を有する撮像装置２０は、アドレスイベントが検出された画素３０の画素信号のみをカラム処理部２４に出力する。これにより、アドレスイベントの有無に関わらず、全画素の画素信号を出力する場合と比較して、撮像装置２０の消費電力や、画像処理の処理量を低減することができる。

尚、ここで例示した画素３０の構成は一例であって、この構成例に限定されるものではない。例えば、画素信号生成部３２を備えない画素構成とすることもできる。この画素構成の場合は、受光部３１において、ＯＦＧトランジスタ３１３を省略し、当該ＯＦＧトランジスタ３１３の機能を転送トランジスタ３１２に持たせるようにすればよい。

図５は、本開示に係る技術が適用される撮像システム１０における撮像装置２０として用いられる、第２構成例に係る撮像装置、即ち、スキャン方式の撮像装置の構成の一例を示すブロック図である。

図５に示すように、本開示の撮像装置としての第２構成例に係る撮像装置２０は、画素アレイ部２１、駆動部２２、信号処理部２５、読出し領域選択部２７、及び、信号生成部２８を備える構成となっている。

画素アレイ部２１は、複数の画素３０を含む。複数の画素３０は、読出し領域選択部２７の選択信号に応答して出力信号を出力する。複数の画素３０のそれぞれについては、例えば図７に示すように、画素内に量子化器を持つ構成とすることもできる。複数の画素３０は、光の強度の変化量に対応する出力信号を出力する。複数の画素３０は、図５に示すように、行列状に２次元配置されていてもよい。

駆動部２２は、複数の画素３０のそれぞれを駆動して、各画素３０で生成された画素信号を信号処理部２５に出力させる。尚、駆動部２２及び信号処理部２５については、階調情報を取得するための回路部である。従って、イベント情報のみを取得する場合は、駆動部２２及び信号処理部２５は無くてもよい。

読出し領域選択部２７は、画素アレイ部２１に含まれる複数の画素３０のうちの一部を選択する。例えば、読出し領域選択部２７は、画素アレイ部２１に対応する２次元行列の構造に含まれる行のうちのいずれか１つもしくは複数の行を選択する。読出し領域選択部２７は、予め設定された周期に応じて１つもしくは複数の行を順次選択する。また、読出し領域選択部２７は、画素アレイ部２１の各画素３０からのリクエストに応じて選択領域を決定してもよい。

信号生成部２８は、読出し領域選択部２７によって選択された画素の出力信号に基づいて、選択された画素のうちのイベントを検出した活性画素に対応するイベント信号を生成する。イベントは、光の強度が変化するイベントである。活性画素は、出力信号に対応する光の強度の変化量が予め設定された閾値を超える、又は、下回る画素である。例えば、信号生成部２８は、画素の出力信号を基準信号と比較し、基準信号よりも大きい又は小さい場合に出力信号を出力する活性画素を検出し、当該活性画素に対応するイベント信号を生成する。

信号生成部２８については、例えば、信号生成部２８に入ってくる信号を調停するような列選択回路を含む構成とすることができる。また、信号生成部２８については、イベントを検出した活性画素の情報の出力のみならず、イベントを検出しない非活性画素の情報も出力する構成とすることができる。

信号生成部２８からは、出力線１５を通して、イベントを検出した活性画素のアドレス情報及びタイムスタンプ情報（例えば、（Ｘ，Ｙ，Ｔ））が出力される。但し、信号生成部２８から出力されるデータについては、アドレス情報及びタイムスタンプ情報だけでなく、フレーム形式の情報（例えば、（０，０，１，０，・・・））であってもよい。

［チップ構造の構成例］
上述した第１構成例又は第２構成例に係る撮像装置２０のチップ（半導体集積回路）構造としては、例えば、積層型のチップ構造を採ることができる。図６は撮像装置２０の積層型のチップ構造の概略を示す分解斜視図である。

図６に示すように、積層型のチップ構造、所謂、積層構造は、第１のチップである受光チップ２０１、及び、第２のチップである検出チップ２０２の少なくとも２つのチップが積層された構造となっている。そして、図４に示す画素３０の回路構成において、受光素子３１１のそれぞれが受光チップ２０１上に配置され、受光素子３１１以外の素子の全てや、画素３０の他の回路部分の素子などが検出チップ２０２上に配置される。受光チップ２０１と検出チップ２０２とは、ビア（ＶＩＡ）、Ｃｕ－Ｃｕ接合、バンプなどの接続部を介して電気的に接続される。すなわち、受光チップ２０１と検出チップ２０２とは、ＣｏＣ（Chip on Chip）方式、ＣｏＷ（Chip on Wafer）方式、又はＷｏＷ（Wafer on Wafer）方式のいずれかで貼り合わされる。

尚、ここでは、受光素子３１１を受光チップ２０１に配置し、受光素子３１１以外の素子や画素３０の他の回路部分の素子などを検出チップ２０２に配置する構成例を例示したが、この構成例に限られるものではない。

例えば、図４に示す画素３０の回路構成において、受光部３１の各素子を受光チップ２０１に配置し、受光部３１以外の素子や画素３０の他の回路部分の素子などを検出チップ２０２に配置する構成とすることができる。また、受光部３１の各素子、及び、画素信号生成部３２のリセットトランジスタ３２１、浮遊拡散層３２４を受光チップ２０１に配置し、それ以外の素子を検出チップ２０２に配置する構成とすることができる。更には、アドレスイベント検出部３３を構成する素子の一部を、受光部３１の各素子などと共に受光チップ２０１に配置する構成とすることができる。

［カラム処理部の構成例］
図７は、第１構成例に係る撮像装置２０のカラム処理部２４の構成の一例を示すブロック図である。図７に示すように、本例に係るカラム処理部２４は、画素アレイ部２１の画素列毎に配置された複数のアナログ－デジタル変換器（ＡＤＣ）２４１を有する構成となっている。

尚、ここでは、画素アレイ部２１の画素列に対して、１対１の対応関係でアナログ－デジタル変換器２４１を配置する構成例を例示したが、この構成例に限定されるものではない。例えば、複数の画素列を単位としてアナログ－デジタル変換器２４１を配置し、当該アナログ－デジタル変換器２４１を複数の画素列間で時分割で用いる構成とすることもできる。

アナログ－デジタル変換器２４１は、垂直信号線ＶＳＬを介して供給されるアナログの画素信号ＳＩＧを、先述したアドレスイベントの検出信号よりもビット数の多いデジタル信号に変換する。例えば、アドレスイベントの検出信号を２ビットとすると、画素信号は、３ビット以上（１６ビットなど）のデジタル信号に変換される。アナログ－デジタル変換器２４１は、アナログ－デジタル変換で生成したデジタル信号を信号処理部２５に供給する。

図８はアドレスイベント検出部３３の基本的な構成を示す回路図である。まずは、図８を参照して、アドレスイベント検出部３３の動作を説明する。図８のアドレスイベント検出部３３は、図８の下側に示すように、画素アレイ部２１内の各画素ごとに設けられる。

図８のアドレスイベント検出部３３は、電流電圧変換部３３１と、リセット回路３３２と、イベント検出回路３３３とを有する。

電流電圧変換部３３１は、ＮＭＯＳトランジスタＱ１，Ｑ２と、ＰＭＯＳトランジスタＱ３とを有する。トランジスタＱ１のソースは受光素子３１１のカソードに接続され、ドレインは電源電圧ノードＶＤＤに接続され、ゲートはキャパシタＣ１の一端に接続されている。トランジスタＱ３，Ｑ２は、電源電圧ノードＶＤＤと接地ノードの間にカスコード接続されている。トランジスタＱ２のゲートは受光素子３１１のカソードに接続されている。

トランジスタＱ１，Ｑ２とトランジスタＱ１，Ｑ３はそれぞれソースフォロワを構成しており、これらループ状に接続された２つのソースフォロワにより、受光素子３１１からの光電流は、その対数の電圧信号に変換される。

リセット回路３３２は、ＰＭＯＳトランジスタＱ４と、キャパシタＣ１，Ｃ２と、電流源４１と、スイッチAZ_SWとを有する。キャパシタＣ１，Ｃ２は、電流電圧変換部３３１の出力ノードすなわちトランジスタＱ１のゲートと、トランジスタＱ４のドレインとの間に縦続接続されている。トランジスタＱ４のゲートとドレインの間にスイッチAZ_SWが接続されている。トランジスタＱ４のドレインと接地ノードの間に電流源が接続されている。図８では、トランジスタＱ４のドレイン電圧をＶoutとしている。

イベント検出回路３３３は、ＰＭＯＳトランジスタＱ５，Ｑ６と、ＮＭＯＳトランジスタＱ７，Ｑ８とを有する。トランジスタＱ５，Ｑ６のゲートは、トランジスタＱ４のドレインに接続されており、その電圧はＶoutである。トランジスタＱ５，Ｑ７は、電源電圧ノードＶＤＤと接地ノードの間にカスコード接続されている。トランジスタＱ６，Ｑ８は、電源電圧ノードＶＤＤと接地ノードの間にカスコード接続されている。トランジスタＱ５，Ｑ７の両ドレインは、Ｏｎ出力ノードに接続されている。トランジスタＱ７のゲートには、閾値電圧Ｖbhが入力されている。トランジスタＱ８のゲートには、閾値電圧Ｖblが入力されている。トランジスタＱ７，Ｑ８はそれぞれ、電流源として機能する。

トランジスタＱ６，Ｑ８の両ドレインは、Ｏｆｆ出力ノードに接続されている。Ｏｎ出力ノードは、輝度信号が増大する方向の変化量が閾値を超えたときに「１」レベルのイベント信号Ｖonを出力するノードである。Ｏｆｆ出力ノードは、輝度信号が減少する方向の変化量が閾値を超えたときに「０」レベルのイベント信号Ｖoffを出力するノードである。

図９は撮像装置２０の周囲の輝度変化を示す図である。図９の横軸は時間、縦軸は輝度値である。図８のアドレスイベント検出部３３は、輝度の変化量が所定の閾値を超えたときにイベント信号を出力する。図９では、イベント信号が出力されるタイミングを丸印で示している。図８の例では、時刻ｔ１とｔ２で、輝度が低下する方向の変化量が閾値を超えたためにイベント信号がそれぞれ出力される。また、時刻ｔ３で、輝度が上昇する方向の変化量が閾値を超えたためにイベント信号が出力される。

図１０はＯｎ出力ノードとＯｆｆ出力ノードから出力されるイベント信号Ｖon、Ｖoffの真理値表を示す図である。図示のように、イベントが発生していない状態でのイベント信号は、Ｏｎ出力ノードの信号Ｖonが「０」で、Ｏｆｆ出力ノードの信号Ｖoffが「１」である。輝度信号が増大する方向に変化した場合、図８のトランジスタＱ５のゲート電圧Ｖoutが変化し、それに応じてトランジスタＱ５、Ｑ６のソース－ドレイン間の電流駆動能力Ｉoが、閾値電圧Ｖbh、Ｖblにより与えられる電流閾値Ｉoh、Ｉolを超えた場合には、Ｏｎ出力ノードの信号Ｖonが「１」で、Ｏｆｆ出力ノードの信号Ｖoffが「１」になる。輝度信号が減少する方向に変化した場合、図８のトランジスタＱ５、Ｑ６のゲート電圧Ｖoutが変化し、それに応じてトランジスタＱ５、Ｑ６のソース－ドレイン間の電流駆動能力Ｉoが、閾値電圧Ｖbh、Ｖblにより与えられる電流閾値Ｉoh、Ｉolを下回った場合には、Ｏｎ出力ノードの信号Ｖonが「０」で、Ｏｆｆ出力ノードの信号Ｖoffが「０」になる。

いったんイベントが発生されると、リセット回路３３２内のスイッチAZ_SWがオンになり、リセット状態になる。これにより、Ｏｎ出力ノードの信号Ｖonは「０」に、Ｏｆｆ出力ノードの信号Ｖoffは「１」になる。

図１１Ａは撮像装置２０の周囲の輝度変化を示す波形図、図１１Ｂは図８の電流電圧変換部３３１の出力電圧Ｖpixelの電圧変化を示す波形図である。以下では、画素出力電圧Ｖpixelを画素出力電圧と呼ぶ。図１１Ａの波形ｗ１は輝度が明るい状況（以下、明時とも呼ぶ）で、輝度が急に下がった場合の輝度値の時間変化を示し、波形ｗ２は暗い状況（以下、暗時とも呼ぶ）で、輝度が急に下がった場合の輝度値の時間変化を示している。図１１Ｂの波形ｗ３は波形ｗ１の輝度値に対応する画素出力値Ｖpixelの時間変化を示し、波形ｗ４は波形ｗ２の輝度値に対応する画素出力値Ｖpixelの時間変化を示している。図１１Ａと図１１Ｂの横軸は時間であり、図１１Ａの縦軸は輝度値、図１１Ｂの縦軸は電圧である。

図１１Ｂに示すように、明時の状況下で輝度が下がると、画素出力電圧Ｖpixelは急峻に変化するのに対し、暗時の状況下で輝度が下がると、画素出力電圧Ｖpixelは時間をかけて徐々に低下する。これは、暗時の状況下では、受光素子３１１を流れる電流が微小であり、図８の回路内の寄生容量の電荷蓄積時間が長くなるためであり、イベント信号が出力されるまでの時間が長くなり、応答特性が悪くなる。後述するように、本実施形態では、暗時における応答性を向上させる点に特徴があるが、まずは、図８のアドレス検出部の基本的な動作を説明する。

図１２～図１４はアドレスイベント検出部３３内のリセット回路３３２によるリセット動作を順に示す図である。図１２～図１４では、アドレスイベント検出部３３内の各ノードが動作する順序をＳ０～Ｓ３で表している。

図１２に示すように、受光素子３１１に電流Ｉaが流れているものとする（Ｓ０）。リセット回路３３２内のスイッチAZ_SWをオンすると、トランジスタＱ４のゲートとドレインが同電位になるため、キャパシタＣ２の蓄積電荷はゼロになる（Ｓ１）。図１２では、トランジスタＱ４のゲート電圧（ドレイン電圧）をＶＤＤ－Ｖgspとしている。また、図１２では、トランジスタＱ２のゲート電圧をＶgsn、トランジスタＱ１，Ｑ２の各ゲート間の容量ＣFDに印加される電圧をVgsaとしている。よって、トランジスタＱ１のゲート電圧は、ＶgsnVgsaになる。容量ＣFDに蓄積される電荷ＱFD＝ＣFD×Vgsaになる。キャパシタＣ１の蓄積電荷は、Ｑ１＝Ｃ１×Ｖ１になる。なお、Ｖ１＝ＶＤＤ－Ｖgap－Ｖgsn－Vgsaである。

トランジスタＱ５，Ｑ６のゲート電圧はＶＤＤ－Ｖgspであり、このとき、リセット回路３３２内のトランジスタＱ４のソース－ドレイン間に流れようとする電流をＩoとする（Ｓ２）。図１３に示すように、トランジスタＱ７，Ｑ８のドレイン－ソース間にそれぞれ電流Ｉoh、Ｉolが流れるように、ゲート電圧Ｖbh、Ｖblが設定される。このとき、Ｉoh＞Ｉo＞Ｉolとする。

図１３の状態から、図１４に示すように、トランジスタＱ５，Ｑ７の各ドレイン－ソース間の電流がバランスし、かつトランジスタＱ６，Ｑ８の各ドレイン－ソース間の電流がバランスする（Ｓ３）。これにより、トランジスタＱ７のドレイン－ソース間電流はＩohからＩoになり、トランジスタＱ６のソース－ドレイン間電流はＩoからＩolになる。また、Ｏｎ出力ノードの電圧は下がり、Ｏｆｆ出力ノードの電圧は上昇する。これにより、イベントが発生していない状態では、Ｏｎ出力ノードは「０」に、Ｏｆｆ出力ノードは「１」になる。

図１５～図２３は、アドレスイベント検出部３３でのイベントが発生したか否かの比較動作を説明する図である。図１５～図２３では、アドレスイベント検出部３３内の各ノードが動作する順序をＳ２１～Ｓ３４で表している。

受光素子３１１に入射される光量が増えると、受光素子３１１に流れる電流が増大する（Ｓ２１）。ここでは、初期電流をＩaとし、初期電流ＩaからＩbだけ電流が増える例を説明する。受光素子３１１に流れる電流とトランジスタＱ１のソース電圧との関係は、図１５の左脇に示すグラフで表される。図１５に示すように、トランジスタＱ１のゲート-ソース間電圧が高くなると、受光素子３１１に流れる電流は急激に増大する。

受光素子３１１を流れる電流が増大すると、トランジスタＱ２のゲート電圧が下がる（Ｓ２２）。これにより、トランジスタＱ２のドレイン－ソース間電流が減少する（Ｓ２３）。このとき、図１６に示すように、トランジスタＱ３のドレイン－ソース間電流Ｉopは変化しないため、トランジスタＱ２のドレイン－ソース間電流が減少した分の電流はキャパシタＣFDに流れて電荷が蓄積されるとともに、画素出力電圧Ｖpixelが上昇する（ステップＳ２４）。

図１７に示すように、画素出力電圧Ｖpixelの上昇により、トランジスタＱ１のゲート－ソース間電圧Ｖgsが大きくなり、トランジスタＱ１のドレイン－ソース間電流はＩa＋Ｉb＋αになり（図１７の左脇のグラフ参照）、トランジスタＱ１のドレイン－ソース間電流は増えたり減ったりのリンギングを生じさせる。トランジスタＱ１のゲートに入力される画素出力電圧Ｖpixelが大きくなると、トランジスタＱ２のゲート電圧も大きくなる（Ｓ２５）。これにより、トランジスタＱ２のドレイン－ソース間電流は元のＩopに戻る（Ｓ２６）。

上述したＳ２５～Ｓ２６の動作により、図１８に示すように、トランジスタＱ１のゲート－ソース間電圧Ｖgsが安定化し、受光素子３１１には電流Ｉa＋Ｉbが流れる（Ｓ２７）。

これにより、図１９に示すように、キャパシタＣ１、Ｃ２の接続ノードの電圧Ｖinが上昇し（Ｓ２８）、トランジスタＱ４のソース－ドレイン間電流が減少する（Ｓ２９）。

このとき、トランジスタＱ２のドレイン－ソース間電流は一定であるため、図２０に示すように、キャパシタＣ１、Ｃ２に流れる電流が増えて、キャパシタＣ１の蓄積電荷の一部がキャパシタＣ２に移動する（Ｓ３０）。これにより、キャパシタＣ１，Ｃ２の接続ノードの電圧Ｖinは、Ｓ２８以前の電圧に戻る（Ｓ３１）。

キャパシタＣ１，Ｃ２の接続ノードの電圧Ｖinが下がることで、図２１に示すように、トランジスタＱ４のソース－ドレイン間電流がＩoに戻る（Ｓ３２）。Ｓ３０の蓄積電荷の移動により、キャパシタＣ１とＣ２の容量比に応じて電圧Ｖoutが下がる（Ｓ３３）。

これにより、図２２に示すように、トランジスタＱ５のソース－ドレイン間電流が増える（Ｓ３４）。一方、トランジスタＱ８のドレイン－ソース間電流は、Ｉol以上には増えないため、Ｏｆｆ出力ノードの電圧Ｖoffは上昇する。Ｏｎ側はトランジスタＱ７のドレイン－ソース間電流がＩohまで増える余地があるため、トランジスタＱ５のソース－ドレイン間電流の変動量により、Ｏｎ出力ノードの電圧Ｖonの挙動が変化する。トランジスタＱ５のソース－ドレイン間電流がＩoh未満であれば、電圧Ｖonは変動しない。トランジスタＱ５のソース－ドレイン間の電流駆動能力がＩoh以上であれば、電圧Ｖonは上昇する。

一方、撮像装置２０の周囲の輝度が下がると、図２３に示すように、上述したＳ３３により電圧Ｖoutが上昇し、トランジスタＱ５のソース－ドレイン間電流が減少する（ｓ３４）。Ｏｎ出力ノードに接続されたトランジスタＱ７のドレイン－ソース間電流は、トランジスタＱ５のソース－ドレイン電流に等しくなるようにＶonが下がる。Ｏｆｆ出力ノードに接続されたトランジスタＱ６のソース－ドレイン間電流はＩolまで減る余地があるため、トランジスタＱ６のソース－ドレイン間電流の変動量により電圧Ｖoffの挙動が変わる。トランジスタＱ６のソース－ドレイン間電流がＩolより大きい場合には、電圧Ｖoffは変化しない。トランジスタＱ６のソース－ドレイン間電流がＩol以下の場合には、電圧Ｖoffは下がる。

以上により、撮像装置２０の周囲の輝度変化により、Ｏｎ出力ノードから出力されるイベント信号ＶonとＯｆｆ出力ノードから出力されるイベント信号Ｖoffは、図１０のような論理になる。図１０の「１」は電位が上昇することを意味し、「０」は電位が低下することを意味する。

図１１Ｂに示すように、図８のアナログイベント検出部３３の回路構成では、暗時に画素出力電圧Ｖpixelが緩やかに変化するため、イベント検出のタイミングが遅くなり、応答性が悪くなる。暗時の応答性を向上させるためには、図８のトランジスタＱ７，Ｑ８のゲートに入力される閾値電圧Ｖbh、Ｖblの電圧差を小さくすることが考えられるが、そのようにすると、明時のときのイベント検出にノイズが含まれてしまい、信頼性が低下してしまう。そこで、本実施形態によるアナログイベント検出部３３は、明時におけるイベント検出の信頼性を低下させることなく、暗時における応答性を向上させるものである。

図２４は、本開示の一実施形態によるアドレスイベント検出部３３の回路図である。図２４では、図８の対応するトランジスタには同じ符号を付しており、以下では図８との相違点を中心に説明する。図２４のアドレスイベント検出部３３は、図８の回路構成に、閾値選択回路３３４と、閾値モニタリング回路３３５とを追加したものである。すなわち、図２４のアドレスイベント検出部３３は、図８と同様の電流電圧変換部３３１、リセット回路３３２及びイベント検出回路３３３の他に、閾値選択回路３３４と閾値モニタリング回路３３５を有する。

イベント検出回路３３３は、電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力する。電気信号は、受光素子３１１に流れる電流である。イベント検出回路３３３は、ＰＭＯＳトランジスタＱ５，Ｑ６を有する。これらトランジスタＱ５，Ｑ６のゲートは、リセット回路３３２内のトランジスタＱ４のドレインに接続されている。

閾値選択回路３３４は、電気信号の大きさに応じて、複数の閾値候補の中から閾値を選択する。閾値選択回路３３４は、受光素子３１１を流れる電流が所定の電流値を超える場合には、所定の電流値以下の場合と比べて、絶対値がより大きい閾値候補を閾値として選択してもよい。閾値選択回路３３４は、電気信号が増大する方向に変化するか、減少する方向に変化するかにより、別々の閾値候補を閾値として選択してもよい。

より詳細には、閾値選択回路３３４は、光電変換素子を流れる電流が所定の電流値を超える場合には、電気信号が増大する方向に変化する場合の第１閾値候補と、電気信号が減少する方向に変化する場合の第２閾値候補とを閾値として選択し、光電変換素子を流れる電流が所定の電流値以下の場合には、電気信号が増大する方向に変化する場合の第３閾値候補と、電気信号が減少する方向に変化する場合の第４閾値候補とを閾値として選択してもよい。第１閾値候補と第２閾値候補との差分は、第３閾値候補と第４閾値候補との差分よりも大きくてもよい。

閾値選択回路３３４は、ＮＭＯＳトランジスタＱ１１～Ｑ１４と、第１切替部（DEMUX）３３４ａと、第２切替部（DEMUX）３３４ｂを有する。トランジスタＱ１１のゲートには電圧Ｖoh,wが入力される。トランジスタＱ１２のゲートには電圧Ｖol,wが入力される。トランジスタＱ１３のゲートには電圧Ｖoh,nが入力される。トランジスタＱ１４のゲートには電圧Ｖol,nが入力される。電圧Ｖoh,w、Ｖol,w、Ｖoh,n、Ｖol,nは固定の電圧であり、トランジスタＱ１１～Ｑ１４は、それぞれ電流源として作用する。以下では、トランジスタＱ１１～Ｑ１４を、第１～第４電流源と呼ぶことがある。

第１切替部３３４ａは、受光素子３１１を流れる電流が所定の電流値を超える場合には、トランジスタＱ５の出力電流経路にトランジスタＱ１１からなる第１電流源を接続するとともに、トランジスタＱ６の出力電流経路にトランジスタＱ１２からなる第２電流源を接続する。

第２切替部３３４ｂは、受光素子３１１を流れる電流が所定の電流値以下の場合には、トランジスタＱ５の出力電流経路にトランジスタＱ１３からなる第３電流源を接続するとともに、トランジスタＱ６の出力電流経路にトランジスタＱ１４からなる第４電流源を接続する。

このように、閾値選択回路３３４は、受光素子３１１を流れる電流が所定の電流値を超える場合には、トランジスタＱ５とＱ１１をカスコード接続するとともに、トランジスタＱ６とＱ１２をカスコード接続する第１選択部として機能する。また、閾値選択回路３３４は、受光素子３１１を流れる電流が所定の電流値以内の場合には、トランジスタＱ５とＱ１３をカスコード接続するとともに、トランジスタＱ６とＱ１４がカスコード接続する第２選択部として機能する。

図２５は閾値選択回路３３４内の第１切替部３３４ａ及び第２切替部３３４ｂの内部構成の一例を示す回路図である。第１切替部３３４ａと第２切替部３３４ｂの内部構成は同じであるため、第１切替部３３４ａを例に取って図２５の回路図を説明する。

図２５の第１切替部３３４ａは、ＮＭＯＳトランジスタＱ１５～Ｑ１７と、ＰＭＯＳトランジスタＱ１８とを有する。トランジスタＱ１５は、トランジスタＱ５のドレインとトランジスタＱ１１のドレインとの間に接続されている。トランジスタＱ１６は、トランジスタＱ５のドレインとトランジスタＱ１３のドレインとの間に接続されている。トランジスタＱ１５のゲートには、後述する閾値モニタリング回路３３５の出力信号が入力される。

閾値モニタリング回路３３５の出力信号は、インバータ４３で反転された後、トランジスタＱ１６のゲートに入力される。インバータ４３は、電源電圧ノードＶＤＤと接地ノードの間にカスコード接続されるトランジスタＱ１８、Ｑ１７を有する。

なお、図２５の回路は、第１切替部３３４ａ及び第２切替部３３４ｂの内部構成の一例であり、種々の変形例が考えられる。

図２４の閾値モニタリング回路３３５は、ＰＭＯＳトランジスタＱ２２と、ＮＭＯＳトランジスタＱ２３，Ｑ２４と、電流源（基準電流源）４２とを有する。

トランジスタＱ２１，Ｑ２２はカレントミラー回路を構成しており、受光素子３１１を流れる電流に比例する電流をトランジスタＱ２２のソース－ドレイン間に流す。トランジスタＱ２２とＱ２３は、電源電圧ノードＶＤＤと接地ノードの間にカスコード接続されている。トランジスタＱ２３，Ｑ２４はカレントミラー回路を構成している。トランジスタＱ２４のドレインには、電流源４２が接続されている。トランジスタＱ２３のドレインからは、受光素子３１１を流れる電流ＩPDと電流源４２から出力される電流Ｉthとの比較結果を示す電圧信号（SELECT信号）が出力される。

より具体的には、ＩPD≦Ｉthの場合には、閾値モニタリング回路３３５から出力されるSELECT信号はローレベルになり、ＩPD＞Ｉthの場合には、SELECT信号はハイレベルになる。SELECT信号がハイレベルであれば（ＩPD＞Ｉthの場合）、第１切替部３３４ａはトランジスタＱ１１をトランジスタＱ５にカスコード接続し、第２切替部３３４ｂはトランジスタＱ１２とトランジスタＱ６にカスコード接続する。また、SELECT信号がローレベルであれば（ＩPD≦Ｉthの場合）、第１切替部３３４ａはトランジスタＱ１３をトランジスタＱ５にカスコード接続し、第２切替部３３４ｂはトランジスタＱ１４をトランジスタＱ６にカスコード接続する。

図２６はトランジスタＱ１１～Ｑ１４の閾値電圧Ｖoh,w、Ｖol,w、Ｖoh,n、Ｖol,nの電圧レベルを示す図である。図示のように、受光素子３１１を流れる電流が所定の電流値を超える場合に選択される閾値電圧Ｖoh,w、Ｖol,wの電圧幅（閾値幅）は、受光素子３１１を流れる電流が所定の電流値以内の場合に選択される閾値電圧Ｖoh,n、Ｖol,nの電圧幅（閾値幅）よりも大きい。暗時の閾値幅を明時の閾値幅よりも狭めることで、暗時のイベント検出を高速に行えるようになる。

図２７は図２４のアドレスイベント検出部３３の処理動作を示すフローチャートである。アナログイベント検出部３３は、撮像装置２０に電源電圧が供給されている間、図２７の処理を繰り返し実施する。

閾値モニタリング回路３３５は、受光素子３１１を流れる電流ＩPDをモニタリングする（ステップＳ５１）。次に、閾値モニタリング回路３３５は、受光素子３１１を流れる電流ＩPDと電流源４２が出力する電流Ｉthとを比較する（ステップＳ５２）。

ＩPD＞Ｉthであれば、明時用の閾値電圧Ｖoh,w、Ｖol,wを選択する（ステップＳ５３）。この場合、閾値モニタリング回路３３５は、SELECT信号をハイレベルにし、閾値選択回路３３４は、閾値電圧Ｖoh,wがゲートに入力されるトランジスタＱ１１をトランジスタＱ５にカスコード接続し、かつ閾値電圧Ｖol,wがゲートに入力されるトランジスタＱ１２をトランジスタＱ６にカスコード接続する。

一方、ＩPD≦Ｉthであれば、暗時用の閾値電圧Ｖoh,n、Ｖol,nを選択する（ステップＳ５４）。この場合、閾値モニタリング回路３３５は、SELECT信号をローレベルにし、閾値選択回路３３４は、閾値電圧Ｖoh,nがゲートに入力されるトランジスタＱ１３をトランジスタＱ５にカスコード接続し、かつ閾値電圧Ｖol,nがゲートに入力されるトランジスタＱ１４をトランジスタＱ６にカスコード接続する。

ステップＳ５１～Ｓ５４の処理に並行して、イベント検出回路３３３は、受光素子３１１を流れる電流が変化すると（ステップＳ５５）、画素出力電圧Ｖpixelの電圧変化量を検出する（ステップＳ５６）。そして、画素出力電圧Ｖpixelの電圧変化量と、ステップＳ５３又はＳ５４で選択した閾値電圧とを比較し（ステップＳ５７）、画素出力電圧Ｖpixelの電圧変化量の絶対値が、ステップＳ５３又はＳ５４で選択した閾値電圧よりも大きければ、イベントの発生を出力し（ステップＳ５８）、閾値電圧以下であれば、イベントなしを出力する（ステップＳ５９）。

図１０に示したように、ステップＳ５８、Ｓ５９は、Ｏｎ出力ノードから出力されるイベント信号Ｖonと、Ｏｆｆ出力ノードから出力されるイベント信号Ｖoffの論理により、イベント発生か、イベントなしかを表す。

図２８は明時（ＩPD＞Ｉth）におけるアドレスイベント検出部３３内の信号の流れを示す図である。図２８に示すように、明時には、閾値モニタリング回路３３５はSELECT信号をハイレベルにする。これにより、閾値選択回路３３４は、トランジスタＱ１１をトランジスタＱ５にカスコード接続するとともに、トランジスタＱ１２をトランジスタＱ６にカスコード接続する。

図２９は暗時（ＩPD≦Ｉth）におけるアドレスイベント検出部３３内の信号の流れを示す図である。図２９に示すように、暗時には、閾値モニタリング回路３３５はSELECT信号をローレベルにする。これにより、閾値選択回路３３４は、トランジスタＱ１３をトランジスタＱ５にカスコード接続するとともに、トランジスタＱ１４をトランジスタＱ６にカスコード接続する。

図３０Ａはイベント信号Ｖonが立ち上がる際の遅延時間の特性を図２４と図８で比較した図である。図３０Ｂはイベント信号Ｖonが立ち下がる際の遅延時間の特性を図２４と図８で比較した図である。

図３０Ａと図３０Ｂの横軸は受光素子３１１を流れる電流、縦軸は遅延時間を示している。波形ｗ５、ｗ７は図２４のアナログイベント検出部３３の特性曲線、波形ｗ６、ｗ８は図８のアナログイベント検出部３３の特性曲線を示している。図３０Ａと図３０Ｂの左側ほど、輝度が低いことを示している。暗時ほど、波形ｗ５とｗ６の縦軸方向の差分と、波形ｗ７とｗ８の縦軸方向の差分が大きくなっており、図２４のアナログイベント検出部３３は、暗時における応答時間が優れていることを示している。

図３１は図２４の閾値選択回路３３４と閾値モニタリング回路３３５を、撮像装置２０の各画素に対応づけて設ける例を示す図である。図３１の各黒四角５０は、各画素に対応づけて設けられる閾値選択回路３３４及び閾値モニタリング回路３３５を示している。

本実施形態による撮像装置２０は、図６に示すように、二つのチップで構成することができる。例えば、図２４の受光素子３１１は図６の上側の受光チップに配置し、図２４の閾値選択回路３３４と閾値モニタリング回路３３５は図６の下側の検出チップに配置してもよい。

図３２は、図２４の受光素子３１１に図４の転送トランジスタ３１２とＯＦＧトランジスタ３１３を追加するとともに、画素信号生成部３２を追加した回路図である。ＯＦＧトランジスタ３１３は、受光素子３１１のカソードと、アドレスイベント検出部３３内のトランジスタＱ２のゲートとの間に接続されている。転送トランジスタ３１２は、受光素子３１１のカソードと画素信号生成部３２の入力ノードとの間に接続されている。

このように、第１の実施形態による撮像装置２０内のアドレスイベント検出部３３は、受光素子３１１を流れる電流が所定の閾値を超えたか否かに応じて、イベントが発生したか否かを判定するための閾値幅を変化させる。これにより、暗時にイベントが発生したことを迅速に検出できる。また、明時のときの閾値幅は今までと同じであるため、明時に検出されるイベントにノイズが多く含まれるおそれがなくなる。

（第２の実施形態）
図２４の閾値モニタリング回路３３５は、複数の画素で共有してもよい。図３３は複数画素からなる画素群ごとに一つの閾値モニタリング回路３３５を設ける例を示す図である。図３３の黒四角５０ａが閾値モニタリング回路３３５を表している。一方、閾値選択回路３３４は、画素ごとに設けられる。この場合、閾値モニタリング回路３３５は、対応する画素群の中の特定の画素内の受光素子３１１を流れる電流をモニタリングしてもよい。あるいは、閾値モニタリング回路３３５は、対応する画素群の中の全画素内の全受光素子３１１を流れる電流の平均値をモニタリングしてもよい。

図２４のように、閾値モニタリング回路３３５を複数の画素で共有することで、撮像装置２０の実装面積を削減できる。

（第３の実施形態）
図２４の閾値モニタリング回路３３５は、電流源４２を備えているが、この電流源４２を閾値モニタリング回路３３５とは別個に設けて、電流源４２から出力される電流を可変制御できるようにしてもよい。

図３４は閾値モニタリング回路３３５とは別個に、電流源４２を有する電流制御回路３３６を設けるものである。電流制御回路３３６は、電源電圧ノードＶＤＤと接地ノードの間に接続されたＰＭＯＳトランジスタＱ２６と電流源４２とを有する。トランジスタＱ２６は、閾値モニタリング回路３３５内のＰＭＯＳトランジスタＱ２５とカレントミラー回路を構成している。トランジスタＱ２５とＱ２４は、電源電圧ノードＶＤＤと接地ノードの間にカスコード接続されている。

電流源４２は、電流Ｉthを制御できる可変電流源である。電流源４２で電流Ｉthを制御することで、受光素子３１１を流れる電流ＩPDと電流Ｉthとの大小関係を任意に切り替えることができる。よって、撮像装置２０の周囲がどの程度の明るさのときに、閾値選択回路３３４にて閾値幅を切り替えるかを任意に調整できる。

図３５は図３４に転送トランジスタ３１２、ＯＦＧトランジスタ３１３及び画素信号生成部３２を追加した回路図である。ＯＦＧトランジスタ３１３は、受光素子３１１のカソードと、アドレスイベント検出部３３内のトランジスタＱ２のゲートとの間に接続されている。転送トランジスタ３１２は、受光素子３１１のカソードと画素信号生成部３２の入力ノードとの間に接続されている。

このように、第３の実施形態では、閾値モニタリング回路３３５とは別個に、可変電流源４２を有する電流制御回路３３６を設けるため、閾値選択回路３３４で閾値幅を切り替える輝度を状況に応じて切り替えることができる。

なお、本技術は以下のような構成を取ることができる。
（１）入射光を光電変換して、入射光強度に応じた電気信号を生成する光電変換素子と、
前記電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力する検出部と、
前記電気信号の大きさに応じて、複数の閾値候補の中から前記閾値を選択する閾値選択回路と、を備える、撮像装置。
（２）前記電気信号は、前記光電変換素子を流れる電流であり、
前記閾値選択回路は、前記光電変換素子を流れる電流が所定の電流値を超えるか否かにより、それぞれ異なる前記閾値候補を前記閾値として選択する、（１）に記載の撮像装置。
（３）前記閾値選択回路は、前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記所定の電流値以下の場合と比べて、絶対値がより大きい前記閾値候補を前記閾値として選択する、（２）に記載の撮像装置。
（４）前記閾値選択回路は、前記電気信号が増大する方向に変化するか、減少する方向に変化するかにより、別々の前記閾値候補を前記閾値として選択する、（１）乃至（３）のいずれか一項）に記載の撮像装置。
（５）前記閾値選択回路は、
前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記電気信号が増大する方向に変化する場合の第１閾値候補と、前記電気信号が減少する方向に変化する場合の第２閾値候補とを前記閾値として選択し、
前記光電変換素子を流れる電流が前記所定の電流値以下の場合には、前記電気信号が増大する方向に変化する場合の第３閾値候補と、前記電気信号が減少する方向に変化する場合の第４閾値候補とを前記閾値として選択する、（４）に記載の撮像装置。
（６）前記第１閾値候補と前記第２閾値候補との差分は、前記第３閾値候補と前記第４閾値候補との差分よりも大きい、（５）に記載の撮像装置。
（７）前記検出部は、前記電気信号の変化量に応じた信号を出力する第１トランジスタ及び第２トランジスタを有し、
前記閾値選択回路は、
前記第１閾値候補に応じた電流を流す第１電流源と、
前記第２閾値候補に応じた電流を流す第２電流源と、
前記第３閾値候補に応じた電流を流す第３電流源と、
前記第４閾値候補に応じた電流を流す第４電流源と、
切替部と、を有し、
前記切替部は、
前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記第１トランジスタの出力電流経路に前記第１電流源を接続するとともに、前記第２トランジスタの出力電流経路に前記第２電流源を接続し、
前記光電変換素子を流れる電流が前記所定の電流値以下の場合には、前記第１トランジスタの出力電流経路に前記第３電流源を接続するとともに、前記第２トランジスタの出力電流経路に前記第４電流源を接続する、（５）又は（６）に記載の撮像装置。
（８）前記第１電流源は、前記第１閾値候補の電圧がゲートに入力される第３トランジスタであり、
前記第２電流源は、前記第２閾値候補の電圧がゲートに入力される第４トランジスタであり、
前記第３電流源は、前記第３閾値候補の電圧がゲートに入力される第５トランジスタであり、
前記第４電流源は、前記第４閾値候補の電圧がゲートに入力される第６トランジスタである、（７）に記載の撮像装置。
（９）前記閾値選択回路は、
前記光電変換素子を流れる電流が前記所定の電流値を超えるか否かにより、前記第３トランジスタ又は前記第５トランジスタを切り替えて前記第１トランジスタにカスコード接続させる第１選択部と、
前記光電変換素子を流れる電流が前記所定の電流値を超えるか否かにより、前記第４トランジスタ又は前記第６トランジスタを切り替えて前記第２トランジスタにカスコード接続させる第２選択部と、を有する、（８）に記載の撮像装置。
（１０）前記第１選択部及び前記第２選択部は、前記光電変換素子に流れる電流と所定の基準電流とを比較した結果に基づいて、切替を行う、（９）に記載の撮像装置。
（１１）前記所定の基準電流を発生する基準電流源と、
前記所定の基準電流と前記光電変換素子に流れる電流とを比較し、比較結果を示す電圧信号を出力するモニタリング回路と、を備え、
前記第１選択部及び前記第２選択部は、前記電圧信号に基づいて、切替を行う、（１０）に記載の撮像装置。
（１２）それぞれが前記光電変換素子を有する複数の画素回路を有する画素アレイ部を備え、
前記検出部及び前記閾値選択回路を有する閾値可変回路と、前記モニタリング回路とは、前記複数の画素回路のそれぞれごとに設けられる、（１１）に記載の撮像装置。
（１３）それぞれが前記光電変換素子を有する複数の画素回路を有する画素アレイ部を備え、
前記検出部及び前記閾値選択回路を有する閾値可変回路は、前記複数の画素回路のそれぞれごとに設けられ、
前記モニタリング回路は、前記複数の画素回路のうち、２以上の画素回路からなる画素群ごとに設けられる、（１２）に記載の撮像装置。
（１４）前記画素アレイ部が配置される第１基板と、
前記第１基板に積層され、前記閾値可変回路及び前記モニタリング回路が配置される第２基板と、を備える、（１２）又は（１３）に記載の撮像装置。
（１５）前記第１基板と前記第２基板とは、ＣｏＣ（Chip on Chip）方式、ＣｏＷ（Chip on Wafer）方式、又はＷｏＷ（Wafer on Wafer）方式のいずれかで貼り合わされる、（１４）に記載の撮像装置。
（１６）前記基準電流源は、前記画素回路とは別個に設けられ、
前記基準電流源は、前記基準電流を可変可能である、（１２）乃至（１５）のいずれか一項に記載の撮像装置。
（１７）入射光を光電変換して、入射光強度に応じた電気信号を光電変換素子にて生成し、
前記電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力し、
前記電気信号の大きさに応じて、複数の閾値候補の中から前記閾値を選択する、撮像方法。

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１０ 撮像システム、２０ 撮像装置、２１ 画素アレイ部、２２ 駆動部、２３ アービタ部、２４ カラム処理部、２５ 信号処理部、３０ 画素、３１ 受光部、３２ 画素信号生成部、３３ アドレスイベント検出部、２０１ 受光チップ、２０２ 検出チップ、２４１ アナログ－デジタル変換部、３１１ 受光素子、３１２ 転送トランジスタ、３１３ ＯＦＧトランジスタ、３２１ リセットトランジスタ、３２２ 増幅トランジスタ、３２３ 選択トランジスタ、３２４ 浮遊拡散層、３３１ 電流電圧変換部、３３２ リセット回路、３３３ イベント検出回路、３３４ 閾値選択回路、３３４ａ 第１切替部、３３４ｂ 第２切替部、３３５ 閾値モニタリング回路、３３６ 電流制御回路

特開２０１８－１４８５５３号公報 特表２００８－５２３６９５号公報

Claims (17)

1. 入射光を光電変換して、入射光強度に応じた電気信号を生成する光電変換素子と、
   前記電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力する検出部と、
   前記電気信号の大きさに応じて、複数の閾値候補の中から前記閾値を選択する閾値選択回路と、を備える、撮像装置。
2. 前記電気信号は、前記光電変換素子を流れる電流であり、
   前記閾値選択回路は、前記光電変換素子を流れる電流が所定の電流値を超えるか否かにより、それぞれ異なる前記閾値候補を前記閾値として選択する、請求項１に記載の撮像装置。
3. 前記閾値選択回路は、前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記所定の電流値以下の場合と比べて、絶対値がより大きい前記閾値候補を前記閾値として選択する、請求項２に記載の撮像装置。
4. 前記閾値選択回路は、前記電気信号が増大する方向に変化するか、減少する方向に変化するかにより、別々の前記閾値候補を前記閾値として選択する、請求項１に記載の撮像装置。
5. 前記閾値選択回路は、
   前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記電気信号が増大する方向に変化する場合の第１閾値候補と、前記電気信号が減少する方向に変化する場合の第２閾値候補とを前記閾値として選択し、
   前記光電変換素子を流れる電流が前記所定の電流値以下の場合には、前記電気信号が増大する方向に変化する場合の第３閾値候補と、前記電気信号が減少する方向に変化する場合の第４閾値候補とを前記閾値として選択する、請求項４に記載の撮像装置。
6. 前記第１閾値候補と前記第２閾値候補との差分は、前記第３閾値候補と前記第４閾値候補との差分よりも大きい、請求項５に記載の撮像装置。
7. 前記検出部は、前記電気信号の変化量に応じた信号を出力する第１トランジスタ及び第２トランジスタを有し、
   前記閾値選択回路は、
   前記第１閾値候補に応じた電流を流す第１電流源と、
   前記第２閾値候補に応じた電流を流す第２電流源と、
   前記第３閾値候補に応じた電流を流す第３電流源と、
   前記第４閾値候補に応じた電流を流す第４電流源と、
   切替部と、を有し、
   前記切替部は、
   前記光電変換素子を流れる電流が前記所定の電流値を超える場合には、前記第１トランジスタの出力電流経路に前記第１電流源を接続するとともに、前記第２トランジスタの出力電流経路に前記第２電流源を接続し、
   前記光電変換素子を流れる電流が前記所定の電流値以下の場合には、前記第１トランジスタの出力電流経路に前記第３電流源を接続するとともに、前記第２トランジスタの出力電流経路に前記第４電流源を接続する、請求項５に記載の撮像装置。
8. 前記第１電流源は、前記第１閾値候補の電圧がゲートに入力される第３トランジスタであり、
   前記第２電流源は、前記第２閾値候補の電圧がゲートに入力される第４トランジスタであり、
   前記第３電流源は、前記第３閾値候補の電圧がゲートに入力される第５トランジスタであり、
   前記第４電流源は、前記第４閾値候補の電圧がゲートに入力される第６トランジスタである、請求項７に記載の撮像装置。
9. 前記閾値選択回路は、
   前記光電変換素子を流れる電流が前記所定の電流値を超えるか否かにより、前記第３トランジスタ又は前記第５トランジスタを切り替えて前記第１トランジスタにカスコード接続させる第１選択部と、
   前記光電変換素子を流れる電流が前記所定の電流値を超えるか否かにより、前記第４トランジスタ又は前記第６トランジスタを切り替えて前記第２トランジスタにカスコード接続させる第２選択部と、を有する、請求項８に記載の撮像装置。
10. 前記第１選択部及び前記第２選択部は、前記光電変換素子に流れる電流と所定の基準電流とを比較した結果に基づいて、切替を行う、請求項９に記載の撮像装置。
11. 前記所定の基準電流を発生する基準電流源と、
    前記所定の基準電流と前記光電変換素子に流れる電流とを比較し、比較結果を示す電圧信号を出力するモニタリング回路と、を備え、
    前記第１選択部及び前記第２選択部は、前記電圧信号に基づいて、切替を行う、請求項１０に記載の撮像装置。
12. それぞれが前記光電変換素子を有する複数の画素回路を有する画素アレイ部を備え、
    前記検出部及び前記閾値選択回路を有する閾値可変回路と、前記モニタリング回路とは、前記複数の画素回路のそれぞれごとに設けられる、請求項１１に記載の撮像装置。
13. それぞれが前記光電変換素子を有する複数の画素回路を有する画素アレイ部を備え、
    前記検出部及び前記閾値選択回路を有する閾値可変回路は、前記複数の画素回路のそれぞれごとに設けられ、
    前記モニタリング回路は、前記複数の画素回路のうち、２以上の画素回路からなる画素群ごとに設けられる、請求項１２に記載の撮像装置。
14. 前記画素アレイ部が配置される第１基板と、
    前記第１基板に積層され、前記閾値可変回路及び前記モニタリング回路が配置される第２基板と、を備える、請求項１２に記載の撮像装置。
15. 前記第１基板と前記第２基板とは、ＣｏＣ（Chip on Chip）方式、ＣｏＷ（Chip on Wafer）方式、又はＷｏＷ（Wafer on Wafer）方式のいずれかで貼り合わされる、請求項１４に記載の撮像装置。
16. 前記基準電流源は、前記画素回路とは別個に設けられ、
    前記基準電流源は、前記基準電流を可変可能である、請求項１２に記載の撮像装置。
17. 入射光を光電変換して、入射光強度に応じた電気信号を光電変換素子にて生成し、
    前記電気信号の変化量が所定の閾値を超えたか否かを示す検出信号を出力し、
    前記電気信号の大きさに応じて、複数の閾値候補の中から前記閾値を選択する、撮像方法。

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