KR20210092733A - 고체 촬상 장치 및 촬상 장치 - Google Patents

고체 촬상 장치 및 촬상 장치 Download PDF

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KR20210092733A
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카즈키 노모토
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

노이즈 특성을 개선한다. 실시형태에 따른 고체 촬상 장치는, 행렬 방향의 2차원 격자 형상으로 배열되고, 각각 수광량에 따른 전하를 발생시키는 복수의 광전 변환 소자(333)와, 상기 복수의 광전 변환 소자에 발생한 전하에 기초한 광전류를 검출하는 검출부(400)를 구비하고, 상기 광전 변환 소자와 상기 검출부의 적어도 일부는 서로 다른 칩(201a, 201b)에 배치된다.

Description

고체 촬상 장치 및 촬상 장치
본 개시는 고체 촬상 장치 및 촬상 장치에 관한 것이다.
종래부터, 수직 동기 신호 등의 동기 신호에 동기하여 화상 데이터(프레임)를 촬상하는 동기형 고체 촬상 장치가, 촬상 장치 등에서 사용되고 있다. 이러한 일반적인 동기형 고체 촬상 장치에서는, 동기 신호의 주기(예를 들면, 1/60초)에만 화상 데이터를 취득할 수 있기 때문에, 교통이나 로봇 등에 관한 분야에서, 보다 고속의 처리가 요구된 경우에 대응하는 것이 곤란해진다. 이에, 수광량이 임계값을 초과했다는 것을 어드레스 이벤트로서 실시간으로 검출하는 검출 회로를 화소마다 설치한 비동기형 고체 촬상 장치가 제안되어 있다. 화소마다 어드레스 이벤트를 검출하는 비동기형 고체 촬상 장치는, DVS(Dynamic Vision Sensor)라고도 칭해진다.
특허문헌 1: 일본특허공표 제2016-533140호 공보
그러나, 일반적인 DVS는, 수광 광량에 따른 전하를 발생시키는 광전 변환 소자와, 광전 변환 소자에 발생한 전하에 의한 광전류의 전류값의 변화에 기초하여 어드레스 이벤트의 발화(發火; firing) 유무를 검출하기 위한 회로(이하, 화소 회로라고 함)가 동일 기판에 집적된 구성이기 때문에, 광전 변환 소자로부터의 암전류가 화소 회로를 구성하는 트랜지스터로 유입하고, 이에 의해, DVS의 노이즈 특성이 악화되어 버린다고 하는 과제가 존재한다.
이에, 본 개시에서는, 노이즈 특성을 개선하는 것이 가능한 고체 촬상 장치 및 촬상 장치를 제안한다.
상기 과제를 해결하기 위해, 본 개시에 따른 일 형태의 고체 촬상 장치는, 행렬 방향의 2차원 격자 형상으로 배열되고, 각각 수광량에 따른 전하를 발생시키는 복수의 광전 변환 소자와, 상기 복수의 광전 변환 소자에 발생한 전하에 기초한 광전류를 검출하는 검출부를 구비하고, 상기 광전 변환 소자와 상기 검출부의 적어도 일부는 서로 다른 칩에 배치된다.
도 1은 제1 실시형태에 따른 고체 촬상 장치 및 촬상 장치의 개략 구성예를 나타내는 블록도이다.
도 2는 제1 실시형태에 따른 고체 촬상 장치의 적층 구조예를 나타내는 도면이다.
도 3은 제1 실시형태에 따른 고체 촬상 장치의 기능 구성예를 나타내는 블록도이다.
도 4는 제1 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다.
도 5는 제1 실시형태에 따른 어드레스 이벤트 검출부의 개략 구성예를 나타내는 블록도이다.
도 6은 제1 실시형태에 따른 전류 전압 변환 회로의 다른 구성예를 나타내는 회로도이다.
도 7은 제1 실시형태에 따른 감산기 및 양자화기의 개략 구성예를 나타내는 회로도이다.
도 8은 제1 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다.
도 9는 제1 실시형태에 따른 제1 칩의 플로어 맵(floor map) 예를 나타내는 평면도이다.
도 10은 제1 실시형태에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다.
도 11은 제1 실시형태에 따른 제2 칩의 다른 플로어 맵 예를 나타내는 평면도이다.
도 12는 트랜지스터에 있어서의 전류와 노이즈의 관계를 나타내는 그래프이다.
도 13은 제2 실시형태에 따른 트랜지스터의 개략 구성예를 나타내는 단면도이다.
도 14는 도 13에 예시하는 트랜지스터의 전류 전압 특성을 나타내는 그래프이다.
도 15는 제2 실시형태에 따른 트랜지스터의 다른 구성예를 나타내는 모식도이다.
도 16은 제2 실시형태에 따른 트랜지스터의 또 다른 구성예를 나타내는 모식도이다.
도 17은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(1)이다.
도 18은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(2)이다.
도 19는 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(3)이다.
도 20은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(4)이다.
도 21은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(5)이다.
도 22는 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(6)이다.
도 23은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(7)이다.
도 24는 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(8)이다.
도 25는 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(9)이다.
도 26은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(10)이다.
도 27은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(11)이다.
도 28은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도(12)이다.
도 29는 제4 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다.
도 30은 제4 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다.
도 31은 제4 실시형태에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다.
도 32는 제5 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다.
도 33은 제5 실시형태에 따른 단위 화소의 다른 개략 구성예를 나타내는 회로도이다.
도 34는 제6 실시형태에 따른 고체 촬상 장치의 적층 구조예를 나타내는 도면이다.
도 35는 제6 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다.
도 36은 제7 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다.
도 37은 제8 실시형태에 따른 고체 촬상 장치의 기능 구성예를 나타내는 블록도이다.
도 38은 제8 실시형태에 따른 컬럼 ADC의 개략 구성예를 나타내는 블록도이다.
도 39는 제8 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다.
도 40은 제8 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 타이밍 차트이다.
도 41은 제8 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 플로우차트이다.
도 42는 제8 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다.
도 43은 제8 실시형태에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다.
도 44는 제8 실시형태에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다.
도 45는 제9 실시형태에 따른 고체 촬상 장치의 적층 구조예를 나타내는 도면이다.
도 46은 제9 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다.
도 47은 제9 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다.
도 48은 제10 실시형태에 따른 화소 어레이부의 개략 구성예를 나타내는 블록도이다.
도 49는 컬러 필터 배열에 베이어 배열(Bayer array)을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다.
도 50은 컬러 필터 배열에 X-Trans(등록상표)형 배열을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다.
도 51은 컬러 필터 배열에 쿼드 베이어 배열(Quad Bayer array)을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다.
도 52는 컬러 필터 배열에 화이트 RGB 배열을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다.
도 53은 제10 실시형태에 따른 화소 블록의 개략 구성예를 나타내는 회로도이다.
도 54는 제10 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 타이밍 차트이다.
도 55는 제10 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 플로우차트이다.
도 56은 제10 실시형태의 제1 예에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다.
도 57은 제10 실시형태의 제1 예에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다.
도 58은 제10 실시형태의 제2 예에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다.
도 59는 제10 실시형태의 제2 예에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다.
도 60은 제10 실시형태의 제3 예에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다.
도 61은 제10 실시형태의 제3 예에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다.
도 62는 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블록도이다.
도 63은 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
이하에, 본 개시의 일 실시형태에 대해 도면에 기초하여 상세하게 설명한다. 한편, 이하의 실시형태에서, 동일한 부위에는 동일한 부호를 붙임으로써 중복된 설명을 생략한다.
또한, 이하에 나타내는 항목 순서에 따라 본 개시를 설명한다.
1. 서문
2. 제1 실시형태
2.1 촬상 장치의 구성예
2.2 고체 촬상 장치의 구성예
2.2.1 고체 촬상 장치의 적층 구조예
2.2.2 고체 촬상 장치의 기능 구성예
2.3 단위 화소의 구성예
2.4 어드레스 이벤트 검출부의 구성예
2.4.1 전류 전압 변환부의 구성예
2.4.2 감산기 및 양자화기의 구성예
2.5 각 층에의 배치
2.6 고체 촬상 장치의 단면 구조예
2.7 플로어 맵 예
2.7.1 제1 칩
2.7.2 제2 칩
2.7.2.1 소스 팔로워형(source-follower type)
2.7.2.2 게인 부스트형(gain-boost type)
2.8 작용 및 효과
3. 제2 실시형태
3.1 트랜지스터의 노이즈 특성의 개선
3.1.1 FDSOI(Fully Depleted Silicon On Insulator)의 사용
3.1.2 터널 FET, FinFET의 사용
3.2 작용 및 효과
4. 제3 실시형태
4.1 고체 촬상 장치의 제조 프로세스
4.2 작용 및 효과
5. 제4 실시형태
5.1 단위 화소의 구성예
5.2 고체 촬상 장치의 단면 구조예
5.3 플로어 맵 예
5.4 작용 및 효과
6. 제5 실시형태
7. 제6 실시형태
7.1 고체 촬상 장치의 적층 구조예
7.2 단위 화소의 구성예
8. 제7 실시형태
8.1 고체 촬상 장치의 단면 구조예
9. 제8 실시형태
9.1 고체 촬상 장치의 기능 구성예
9.1.1 컬럼 ADC의 구성예
9.2 단위 화소의 구성예
9.3 고체 촬상 장치의 동작 예
9.3.1 타이밍 차트
9.3.2 플로우차트
9.4 고체 촬상 장치의 단면 구조예
9.5 플로어 맵 예
9.5.1 제1 칩
9.5.2 제2 칩
9.6 작용 및 효과
10. 제9 실시형태
10.1 고체 촬상 장치의 단면 구조예
10.2 작용 및 효과
11. 제10 실시형태
11.1 화소 어레이부의 구성예
11.2 화소 블록의 예
11.2.1 베이어 배열
11.2.2 X-Trans(등록상표)형 배열
11.2.3 쿼드 베이어 배열
11.2.4 화이트 RGB 배열
11.3 화소 블록의 구성예
11.4 고체 촬상 장치의 동작 예
11.4.1 타이밍 차트
11.4.2 플로우차트
11.5 플로어 맵 예
11.5.1 제1 예
11.5.1.1 제1 칩
11.5.1.2 제2 칩
11.5.2 제2 예
11.5.3 제3 예
11.6 작용 및 효과
12. 이동체에의 응용예
1. 서문
일반적인 DVS에는, 단위 화소마다 어드레스 이벤트의 발화 유무를 검출하고, 어드레스 이벤트의 발화가 검출된 경우, 이 어드레스 이벤트가 발화된 단위 화소로부터 화소 신호를 판독한다고 하는, 이른바 이벤트 드리븐형(event-driven type) 구동 방식이 채용되고 있다.
한편, 본 설명에서의 단위 화소란, 1개의 광전 변환 소자(수광 소자라고도 함)를 포함하여 구성된 화소의 최소 단위이며, 예를 들면, 이미지 센서로부터 판독한 화상 데이터에 있어서의 각 도트에 대응하는 것이다. 또한, 어드레스 이벤트란, 2차원 격자 형상으로 배열되는 복수의 단위 화소 각각에 할당된 어드레스마다 발생하는 이벤트이며, 예를 들면, 광전 변환 소자에서 발생한 전하에 기초한 전류(이하, 광전류라고 함)의 전류값 또는 그 변화량이 어떤 일정한 임계값을 초과한 것 등이다.
일반적인 DVS에는, 전술한 바와 같이, 광전 변환 소자와 화소 회로가 동일 기판에 배치된 구성이 채용되고 있다. 이와 같이, 광전 변환 소자와 회로 소자를 동일 기판에 배치한 구성에서는, 광전 변환 소자로부터의 암전류가 화소 회로를 구성하는 각 트랜지스터로 유입하고, 이에 의해, DVS의 노이즈 특성이 악화되어 버리는 경우가 존재한다.
또한, 광전 변환 소자와 회로 소자를 동일 기판에 배치한 구성에서는, 수광면에 있어서의 광전 변환 소자가 차지하는 비율이 저하되고, 그 결과, 입사광에 대한 양자 효율(이하, 수광 효율이라고 함)이 저하되어 노이즈 특성이 악화되어 버린다고 하는 과제도 존재한다.
나아가, 광전 변환 소자와 회로 소자를 동일 기판에 배치한 구성에서는, 화소 회로를 구성하는 각 트랜지스터에 충분한 면적을 확보하는 것이 곤란하게 되는 경우가 많고，그 경우, 각 트랜지스터의 노이즈 특성이 악화되고, 결과적으로, DVS의 노이즈 특성이 악화되어 버린다고 하는 과제도 발생한다.
이에, 이하의 실시형태에서는, 노이즈 특성의 악화를 억제하는 것이 가능한 고체 촬상 장치 및 촬상 장치에 대해, 몇 가지 예를 들어 상세하게 설명한다.
2. 제1 실시형태
먼저, 제1 실시형태에 따른 고체 촬상 장치 및 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
2.1 촬상 장치의 구성예
도 1은 제1 실시형태에 따른 고체 촬상 장치 및 촬상 장치의 개략 구성예를 나타내는 블록도이다. 도 1에 나타내는 바와 같이, 촬상 장치(100)는, 예를 들면, 촬상 렌즈(110), 고체 촬상 장치(200), 기록부(120) 및 제어부(130)를 구비한다. 촬상 장치(100)로서는, 산업용 로봇에 탑재되는 카메라, 차량용 카메라 등이 상정된다.
촬상 렌즈(110)는, 입사광을 집광하여 그 상을 고체 촬상 장치(200)의 수광면에 결상하는 광학계의 일례이다. 수광면이란, 고체 촬상 장치(200)에 있어서의 광전 변환 소자가 배열되는 면이어도 된다. 고체 촬상 장치(200)는 입사광을 광전 변환하여 화상 데이터를 생성한다. 또한, 고체 촬상 장치(200)는, 생성한 화상 데이터에 대해, 노이즈 제거나 화이트 밸런스 조정 등의 소정의 신호 처리를 실행한다. 이 신호 처리에 의해 얻어진 결과와, 어드레스 이벤트의 발화 유무를 나타내는 검출 신호는, 신호선(209)을 통해 기록부(120)로 출력된다. 한편, 어드레스 이벤트의 발화 유무를 나타내는 검출 신호의 생성 방법에 대해서는 후술한다.
기록부(120)는, 예를 들면, 플래시 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등으로 구성되고, 고체 촬상 장치(200)로부터 입력된 데이터를 기록한다.
제어부(130)는, 예를 들면, CPU(Central Processing Unit) 등으로 구성되고, 신호선(139)을 통해 다양한 지시를 출력함으로써, 고체 촬상 장치(200) 등의 촬상 장치(100)에 있어서의 각 부를 제어한다.
2.2 고체 촬상 장치의 구성예
이어서, 고체 촬상 장치(200)의 구성예에 대해, 도면을 참조하여 상세하게 설명한다.
2.2.1 고체 촬상 장치의 적층 구조예
도 2는 제1 실시형태에 따른 고체 촬상 장치의 적층 구조예를 나타내는 도면이다. 도 2에 나타내는 바와 같이, 고체 촬상 장치(200)는, 수광 칩(201)과 검출 칩(202)이 상하로 적층된 구조를 구비한다. 수광 칩(201)은, 예를 들면, 광전 변환 소자가 배열되는 제1 칩(201a)과, 화소 회로가 배열되는 제2 칩(201b)이 접합된 2층 적층 구조를 구비한다.
제1 칩(201a)과 제2 칩(201b)의 접합, 및 수광 칩(201)(구체적으로는, 제2 칩(201b))과 검출 칩(202)의 접합에는, 예를 들면, 각각의 접합면을 평탄화하여 양자를 전자간력으로 접합하는, 이른바 직접 접합을 사용할 수 있다. 다만, 이로 한정되지 않고, 예를 들면, 서로의 접합면에 형성된 구리(Cu)제의 전극 패드끼리를 본딩하는 이른바 Cu-Cu 접합이나, 그 밖의 범프 접합 등을 사용하는 것도 가능하다.
또한, 수광 칩(201)과 검출 칩(202)은, 예를 들면, 반도체 기판을 관통하는 TSV(Through-Silicon Via) 등의 접속부를 통해 전기적으로 접속된다. TSV를 사용한 접속에는, 예를 들면, 수광 칩(201)에 설치된 TSV와 수광 칩(201)으로부터 검출 칩(202)에 걸쳐 설치된 TSV의 2개의 TSV를 칩 외표면에서 접속하는, 이른바 트윈 TSV 방식(twin TSV method), 수광 칩(201)으로부터 검출 칩(202)까지 관통하는 TSV에 의해 양자를 접속하는, 이른바 쉐어드 TSV 방식(shared TSV method) 등을 채용할 수 있다.
다만, 수광 칩(201)과 검출 칩(202)의 접합에 Cu-Cu 접합 또는 범프 접합을 사용한 경우에는, Cu-Cu 접합부 또는 범프 접합부를 통해 양자가 전기적으로 접속된다.
2.2.2 고체 촬상 장치의 기능 구성예
도 3은 제1 실시형태에 따른 고체 촬상 장치의 기능 구성예를 나타내는 블록도이다. 도 3에 나타내는 바와 같이, 고체 촬상 장치(200)는 구동 회로(211)와, 신호 처리부(212)와, 아비터(arbiter)(213)와, 화소 어레이부(300)를 구비한다.
화소 어레이부(300)에는, 복수의 단위 화소가 2차원 격자 형상으로 배열된다. 단위 화소란, 이후에 상세하게 설명하지만, 예를 들면, 포토다이오드 등의 광전 변환 소자와, 이 광전 변환 소자에서 발생한 전하에 의한 광전류의 전류값 또는 그 변화량이 소정의 임계값을 초과했는지 여부에 기초하여 어드레스 이벤트의 발화 유무를 검출하는 화소 회로(본 실시형태에서는, 후술하는 어드레스 이벤트 검출부(400)에 상당)로 구성된다. 여기서, 화소 회로는 복수의 광전 변환 소자에서 공유될 수 있다. 그 경우, 각 단위 화소는, 1개의 광전 변환 소자와, 공유되는 화소 회로를 포함하여 구성된다.
화소 어레이부(300)의 복수의 단위 화소는, 각각이 소정 수의 단위 화소로 이루어지는 복수의 화소 블록으로 그룹화되어 있어도 된다. 이하, 수평 방향으로 배열되는 단위 화소 또는 화소 블록의 집합을 「행」이라고 칭하고, 행에 수직인 방향으로 배열된 단위 화소 또는 화소 블록의 집합을 「열」이라고 칭한다.
각 단위 화소는, 화소 회로에서 어드레스 이벤트의 발화가 검출되면, 해당 단위 화소로부터 신호를 판독하는 것의 리퀘스트(request)를 아비터(213)로 출력한다.
아비터(213)는, 하나 이상의 단위 화소로부터의 리퀘스트를 조정하고, 이 조정 결과에 기초하여, 리퀘스트를 발행한 단위 화소로 소정의 응답을 송신한다. 이 응답을 수취한 단위 화소는, 어드레스 이벤트의 발화를 나타내는 검출 신호를 구동 회로(211) 및 신호 처리부(212)로 출력한다.
구동 회로(211)는, 검출 신호를 출력한 단위 화소를 순서대로 구동함으로써, 어드레스 이벤트의 발화가 검출된 단위 화소로부터 신호 처리부(212)로, 예를 들면, 수광량에 따른 신호를 출력시킨다.
신호 처리부(212)는, 단위 화소로부터 입력된 신호에 대해 소정의 신호 처리를 실행하고, 이 신호 처리의 결과와 어드레스 이벤트의 검출 신호를, 신호선(209)을 통해 기록부(120)에 공급한다.
2.3 단위 화소의 구성예
이어서, 단위 화소(310)의 구성예에 대해 설명한다. 도 4는 제1 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다. 도 4에 나타내는 바와 같이, 단위 화소(310)는, 예를 들면, 수광부(330)와, 어드레스 이벤트 검출부(400)를 구비한다. 한편, 도 4에서의 로직 회로(210)는, 예를 들면, 도 3에서의 구동 회로(211)와, 신호 처리부(212)와, 아비터(213)로 이루어지는 로직 회로이어도 된다.
수광부(330)는, 예를 들면, 포토다이오드 등의 광전 변환 소자(333)를 구비하고, 그 출력은 어드레스 이벤트 검출부(400)에 접속된다.
어드레스 이벤트 검출부(400)는, 예를 들면, 전류 전압 변환부(410)와, 감산기(430)를 구비한다. 다만, 어드레스 이벤트 검출부(400)는, 그 밖에도, 버퍼, 양자화기 및 전송부를 구비한다. 어드레스 이벤트 검출부(400)의 상세 내용에 대해서는, 이후에 도 5 등을 사용하여 설명한다.
이러한 구성에서, 수광부(330)의 광전 변환 소자(333)는, 입사광을 광전 변환하여 전하를 발생시킨다. 광전 변환 소자(333)에서 발생한 전하는, 그 전하량에 따른 전류값의 광전류로서, 어드레스 이벤트 검출부(400)에 입력된다.
2.4 어드레스 이벤트 검출부의 구성예
도 5는 제1 실시형태에 따른 어드레스 이벤트 검출부의 개략 구성예를 나타내는 블록도이다. 도 5에 나타내는 바와 같이, 어드레스 이벤트 검출부(400)는, 도 4에도 나타낸 전류 전압 변환부(410), 감산기(430) 및 양자화기(440)에 더하여, 버퍼(420)와, 전송부(450)를 구비한다.
전류 전압 변환부(410)는, 수광부(330)로부터의 광전류를, 그 대수(logarithm)의 전압 신호로 변환하고, 이에 의해 생성된 전압 신호를 버퍼(420)로 출력한다.
버퍼(420)는, 전류 전압 변환부(410)로부터의 전압 신호를 보정하고, 보정 후의 전압 신호를 감산기(430)로 출력한다.
감산기(430)는, 구동 회로(211)로부터의 행 구동 신호에 따라 버퍼(420)로부터의 전압 신호의 전압 레벨을 저하시키고, 저하 후의 전압 신호를 양자화기(440)로 출력한다.
양자화기(440)는, 감산기(430)로부터의 전압 신호를 디지털 신호로 양자화하고, 이에 의해 생성된 디지털 신호를 검출 신호로서 전송부(450)로 출력한다.
전송부(450)는, 양자화기(440)로부터의 검출 신호를 신호 처리부(212) 등으로 전송한다. 이 전송부(450)는, 예를 들면, 어드레스 이벤트의 발화가 검출되었을 때에, 전송부(450)로부터 구동 회로(211) 및 신호 처리부(212)로의 어드레스 이벤트의 검출 신호의 송신을 요구하는 리퀘스트를 아비터(213)로 출력한다. 그리고, 전송부(450)는, 리퀘스트에 대한 응답을 아비터(213)로부터 수취하면, 검출 신호를 구동 회로(211) 및 신호 처리부(212)로 출력한다.
2.4.1 전류 전압 변환부의 구성예
도 5에 나타내는 구성에서의 전류 전압 변환부(410)는, 예를 들면, 도 4에 나타내는 바와 같이, LG 트랜지스터(411)와, 증폭 트랜지스터(412)와, 정전류 회로(415)를 구비한, 소위 소스 팔로워형의 전류 전압 변환부이어도 된다. 다만, 이로 한정되지 않고, 예를 들면, 도 6에 예시하는 바와 같은, 2개의 LG 트랜지스터(411 및 413)와, 2개의 증폭 트랜지스터(412 및 414)와, 정전류 회로(415)를 구비한, 소위 게인 부스트형의 전류 전압 변환기이어도 된다.
도 4에 나타내는 바와 같이, LG 트랜지스터(411)의 소스 및 증폭 트랜지스터(412)의 게이트는, 예를 들면, 수광부(330)의 광전 변환 소자(333)에 있어서의 캐소드에 접속된다. LG 트랜지스터(411)의 드레인은, 예를 들면, 전원 단자(VDD)에 접속된다.
또한, 예를 들면, 증폭 트랜지스터(412)의 소스는 접지되고, 드레인은 정전류 회로(415)를 통해 전원 단자(VDD)에 접속된다. 정전류 회로(415)는, 예를 들면, P형의 MOS(Metal-Oxide-Semiconductor) 트랜지스터 등의 부하 MOS 트랜지스터로 구성되어도 된다.
한편, 게인 부스트형의 경우, 도 6에 나타내는 바와 같이, LG 트랜지스터(411)의 소스 및 증폭 트랜지스터(412)의 게이트는, 예를 들면, 수광부(330)의 광전 변환 소자(333)에 있어서의 캐소드에 접속된다. 또한, LG 트랜지스터(411)의 드레인은, 예를 들면, LG 트랜지스터(413)의 소스 및 증폭 트랜지스터(412)의 게이트에 접속된다. LG 트랜지스터(413)의 드레인은, 예를 들면, 전원 단자(VDD)에 접속된다.
또한, 예를 들면, 증폭 트랜지스터(414)의 소스는 LG 트랜지스터(411)의 게이트 및 증폭 트랜지스터(412)의 드레인에 접속된다. 증폭 트랜지스터(414)의 드레인은, 예를 들면, 정전류 회로(415)를 통해 전원 단자(VDD)에 접속된다.
도 4 또는 도 6에 나타내는 바와 같은 접속 관계로 함으로써, 루프 형상의 소스 팔로워 회로가 구성된다. 이에 의해, 수광부(330)로부터의 광전류가, 그 전하량에 따른 대수값의 전압 신호로 변환된다. 한편, LG 트랜지스터(411 및 413)와, 증폭 트랜지스터(412 및 414)는, 각각, 예를 들면 NMOS 트랜지스터로 구성되어도 된다.
2.4.2 감산기 및 양자화기의 구성예
도 7은 제1 실시형태에 따른 감산기 및 양자화기의 개략 구성예를 나타내는 회로도이다. 도 7에 나타내는 바와 같이, 감산기(430)는, 콘덴서(431 및 433)와, 인버터(432)와, 스위치(434)를 구비한다. 또한, 양자화기(440)는 비교기(441)를 구비한다.
콘덴서(431)의 일단은 버퍼(420)의 출력 단자에 접속되고, 타단은 인버터(432)의 입력 단자에 접속된다. 콘덴서(433)는 인버터(432)에 병렬로 접속된다. 스위치(434)는, 콘덴서(433)의 양단을 접속하는 경로를 행 구동 신호에 따라 개폐한다.
인버터(432)는 콘덴서(431)를 통해 입력된 전압 신호를 반전한다. 이 인버터(432)는 반전된 신호를 비교기(441)의 비반전 입력 단자(+)로 출력한다.
스위치(434)를 온으로 했을 때, 콘덴서(431)의 버퍼(420) 측에는, 전압 신호(Vinit)가 입력된다. 또한, 그의 반대측은 가상 접지 단자가 된다. 이 가상 접지 단자의 전위를 편의상, 제로로 한다. 이 때, 콘덴서(431)에 축적되어 있는 전위(Qinit)는, 콘덴서(431)의 용량을 C1이라고 하면, 다음 식(1)에 의해 나타내어진다. 한편, 콘덴서(433)의 양단은 단락되어 있기 때문에, 그 축적 전하는 제로가 된다.
Qinit = C1×Vinit (1)
다음으로, 스위치(434)가 오프되고, 콘덴서(431)의 버퍼(420) 측의 전압이 변화되어 Vafter가 된 경우를 생각하면, 콘덴서(431)에 축적되는 전하(Qafter)는 다음 식(2)에 의해 나타내어진다.
Qafter = C1×Vafter (2)
한편, 콘덴서(433)에 축적되는 전하(Q2)는, 출력 전압을 Vout이라고 하면, 다음 식(3)에 의해 나타내어진다.
Q2 = -C2×Vout (3)
이 때, 콘덴서(431 및 433)의 총 전하량은 변화하지 않기 때문에, 다음 식(4)이 성립한다.
Qinit = Qafter+Q2 (4)
식(4)에 식(1) 내지 식(3)을 대입하여 변형하면, 다음 식(5)이 얻어진다.
Vout = -(C1/C2)×(Vafter-Vinit) (5)
식(5)는 전압 신호의 감산 동작을 나타내고, 감산 결과의 이득은 C1/C2가 된다. 통상, 이득을 최대화하는 것이 요망되기 때문에, C1을 크게, C2를 작게 설계하는 것이 바람직하다. 한편, C2가 지나치게 작으면, kTC 노이즈가 증대되고, 노이즈 특성이 악화될 우려가 있기 때문에, C2의 용량 삭감은 노이즈를 허용할 수 있는 범위로 제한된다. 또한, 단위 화소마다 감산기(430)를 포함하는 어드레스 이벤트 검출부(400)가 탑재되기 때문에, 용량(C1, C2)에는 면적상의 제약이 있다. 이들을 고려하여, 용량(C1, C2)의 값이 결정된다.
비교기(441)는, 감산기(430)로부터의 전압 신호와, 반전 입력 단자(-)에 인가된 소정의 임계값 전압(Vth)을 비교한다. 비교기(441)는 비교 결과를 나타내는 신호를 검출 신호로서 전송부(450)로 출력한다.
또한, 전술한 어드레스 이벤트 검출부(400) 전체의 게인 A는, 전류 전압 변환부(410)의 변환 게인을 CGlog라고 하고 버퍼(420)의 게인을 '1'이라고 하면, 다음 식(6)에 의해 나타내어진다.
Figure pct00001
식(6)에서, iphoto_n은 n번째의 단위 화소의 광전류이며, 그 단위는, 예를 들면 암페어(A)이다. N은 화소 블록 내의 단위 화소(310)의 수이며, 본 실시형태에서는 '1'이다.
2.5 각 층에의 배치
이상으로 설명한 구성에서, 도 4에 나타내는 바와 같이, 수광부(330)는, 예를 들면, 도 2에 나타낸 수광 칩(201)에 있어서의 제1 칩(201a)에 배치되고, 화소 회로(어드레스 이벤트 검출부400)의 전류 전압 변환부(410)에 있어서의 LG 트랜지스터(411) 및 증폭 트랜지스터(412)는, 예를 들면, 도 2에 나타낸 수광 칩(201)에 있어서의 제2 칩(201b)에 배치된다. 또한, 다른 구성(이하, 다른 회로 구성의 부호를 '510'이라고 함)은, 예를 들면, 검출 칩(202)에 배치된다. 한편, 이하의 설명에서는, 명확화를 위해, 제2 칩(201b)에 배치되는 구성을 상층 화소 회로(500)라고 한다. 전류 전압 변환부(410)가 소스 팔로워형인 경우(도 4 참조), 상층 화소 회로(500)에는, LG 트랜지스터(411)와, 증폭 트랜지스터(412)가 포함된다. 한편, 게인 부스트형의 경우, 상층 화소 회로(500)에는, 2개의 LG 트랜지스터(411 및 413)와 2개의 증폭 트랜지스터(412 및 414)가 포함된다.
도 4에 나타내는 바와 같이, 수광 칩(201)에 있어서, 제1 칩(201a)에 배치된 수광부(330)와, 제2 칩(201b)에 배치된 상층 화소 회로(500)는, 예를 들면, 제1 칩(201a)으로부터 제2 칩(201b)에 걸쳐 관통하는 접속부(501)를 통해 전기적으로 접속된다.
또한, 제2 칩(201b)에 배치된 상층 화소 회로(500)와, 검출 칩(202)에 배치된 다른 회로 구성(510)은, 예를 들면, 제2 칩(201b)으로부터 검출 칩(202)에 걸쳐 관통하는 접속부(502)를 통해 전기적으로 접속된다.
한편, 접속부(501 및 502)는, 예를 들면, TSV, Cu-Cu 접합부, 범프 접합부 등으로 구성할 수 있다.
2.6 고체 촬상 장치의 단면 구조예
도 8은 제1 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다. 한편, 도 8에는, 광의 입사면(수광면)에 대해 수직인 면에서 고체 촬상 장치(200)를 절단한 경우의 단면 구조예가 나타내어져 있다.
도 8에 나타내는 바와 같이, 고체 촬상 장치(200)는, 제1 칩(201a)과 제2 칩(201b)을 접합하여 이루어지는 적층 구조의 수광 칩(201)에, 검출 칩(202)을 더 접합한 구조를 구비한다.
제1 칩(201a)과 제2 칩(201b)의 접합면(610), 및 수광 칩(201)과 검출 칩(202)의 접합면(620)은, 각각, 예를 들면 직접 접합된 면이어도 된다. 다만, 전술한 바와 같이, 직접 접합 대신에, Cu-Cu 접합이나 범프 접합 등을 사용하는 것도 가능하다.
제1 칩(201a)은, 예를 들면, 반도체 기판(601)과 층간 절연막(608)으로 구성된다.
반도체 기판(601)에는, n형 반도체 영역(606)과, n형 반도체 영역(606)을 둘러싸는 p형 반도체 영역(605)으로 구성된 광전 변환 소자(333)(수광부(330))가 형성되어 있다. 광전 변환 소자(333)는, 온 칩 렌즈(on-chip lens)(602)를 통해 반도체 기판(601)의 이면측으로부터 입사하는 입사광을 수광한다. 광전 변환 소자(333)와 온 칩 렌즈(602)의 사이에는, 온 칩 렌즈(602)를 탑재하는 면을 평탄화하는 평탄화막(603)이나 도시하지 않은 컬러 필터 등이 설치되어 있어도 된다.
n형 반도체 영역(606)은, 광전 변환에 의해 발생한 전하(전자)를 축적하는 전하 축적 영역이다. n형 반도체 영역(606)을 둘러싸는 p형 반도체 영역(605) 중, 광의 입사면과 반대측(상면측)의 불순물 농도는, 광의 입사면측(하면측)의 불순물 농도보다 높아도 된다. 즉, 광전 변환 소자(333)는 HAD(Hole-Accumulation Diode) 구조로 되어 있고, n형 반도체 영역(606)의 하면측과 상면측의 각 계면에서 암전류가 발생하는 것을 억제하도록 p형 반도체 영역(605)이 형성되어 있어도 된다.
반도체 기판(601)에는, 이면측에서 볼 때, 복수의 광전 변환 소자(333)의 사이를 전기적 및 광학적으로 분리하는 화소 분리부(604)가 2차원 격자 형상으로 설치되어 있고, 이 화소 분리부(604)에 의해 구획된 사각형의 영역에, 광전 변환 소자(333)가 설치되어 있다.
각 광전 변환 소자(333)에 있어서, 애노드는 접지되어 있고, 캐소드에는, 광전 변환 소자(333)에 발생한 전하를 취출하기 위한 컨택트층(607)이 설치되어 있다.
층간 절연막(608)은 제1 칩(201a)과 제2 칩(201b)을 전기적으로 분리하는 절연체이며, 반도체 기판(601)에 있어서의 표면측, 즉, 제2 칩(201b)과의 접합측에 설치되어 있다. 층간 절연막(608)에서의 접합면(610)은, 예를 들면, 제2 칩(201b)과 직접 접합하기 위해 평탄화되어 있다.
제2 칩(201b)은, 예를 들면, 반도체 기판(611)과, 층간 절연막(612)과, 배선층(613)으로 구성된다.
반도체 기판(611)에는, 상층 화소 회로(500)로서, LG 트랜지스터(411) 및 증폭 트랜지스터(412)가 형성되어 있다. LG 트랜지스터(411)의 소스와 증폭 트랜지스터(412)의 게이트는, 예를 들면, 층간 절연막(612)의 상면으로부터 반도체 기판(611) 및 층간 절연막(608)을 거쳐 반도체 기판(601)에 형성된 컨택트층(607)까지 관통하는 TSV(501a)와, 층간 절연막(612)의 상면으로부터 LG 트랜지스터(411)의 소스까지 관통하는 TSV(501b)와, 동일하게 층간 절연막(612)의 상면으로부터 증폭 트랜지스터(412)의 게이트까지 관통하는 TSV(501c)와, TSV(501a, 501b 및 501c)를 층간 절연막(612)의 상면측에서 전기적으로 접속하는 배선(501d)을 통해, 광전 변환 소자(333)의 컨택트층(607)과 전기적으로 접속된다. TSV(501a, 501b 및 501c)와 배선(501d)은, 도 4에서의 접속부(501)를 구성한다.
배선층(613)은, 예를 들면, 절연층과, 절연층 중에 형성된 다층의 배선을 구비한다. 이 배선은, 예를 들면, LG 트랜지스터(411)의 게이트 및 증폭 트랜지스터(412)의 드레인에 접속되어 있다.
또한, 배선층(613)은, 검출 칩(202)과의 접합면(620)에 노출되는 구리(Cu)제의 패드(Cu 패드)(619)를 구비한다. Cu 패드(619)는 배선층(613)의 배선을 통해 LG 트랜지스터(411)의 게이트 및 증폭 트랜지스터(412)의 드레인에 접속되어 있다.
검출 칩(202)은, 예를 들면, 반도체 기판(621)과, 층간 절연막(622)과, 배선층(623)으로 구성된다.
반도체 기판(621)에는, 다른 회로 구성(510)으로서, 예를 들면, 전류 전압 변환부(410)에 있어서의 정전류 회로(415), 어드레스 이벤트 검출부(400)의 나머지 회로, 로직 회로(210) 등을 포함하는 회로 소자(511)가 형성되어 있다.
배선층(623)은, 제2 칩(201b)의 배선층(613)과 마찬가지로, 예를 들면, 절연층과, 절연층 중에 형성된 다층의 배선을 구비한다. 이러한 배선은, 예를 들면, 반도체 기판(621)에 형성된 회로 소자(511)와 전기적으로 접속되어 있다.
또한, 배선층(623)은, 제2 칩(201b)과의 접합면(620)에 노출되는 Cu 패드(629)를 구비한다. Cu 패드(629)는 배선층(623)의 배선을 통해 회로 소자(511)에 접속되어 있다.
제2 칩(201b)의 배선층(613)의 표면에 노출되는 Cu 패드(619)와, 검출 칩(202)의 배선층(623)의 표면에 노출되는 Cu 패드(629)는, 제2 칩(201b)과 검출 칩(202)을 전기적 및 기계적으로 접합하는 Cu-Cu 접합부를 구성한다. 즉, 도 8에 나타내는 예에서는, 도 4에서의 접속부(502)가 Cu-Cu 접합부로 구성되어 있다.
2.7 플로어 맵 예
이어서, 제1 칩(201a) 및 제2 칩(201b) 각각의 플로어 맵에 대해, 예를 들어 설명한다.
2.7.1 제1 칩
도 9는 본 실시형태에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다. 도 9에 나타내는 바와 같이, 제1 칩(201a)에는, 수광부(330)의 광전 변환 소자(333)가 2차원 격자 형상으로 배열되어 있다. 각 광전 변환 소자(333)는, 예를 들면, 사각형의 영역에 형성되어 있다. 또한, 각 광전 변환 소자(333)에는, 접속부(501)를 구성하는 TSV(501a)에 접속되는 컨택트층(607)이 형성되어 있다.
2.7.2 제2 칩
2.7.2.1 소스 팔로워형
도 10은 전류 전압 변환부(410)를 소스 팔로워형(도 4 참조)으로 한 경우의 제2 칩의 플로어 맵 예를 나타내는 평면도이다. 도 10에 나타내는 바와 같이, 제2 칩(201b)에는, LG 트랜지스터(411)와 증폭 트랜지스터(412)로 이루어지는 상층 화소 회로(500)가 2차원 격자 형상으로 배열되어 있다. 각 상층 화소 회로(500)는, 예를 들면, 제1 칩(201a)에 형성된 광전 변환 소자(333)와 같은 정도의 영역 내에 형성되어 있다.
각 상층 화소 회로(500)에 있어서, LG 트랜지스터(411)는, 예를 들면, 게이트(4111)와, 게이트(4111)에 대해 소스측에 형성된 확산 영역(416)과, 게이트(4111)에 대해 드레인측에 형성된 확산 영역(417)을 구비한다. 또한, 증폭 트랜지스터(412)는, 예를 들면, 게이트(4121)와, 게이트(4121)에 대해 소스측에 형성된 확산 영역(418)과, 게이트(4121)에 대해 드레인측에 형성된 확산 영역(419)을 구비한다.
LG 트랜지스터(411)의 소스측의 확산 영역(416)에는, 접속부(501)를 구성하는 TSV(501a)와, 증폭 트랜지스터(412)의 게이트(4121)가 접속된다. 한편, 드레인측의 확산 영역(417)에는, 전원 전압(VDD)이 접속된다.
증폭 트랜지스터(412)의 소스측의 확산 영역(418)에는, 접지 전압(VSS)이 접속된다. 한편, 드레인측의 확산 영역(419)에는, LG 트랜지스터(411)의 게이트(4111)가 접속된다.
2.7.2.2 게인 부스트형
도 11은 전류 전압 변환부(410)를 게인 부스트형(도 6 참조)으로 한 경우의 제2 칩의 플로어 맵 예를 나타내는 평면도이다. 도 11에 나타내는 바와 같이, 제2 칩(201b)에는, LG 트랜지스터(411 및 413)와 증폭 트랜지스터(412 및 414)로 이루어지는 상층 화소 회로(500)가 2차원 격자 형상으로 배열되어 있다. 각 상층 화소 회로(500)는, 예를 들면, 제1 칩(201a)에 형성된 광전 변환 소자(333)와 같은 정도의 영역 내에 형성되어 있다.
각 상층 화소 회로(500)에서는, 도 10에 나타낸 상층 화소 회로(500)와 마찬가지의 배치에 있어서, LG 트랜지스터(411)의 드레인측에 LG 트랜지스터(413)의 게이트(4131)가 배치되고, 증폭 트랜지스터(412)의 드레인측에 증폭 트랜지스터(414)의 게이트(4141)가 배치되어 있다.
LG 트랜지스터(413)의 게이트(4131)에 대해 소스측의 확산 영역(417)은, LG 트랜지스터(411)와 공유되고 있다. 한편, 드레인측의 확산 영역(4171)에는, 확산 영역(417) 대신에, 전원 전압(VDD)이 접속되어 있다.
증폭 트랜지스터(414)의 게이트(4141)에 대해 소스측의 확산 영역(419)은, 증폭 트랜지스터(412)와 공유되고 있다. 한편, 드레인측의 확산 영역(4191)은 LG 트랜지스터(413)의 게이트(4131)에 접속되어 있다.
2.8 작용 및 효과
이상과 같이, 본 실시형태에 의하면, 수광부(330)의 광전 변환 소자(333)와 상층 화소 회로(500)가 층간 절연막(608)을 사이에 두고 전기적으로 분리된 상이한 반도체 기판(601 및 611)에 배치되어 있기 때문에, 광전 변환 소자(333)로부터의 암전류의 상층 화소 회로(500)를 구성하는 각 트랜지스터에의 유입을 저감하는 것이 가능해진다. 이에 의해, DVS의 노이즈 특성의 악화를 억제하는 것이 가능해진다.
또한, 광전 변환 소자(333)와 상층 화소 회로(500)가 다른 기판에 배치되기 때문에, 수광면에서의 광전 변환 소자(333)가 차지하는 비율을 증가시키는 것이 가능해진다. 이에 의해, 입사광에 대한 수광 효율을 향상시키는 것이 가능해지기 때문에, DVS의 노이즈 특성의 악화를 보다 억제하는 것이 가능해진다.
나아가, 광전 변환 소자(333)와 상층 화소 회로(500)가 다른 기판에 배치됨으로써, 상층 화소 회로(500)를 구성하는 각 트랜지스터에 충분한 면적을 확보하는 것이 가능해지기 때문에, 각 트랜지스터의 노이즈 특성의 악화를 억제하여, DVS의 노이즈 특성의 악화를 보다 억제하는 것이 가능해진다.
3. 제2 실시형태
다음으로, 제2 실시형태에 따른 고체 촬상 장치 및 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
3.1 트랜지스터의 노이즈 특성의 개선
DVS의 노이즈 특성은, 전술한 바와 같이, 광전 변환 소자(333)로부터 상층 화소 회로(500)에의 암전류의 유입 이외에, 상층 화소 회로(500)를 구성하는 각 트랜지스터의 노이즈 특성이 악화되는 것으로도 악화된다. 여기서, 상층 화소 회로(500)를 구성하는 각 트랜지스터에서의 전류와 노이즈의 관계를, 도 12에 나타낸다. 도 12에서, 횡축은 트랜지스터마다의 드레인 전류이며, 종축은 트랜지스터마다의 노이즈 성분이다.
도 12에 나타내는 바와 같이, 상층 화소 회로(500)를 구성하는 각 트랜지스터의 노이즈는, 전류량에 비례하여 증가한다. 이는, 트랜지스터의 노이즈 특성에서는, 열잡음(SVg)이 지배적인 것을 나타내고 있다. 트랜지스터의 포화 영역에서의 열잡음(SVg)은 이하의 식(7)로 나타낼 수 있다. 식(7)에서, k는 볼츠만 계수, T는 절대 온도, gm은 트랜스컨덕턴스(transconductance)이다.
Figure pct00002
식(7)로부터 알 수 있듯이, 트랜지스터의 포화 영역에서의 열잡음(SVg)을 저감하기 위해서는, 트랜지스터의 트랜스컨덕턴스(gm)를 크게 하는 것이 유효하다. 트랜지스터의 트랜스컨덕턴스(gm)는 이하의 식(8)로 나타낼 수 있다. 식(8)에서, W는 트랜지스터의 게이트 면적이다.
Figure pct00003
식(8)로부터 알 수 있듯이, 트랜지스터의 트랜스컨덕턴스(gm)를 증가시키는 방법으로서는, 트랜지스터의 게이트 면적(W)을 확대하는 방법이 존재한다. 예를 들면, 제1 실시형태에 있어서, 화소 회로를 구성하는 LG 트랜지스터(411) 및 증폭 트랜지스터(412)의 게이트 면적을 크게 함으로써, LG 트랜지스터(411) 및 증폭 트랜지스터(412)의 열잡음(SVg)을 저감하여 노이즈 특성을 개선하는 것이 가능해진다.
또한, 트랜지스터의 트랜스컨덕턴스(gm)를 증가시키는 다른 방법으로서는, 이하와 같은 방법도 존재한다.
3.1.1 FDSOI(Fully Depleted Silicon On Insulator)의 사용
트랜지스터의 트랜스컨덕턴스(gm)를 증가시키는 방법의 하나로서는, 상층 화소 회로(500)를 형성하는 제2 칩(201b)의 반도체 기판(611)에, FDSOI 기판을 사용하는 방법이 존재한다.
도 13은 FDSOI 기판에 작성된 트랜지스터의 개략 구성예를 나타내는 단면도이다. 도 13에 나타내는 바와 같이, FDSOI 기판(701)은, 예를 들면, 실리콘 기판 등의 지지 기판(704)과, 지지 기판(704) 상에 위치하는 실리콘 산화막 등의 매립 산화막(embedded oxide film)(703)과, 매립 산화막(703) 상에 위치하는 얇은 실리콘 박막(702)을 구비한다.
상층 화소 회로(500)에 있어서의 각 트랜지스터(제1 실시형태에서는, LG 트랜지스터(411) 및 증폭 트랜지스터(412), 또는 LG 트랜지스터(411 및 413) 및 증폭 트랜지스터(412 및 414)에 상당함)(700)는, 실리콘 박막(702)에 형성된 소스(707) 및 드레인(708)과, 실리콘 박막(702)에서의 소스(707) 및 드레인(708) 사이에 끼워진 영역 상에 설치된 게이트 절연막(706) 및 게이트(705)를 구비한다.
이러한 구성에서, 지지 기판(704)에 역 바이어스를 인가함으로써, 트랜지스터(700)의 게이트 제어성을 향상시키는 것이 가능해진다. 한편, 역 바이어스는, 예를 들면, 지지 기판(704)에 대해 이면이나 사이드부터 직접 인가되어도 되고, 실리콘 박막(702)으로부터 매립 산화막(703)까지를 관통하는 트렌치의 저부에 노출된 지지 기판(704)에 형성된 컨택트층에 인가되어도 된다.
도 14는 도 13에 예시하는 트랜지스터의 전류 전압 특성을 나타내는 그래프이다. 도 14에서, 실선은 역 바이어스로서 게이트(705)에 인가한 전압과 동등한 전압을 인가한 경우를 나타내고, 파선은 지지 기판(704)을 접지(역 바이어스 없음)한 경우를 나타내고 있다.
도 14에 나타내는 바와 같이, 트랜지스터(700)에 역 바이어스를 인가함으로써, 드레인 전류가 2배 이상 증가하여 있다. 이는, 역 바이어스를 인가함으로써, 트랜지스터(700)의 트랜스컨덕턴스(gm)가 2배 이상 개선된 것을 나타내고 있다. 따라서, 제2 칩(201b)의 반도체 기판(611)에 FDSOI 기판(701)을 사용하여, FDSOI 기판(701)에 작성한 LG 트랜지스터(411) 및 증폭 트랜지스터(412)에 역 바이어스를 인가함으로써, 열잡음(SVg)을 1/2 이하로 저감하는 것이 가능해진다.
3.1.2 터널 FET, FinFET의 사용
또한, 트랜지스터의 서브임계 영역(sub-threshold region)에서의 열잡음(SVg)은 이하의 식(9)로 나타낼 수 있다. 식(9)에서, q는 기본 전하량, S는 서브임계 계수(sub-threshold coefficient), Vd는 드레인 전압이다.
Figure pct00004
식(9)로부터 알 수 있듯이, 트랜지스터의 서브임계 영역에서의 열잡음(SVg)을 저감하기 위해서는, 트랜지스터의 서브임계 계수(S)를 작게 하는 것이 유효하다.
서브임계 계수(S)가 작은 트랜지스터로서는, 도 15에 예시하는 터널 FET(710)나, 도 16에 예시하는 FinFET(720)와 같은, 터널 전류에 의한 급격한 온/오프 특성(서브임계 특성)을 구비하는 트랜지스터를 예시할 수 있다.
이들과 같은, 서브임계 계수(S)가 작은 트랜지스터를 상층 화소 회로(500)를 구성하는 각 트랜지스터에 사용함으로써, 트랜지스터의 열잡음(SVg)을 저감하여 노이즈 특성을 개선하는 것이 가능하다. 예를 들면, 서브임계 계수(S)가 1/2인 트랜지스터를 사용함으로써, 이론상, 열잡음(SVg)을 1/4로 저감하는 것이 가능해진다.
3.2 작용 및 효과
이상과 같이, 본 실시형태에 의하면, 상층 화소 회로(500)를 구성하는 트랜지스터에, 트랜스컨덕턴스(gm) 또는 서브임계 계수(S)가 양호한 트랜지스터를 사용함으로써, 트랜지스터의 열잡음을 저감하는 것이 가능해진다. 그 결과, DVS의 노이즈 특성을 개선하는 것이 가능해진다.
한편, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
4. 제3 실시형태
제3 실시형태에서는, 본 개시에 따른 고체 촬상 장치(200)의 제조 프로세스에 대해, 예를 들어 설명한다. 한편, 본 실시형태에서는, 제2 칩(201b)의 반도체 기판(611)에, 제2 실시형태에서 예시한 FDSOI 기판(701)을 사용한 경우를 예시하지만, 다른 구성의 고체 촬상 장치(200)에 대해서도 마찬가지로 적용하는 것이 가능하다.
4.1 고체 촬상 장치의 제조 프로세스
도 17∼도 28은 제3 실시형태에 따른 고체 촬상 장치의 제조 프로세스의 일례를 나타내는 단면도이다. 본 제조 프로세스에서는, 먼저, 억셉터가 확산된 p형 반도체 기판(601)에 대해, 격자 형상의 화소 분리부(604)를 형성함으로써, 개개의 광전 변환 소자(333)가 형성되는 영역을 구획한다.
다음으로, 화소 분리부(604)에 의해 구획된 영역에, 반도체 기판(601)의 표면측으로부터 도너를 이온 주입함으로써, p형 반도체 영역(605) 및 n형 반도체 영역(606)으로 구성된 광전 변환 소자(333)를 형성한다.
다음으로, 반도체 기판(601)의 표면측에, n형 반도체 영역(606)까지 도달하도록 도너를 이온 주입함으로써, n형 반도체 영역(606)에 전기적으로 접속된 컨택트층(607)을 형성한다.
다음으로, 반도체 기판(601)에, 예를 들면, 플라즈마 CVD(Chemical Vapor Deposition)법을 사용하여 산화실리콘(SiO2)을 퇴적시킴으로써, 층간 절연막(608)을 형성한다. 이어서, 예를 들면, CMP(Chemical Mechanical Polishing)에 의해, 층간 절연막(608)의 표면을 평탄화한다.
그 후, 반도체 기판(601)의 이면측에 평탄화막(603) 및 온 칩 렌즈(602)를 형성한다. 이에 의해, 도 17에 나타내는 바와 같이, 개편화(individualization) 전의 제1 칩(201a)이 형성된다.
다음으로, 도 18에 나타내는 바와 같이, 이면에 실리콘 산화막(731)이 형성된 SOI 기판(701A)(지지 기판(예를 들면, 실리콘 기판)(704), 매립 산화막(예를 들면, 실리콘 산화막)(703) 및 실리콘층(702A))에 있어서의 실리콘 산화막(731)의 표면을, 제1 칩(201a)의 층간 절연막(608)의 표면과 접합함으로써, SOI 기판(701A)과 제1 칩(201a)을 직접 접합한다. 한편, 실리콘 산화막(731)의 표면은, 예를 들면, CMP에 의해 평탄화되어 있는 것으로 한다.
다음으로, 도 19에 나타내는 바와 같이, SOI 기판(701A)의 실리콘층(702A)을 박막화함으로써, 실리콘 박막(702)을 형성한다.
다음으로, 도 20에 나타내는 바와 같이, 실리콘 박막(702)으로부터 지지 기판(704)의 도중까지 도달하는 소자 분리 절연막(채널 스톱퍼라고도 함)(732)을 형성한다. 한편, 소자 분리 절연막(732)은, 상층 화소 회로(500)의 LG 트랜지스터(411) 및 증폭 트랜지스터(412)를 구획하는 영역에 더하여, LG 트랜지스터(411) 및 증폭 트랜지스터(412) 각각에 대해 역 바이어스를 인가하기 위한 영역에 대해서도 형성된다. 한편, 이후 설명에서는, 제1 칩(201a)에서의 층간 절연막(608)보다 하층에 대해서는, 도시가 생략되어 있다.
다음으로, 도 21에 나타내는 바와 같이, 소자 분리 절연막(732)이 형성된 실리콘 박막(702)의 표면에, 실리콘 산화막(706A)을 형성한다.
다음으로, 도 22에 나타내는 바와 같이, 소자 분리 절연막(732)에 의해 구획된 영역 중 역 바이어스를 인가하기 위한 영역을, 예를 들면, RIE(Reactive Ion Etching)에 의해 에칭함으로써, 지지 기판(704)을 노출시키는 트렌치(733)를 형성한다.
다음으로, 도 23에 나타내는 바와 같이, 소자 분리 절연막(732)에 의해 구획된 영역 중 LG 트랜지스터(411) 및 증폭 트랜지스터(412) 각각을 형성하는 영역에서의 실리콘 산화막(706A) 상에, 각각의 트랜지스터(411 및 412)의 게이트(705)(게이트(4111 또는 4121)에 상당함)를 형성한다.
다음으로, 도 24에 나타내는 바와 같이, 예를 들면, 게이트(705)가 형성된 FDSOI 기판(701) 표면을 에치 백함으로써, 노출하고 있는 실리콘 산화막(706A)을 제거함과 함께, 게이트(705) 아래에 게이트 절연막(706)을 형성한다. 이어서, 도 25에 나타내는 바와 같이, 예를 들면, 게이트(705) 및 소자 분리 절연막(732)을 마스크로서 사용하면서, FDSOI 기판(701) 표면에 소정의 도펀트를 이온 주입함으로써, 실리콘 박막(702)에 있어서의 게이트(705)의 하방의 영역을 끼우는 소스(707) 및 드레인(708)을 형성함과 함께, 지지 기판(704)에 있어서의 트렌치(733)에 의해 노출된 영역에, 역 바이어스를 인가하기 위한 컨택트층(734)을 형성한다.
다음으로, 도 26에 나타내는 바와 같이, FDSOI 기판(701) 상에, 예를 들면, 플라즈마 CVD법을 사용하여 질화 실리콘(SiN)을 퇴적시킴으로써, 층간 절연막(612)을 형성한다.
다음으로, 도 27에 나타내는 바와 같이, 층간 절연막(612)에, 게이트(705) 및 컨택트층(734)을 노출시키는 스루홀(through hole)을 형성함과 함께, 층간 절연막(612), FDSOI 기판(701), 실리콘 산화막(731) 및 층간 절연막(608)을 관통하여 컨택트층(607)을 노출시키는 스루홀을 형성하고, 형성된 스루홀 내에, 컨택트층(607)에 접속하는 TSV(501a)와, 게이트(705)에 접속하는 TSV(501c)와, 컨택트층(734)에 접속하는 TSV(736)를 각각 형성한다. 한편, 도시는 생략하지만, LG 트랜지스터(411)의 소스에 접속되는 TSV(501b)도, 마찬가지로 형성된다.
다음으로, 도 28에 나타내는 바와 같이, 층간 절연막(612) 상에, TSV(501a), TSV(501b 및 501c)를 접속하는 배선(501d)을 형성함과 함께, TSV(736)를 소정의 배선에 접속하는 배선(737)을 형성한다. 이에 의해, FDSOI 기판(701)에, LG 트랜지스터(411) 및 증폭 트랜지스터(412)로 이루어지는 상층 화소 회로(500)가 형성된다.
그 후, FDSOI 기판(701) 상에, 배선층(613)을 형성하고, 이 배선층(613)의 Cu 패드(619)와, 검출 칩(202)에서의 배선층(623)의 Cu 패드(629)를 접합(Cu-Cu 접합)함으로써, 본 실시형태에 따른 고체 촬상 장치(200)가 제조된다(도 8 참고). 한편, 검출 칩(202)은, 별도 작성해 두는 것으로 한다.
4.2 작용 및 효과
이상과 같이, 본 실시형태에 의하면, 수광부(330)의 광전 변환 소자(333)와 상층 화소 회로(500)가 층간 절연막(608)을 사이에 두고 전기적으로 분리된 상이한 반도체 기판(601) 및 FDSOI 기판(701)(반도체 기판(611)이어도 됨)에 배치된 고체 촬상 장치(200)를 제조하는 것이 가능해진다.
한편, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
5. 제4 실시형태
제4 실시형태에서는, 전술한 실시형태에 따른 고체 촬상 장치(200)에 있어서, 광전 변환 소자(333)와 어드레스 이벤트 검출부(400)의 사이에, 오버플로우 게이트(OFG)가 설치된다. 이하에, 제4 실시형태에 따른 고체 촬상 장치 및 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
본 실시형태에서, 촬상 장치 및 고체 촬상 장치의 구성 및 동작은 전술한 실시형태와 마찬가지이어도 된다. 다만, 본 실시형태에서는, 단위 화소(310)에서의 수광부(330)가, 도 29에 나타내는 수광부(730)로 치환된다.
5.1 단위 화소의 구성예
도 29는 본 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다. 도 29에 나타낸 바와 같이, 본 실시형태에 따른 단위 화소(310)에서는, 전술한 실시형태에서의 수광부(330)(도 4 등 참조)가, 도 29에 나타내는 수광부(730)로 치환되어 있다.
수광부(730)는, 광전 변환 소자(333)에 더하여, OFG(OverFlow Gate) 트랜지스터(332)를 구비한다. OFG 트랜지스터(332)는, 예를 들면, N형의 MOS 트랜지스터(이하, 단순히 NMOS 트랜지스터라고 함)를 사용하여 구성되어도 된다.
OFG 트랜지스터(332)의 소스는 광전 변환 소자(333)의 캐소드에 접속되고, 드레인은 접속부(501)를 통해 어드레스 이벤트 검출부(400)에 접속되어 있다. 또한, OFG 트랜지스터(332)의 게이트에는, 광전 변환 소자(333)에 발생한 전하의 어드레스 이벤트 검출부(400)로의 전송을 제어하는 제어 신호(OFG)가, 구동 회로(211)로부터 인가된다.
5.2 고체 촬상 장치의 단면 구조예
도 30은 본 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다. 한편, 도 30에는, 도 8과 마찬가지로, 광의 입사면(수광면)에 대해 수직인 면에서 고체 촬상 장치(200)를 절단한 경우의 단면 구조예가 나타내어져 있다.
도 30에 나타낸 바와 같이, 고체 촬상 장치(200)는, 예를 들면, 도 8에 예시한 고체 촬상 장치(200)와 마찬가지의 적층 구조 및 단면 구조에 있어서, 제1 칩(201a)에서의 반도체 기판(601)에 OFG 트랜지스터(332)가 형성되어 있다.
이에, 본 실시형태에서는, 반도체 기판(601)에, 광전 변환 소자(333)용의 n형 반도체 영역(606) 이외에, OFG 트랜지스터(332)의 드레인이 되는 n형 반도체 영역(3322)이 형성되어 있다. n형 반도체 영역(606)과 n형 반도체 영역(3322)의 사이는, 예를 들면, p형 반도체 영역(715)에 의해 전기적으로 분리되어 있다. 접속부(501)의 TSV(501a)는, 컨택트층(607)을 통해, n형 반도체 영역(3322)과 전기적으로 접속되어 있다.
또한, 반도체 기판(601)에는 OFG 트랜지스터(332)의 게이트(3321)도 설치되어 있다. 게이트(3321)는 n형 반도체 영역(3322)으로부터 p형 반도체 영역(715)을 통해 n형 반도체 영역(606)의 도중까지 도달한다. 따라서, 게이트(3321)에 하이 레벨의 제어 신호(OFG)를 인가함으로써, 광전 변환 소자(333)의 n형 반도체 영역(606)에 축적되어 있는 전하가 OFG 트랜지스터(332) 및 TSV(501a)를 통해 제2 칩(201b)으로 흘러나간다.
5.3 플로어 맵 예
또한, 본 실시형태에 따른 제2 칩(201b)의 플로어 맵 예는, 예를 들면, 제1 실시형태에서 도 10 또는 도 11을 사용하여 설명한 플로어 맵 예와 마찬가지이어도 된다. 한편, 제1 칩(201a)의 플로어 맵 예는, 도 31에 나타내지는 플로어 맵 예로 치환된다.
도 31에 나타낸 바와 같이, 본 실시형태에 따른 제1 칩(201a)의 플로어 맵 예에서는, 도 9에 나타낸 플로어 맵 예와 마찬가지의 레이아웃에 있어서, 광전 변환 소자(333)와 컨택트층(607)의 사이에, OFG 트랜지스터(332)의 게이트(3321)가 배치되어 있다.
5.4 작용 및 효과
이상과 같이, 본 실시형태에서는, 광전 변환 소자(333)와 어드레스 이벤트 검출부(400)의 사이에, 광전 변환 소자(333)로부터의 전하의 판독을 제어하는 OFG 트랜지스터(332)가 배치된다. 또한, 이 OFG 트랜지스터(332)는, 광전 변환 소자(333)와 동일한 제1 칩(201a)에 배치된다. 이러한 구성을 구비함으로써, 본 실시형태에 의하면, 필요한 타이밍에 광전 변환 소자(333)로부터 전하를 판독하는 것이 가능해진다.
한편, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
6. 제5 실시형태
다음으로, 제5 실시형태에 따른 촬상 장치 및 고체 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
전술한 실시형태에서는, 제2 칩(201b)에 배치하는 상층 화소 회로(500)를, 어드레스 이벤트 검출부(400)에 있어서의 전류 전압 변환부(410)의 일부 트랜지스터(LG 트랜지스터(411)(또는 LG 트랜지스터(411 및 413)) 및 증폭 트랜지스터(412)(또는 증폭 트랜지스터(412 및 414)))로 하고 있었다. 다만, 제2 칩(201b)에 배치되는 상층 화소 회로(500)는 이들 회로 소자로 한정되지 않는다. 예를 들면, 도 32에 예시하는 바와 같이, 어드레스 이벤트 검출부(400) 전체를 제2 칩(201b)에 배치하는 것도 가능하다. 또는, 도 33에 예시하는 바와 같이, 어드레스 이벤트 검출부(400) 전체에 더하여, 로직 회로(210)에서의 구동 회로(211)도, 제2 칩(201b)에 배치하는 것도 가능하다.
이상과 같이, 제2 칩(201b)에 배치되는 구성은, 다양하게 변경하는 것이 가능하다. 그 경우에도, 수광부(330)의 광전 변환 소자(333)와, 제2 칩(201b)에 배치되는 회로 소자가, 층간 절연막(608)을 사이에 두고 전기적으로 분리된 다른 반도체 기판(601 및 611)에 배치되기 때문에, 광전 변환 소자(333)로부터의 암전류의 유입을 저감하여, DVS의 노이즈 특성의 악화를 억제하는 것이 가능해진다.
한편, 도 32 및 도 33에는, 제4 실시형태에서 도 29를 사용하여 설명한 고체 촬상 장치(200)를 베이스로 한 경우가 예시되어 있지만, 이로 한정되지 않고, 예를 들면, 도 4에 예시한 고체 촬상 장치(200) 등, 다른 실시형태에 따른 고체 촬상 장치(200)를 베이스로 하는 것도 가능하다.
또한, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
7. 제6 실시형태
다음으로, 제6 실시형태에 따른 촬상 장치 및 고체 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
7.1 고체 촬상 장치의 적층 구조예
전술한 실시형태에서는, 수광 칩(201)이 제1 칩(201a)과 제2 칩(201b)의 2층으로 구성되고, 이것에 검출 칩(202)을 접합함으로써, 3층 적층 구조의 고체 촬상 장치(200)를 구성하고 있었다(도 2 참조). 다만, 고체 촬상 장치(200)의 적층수는 3층으로 한정되지 않는다. 예를 들면, 도 34에 예시하는 바와 같이, 2층 구조의 수광 칩(201)과 검출 칩(202)에 더하여, 로직 칩(203)이 더 적층된 4층 적층 구조로 하는 것도 가능하다.
7.2 단위 화소의 구성예
도 35는 고체 촬상 장치를 4층 적층 구조로 한 경우의 단위 화소의 개략 구성예를 나타내는 회로도이다. 도 35에 나타내는 바와 같이, 고체 촬상 장치(200)를 4층 적층 구조로 한 경우, 최하층(4층째)의 로직 칩(203)에는, 예를 들면, 구동 회로(211)나 신호 처리부(212)나 아비터(213) 등의 로직 회로(210)를 배치할 수 있다. 다만, 이로 한정되지 않고, 로직 회로(210)의 일부(예를 들면, 구동 회로(211))를 제2 칩(201b) 또는 검출 칩(202)에 배치하고, 나머지를 로직 칩(203)에 배치하거나, 어드레스 이벤트 검출부(400)의 일부를 로직 칩(203)에 배치하는 등, 다양하게 변형하는 것이 가능하다.
이상과 같이, 4층 적층 구조로 함으로써, 화소 회로를 구성하는 트랜지스터에 보다 대면적을 할당하는 것이 가능해지기 때문에, 트랜지스터의 열잡음을 보다저감하여 DVS의 노이즈 특성을 더욱 개선하는 것이 가능해진다.
한편, 도 35에는, 제4 실시형태에서 도 29를 사용하여 설명한 고체 촬상 장치(200)를 베이스로 한 경우가 예시되어 있지만, 이로 한정되지 않고, 예를 들면, 도 4에 예시한 고체 촬상 장치(200) 등, 다른 실시형태에 따른 고체 촬상 장치(200)를 베이스로 하는 것도 가능하다.
또한, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
8. 제7 실시형태
다음으로, 제7 실시형태에 따른 촬상 장치 및 고체 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
8.1 고체 촬상 장치의 단면 구조예
도 36은 본 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다. 도 36에 나타낸 바와 같이, 고체 촬상 장치(200)는, 예를 들면, 제4 실시형태에서 도 30을 사용하여 설명한 고체 촬상 장치(200)와 마찬가지의 단면 구조에 있어서, 제2 칩(201b)의 배선층(613)에 수소 공급막(751)이 추가되고, 제1 칩(201a)과 제2 칩(201b)의 사이에 수소 확산 방지막(752)이 추가된 구조를 구비한다. 한편, 배선층(613 및 623)과 층간 절연막(612 및 622)은, 각각 실리콘 질화막으로 구성되어 있는 것으로 한다.
수소 공급막(751)에는, 예를 들면, 플라즈마 CVD법 등에 의해 형성된, 수소 함유량이 높은 실리콘 질화막(이하, 플라즈마 SiN막이라고 함)을 사용할 수 있다. 이와 같이, 수소 함유량이 높은 플라즈마 SiN막(수소 공급막(751))을 실리콘 질화막으로 구성된 층(배선층(613 및 623) 및 층간 절연막(612 및 622)) 사이의 계면 근방에 배치함으로써, 플라즈마 SiN막으로부터 확산된 수소 원자에 의해 계면에 발생한 격자 결함을 복원하는 것이 가능해진다. 이에 의해, 화소 회로를 구성하는 회로 소자의 노이즈 특성이 개선되기 때문에, 결과적으로, DVS의 노이즈 특성을 개선하는 것이 가능해진다.
한편, 수소 확산 방지막(752)에는, 예를 들면, 감압 플라즈마 CVD법 등에 의해 형성된, 수소 함유량이 낮은 실리콘 질화막(이하, LP-SiN막이라고 함)을 사용할 수 있다. 이와 같이, 수소 함유량이 낮은 LP-SiN막(수소 확산 방지막(752))을 화소 회로와 광전 변환 소자(333)의 사이에 개재시킴으로써, 화소 회로로부터 광전 변환 소자(333)로의 수소 원자의 확산을 저감하는 것이 가능해진다. 이에 의해, 화소간의 비닝(binning)에 의한 양자 효율의 저하를 억제하는 것이 가능해진다.
한편, 도 36에는, 제4 실시형태에서 도 30을 사용하여 설명한 고체 촬상 장치(200)를 베이스로 한 경우가 예시되어 있지만, 이로 한정되지 않고, 예를 들면, 도 8에 예시한 고체 촬상 장치(200) 등, 다른 실시형태에 따른 고체 촬상 장치(200)를 베이스로 하는 것도 가능하다.
또한, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
9. 제8 실시형태
다음으로, 제8 실시형태에 따른 고체 촬상 장치 및 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
전술한 실시형태에서는, 주로, 어드레스 이벤트의 발화를 검출하기 위한 구성에 대해, 예를 들어 설명하였다. 이에 반해, 본 실시형태에서는, 어드레스 이벤트의 발화를 검출하기 위한 구성에 더하여, 어드레스 이벤트의 발화가 검출된 단위 화소로부터 화소 신호를 판독하기 위한 구성에 대해서도, 예를 들어 설명한다.
한편, 본 실시형태에 따른 촬상 장치의 개략 구성 및 적층 구조는, 예를 들면, 제1 실시형태에서 도 1 및 도 2를 사용하여 설명한 촬상 장치(100)의 개략 구성예 및 적층 구조예와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
9.1 고체 촬상 장치의 기능 구성예
도 37은 제8 실시형태에 따른 고체 촬상 장치의 기능 구성예를 나타내는 블록도이다. 도 37에 나타낸 바와 같이, 고체 촬상 장치(200)는, 도 3에 나타내는 고체 촬상 장치(200)와 마찬가지의 구성에 더하여, 컬럼 ADC(220)를 더 구비한다.
구동 회로(211)는, 아비터(213)로부터의 소정의 응답에 따라 검출 신호를 출력한 단위 화소(810)를 순서대로 구동함으로써, 어드레스 이벤트의 발화가 검출된 단위 화소(810)로부터 신호 처리부(212)로, 예를 들면, 수광량에 따른 아날로그 화소 신호를 출력시킨다.
컬럼 ADC(220)는 단위 화소(810)의 열마다, 그 열로부터의 아날로그 화소 신호를 디지털 신호로 변환한다. 그리고, 컬럼 ADC(220)는, 변환에 의해 생성된 디지털 화소 신호를 신호 처리부(212)에 공급한다.
신호 처리부(212)는, 컬럼 ADC(220)로부터의 화소 신호에 대해, CDS(Correlated Double Sampling) 처리(노이즈 제거)나 화이트 밸런스 조정 등의 소정의 신호 처리를 실행한다. 그리고, 신호 처리부(212)는, 신호 처리의 결과와 어드레스 이벤트의 검출 신호를, 신호선(209)을 통해 기록부(120)에 공급한다.
9.1.1 컬럼 ADC의 구성예
도 38은 본 실시형태에 따른 컬럼 ADC의 개략 구성예를 나타내는 블록도이다. 도 38에 나타낸 바와 같이, 컬럼 ADC(220)는 단위 화소(810)의 열마다 설치된 복수의 ADC(230)를 구비한다.
각 ADC(230)는, 수직 신호선(VSL)에 출현한 아날로그 화소 신호를 디지털 신호로 변환한다. 예를 들면, ADC(230)는 아날로그 화소 신호를, 검출 신호보다 비트수가 많은 디지털 신호로 변환한다. 그리고, ADC(230)는, 생성한 디지털 신호를 신호 처리부(212)에 공급한다.
9.2 단위 화소의 구성예
이어서, 본 실시형태에 따른 단위 화소의 구성예에 대해 설명한다. 도 39는 본 실시형태에 따른 단위 화소의 개략 구성예를 나타내는 회로도이다. 도 39에 나타낸 바와 같이, 단위 화소(810)는, 예를 들면, 도 29에 예시한 단위 화소(310)와 마찬가지의 구성에 있어서, 수광부(730)가 수광부(830)로 치환됨과 함께, 화소 신호 생성부(320)가 추가된 구성을 구비한다.
수광부(830)는, 도 29에서의 수광부(730)와 마찬가지의 구성에 더하여, 전송 트랜지스터(331)를 구비한다. 전송 트랜지스터(331)의 소스는, OFG 트랜지스터(332)와 마찬가지로, 광전 변환 소자(333)의 캐소드에 접속되고, 드레인은 접속부(801)를 통해 화소 신호 생성부(320)에 접속된다. 한편, 접속부(801)는, 예를 들면, 접속부(501)와 마찬가지로, 제1 칩(201a)으로부터 제2 칩(201b)에 걸쳐 관통하는 TSV, Cu-Cu 접합부, 범프 접합부 등이어도 된다.
화소 신호 생성부(320)는, 예를 들면, 리셋 트랜지스터(321)와, 증폭 트랜지스터(322)와, 선택 트랜지스터(323)와, 부유 확산층(Floating Diffusion: FD)(324)을 구비한다.
수광부(830)의 전송 트랜지스터(331) 및 OFG 트랜지스터(332)는, 예를 들면, NMOS 트랜지스터를 사용하여 구성되어도 된다. 마찬가지로, 화소 신호 생성부(320)의 리셋 트랜지스터(321), 증폭 트랜지스터(322) 및 선택 트랜지스터(323) 각각은, 예를 들면, NMOS 트랜지스터를 사용하여 구성되어도 된다.
전송 트랜지스터(331)는, 구동 회로(211)로부터의 제어 신호(TRG)에 따라, 광전 변환 소자(333)에 발생한 전하를 부유 확산층(324)으로 전송한다. OFG 트랜지스터(332)는, 구동 회로(211)로부터의 제어 신호(OFG)에 따라, 광전 변환 소자(333)에서 발생한 전하에 기초한 전기 신호(광전류)를 어드레스 이벤트 검출부(400)에 공급한다.
부유 확산층(324)은 광전 변환 소자(333)로부터 전송 트랜지스터(331)를 통해 전송된 전하를 축적한다. 리셋 트랜지스터(321)는 구동 회로(211)로부터의 리셋 신호에 따라, 부유 확산층(324)에 축적된 전하를 방출(초기화)한다. 증폭 트랜지스터(322)는, 부유 확산층(324)에 축적되어 있는 전하의 전하량에 따른 전압값의 화소 신호를 수직 신호선(VSL)에 출현시킨다. 선택 트랜지스터(323)는 구동 회로(211)로부터의 선택 신호(SEL)에 따라, 증폭 트랜지스터(322)와 수직 신호선(VSL)의 접속을 스위칭한다. 한편, 수직 신호선(VSL)에 출현한 아날로그 화소 신호는, 컬럼 ADC(220)에서 판독되어 디지털 화소 신호로 변환된다.
로직 회로(210)에서의 구동 회로(211)는, 제어부(130)에 의해 어드레스 이벤트의 검출 개시가 지시되면, 화소 어레이부(300)에 있어서의 모든 수광부(830)의 OFG 트랜지스터(332)를 온 상태로 하는 제어 신호(OFG)를 출력한다. 이에 의해, 각 단위 화소(810)의 어드레스 이벤트 검출부(400)에는, 수광부(830)의 광전 변환 소자(333)에서 발생한 광전류가 OFG 트랜지스터(332)를 통해 공급된다.
각 단위 화소(810)의 어드레스 이벤트 검출부(400)는, 수광부(830)로부터의 광전류에 기초하여 어드레스 이벤트의 발화를 검출하면, 아비터(213)에 대해 리퀘스트를 출력한다. 이에 대해, 아비터(213)는, 각각의 단위 화소(810)로부터의 리퀘스트를 조정하고, 이 조정 결과에 기초하여, 리퀘스트를 발행한 단위 화소(810)로 소정의 응답을 송신한다. 이 응답을 수취한 단위 화소(810)는, 어드레스 이벤트의 발화 유무를 나타내는 검출 신호를 로직 회로(210)에서의 구동 회로(211) 및 신호 처리부(212)에 공급한다.
구동 회로(211)는, 검출 신호의 공급원인 단위 화소(810)에서의 OFG 트랜지스터(332)를 오프 상태로 한다. 이에 의해, 해당 단위 화소(810)에 있어서의 수광부(830)로부터 어드레스 이벤트 검출부(400)로의 광전류의 공급이 정지한다.
그 다음에, 구동 회로(211)는, 제어 신호(TRG)에 따라, 해당 단위 화소(810)의 수광부(830)에서의 전송 트랜지스터(331)를 온 상태로 한다. 이에 의해, 수광부(830)의 광전 변환 소자(333)에서 발생한 전하가 전송 트랜지스터(331)를 통해 부유 확산층(324)으로 전송된다. 그리고, 화소 신호 생성부(320)의 선택 트랜지스터(323)에 접속된 수직 신호선(VSL)에, 부유 확산층(324)에 축적되어 있는 전하의 전하량에 따른 전압값의 화소 신호가 출현된다.
이와 같이, 고체 촬상 장치(200)에서는, 어드레스 이벤트의 발화가 검출된 단위 화소(810)로부터 컬럼 ADC(220)로, 화소 신호가 출력된다.
이러한 구성에서, 제2 칩(201b)에 배치되는 상층 화소 회로(500)에는, 전술한 실시형태와 마찬가지로, 어드레스 이벤트 검출부(400)의 전류 전압 변환부(410)에 있어서의 LG 트랜지스터(411) 및 증폭 트랜지스터(412)(또는 LG 트랜지스터(411 및 413) 및 증폭 트랜지스터(412 및 414))가 포함될 수 있다. 또한, 본 실시형태에서, 상층 화소 회로(500)에는, 예를 들면, 화소 신호 생성부(320)를 구성하는 리셋 트랜지스터(321), 증폭 트랜지스터(322) 및 선택 트랜지스터(323)가 더 포함될 수 있다. 한편, 부유 확산층(324)은, 광전 변환 소자(333)의 캐소드로부터 접속부(801)를 거쳐 리셋 트랜지스터(321)의 소스 및 증폭 트랜지스터(322)의 게이트까지의 배선으로 구성된다. 또한, 이하의 설명에서, 상층 화소 회로(500)에 포함되는 전류 전압 변환부(410)의 트랜지스터(LG 트랜지스터(411) 및 증폭 트랜지스터(412), 또는 LG 트랜지스터(411 및 413) 및 증폭 트랜지스터(412 및 414))를, 상층 검출 회로(410A)라고 한다.
9.3 고체 촬상 장치의 동작 예
이어서, 본 실시형태에 따른 고체 촬상 장치(800)의 동작에 대해, 도면을 참조하여 상세하게 설명한다.
9.3.1 타이밍 차트
먼저, 고체 촬상 장치(800)의 동작의 일례를 타이밍 차트를 사용하여 설명한다. 도 40은 본 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 타이밍 차트이다.
도 40에 나타내는 바와 같이, 타이밍(T0)에서, 제어부(130)에 의해 어드레스 이벤트의 검출 개시가 지시되면, 구동 회로(211)는, 화소 어레이부(300)에 있어서의 모든 수광부(830)의 OFG 트랜지스터(332)의 게이트에 인가하는 제어 신호(OFG)를 하이 레벨로 상승시킨다. 이에 의해, 모든 수광부(830)의 OFG 트랜지스터(332)가 온 상태로 되고, 각 수광부(830)로부터 각 어드레스 이벤트 검출부(400)로, 각 수광부(830)의 광전 변환 소자(333)에서 발생한 전하에 기초한 광전류가 공급된다.
또한, 제어 신호(OFG)가 하이 레벨인 기간 동안, 각 수광부(830)에 있어서의 전송 트랜지스터(331)의 게이트에 인가되는 제어 신호(TRG)는 모두 로우 레벨에 유지되고 있다. 그 때문에, 이 기간 동안, 모든 수광부(830)의 전송 트랜지스터(331)는 오프 상태이다.
이어서, 제어 신호(OFG)가 하이 레벨인 기간 동안, 어떤 단위 화소(810)의 어드레스 이벤트 검출부(400)가 어드레스 이벤트의 발화를 검출한 경우를 상정한다. 이 경우, 어드레스 이벤트의 발화를 검출한 어드레스 이벤트 검출부(400)는, 아비터(213)로 리퀘스트를 송신한다. 이에 대해, 아비터(213)는, 리퀘스트를 조정한 후, 리퀘스트를 발행한 어드레스 이벤트 검출부(400)에 대해, 리퀘스트에 대한 응답을 회신한다.
응답을 수신한 어드레스 이벤트 검출부(400)는, 예를 들면, 타이밍(T1∼T2)의 기간 동안, 구동 회로(211) 및 신호 처리부(212)에 입력하는 검출 신호를 하이 레벨로 상승시킨다. 한편, 본 설명에서, 검출 신호는 온 이벤트의 검출 결과를 나타내는 1비트의 신호인 것으로 한다.
타이밍(T1)에서 어드레스 이벤트 검출부(400)로부터 하이 레벨의 검출 신호가 입력된 구동 회로(211)는, 다음 타이밍(T2)에서, 모든 제어 신호(OFG)를 로우 레벨로 하강시킨다. 이에 의해, 화소 어레이부(300)의 모든 수광부(830)로부터 어드레스 이벤트 검출부(400)로의 광전류의 공급이 정지한다.
또한, 구동 회로(211)는, 타이밍(T2)에서, 어드레스 이벤트의 발화가 검출된 단위 화소(이하, 판독 대상의 단위 화소라고 함)(810)의 화소 신호 생성부(320)에서의 선택 트랜지스터(323)의 게이트에 인가하는 선택 신호(SEL)를 하이 레벨로 상승시킴과 함께, 동일한 화소 신호 생성부(320)의 리셋 트랜지스터(321)의 게이트에 인가하는 리셋 신호(RST)를 일정 펄스 기간에 걸쳐 하이 레벨로 상승시킨다. 이에 의해, 이 화소 신호 생성부(320)의 부유 확산층(324)에 축적된 전하가 방출되어, 부유 확산층(324)이 리셋(초기화)된다. 이와 같이 하여 부유 확산층(324)을 초기화한 상태에서 수직 신호선(VSL)에 출현한 전압은, 리셋 레벨의 화소 신호(이하, 단순히 리셋 레벨이라고 함)로서, 컬럼 ADC(220)에 있어서의 해당 수직 신호선(VSL)에 접속된 ADC(230)에서 판독되어, 디지털 신호로 변환된다.
다음으로, 리셋 레벨을 판독한 후의 타이밍(T3)에서, 구동 회로(211)는, 판독 대상의 단위 화소(810)에 있어서의 수광부(830)의 전송 트랜지스터(331)의 게이트에, 일정 펄스 기간의 제어 신호(TRG)를 인가한다. 이에 의해, 수광부(830)의 광전 변환 소자(333)에서 발생한 전하가 화소 신호 생성부(320)에서의 부유 확산층(324)에 전송되어서, 부유 확산층(324)에 축적된 전하에 따른 전압이 수직 신호선(VSL)에 출현한다. 이와 같이 하여 수직 신호선(VSL)에 출현한 전압은, 수광부(830)의 신호 레벨의 화소 신호(이하, 단순히 신호 레벨이라고 함)로서, 컬럼 ADC(220)에 있어서의 해당 수직 신호선(VSL)에 접속된 ADC(230)에서 판독되어, 디지털 값으로 변환된다.
신호 처리부(212)는, 이상과 같이 하여 판독된 리셋 레벨과 신호 레벨의 차분을, 광전 변환 소자(333)의 수광량에 따른 순 화소 신호(net pixel signal)로서 구하는 CDS 처리를 실행한다.
그 후, 구동 회로(211)는, 타이밍(T4)에서, 판독 대상의 단위 화소(810)의 화소 신호 생성부(320)에서의 선택 트랜지스터(323)의 게이트에 인가하는 선택 신호(SEL)를 로우 레벨로 하강시킴과 함께, 모든 수광부(830)의 OFG 트랜지스터(332)의 게이트에 인가하는 제어 신호(OFG)를 하이 레벨로 상승시킨다. 이에 의해, 모든 수광부(830)에서의 어드레스 이벤트의 발화 검출이 재개된다.
9.3.2 플로우차트
다음으로, 고체 촬상 장치(800)의 동작의 일례를 플로우차트를 사용하여 설명한다. 도 41은 본 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 플로우차트이다. 이 동작은, 예를 들면, 어드레스 이벤트를 검출하기 위한 소정의 애플리케이션이 실행되었을 때에 개시된다.
도 10에 나타낸 바와 같이, 본 동작에서는, 먼저, 화소 어레이부(300)에 있어서의 단위 화소(810) 각각이, 어드레스 이벤트의 발화 유무를 검출한다(스텝(S101)). 그리고, 구동 회로(211)는, 어느 하나의 단위 화소(810)에 있어서 어드레스 이벤트의 발화가 검출되었는지 여부를 판단한다(스텝(S102)).
어드레스 이벤트의 발화가 검출되지 않은 경우(스텝(S102)의 NO), 본 동작은 스텝(S104)으로 진행한다. 한편, 어드레스 이벤트의 발화가 검출된 경우(스텝(S102)의 YES), 구동 회로(211)는 어드레스 이벤트의 발화가 검출된 단위 화소(810)에 대해 화소 신호의 판독을 실행하고(스텝(S103)), 스텝(S104)으로 진행한다.
스텝(S104)에서는, 본 동작을 종료할지 여부가 판단된다. 종료하지 않은 경우(스텝(S104)의 NO), 본 동작이 스텝(S101)으로 리턴하고, 이후의 동작이 반복된다. 한편, 종료하는 경우(스텝(S104)의 YES), 본 동작이 종료된다.
9.4 고체 촬상 장치의 단면 구조예
도 42는 본 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다. 한편, 도 42에는, 예를 들면, 도 30과 마찬가지로, 광의 입사면(수광면)에 대해 수직인 면에서 고체 촬상 장치(800)를 절단한 경우의 단면 구조예가 나타내어져 있다.
도 42에 나타낸 바와 같이, 고체 촬상 장치(800)는, 예를 들면, 도 29에 예시한 고체 촬상 장치(200)와 마찬가지의 적층 구조 및 단면 구조에 있어서, 제1 칩(201a)에서의 반도체 기판(601)에 전송 트랜지스터(331)가 형성되어 있다.
이에, 본 실시형태에서는, 반도체 기판(601)에, 전송 트랜지스터(331)의 게이트(3311)와, 전송 트랜지스터(331)의 드레인으로서의 n형 반도체 영역(3312)과, 광전 변환 소자(333)에 발생한 전하를 전송 트랜지스터(331)를 통해 취출하기 위한 컨택트층(807)이 설치되어 있다. n형 반도체 영역(606)과 n형 반도체 영역(3312)의 사이는, n형 반도체 영역(606)과 n형 반도체 영역(3322)의 사이와 마찬가지로, 예를 들면, p형 반도체 영역(715)에 의해 전기적으로 분리되어 있다.
컨택트층(807)은, 예를 들면, 층간 절연막(612)의 상면으로부터 반도체 기판(611) 및 층간 절연막(608)을 거쳐 반도체 기판(601)에 형성된 컨택트층(807)까지 관통하는 TSV(801a)와, 층간 절연막(612)의 상면으로부터 리셋 트랜지스터(321)의 소스까지 관통하는 TSV(801b)와, TSV(801a 및 501b)를 층간 절연막(612)의 상면측에서 전기적으로 접속하는 배선(801d)을 통해, 리셋 트랜지스터(321)의 소스와 전기적으로 접속된다. 또한, 컨택트층(807)은, 층간 절연막(612)의 상면으로부터 증폭 트랜지스터(412)의 게이트까지 관통하는 도시하지 않은 TSV(801c)와 배선(801d)을 통해, 증폭 트랜지스터(322)의 게이트(도시하지 않음)에 접속되어 있다. TSV(801a, 801b 및 801c)와 배선(801d)은 도 39에서의 접속부(801)를 구성한다.
전송 트랜지스터(331)의 게이트(3311)는, n형 반도체 영역(3312)으로부터 p형 반도체 영역(715)을 통해 n형 반도체 영역(606)의 도중까지 도달한다. 따라서, 게이트(3311)에 하이 레벨의 제어 신호(TRG)를 인가함으로써, 광전 변환 소자(333)의 n형 반도체 영역(606)에 축적되어 있는 전하가 전송 트랜지스터(331) 및 TSV(801a)를 통해 제2 칩(201b)으로 흘러나간다.
9.5 플로어 맵 예
이어서, 본 실시형태에 따른 제1 칩(201a) 및 제2 칩(201b) 각각의 플로어 맵에 대해, 예를 들어 설명한다.
9.5.1 제1 칩
도 43은 본 실시형태에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다. 도 43에 나타낸 바와 같이, 본 실시형태에 따른 제1 칩(201a)의 플로어 맵 예에서는, 도 31에 나타낸 플로어 맵 예와 마찬가지의 레이아웃에 있어서, 광전 변환 소자(333)에 대해 OFG 트랜지스터(332)의 게이트(3321) 및 컨택트층(607)이 배치된 코너와 대각으로 위치하는 코너에, 전송 트랜지스터(331)의 게이트(3311) 및 컨택트층(807)이 배치되어 있다.
9.5.2 제2 칩
도 44는 본 실시형태에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다. 한편, 도 44에서는, 전류 전압 변환부(410)를 소스 팔로워형(도 4 참조)으로 한 경우를 예시하지만, 이로 한정되지 않고, 예를 들면, 전류 전압 변환부(410)를 게인 부스트형(도 6 참조)으로 한 경우에도, 마찬가지로 적용하는 것이 가능하다.
도 44에 나타낸 바와 같이, 제2 칩(201b)에는, LG 트랜지스터(411)와 증폭 트랜지스터(412)로 이루어지는 상층 검출 회로(410A)와, 리셋 트랜지스터(321)와 증폭 트랜지스터(322)와 선택 트랜지스터(323)와 부유 확산층(324)으로 이루어지는 화소 신호 생성부(320)를 포함하는 상층 화소 회로(500)가 2차원 격자 형상으로 배열되어 있다. 각 상층 화소 회로(500)는, 예를 들면, 제1 칩(201a)에 형성된 광전 변환 소자(333)와 같은 정도의 영역 내에 형성되어 있다. 한편, 상층 검출 회로(410A)는, 전술한 실시형태에서의 상층 화소 회로(500)와 마찬가지이어도 된다.
각 화소 신호 생성부(320)에 있어서, 리셋 트랜지스터(321)는, 예를 들면, 게이트(3211)와, 게이트(3211)에 대해 소스측에 형성된 확산 영역(325)과, 게이트(3211)에 대해 드레인측에 형성된 확산 영역(326)을 구비한다. 소스측의 확산 영역(325)은, 예를 들면, 접속부(801)를 구성하는 TSV(801a)에 접속되어 있다. 드레인측의 확산 영역(326)은 전원 전압(VDD)에 접속되어 있다.
증폭 트랜지스터(322)는, 예를 들면, 게이트(3221)와, 게이트(3221)에 대해 드레인측에 형성된 확산 영역(327)을 구비한다. 게이트(3221)에 대해 소스측의 확산 영역(326)은 리셋 트랜지스터(321)와 공유되고 있다. 게이트(3221)는, 리셋 트랜지스터(321)의 소스측의 확산 영역(325) 및 TSV(801a)에 접속되어 있다. 이 게이트(3221)와 리셋 트랜지스터(321)의 확산 영역(325) 및 TSV(801a)를 접속하는 배선(3241)은 부유 확산층(324)으로서 기능한다.
선택 트랜지스터(323)는, 예를 들면, 게이트(3231)과, 게이트(3231)에 대해 드레인측에 형성된 확산 영역(328)을 구비한다. 게이트(3231)에 대해 소스측의 확산 영역(327)은 증폭 트랜지스터(322)와 공유되고 있다. 드레인측의 확산 영역(328)에는 수직 신호선(VSL)이 접속되어 있다.
9.6 작용 및 효과
이상과 같이, 어드레스 이벤트의 발화를 검출하기 위한 어드레스 이벤트 검출부(400)에 더하여, 단위 화소(810)로부터 화소 신호를 판독하기 위한 화소 신호 생성부(320)를 구비하는 경우에도, 이 화소 신호 생성부(320)를 제2 칩(201b) 또는 그보다 하층의 칩에 배치함으로써, 광전 변환 소자(333)로부터 화소 신호 생성부(320)를 구성하는 각 트랜지스터로의 암전류의 유입을 저감하는 것이 가능해진다. 이에 의해, DVS의 노이즈 특성의 악화를 억제하는 것이 가능해진다.
한편, 본 실시형태에서는, 제4 실시형태에 따른 고체 촬상 장치(200)를 베이스로 한 경우가 예시되어 있지만, 이로 한정되지 않고, 예를 들면, 제1 실시형태에 따른 고체 촬상 장치(200) 등, 다른 실시형태에 따른 고체 촬상 장치(200)를 베이스로 하는 것도 가능하다.
또한, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
10. 제9 실시형태
다음으로, 제9 실시형태에 따른 고체 촬상 장치 및 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
전술한 제8 실시형태에서는, 화소 신호 생성부(320)를 제2 칩(201b)에 배치한 경우를 예시했지만, 화소 신호 생성부(320)를 배치하는 층은 제2 칩(201b)으로 한정되지 않는다. 예를 들면, 도 45에 나타낸 바와 같이, 수광 칩(201)에 제3 칩(201c)을 추가하고, 도 46에 나타낸 바와 같이, 이 제3 칩(201c)에 화소 신호 생성부(320)를 배치하는 것도 가능하다.
10.1 고체 촬상 장치의 단면 구조예
도 47은 본 실시형태에 따른 고체 촬상 장치의 단면 구조예를 나타내는 단면도이다. 한편, 도 47에는, 예를 들면, 도 42와 마찬가지로, 광의 입사면(수광면)에 대해 수직인 면에서 고체 촬상 장치(800)를 절단한 경우의 단면 구조예가 나타내어져 있다.
도 47에 나타낸 바와 같이, 본 실시형태에 따른 고체 촬상 장치(800)에서는, 예를 들면, 제8 실시형태에서 도 42를 사용하여 설명한 고체 촬상 장치(800)와 마찬가지의 단면 구조에 있어서, 제2 칩(201b)과 검출 칩(202)의 사이에, 반도체 기판(821)과, 층간 절연막(822)와, 배선층(613)과, 층간 절연막(811)으로 이루어지는 제3 칩이 배치되어 있다.
이러한 층 구조에서, 화소 신호 생성부(320)(예를 들면, 리셋 트랜지스터(321))는 반도체 기판(821)에 형성된다. 또한, 리셋 트랜지스터(321)의 소스 및 증폭 트랜지스터(322)의 게이트와 전송 트랜지스터(331)의 드레인을 접속하는 접속부(801)에서의 TSV(801a)는, 층간 절연막(822)의 상면으로부터 반도체 기판(821), 층간 절연막(811), 반도체 기판(611) 및 층간 절연막(608)을 거쳐 반도체 기판(601)에 형성된 컨택트층(807)까지 관통함으로써, 컨택트층(807)에 접속된다.
한편, 제2 칩(201b)과 제3 칩(201c)의 사이의 층간 절연막(811)은, 제3 칩(201c) 측으로 제한되지 않고, 제2 칩(201b) 측에 설치되어도 된다.
10.2 작용 및 효과
이상과 같이, 상층 화소 회로(500)를 배치하는 칩(예를 들면, 제3 칩(201c))을 늘림으로써, 상층 화소 회로(500)를 구성하는 각 트랜지스터에 할당하는 면적을 증가시키는 것이 가능해진다. 이에 의해, 상층 화소 회로(500)를 구성하는 각 트랜지스터에 충분한 면적을 확보하는 것이 가능해지기 때문에, 각 트랜지스터의 노이즈 특성의 악화를 억제하여, DVS의 노이즈 특성의 악화를 보다 억제하는 것이 가능해진다.
한편, 본 실시형태에서는, 제8 실시형태에 따른 고체 촬상 장치(800)를 베이스로 한 경우가 예시되어 있지만, 이로 한정되지 않고, 예를 들면, 제1 실시형태에 따른 고체 촬상 장치(200) 등, 다른 실시형태에 따른 고체 촬상 장치(200)를 베이스로 하는 것도 가능하다.
또한, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
11. 제10 실시형태
다음으로, 제10 실시형태에 따른 고체 촬상 장치 및 촬상 장치에 대해, 도면을 참조하여 상세하게 설명한다.
전술한 바와 같이, 화소 어레이부(300)의 복수의 단위 화소는, 각각이 소정 수의 단위 화소로 이루어지는 복수의 화소 블록으로 그룹화되어 있어도 된다. 이에, 본 실시형태에서는, 화소 어레이부(300)의 복수의 단위 화소가 복수의 화소 블록으로 그룹화되어 있는 경우에 대해, 도면을 참조하여 상세하게 설명한다. 한편, 이하의 설명에서는, 제8 실시형태에 따른 고체 촬상 장치(800)를 베이스로 하지만, 이로 한정되지 않고, 예를 들면, 제1 실시형태에 따른 고체 촬상 장치(200) 등, 다른 실시형태에 따른 고체 촬상 장치(200)를 베이스로 하는 것도 가능하다.
11.1 화소 어레이부의 구성예
도 48은 본 실시형태에 따른 화소 어레이부의 개략 구성예를 나타내는 블록도이다. 전술한 바와 같이, 본 실시형태에 있어서, 복수의 단위 화소는 복수의 화소 블록(1010)으로 그룹화된다. 이에, 도 48에 나타낸 바와 같이, 본 실시형태에서는, 화소 어레이부(300)에서의 복수의 광전 변환 소자(333)가 복수의 화소 블록(1010)으로 그룹화된다. 화소 블록(1010) 각각은, I행×J열(I 및 J는 양의 정수)로 배열되는 복수의 광전 변환 소자(333)를 포함한다. 따라서, 각 화소 블록(1010)은, 복수의 I행×J열(I 및 J는 양의 정수)로 배열되는 복수의 단위 화소로 구성된다.
각 화소 블록(1010)은, I행×J열의 복수의 광전 변환 소자(333)에 더하여, 화소 신호 생성부(320)와, 어드레스 이벤트 검출부(400)를 구비한다. 화소 신호 생성부(320) 및 어드레스 이벤트 검출부(400)는, 화소 블록(1010) 내의 복수의 광전 변환 소자(333)에 의해 공유된다. 즉, 각 단위 화소는, 동일한 화소 블록(1010)에 있어서, 1개의 광전 변환 소자(333)와, 공유된 화소 신호 생성부(320) 및 어드레스 이벤트 검출부(400)를 포함하여 구성된다. 각 단위 화소의 좌표는, 고체 촬상 장치(800)의 수광면에 있어서 2차원 격자 형상으로 배열되는 광전 변환 소자(333)의 좌표를 따른다.
하나의 화소 블록(1010)의 열에는 하나의 수직 신호선(VSL)이 배선된다. 따라서, 화소 블록(1010)의 열 수를 m(m은 양의 정수)으로 하면, 화소 어레이부(300)에는, m개의 수직 신호선(VSL)이 배열된다.
화소 신호 생성부(320)는, 광전 변환 소자(333)로부터 공급된 광전류의 전하량에 따른 전압값의 신호를 화소 신호로서 생성한다. 이 화소 신호 생성부(320)는, 생성한 화소 신호를 수직 신호선(VSL)을 통해 컬럼 ADC(220)에 공급한다.
어드레스 이벤트 검출부(400)는, 동일한 화소 블록(1010) 내의 광전 변환 소자(333)로부터 공급된 광전류의 전류값 또는 그 변화량이 소정의 임계값을 초과했는지 여부에 기초하여, 어드레스 이벤트의 발화 유무를 검출한다. 이 어드레스 이벤트에는, 예를 들면, 변화량이 상한의 임계값을 초과했다는 것을 나타내는 온 이벤트와, 그 변화량이 하한의 임계값을 하회했다는 것을 나타내는 오프 이벤트가 포함될 수 있다. 또한, 어드레스 이벤트의 검출 신호에는, 예를 들면, 온 이벤트의 검출 결과를 나타내는 1비트와, 오프 이벤트의 검출 결과를 나타내는 1비트가 포함될 수 있다. 한편, 어드레스 이벤트 검출부(400)는, 온 이벤트 및 오프 이벤트 중 어느 하나를 검출하는 구성이어도 된다.
어드레스 이벤트가 발화되었을 때, 어드레스 이벤트 검출부(400)는, 검출 신호의 송신을 요구하는 리퀘스트를 아비터(213)에 공급한다. 그리고, 리퀘스트에 대한 응답을 아비터(213)로부터 수취하면, 어드레스 이벤트 검출부(400)는, 검출 신호를 구동 회로(211) 및 신호 처리부(212)에 공급한다.
검출 신호가 공급된 구동 회로(211)는, 이 검출 신호를 공급한 어드레스 이벤트 검출부(400)를 구비하는 화소 블록(1010)에 속하는 각 단위 화소에 대한 판독을 실행한다. 이러한 판독에 의해, 판독 대상이 된 화소 블록(1010)에서의 각 단위 화소로부터 컬럼 ADC(220)로, 아날로그 값의 화소 신호가 순차 입력된다.
11.2 화소 블록의 예
도 48에 나타내는 구성에서, 화소 블록(1010)은, 예를 들면, 색채를 재구성하기 위해 필요한 파장 성분을 수광하는 광전 변환 소자(333)의 조합으로 구성된다. 예를 들면, RGB 3원색에 기초하여 색채를 재구성하는 경우에서는, 적(R)색의 광을 수광하는 광전 변환 소자(333)와, 녹(G)색의 광을 수광하는 광전 변환 소자(333)와, 청(B)색의 광을 수광하는 광전 변환 소자(333)의 조합으로, 하나의 화소 블록(1010)이 구성된다.
이에, 본 실시형태에서는, 예를 들면, 각 광전 변환 소자(333)에 대해 설치한 파장 선택 소자(예를 들면, 컬러 필터)의 배열(이하, 컬러 필터 배열이라고 함)에 기초하여, 화소 어레이부(300)에 있어서 2차원 격자 형상으로 배열되는 복수의 광전 변환 소자(333)를 복수의 화소 블록(1010)으로 그룹화한다.
컬러 필터 배열로서는, 예를 들면, 2×2 화소의 베이어 배열이나, X-Trans(등록상표) CMOS 센서에서 채용되고 있는 3×3 화소의 컬러 필터 배열(이하, X-Trans(등록상표)형 배열이라고 함)이나, 4×4 화소의 쿼드 베이어 배열(쿼드라 배열(Quadra array)이라고도 함)이나, 베이어 배열에 화이트 RGB 컬러 필터를 조합시킨 4×4 화소의 컬러 필터(이하, 화이트 RGB 배열이라고 함) 등의 다양한 배열이 존재한다.
이에, 이하에, 대표적인 컬러 필터 배열을 채용한 경우의 화소 블록(1010)에 대해, 몇 가지 예를 들어 설명한다.
11.2.1 베이어 배열
도 49는 컬러 필터 배열에 베이어 배열을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다. 도 49에 나타낸 바와 같이, 컬러 필터 배열로서 베이어 배열을 채용한 경우, 하나의 화소 블록(1010A)은, 베이어 배열에 있어서의 반복 단위인 2×2 화소의 총 4개의 광전 변환 소자(333)로 이루어지는 기본 패턴(이하, 단위 패턴이라고도 함)으로 구성된다. 따라서, 본 예에 따른 각 화소 블록(1010A)에는, 예를 들면, 적(R)색의 컬러 필터를 구비하는 광전 변환 소자(333R)와, 녹(Gr)색의 컬러 필터를 구비하는 광전 변환 소자(333Gr)와, 녹(Gb)색의 컬러 필터를 구비하는 광전 변환 소자(333Gb)와, 청(B)색의 컬러 필터를 구비하는 광전 변환 소자(333B)가 포함된다.
11.2.2 X-Trans(등록상표)형 배열
도 50은 컬러 필터 배열에 X-Trans(등록상표)형 배열을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다. 도 50에 나타낸 바와 같이, 본 예에서는, 하나의 화소 블록(1010B)은, X-Trans(등록상표)형 배열에 있어서의 반복 단위인 3×3 화소의 총 9개의 광전 변환 소자(333)로 이루어지는 기본 패턴(이하, 이것도 단위 패턴이라고 함)으로 구성된다. 따라서, 본 예에 따른 각 화소 블록(1010B)에는, 예를 들면, 단위 패턴을 형성하는 사각형 영역의 2개의 대각선을 따라 배치된 녹(G)색의 컬러 필터를 구비하는 5개의 광전 변환 소자(333G)와, 사각형 영역의 중심에 위치하는 광전 변환 소자(333G)를 중심축으로 하여 점대칭으로 배치된 적(R)색의 컬러 필터를 구비하는 2개의 광전 변환 소자(333R)와, 동일하게, 사각형 영역의 중심에 위치하는 광전 변환 소자(333G)를 중심축으로 하여 점대칭으로 배치된 청(B)색의 컬러 필터를 구비하는 2개의 광전 변환 소자(333B)가 포함된다.
11.2.3 쿼드 베이어 배열
도 51은 컬러 필터 배열에 쿼드 베이어 배열을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다. 도 51에 나타낸 바와 같이, 컬러 필터 배열로서 베이어 배열을 채용한 경우, 하나의 화소 블록(1010C)은, 쿼드 베이어 배열에 있어서의 반복 단위인 4×4 화소의 총 16개의 광전 변환 소자(333)로 이루어지는 기본 패턴(이하, 이것도 단위 패턴이라고 함)으로 구성된다. 따라서, 본 예에 따른 각 화소 블록(1010C)에는, 예를 들면, 적(R)색의 컬러 필터를 구비하는 2×2 화소의 총 4개의 광전 변환 소자(333R)와, 녹(Gr)색의 컬러 필터를 구비하는 2×2 화소의 총 4개의 광전 변환 소자(333Gr)와, 녹(Gb)색의 컬러 필터를 구비하는 2×2 화소의 총 4개의 광전 변환 소자(333Gb)와, 청(B)색의 컬러 필터를 구비하는 2×2 화소의 총 4개의 광전 변환 소자(333B)가 포함된다.
11.2.4 화이트 RGB 배열
도 52는 컬러 필터 배열에 화이트 RGB 배열을 채용한 경우의 화소 블록의 구성예를 나타내는 모식도이다. 도 52에 나타낸 바와 같이, 컬러 필터 배열로서 화이트 RGB 배열을 채용한 경우, 하나의 화소 블록(1010D)은, 화이트 RGB 배열에 있어서의 반복 단위인 4×4 화소의 총 16개의 광전 변환 소자(333)로 이루어지는 기본 패턴(이하, 이것도 단위 패턴이라고 함)으로 구성된다. 따라서, 본 예에 따른 각 화소 블록(1010D)은, 예를 들면, 적(R)색의 컬러 필터를 구비하는 광전 변환 소자(333R)와, 녹(G)색의 컬러 필터를 구비하는 광전 변환 소자(333G)와, 청(B)색의 컬러 필터를 구비하는 광전 변환 소자(333B)의 사이에, RGB 3원색 각각의 파장 성분을 수광하는 화이트 RGB 컬러 필터를 구비한 광전 변환 소자(333W)가 배치된 구성을 구비한다.
한편, 화이트 RGB 배열을 채용한 경우에는, 예를 들면, 각 광전 변환 소자(333R, 333G, 333B 및 333W)로부터 전송된 전하에 기초한 화소 신호를 신호 처리부(212)에서 신호 처리함으로써, 화소 어레이부(300)로부터 판독된 1프레임분의 화상 데이터를 베이어 배열의 화상 데이터로 변환하는 것이 가능하다.
이상과 같이, 광전 변환 소자(333)에 대해 컬러 필터를 설치한 경우에서는, 색채를 재구성하기 위해 필요한 파장 성분을 수광하는 광전 변환 소자(333)의 조합으로서, 컬러 필터 배열에서의 반복 단위 패턴을 구성하는 광전 변환 소자(333)의 집합을 사용할 수 있다.
다만, 이들로 한정되지 않고, 복수의 단위 패턴으로 하나의 화소 블록(1010)이 구성되어도 된다. 또한, 단위 패턴으로 제약되지 않고, 각 화소 블록(1010)이 색채를 재구성하는 데에 필요한 광전 변환 소자(333)를 포함하도록, 화소 어레이부(300)에 있어서의 복수의 광전 변환 소자(333)를 복수의 화소 블록(1010)으로 그룹화하는 것도 가능하다.
나아가, 예를 들면, 쿼드 베이어 배열의 경우에는, 단위 패턴에서의 동일 색의 광전 변환 소자 그룹을 하나의 화소 블록(1010)으로 해도 되고, 각 색의 광전 변환 소자(333)를 1개씩 포함하는 총 4개의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)를 하나의 화소 블록(1010)으로 해도 된다.
11.3 화소 블록의 구성예
이어서, 화소 블록(1010)의 구성예에 대해 설명한다. 도 53은 제10 실시형태에 따른 화소 블록의 개략 구성예를 나타내는 회로도이다. 도 53에 나타낸 바와 같이, 화소 블록(1010)은, 예를 들면, 화소 신호 생성부(320)와, 수광부(1030)와, 어드레스 이벤트 검출부(400)를 구비한다. 한편, 도 53에서의 로직 회로(210)는, 예를 들면, 도 37에서의 구동 회로(211)와, 신호 처리부(212)와, 아비터(213)로 이루어지는 로직 회로이어도 된다.
수광부(1030)는, 예를 들면, 적(R)색의 컬러 필터를 구비하는 광전 변환 소자(333R)와, 녹(Gr)색의 컬러 필터를 구비하는 광전 변환 소자(333Gr)와, 녹(Gb)색의 컬러 필터를 구비하는 광전 변환 소자(333Gb)와, 청(B)색의 컬러 필터를 구비하는 광전 변환 소자(333B)를 구비한다. 또한, 수광부(1030)는, 4개의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)에 대해 일대일로 설치된 4개의 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)와, 전송 트랜지스터(331)와, OFG 트랜지스터(332)를 구비한다.
전송 트랜지스터(331R, 331Gr, 331Gb 및 331B) 각각의 게이트에는, 구동 회로(211)로부터 제어 신호(TRGR, TRGGr, TRGGb 또는 TRGB)가 공급된다. 또한, 전송 트랜지스터(331)의 게이트에는, 구동 회로(211)로부터 제어 신호(TRG)가 공급된다. OFG 트랜지스터(332)의 게이트에는, 구동 회로(211)로부터 제어 신호(OFG)가 공급된다. 각각의 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)를 통한 출력은 노드(334)에서 통합된다. 노드(334)는, 전송 트랜지스터(331)를 통해 화소 신호 생성부(320)에 접속됨과 함께, OFG 트랜지스터(332)를 통해 어드레스 이벤트 검출부(400)에 접속된다. 한편, 전송 트랜지스터(331)는 생략되어도 된다.
수광부(1030)의 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)와, 전송 트랜지스터(331)와, OFG 트랜지스터(332)는, 예를 들면, NMOS 트랜지스터를 사용하여 구성된다.
수광부(1030)의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B) 각각은, 입사광에 있어서의 특정 파장 성분의 광을 광전 변환하여 전하를 생성한다.
전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)는, 각각의 게이트에 인가된 제어 신호(TRGR, TRGGr, TRGGb 또는 TRGB)에 따라, 광전 변환 소자(333R, 333Gr, 333Gb 또는 333B)에 발생한 전하를 노드(334)로 전송한다.
전송 트랜지스터(331)는, 제어 신호(TRG)에 따라, 노드(334)의 전하를 화소 신호 생성부(320)의 부유 확산층(324)으로 전송한다. 한편, OFG 트랜지스터(332)는, 제어 신호(OFG)에 따라, 노드(334)의 전하를 광전류로서 어드레스 이벤트 검출부(400)에 공급한다.
로직 회로(210)에서의 구동 회로(211)는, 제어부(130)에 의해 어드레스 이벤트의 검출 개시가 지시되면, 화소 어레이부(300)에 있어서의 모든 수광부(1030)의 OFG 트랜지스터(332)와, 모든 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)를 온 상태로 하는 제어 신호(OFG, TRGR, TRGGr, TRGGb 및 TRGB)를 출력함과 함께, 모든 수광부(1030)의 전송 트랜지스터(331)를 오프 상태로 하는 제어 신호(TRG)를 출력한다. 이에 의해, 각 화소 블록(1010)의 어드레스 이벤트 검출부(400)에는, 수광부(1030)의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)에서 발생한 광전류가 노드(334) 및 OFG 트랜지스터(332)를 통해 공급된다.
각 화소 블록(1010)의 어드레스 이벤트 검출부(400)는, 수광부(1030)로부터의 광전류에 기초하여 어드레스 이벤트의 발화를 검출하면, 아비터(213)에 대해 리퀘스트를 출력한다. 이에 대해, 아비터(213)는, 각각의 화소 블록(1010)으로부터의 리퀘스트를 조정하고, 이러한 조정 결과에 기초하여, 리퀘스트를 발행한 화소 블록(1010)으로 소정의 응답을 송신한다. 이러한 응답을 수취한 화소 블록(1010)은, 어드레스 이벤트의 발화 유무를 나타내는 검출 신호를 로직 회로(210)에서의 구동 회로(211) 및 신호 처리부(212)에 공급한다.
구동 회로(211)는, 어드레스 이벤트 검출 신호의 공급원인 화소 블록(1010)에서의 OFG 트랜지스터(332)를 오프 상태로 한다. 이에 의해, 해당 화소 블록(1010)에 있어서의 수광부(1030)로부터 어드레스 이벤트 검출부(400)로의 광전류의 공급이 정지한다.
그 다음에, 구동 회로(211)는, 해당 화소 블록(1010)의 수광부(1030)에 있어서의 전송 트랜지스터(331)를 온 상태로 하는 제어 신호(TRG)를 출력한다. 이어서, 구동 회로(211)는, 해당 수광부(1030)에서의 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)를 상이한 타이밍에서 온 상태로 하는 제어 신호(TRGR, TRGGr, TRGGb 및 TRGB)를 순서대로 출력한다. 이에 의해, 수광부(1030)의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B) 각각에서 발생한 전하가 전송 트랜지스터(331R, 331Gr, 331Gb 또는 331B) 및 전송 트랜지스터(331)를 통해 부유 확산층(324)으로 순서대로 전송된다. 그리고, 화소 신호 생성부(320)의 선택 트랜지스터(323)에 접속된 수직 신호선(VSL)에, 부유 확산층(324)에 축적되어 있는 전하의 전하량에 따른 전압값의 화소 신호가 순서대로 출현한다.
이와 같이, 고체 촬상 장치(200)에서는, 어드레스 이벤트의 발화가 검출된 화소 블록(1010)에 속하는 단위 화소로부터 컬럼 ADC(220)로, 화소 신호가 순서대로 출력된다.
이러한 구성에서, 제2 칩(201b)에 배치되는 상층 화소 회로(500)에는, 전술한 제8 실시형태와 마찬가지로, 어드레스 이벤트 검출부(400)의 전류 전압 변환부(410)에 있어서의 LG 트랜지스터(411) 및 증폭 트랜지스터(412)(또는 LG 트랜지스터(411 및 413) 및 증폭 트랜지스터(412 및 414))와, 화소 신호 생성부(320)를 구성하는 리셋 트랜지스터(321), 증폭 트랜지스터(322) 및 선택 트랜지스터(323)가 포함될 수 있다.
11.4 고체 촬상 장치의 동작 예
이어서, 본 실시형태에 따른 고체 촬상 장치(800)의 동작에 대해, 도면을 참조하여 상세하게 설명한다.
11.4.1 타이밍 차트
먼저, 고체 촬상 장치(200)의 동작의 일례를 타이밍 차트를 사용하여 설명한다. 도 54는 본 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 타이밍 차트이다.
도 54에 나타낸 바와 같이, 타이밍(T0)에서, 제어부(130)에 의해 어드레스 이벤트의 검출 개시가 지시되면, 구동 회로(211)는, 화소 어레이부(300)에 있어서의 모든 수광부(1030)의 OFG 트랜지스터(332)의 게이트에 인가하는 제어 신호(OFG)를 하이 레벨로 상승시킴과 함께, 동일하게 모든 수광부(1030)의 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)의 게이트에 인가하는 제어 신호(TRGR, TRGGr, TRGGb 및 TRGB)를 하이 레벨로 상승시킨다. 이에 의해, 모든 수광부(1030)의 OFG 트랜지스터(332)와 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)가 온 상태로 되고, 각 수광부(330)로부터 각 어드레스 이벤트 검출부(400)로, 각 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)에서 발생한 전하에 기초한 광전류가 공급된다. 다만, 이 기간 동안, 화소 어레이부(300)에 있어서의 모든 수광부(1030)의 전송 트랜지스터(331)는 오프 상태로 되어 있다.
이어서, 제어 신호(OFG)가 하이 레벨인 기간 동안, 어떤 화소 블록(1010)의 어드레스 이벤트 검출부(400)가 어드레스 이벤트의 발화를 검출한 경우를 상정한다. 이 경우, 어드레스 이벤트의 발화를 검출한 어드레스 이벤트 검출부(400)는, 아비터(213)로 리퀘스트를 송신한다. 아비터(213)로부터는, 리퀘스트를 발행한 어드레스 이벤트 검출부(400)에 대해, 리퀘스트에 대한 응답이 회신된다.
응답을 수신한 어드레스 이벤트 검출부(400)는, 예를 들면, 타이밍(T1∼T2)의 기간 동안, 구동 회로(211) 및 신호 처리부(212)에 입력하는 검출 신호를 하이 레벨로 상승시킨다. 한편, 본 설명에서, 검출 신호는, 온 이벤트의 검출 결과를 나타내는 1비트의 신호인 것으로 한다.
타이밍(T1)에서 어드레스 이벤트 검출부(400)로부터 하이 레벨의 검출 신호가 입력된 구동 회로(211)는, 다음 타이밍(T2)에서, 모든 제어 신호(OFG)와 모든 제어 신호(TRGR, TRGGr, TRGGb 및 TRGB)를 로우 레벨로 하강시킨다. 이에 의해, 화소 어레이부(300)의 모든 수광부(1030)로부터 어드레스 이벤트 검출부(400)로의 광전류의 공급이 정지한다.
또한, 구동 회로(211)는, 타이밍(T2)에서, 판독 대상의 화소 블록(1010)의 화소 신호 생성부(320)에서의 선택 트랜지스터(323)의 게이트에 인가하는 선택 신호(SEL)를 하이 레벨로 상승시킴과 함께, 동일한 화소 신호 생성부(320)의 리셋 트랜지스터(321)의 게이트에 인가하는 리셋 신호(RST)를 일정 펄스 기간에 걸쳐 하이 레벨로 상승시킨다. 이에 의해, 이 화소 신호 생성부(320)의 부유 확산층(324)에 축적된 전하가 방출(초기화)되어 단위 화소가 화소 블록 단위로 리셋된다. 이와 같이 하여 부유 확산층(324)을 초기화한 상태에서 수직 신호선(VSL)에 출현한 전압은, 화소 블록(1010)마다의 리셋 레벨로서, 컬럼 ADC(220)에 있어서의 해당 수직 신호선(VSL)에 접속된 ADC(230)에서 판독되어, 디지털 값으로 변환된다.
다음으로, 리셋 레벨을 판독한 후의 타이밍(T3)에서, 판독 대상의 화소 블록(1010)에 있어서의 전송 트랜지스터(331)의 게이트에 인가하는 제어 신호(TRG)를 하이 레벨로 상승시킨다. 또한, 구동 회로(211)는, 판독 대상의 화소 블록(1010)에 있어서의, 예를 들면 전송 트랜지스터(331R)의 게이트에 일정 펄스 기간의 제어 신호(TRGR)를 인가한다. 이에 의해, 광전 변환 소자(333R)에서 발생한 전하가 화소 신호 생성부(320)에서의 부유 확산층(324)으로 전송되어, 부유 확산층(324)에 축적된 전하에 따른 전압이 수직 신호선(VSL)에 출현한다. 이와 같이 하여 수직 신호선(VSL)에 출현한 전압은, 적(R)색의 신호 레벨로서, 컬럼 ADC(220)에 있어서의 해당 수직 신호선(VSL)에 접속된 ADC(230)에서 판독되어, 디지털 값으로 변환된다.
신호 처리부(212)는, 이상과 같이 해서 판독된 리셋 레벨과 신호 레벨의 차분을, 광전 변환 소자(333R)의 수광량에 따른 순 화소 신호로서 구하는 CDS 처리를 실행한다.
이어서, 광전 변환 소자(333R)에 기초한 신호 레벨을 판독한 후의 타이밍(T4)에서, 구동 회로(211)는, 동일하게 판독 대상의 화소 블록(1010)에 있어서의, 예를 들면 전송 트랜지스터(331Gr)의 게이트에, 일정 펄스 기간의 제어 신호(TRGGr)를 인가한다. 이에 의해, 광전 변환 소자(333Gr)에서 발생한 전하가 화소 신호 생성부(320)에서의 부유 확산층(324)에 전송되어, 부유 확산층(324)에 축적된 전하에 따른 전압이 수직 신호선(VSL)에 출현한다. 그리고, 수직 신호선(VSL)에 출현한 전압이, 녹(Gr)색의 신호 레벨로서 컬럼 ADC(220)의 ADC(230)에서 판독되어, 디지털 값으로 변환된다.
이후, 마찬가지로 하여, 판독 대상의 화소 블록(1010)에서의 광전 변환 소자(333Gb 및 333B) 각각에 기초하는 신호 레벨이 컬럼 ADC(220)의 ADC(230)에서 판독되어, 디지털 값으로 변환된다(타이밍(T5 및 T6)).
그 후, 판독 대상의 화소 블록(1010)에 있어서의 모든 광전 변환 소자(333)에 기초한 신호 레벨의 판독이 완료되면, 구동 회로(211)는, 화소 어레이부(300)에 있어서의 모든 수광부(330)의 전송 트랜지스터(331)의 게이트에 인가하는 제어 신호(TRG)를 로우 레벨로 하강시킴과 함께, OFG 트랜지스터(332)의 게이트에 인가하는 제어 신호(OFG)와, 동일하게 모든 수광부(330)의 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)의 게이트에 인가하는 제어 신호(TRGR, TRGGr, TRGGb 및 TRGB)를 하이 레벨로 상승시킨다. 이에 의해, 화소 어레이부(300)에서의 모든 수광부(330)에서의 어드레스 이벤트의 발화 검출이 재개된다.
11.4.2 플로우차트
다음으로, 고체 촬상 장치(800)의 동작의 일례를 플로우차트를 사용하여 설명한다. 도 55는 본 실시형태에 따른 고체 촬상 장치의 동작의 일례를 나타내는 플로우차트이다. 이 동작은, 예를 들면, 어드레스 이벤트를 검출하기 위한 소정의 애플리케이션이 실행되었을 때에 개시된다.
도 55에 나타낸 바와 같이, 본 동작에서는, 먼저, 화소 어레이부(300)에서의 화소 블록(1010) 각각이 어드레스 이벤트의 발화 유무를 검출한다(스텝(S1001)). 그리고, 구동 회로(211)는 어느 하나의 화소 블록(1010)에 있어서 어드레스 이벤트의 발화가 검출되었는지 여부를 판단한다(스텝(S1002)).
어드레스 이벤트의 발화가 검출되지 않은 경우(스텝(S1002)의 NO), 본 동작은 스텝(S1004)으로 진행한다. 한편, 어드레스 이벤트의 발화가 검출된 경우(스텝(S1002)의 YES), 구동 회로(211)는, 어드레스 이벤트의 발화가 검출된 화소 블록(1010)에 속하는 단위 화소에 대해, 화소 신호의 판독을 순차 실행함으로써, 이 판독 대상의 화소 블록(1010)에 속하는 각 단위 화소로부터 순차적으로 화소 신호를 판독하고(스텝(S1003)), 스텝(S1004)으로 진행한다.
스텝(S1004)에서는 본 동작을 종료할지 여부가 판단된다. 종료하지 않은 경우(스텝(S1004)의 NO), 본 동작이 스텝(S1001)으로 리턴하고, 이후의 동작이 반복된다. 한편, 종료하는 경우(스텝(S1004)의 YES), 본 동작이 종료된다.
11.5 플로어 맵 예
이어서, 본 실시형태에 따른 제1 칩(201a) 및 제2 칩(201b) 각각의 플로어 맵에 대해, 몇 가지 예를 들어 설명한다. 한편, 이하의 설명에서는, 전류 전압 변환부(410)를 소스 팔로워형(도 4 참조)으로 한 경우를 예시하지만, 이로 한정되지 않고, 예를 들면, 전류 전압 변환부(410)를 게인 부스트형(도 6 참조)으로 한 경우에도, 마찬가지로 적용하는 것이 가능하다.
11.5.1 제1 예
11.5.1.1 제1 칩
도 56은 제1 예에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다. 도 56에 나타낸 바와 같이, 제1 칩(201a)에는, 수광부(1030)가 2차원 격자 형상으로 배열되어 있다. 각 수광부(1030)에서는, 화소 블록(1010)을 구성하는 복수의 광전 변환 소자(333)가 I행×J열로 배열되어 있다. 본 예에서는, 베이어 배열의 단위 패턴을 구성하는 4개의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)가 2행×2열로 배열되어 있다.
단위 패턴을 구성하는 4개의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)는, 서로 대향하는 코너부에 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)가 설치되어 있다. 전송 트랜지스터(331R, 331Gr, 331Gb 및 331B)의 드레인은, 노드(334)(도 53참조)에 공통으로 접속되어 있다. 노드(334)와 접속부(501)의 TSV(501a)를 잇는 배선에는 OFG 트랜지스터(332)가 설치되어 있다. 노드(334)와 접속부(801)의 TSV(801a)를 잇는 배선에는 전송 트랜지스터(331)가 설치되어 있다.
11.5.1.2 제2 칩
도 57은 제1 예에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다. 도 57에 나타낸 바와 같이, 제2 칩(201b)에는, 제8 실시형태에서 도 44를 사용하여 설명한 제2 칩(201b)과 마찬가지로, LG 트랜지스터(411)와 증폭 트랜지스터(412)로 이루어지는 상층 검출 회로(410A)와, 리셋 트랜지스터(321)와 증폭 트랜지스터(322)와 선택 트랜지스터(323)와 부유 확산층(324)으로 이루어지는 화소 신호 생성부(320)를 포함하는 상층 화소 회로(500)가 2차원 격자 형상으로 배열되어 있다. 각 상층 화소 회로(500)는, 예를 들면, 제1 칩(201a)에 형성된 광전 변환 소자(333)와 같은 정도의 영역 내에 형성되어 있다. 한편, 상층 검출 회로(410A)는, 전술한 실시형태에서의 상층 화소 회로(500)와 마찬가지이어도 된다.
11.5.2 제2 예
도 58은 제2 예에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다. 도 59는 제2 예에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다.
본 실시형태에 있어서, 어드레스 이벤트 검출부(400)가 어드레스 이벤트의 발화 유무를 감시하는 광전 변환 소자(333)의 그룹과, 화소 신호 생성부(320)가 화소 신호를 판독하는 광전 변환 소자(333)의 그룹은, 반드시 일치하고 있을 필요는 없다. 예를 들면, 도 58에 나타낸 바와 같이, 각 어드레스 이벤트 검출부(400)가 (2i+1)행 및 (2i+2)행 (i는 0 이상의 정수)의 광전 변환 소자(333) 중 (2j+1)열과 (2j+2)열(j는 0 이상의 정수)의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)를 감시하고, 각 화소 신호 생성부(320)가 (2i+1)행 및 (2i+2)행의 광전 변환 소자(333) 중 (2j)열과 (2j+1)열의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)로부터 화소 신호를 판독하도록 구성하는 것도 가능하다.
그 경우, 도 59에 나타낸 바와 같이, 제2 칩(201b)에서는, 짝수열에 어드레스 이벤트 검출부(400)가 배열되고, 홀수열에 화소 신호 생성부(320)가 배열되도록, 각각이 레이아웃된다.
한편, 어떤 어드레스 이벤트 검출부(400)가 어드레스 이벤트의 발화를 검출했을 때에는, 해당 어드레스 이벤트 검출부(400)가 감시하는 복수의 광전 변환 소자(333) 중 적어도 하나를 담당하는 모든 화소 신호 생성부(320)가, 각각이 담당하는 복수의 광전 변환 소자(333)로부터 화소 신호를 판독하도록 구성되어도 되고, 어드레스 이벤트 검출부(400)와 화소 신호 생성부(320)를 미리 대응시켜 두고, 어떤 어드레스 이벤트 검출부(400)가 어드레스 이벤트의 발화를 검출했을 때에는 그것과 대응지어져 있는 화소 신호 생성부(320)가 화소 신호를 판독하도록 구성되어도 된다.
11.5.3 제3 예
도 60은 제3 예에 따른 제1 칩의 플로어 맵 예를 나타내는 평면도이다. 도 61은 제3 예에 따른 제2 칩의 플로어 맵 예를 나타내는 평면도이다.
전술한 제2 예에서는, 어드레스 이벤트 검출부(400)와 화소 신호 생성부(320)를 행 방향으로 교대로 배치한 경우를 예시했다. 이에 대해, 제3 예에서는, 행방향뿐만 아니라, 열방향에 있어서도 교대로, 어드레스 이벤트 검출부(400)와 화소 신호 생성부(320)를 배치하는 경우에 대해 예시한다.
도 60에 나타낸 바와 같이, 제3 예에서는, 각 어드레스 이벤트 검출부(400)가, (2i+1)행 (2j+1)열, (2i+1)행 (2j+2)열, (2i+2)행 (2j+1)열, 및 (2i+2)행 (2j+2)열의 총 4개(또는 2개)의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)를 감시하고, 각 화소 신호 생성부(320)가, 2i행 2j열, 2i행 (2j+1)열, (2i+1)행 2j열, 및, (2i+1)행 (2j+1)열의 총 4개(또는 1개 또는 2개)의 광전 변환 소자(333R, 333Gr, 333Gb 및 333B)로부터 화소 신호를 판독하도록 구성하는 것도 가능하다.
그 경우, 도 61에 나타낸 바와 같이, 제2 칩(201b)에서는, 짝수열의 홀수행에 어드레스 이벤트 검출부(400)가 배열되고, 홀수열의 짝수행에 화소 신호 생성부(320)가 배열되도록, 각각이 레이아웃된다.
한편, 제2 예와 마찬가지로, 어떤 어드레스 이벤트 검출부(400)가 어드레스 이벤트의 발화를 검출했을 때에는, 해당 어드레스 이벤트 검출부(400)가 감시하는 복수의 광전 변환 소자(333) 중 적어도 하나를 담당하는 모든 화소 신호 생성부(320)가, 각각이 담당하는 복수의 광전 변환 소자(333)로부터 화소 신호를 판독하도록 구성되어도 되고, 어드레스 이벤트 검출부(400)와 화소 신호 생성부(320)를 미리 대응시켜 두고, 어떤 어드레스 이벤트 검출부(400)가 어드레스 이벤트의 발화를 검출했을 때에는 그것과 대응지어져 있는 화소 신호 생성부(320)가 화소 신호를 판독하도록 구성되어도 된다.
11.6 작용 및 효과
이상으로 설명한 바와 같이, 본 실시형태에 의하면, 색채를 재구성하기 위해 필요한 파장 성분을 수광하는 복수(N개)의 단위 화소의 집합(화소 블록(1010))을 어드레스 이벤트의 발화 유무를 검출하는 단위(화소 블록 단위)로 하고, 화소 블록 단위로 어드레스 이벤트의 발화가 검출된 경우에는, 화소 블록 단위로 화소 신호가 판독되도록 구성되어 있다. 이에 의해, 어떤 파장 성분의 단위 화소에서 어드레스 이벤트가 발화되었을 때에는, 색채의 재구성에 필요한 모든 파장 성분의 화소 신호가 동기하여 판독되기 때문에, 올바른 색채를 재구성하는 것이 가능해진다. 그 결과, 올바르게 색채가 재구성된 컬러 화상을 취득할 수 있는 이벤트 드리븐형 고체 촬상 장치 및 촬상 장치를 실현하는 것이 가능해진다.
한편, 본 실시형태에서는, 제8 실시형태에 따른 고체 촬상 장치(800)를 베이스로 한 경우가 예시되어 있지만, 이로 한정되지 않고, 예를 들면, 제1 실시형태에 따른 고체 촬상 장치(200) 등, 다른 실시형태에 따른 고체 촬상 장치(200)를 베이스로 하는 것도 가능하다.
또한, 그 밖의 구성, 동작 및 효과는 전술한 실시형태와 마찬가지이어도 되기 때문에, 여기서는 상세한 설명을 생략한다.
12. 이동체에의 응용예
본 개시에 따른 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 따른 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 62는 본 개시에 따른 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 62에 나타낸 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차 밖의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함한다. 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 62의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 63은 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 63에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104 및 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 63에는 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타낸다. 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.
예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해 설명하였다. 본 개시에 따른 기술은, 이상 설명한 구성 중, 촬상부(12031)나 운전자 상태 검출부(12041) 등에 적용될 수 있다.
이상, 본 개시의 실시형태에 대해 설명하였지만, 본 개시의 기술적 범위는, 전술한 실시형태 그대로 한정되는 것이 아니라, 본 개시의 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다. 또한, 다른 실시형태 및 변형예에 걸친 구성요소를 적절히 조합하여도 된다.
또한, 본 명세서에 기재된 각 실시형태에서의 효과는 어디까지나 예시로서 한정되는 것이 아니고, 다른 효과가 있어도 된다.
한편, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
행렬 방향의 2차원 격자 형상으로 배열되고, 각각 수광량에 따른 전하를 발생시키는 복수의 광전 변환 소자와,
상기 복수의 광전 변환 소자에 발생한 전하에 기초한 광전류를 검출하는 검출부를 구비하고,
상기 광전 변환 소자와 상기 검출부의 적어도 일부는 서로 다른 칩에 배치되는, 고체 촬상 장치.
(2)
상기 검출부는, 루프 형상의 소스 팔로워 회로를 포함하는 전류 전압 변환 회로를 구비하고,
상기 광전 변환 소자는 제1 칩에 배치되고,
상기 소스 팔로워 회로는, 상기 제1 칩에 접합된 제2 칩에 배치되는, 상기 (1)에 기재된 고체 촬상 장치.
(3)
상기 검출부는 상기 제2 칩에 배치되는, 상기 (2)에 기재된 고체 촬상 장치.
(4)
상기 광전 변환 소자와 상기 검출부의 사이에 배치된 제1 트랜지스터를 더 구비하고,
상기 제1 트랜지스터는 상기 제1 칩에 배치되는, 상기 (2) 또는 (3)에 기재된 고체 촬상 장치.
(5)
상기 검출부에 접속된 로직 회로를 더 구비하고,
상기 로직 회로는 상기 제1 및 제2 칩과는 상이한 제3 칩에 배치되는, 상기 (2)∼(4) 중 어느 한 항에 기재된 고체 촬상 장치.
(6)
상기 광전 변환 소자로부터의 전하의 판독을 제어하는 구동 회로를 더 구비하고,
상기 구동 회로는 상기 제2 칩에 배치되는, 상기 (2)∼(5) 중 어느 한 항에 기재된 고체 촬상 장치.
(7)
상기 광전 변환 소자에서 발생한 전하의 전하량에 따른 전압값의 화소 신호를 생성하는 생성부를 더 구비하고,
상기 생성부는 상기 제2 칩에 배치되는, 상기 (2)∼(6) 중 어느 한 항에 기재된 고체 촬상 장치.
(8)
상기 광전 변환 소자에서 발생한 전하의 전하량에 따른 전압값의 화소 신호를 생성하는 생성부를 더 구비하고,
상기 생성부는, 상기 제1 칩과 상기 제2 칩의 사이에 접합된 제4 칩에 배치되는, 상기 (2)∼(6) 중 어느 한 항에 기재된 고체 촬상 장치.
(9)
상기 광전 변환 소자와 상기 생성부의 사이에 배치된 제2 트랜지스터를 더 구비하고,
상기 제2 트랜지스터는 상기 제1 칩에 배치되는, 상기 (7) 또는 (8)에 기재된 고체 촬상 장치.
(10)
상기 복수의 광전 변환 소자는, 하나 이상의 광전 변환 소자로 이루어지는 복수의 그룹으로 구분되고,
상기 검출부 및 상기 생성부는, 상기 복수의 그룹 각각에 대해 설치되어 있는, 상기 (7)∼(9) 중 어느 한 항에 기재된 고체 촬상 장치.
(11)
상기 복수의 그룹 각각은, 입사광의 색채를 재구성하기 위해 필요한 파장 성분을 각각 수광하는 광전 변환 소자의 조합으로 구성되어 있는, 상기 (10)에 기재된 고체 촬상 장치.
(12)
상기 검출부는 상기 복수의 그룹 중 제1 그룹에 접속되고,
상기 생성부는 상기 복수의 그룹 중 제2 그룹에 접속되고,
상기 제1 그룹에 속하는 적어도 하나의 광전 변환 소자는 상기 제2 그룹에도 속하는, 상기 (10) 또는 (11)에 기재된 고체 촬상 장치.
(13)
상기 소스 팔로워 회로는,
소스가 상기 광전 변환 소자에 접속된 제3 트랜지스터와,
게이트가 상기 광전 변환 소자에 접속되고, 드레인이 상기 제3 트랜지스터의 게이트에 접속된 제4 트랜지스터를 포함하는, 상기 (2)∼(12) 중 어느 한 항에 기재된 고체 촬상 장치.
(14)
상기 소스 팔로워 회로는,
소스가 상기 제3 트랜지스터의 드레인에 접속된 제5 트랜지스터와,
소스가 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 드레인에 접속되고, 게이트가 상기 제3 트랜지스터의 드레인 및 상기 제5 트랜지스터의 소스에 접속된 제6 트랜지스터를 더 포함하는, 상기 (13)에 기재된 고체 촬상 장치.
(15)
상기 제3 및 제4 트랜지스터는 MOS(Metal-Oxide-Semiconductor) 트랜지스터인, 상기 (13) 또는 (14)에 기재된 고체 촬상 장치.
(16)
상기 제3 및 제4 트랜지스터는, 역 바이어스를 인가하기 위한 단자를 구비하는, 상기 (13) 또는 (14)에 기재된 고체 촬상 장치.
(17)
상기 제2 칩은 SOI(Silicon On Insulator) 기판인, 상기 (16)에 기재된 고체 촬상 장치.
(18)
상기 제3 및 제4 트랜지스터는 터널 FET(Field effect transistor) 또는 FinFET인, 상기 (13) 또는 (14)에 기재된 고체 촬상 장치.
(19)
상기 제2 칩에 설치되며, 상기 제2 칩으로 수소 원자를 공급하는 수소 공급막과,
상기 제1 칩과 상기 제2 칩의 사이에 개재하고, 상기 제2 칩으로부터 상기 광전 변환 소자로의 수소 원자의 확산을 방지하는 확산 방지막을 더 구비하는, 상기 (2)∼(18) 중 어느 한 항에 기재된 고체 촬상 장치.
(20)
고체 촬상 장치와,
입사광을 상기 고체 촬상 장치의 수광면에 결상하는 광학계와,
상기 고체 촬상 장치를 제어하는 제어부를 구비하는 촬상 장치로서,
상기 고체 촬상 장치는,
행렬 방향의 2차원 격자 형상으로 배열되고, 각각 수광량에 따른 전하를 발생시키는 복수의 광전 변환 소자와,
상기 복수의 광전 변환 소자에 발생한 전하에 기초한 광전류를 검출하는 검출부를 구비하고,
상기 광전 변환 소자와 상기 검출부의 적어도 일부는 서로 다른 칩에 배치되는, 촬상 장치.
100: 촬상 장치
110: 촬상 렌즈
120: 기록부
130: 제어부
139, 209: 신호선
200: 고체 촬상 장치
201: 수광 칩
201a: 제1 칩
201b: 제2 칩
201c: 제3 칩
202: 검출 칩
203: 로직 칩
210: 로직 회로
211: 구동 회로
212: 신호 처리부
213: 아비터
220: 컬럼 ADC
230: ADC
300: 화소 어레이부
310: 단위 화소
320: 화소 신호 생성부
321: 리셋 트랜지스터
322: 증폭 트랜지스터
323: 선택 트랜지스터
324: 부유 확산층
325, 326, 327, 328, 416, 417, 418, 419, 4171, 4191: 확산 영역
3211, 3221, 3231, 3311, 3321, 4111, 4121, 4131, 4141: 게이트
330, 730, 830, 1030: 수광부
331, 331B, 331Gb, 331Gr, 331R: 전송 트랜지스터
332: OFG 트랜지스터
333, 333B, 333G, 333Gb, 333Gr, 333R, 333W: 광전 변환 소자
334: 노드
400: 어드레스 이벤트 검출부
410: 전류 전압 변환부
410A: 상층 검출 회로
411, 413: LG 트랜지스터
412, 414: 증폭 트랜지스터
415: 정전류 회로
420: 버퍼
430: 감산기
431, 433: 콘덴서
432: 인버터
434: 스위치
440: 양자화기
441: 비교기
450: 전송부
500: 상층 화소 회로
501, 502, 801: 접속부
501a, 501b, 501c, 736, 801a, 801b, 801c: TSV
501d, 737, 801d, 3241: 배선
510: 회로 구성
511: 회로 소자
601, 611, 621: 반도체 기판
602: 온 칩 렌즈
603: 평탄화막
604: 화소 분리부
605: p형 반도체 영역
606, 3312, 3322: n형 반도체 영역
607, 734, 807: 컨택트층
608, 612, 622: 층간 절연막
610, 620: 접합면
613, 623: 배선층
619, 629: Cu 패드
700: 트랜지스터
701: FDSOI 기판
701A: SOI 기판
702: 실리콘 박막
702A: 실리콘층
703: 매립 산화막
704: 지지 기판
705: 게이트
706: 게이트 절연막
706A, 731: 실리콘 산화막
707: 소스
708: 드레인
710: 터널 FET
720: FinFET
732: 소자 분리 절연막
733: 트렌치
751: 수소 공급막
752: 수소 확산 방지막
1010, 1010A, 1010B, 1010C, 1010D: 화소 블록
VSL: 수직 신호선

Claims (20)

  1. 행렬 방향의 2차원 격자 형상으로 배열되고, 각각 수광량에 따른 전하를 발생시키는 복수의 광전 변환 소자와,
    상기 복수의 광전 변환 소자에 발생한 전하에 기초한 광전류를 검출하는 검출부를 구비하고,
    상기 광전 변환 소자와 상기 검출부의 적어도 일부는 서로 다른 칩에 배치되는, 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 검출부는, 루프 형상의 소스 팔로워 회로를 포함하는 전류 전압 변환 회로를 구비하고,
    상기 광전 변환 소자는 제1 칩에 배치되고,
    상기 소스 팔로워 회로는, 상기 제1 칩에 접합된 제2 칩에 배치되는, 고체 촬상 장치.
  3. 제2항에 있어서,
    상기 검출부는 상기 제2 칩에 배치되는, 고체 촬상 장치.
  4. 제2항에 있어서,
    상기 광전 변환 소자와 상기 검출부의 사이에 배치된 제1 트랜지스터를 더 구비하고,
    상기 제1 트랜지스터는 상기 제1 칩에 배치되는, 고체 촬상 장치.
  5. 제2항에 있어서,
    상기 검출부에 접속된 로직 회로를 더 구비하고,
    상기 로직 회로는, 상기 제1 및 제2 칩과는 상이한 제3 칩에 배치되는, 고체 촬상 장치.
  6. 제2항에 있어서,
    상기 광전 변환 소자로부터의 전하의 판독을 제어하는 구동 회로를 더 구비하고,
    상기 구동 회로는 상기 제2 칩에 배치되는, 고체 촬상 장치.
  7. 제2항에 있어서,
    상기 광전 변환 소자에서 발생한 전하의 전하량에 따른 전압값의 화소 신호를 생성하는 생성부를 더 구비하고,
    상기 생성부는 상기 제2 칩에 배치되는, 고체 촬상 장치.
  8. 제2항에 있어서,
    상기 광전 변환 소자에서 발생한 전하의 전하량에 따른 전압값의 화소 신호를 생성하는 생성부를 더 구비하고,
    상기 생성부는, 상기 제1 칩과 상기 제2 칩의 사이에 접합된 제4 칩에 배치되는, 고체 촬상 장치.
  9. 제7항에 있어서,
    상기 광전 변환 소자와 상기 생성부의 사이에 배치된 제2 트랜지스터를 더 구비하고,
    상기 제2 트랜지스터는 상기 제1 칩에 배치되는, 고체 촬상 장치.
  10. 제7항에 있어서,
    상기 복수의 광전 변환 소자는, 하나 이상의 광전 변환 소자로 이루어지는 복수의 그룹으로 구분되고,
    상기 검출부 및 상기 생성부는, 상기 복수의 그룹 각각에 대해 설치되어 있는, 고체 촬상 장치.
  11. 제10항에 있어서,
    상기 복수의 그룹 각각은, 입사광의 색채를 재구성하기 위해 필요한 파장 성분을 각각 수광하는 광전 변환 소자의 조합으로 구성되어 있는, 고체 촬상 장치.
  12. 제10항에 있어서,
    상기 검출부는 상기 복수의 그룹 중 제1 그룹에 접속되고,
    상기 생성부는 상기 복수의 그룹 중 제2 그룹에 접속되고,
    상기 제1 그룹에 속하는 적어도 하나의 광전 변환 소자는, 상기 제2 그룹에도 속하는, 고체 촬상 장치.
  13. 제2항에 있어서,
    상기 소스 팔로워 회로는,
    소스가 상기 광전 변환 소자에 접속된 제3 트랜지스터와,
    게이트가 상기 광전 변환 소자에 접속되고, 드레인이 상기 제3 트랜지스터의 게이트에 접속된 제4 트랜지스터를 포함하는, 고체 촬상 장치.
  14. 제13항에 있어서,
    상기 소스 팔로워 회로는,
    소스가 상기 제3 트랜지스터의 드레인에 접속된 제5 트랜지스터와,
    소스가 상기 제3 트랜지스터의 게이트 및 상기 제4 트랜지스터의 드레인에 접속되고, 게이트가 상기 제3 트랜지스터의 드레인 및 상기 제5 트랜지스터의 소스에 접속된 제6 트랜지스터를 더 포함하는, 고체 촬상 장치.
  15. 제13항에 있어서,
    상기 제3 및 제4 트랜지스터는 MOS(Metal-Oxide-Semiconductor) 트랜지스터인, 고체 촬상 장치.
  16. 제13항에 있어서,
    상기 제3 및 제4 트랜지스터는, 역 바이어스를 인가하기 위한 단자를 구비하는, 고체 촬상 장치.
  17. 제16항에 있어서,
    상기 제2 칩은 SOI(Silicon On Insulator) 기판인, 고체 촬상 장치.
  18. 제13항에 있어서,
    상기 제3 및 제4 트랜지스터는 터널 FET(Field effect transistor) 또는 FinFET인, 고체 촬상 장치.
  19. 제2항에 있어서,
    상기 제2 칩에 설치되며, 상기 제2 칩에 수소 원자를 공급하는 수소 공급막과,
    상기 제1 칩과 상기 제2 칩의 사이에 개재하고, 상기 제2 칩으로부터 상기 광전 변환 소자로의 수소 원자의 확산을 방지하는 확산 방지막을 더 구비하는, 고체 촬상 장치.
  20. 고체 촬상 장치와,
    입사광을 상기 고체 촬상 장치의 수광면에 결상하는 광학계와,
    상기 고체 촬상 장치를 제어하는 제어부를 구비하는 촬상 장치로서,
    상기 고체 촬상 장치는,
    행렬 방향의 2차원 격자 형상으로 배열되고, 각각 수광량에 따른 전하를 발생시키는 복수의 광전 변환 소자와,
    상기 복수의 광전 변환 소자에 발생한 전하에 기초한 광전류를 검출하는 검출부를 구비하고,
    상기 광전 변환 소자와 상기 검출부의 적어도 일부는 서로 다른 칩에 배치되는, 촬상 장치.
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