JP2018157156A - 固体撮像素子及びその製造方法 - Google Patents

Abstract

【課題】固体撮像素子において画素回路を半導体基板から電気的に分離する分離領域からのリークを防止できるようにする。【解決手段】画素アレイ３０が配された半導体基板１１は、第１主面から第２主面に延びるＮ型半導体領域１２と、第２主面とＮ型半導体領域１２との間に配置され、Ｎ型半導体領域１２と接続されたＮ型半導体領域１３と、第２主面とＮ型半導体領域１３との間に配置されたＰ型半導体領域１４と、画素アレイを囲むように配置されＮ型半導体領域１３と接続されたＮ型半導体領域１８とを有している。Ｎ型半導体領域１３とＰ型半導体領域１４とはアバランシェ増倍領域ＡＭを構成しており、平面視において、Ｎ型半導体領域１８の少なくとも一部は、アバランシェ増倍領域ＡＭによって覆われていない。【選択図】図５

Description

本開示は、固体撮像素子及びその製造方法に関し、特に画素終端部の構造に関する。

近年、医療、バイオテクノロジ、化学、監視、車載及び放射線検出等、多岐に亘る分野において、高感度なカメラが利用されている。高感度化のための手段の１つとして、アバランシェ・フォトダイオード（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ：以下、ＡＰＤとも呼ぶ。）が用いられている。ＡＰＤは、光電変換によって発生した信号電荷を、アバランシェ降伏（ブレークダウン）を用いて増倍することにより光の検出感度を高めたフォトダイオードである。現在までに、ＡＰＤを用いることによって、わずかなフォトンの数でも検出可能なフォトンカウンティング型の光検出器（以下の特許文献１を参照。）並びに高感度イメージセンサ（特許文献２及び特許文献３を参照。）が提案されている。

国際公開第２００８／００４５４７号 国際公開第２０１４／０９７５１９号 特開２０１５−００５７５２号公報

ＡＰＤを半導体基板内に形成するには、基板内に高電界の領域が形成される。特許文献１では、基板の表面と裏面との間に高電圧を印加してアバランシェ降伏を起こし、これにより、フォトンの検出が可能な光検出器を実現している。このような構造を固体撮像素子に適用するには、高電圧の印加を行わない画素回路と、高電圧を印加するＡＰＤとを作り分けるのが好ましい。この場合には、画素回路を配置する領域では光を検出することができず、開口率が低下することによる感度の低下が課題となる。そこで、高い開口率を得るため、特許文献２に示すように、ＡＰＤと画素回路とを別々の基板に作製して接合するという手法が提案されている。しかしながら、この手法は微細化が困難であるため、高い解像度を得ることが難しいという課題がある。

特許文献３では、ＡＰＤがＣＭＯＳ画素回路と同一の基板内に形成されている。特許文献３の段落００４４に記載されているように、第２ドープ領域と第３ドープ領域とに独立したバイアスを印加するために、第１のドープ領域又は第４のドープ領域を用いて第２ドープ領域と第３ドープ領域とを分断している。画素回路の動作電圧を保つには、半導体基板とＣＭＯＳ領域とを電気的に分離する分離領域を設けることが必要である。

しかしながら、該分離領域に高電界が引加され、アバランシェブレークダウンが生じると、発生した電子が画素へリークしてしまい、画像を出力できないという問題がある。

本開示は、前記従来の問題を解決し、画素回路を半導体基板から電気的に分離する分離領域からのリークを防止できるようにすることを目的とする。

前記の目的を達成するため、本開示は、ＡＰＤにおける増倍領域のうち、終端部である外周部及びその近傍にのみ、不純物の注入濃度を低くする構成とする。

具体的に、本開示に係る一態様は、第１主面及び該第１主面と対向し且つ光が入射する第２主面を有する第１導電型の半導体基板を備えており、半導体基板には、複数の画素を含む画素アレイが配置され、半導体基板の第１主面上には配線層が設けられており、半導体基板は、画素ごとに配置され、第１主面から第２主面の方向に延びる第２導電型の第１の半導体領域と、画素ごとに第２主面と第１の半導体領域との間に配置されると共に、第１の半導体領域と接続された第２導電型の第２の半導体領域と、第２主面と第２の半導体領域との間に配置された第１導電型の第３の半導体領域と、画素ごとに第１主面側のウェル領域に配置された画素回路と、第１主面の面内で画素アレイを囲むように配置され、第２の半導体領域と接続された第２導電型の第４の半導体領域とを有し、第２の半導体領域と第３の半導体領域とは、アバランシェ増倍領域を構成しており、平面視において、第４の半導体領域の少なくとも一部は、アバランシェ増倍領域によって覆われていない。

本開示によれば、画素回路を半導体基板から電気的に分離する分離領域からのリークを防止することができる。

図１は本開示の一実施形態に係る固体撮像素子の画素アレイの一部を示す部分断面図である。 図２は本開示の一実施形態に係る固体撮像素子の画素アレイの一部を示す部分平面図である。 図３は図１のＩ−Ｉ線におけるポテンシャル勾配を表すグラフである。 図４は本開示の一実施形態に係る固体撮像素子の画素アレイ及び画素終端部を示す模式的な平面図である。 図５は図４のＶ−Ｖ線における断面図である。 図６は本開示の一実施形態の第１変形例に係る固体撮像素子の画素アレイ及び画素終端部を示す模式的な平面図である。 図７は本開示の一実施形態の第１変形例に係る固体撮像素子の画素終端部を示す模式的な断面図である。 図８は本開示の一実施形態の第２変形例に係る固体撮像素子の画素終端部を示す模式的な断面図である。 図９は本開示の一実施形態の第２変形例に係る固体撮像素子における画素終端部の形成方法を示す模式的な断面図である。 図１０は本開示の一実施形態の第３変形例に係る固体撮像素子の画素終端部を示す模式的な断面図である。

一実施形態に係る固体撮像素子は、第１主面及び該第１主面と対向し且つ光が入射する第２主面を有する第１導電型の半導体基板を備えており、半導体基板には、複数の画素を含む画素アレイが配置され、半導体基板の第１主面上には配線層が設けられており、半導体基板は、画素ごとに配置され、第１主面から第２主面の方向に延びる第２導電型の第１の半導体領域と、画素ごとに第２主面と第１の半導体領域との間に配置されると共に、第１の半導体領域と接続された第２導電型の第２の半導体領域と、第２主面と第２の半導体領域との間に配置された第１導電型の第３の半導体領域と、画素ごとに第１主面側のウェル領域に配置された画素回路と、第１主面の面内で画素アレイを囲むように配置され、第２の半導体領域と接続された第２導電型の第４の半導体領域とを有し、第２の半導体領域と第３の半導体領域とは、アバランシェ増倍領域を構成しており、第４の半導体領域の少なくとも一部は、アバランシェ増倍領域によって覆われていない。

これによれば、第４の半導体領域の少なくとも一部は、平面視においてアバランシェ増倍領域によって覆われていない。このため、ガードリングとして機能する第４の半導体領域における当該部分でのブレークダウンの発生を抑止することができる。従って、画素回路を半導体基板から電気的に分離する分離領域からのリークを防止することができる。

この場合に、平面視において、第４の半導体領域の少なくとも一部は、第２の半導体領域と比べて不純物濃度が低い第２導電型の第５の半導体領域によって覆われていてもよい。

この場合に、第４の半導体領域は、第５の半導体領域の第１主面に対して斜めに延びる部分と接続されていてもよい。

また、平面視において、第４の半導体領域の少なくとも一部は、第３の半導体領域の他の部分と比べて不純物濃度が低い第１導電型の第６の半導体領域によって覆われていてもよい。

この場合に、平面視において、第４の半導体領域の少なくとも一部は、第３の半導体領域によって覆われていなくてもよい。

また、第３の半導体領域と第２主面との間の領域の不純物濃度は、第３の半導体領域の不純物濃度よりも低くてもよい。

また、半導体基板は、第２の半導体領域同士の間に配置された画素間分離領域を有しており、画素間分離領域は、第１導電型か、又は第２の半導体領域の不純物濃度よりも低い濃度の第２導電型であってもよい。

上記の第５の半導体領域の製造方法は、リソグラフィ法により、半導体基板の第１主面の上に、第２の半導体領域及び第５の半導体領域を含む形成領域を開口する開口パターンを有する第１のレジスト膜を形成する工程と、形成した第１のレジスト膜をベークすることにより、熱収縮した第１のレジストパターンを形成する工程と、第１のレジストパターンをマスクとして、第２導電型の不純物を注入することにより、第５の半導体領域を形成する工程と、リソグラフィ法により、半導体基板の第１主面の上に、第２の半導体領域の形成領域を開口する開口パターンを有する第２のレジスト膜を形成する工程と、形成した第２のレジスト膜をベークすることにより、熱収縮した第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとして、第２導電型の不純物を注入することにより、第２の半導体領域を形成する工程とを備え、第２の半導体領域を形成する工程における第２導電型の不純物の濃度は、第５の半導体領域の不純物濃度と第２の半導体領域の不純物濃度との差分としてもよい。

このように、第２の半導体領域及び第３の半導体領域のうち、画素回路を形成する第１の主面から不純物注入を行う際に、不純物の注入深さが浅い第２の半導体領域に不純物濃度が低い領域である第５の半導体領域を形成するため、第５の半導体領域の制御性が高くなる。

上記の第６の半導体領域の製造方法は、リソグラフィ法により、半導体基板の第１主面の上に、第６の半導体領域を含む第３の半導体領域の形成領域を開口する開口パターンを有するレジスト膜を形成する工程と、形成したレジスト膜をベークすることにより、レジストパターンを形成する工程と、レジストパターンをマスクとして、第１導電型の不純物を注入することにより、第３の半導体領域及び第６の半導体領域を形成する工程とを備え、レジスト膜における第６の半導体領域の形成領域上の開口パターンは、開口部が複数の短冊状に設けられていてもよい。

このように、第６の半導体領域の形成領域上の開口パターンを複数の短冊状に形成しているため、ベーク時のレジストの熱収縮を抑えることができる。その結果、半導体基板におけるレジスト端の下方の領域に形成されるテーパ状に浅く注入される領域をデバイス形成領域から外すことができるので、第３の半導体領域に不純物濃度が低い第６の半導体領域を確実に形成することができる。

（一実施形態）
以下、本開示の一実施形態を詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物又はその用途を制限することを意図しない。また、各図面において、実質的に同一の構成に対しては同一の符号を付し、その説明を省略する。本開示は、以下の実施形態において、導電型のＰ型とＮ型とを互いに入れ替えた構造を排除しない。

（画素アレイ部の構成）
図１は本実施形態に係る固体撮像素子の画素アレイの一部の断面構成を表している。図２は図１の第１主面Ｓ１から第２主面Ｓ２の方向への平面構成を表している。図２においては、位置関係の理解を助けるため、便宜上、トランジスタＴＲ１のゲート電極４０も併せて示している。なお、本実施形態において、「平面視」とは、図１に示す第１主面Ｓ１及び第２主面Ｓ２の法線方向からの平面をいう。

図１は複数の画素のうちの画素１及び画素２の断面を表している。各画素には、Ｎ型チャネルを有するトランジスタＴＲ１が設けられている。本実施形態において、単に「トランジスタ」と記載した場合は、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）を意味する。但し、本実施形態に係る固体撮像素子の画素回路を構成するトランジスタは、ＭＯＳ型トランジスタに限られず、ジャンクション型トランジスタ（ＪＦＥＴ）、バイポーラトランジスタ又はこれらの混在であってもよい。

図１に示すように、本実施形態に係る固体撮像素子は、画素１及び該画素１と隣接する画素２を含む画素アレイを有している。画素アレイは、第１主面Ｓ１及び該第１主面Ｓ１と対向し且つ光が入射する第２主面Ｓ２を有する第１導電型（ここではＰ型）の半導体基板１１に形成されており、該半導体基板１１における第１主面Ｓ１上には、配線層１７が配置されている。なお、画素ピッチは、例えば４μｍ程度としている。

半導体基板１１には、画素１及び画素２のそれぞれにおいて、半導体基板１１の第１主面Ｓ１側に、第１主面Ｓ１から第２主面Ｓ２の方向に延びるＮ型半導体領域１２（第２導電型の第１の半導体領域）が設けられている。

半導体基板１１の各画素には、第２主面Ｓ２とＮ型半導体領域１２との間に、該Ｎ型半導体領域１２と接続されたＮ型半導体領域１３（第２の半導体領域）が設けられている。ここで、互いに隣接するＮ型半導体領域１３同士の間には、該Ｎ型半導体領域１３を設けない、又は不純物濃度が低いＮ型半導体領域で形成された領域である画素間分離領域３２がそれぞれ配設されている。

半導体基板１１における第２主面Ｓ２と各画素のＮ型半導体領域１３との間には、Ｐ型半導体領域１４（第３の半導体領域）が設けられている。

半導体基板１１の第１主面Ｓ１側には、各画素のＮ型半導体領域１２同士の間に、Ｐ型ウェル２２が配置されており、該Ｐ型ウェル２２には、トランジスタＴＲ１等を含む画素回路（ＴＲ１等）が形成されている。

半導体基板１１の第２主面Ｓ２には、Ｐ^＋型半導体領域１０が形成されている。該半導体基板１１において、第２主面Ｓ２に形成されたＰ^＋型半導体領域１０及びＰ型半導体領域１４によって挟まれた領域（ｐ⁻型半導体領域）と、Ｐ型半導体領域１４と、Ｎ型半導体領域１３とによって光電変換部ＰＤが形成される。特に、Ｐ^＋型半導体領域１０へのバイアス電圧（光電変換部ＰＤへの逆バイアス電圧）に依存して、Ｐ型半導体領域１４とＮ型半導体領域１３とでアバランシェ増倍領域ＡＭが形成され得る。すなわち、Ｐ型半導体領域１４とＮ型半導体領域１３とによってＡＰＤが形成され得る。なお、半導体基板１１は、例えば、Ｐ型のシリコンからなる半導体基板である。

Ｐ^＋型半導体領域１０には、光電変換部ＰＤへのバイアスが逆バイアスとなるように固定電位Ｖｐｄが印加されている。第２主面Ｓ２上の結晶欠陥で発生する暗電流を抑制するため、Ｐ^＋型半導体領域１０は不純物濃度を１０^１８ｃｍ^−３以上とし、電圧の印加時にも空乏化していないことが望ましい。また、Ｐ^＋型半導体領域１０の厚さを薄くすることにより、短波長の光に対しての感度を向上させることが可能となる。可視光の中でも、シリコンからなる半導体基板１１に対する進入長が短い青色の波長の光を検出するには、該Ｐ^＋型半導体領域１０は、第２主面Ｓ２から０．５μｍ以下の深さで形成することが望ましい。赤外光の検出を目的とする場合は、Ｐ^＋型半導体領域１０は０．５μｍ以上の深さで形成してもよい。逆に、紫外光の検出を目的とする場合は、受光部（光が入射する領域）に形成せずに、固定電位Ｖｐｄを印加するための電極の周囲にのみ形成してもよい。第２主面Ｓ２から入射した光は、光電変換部ＰＤによって光電変換され、信号電荷である電子正孔対が発生する。発生した信号電荷のうち、電子は電位勾配に沿って第１主面Ｓ１側に流れ、Ｎ型半導体領域１３を経由してＮ型半導体領域１２に移動する。

図３に、図１のＩ−Ｉ線上において、Ｐ^＋型半導体領域１０に固定電位Ｖｐｄを印加した場合のポテンシャル勾配を示す。

ここで、固定電位Ｖｐｄがブレークダウン電圧以上に設定された場合（以下、この場合をアバランシェ増倍駆動と呼ぶ。）は、光電変換された電荷は、Ｐ型半導体領域１４とＮ型半導体領域１３とによって形成されるアバランシェ増倍領域ＡＭにおいてアバランシェ増倍される。これにより、電子がＮ型半導体領域１２にまで到達する前に多数の信号電子を発生させることができるので、通常はノイズに埋もれて検出できないような微弱な光でも検出が可能となる。本実施形態に係る逆バイアス電位Ｖｐｄは、Ｐ型半導体領域１４とＮ型半導体領域１３とに対して逆バイアスとなる極性であり、その値は１０Ｖ〜１００Ｖ程度である。

一般に、光電変換部ＰＤを厚く形成することにより、第２主面Ｓ２から入射した光を光電変換できる確率が高くなる。可視光の波長帯域に対しての感度を確保するため、Ｐ^＋型半導体領域１０とＰ型半導体領域１４との間は２μｍ以上の厚さであることが望ましい。但し、赤外光の感度を向上するには、５μｍ以上の厚さとしてもよい。また、Ｐ^＋型半導体領域１０とＰ型半導体領域１４との間の不純物濃度は、基板１１と同程度の１０^１６ｃｍ^−３以下の低い不純物濃度（ｐ⁻）で設計する。すなわち、Ｐ型半導体領域１４と第２主面Ｓ２との間の不純物濃度は、Ｐ型半導体領域１４の不純物濃度よりも低い。これにより、光電変換部ＰＤにおいて発生した電子が再結合する確率を下げることができ、Ｎ型半導体領域１２にまで電子が到達する確率を上げることができる。

光を検出して発生した電子を、第１主面Ｓ１に配置され且つ各画素において第１主面Ｓ１に対してほぼ垂直に形成されたＮ型半導体領域１２に集めるために、Ｎ型半導体領域１３は、半導体基板１１の内部において第１主面Ｓ１及び第２主面Ｓ２に平行な方向に形成されている。Ｐ型半導体領域１４は、Ｎ型半導体領域１３とＰ^＋型半導体領域１０との間に形成されている。

Ｎ型半導体領域１３は、Ｎ型ウェル１５との導通を防ぐため、第１主面Ｓ１から１．５μｍ以上離れた深さで形成することが望ましい。また、Ｎ型半導体領域１３とＮ型ウェル１５との間にＰ型の半導体領域を設け、設けたＰ型の半導体領域によって導通を防止してもよい。

Ｐ型半導体領域１４及びＮ型半導体領域１３の不純物濃度は、アバランシェ増倍を発生させるためには、５×１０^１６ｃｍ^−３以上であることが望ましい。また、ツェナーブレークダウンを防止するためには、１０^１８ｃｍ^−３以下であることが望ましい。また、光電変換部ＰＤにおいて発生した電子を半導体基板１１の表面（第１主面Ｓ１）に集めるために、該光電変換部ＰＤ部に電界を印加することが望ましい。この場合、Ｐ型半導体領域１４を完全に空乏化させるために、該Ｐ型半導体領域１４の不純物量がＮ型半導体領域１３の不純物量を下回ることが望ましい。例えば、階段型接合を用いる場合には、Ｐ型半導体領域１４の不純物濃度をＮ１４、その厚さをＷ１４とし、一方、Ｎ型半導体領域１３の不純物濃度をＮ１３、その厚さをＷ１３とすると、Ｎ１４・Ｗ１４＜Ｎ１３・Ｗ１３の関係を有することが好ましい。Ｐ型半導体領域１４及びＮ型半導体領域１３の間の距離を、不純物濃度のピーク位置で０．５μｍ以上離すことにより、不純物の拡散による不純物濃度の相殺を防ぎ、アバランシェ増倍を起こすのに十分な不純物濃度を確保することが可能となる。

次に、Ｎ型半導体領域１３及びＮ型半導体領域１２において、図３に示すように、トランジスタＴＲ１のドレインに印加されるドレイン電位Ｖｄｄに対して、Ｐ^＋型半導体領域１０に固定電位Ｖｐｄを印加した状態で、Ｎ型半導体領域１３とＮ型半導体領域１２との間にポテンシャル障壁が発生していないことが望ましい。これにより、光検出後の信号電荷が撮像の複数フレームに亘って半導体基板１１の内部に残ることを防止できるので、残像を抑制することができる。また、Ｎ型半導体領域１２及びＮ型半導体領域１３は、１０^１６ｃｍ^−３以上の不純物濃度で形成し、特に、Ｎ型半導体領域１２は、深さ方向に応じて不純物濃度を変えて、第１主面Ｓ１側の不純物濃度を高めにするとよい。このようにすると、信号電荷である電子が半導体基板１１の表面（第１主面Ｓ１）に蓄積しやすくなるので、信号の読み出しが容易となる。なお、図３では、Ｎ型半導体領域１３とＮ型半導体領域１２とにかけてポテンシャルの勾配を与えていないが、Ｎ型半導体領域１３からＮ型半導体領域１２に向けてポテンシャルを上昇させて、電子をＮ型半導体領域１３へと移動しやすくすることにより、電子の転送効率を向上することが望ましい。

ここで、Ｐ型ウェル２２は、トランジスタＴＲ１を形成するためのウェル領域の一例である。アバランシェ増倍駆動時においても、Ｎ型チャネルのトランジスタＴＲ１を駆動する電圧を決めるには、Ｐ型ウェル２２の電位を固定しなければならない。このため、固定電位Ｖｐｄが印加されているＰ^＋型半導体領域１０とＰ型ウェル２２とを電気的に分離することが必要となる。従って、Ｎ型半導体領域１３は、十分な厚さ又は十分な不純物濃度を持つことが必要となる。例えば、Ｎ型半導体領域１３の厚さは、０．５μｍ以上で、且つ不純物濃度は１０^１７ｃｍ^−３以上が好ましい。

また、図１には示していないが、Ｎ型ウェル１５の内部にＰ型チャネルのトランジスタを形成することにより、ＣＭＯＳ回路を構成することができる。Ｎ型半導体領域１３は、上述したように、Ｎ型ウェル１５と電気的に分離できる深さに形成されることが好ましい。また、Ｎ型ウェル１５は、Ｎ型半導体領域１２とも電気的に分離される必要があり、双方の間にはＰ型半導体領域又はトレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）等を形成してもよい。

トランジスタＴＲ１は、Ｎ型半導体領域１２に流れ込んだ信号電荷を読み出すための画素回路の一部を構成する。トランジスタＴＲ１のゲート電極４０及び拡散領域（ソース領域及びドレイン領域）４１は、コンタクトプラグ２０を介して配線２１と接続される。

以上の構成により、本実施形態に係る固体撮像素子においては、ＡＰＤ及び画素回路が１つの半導体基板１１の内部に埋め込まれて形成され、且つ、画素回路が光電変換部ＰＤの下方に形成される。このため、高い開口率を維持しながらも、同一基板内にＡＰＤと画素回路とが構成される固体撮像素子を実現することができる。

さらに、Ｎ型半導体領域１３は、隣接する画素同士の電気的分離を確保するため、隣接する画素のＮ型半導体領域１３同士の間は、Ｐ型、又は不純物濃度が低いＮ型半導体領域で形成された画素間分離領域３２で分離されている。これにより、電子に対するポテンシャル障壁が設けられる。この構成により、ブレークダウンを起こさない電圧条件によって撮像を行えるようになり、通常の日中程度の明るさでも、混色を抑制した画像を取得することができる。但し、画素間の混色を防ぐために、隣接するＮ型半導体領域１３同士の距離を離せば離すほど、Ｐ^＋型半導体領域１０とＰ型ウェル２２との電気的な分離が困難となるため、注入濃度の最適化が必要となる。特に、画素を微細に作製する際に、画素間分離領域３２の幅を小さくするには、全画素のＮ型半導体領域１３を全面注入により形成し、その後、各画素間分離領域３２をＰ型の打ち返し注入によって形成することが望ましい。

（画素終端部の構成）
次に、図４及び図５を用いて、上述の画素１を用いた画素アレイ及び画素アレイにおける画素終端部（画素アレイ終端部）の構成の一例について説明する。

図４は、例えば、画素数が３×３の画素アレイ３０と画素終端部３とを含む平面構成を示している。便宜上、ここでは、画素アレイ３０にはＮ型半導体領域１２及びＮ型半導体領域１３のみを示している。第１主面Ｓ１の面内方向で画素アレイ３０の周囲を囲む画素終端部３には、第４の半導体領域の一例であるＮ型半導体領域１８が、第１主面Ｓ１と接すると共に、画素アレイ３０を囲むように配置されている。

図５は図４のＶ−Ｖ線における断面構成の一例を表している。Ｎ型半導体領域１８は、Ｐ型ウェル２２とＰ^＋型半導体領域１０とを電気的に分離するために、Ｎ型半導体領域１３又はＮ型半導体領域２３と接続されていることが好ましい。Ｎ型半導体領域１３は、画素終端部３において電界が集中して、電界強度が大きくなるため、該画素終端部３におけるブレークダウン電圧が画素部でのブレークダウン電圧よりも低くなる。これにより、画素１、２よりも先に当該画素終端部３においてブレークダウンが発生して、過剰に生じた電子が画素１等にリークしてしまうので、画像を出画できなくなる。また、Ｎ型半導体領域１８はＮ型半導体領域１３と接続されるため、アバランシェ増倍領域ＡＭにおけるＮ型半導体領域１３の不純物濃度が高くなる。これによっても、ブレークダウン電圧が低下しやすくなる。

このため、本実施形態においては、Ｎ型半導体領域１８の少なくとも一部は、平面視においてアバランシェ増倍領域ＡＭによって覆われていない構成とする。すなわち、Ｎ型半導体領域１３又はＰ型半導体領域１４におけるＮ型半導体領域１８と対向する画素終端部３側の領域において、Ｎ型半導体領域１３のＮ型の不純物濃度、又はＰ型の半導体領域１４のＰ型の不純物濃度を低く設定する構成を採る。

上述したように、本実施形態に係る固体撮像素子は、半導体基板１１の内部に読み出し回路を有しており、アバランシェ増倍領域ＡＭと電気的に分離されるには、Ｎ型半導体領域１３及びＰ型半導体領域１４は、共に半導体基板１１の２μｍ以上深い領域に形成されることが好ましい。特に、不純物注入によりＮ型半導体領域１３及びＰ型半導体領域１４を形成する場合に用いるレジスト膜の厚さは４μｍ以上であり、ベーク処理（例えばポストベーク）時の熱収縮により、レジスト端部の形状が変形することがある。これにより、半導体基板１１の第１主面Ｓ１側の浅い領域にも不純物領域が形成されてしまう場合がある。このため、熱収縮量が小さい材料をレジスト膜として用い、該レジスト膜における端部の変形を防止する方法を採ってもよい。

図５は、一例として、画素終端部３に含まれるＮ型半導体領域１３における、少なくともＮ型半導体領域１８との接続部分の領域のＮ型の不純物濃度を低くした場合の構成を示している。ここでは、Ｎ型半導体領域１３のうち、Ｎ型の不純物濃度を低濃度化した領域を第２導電型の第５の半導体領域であるＮ型半導体領域２３としている。この場合、ブレークダウン電圧が増大するように、Ｎ型半導体領域１８とＮ型半導体領域１３とが重ならないようにすることが望ましく、例えば、Ｎ型半導体領域１８とＮ型半導体領域１３との間の距離ｄ１は０．２５μｍとしている。

Ｐ型ウェル２２とＰ^＋型半導体領域１０とを電気的に分離するには、Ｎ型半導体領域２３は完全に空乏化しないようにする。このとき、Ｎ型半導体領域１３の空乏層の厚さをＷ、Ｎ型の不純物濃度をＮ１とし、一方、Ｎ型半導体領域２３の厚さをＤ、Ｎ型の不純物濃度をＮ２とすると、Ｎ２＞Ｎ１・Ｗ／Ｄとすることが望ましい。

Ｎ型半導体領域２３の形成方法としては、まず、半導体基板１１の第１主面Ｓ１側から、Ｎ型半導体領域２３を含むＮ型半導体領域１３の形成領域に、Ｎ型の不純物濃度Ｎ２で注入し、続いて、Ｎ型半導体領域１３にのみＮ型の不純物濃度の差分（｜Ｎ２−Ｎ１｜）で注入するとよい。

また、他の形成方法として、半導体基板１１の第１主面Ｓ１側から、Ｎ型半導体領域１３の形成領域にＮ型の不純物濃度Ｎ１で注入し、続いて、Ｎ型半導体領域２３の形成領域にＮ型の不純物濃度Ｎ２で注入する方法、また、半導体基板１１の第１主面Ｓ１側から、Ｎ型半導体領域１３及びＮ型半導体領域２３の両方の形成領域に、Ｎ型の不純物濃度Ｎ１を注入し、続いて、Ｎ型半導体領域２３にのみＰ型の不純物濃度（｜Ｎ１−Ｎ２｜）の打ち返し注入を実施する方法を用いてもよい。但し、上述したように、レジスト端の熱収縮のために、Ｎ型半導体領域２３の端部に浅いＮ型注入が行われてしまうため、半導体基板１１の表面の注入プロファイルが変わってしまうおそれがある。

ところで、図５に示すように、半導体基板１１の第１主面Ｓ１におけるＮ型半導体領域１８の外側の領域には、Ｎ型半導体領域１３よりも不純物深さが浅いＮ型半導体領域１９が形成されている。

このＮ型半導体領域１９に固定電圧（例えば、３．３Ｖ）を印加することにより、第１主面Ｓ１上の画素アレイ３０の外部の領域で発生する、表面欠陥に起因するリーク電流が画素アレイ３０に流れ込むことを抑制することができる。なお、Ｎ型半導体領域１８に表面欠陥に起因するリーク電流の排出機能を持たせることにより、該Ｎ型半導体領域１９を設けない構成としてもよい。

Ｎ型半導体領域１９を設ける場合は、該Ｎ型半導体領域１９は、Ｎ型半導体領域２３を形成する際のレジスト端から十分な距離を取ることが好ましい。このようにすると、Ｎ型半導体領域２３を形成する際のレジスト端の熱収縮の影響を受けないようにすることができる。

（画素終端部の第１変形例）
図６及び図７は、Ｎ型半導体領域１３及びＮ型半導体領域２３の注入工程において、レジスト端が熱収縮することにより、半導体基板１１にＮ型注入が浅く入ることを利用して、Ｐ型ウェル２２とＰ^＋型半導体領域１０とを電気的に分離する断面構成の一例を示している。ここでは、画素終端部３以外の構成は図５と同一であり、その説明は省略する。

図６に示すように、Ｎ型半導体領域１３ａは、Ｎ型半導体領域１３を形成する際の第１のレジストに対して行うポストベーク時に熱収縮（シュリンク）し、且つ、その開口端がテーパ状（外開きのテーパ）に開いたレジスト端により、不純物注入が斜めに浅く入った領域を表している。同様に、Ｎ型半導体領域２３ａは、Ｎ型半導体領域２３を形成する際の第２のレジストに対して行うポストベーク時の熱収縮し、且つ、その開口端がテーパ状（外開きのテーパ）に開いたレジスト端により、不純物注入が斜めに浅く入った領域を表している。

本変形例においては、ガードリングとして機能するＮ型半導体領域１８は、いずれも浅く注入されたＮ型半導体領域１３ａ及びＮ型半導体領域２３ａと重なる一方、Ｎ型半導体領域１３及びＮ型半導体領域２３とは重ならないように、当該Ｎ型半導体領域１８を浅く形成することにより、画素終端部３のアバランシェ増倍領域ＡＭにおいて不純物濃度が高くなることが抑制される。その結果、画素終端部３でのアバランシェブレークダウンの発生を防止することができる。

なお、第１変形例に係る画素終端部３の形成方法は、図５で説明した一実施形態と同様である。但し、Ｎ型半導体領域１８を形成する際のＮ型不純物の注入を浅くしている。

（画素終端部の第２変形例）
以下、画素終端部の第２変形例について図面を参照しながら説明する。

図８は、画素終端部３に含まれるＰ型半導体領域１４における、少なくともＮ型半導体領域１８と対向する領域のＰ型の不純物濃度を低くした場合の構成を示している。ここでは、Ｎ型半導体領域１８の少なくとも一部は、平面視においてＰ型半導体領域１４の他の部分と比べて不純物濃度が低い第１導電型の第６の半導体領域であるＰ型半導体領域２４によって覆われている。例えば、本変形例では、画素終端部３に含まれるＰ型半導体領域１４のうち、Ｐ型の不純物濃度を低濃度化した領域をＰ型半導体領域２４としている。

このように、Ｎ型半導体領域１８と直接に接続するＮ型半導体領域１３の不純物濃度を低くする構成に代えて、少なくともＮ型半導体領域１８と対向するＰ型半導体領域２４の不純物濃度を、隣接するＰ型半導体領域１４の不純物濃度よりも低くする構成とする。このような構成によっても、画素終端部３の電界が緩和されるので、ブレークダウン電圧の低下を防止することができ、すなわち、画素終端部３においてブレークダウンが生じにくくなる。

次に、図８に示すＰ型半導体領域２４の形成方法の一例について、図９を参照しながら説明する。

図９に示すように、まず、リソグラフィ法により、半導体基板１１の第１主面Ｓ１の上に、Ｐ型半導体領域２４を含むＰ型半導体領域１４の形成領域を開口する開口パターンを有するレジスト膜を形成し、形成したレジスト膜をベーク（ポストベーク）することにより、レジストパターン３１を形成する。

続いて、レジストパターン３１をマスクとして、所定の注入条件によりＰ型の不純物を半導体基板１１に注入することにより、Ｐ型半導体領域１４及びＰ型半導体領域２４を形成する。

このとき用いるレジストパターン３１におけるＰ型半導体領域２４の形成領域上の開口パターンを複数の短冊状となるように形成している。

このように、Ｐ型半導体領域２４を形成するレジストパターン３１の開口パターンを複数の短冊状に形成しているため、ポストベーク時のレジストの熱収縮を抑えることができる。その結果、半導体基板１１におけるレジスト端の下方の領域に形成される外開きのテーパ状に斜めに浅く注入される領域２４ａを、Ｐ型半導体領域２４の形成領域から外すことができる。その上、Ｐ型半導体領域２４の形成領域は、複数の短冊状の開口パターンで覆われるため、当該形成領域にＰ型半導体領域１４よりも不純物濃度が低いＰ型半導体領域２４を確実に形成することができる。

（画素終端部の第３変形例）
以下、画素終端部の第３変形例について図面を参照しながら説明する。

図１０は、画素終端部３に含まれるＰ型半導体領域１４において、その少なくともＮ型半導体領域１８と対向する領域を設けない構成を示している。従って、ここでは、Ｎ型半導体領域１８の少なくとも一部は、平面視においてＰ型半導体領域１４によって覆われていない。例えば、本変形例では、画素終端部３に含まれるＰ型半導体領域１４を設けない領域を第１導電型の第７の半導体領域であるＰ型半導体領域１４ａとしている。

このように、少なくともＮ型半導体領域１８と対向するＰ型半導体領域１４ａの不純物濃度を、隣接するＰ型半導体領域１４の不純物濃度よりも低くする構成とする。ここでは、該Ｐ型半導体領域１４ａは、Ｐ型の半導体基板１１自体であってもよい。

このような構成によっても、画素終端部３における電界が緩和されるので、ブレークダウン電圧の低下を防止することができ、すなわち、画素終端部３においてブレークダウンが生じにくくなる。

この場合、Ｐ型半導体領域１４を形成するレジストパターン端部の形状がベーク処理時の熱収縮により変形し、半導体基板１１の第１主面Ｓ１側の浅い領域に、Ｐ型不純物が入る場合がある。この場合に、浅く入ったＰ型不純物とＮ型半導体領域１３とが重なる領域においてキャリアの相殺が起こるため、Ｐ型ウェル２２とＰ^＋型半導体領域１０との電気的な分離が保たれるように、Ｎ型半導体領域１３の濃度を設定することが好ましい。また、この場合に、熱収縮量が小さい材料をレジスト膜として用い、該レジスト膜における端部の変形を防止する方法を採ってもよい。

画素終端部３にＰ型半導体領域１４ａを形成する方法は、Ｐ型半導体領域１４を画素終端部３の内側にのみ開口パターンを持つレジストパターンを用いて選択的注入により形成してもよく、また、画素終端部３を含め、画素アレイ部３０の全面に亘ってＰ型半導体領域１４を形成した後、画素終端部３に形成されたＰ型半導体領域１４に対してＮ型の不純物で打ち返しの注入を行ってもよい。

なお、本開示では、以下のような構成としてもよい。

（１）固体撮像素子は、
第１主面（Ｓ１）及び該第１主面（Ｓ１）と対向し且つ光が入射する第２主面（Ｓ２）を有する第１導電型の半導体基板（１１）を備えており、
半導体基板（１１）には、複数の画素（１、２）を含む画素アレイ（３０）が配置され、
半導体基板（１１）の第１主面（Ｓ１）上には配線層が設けられており、
半導体基板（１１）は、
画素ごとに配置され、第１主面（Ｓ１）から第２主面（Ｓ２）の方向に延びる第２導電型の第１の半導体領域（１２）と、
画素ごとに第２主面（Ｓ２）と第１の半導体領域（１２）との間に配置されると共に、第１の半導体領域（１２）と接続された第２導電型の第２の半導体領域（１３）と、
第２主面（Ｓ２）と第２の半導体領域（１３）との間に配置された第１導電型の第３の半導体領域（１４）と、
画素ごとに、第１主面（Ｓ１）側のウェル領域に配置された画素回路（ＴＲ１）と、
第１主面（Ｓ１）の面内で画素アレイ（３０）を囲むように配置され、第２の半導体領域（１３）と接続された第２導電型の第４の半導体領域（１８）とを有し、
第２の半導体領域（１３）と第３の半導体領域（１４）とは、アバランシェ増倍領域（ＡＭ）を構成しており、
第２の半導体領域（１３）における第４の半導体領域（１８）との対向部分は当該第２の半導体領域（１３）の他の部分と比べて不純物濃度が低いか、又は第３の半導体領域（１４）における第４の半導体領域（１８）との対向部分は当該第３の半導体領域（１４）の他の部分と比べて不純物濃度が低い。

（２）上記（１）に記載の固体撮像素子において、
第２の半導体領域（１３）における第４の半導体領域（１８）との対向部分は、当該第２の半導体領域（１３）の他の部分と比べて不純物濃度が低い第２導電型の第５の半導体領域（２３）である。

（３）上記（２）に記載の固体撮像素子において、
第４の半導体領域（１８）は、第５の半導体領域（２３）の第１主面（Ｓ１）に対して斜めに延びる部分（２３ａ）と接続されている。

（４）上記（１）に記載の固体撮像素子において、
第３の半導体領域（１４）における第４の半導体領域（１８）との対向部分は、当該第３の半導体領域（１４）の他の部分と比べて不純物濃度が低い第１導電型の第６の半導体領域（２４）である。

（５）上記（４）に記載の固体撮像素子において、
第３の半導体領域（１４）における第４の半導体領域（１８）との対向部分は、第６の半導体領域（２４）を設けない第１導電型の第７の半導体領域（１４ａ）である。

（６）上記（１）〜（５）のいずれか１項に記載の固体撮像素子において、
第３の半導体領域（１４）と第２主面（Ｓ２）との間の領域の不純物濃度は、第３の半導体領域（１４）の不純物濃度よりも低い。

本開示に係る固体撮像素子は、高感度な固体撮像装置等に適用が可能である。

１、２ 画素
３ 画素終端部
１０ Ｐ^＋型半導体領域
１１ 半導体基板
Ｓ１ 第１主面
Ｓ２ 第２主面
１２ Ｎ型半導体領域（第１の半導体領域）
１３ Ｎ型半導体領域（第２の半導体領域）
１４ Ｐ型半導体領域（第３の半導体領域）
１４ａ Ｐ型半導体領域（第７の半導体領域）
１５ Ｎ型ウェル
１７ 配線層
１８ Ｎ型半導体領域（第４の半導体領域）
２２ Ｐ型ウェル
２３ Ｎ型半導体領域（第５の半導体領域）
２４ Ｐ型半導体領域（第６の半導体領域）
３０ 画素アレイ
３１ レジストパターン（短冊状部分を含む）
３２ 画素間分離領域
ＡＭ アバランシェ増倍領域

Claims (9)

1. 第１主面及び該第１主面と対向し且つ光が入射する第２主面を有する第１導電型の半導体基板を備え、
   前記半導体基板には、複数の画素を含む画素アレイが配置され、
   前記半導体基板の前記第１主面上には配線層が設けられており、
   前記半導体基板は、
   前記画素ごとに配置され、前記第１主面から前記第２主面の方向に延びる第２導電型の第１の半導体領域と、
   前記画素ごとに前記第２主面と前記第１の半導体領域との間に配置されると共に、前記第１の半導体領域と接続された第２導電型の第２の半導体領域と、
   前記第２主面と前記第２の半導体領域との間に配置された第１導電型の第３の半導体領域と、
   前記画素ごとに、前記第１主面側のウェル領域に配置された画素回路と、
   前記第１主面の面内で前記画素アレイを囲むように配置され、前記第２の半導体領域と接続された第２導電型の第４の半導体領域とを有し、
   前記第２の半導体領域と前記第３の半導体領域とは、アバランシェ増倍領域を構成しており、
   平面視において、前記第４の半導体領域の少なくとも一部は、前記アバランシェ増倍領域によって覆われていない、固体撮像素子。
2. 請求項１に記載の固体撮像素子において、
   平面視において、前記第４の半導体領域の少なくとも一部は、前記第２の半導体領域と比べて不純物濃度が低い第２導電型の第５の半導体領域によって覆われている、固体撮像素子。
3. 請求項２に記載の固体撮像素子において、
   前記第４の半導体領域は、前記第５の半導体領域の前記第１主面に対して斜めに延びる部分と接続されている、固体撮像素子。
4. 請求項１に記載の固体撮像素子において、
   平面視において、前記第４の半導体領域の少なくとも一部は、前記第３の半導体領域の他の部分と比べて不純物濃度が低い第１導電型の第６の半導体領域によって覆われている、固体撮像素子。
5. 請求項１に記載の固体撮像素子において、
   平面視において、前記第４の半導体領域の少なくとも一部は、前記第３の半導体領域によって覆われていない、固体撮像素子。
6. 請求項１〜５のいずれか１項に記載の固体撮像素子において、
   前記第３の半導体領域と前記第２主面との間の領域の不純物濃度は、前記第３の半導体領域の不純物濃度よりも低い、固体撮像素子。
7. 請求項１〜６のいずれか１項に記載の固体撮像素子において、
   前記半導体基板は、前記第２の半導体領域同士の間に配置された画素間分離領域を有しており、
   前記画素間分離領域は、第１導電型か、又は前記第２の半導体領域の不純物濃度よりも低い濃度の第２導電型である、固体撮像素子。
8. 請求項２に記載の固体撮像素子の製造方法であって、
   リソグラフィ法により、前記半導体基板の前記第１主面の上に、前記第２の半導体領域及び第５の半導体領域を含む形成領域を開口する開口パターンを有する第１のレジスト膜を形成する工程と、
   形成した前記第１のレジスト膜をベークすることにより、熱収縮した第１のレジストパターンを形成する工程と、
   前記第１のレジストパターンをマスクとして、第２導電型の不純物を注入することにより、前記第５の半導体領域を形成する工程と、
   リソグラフィ法により、前記半導体基板の前記第１主面の上に、前記第２の半導体領域の形成領域を開口する開口パターンを有する第２のレジスト膜を形成する工程と、
   形成した前記第２のレジスト膜をベークすることにより、熱収縮した第２のレジストパターンを形成する工程と、
   前記第２のレジストパターンをマスクとして、第２導電型の不純物を注入することにより、前記第２の半導体領域を形成する工程とを備え、
   前記第２の半導体領域を形成する工程における前記第２導電型の不純物の濃度は、前記第５の半導体領域の不純物濃度と前記第２の半導体領域の不純物濃度との差分とする、固体撮像素子の製造方法。
9. 請求項４に記載の固体撮像素子の製造方法であって、
   リソグラフィ法により、前記半導体基板の前記第１主面の上に、前記第６の半導体領域を含む前記第３の半導体領域の形成領域を開口する開口パターンを有するレジスト膜を形成する工程と、
   形成した前記レジスト膜をベークすることにより、レジストパターンを形成する工程と、
   前記レジストパターンをマスクとして、第１導電型の不純物を注入することにより、前記第３の半導体領域及び第６の半導体領域を形成する工程とを備え、
   前記レジスト膜における前記第６の半導体領域の形成領域上の開口パターンは、開口部が複数の短冊状に設けられている、固体撮像素子の製造方法。

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