JP7471817B2 - 増倍型イメージセンサ - Google Patents

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Description

本発明は、増倍型イメージセンサに関する。
増倍型のイメージセンサとして、特許文献１には、アバランシェ増倍領域が形成された半導体層を備える固体撮像素子が記載されている。特許文献１に記載の固体撮像素子の一例では、半導体層に設けられた複数の画素のそれぞれが、ｐ型の半導体領域と、ｐ型の半導体領域内に形成され、ｐ型の半導体領域の一部分と共にアバランシェ増倍領域を形成するｎ型の半導体領域と、ｐ型の半導体領域のうちのｐ－型半導体領域内に形成され、画素回路の一部分を構成するｐ型のウェル領域と、を有しており、ｎ型の半導体領域が、複数の画素のそれぞれごとに分割されている。
国際公開２０１７／０４３０６８号
しかしながら、特許文献１に記載の固体撮像素子の一例では、アバランシェ増倍領域にブレークダウン電圧以上の電圧が印加されるようにｐ型の半導体領域に電圧が印加された際に画素回路の耐圧性を確保するためには、隣り合うｎ型の半導体領域の間の領域（画素間分離領域）を空乏化する必要があり、実現性において難易度が高いと想定される。
本発明は、画素回路の耐圧性を確保することができる増倍型イメージセンサを提供することを目的とする。
本発明の増倍型イメージセンサは、第１表面、及び第１表面とは反対側の第２表面を有し、第１表面に沿うように配置された複数の画素を含む半導体層と、第２表面に設けられた配線層と、を備え、複数の画素のそれぞれは、第１導電型の第１半導体領域と、第１半導体領域の少なくとも一部分に対して第２表面側に形成され、複数の画素のそれぞれごとに分割された第２導電型の第２半導体領域と、第１半導体領域から分離されるように第２半導体領域内に形成され、画素回路の一部分を構成する第１導電型のウェル領域と、を有し、第１半導体領域の少なくとも一部分、及び第２半導体領域の少なくとも一部分は、アバランシェ増倍領域を形成している。
この増倍型イメージセンサでは、複数の画素のそれぞれにおいて、第１導電型の第１半導体領域の少なくとも一部分、及び複数の画素のそれぞれごとに分割された第２導電型の第２半導体領域の少なくとも一部分によって、アバランシェ増倍領域が形成されており、画素回路の一部分を構成する第１導電型のウェル領域が、第１導電型の第１半導体領域から分離されるように、第２導電型の第２半導体領域内に形成されている。これにより、アバランシェ増倍領域にブレークダウン電圧以上の電圧が印加されるように第１半導体領域に電圧が印加された際に画素回路が当該電圧の影響を受け難くなる。よって、この増倍型イメージセンサによれば、画素回路の耐圧性を確保することができる。
本発明の増倍型イメージセンサでは、第２半導体領域は、第１半導体領域における一部分以外の部分によって、複数の画素のそれぞれごとに分割されていてもよい。これにより、隣り合う画素の間においてクロストークが発生するのを抑制することができる。
本発明の増倍型イメージセンサでは、第２半導体領域は、第２表面側に開口するように半導体層に形成されたトレンチによって、複数の画素のそれぞれごとに分割されていてもよい。これにより、隣り合う画素の間においてクロストークが発生するのを抑制することができる。
本発明の増倍型イメージセンサでは、ウェル領域は、トレンチから離れるように第２半導体領域内に形成されていてもよい。これにより、画素回路の耐圧性の確保の確実化を図ることができる。
本発明の増倍型イメージセンサでは、ウェル領域は、トレンチに接するように第２半導体領域内に形成されていてもよい。これにより、複数の画素の配置の高密度化、すなわち、イメージセンサとしての開口率の向上を図ることができる。
本発明の増倍型イメージセンサでは、第２半導体領域は、第１表面に垂直な方向から見た場合における第２半導体領域の中央部において、配線層と電気的に接続されていてもよい。これにより、複数の画素のそれぞれにおいて発生した電荷をバランス良く配線層に送ることができる。
本発明の増倍型イメージセンサでは、複数の画素のそれぞれは、ウェル領域として、第２半導体領域内において互いに分割された複数のウェル領域を有してもよい。これにより、複数のウェル領域のそれぞれにおいて独立した電圧を画素回路に印加することができる。
本発明によれば、画素回路の耐圧性を確保することができる増倍型イメージセンサを提供することが可能となる。
第１実施形態の増倍型イメージセンサの一部分の断面図である。 図１に示される増倍型イメージセンサの半導体層の一部分の底面図である。 図１に示される増倍型イメージセンサの一部分の平面図である。 第２実施形態の増倍型イメージセンサの一部分の断面図である。 図４に示される増倍型イメージセンサの半導体層の一部分の底面図である。 第３実施形態の増倍型イメージセンサの一部分の断面図である。 図６に示される増倍型イメージセンサの半導体層の一部分の底面図である。 第１変形例の増倍型イメージセンサの半導体層の一部分の底面図である。 第２変形例の増倍型イメージセンサの一部分の断面図である。 図９に示される増倍型イメージセンサの半導体層の一部分の底面図である。 第３変形例の増倍型イメージセンサの一部分の断面図である。 図１１に示される増倍型イメージセンサの半導体層の一部分の底面図である。
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
［第１実施形態］
図１及び図２に示されるように、増倍型イメージセンサ１Ａは、半導体層２を備えている。半導体層２は、第１表面２ａ、及び第１表面２ａとは反対側の第２表面２ｂを有している。半導体層２は、第１表面２ａに沿うように配置された複数の画素２０を含んでいる。複数の画素２０は、例えばマトリックス状に配置されている。
各画素２０は、第１導電型の第１半導体領域２Ａと、第２導電型の第２半導体領域２Ｂと、を有している。第１半導体領域２Ａは、ｐ＋型半導体領域２１、ｐ－型半導体領域２２及びｐ型半導体領域２３によって構成されている。第２半導体領域２Ｂは、ｎ－型半導体領域２４、ｎ型半導体領域２５及びｎ型半導体領域２６によって構成されている。
ｐ＋型半導体領域２１は、第１表面２ａに沿った層状の領域であり、複数の画素２０に渡って形成されている（すなわち、半導体層２において一続きとなっている）。一例として、ｐ＋型半導体領域２１の不純物濃度は１×１０１８ｃｍ－３以上であり、ｐ＋型半導体領域２１の厚さは１．０μｍ程度である。
ｐ－型半導体領域２２は、ｐ＋型半導体領域２１から第２表面２ｂに至る領域であり、複数の画素２０に渡って形成されている。一例として、ｐ－型半導体領域２２の不純物濃度は１×１０１６ｃｍ－３以下であり、ｐ－型半導体領域２２の厚さは１０μｍ程度である。
ｐ型半導体領域２３は、ｐ－型半導体領域２２内において第１表面２ａに略平行に広がる層状の領域であり、複数の画素２０に渡って形成されている。一例として、ｐ型半導体領域２３の不純物濃度は５×１０１６ｃｍ－３以上且つ１×１０１８ｃｍ－３以下であり、ｐ型半導体領域２３の厚さは１．０μｍ程度である。
ｎ－型半導体領域２４は、ｐ－型半導体領域２２のうちｐ型半導体領域２３よりも第２表面２ｂ側に位置する部分内において第２表面２ｂに至る領域であり、画素２０ごとに分割されている。ｎ－型半導体領域２４の不純物濃度は１×１０１６ｃｍ－３以下であり、ｎ－型半導体領域２４の厚さは１．０μｍ程度である。
ｎ型半導体領域２５は、ｎ－型半導体領域２４における第１表面２ａ側の端部に沿った層状の領域であり、画素２０ごとに分割されている。ｎ型半導体領域２５の不純物濃度は５×１０１６ｃｍ－３以上且つ１×１０１８ｃｍ－３以下であり、ｎ型半導体領域２５の厚さは１．０μｍ程度である。
ｎ型半導体領域２６は、第１表面２ａに垂直な方向から見た場合におけるｎ－型半導体領域２４の中央部において第２表面２ｂに沿った領域である。ｎ型半導体領域２６の不純物濃度は１×１０１６ｃｍ－３以上であり、ｎ型半導体領域２６の厚さは０．５μｍ程度である。
半導体層２では、第２半導体領域２Ｂは、第１半導体領域２Ａの一部分に対して第２表面２ｂ側に形成されており、画素２０ごとに分割されている。第２半導体領域２Ｂは、第１半導体領域２Ａの他の一部分によって、画素２０ごとに分割されている。具体的には、隣り合う画素２０において、一方の画素２０の第２半導体領域２Ｂと他方の画素２０の第２半導体領域２Ｂとの間に、ｐ－型半導体領域２２の一部分（ｐ－型半導体領域２２のうち第１表面２ａに垂直な方向から見た場合にｎ型半導体領域２５と重なる部分以外の部分）が配置されている。
各画素２０では、ｐ－型半導体領域２２及びｐ型半導体領域２３のうち第１表面２ａに垂直な方向から見た場合にｎ型半導体領域２５と重なる部分、並びに、ｎ型半導体領域２５によって、光電変換領域が形成されている。また、各画素２０では、ｐ型半導体領域２３のうち第１表面２ａに垂直な方向から見た場合にｎ型半導体領域２５と重なる部分、ｎ型半導体領域２５、及び、ｐ－型半導体領域２２のうちそれらの間の部分によって、アバランシェ増倍領域が形成されている。つまり、第１半導体領域２Ａの一部分及び第２半導体領域２Ｂの一部分によって、アバランシェ増倍領域が形成されている。アバランシェ増倍領域は、電荷をアバランシェ増倍させる機能を有する領域であって、アバランシェ増倍領域に形成されたｐｎ接合に対して所定値の逆方向バイアスが印加された場合に３×１０５～４×１０５Ｖ／ｃｍの電界強度を発生し得る領域である。
各画素２０は、第１導電型のウェル領域として、ｐ型ウェル領域２７を有している。ｐ型ウェル領域２７は、ｎ－型半導体領域２４内において第２表面２ｂに至る領域であり、第２表面２ｂ側を除き、ｎ－型半導体領域２４に覆われている。つまり、ｐ型ウェル領域２７は、第１半導体領域２Ａから分離されるように（すなわち、第１半導体領域２Ａから物理的にも電気的にも分離されるように）第２半導体領域２Ｂ内に形成されている。本実施形態では、ｐ型ウェル領域２７は、第１表面２ａに垂直な方向から見た場合にｎ型半導体領域２６を囲むように環状に延在している。
ｐ型ウェル領域２７は、複数の画素回路５０の一部分を構成している。各画素回路５０は、ｐ型ウェル領域２７内に形成された１対のチャネル領域（ソース領域及びドレイン領域）５１と、ゲート電極５２と、を有するｎ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。各画素回路５０は、ｎ－型半導体領域２４に流れ込んだ信号電荷を、ｎ型半導体領域２６を介して読み出すためのトランジスタの他、増幅用のトランジスタ、リセット用のトランジスタ等を構成している。
以上のように構成された半導体層２は、一例として、次のように製造される。まず、エピタキシャル成長法によって、ｐ＋型半導体領域２１となる基板上にｐ－型半導体領域２２が形成される。続いて、イオン注入法によって、ｐ－型半導体領域２２内にｐ型半導体領域２３が形成される。続いて、フォトリソグラフィによるパターンニング及びイオン注入法等によって、ｐ－型半導体領域２２内に複数のｎ－型半導体領域２４及び複数のｎ型半導体領域２５が形成される。続いて、フォトリソグラフィによるパターンニング及びイオン注入法等によって、各ｎ－型半導体領域２４内にｎ型半導体領域２６及びｐ型ウェル領域２７が形成される。続いて、フォトリソグラフィによるパターンニング及びイオン注入法等によって、各ｐ型ウェル領域２７内に複数のチャネル領域５１が形成される。最後に、研磨によって基板が薄型化され、ｐ＋型半導体領域２１が形成される。なお、ｐ－型半導体領域２２及びｐ型半導体領域２３は、エピタキシャル成長法によって、ｐ＋型半導体領域２１となる基板上に形成されてもよい。
増倍型イメージセンサ１Ａは、配線層３を更に備えている。配線層３は、半導体層２の第２表面２ｂに設けられている。配線層３は、絶縁層３１と、複数の配線３２と、複数のコンタクトプラグ３３と、を有している。複数の配線３２及び複数のコンタクトプラグ３３は、絶縁層３１内に形成されている。ｎ型半導体領域２６は、コンタクトプラグ３３を介して、対応する配線３２と電気的に接続されている。つまり、第２半導体領域２Ｂは、第１表面２ａに垂直な方向から見た場合における第２半導体領域２Ｂの中央部において、配線層３と電気的に接続されている。画素回路５０の各部は、コンタクトプラグ３３を介して、対応する配線３２と電気的に接続されている。各配線３２は、例えば、増倍型イメージセンサ１ＡのＣＭＯＳ読出し回路部と電気的に接続されている。
増倍型イメージセンサ１Ａは、電極層４を更に備えている。図１及び図３に示されるように、電極層４は、半導体層２の第１表面２ａに設けられている。電極層４は、ｐ＋型半導体領域２１と電気的に接続されている。電極層４は、複数の開口４ａを有している。各開口４ａは、第１表面２ａに垂直な方向から見た場合に各画素２０のｎ型半導体領域２５と重なっている。電極層４は、例えば金属からなり、複数の開口４ａが形成されるように、例えば格子状に延在している。各開口４ａは、各画素２０の光入射開口として機能する。
以上のように構成された増倍型イメージセンサ１Ａは、次のように動作する。すなわち、アバランシェ増倍領域に形成されたｐｎ接合に対して所定値の逆方向バイアスが印加されるように（すなわち、アバランシェ増倍領域にブレークダウン電圧以上の電圧が印加されるように）、電極層４を介してｐ＋型半導体領域２１に電圧が印加されると、各画素２０のアバランシェ増倍領域に３×１０５～４×１０５Ｖ／ｃｍの電界強度が発生する。この状態で、電極層４の各開口４ａを介して各画素２０の光電変換領域に光が入射すると、各画素２０では、光吸収によって発生した電荷がアバランシェ増倍され、増倍された信号電荷がｎ－型半導体領域２４に流れ込んで複数の画素回路５０によって読み出される。
以上説明したように、増倍型イメージセンサ１Ａでは、各画素２０において、ｐ型の第１半導体領域２Ａの一部分、及び画素２０ごとに分割されたｎ型の第２半導体領域２Ｂの一部分によって、アバランシェ増倍領域が形成されており、複数の画素回路５０の一部分を構成するｐ型ウェル領域２７が、ｐ型の第１半導体領域２Ａから分離されるように、ｎ型の第２半導体領域２Ｂ内に形成されている。これにより、アバランシェ増倍領域にブレークダウン電圧以上の電圧が印加されるように第１半導体領域２Ａに電圧が印加された際に各画素回路５０が当該電圧の影響を受け難くなる。よって、増倍型イメージセンサ１Ａによれば、各画素回路５０の耐圧性を確保することができる。
また、増倍型イメージセンサ１Ａでは、第２半導体領域２Ｂが、第１半導体領域２Ａの他の一部分によって、画素２０ごとに分割されている。これにより、隣り合う画素２０の間においてクロストークが発生するのを抑制することができる。
また、増倍型イメージセンサ１Ａでは、第２半導体領域２Ｂが、第１表面２ａに垂直な方向から見た場合における第２半導体領域２Ｂの中央部において、配線層３と電気的に接続されている。これにより、各画素２０において発生した電荷をバランス良く配線層３に送ることができる。
［第２実施形態］
図４及び図５に示されるように、増倍型イメージセンサ１Ｂは、第２半導体領域２Ｂがトレンチ６０によって画素２０ごとに分割されている点で、上述した増倍型イメージセンサ１Ａと相違している。増倍型イメージセンサ１Ｂでは、第２表面２ｂ側に開口するように半導体層２にトレンチ６０が形成されている。トレンチ６０は、第１表面２ａに垂直な方向から見た場合に隣り合う画素２０の間を通るように、例えば格子状に延在している。トレンチ６０は、内面に沿って形成された絶縁膜６１と、内部に配置された金属部材６２と、を有している。なお、金属部材６２の代わりに、絶縁部材等がトレンチ６０内に配置されていてもよい。
増倍型イメージセンサ１Ｂでは、トレンチ６０の底面がｐ型半導体領域２３よりも第１表面２ａ側に位置することで、第２半導体領域２Ｂ（具体的には、ｎ－型半導体領域２４及びｎ型半導体領域２５）が画素２０ごとに分割されている。トレンチ６０の底面の位置は、少なくとも第２半導体領域２Ｂを画素２０ごとに分割する位置であればよく、例えばｐ型半導体領域２３に至っていなくてもよい。ｐ型ウェル領域２７は、トレンチ６０から離れるように第２半導体領域２Ｂ内（具体的には、ｎ－型半導体領域２４内）に形成されている。ｐ型ウェル領域２７は、第２表面２ｂ側を除き、ｎ－型半導体領域２４に覆われている。
増倍型イメージセンサ１Ｂでは、上述した増倍型イメージセンサ１Ａと同様に、各画素２０において、ｐ型の第１半導体領域２Ａの一部分、及び画素２０ごとに分割されたｎ型の第２半導体領域２Ｂの一部分によって、アバランシェ増倍領域が形成されており、複数の画素回路５０の一部分を構成するｐ型ウェル領域２７が、ｐ型の第１半導体領域２Ａから分離されるように、ｎ型の第２半導体領域２Ｂ内に形成されている。これにより、アバランシェ増倍領域にブレークダウン電圧以上の電圧が印加されるように第１半導体領域２Ａに電圧が印加された際に各画素回路５０が当該電圧の影響を受け難くなる。よって、増倍型イメージセンサ１Ｂによれば、各画素回路５０の耐圧性を確保することができる。
また、増倍型イメージセンサ１Ｂでは、第２半導体領域２Ｂが、第２表面２ｂ側に開口するように半導体層２に形成されたトレンチ６０によって、画素２０ごとに分割されている。これにより、隣り合う画素２０の間においてクロストークが発生するのを抑制することができる。
また、増倍型イメージセンサ１Ｂでは、ｐ型ウェル領域２７が、トレンチ６０から離れるように第２半導体領域２Ｂ内に形成されている。これにより、複数の画素回路５０の耐圧性の確保の確実化を図ることができる。
［第３実施形態］
図６及び図７に示されるように、増倍型イメージセンサ１Ｃは、ｐ型ウェル領域２７がトレンチ６０に接するように第２半導体領域２Ｂ内に形成されている点で、上述した増倍型イメージセンサ１Ｂと相違している。増倍型イメージセンサ１Ｃでは、ｐ型ウェル領域２７が、トレンチ６０に接するようにｎ－型半導体領域２４内に形成されている。ｐ型ウェル領域２７は、第２表面２ｂ側を除き、ｎ－型半導体領域２４及びトレンチ６０に覆われている。
増倍型イメージセンサ１Ｃでは、上述した増倍型イメージセンサ１Ａと同様に、各画素２０において、ｐ型の第１半導体領域２Ａの一部分、及び画素２０ごとに分割されたｎ型の第２半導体領域２Ｂの一部分によって、アバランシェ増倍領域が形成されており、複数の画素回路５０の一部分を構成するｐ型ウェル領域２７が、ｐ型の第１半導体領域２Ａから分離されるように、ｎ型の第２半導体領域２Ｂ内に形成されている。これにより、アバランシェ増倍領域にブレークダウン電圧以上の電圧が印加されるように第１半導体領域２Ａに電圧が印加された際に各画素回路５０が当該電圧の影響を受け難くなる。よって、増倍型イメージセンサ１Ｃによれば、各画素回路５０の耐圧性を確保することができる。
また、増倍型イメージセンサ１Ｃでは、上述した増倍型イメージセンサ１Ｂと同様に、第２半導体領域２Ｂが、第２表面２ｂ側に開口するように半導体層２に形成されたトレンチ６０によって、画素２０ごとに分割されている。これにより、隣り合う画素２０の間においてクロストークが発生するのを抑制することができる。
また、増倍型イメージセンサ１Ｃでは、ｐ型ウェル領域２７が、トレンチ６０に接するように第２半導体領域２Ｂ内に形成されている。これにより、複数の画素２０の配置の高密度化、すなわち、イメージセンサとしての開口率の向上を図ることができる。
［変形例］
本発明は、上述した第１実施形態～第３実施形態に限定されない。例えば、図８に示されるように、各画素２０が、第２半導体領域２Ｂ内において互いに分割された複数のｐ型ウェル領域２７を有していてもよい。図８に示される例では、複数のｐ型ウェル領域２７がｎ－型半導体領域２４内に形成されており、各ｐ型ウェル領域２７が画素回路５０を構成している。これにより、各ｐ型ウェル領域２７において独立した電圧を画素回路５０に印加することができる。
また、図９及び図１０に示されるように、ｐ型ウェル領域２７内にｎ型ウェル領域２８が形成されることで、ｐ型ウェル領域２７が画素回路５０の一部分を構成していてもよい。図９及び図１０に示される例では、一方の画素回路５０が、ｐ型ウェル領域２７内に形成された１対のチャネル領域（ソース領域及びドレイン領域）５１と、ゲート電極５２と、を有するｎ型のＭＯＳＦＥＴであり、他方の画素回路５０が、ｎ型ウェル領域２８内に形成された１対のチャネル領域（ソース領域及びドレイン領域）５３と、ゲート電極５２と、を有するｐ型のＭＯＳＦＥＴである。
また、図１１及び図１２に示されるように、各画素２０において、第２半導体領域２Ｂが、第１表面２ａに垂直な方向から見た場合における第２半導体領域２Ｂの端部において、配線層３と電気的に接続されていてもよい。図１１及び図１２に示される例では、第１表面２ａに垂直な方向から見た場合に、ｎ－型半導体領域２４内に形成されたｐ型ウェル領域２７が孔を有しておらず、ｎ型半導体領域２６がｎ－型半導体領域２４の端部に位置している。
また、電極層４は、複数の画素２０を囲むように、ｐ＋型半導体領域２１上に枠状に形成されてもよい。また、電極層４は、導電性及び光透過性を有する材料（例えば、ＩＴＯ等）によって、ｐ＋型半導体領域２１上に層状に形成されていてもよい。また、電極層４に代えて、トレンチ６０内の金属部材６２、又は半導体層２の第２表面２ｂから第１表面２ａ側に延在する貫通電極を介して、第１半導体領域２Ａに対して電圧が印加されてもよい。
また、半導体層２にｎ型半導体領域２５が形成されておらず、各画素２０において、ｐ型半導体領域２３のうち第１表面２ａに垂直な方向から見た場合にｎ－型半導体領域２４と重なる部分、ｎ－型半導体領域２４における第１表面２ａ側の端部、及び、ｐ－型半導体領域２２のうちそれらの間の部分によって、アバランシェ増倍領域が形成されていてもよい。また、画素回路５０は、ＭＯＳＦＥＴに限定されず、ＪＦＥＴ（junction field-effect transistor）、バイポーラトランジスタ等であってもよい。また、ｐ型及びｎ型の各導電型は、上述したものに対して逆であってもよい。つまり、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。また、複数の画素２０は、半導体層２の第１表面２ａに沿うように１次元に配置されていてもよい。
１Ａ，１Ｂ，１Ｃ…増倍型イメージセンサ、２…半導体層、２ａ…第１表面、２ｂ…第２表面、２Ａ…第１半導体領域、２Ｂ…第２半導体領域、３…配線層、２０…画素、２７…ｐ型ウェル領域（ウェル領域）、５０…画素回路、６０…トレンチ。

Claims (8)

  1. 第１表面、及び前記第１表面とは反対側の第２表面を有し、前記第１表面に沿うように配置された複数の画素を含む半導体層と、
    前記第２表面に設けられた配線層と、を備え、
    前記複数の画素のそれぞれは、
    第１導電型の第１半導体領域と、
    前記第１半導体領域の少なくとも一部分に対して前記第２表面側に形成され、前記複数の画素のそれぞれごとに分割された第２導電型の第２半導体領域と、
    前記第１半導体領域から分離されるように前記第２半導体領域内に形成され、画素回路の一部分を構成する第１導電型のウェル領域と、を有し、
    前記第１半導体領域の少なくとも一部分、及び前記第２半導体領域の少なくとも一部分は、アバランシェ増倍領域を形成しており、
    前記第２半導体領域のうち前記ウェル領域が形成された部分は、前記第２半導体領域のうち前記アバランシェ増倍領域を形成している部分と連続している、増倍型イメージセンサ。
  2. 前記第２半導体領域は、前記第１半導体領域における前記一部分以外の部分によって、前記複数の画素のそれぞれごとに分割されている、請求項１に記載の増倍型イメージセンサ。
  3. 前記第２半導体領域は、前記第２表面側に開口するように前記半導体層に形成されたトレンチによって、前記複数の画素のそれぞれごとに分割されている、請求項１に記載の増倍型イメージセンサ。
  4. 前記ウェル領域は、前記トレンチから離れるように前記第２半導体領域内に形成されている、請求項３に記載の増倍型イメージセンサ。
  5. 前記ウェル領域は、前記トレンチに接するように前記第２半導体領域内に形成されている、請求項３に記載の増倍型イメージセンサ。
  6. 前記第２半導体領域は、前記第１表面に垂直な方向から見た場合における前記第２半導体領域の中央部において、前記配線層と電気的に接続されている、請求項１～５のいずれか一項に記載の増倍型イメージセンサ。
  7. 前記複数の画素のそれぞれは、前記ウェル領域として、前記第２半導体領域内において互いに分割された複数のウェル領域を有する、請求項１～６のいずれか一項に記載の増倍型イメージセンサ。
  8. 前記ウェル領域は、前記第１表面に垂直な方向から見た場合に前記アバランシェ増倍領域と重なっている、請求項１～７のいずれか一項に記載の増倍型イメージセンサ。
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