JP7178613B2 - 光検出器 - Google Patents

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Description

本発明は、光検出器に関し、特に微弱な光を検出することが可能な光検出器に関する。
近年、医療、通信、バイオ、化学、監視、車載、及び、放射線検出など多岐に渡る分野において、高感度な光検出器が利用されている。高感度な光検出器の一つとして、アバランシェフォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ）が知られている。アバランシェフォトダイオードは、光電変換によって発生した信号電荷を、アバランシェ降伏（ブレークダウン）を用いて増倍（アバランシェ増倍）することで光の検出感度が高められたフォトダイオードである。
特開平１０－２３３５２５号公報 国際公開第２０１６／０１３１７０号 特開２０１７－５２７６号公報 特開２０１８－２０１００５号公報
本開示は、光子検出効率を向上することができる光検出器を提供する。
本開示の一態様に係る光検出器は、複数の画素がアレイ状に配置された画素アレイを備える光検出器であって、前記複数の画素のそれぞれは、第１導電型の第１半導体層と、前記第１半導体層の上方に位置する、前記第１半導体層よりも不純物濃度が低い前記第１導電型の第２半導体層と、前記第２半導体層に形成された、前記第１半導体層と接合する、前記第１導電型と異なる第２導電型の第１半導体領域と、を含み、前記第１半導体層及び前記第１半導体領域は、アバランシェ増倍によって電荷が増倍される増倍領域を形成し、前記画素アレイは、前記第２半導体層に形成された前記第１導電型の第１分離部と、前記第１半導体層に形成された前記第１導電型の第２分離部とを含む。
本開示によれば、光子検出効率を向上することができる。
図１は、実施の形態１に係る光検出器の分解斜視図である。 図２は、実施の形態１に係る光検出器の平面図である。 図３は、実施の形態１に係る画素アレイの拡大平面図である。 図４は、実施の形態１に係る画素アレイの拡大断面図である。 図５は、実施の形態１に係る画素アレイの製造手順の一例を示す模式図である。 図６Ａは、実施の形態１に係る画素において電子が移動する様子を示す模式図である。 図６Ｂは、比較例に係る画素において電子が移動する様子を示す模式図である。 図７Ａは、実施の形態１に係る画素の断面におけるアクセプタ密度の２次元分布図である。 図７Ｂは、比較例に係る画素の断面におけるアクセプタ密度の２次元分布図である。 図８Ａは、実施の形態１に係る画素の断面におけるアクセプタ密度の１次元分布図である。 図８Ｂは、比較例に係る画素の断面におけるアクセプタ密度の１次元分布図である。 図９Ａは、実施の形態１に係る画素の断面における静電ポテンシャルの２次元分布図である。 図９Ｂは、比較例に係る画素の断面における静電ポテンシャルの２次元分布図である。 図１０は、実施の形態１に係る画素の断面、及び、比較例に係る画素の断面における静電ポテンシャルの１次元分布図である。 図１１は、変形例１に係る画素アレイの拡大断面図である。 図１２は、変形例２に係る画素アレイの拡大断面図である。 図１３は、実施の形態２に係る光検出器の平面図である。 図１４は、実施の形態２に係る画素アレイの拡大平面図である。 図１５は、実施の形態２に係る画素アレイの拡大断面図である。 図１６は、実施の形態２に係る画素アレイの拡大断面図である。 図１７は、変形例３に係る画素アレイの拡大平面図である。 図１８は、変形例３に係る画素アレイの拡大断面図である。 図１９は、変形例３に係る画素アレイの拡大断面図である。 図２０は、変形例４に係る画素アレイの拡大断面図である。 図２１は、変形例４に係る画素アレイの拡大断面図である。
（本開示の概要）
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどの光検出器を高感度化するための素子として、高電界が発生するＰＮ接合を有し、アバランシェ増倍を利用したアバランシェフォトダイオードが知られている（例えば、特許文献１参照）。
従来のアバランシェフォトダイオードの分離部は画素の蓄積領域を電気的に分離する事で増倍後の電荷流出を抑制し、画素アレイの表面側から深部側へと連続して形成する事で隣接画素や画素回路部に信号電荷が流出することを抑制している。前者の蓄積領域の分離は電気的な分離能を確保できる範囲内で狭く形成できる方がアバランシェフォトダイオードの面積比率を高め、光子検出効率を高める事ができ、後者の信号電荷の分離部はより広く形成することでアバランシェフォトダイオードの外周の低電界領域への信号電荷侵入を抑制し、光子検出効率を高める事が可能になる。本開示はアバランシェフォトダイオードを有する複数の画素がアレイ状に配置された画素アレイを備える光検出器において、分離部を画素アレイの表面側の第１分離部と、深部側の第２分離部との２つの部分に分けて、それぞれが光子検出効率向上に適した構造に形成することで従来より高い光子検出効率を有する画素構造を提供する。
本開示の一態様に係る光検出器は、複数の画素がアレイ状に配置された画素アレイを備える光検出器であって、前記複数の画素のそれぞれは、第１導電型の第１半導体層と、前記第１半導体層の上方に位置する、前記第１半導体層よりも不純物濃度が低い前記第１導電型の第２半導体層と、前記第２半導体層に形成された、前記第１半導体層と接合する、前記第１導電型と異なる第２導電型の第１半導体領域と、を含み、前記第１半導体層及び前記第１半導体領域は、アバランシェ増倍によって電荷が増倍される増倍領域を形成し、前記画素アレイは、前記第２半導体層に形成された前記第１導電型の第１分離部と、前記第１半導体層に形成された前記第１導電型の第２分離部とを含む。
上記構成の光検出器によると、第２半導体層と第１半導体領域との接合面への電気的な影響が比較的小さくなる位置に、第１分離部と第２分離部とを形成することができる。このため、第１分離部と第２分離部とからの電気的な影響による、各画素における増倍領域の面積の制限を抑制することができる。従って、上記構成の光検出器によると、光子検出効率を向上することができる。
また、前記第２分離部は、前記第２分離部と同じ深さにおける、前記第１半導体層の前記第２分離部が形成されていない領域よりも不純物濃度が高いとしてもよい。
これにより、一の画素の第１半導体層において光電変換により発生した信号電荷を、より確実に、その一の画素の増倍領域へ導くことができる。このため、上記構成の光検出器によると、光子検出効率をさらに向上することができる。
また、前記第２分離部は、前記複数の画素のそれぞれにおいて、前記画素アレイの平面視で、前記第１半導体領域の少なくとも一部に重なるとしてもよい。
これにより、一の画素の第１半導体層において光電変換により発生した信号電荷を、より確実に、その一の画素の増倍領域へ導くことができる。このため、上記構成の光検出器によると、光子検出効率をさらに向上することができる。
また、前記第２分離部は、前記複数の画素のそれぞれにおいて、前記画素アレイの平面視で、前記第１半導体領域のうち、電界が均一に形成される電界均一領域の少なくとも一部に重ならないとしてもよい。
これにより、画素間における増倍振幅のばらつきを抑制することができる。
また、前記第１半導体層は、増倍領域を形成する上方側で不純物濃度が高く、下方側は不純物濃度が上方と同じもしくは低くなるとしてもよい。
上記構成の光検出器では、第１半導体層に形成される空乏層において、上方側から下方側へ向けての電位勾配が形成される。この空乏層を、第１半導体層の比較的深部にまで形成することで、第１半導体層において光電変換により発生した信号電荷の、下方側から上方側へ向けてのドリフト速度が電位勾配により増加する。このため、上記構成の光検出器によると、光子検出効率をさらに向上することができる。
また、前記第１半導体層は、上方側から下方側へ向けて、不純物濃度が高くなるとしてもよい。
上記構成の光検出器では、第１半導体層のうち、空乏層が形成されていない領域においてビルトインポテンシャルの勾配が形成される。第１半導体層において光電変換により発生した信号電荷の、下方側から上方側へ向けてのドリフト速度がビルトインポテンシャルの勾配により増加する。このため、上記構成の光検出器によると、第１半導体層に形成される空乏層を、第１半導体層の比較的深部にまで形成しなくても、すなわち、第１半導体層に比較的大きな電圧を印加しなくても、光子検出効率をさらに向上することができる。
また、前記画素は、１以上のトランジスタを有する、前記第２半導体層に形成された回路領域を含み、前記第２分離部は、前記画素アレイの平面視において、前記回路領域の少なくとも一部と重なるとしてもよい。
これにより、第１半導体層において光電変換により発生した信号電荷の、回路領域への進入を抑制することができる。
また、前記第２分離部は、上方側から下方側へ向けて、前記画素アレイに平行な断面が広がっているとしてもよい。
これにより、第２分離部による、第２半導体層と第１半導体領域との接合面への電気的な影響を抑制しつつ、一の画素の第１半導体層において光電変換により発生した信号電荷を、その一の画素の増倍領域へ導くことができる。このため、上記構成の光検出器によると、光子検出効率をさらに向上することができる。
また、前記第２分離部は、下方側から上方側へ向けて、前記画素アレイに平行な断面が広がっているとしてもよい。
これにより、実効的な増倍領域を狭めても、光子検出効率を低下させない。このため、上記構成の光検出器によると、フォトダイオードを小さく形成することができる。
以下、本開示の一態様に係る光検出器の具体例について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。
また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。座標軸におけるＺ軸方向は、例えば、鉛直方向であり、Ｚ軸＋側は、上側（上方）と表現され、Ｚ軸－側は、下側（下方）と表現される。Ｚ軸方向は、言い換えれば、半導体基板の上面または下面に垂直な方向であり、半導体基板の厚み方向である。また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面（水平面）上において、互いに直交する方向である。Ｘ軸方向は、横方向と表現され、Ｙ軸方向は、縦方向と表現される。以下の実施の形態において、「平面視」とは、Ｚ軸方向から見ることを意味する。また、本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。
（実施の形態１）
以下、実施の形態１に係る光検出器について、図面を参照しながら説明する。
［１－１．構成］
図１は、実施の形態１に係る光検出器１の分解斜視図である。図２は、実施の形態１に係る光検出器１の平面図である。図１及び図２において、直接視認することができない要素の一部について、あたかも視認できるかの如く破線にて図示されている。
図１及び図２に示されるように、光検出器１は、第１半導体チップ１００の表面に、フリップされた第２半導体チップ２００の表面が接合されて構成される。
第１半導体チップ１００は、アバランシェフォトダイオードからなる複数の画素がアレイ状に配置された画素アレイ１０を備える。各アバランシェフォトダイオードへは、第１半導体チップ１００の裏面から光子が入射する。各アバランシェフォトダイオードは、光子（例えば、波長領域が赤外線の光子）が入射すると、入射した光子に対応する信号電荷を生成する。言い換えると、画素アレイ１０を構成する各画素は、第１半導体チップ１００の裏面から入射した光子に対応する信号電荷を生成する。画素アレイ１０は、ロジック回路を含まない。
第２半導体チップ２００は、画素アレイ１０を構成する複数の画素に一対一で対応する複数の画素回路がアレイ状に配置された画素回路アレイ２１０と、周辺回路２１１～周辺回路２１４とを備える。
画素回路アレイ２１０は、構成する画素回路のそれぞれが、一対一で対応する画素のそれぞれに接合されるように、画素アレイ１０に接合される。
各画素回路、及び周辺回路２１１～周辺回路２１４は、ロジック回路を含んで構成され、互いに同期して動作することで、画素アレイ１０を構成する各画素から信号電荷を読み出す。
上記構成により、光検出器１は、例えば、固体撮像素子として機能する。
以下、画素アレイ１０を構成する画素について、図面を参照しながら説明する。
図３は、画素アレイ１０の拡大平面図である。図４は、画素アレイ１０を図３のＸＸ－ＸＸ線において切断した場合の、画素アレイ１０の拡大断面図である。図３において、直接視認することができない要素の一部について、あたかも視認できるかの如く破線にて図示されている。
図３及び図４に示されるように、画素アレイ１０を構成する各画素１１は、第１半導体層１２と、第２半導体層１３と、第１半導体領域１４と、第１分離部１６と、第２分離部１７と、半導体基板１８とを含んで構成される。
半導体基板１８は、第１導電型（ここでは、例えば、Ｐ型）のシリコン基板である。半導体基板１８の不純物濃度は、例えば、１×１０１８～１×１０２０ｃｍ－３である。半導体基板１８は、例えば、バックグラインドにより、例えば、１００ｎｍ～２００ｎｍの厚さに研削されている。
第１半導体層１２は、半導体基板１８の上方に位置する第１導電型の半導体層である。第１半導体層１２の不純物濃度は、例えば、１×１０１６～１×１０１８ｃｍ－３である。第１半導体層１２は、例えば、その上面が、第１半導体チップ１００の表面から深さ１．５ｕｍに位置し、その下面が、第１半導体チップ１００の表面から深さ８．０ｕｍに位置する。第１半導体層１２は、例えば、半導体基板１８に対してエピタキシャル成長を行うことにより形成される。第１半導体層１２は、上方側から下方側へ向けて、不純物濃度が高くなっている。これにより、第１半導体層１２内の少数キャリアの電荷（荷電粒子ともいう。ここでは、例えば、電子）の、下方側から上方側へ向けてのドリフト速度が増加する。
第２半導体層１３は、半導体基板１８の上方に位置する、第１導電型の半導体層である。第２半導体基板１３の不純物濃度は、例えば、１×１０１４～１×１０１５ｃｍ－３である。第２半導体層１３は、例えば、その上面が、第１半導体チップ１００の表面に位置し、その下面が、第１半導体チップ１００の表面から深さ１．５ｕｍに位置する。第２半導体層１３は、例えば、第１半導体層１２に対してエピタキシャル成長を行うことにより形成される。
第１半導体領域１４は、第２半導体層１３に形成された、第１半導体層１２と接合する、第１導電型と異なる第２導電型（ここでは、例えば、Ｎ型）の領域である。第１半導体領域１４の不純物濃度は、例えば、５×１０１６～１×１０１９ｃｍ－３である。第１半導体領域１４は、例えば、その上面が、第１半導体チップ１００の表面に位置し、その下面が、第１半導体チップ１００の表面から深さ１．８ｕｍに位置する。図４に図示されるように、第１半導体領域１４は、第２半導体層１３の下面を突き抜けて、第１半導体層１２にはみ出していてもよい。第１半導体領域１４は、例えば、所望の範囲の電圧で加速された第２導電型の不純物（例えば、ヒ素）イオンを、第２半導体層１３の表面から注入することにより形成される。
半導体基板１８と第１半導体領域１４との間に所定の第１電圧（例えば、２７Ｖ）が印加されることによって、第１半導体層１２及び第１半導体領域１４は、アバランシェ増倍によって電荷が増倍される増倍領域１５を形成する。第１半導体領域１４は、アバランシェ増倍によって増倍された電荷を蓄積する。
増倍領域１５は、画素アレイ１０の平面視における外縁領域において、電界が非均一になる。このため、増倍領域１５で増倍される電荷量のばらつきを抑制するという観点からは、増倍の対象となる電荷は、増倍領域１５のうちの、外縁領域を除く、電界が均一に形成される領域である電界均一領域１５Ａで増倍されることが望ましい。
第１半導体領域１４と第１半導体層１２との接合面周辺、及び、第１半導体領域１４と第２半導体層１３との接合面周辺には、空乏層が形成される。図４において、半導体基板１８と第１半導体領域１４との間に第１電圧が印加された状態において形成される空乏層は、上層側空乏層端３０と下層側空乏層端３１との間の領域として図示される。
第１分離部１６は、第２半導体層１３に形成され、互いに隣接する画素１１を電気的に分離する第１導電型の領域である。第１分離部１６の不純物濃度は、例えば、１×１０１６～１×１０１８ｃｍ－３である。第１分離部１６は、例えば、その上面が、第１半導体チップ１００の表面に位置し、その下面が、第１半導体チップ１００の表面から深さ１．５ｕｍに位置する。第１分離部１６は、例えば、所望の範囲の電圧で加速された第１導電型の不純物（例えば、ボロン）イオンを、第２半導体層１３の表面から注入することにより形成される。
第２分離部１７は、第１半導体層１２に形成され、互いに隣接する画素１１を電気的に分離する第１導電型の領域である。第２分離部１７の不純物濃度は、例えば、１×１０１６～１×１０１８ｃｍ－３である。第２分離部１７の不純物濃度は、周囲の不純物濃度よりも３倍以上高い。第２分離部１７は、例えば、その上面が、第１半導体チップ１００の表面から深さ２．０ｕｍに位置し、その下面が、第１半導体チップ１００の表面から深さ５．０ｕｍに位置する。第２分離部１７は、画素アレイ１０の平面視において、増倍領域１５の少なくとも一部に重なる。そして、第２分離部１７は、画素アレイ１０の平面視において、電界均一領域１５Ａの少なくとも一部に重ならない。第２分離部１７は、例えば、所望の範囲の電圧で加速された第１導電型の不純物（例えば、ボロン）イオンを、第２半導体層１３の表面から注入することにより形成される。
なお、光検出器１は、半導体基板１８の裏面、すなわち、第１半導体チップ１００の裏面に、第１半導体チップ１００の外部から入射する光を集光する複数のマイクロレンズがアレイ状に配置され、各マイクロレンズによって集光された光が、各画素１１に入射する構成であってもよい。
［１－２．製造方法］
以下、画素アレイ１０の製造方法について、図面を参照しながら説明する。
図５は、画素アレイ１０の製造手順の一例を示す模式図である。
図５に示されるように、画素アレイ１０を製造する製造装置は、まず、半導体基板１８に対してエピタキシャル成長を行うことで、第１半導体層１２を形成する。そして、製造装置は、形成された第１半導体層１２に対してエピタキシャル成長を行うことで、第２半導体層１３を形成する（ステップＳ１０）。
次に、製造装置は、所望の範囲の電圧で加速された第１導電型の不純物（例えば、ボロン）イオンを、第２半導体層１３の表面から、所望の領域に注入することにより第２分離部１７を形成する（ステップＳ２０）。
次に、製造装置は、所望の範囲の電圧で加速された第２導電型の不純物粒子（例えば、ヒ素）イオンを、第２半導体層１３の表面から、所望の領域に注入することにより、第１半導体領域１４を形成する（ステップＳ３０）。
最後に、製造装置は、所望の範囲の電圧で加速された第１導電型の不純物（例えば、ボロン）イオンを、第２半導体層１３の表面から、所望の領域に注入することにより第１分離部１６を形成する（ステップＳ４０）。
［１－３．考察］
上記構成の光検出器１によると、第１分離部１６と第２分離部１７とを分離して配置することができる。これにより、第２半導体層１３と第１半導体領域１４との接合面への電気的な影響が比較的小さくなる位置に、第１分離部１６と第２分離部１７とを分離して形成することができる。このため、第１分離部１６と第２分離部１７とからの電気的な影響による、各画素１１における増倍領域１５の面積の制限を抑制することができる。従って、光検出器１によると、光子検出効率を向上することができる。
光検出器１によると、第２分離部１７は、画素アレイ１０の平面視において、増倍領域１５の少なくとも一部に重なる。これにより、一の画素１１の第１半導体層１２内で光電効果により生成された電荷が、増倍領域１５を経由せずに、一の画素１１の第１半導体領域１４に蓄積されてしまう現象（以下、「第１現象」とも称する）、及び、隣接する他の画素１１の第１半導体領域１４に蓄積されてしまう現象（以下、「第２現象」とも称する）を抑制することができる。このため、一の画素１１の第１半導体層１２内で光電変換により発生した信号電荷を、より確実に、その一の画素１１の増倍領域１５へ導くことができる。従って、光検出器１によると、光子検出効率をさらに向上することができる。
以下、光検出器１において、第１現象及び第２現象が抑制される理由について、図面を参照しながら説明する。
図６Ａは、画素１１において、光電変換により、増倍領域１５の下方の第１半導体層１２内で生成された少数キャリアである電子が、熱拡散及びドリフトにより移動する様子を示す模式図である。
図６Ｂは、比較例に係る画素において、光電変換により、増倍領域１５の下方の第１半導体層１２内で生成された少数キャリアである電子が、熱拡散及びドリフトにより移動する様子を示す模式図である。ここで、比較例に係る画素は、実施の形態１に係る画素１１に対して、第２分離部１７が形成されないよう構成された画素である。
比較例に係る画素では、増倍領域１５の下方の第１半導体層１２内で生成された電子は、第１半導体層１２における不純物濃度の勾配により、第１半導体層１２の下方側から上方側へ向けて（すなわち、Ｚ軸方向正の側へ）ドリフトする。同時に、その電子は、第１半導体層１２の平面方向へ（すなわち、Ｘ軸方向Ｙ軸方向からなる平面方向へ）熱拡散する。このため、増倍領域１５の下方の第１半導体層１２内で生成された電子の一部は、第１半導体層１２の下方側から上方側へ向けてドリフトしながら、比較例に係る画素アレイの平面視における増倍領域１５の内部から外部へと熱拡散する。そして、平面視における増倍領域１５の外部へと熱拡散した電子の一部が、増倍領域１５を経由せずに第１半導体領域１４に侵入することで、第１現象が発生する。また、平面視における増倍領域１５の外部へと熱拡散した電子の一部が、さらに、隣接する画素にまで熱拡散することで、第２現象が発生する。
これに対して、実施の形態１に係る画素１１では、増倍領域１５の下方の第１半導体層１２内で生成された電子は、比較例に係る画素と同様に、第１半導体層１２の下方側から上方側へ向けてドリフトすると共に、第１半導体層１２の平面方向へ熱拡散する。しかしながら、その熱拡散の範囲は、画素アレイ１０の平面視における第２分離部１７に囲まれた範囲内に限定される。このため、増倍領域１５の下方の第１半導体層１２内で生成された電子は、第１半導体層１２の下方側から上方側へ向けてドリフトする際の、平面視における増倍領域１５の外部への熱拡散が抑制される。従って、光検出器１において、第１現象及び第２現象が抑制される。
以下、画素１１において、増倍領域１５の下方の第１半導体層１２内で生成された電子が、第１半導体層１２の下方側から上方側へ向けてドリフトする際の、平面視における増倍領域１５の外部への熱拡散が抑制される理由について、図面を参照しながら説明する。
図７Ａは、画素１１の断面におけるアクセプタ密度（不純物濃度）の２次元分布図である。
図７Ｂは、比較例に係る画素の断面におけるアクセプタ密度の２次元分布図である。
図７Ａ、７Ｂにおいて、アクセプタ密度は、ハッチングの濃淡によって、アクセプタ密度がより高い方が、ハッチングがより濃くなるように図示されている。
ここで、図７Ａに示されるアクセプタ密度の２次元分布図は、正確には、画素１１とは、画素回路が形成される回路領域２０を含む点で構成が異なる画素「以下、「画素Ａ」とも称する」の断面におけるアクセプタ密度の２次元分布図である。しかしながら、画素が回路領域２０を含んでいるか否かは、以下の説明に影響を及ぼさないため、ここでは、あえて、図７Ａに示されるアクセプタ密度の２次元分布図を、画素１１の断面におけるアクセプタ密度の２次元分布図であるとして説明する。また、図７Ｂで示されるアクセプタ密度の２次元分布図は、正確には、比較例に係る画素とは、回路領域２０を含む点で構成が異なる画素（以下、「画素Ｂ」とも称する）の断面におけるアクセプタ密度の２次元分布図である。しかしながら、画素が回路領域２０を含んでいるか否かは、以下の説明に影響を及ぼさないため、ここでは、あえて、図７Ｂに示されるアクセプタ密度の２次元分布図を、比較例に係る画素の断面におけるアクセプタ密度の２次元分布図であるとして説明する。
図８Ａは、画素１１の断面における、アクセプタ密度の１次元分布図であって、図７Ａにおける破線「１」、破線「２」、破線「３」の位置におけるアクセプタ密度をプロットした図である。
図８Ｂは、比較例に係る画素の断面における、アクセプタ密度の１次元分布図であって、図７Ｂにおける破線「１」、破線「２」、破線「３」の位置におけるアクセプタ密度をプロットした図である。
ここで、図８Ａに示されるアクセプタ密度の１次元分布図は、正確には、画素Ａの断面におけるアクセプタ密度の１次元分布図である。しかしながら、図７Ａの場合と同様の理由により、あえて、図８Ａに示されるアクセプタ密度の１次元分布図を、画素１１の断面におけるアクセプタ密度の１次元分布図であるとして説明する。また、図８Ｂに示されるアクセプタ密度の１次元分布図は、正確には、画素Ｂの断面におけるアクセプタ密度の１次元分布図である。しかしながら、図７Ｂの場合と同様の理由により、あえて、図８Ｂに示されるアクセプタ密度の１次元分布図を、比較例に係る画素の断面におけるアクセプタ密度の１次元分布図であるとして説明する。
図７Ｂ、図８Ｂに示されるように、比較例に係る画素では、第１半導体領域１４の下面から第１半導体層１２の下面に至る、第１半導体層１２の領域において、第１半導体層１２の平面方向におけるアクセプタ密度の勾配は存在しない。このため、第１半導体層１２の平面方向における電子の熱拡散は抑制されない。
これに対して、図７Ａ、図８Ａに示されるように、画素１１では、第１半導体領域１４の下面から第１半導体層１２の下面に至る、第１半導体層１２の領域において、第２分離部１７が形成される領域のアクセプタ密度が周囲よりも３倍高くなっている。電子は、この周囲よりもアクセプタ密度が３倍高くなっている領域への、第１半導体層１２の平面方向における熱拡散、すなわち、第２分離部１７への、第１半導体層１２の平面方向における熱拡散が抑制される。
図９Ａは、画素１１の断面における、静電ポテンシャルの２次元分布図である。
図９Ｂは、比較例に係る画素の断面における、静電ポテンシャルの２次元分布図である。
図９Ａ、９Ｂにおいて、静電ポテンシャルの高低は、ハッチングの濃淡によって、静電ポテンシャルがより高い方が、ハッチングがより濃くなるように図示されている。
ここで、図９Ａで示される静電ポテンシャルの２次元分布図は、正確には、画素Ａの断面における静電ポテンシャルの２次元分布図である。しかしながら、画素が回路領域２０を含んでいるか否かは、以下の説明に影響を及ぼさないため、ここでは、あえて、図９Ａに示される静電ポテンシャルの２次元分布図を、画素１１の断面における静電ポテンシャルの２次元分布図であるとして説明する。また、図９Ｂで示される静電ポテンシャルの２次元分布図は、正確には、比較例に係る画素の断面における静電ポテンシャルの２次元分布図である。しかしながら、画素が回路領域２０を含んでいるか否かは、以下の説明に影響を及ぼさないため、ここでは、あえて、図９Ｂに示される静電ポテンシャルの２次元分布図を、比較例における画素の断面における静電ポテンシャルの２次元分布図であるとして説明する。
図１０は、画素１１の断面における静電ポテンシャルの１次元分布図であって、図９Ａにおける破線「１」の位置における静電ポテンシャルのプロットと、比較例に係る画素の断面における静電ポテンシャルの一次元分布図であって、図９Ｂにおける破線「２」の位置における静電ポテンシャルのプロットとを重ね合わせて示す図である。
図９Ａ、図１０に示されるように、画素１１では、第２分離部１７が形成される領域に、シリコンの３００Ｋにおける熱電圧である２５．８５ｍＶよりも高い、第１半導体層１２の平面方向における静電ポテンシャルの障壁が形成される。このため、画素１１では、電子は、第２分離部１７が形成される領域への、第１半導体層１２の平面方向における熱拡散が抑制される。これに対して、図９Ｂ、図１０に示されるように、比較例に係る画素では、第２分離部１７が形成されることによる静電ポテンシャルの障壁が形成されない。このため、変形例に係る画素では、電子は、第１半導体層１２の平面方向における熱拡散が抑制されない。
上記理由により、光検出器１において、第１現象及び第２現象が抑制される。
なお、シリコンの３００Ｋにおける熱電圧である２５．８５ｍＶよりも高い静電ポテンシャルの障壁を形成するためには、第２分離部１７のアクセプタ密度（不純物濃度）が周囲よりも３倍以上高ければよい。
光検出器１によると、第２分離部１７は、画素アレイ１０の平面視において、電界均一領域１５Ａの少なくとも一部に重ならない。これにより、各画素１１において第１半導体層１２内で光電効果により生成された電荷の電界均一領域外に拡散するものの少なくとも一部は、電界均一領域１５Ａにおいてアバランシェ増倍される。従って、光検出器１によると、画素１１間における増倍振幅のばらつきを抑制することができる。
（変形例１）
以下、実施の形態１に係る光検出器１から、その構成の一部が変更されて構成される変形例１に係る光検出器について説明する。
［２－１．構成］
変形例１に係る光検出器は、光検出器１から、第１半導体層１２が、変形例１に係る第１半導体層に変更されて構成される。そして、この変更に伴って、画素１１が変形例１に係る画素に変更され、画素アレイ１０が変形例１に係る画素アレイに変更されている。
図１１は、変形例１に係る画素アレイの拡大断面図である。以下では、変形例１に係る光検出器について、光検出器１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、光検出器１との相違点を中心に説明する。
図１１に示されるように、変形例１に係る画素アレイを構成する各画素１１Ｘは、実施の形態１に係る画素１１から、第１半導体層１２が第１半導体層１２Ｘに変更されて構成される。
第１半導体層１２Ｘは、第１半導体層１２から、上方側から下方側へ向けての不純物濃度の勾配がなくなるように変更されている。このため、第１半導体層１２Ｘでは、第１半導体層１２のような、不純物濃度の勾配による、少数キャリアの電荷の、下方側から上方側へ向けてのドリフト速度の増加はない。
半導体基板１８と第１半導体領域１４との間に所定の第２電圧（例えば、５０Ｖ）が印加されることによって、第１半導体層１２及び第１半導体領域１４は、アバランシェ増倍によって電荷が増倍される増倍領域１５Ｘを形成する。
第１半導体領域１４と第１半導体層１２Ｘとの接合面周辺、及び、第１半導体領域１４と第２半導体層１３との接合面周辺には、空乏層が形成される。図１１において、半導体基板１８と第１半導体領域１４との間に第２電圧が印加された状態において形成される空乏層は、上層側空乏層端３０Ｘと下層側空乏層端３１Ｘとの間の領域として図示される。図１１に図示されるように、空乏層は、第１半導体層１２Ｘのうち、半導体基板１８の近傍まで広がって形成される。
［２－２．考察］
上記構成の変形例１に係る光検出器によると、第１半導体層１２Ｘのうち、第１半導体領域１４との接合面から、半導体基板１８の近傍までの空乏層が形成される領域において、下方側から上方側への電界が形成される。そして、この電界により、第１半導体層１２Ｘ内の少数キャリアの電荷の、下方側から上方側へ向けてのドリフト速度が増加する。このように、第１半導体層１２Ｘに形成される空乏層の電界の勾配は、第１半導体層１２Ｘ内の少数キャリアの電荷のドリフトに対して、第１半導体層１２における不純物濃度の勾配と同様に作用する。
従って、変形例１に係る光検出器は、実施の形態１に係る光検出器１同様の効果を得ることができる。
（変形例２）
以下、実施の形態１に係る光検出器１から、その構成の一部が変更されて構成される変形例２に係る光検出器について説明する。
［３－１．構成］
変形例２に係る光検出器は、光検出器１から、第２分離部１７が、変形例２に係る第２分離部に変更されて構成される。そして、この変更に伴って、画素１１が変形例２に係る画素に変更され、画素アレイ１０が変形例２に係る画素アレイに変更されている。
図１２は、変形例２に係る画素アレイの拡大断面図である。以下では、変形例２に係る光検出器について、光検出器１と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、光検出器１との相違点を中心に説明する。
図１２に示されるように、変形例２に係る画素アレイを構成する各画素１１Ｙは、実施の形態１に係る画素１１から、第２分離部１７が第２分離部１７Ｙに変更されて構成される。
第２分離部１７Ｙは、第２分離部１７から、その形状が変更されて構成される。より具体的には、第２分離部１７Ｙは、上方側から下方側へ向けて、変形例２に係る画素アレイに平行な断面が広がっている。
［３－２．考察］
上記構成の変形例２に係る光検出器によると、増倍領域１５の電界均一性を保つために、第２分離部１７Ｙの上方側の面の分離幅を狭くし、隣接する画素１１Ｙとの電気的分離能力を高めるために、第２分離部１７Ｙの下方側の面の分離幅を広くすることができる。
従って、変形例２に係る光検出器は、実施の形態１に係る光検出器１と比べて、さらに、光子検出効率を向上することができる。
（実施の形態２）
以下、実施の形態１に係る光検出器１から、その構成の一部が変更されて構成される実施の形態２に係る光検出器について説明する。
［４－１．構成］
実施の形態１に係る光検出器１は、アバランシェフォトダイオードが形成された第１半導体チップ１００の表面に、フリップされた、ロジック回路が形成された第２半導体チップ２００の表面が接合されて構成される例であった。
これに対して、実施の形態２に係る光検出器は、１つの半導体チップに、アバランシェフォトダイオードとロジック回路とが形成されて構成される例となっている。
図１３は、実施の形態２に係る光検出器１Ａの平面図である。
図１３に示されるように、光検出器１Ａは、画素アレイ１０Ａと、周辺回路２１１Ａ～２１４Ａとを備える第３半導体チップ３００からなる。
画素アレイ１０Ａは、アバランシェフォトダイオードが形成されるフォトダイオード領域と、画素回路が形成される回路領域とを有する複数の画素がアレイ状に配置されて構成される。各アバランシェフォトダイオードへは、第３半導体チップ３００の表面から光子が入射する。各アバランシェフォトダイオードは、光子（例えば、波長領域が赤外線の光子）が入射すると、入射した光子に対応する信号電荷を生成する。言い換えると、画素アレイ１０Ａを構成する各画素のフォトダイオード領域は、第３半導体チップ３００の表面から入射した光子に対応する信号電荷を生成する。
周辺回路２１１Ａ～周辺回路２１４Ａは、ロジック回路を含んで構成され、各画素の回路領域と互いに同期して動作することで、各画素のフォトダイオード領域から信号電荷を読み出す。
上記構成により、光検出器１Ａは、例えば、固体撮像素子として機能する。
以下、画素アレイ１０Ａを構成する画素について、図面を参照しながら説明する。
図１４は、画素アレイ１０Ａの拡大平面図である。図１５は、画素アレイ１０Ａを図１４のＸＸ－ＸＸ線において切断した場合の、画素アレイ１０Ａの拡大断面図である。図１６は、画素アレイ１０Ａを図１４のＹＹ－ＹＹ線において切断した場合の、画素アレイ１０Ａの拡大断面図である。ここで、図１４は、図面を見やすくするために、画素アレイ１０Ａから、第１絶縁層５１（図１５、１６参照）と、第２絶縁層５７（図１５、１６参照）と、光導波路５２（図１５、１６参照）と、配線５３（図１５、１６参照）と、マイクロレンズ５４（図１５、１６参照）とが削除された状態における画素アレイ１０Ａの拡大平面図となっている。以下では、画素アレイ１０Ａについて、画素アレイ１０と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、画素アレイ１０との相違点を中心に説明する。
図１４～図１６に示されるように、画素アレイ１０Ａを構成する各画素１１Ａは、第１半導体層１２と、第２半導体層１３と、第１半導体領域１４と、第１分離部１６Ａと、第２分離部１７Ａと、半導体基板１８と、第１導電型ウエル５６と、第２導電型ウエル５５と、第１絶縁層５１と、第２絶縁層５７と、配線５３と、光導波路５２と、マイクロレンズ５４とを含んで構成される。そして、各画素１１Ａは、アバランシェフォトダイオードが形成されるフォトダイオード領域４１と画素回路が形成される回路領域４２とを含む。
第１導電型ウエル５６は、第２半導体層１３に形成された、第１導電型（ここでは、例えば、Ｐ型）のウエルである。第１導電型ウエル５６は、例えば、所望の範囲の電圧で加速された第１導電型の不純物（例えば、ボロン）イオンを、第２半導体層１３の表面から注入することにより形成される。第１導電型ウエル５６には、画素回路を構成するトランジスタのうち、第２導電型のトランジスタが形成される。
第２導電型ウエル５５は、第１導電型ウエル５６に形成された、第２導電型（ここでは、例えば、Ｎ型）のウエルである。第２導電型ウエル５５は、例えば、所望の範囲の電圧で加速された第２導電型の不純物（例えば、ヒ素）イオンを、第１導電型ウエル５６の表面から注入することにより形成される。第２導電型ウエル５５は、第１導電型ウエル５６と、第１半導体層１２及び第２半導体層１３とを電気的に分離する。
第１絶縁層５１は、第２半導体層１３の上方に位置する絶縁層である。第１絶縁層５１は、例えば、シリコン酸化物等からなり、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法により形成される。
第２絶縁層５７は、第１絶縁層５１内に位置し、配線５３間を絶縁する絶縁層である。第２絶縁層は、例えば、シリコン窒化物等からなり、ＣＶＤ法により形成される。
配線５３は、第１絶縁層５１及び第２絶縁層５７内に位置するメタル配線である。配線５３は、第３半導体チップ３００内で利用される信号を伝達する。配線５３は、例えば、アルミ、銅等からなり、例えば、デュアルダマシン法により形成される。
マイクロレンズ５４は、第１絶縁層５１の上方、すなわち、第３半導体チップ３００の表面に配置され、第３半導体チップ３００の外部から入射する光を集光する。
光導波路５２は、第１絶縁層５１内に位置し、マイクロレンズ５４により集光された光を、フォトダイオード領域４１のうちの所望の領域へと誘導する。
第１分離部１６Ａは、実施の形態１に係る第１分離部１６と、その形状が異なる点を除いて同様である。第１分離部１６Ａは、互いに隣接する画素１１Ａのフォトダイオード領域４１Ｂ間を電気的に分離する。第１分離部１６Ａは、また、１の画素１１Ａ内において、フォトダイオード領域４１と回路領域４２とを電気的に分離する。
第２分離部１７Ａは、実施の形態１に係る第２分離部１７と、その形状が異なる点を除いて同様である。第２分離部１７Ａは、画素アレイ１０Ａの平面視において、増倍領域１５の少なくとも一部に重なり、回路領域４２の全部に重なる。第２分離部１７Ａの形状は、フォトダイオード領域４１における第１半導体領域１４の下方部分が、実施の形態１に係る画素１１における第１半導体領域１４の下方部分と実質的に同様の構成となるよう形成されている。
［４－２．考察］
上記構成の光検出器１Ａによると、フォトダイオード領域４１は、実施の形態１に係る画素１１と同様に機能する。従って、光検出器１Ａによると、実施の形態１に係る光検出器１と同様の効果を得ることができる。
また、第２分離部１７Ａは、画素アレイ１０Ａの平面視において、回路領域４２の全部に重なる。このため、第１半導体層１２内で光電効果により生成された電荷は、回路領域４２への熱拡散が抑制される。これにより、第１半導体層１２内で光電効果により生成された電荷による、回路領域４２に形成される画素回路への侵入が抑制される。従って、光検出器１Ａによると、光子検出を行う際の検出精度を向上することができる。
（変形例３）
以下、実施の形態２に係る光検出器１Ａから、その構成の一部が変更されて構成される変形例３に係る光検出器について説明する。
［５－１．構成］
変形例３に係る光検出器は、光検出器１Ａから、第２分離部１７Ａが、変形例３に係る第２分離部に変更されて構成される。そして、この変更に伴って、画素１１Ａが変形例３に係る画素に変更され、画素アレイ１０Ａが、変形例に係る画素アレイに変更されている。
図１７は、変形例３に係る画素アレイの拡大平面図である。図１８は、変形例３に係る画素アレイを図１７のＸＸ－ＸＸ線において切断した場合の、変形例３に係る画素アレイの拡大断面図である。図１９は、変形例３に係る画素アレイを図１７のＹＹ－ＹＹ線において切断した場合の、変形例３に係る画素アレイの拡大断面図である。ここで、図１７は、図面を見やすくするために、変形例３に係る画素アレイから、第１絶縁層５１と、光導波路５２と、配線５３と、マイクロレンズ５４と、第２絶縁層５７とが削除された状態における変形例３に係る画素アレイ１０の拡大平面図となっている。以下では、変形例３に係る光検出器について、光検出器１Ａと同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、光検出器１Ａとの相違点を中心に説明する。
図１７～図１９に示されるように、変形例３に係る画素アレイを構成する各画素１１Ｂは、実施の形態２に係る画素１１Ａから、第２分離部１７Ａが第２分離部１７Ｂに変更されて構成される。そして、この変更に伴って、フォトダイオード領域４１がフォトダイオード領域４１Ｂに変更され、回路領域４２が回路領域４２Ｂに変更されている。
第２分離部１７Ｂは、実施の形態２に係る第２分離部１７Ａと、その形状が異なる点を除いて同様である。第２分離部１７Ｂは、変形例３に係る画素アレイの平面視において、回路領域４２Ｂの少なくとも一部に重なり、増倍領域１５に重ならない。ここで、第２分離部１７Ｂは、図１７に図示されるように、変形例３に係る画素アレイの平面視において、回路領域４２の全部に重なるとしてもよい。
［５－２．考察］
上記構成の変形例３に係る光検出器において、第２分離部１７Ｂは、変形例３に係る画素アレイの平面視において、回路領域４２Ｂの少なくとも一部に重なる。このため、第１半導体層１２内で光電効果により生成された電荷は、回路領域４２Ｂへの熱拡散が抑制される。これにより、第１半導体層１２内で光電効果により生成された電荷による、回路領域４２Ｂに形成される画素回路への侵入が抑制される。従って、変形例３に係る光検出器によると、光子検出を行う際の検出精度を向上することができる。
（変形例４）
以下、変形例３に係る光検出器から、その構成の一部が変更されて構成される変形例４に係る光検出器について説明する。
［６－１．構成］
変形例４に係る光検出器は、変形例３に係る光検出器から、変形例３に係る第２分離部１７Ｙが、変形例４に係る第２分離部に変更されて構成される。そして、この変更に伴って、変形例３に係る画素が変形例４に係る画素に変更され、変形例３に係る画素アレイが変形例４に係る画素アレイに変更されている。
図２０は、変形例４に係る画素アレイを、図１７のＸＸ－ＸＸ線に対応する線において切断した場合の、変形例４に係る画素アレイの拡大断面図である。図２１は、変形例４に係る画素アレイを、図１７のＹＹ－ＹＹ線に対応する線において切断した場合の、変形例４に係る画素アレイの拡大断面図である。以下では、変形例４に係る光検出器について、変形例３に係る光検出器と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、変形例３に係る光検出器との相違点を中心に説明する。
図２０、２１に示されるように、変形例４に係る画素アレイを構成する各変形例４に係る画素は、変形例３に係る画素１１Ｂから、第２分離部１７Ｙが第２分離部１７Ｚに変更されて構成される。
第２分離部１７Ｚは、第２分離部１７Ｂから、その形状が変更されて構成される。より具体的には、第２分離部１７Ｚは、下方側から上方側へ向けて、変形例４に係る画素アレイに平行な断面が広がっている。
［６－２．考察］
上記構成の変形例４に係る光検出器によると、実効的な増倍領域１５を狭めても、検出効率を低下させない。これにより、フォトダイオードを小さく形成することができる。
また、上記構成の変形例４に係る光検出器によると、第２分離部１７Ｚの上方側を広くすることで、フォトダイオード以外への信号電荷の拡散を抑制し、第２分離部１７Ｚの下方側を狭くすることで、隣接画素への信号電荷の拡散を抑制することができる。
（補足）
以上のように、本出願において開示する技術の例示として、実施の形態１～実施の形態２、及び、変形例１～変形例４について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施の形態又は変形例にも適用可能である。
本開示に係る光検出器は、光を検出する装置等に広く利用可能である。
１、１Ａ 光検出器
１０、１０Ａ 画素アレイ
１１、１１Ａ、１１Ｂ、１１Ｘ、１１Ｙ 画素
１２ 第１半導体層
１３ 第２半導体層
１４ 第１半導体領域
１５、１５Ｘ、１５Ｙ 増倍領域
１５Ａ 電界均一領域
１６、１６Ａ 第１分離部
１７、１７Ａ、１７Ｂ、１７Ｙ、１７Ｚ 第２分離部
１８ 半導体基板
４１、４１Ｂ フォトダイオード領域
４２、４２Ｂ 回路領域
５１ 第１絶縁層
５２ 光導波路
５３ 配線
５４ マイクロレンズ
５７ 第２絶縁層
１００ 第１半導体チップ
２００ 第２半導体チップ
３００ 第３半導体チップ

Claims (9)

  1. アバランシェフォトダイオードからなる複数の画素がアレイ状に配置された画素アレイを備える光検出器であって、
    前記複数の画素のそれぞれは、
    第１導電型の第１半導体層と、
    前記第１半導体層の上方に位置する、前記第１半導体層よりも不純物濃度が低い前記第１導電型の第２半導体層と、
    前記第２半導体層に形成された、前記第１半導体層と接合する、前記第１導電型と異なる第２導電型の第１半導体領域と、を含み、
    前記第１半導体層及び前記第１半導体領域は、アバランシェ増倍によって電荷が増倍される増倍領域を形成し、
    前記画素アレイは、前記第２半導体層に形成された前記第１導電型の第１分離部と、前記第１半導体層に形成された前記第１導電型の第２分離部とを含み、
    （ａ）前記第１分離部の不純物濃度が前記第２半導体層の不純物濃度よりも不純物濃度が高く、
    （ｂ）前記第２分離部の不純物濃度が前記第１半導体層の不純物濃度よりも不純物濃度が高く、
    （ｃ）前記第１分離部は、前記画素アレイの平面視において、前記第１半導体領域の周囲を囲み、
    （ｄ）前記第２分離部は、前記第１分離部と離れて形成され、
    （ｅ）前記第２分離部は、前記画素アレイの平面視において、前記増倍領域の少なくとも一部に重なり、かつ、前記増倍領域のうちの、外縁領域を除く、電界が均一に形成される領域である電界均一領域の少なくとも一部に重ならない
    光検出器。
  2. 前記第２分離部は、前記第２分離部と同じ深さにおける、前記第１半導体層の前記第２分離部が形成されていない領域よりも不純物濃度が高い
    請求項１に記載の光検出器。
  3. 前記第２分離部は、前記複数の画素のそれぞれにおいて、前記画素アレイの平面視で、前記第１半導体領域の少なくとも一部に重なる
    請求項１又は２に記載の光検出器。
  4. 前記第２分離部は、前記複数の画素のそれぞれにおいて、前記画素アレイの平面視で、前記第１半導体領域のうち、電界が均一に形成される電界均一領域の少なくとも一部に重ならない
    請求項３に記載の光検出器。
  5. 前記第１半導体層は、増倍領域を形成する上方側で不純物濃度が高く、下方側は不純物濃度が上方と同じもしくは低くなる
    請求項１から請求項４のいずれか１項に記載の光検出器。
  6. 前記第１半導体層は、上方側から下方側へ向けて、不純物濃度が高くなる
    請求項１から請求項４のいずれか１項に記載の光検出器。
  7. 前記画素は、１以上のトランジスタを有する、前記第２半導体層に形成された回路領域を含み、
    前記第２分離部は、前記画素アレイの平面視において、前記回路領域の少なくとも一部と重なる
    請求項１から請求項６のいずれか１項に記載の光検出器。
  8. 前記第２分離部は、上方側から下方側へ向けて、前記画素アレイに平行な断面が広がっている
    請求項１から請求項７のいずれか１項に記載の光検出器。
  9. 前記第２分離部は、下方側から上方側へ向けて、前記画素アレイに平行な断面が広がっている
    請求項１から請求項７のいずれか１項に記載の光検出器。
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