WO2021187096A1 - 受光素子および測距システム - Google Patents

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WO2021187096A1
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pixel
region
light receiving
type semiconductor
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翔平 島田
吉田　悟
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes

Definitions

  • This technology relates to a light receiving element and a distance measuring system, and particularly to a light receiving element and a distance measuring system that can realize high PDE while preventing edge breaks.
  • the distance measuring sensor for example, there is one that uses SPAD (Single Photon Avalanche Diode) as a pixel for receiving light.
  • SPAD Single Photon Avalanche Diode
  • avalanche amplification occurs when one photon enters the PN junction region of a high electric field while a voltage larger than the yield voltage (hereinafter referred to as ExcessBias) is applied.
  • ExcessBias a voltage larger than the yield voltage
  • Patent Document 1 in order to reduce a strong electric field (edge break) at the end of the multiplication region where avalanche amplification occurs, the p-type of the multiplication region consisting of the n-type semiconductor region and the p-type semiconductor region A pixel structure in which the area of the semiconductor region is formed smaller than that of the n-type semiconductor region is disclosed.
  • Patent Document 1 has a high internal resistance and requires a large excess bias, so there is room for improvement.
  • This technology was made in view of such a situation, and makes it possible to realize high PDE (Photon Detection Efficiency) while preventing edge breaks.
  • a first conductive type first semiconductor region and a second conductive type second semiconductor region opposite to the first semiconductor region are joined.
  • a pixel is provided in which a multiplication region is formed in a region and a plane region of the second semiconductor region formed at a position closer to a light receiving surface than the first semiconductor region is formed.
  • the distance measuring system on the second side of the present technology includes an illumination device that irradiates the irradiation light and a light receiving element that receives the reflected light with respect to the irradiation light, and the light receiving element is a first conductive type first.
  • a magnification region is formed in a region where the semiconductor region of the above and a second conductive type second semiconductor region opposite to the first semiconductor region are joined, and the light receiving surface is closer to the light receiving surface than the first semiconductor region.
  • a pixel having a large planar region of the second semiconductor region formed at a close position is provided.
  • the first conductive type first semiconductor region and the second conductive type second semiconductor region opposite to the first semiconductor region are joined.
  • a multiplication region is formed in the region, and a plane region of the second semiconductor region formed at a position closer to the light receiving surface than the first semiconductor region is formed larger.
  • the light receiving element and the distance measuring system may be an independent device or a module incorporated in another device.
  • the definition of the vertical direction in the following description is merely a definition for convenience of explanation, and does not limit the technical idea of the present disclosure. For example, if the object is rotated 90 ° and observed, the top and bottom are converted to left and right and read, and if the object is rotated 180 ° and observed, the top and bottom are reversed and read.
  • FIG. 1 shows a pixel circuit using a SPAD (Single Photon Avalanche Diode) applicable to a light receiving element of a distance measuring sensor that measures a distance by a ToF (Time-of-Flight) method.
  • SPAD Single Photon Avalanche Diode
  • Pixel 10 in FIG. 1 includes a SPAD 21, a constant current source 22, a transistor 23, and an inverter 24.
  • the cathode of the SPAD 21 is connected to the constant current source 22, the input terminal of the inverter 24, and the drain of the transistor 23.
  • the anode of SPAD21 is connected to the power supply VSPAD.
  • SPAD21 is a photodiode (single photon avalanche photodiode) that avalanche-amplifies the generated electrons and outputs a cathode voltage VS signal when incident light is incident.
  • the power supply VSPAD supplied to the anode of the SPAD21 has, for example, a negative bias (negative potential) having the same voltage as the yield voltage VBD of the SPAD21.
  • the constant current source 22 is composed of, for example, a P-type MOS transistor that operates in a saturation region, and performs passive quenching by acting as a quenching resistor.
  • a power supply voltage VE (VE> 0) is supplied to the constant current source 22.
  • the constant current source 22 may use a pull-up resistor or the like instead of the P-type MOS transistor.
  • ExcessBias a voltage larger than the yield voltage VBD of SPAD21 (hereinafter referred to as ExcessBias) is applied to SPAD21.
  • the drain of the transistor 23 is connected to the cathode of the SPAD 21, the input terminal of the inverter 24, and the constant current source 22, and the source of the transistor 23 is connected to the ground (GND).
  • a gating control signal VG is supplied to the gate of the transistor 23 from a pixel drive unit that drives the pixels.
  • a Lo (Low) gating control signal VG is supplied from the pixel drive unit to the gate of the transistor 23.
  • a Hi (High) gating control signal VG is supplied from the pixel drive unit to the gate of the transistor 23.
  • the inverter 24 outputs a Hi PFout signal when the cathode voltage VS as an input signal is Lo, and outputs a Lo PFout signal when the cathode voltage VS is Hi.
  • FIG. 2 is a graph showing the change in the cathode voltage VS of the SPAD 21 and the detection signal PFout in response to the incident of photons.
  • the transistor 23 is set to off by the Lo gating control signal VG.
  • the power supply voltage VE is supplied to the cathode of the SPAD 21 and the power supply VSPAD is supplied to the anode. Therefore, a reverse voltage larger than the breakdown voltage VBD is applied to the SPAD 211. , SPAD21 is set to Geiger mode. In this state, the cathode voltage VS of the SPAD 21 is the same as the power supply voltage VE.
  • the cathode voltage VS of SPAD21 becomes lower than 0V, it becomes lower than the yield voltage VBD, so the avalanche amplification stops.
  • the current generated by the avalanche amplification flows to the constant current source 22 to generate a voltage drop, and the cathode voltage VS becomes lower than the breakdown voltage VBD as the generated voltage drop causes the avalanche amplification.
  • the operation of stopping is the quenching operation.
  • the current flowing through the constant current source 22 gradually decreases, and at time t4, the cathode voltage VS returns to the original power supply voltage VE again, and the next new photon is detected. It will be ready (recharge operation).
  • a Hi (High) PFout signal is output during the period from time t1 to time t3.
  • the Hi gating control signal VG is supplied from the pixel drive unit to the gate of the transistor 23, and the transistor 23 is turned on.
  • the cathode voltage VS of the SPAD 21 becomes 0V (GND)
  • the voltage between the anode and the cathode of the SPAD 21 becomes the breakdown voltage VBD or less, so that even if a photon enters the SPAD 21, it does not react.
  • FIG. 3 is a diagram showing a first pixel structure of the pixel 10 using the SPAD 21 described above.
  • FIG. 3 shows a pixel structure of a portion corresponding to one pixel of a plurality of pixels formed on a semiconductor substrate 31 made of silicon or the like
  • FIG. 3A is a cross-sectional view of the pixel 10. be.
  • FIG. 3A In the cross-sectional view of the pixel 10 shown in FIG. 3A, only the structure of the semiconductor substrate 31 is shown, and the lower side of A in FIG. 3 is the back surface side of the semiconductor substrate 31, and an on-chip lens or the like is formed. At the same time, it is on the incident surface side where the reflected light reflected from the object is incident.
  • the upper side of A in FIG. 3 is the front surface side of the semiconductor substrate 31, and although not shown, a wiring layer including a circuit for driving pixels and the like is formed.
  • FIG. 3 is a plan view of the pixel 10 in A in FIG. 3 as viewed from the front surface side of the semiconductor substrate 31.
  • the pixel 10 has an n-well 41, an n-type semiconductor region 42, a high-concentration n-type semiconductor region 43, a p-type semiconductor region 44, a hole storage region 45, and a high-concentration p-type semiconductor. Includes region 46. Then, the avalanche multiplication region 47 is formed by the depletion layer formed in the region where the n-type semiconductor region 42 and the p-type semiconductor region 44 are joined.
  • the n-well 41 is formed by controlling the semiconductor substrate 31 to an n-type (n-) having a low impurity concentration, and forms an electric field that transfers electrons generated by photoelectric conversion in the pixel 10 to the avalanche multiplication region 47. do.
  • n-well 41 a p-well in which the impurity concentration of the semiconductor substrate 31 is controlled to be p-type may be formed.
  • the n-type semiconductor region 42 is a dense n-type (first conductive type) semiconductor formed at a predetermined depth from the surface side of the semiconductor substrate 31 in the central portion of the pixel region. This is a region (first semiconductor region).
  • the n-type semiconductor region 42 in particular, the vicinity of the surface of the central portion is controlled to have a high concentration (n +) of impurity concentration, and is regarded as a high-concentration n-type semiconductor region 43.
  • the high-concentration n-type semiconductor region 43 is a contact portion (first contact portion) connected to a contact electrode 51 as a cathode for supplying a negative voltage for forming an avalanche multiplication region 47.
  • a power supply voltage VE is applied from the contact electrode 51 to the high-concentration n-type semiconductor region 43.
  • the p-type semiconductor region 44 is a dense p-type (third p-type) formed so as to cover the entire surface of the pixel region with a predetermined thickness (depth) from a depth position in contact with the bottom surface of the n-type semiconductor region 42 in the semiconductor substrate 31. It is a semiconductor region (second semiconductor region) of (two conductive type).
  • the impurity concentration of the n-well 41 is, for example, a low concentration of 1E + 14 / cm 3 or less, and the impurity concentration of each of the n-type semiconductor region 42 and the p-type semiconductor region 44 forming the avalanche multiplication region 47 is It is desirable to control the concentration to a high concentration of 1E + 16 / cm 3 or more.
  • the hole storage region 45 is a p-type semiconductor region (p) formed so as to surround the side surface and the bottom surface of the n-well 41, and stores holes generated by photoelectric conversion. Further, the hole storage region 45 also has an effect of trapping electrons generated at the interface with the pixel separation portion 48 and suppressing DCR (dark count rate).
  • the vicinity region of the hole storage region 45 on the front surface side of the substrate is a high-concentration p-type semiconductor region 46 in which the impurity concentration is controlled to a high concentration (p +).
  • the high-concentration p-type semiconductor region 46 is a contact portion (second contact portion) connected to the contact electrode 52 as the anode of the SPAD 21.
  • a power supply VSPAD is applied from the contact electrode 52 to the high-concentration p-type semiconductor region 46.
  • the hole accumulation region 45 can be formed by ion implantation or may be formed by solid phase diffusion.
  • a pixel separation portion 48 for separating pixels is formed at the pixel boundary portion of the pixel 10 which is a boundary with the adjacent pixel.
  • the pixel separation portion 48 may be composed of, for example, only an insulating layer such as a silicon oxide film, or the outer side (n-well 41 side) of a metal layer such as tungsten is covered with an insulating layer such as a silicon oxide film. It may be a structure.
  • the plane region of the n-type semiconductor region 42 and the p-type semiconductor region 44 in which the avalanche multiplication region 47 is formed is set in the plane region of the n-type semiconductor region 42.
  • the plane region of the p-type semiconductor region 44 is formed large.
  • the p-type semiconductor region 44 is formed at a position deeper than the depth position of the n-type semiconductor region 42. Has been done. In other words, the p-type semiconductor region 44 is formed at a position closer to the light receiving surface than the n-type semiconductor region 42.
  • the region between the n-type semiconductor region 42 and the high-concentration p-type semiconductor region 46 is accurate. However, in order to show the difference in region size between the n-type semiconductor region 42 and the p-type semiconductor region 44, the p-type semiconductor region 44 below the n-well 41 is shown.
  • the first pixel structure in FIG. 3 is an example of a structure that reads out electrons as a signal charge (carrier), but it can also be a structure that reads out holes.
  • the n-type semiconductor region 42 having a small plane size is changed to the p-type semiconductor region, and the high-concentration n-type semiconductor region 43 is changed to the high-concentration p-type semiconductor region.
  • the p-type semiconductor region 44 having a large plane size is changed to an n-type semiconductor region, and the high-concentration p-type semiconductor region 46 is changed to a high-concentration n-type semiconductor region.
  • a power supply VSPAD is applied from the contact electrode 51 to the contact portion changed from the high-concentration n-type semiconductor region 43 to the high-concentration p-type semiconductor region, and the high-concentration p-type semiconductor region 46 is changed to the high-concentration n-type semiconductor region.
  • a power supply voltage VE is applied to the contact portion from the contact electrode 52.
  • the n-type semiconductor region 42 and the p-type semiconductor region 44 in which the avalanche multiplication region 47 is formed have a structure formed in the same plane region so that the connection regions overlap each other, as shown in FIG. 4A. Conceivable.
  • the end portion of A in FIG. 4 It is possible to form an avalanche multiplication region 47 having a strong electric field and a uniform electric field by using only the strong electric field portion.
  • the diameter of the n-type semiconductor region 42 is set to 2 ⁇ m or less, and the relative distance between the n-type semiconductor region 42 and the p-type semiconductor region 44 in the depth direction. Is preferably 1000 nm or less.
  • the electric field can be made uniform and edge breakdown can be prevented.
  • the p-type semiconductor region 44 is around the pixels. It extends to the hole accumulation area 45 of the part.
  • the holes generated by the avalanche amplification move to the hole storage region 45 via the p-type semiconductor region 44.
  • the outer peripheral region 61 which is a region of the p-type semiconductor region 44 outside the n-type semiconductor region 42 in the plane direction, forms a Hall current path and has the effect of improving the internal resistance (reducing the Hall resistance).
  • the p-type semiconductor region 44 is formed in the outer peripheral region 61 of the avalanche multiplication region 47, so that the electrons generated in the n-well 41 due to the incident light are incident on the outer peripheral region 61.
  • the p-type semiconductor region 44 of the outer peripheral region 61 acts as a shielding effect, and the electrons of the n-well 41 move barrierlessly to the avalanche multiplication region 47.
  • the barrierless structure from the n-well 41 to the avalanche multiplication region 47 realizes high charge collection efficiency.
  • high PDE can be realized while preventing edge break. Achieving high PDE also allows for low excess bias.
  • FIG. 6 is a cross-sectional view showing a first modification of the pixel 10 according to the first pixel structure.
  • FIGS. 6 and 6 the same reference numerals are given to the parts corresponding to the first pixel structure shown in FIG. 3, and the description of the parts will be omitted as appropriate.
  • the p-type semiconductor region 44 forming the avalanche multiplication region 47 in the first pixel structure shown in FIG. 3 is changed to the p-type semiconductor region 44'.
  • the planar region of the p-type semiconductor region 44 extends until it reaches the hole storage region 45 in the peripheral portion of the pixel, but the p-type in the first modification of FIG.
  • the semiconductor region 44'does not extend to reach the hole storage region 45, and an n-well 41 (fourth semiconductor region) is formed between the p-type semiconductor region 44'and the hole storage region 45. ..
  • the planar region of the p-type semiconductor region 44' is formed larger than the planar region of the n-type semiconductor region 42.
  • the p-type semiconductor region 44' is not formed so large as to be in contact with the hole storage region 45, it is formed to be at least larger than the n-type semiconductor region 42, so that the n-type can be formed in the plane direction. Since the region of the p-type semiconductor region 44 (outer peripheral region 61 in FIG. 5) outside the semiconductor region 42 forms the Hall current path, the effect of improving the internal resistance (reducing the Hall resistance) is obtained.
  • FIG. 7 is a cross-sectional view showing a second modification of the pixel 10 according to the first pixel structure.
  • a pixel separation portion 48 for separating pixels is formed at the pixel boundary portion of the pixel 10, and the side surface of the pixel separation portion 48 on the pixel center side (near the pixel boundary portion).
  • the hole accumulation region 45 was formed in the area.
  • the pixel separation portion 48 of FIG. 3 is omitted.
  • the hole accumulation region 45 is provided on the outer peripheral portion so as to be in contact with the boundary portion with the adjacent pixel, and the region of the n-well 41 is the first pixel of FIG. It is formed wider than the structure.
  • the pixel separation unit 48 can be omitted.
  • FIG. 8A shows a plan view of four pixel regions in which the pixels 10 related to the first pixel structure shown in FIG. 3 are arranged in a 2x2 manner as viewed from the front surface side of the semiconductor substrate 31. There is.
  • FIG. 8B shows a plan view of four pixel regions in which the pixels 10 according to the second modification shown in FIG. 7 are arranged in a 2x2 manner, as viewed from the front surface side of the semiconductor substrate 31. There is.
  • the broken line indicates the boundary of the pixel 10.
  • the pixel separation portion 48 When the pixel separation portion 48 is formed at the boundary portion of the pixel 10, as shown in A of FIG. 8, the pixel separation portion 48 is arranged around the pixel 10, and in the arrangement of a plurality of pixels, the pixel separation portion 48 is formed.
  • the portions 48 are arranged in a grid pattern.
  • the hole storage area 45 is arranged around the pixel 10 as shown in B of FIG.
  • the hole accumulation regions 45 are arranged in a grid pattern.
  • FIG. 9 is a third modification of the pixel 10 related to the first pixel structure, and shows a modification of the planar shape of the n-type semiconductor region 42.
  • the structure other than the n-type semiconductor region 42 is the same as the first pixel structure shown in FIG.
  • the planar shape of the n-type semiconductor region 42 is a circular shape, but the planar shape of the n-type semiconductor region 42 is not limited to a circular shape, but is a quadrangle, a pentagon, or another polygonal shape. May be.
  • a in FIG. 9 shows an example in which the planar shape of the n-type semiconductor region 42 is a quadrangular shape.
  • FIG. 9 shows an example in which the planar shape of the n-type semiconductor region 42 is a pentagonal shape.
  • FIG. 10 is a cross-sectional view showing a second pixel structure of the pixel 10 using the SPAD 21.
  • the plan view of the pixel 10 related to the second pixel structure viewed from the front surface side of the semiconductor substrate 31 is the same as B in FIG. 3 in the first pixel structure, and is therefore omitted.
  • n-type semiconductor region 42 and the p-type semiconductor region forming the avalanche multiplication region 47 are compared.
  • An n-type (n ⁇ ) n-type semiconductor region 81 (fourth semiconductor region) having a higher impurity concentration than the n-well 41 is formed in a region deeper than 44 (close to the light receiving surface).
  • the n-well 41 surrounded by the p-type semiconductor region 44 and the hole storage region 45 is the n-well 41 having a low impurity concentration and the n-well 41.
  • the n-type semiconductor region 81 is replaced with an n-type semiconductor region 81 having a higher impurity concentration than the n-well, and the n-type semiconductor region 81 is arranged between the n-well 41 and the p-type semiconductor region 44.
  • n-type semiconductor region 81 As the n-well 41, but is a conductive type different from the n-well 41 and thinner than the p-type semiconductor region 44 as shown in FIG.
  • the p-type semiconductor region 81'(fourth semiconductor region) having an impurity concentration may be used.
  • the n-type semiconductor region 81 and the p-type semiconductor region 81' can be formed by ion implantation in which n-type or p-type ions are implanted.
  • FIG. 12 is a cross-sectional view showing a third pixel structure of the pixel 10 using the SPAD 21.
  • the pixel separation portion 48 formed at the pixel boundary portion forms the semiconductor substrate 31. It is replaced with an inter-pixel trench portion 101 and an insulating layer 102 that penetrate from the front surface side to the back surface side.
  • the inter-pixel trench portion 101 is formed of, for example, a metal material such as tungsten (W), aluminum (Al), titanium (Ti), titanium nitride (TiN), or a conductive material such as polysilicon, and the wiring layer is formed.
  • a negative voltage larger than that of the anode electrode (contact electrode 52) of the SPAD 21 is applied from the front surface side of the formed semiconductor substrate 31.
  • the insulating layer 102 is composed of, for example, SiO2.
  • the planar arrangement of the inter-pixel trench portion 101 and the insulating layer 102 is a grid pattern similar to that of the pixel separation portion 48 shown in FIG. 8A.
  • FIG. 13 is a cross-sectional view showing a fourth pixel structure of the pixel 10 using the SPAD 21.
  • the pixel separating portion 48 and the hole storage area 45 formed at the pixel boundary portion are A fixed charge film 121 is formed between the two.
  • the fixed charge film 121 is formed not only on the side surface between the pixel separation portion 48 and the hole storage area 45, but also on the outside of the hole storage area 45 on the back surface side of the semiconductor substrate 31.
  • the fixed charge film 121 is a negative fixed charge film. By inducing holes by the fixed charge film 121, a hole accumulation region is formed inside the fixed charge film 121.
  • the hole storage region formed by the fixed charge film 121 and the hole storage region 45 formed inside the fixed charge film 121 can be combined to suppress the dark current and suppress the DCR. Further, by reducing crosstalk and forming a lateral electric field, carriers can be easily collected in a high electric field region, and PDE can be improved.
  • FIG. 14 is a cross-sectional view showing a fifth pixel structure of the pixel 10 using the SPAD 21, and B of FIG. 14 is a view of the pixel 10 of A of FIG. 14 from the front surface side of the semiconductor substrate 31. It is a plan view.
  • an insulating layer 141 formed by STI Silicon Trench Isolation
  • the insulating layer 141 is formed on the outer periphery of the n-type semiconductor region 42 and the high-concentration n-type semiconductor region 43 connected to the contact electrode 51 as the cathode of the SPAD 21 in the plane direction.
  • the anode and cathode of SPAD21 are electrically separated.
  • the insulating layer 141 Since the purpose of the insulating layer 141 is to electrically separate the anode and the cathode of the SPAD 21, it does not necessarily have to be arranged in the periphery adjacent to the n-type semiconductor region 42, and is electrically connected to the contact electrode 51. It may be between the n-type semiconductor region 42 and the high-concentration n-type semiconductor region 43 to be formed and the high-concentration p-type semiconductor region 46 electrically connected to the contact electrode 52.
  • the insulating layer 141 may be formed on the inner peripheral side of the high-concentration p-type semiconductor region 46 near the front surface of the substrate.
  • the region between the n-type semiconductor region 42 and the high-concentration p-type semiconductor region 46 is exactly the n-well 41, but the p-type semiconductor region 44 below the n-well 41 is formed.
  • the points shown are the same as in FIG. 3B.
  • FIG. 15A is a cross-sectional view showing a sixth pixel structure of the pixel 10 using the SPAD 21, and FIG. 15B is a view of the pixel 10 of FIG. 15A from the front surface side of the semiconductor substrate 31. It is a plan view.
  • the pixel 10 according to the fifth pixel structure shown in FIG. 14 has a configuration in which the anode and the cathode of the SPAD 21 are separated in the plane direction by using the insulating layer 141.
  • the pixel 10 has a configuration in which the anode and the cathode of the SPAD 21 are separated from each other by arranging the anode and the cathode of the SPAD 21 at different depth positions of the semiconductor substrate 31.
  • the pixel separation portion 48 at the pixel boundary portion of the pixel 10 is It is replaced with a conductive member 161 penetrating from the back surface side or the front surface side of the semiconductor substrate 31 to the substrate surface on the opposite side, and an insulating film 162 formed on both outer sides (inside the pixel) of the conductive member 161.
  • the conductive member 161 is made of a metal material such as polysilicon or tungsten (W), and the insulating film 162 is made of, for example, SiO2.
  • the high-concentration p-type semiconductor region 46 which is the contact portion of the anode of the SPAD 21, is embedded and arranged in the semiconductor substrate 31.
  • the position of the high-concentration p-type semiconductor region 46 in the depth direction is formed at the same position as the p-type semiconductor region 44, but the high-concentration p-type semiconductor region 46 and the p-type semiconductor region The position of the 44 in the depth direction does not have to be the same.
  • the high-concentration p-type semiconductor region 46 on the anode side, the n-type semiconductor region 42 on the cathode side, and the high-concentration n-type semiconductor region 43 may be arranged at different depth positions.
  • the conductive member 161 is connected to the contact electrode 52 on the upper surface of the front surface of the semiconductor substrate 31, and is connected to the high-concentration p-type semiconductor region 46 in the semiconductor substrate 31, and the high-concentration p-type semiconductor region 46 is connected to the high-concentration p-type semiconductor region 46. It is electrically connected to the contact electrode 52 via the conductive member 161.
  • the outer peripheral portion of the conductive member 161 other than the connection region connected to the high-concentration p-type semiconductor region 46 is covered with an insulating film 162, and is electrically separated from the n-well 41 and the hole storage region 45.
  • the anode and cathode of the SPAD 21 are arranged at different positions in the depth direction of the semiconductor substrate 31, and the separated configuration is effective when the pixel size is reduced. That is, if the anode and cathode of the SPAD 21 are arranged on the same plane, there is a limit when the pixel size is reduced. Further, since the anode and cathode of SPAD21 are close to each other, electrical separation is difficult. By arranging the pixels so as to be offset in the depth direction, it is possible to reduce the pixel size as compared with the case where the pixels are arranged on the same plane.
  • FIG. 16 is a cross-sectional view showing a seventh pixel structure of the pixel 10 using the SPAD 21, and B of FIG. 16 is a plan view of the pixel 10 on the X-X'line of A of FIG.
  • FIGS. 16 to 28 referred to below, the same reference numerals are given to the parts common to the first pixel structure described above, and the description of the parts will be omitted as appropriate.
  • the point that the avalanche multiplication region 47 is formed by the layers is the same as that of the first to sixth pixel structures described above.
  • the on-chip lens 816 which was omitted in the first to sixth pixel structures described above, is shown.
  • the on-chip lens 816 is formed on the back surface side of the semiconductor substrate 31, which is the lower side in A in FIG.
  • a contact electrode 51 as a cathode, a contact electrode 52 as an anode, and the like are formed on the front surface of the semiconductor substrate 31.
  • the separation layer 801 is formed of, for example, a silicon oxide film (SiO2), and has the same function as the insulating layer 141 of the pixel 10 according to the fifth pixel structure shown in FIG. That is, by electrically separating the anode and the cathode of the SPAD 21 by the separation layer 801, the edge breakdown in the plane direction between the anode and the cathode can be suppressed. In particular, even when the pixel size of the pixel 10 is reduced and the distance between the anode and the cathode is shortened, edge breakdown can be reliably suppressed.
  • the type semiconductor region 802 (sixth semiconductor region) is formed.
  • a p-type semiconductor region 803 (fifth semiconductor region) is formed.
  • the impurity concentration of the high-concentration p-type semiconductor region 46 is represented by “p +”, and in FIG. 16, the high concentration is shown.
  • the p-type semiconductor region 803 is also represented by “p +”, but the high-concentration p-type semiconductor region 46 has a higher impurity concentration than the high-concentration p-type semiconductor region 803.
  • the impurity concentration of the high-concentration p-type semiconductor region 46 can be expressed as "p ++" in comparison with the high-concentration p-type semiconductor region 803.
  • the alternate long and short dash line of A in FIG. 16 indicates the boundary of the pixel 10 in the plane direction of the semiconductor substrate 31, and the pixel separation portion 811 is formed at the pixel boundary portion of the pixel 10.
  • the pixel separation portion 811 is composed of a metal DTI 812 using tungsten or the like, and a silicon oxide film (insulating layer) 813 formed inside the metal DTI 812 (n-well 41 side).
  • the pixel separation unit 811 is another form of the pixel separation unit 48 such as the pixel 10 according to the first pixel structure shown in FIG. Further, it can be said that the metal DTI 812 and the silicon oxide film 813 are different forms of the inter-pixel trench portion 101 and the insulating layer 102 of the third pixel structure shown in FIG.
  • a negative voltage may be applied to the metal DTI 812 in the same manner as in the third pixel structure shown in FIG.
  • An inter-pixel light-shielding film 814 is formed at the pixel boundary on the light incident surface side of the semiconductor substrate 31 using the same material as the metal DTI812.
  • a silicon oxide film 815 formed simultaneously with the silicon oxide film 813 constituting the pixel separation portion 811 is formed on the interface on the back surface side of the semiconductor substrate 31.
  • the planar shapes of the high-concentration n-type semiconductor region 43, the low-concentration n-type semiconductor region 802, and the separation layer 801 are circular.
  • a low-concentration n-type semiconductor region 802 is formed so as to surround the outer periphery of the high-concentration n-type semiconductor region 43 formed in a circular shape, and a separation layer 801 is further formed so as to surround the outer periphery of the low-concentration n-type semiconductor region 802.
  • a high-concentration p-type semiconductor region 803 is formed in the region between the separation layer 801 and the pixel separation portion 811 formed of the metal DTI 812 and the silicon oxide film 813 at the pixel boundary portion.
  • the separation layer 801 is a p-type semiconductor having a high-concentration n-type semiconductor region 43 and a low-concentration n-type semiconductor region 802, and a high-concentration p-type semiconductor region 803 and a high-concentration p-type semiconductor region 46 in the plane direction. The region is physically and electrically separated.
  • the pixel 10 related to the seventh pixel structure configured as described above is significantly different from the fifth pixel structure shown in FIG. 14 is that it is above the p-type semiconductor region 44 in cross-sectional view (the front surface of the substrate). Side) and outside of the separation layer 801 in plan view, in other words, the region between the separation layer 801 and the high-concentration p-type semiconductor region 46 is changed from the n-well 41 to the high-concentration p-type semiconductor region 803. It is a point that has been done.
  • the potential on the Y-Y'-Y "line shown by the alternate long and short dash line in A in FIG. 17 is shown in B in FIG.
  • the high-concentration p-type semiconductor region 803, the p-type semiconductor region 44, the n-well 41, the p-type semiconductor region 44, and the high-concentration n-type semiconductor region 43 pass in this order, and as shown in FIG.
  • a potential gradient is formed in which the potential decreases from the Y point to the Y'point via the Y'point.
  • the p-type semiconductor region 44 of the avalanche multiplication region 47 is depleted.
  • the high-concentration p-type semiconductor region 803 is formed in the region near the front surface of the substrate above the p-type semiconductor region 44, the high-concentration p-type semiconductor region 803 is formed from the Y point to the Y'point via the Y'point. A potential gradient is formed in which the potential becomes low. As a result, the electrons photoelectrically converted in the region near the front surface of the semiconductor substrate 31 on which the high-concentration p-type semiconductor region 803 is formed do not escape to the outside of the pixel. , Since it can be moved to the avalanche multiplication region 47, the PDE can be improved.
  • the impurity concentration of the high-concentration p-type semiconductor region 803 is higher than that of the p-type semiconductor region 44, but lower than that of the high-concentration p-type semiconductor region 46 connected to the anode (contact electrode 52). be.
  • the energy level of the high-concentration p-type semiconductor region 803 is lower than the Fermi level
  • the impurity concentration of the high-concentration p-type semiconductor region 803 is a concentration value at which the photoelectrically converted electrons and holes do not recombine.
  • the region of the impurity concentration exceeding the Fermi level is only the high-concentration p-type semiconductor region 46 connected to the anode (contact electrode 52).
  • FIG. 18A is an enlarged view of the region 831 around the cathode contact of FIG. 17A.
  • the separation layer 801 is in contact with the low-concentration n-type semiconductor region 802 on the inner wall surface (inner peripheral wall surface) in the plane direction, and is in contact with the high-concentration p-type semiconductor region 803 on the outer wall surface (outer peripheral wall surface) in the plane direction, and is in contact with the low-concentration n-type semiconductor region 803.
  • the semiconductor region 802 and the high-concentration p-type semiconductor region 803 are physically separated. As a result, as described above, the edge breakdown in the plane direction between the anode and the cathode can be suppressed, and the electrons photoelectrically converted in the region near the front surface of the semiconductor substrate 31 can be transferred to the avalanche multiplication region 47. Since it can be moved, PDE can be improved.
  • the region in contact with the inner peripheral wall surface of the separation layer 801 is a low-concentration n-type semiconductor region 802 having a lower impurity concentration than the high-concentration n-type semiconductor region 43 forming the avalanche multiplication region 47. As a result, the electric field on the inner peripheral wall surface of the separation layer 801 can be relaxed.
  • the separation layer 801 also has a function of preventing the synchrotron radiation generated in the avalanche multiplication region 47 from diffusing outward in the plane direction and being incident on the adjacent pixel 10. As a result, crosstalk caused by synchrotron radiation generated in the avalanche multiplication region 47 can be reduced.
  • the separation layer 801 is formed of a silicon oxide film, but the separation layer 801 may be formed of another material.
  • the separation layer 801 may be formed of a low-k film having a low dielectric constant.
  • Specific materials for the low-k film include silicate glass, parylene, SiOC, Teflon (registered trademark), SiLK, polyimide, amorphous carbon fluoride, and porous silica.
  • FIG. 18 are enlarged views of a region 831 showing another configuration example of the separation layer 801.
  • FIG. 18 shows an example in which the separation layer 801 is composed of an air gap.
  • the separation layer 801 in FIG. 18 shows an example in which the separation layer 801 is composed of a double structure made of a plurality of materials instead of a single material.
  • the separation layer 801 of C in FIG. 18 has a double structure having an air gap 841 on the inside and a silicon oxide film 842 on the outside.
  • the silicon oxide film 842 is in contact with the low-concentration n-type semiconductor region 802 on the inner wall surface (inner peripheral wall surface) in the plane direction, and is in contact with the high-concentration p-type semiconductor region 803 on the outer wall surface (outer peripheral wall surface) in the plane direction, and is in the downward direction. It is in contact with the p-type semiconductor region 44 on the bottom surface.
  • the depth of the separation layer 801 and the low-concentration n-type semiconductor region 802 from the substrate front surface is high, for example, as shown in FIG. 18A, where the avalanche multiplication region 47 is formed.
  • the depth was the same as the pn junction surface of the n-type semiconductor region 43 and the p-type semiconductor region 44.
  • the depth of the separation layer 801 may be deeper than the pn junction surface, as shown in A in FIG.
  • the depth of the low-concentration n-type semiconductor region 802 can also be formed at the same depth as the separation layer 801.
  • the depth of the low-concentration n-type semiconductor region 802 does not have to be the same as that of the separation layer 801, in other words, it does not need to be formed on the entire inner peripheral wall surface of the separation layer 801 and is shown in FIG. 19B. As described above, it may be shallower than the separation layer 801.
  • the depth of the low-concentration n-type semiconductor region 802 may be any depth between the depth of the inner high-concentration n-type semiconductor region 43 and the depth of the outer separation layer 801. Even when the separation layer 801 is formed at a depth within this range, the same effect as described above can be obtained. For example, it can contribute to suppression of edge breakdown due to physical separation of the n-type semiconductor region and the p-type semiconductor region in the plane direction, reduction of crosstalk caused by synchrotron radiation generated in the avalanche multiplication region 47, and the like.
  • FIG. 20 is a modification of the pixel 10 according to the seventh pixel structure, and shows another example of a planar shape such as a high-concentration n-type semiconductor region 43.
  • the planar shapes of the high-concentration n-type semiconductor region 43, the low-concentration n-type semiconductor region 802, and the separation layer 801 are circular, but the planar shape is not limited to the circular shape. , Rectangle, pentagon or other polygonal shape.
  • FIG. 20A shows an example in which the planar shapes of the high-concentration n-type semiconductor region 43, the low-concentration n-type semiconductor region 802, and the separation layer 801 are square.
  • FIG. 20B shows an example in which the planar shapes of the high-concentration n-type semiconductor region 43, the low-concentration n-type semiconductor region 802, and the separation layer 801 are pentagonal.
  • FIG. 21 shows only the portion corresponding to the region 831 around the cathode contact shown in FIG. 17A.
  • a silicon oxide film 871 is formed as an ion-implanted through film on the upper surface of the semiconductor substrate 31 on the front surface side. After that, by performing ion implantation, a high-concentration n-type semiconductor region 43, a low-concentration n-type semiconductor region 802, and a high-concentration p-type semiconductor region 803 are formed in a region near the front surface side of the semiconductor substrate 31. NS.
  • a silicon nitride film 872 is formed on the silicon oxide film 871.
  • the opening 873 is formed at the position where the separation layer 801 is formed. Is formed.
  • a silicon oxide film 871 is formed in the semiconductor region of the bottom surface and the side wall surface of the opening 873 by, for example, a thermal oxidation method.
  • the silicon oxide film 874 is embedded in the opening 873 by, for example, CVD (Chemical Vapor Deposition) using high-density plasma (high Density Plasma). At this time, the silicon oxide film 874 is also formed on the upper surface of the silicon nitride film 872.
  • CVD Chemical Vapor Deposition
  • high-density plasma high Density Plasma
  • the silicon oxide film 874 formed on the upper surface of the silicon nitride film 872 is removed by flattening the silicon oxide film 874 by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • the high-concentration n-type semiconductor region 43, the low-concentration n-type semiconductor region 802, the separation layer 801 and the high-concentration p-type semiconductor region 803 are completed in the region near the front surface of the semiconductor substrate 31. ..
  • a silicon oxide film 891 is formed as an ion implantation through film on the upper surface of the semiconductor substrate 31 on the front surface side. After that, by performing ion implantation, a high-concentration n-type semiconductor region 43, a low-concentration n-type semiconductor region 802, and a high-concentration p-type semiconductor region 803 are formed in a region near the front surface side of the semiconductor substrate 31. NS.
  • the opening 892 is formed at the formation position of the separation layer 801 by performing dry etching. This step is the same as C in FIG. 21, but the hard mask such as the silicon nitride film is removed.
  • a silicon oxide film 891A is formed on the bottom surface and the side wall of the opening 892.
  • the silicon oxide film 891A can be deposited with non-uniform step coverage, and by increasing the amount of deposition at the upper corner of the opening 892, it is shown in FIG. 22D.
  • the silicon oxide film 891B is closed and the cavity 893 can be formed.
  • the cavity 893 corresponds to the air gap 841 of C in FIG. 18, and the silicon oxide film 891B corresponds to the silicon oxide film 842 of C in FIG.
  • the high-concentration n-type semiconductor region 43, the low-concentration n-type semiconductor region 802, the separation layer 801 and the high-concentration p-type semiconductor region 803 are completed in the region near the front surface of the semiconductor substrate 31. ..
  • FIG. 23 shows a first modification of the pixel 10 according to the seventh pixel structure.
  • FIG. 23A is a cross-sectional view showing a first modification of the seventh pixel structure
  • FIG. 23B is a plan view of the pixel 10 on the X-X'line of FIG. 23A.
  • the high-concentration p-type semiconductor region 803 is formed in the entire region in the plane direction from the outer peripheral wall surface of the separation layer 801 to the high-concentration p-type semiconductor region 46.
  • the high-concentration p-type semiconductor region 803 is reduced to a region from the outer peripheral wall surface of the separation layer 801 to the region before reaching the high-concentration p-type semiconductor region 46.
  • An n-well 41 is formed between the high-concentration p-type semiconductor region 803 and the high-concentration p-type semiconductor region 46.
  • the high-concentration p-type semiconductor region 803 formed on the substrate front surface side from the p-type semiconductor region 44 is formed in the entire plane direction between the separation layer 801 and the high-concentration p-type semiconductor region 46. It does not have to be done. However, in the p-type semiconductor region 44, in order to prevent the electrons photoelectrically converted in the n-well 41 from escaping to the front surface side of the substrate, the inside of the pixel separation portion 811 (silicon oxide film 813). Must be formed in the entire plane region of.
  • FIG. 24A is a cross-sectional view showing a second modification of the pixel 10 according to the seventh pixel structure.
  • the high-concentration p-type semiconductor region 803 is formed in a region from the outer peripheral wall surface of the separation layer 801 to a region before reaching the high-concentration p-type semiconductor region 46. It is common with the first modification shown in FIG. 23 in that an n-well 41 is formed between the high-concentration p-type semiconductor region 803 and the high-concentration p-type semiconductor region 46.
  • the high-concentration p-type semiconductor region 803 was formed from the interface on the front surface side of the substrate to the depth of the p-type semiconductor region 44, whereas in FIG. 24, FIG. In the second modification of A, the high-concentration p-type semiconductor region 803 is not in contact with the interface on the front surface side of the substrate. In the second modification, the high-concentration p-type semiconductor region 803 is formed from a predetermined amount of depth position from the interface on the front surface side of the substrate to the depth of the p-type semiconductor region 44. The n-well 41 is formed in the region from the interface on the front surface side of the substrate to the formation of the high-concentration p-type semiconductor region 803. Other points are the same as the first modification shown in FIG. 23.
  • the high-concentration p-type semiconductor region 803 does not necessarily have to be formed so as to be in contact with the interface on the front surface side of the substrate. In other words, the high-concentration p-type semiconductor region 803 may be formed in a region embedded in a predetermined amount from the interface on the front surface side of the substrate.
  • FIG. 24B is a cross-sectional view showing a third modification of the pixel 10 according to the seventh pixel structure.
  • the third modification shown in FIG. 24B is the same as the seventh pixel structure shown in FIG. 16 for the high-concentration p-type semiconductor region 803. That is, the high-concentration p-type semiconductor region 803 is formed in the entire region in the plane direction from the outer peripheral wall surface of the separation layer 801 to the high-concentration p-type semiconductor region 46.
  • the planar region of the p-type semiconductor region 44 is a region from below the high-concentration n-type semiconductor region 43 forming the avalanche multiplication region 47 to below the separation layer 801. It is not formed in the entire plane region inside the pixel separation portion 811. Other points are the same as the seventh pixel structure shown in FIG.
  • the p-type semiconductor region 44 is not formed in the entire plane region, and the avalanche is multiplied. It may be a flat region about the lower part of the separation layer 801 centered on the region 47.
  • one of the high-concentration p-type semiconductor region 803 or the p-type semiconductor region 44 is formed in the entire plane region inside the pixel separation portion 811 of the pixel 10, the other is formed in the entire plane region. It does not have to be.
  • both the high-concentration p-type semiconductor region 803 and the p-type semiconductor region 44 are not formed in the entire plane region, as shown in FIG. 25, the electrons photoelectrically converted in the n-well 41 are high. Neither the concentration p-type semiconductor region 803 nor the p-type semiconductor region 44 is formed, and the region escapes to the front surface side of the substrate. Therefore, by forming at least one of the high-concentration p-type semiconductor region 803 or the p-type semiconductor region 44 in the entire plane region, the electrons photoelectrically converted in the n-well 41 can be moved to the avalanche multiplication region 47. High PDE can be achieved.
  • a of FIG. 26 is a cross-sectional view showing an eighth pixel structure of the pixel 10 using the SPAD 21, and B of FIG. 26 is a plan view of the pixel 10 on the X-X'line of A of FIG. 26.
  • FIG. 26 the same reference numerals are given to the parts common to the seventh pixel structure shown in FIG. 16, and the description of the parts will be omitted as appropriate.
  • FIG. 16 shows that the pixel 10 according to the eighth pixel structure shown in FIG. 26 further includes a reflection structure in the high-concentration p-type semiconductor region 803 formed on the substrate front surface side of the p-type semiconductor region 44. It is different from the seventh pixel structure shown in FIG. 16 and is common to the seventh pixel structure shown in FIG. 16 in other respects.
  • the reflection structure formed in the high-concentration p-type semiconductor region 803 has, for example, as shown in FIG. 26, a pillar 921 having a predetermined depth that does not reach the p-type semiconductor region 44 from the surface interface of the substrate. , A plurality of them are arranged in a grid at predetermined intervals.
  • the pillars 921 are regularly arranged, and the illustration of some pillars 921 is omitted.
  • the plurality of pillars 921 do not necessarily have to be arranged regularly, and may be arranged at random intervals.
  • the pillar 921 can be formed of a material different from that of the high-concentration p-type semiconductor region 803, for example, a silicon oxide film.
  • a high-concentration p-type semiconductor region 803 and two layers having different refractive indexes of pillars 921 formed of a silicon oxide film are mixed and turned on.
  • the light incident on the n-well 41 from the chip lens 816 and trying to pass through to the front surface side of the substrate can be secondarily diffracted and confined in the pixel.
  • the amount of incident light photoelectrically converted in the semiconductor substrate 31 can be increased, and the quantum efficiency (QE) can be improved.
  • FIG. 27 is a cross-sectional view showing a ninth pixel structure of the pixel 10 using the SPAD 21.
  • FIG. 27 a cross-sectional view of two adjacent pixels is shown, and the alternate long and short dash line indicates the pixel boundary as in FIG.
  • the pixel 10 according to the ninth pixel structure shown in FIG. 27 is a seventh pixel in that the pixel separation portion 811 formed at the pixel boundary portion in the seventh pixel structure shown in FIG. 16 is omitted. It differs from the structure and is otherwise common to the seventh pixel structure shown in FIG.
  • the pixel 10 shown in FIG. 27 is provided with a separation layer 801 on the outer periphery of the high-concentration n-type semiconductor region 43 forming the avalanche multiplication region 47, thereby suppressing the influence of synchrotron radiation generated in the avalanche multiplication region 47. be able to. Therefore, as in the ninth pixel structure, the pixel separation portion 811 at the pixel boundary portion may be omitted. By omitting the pixel separation unit 811, it is possible to eliminate the absorption of the incident light by the metal DTI 812 constituting the pixel separation unit 811, so that the PDE can be further improved.
  • a of FIG. 28 is a cross-sectional view showing a tenth pixel structure of the pixel 10 using the SPAD 21, and B of FIG. 28 is a plan view of the pixel 10 on the X-X'line of A of FIG. 28. Also in FIG. 28, the alternate long and short dash line indicates the pixel boundary.
  • the pixel 10 according to the tenth pixel structure shown in FIG. 28 has a structure in which the polarity of the pixel 10 according to the seventh pixel structure shown in FIG. 16 is inverted.
  • the pixel 10 related to the seventh pixel structure shown in FIG. 16 was an example of a structure for reading out electrons as a signal charge (carrier), but the pixel 10 related to the tenth pixel structure in FIG. 28 is , This is an example of a structure that reads out holes as signal charges.
  • the conductive type of the semiconductor region connected to the contact electrode 51 as the cathode and the conductive type of the semiconductor region connected to the contact electrode 52 as the anode are opposite.
  • the contact electrode 51 as a cathode is formed with a high-concentration p-type semiconductor region 1043 instead of the high-concentration n-type semiconductor region 43, and the contact electrode 52 as an anode is formed with a high-concentration p-type.
  • a high-concentration n-type semiconductor region 1046 is formed.
  • a low-concentration p-type semiconductor region 1802 having an impurity concentration lower than that of the high-concentration p-type semiconductor region 1043 is formed on the outer periphery of the high-concentration p-type semiconductor region 1043.
  • a separation layer 801 is formed on the outer periphery of the low-concentration p-type semiconductor region 1802.
  • a high-concentration n-type semiconductor region 1803 is formed on the outer periphery of the separation layer 801 instead of the high-concentration p-type semiconductor region 803.
  • the n-type semiconductor region 1044 is formed to have a predetermined thickness, and the avalanche is formed by a depleted layer formed in the junction region between the high-concentration p-type semiconductor region 1043 and the n-type semiconductor region 1044 formed below the high-concentration p-type semiconductor region 1043.
  • a multiplying region 47 is formed.
  • the voltage applied from the contact electrode 51 as the cathode to the high-concentration p-type semiconductor region 1043 and the voltage applied from the contact electrode 52 as the anode to the high-concentration n-type semiconductor region 1046 are also opposite. That is, the power supply VSPAD is applied to the high-concentration p-type semiconductor region 1043 from the contact electrode 51 as a cathode, and the power supply voltage VE is applied to the high-concentration n-type semiconductor region 1046 from the contact electrode 52 as an anode.
  • the effect of the pixel 10 according to the tenth pixel structure of FIG. 28 is the same as the effect described in the seventh pixel structure shown in FIG.
  • the signal charge can be either an electron or a hole, but it is limited to the first pixel structure.
  • either electrons or holes can be used as signal charges.
  • the light receiving element in which the plurality of pixels 10 using the SPAD 21 are formed can be formed by using one semiconductor substrate, or can be formed by laminating a plurality of semiconductor substrates.
  • FIG. 29 is a cross-sectional view showing an example of a laminated structure in the case where a light receiving element is configured by laminating two semiconductor substrates.
  • the pixel 10 in FIG. 29 is configured by laminating the first substrate 201 and the second substrate 202.
  • the first substrate 201 has a semiconductor substrate 31 made of silicon or the like and a wiring layer 212.
  • the second substrate 202 has a semiconductor substrate 311 made of silicon or the like and a wiring layer 312.
  • the bonded surface of the first substrate 201 and the second substrate 202 is indicated by a chain double-dashed line.
  • the wiring layer 212 will be referred to as a sensor-side wiring layer 212 in order to easily distinguish it from the wiring layer 312 on the second substrate 202 side.
  • the wiring layer 312 on the second substrate 202 side is referred to as a logic side wiring layer 312.
  • the surface on which the sensor-side wiring layer 212 is formed is the front surface, and in the drawing, the lower surface on which the sensor-side wiring layer 212 is not formed is the back surface of the semiconductor substrate 31. It is a light receiving surface on which incident light is incident. Since the structure of the semiconductor substrate 31 is the same as that of the first pixel structure shown in FIG. 3, the description thereof will be omitted.
  • the sensor-side wiring layer 212 has a contact electrode 51, a contact electrode 52, a metal pad 331, a metal pad 332, and an interlayer insulating film 333.
  • the metal pad 331 is electrically and physically connected to the metal pad 351 of the logic side wiring layer 312 by a metal joint such as Cu-Cu.
  • the metal pad 332 is electrically and physically connected to the metal pad 352 of the logic side wiring layer 312 by a metal joint such as Cu-Cu.
  • a plurality of MOS transistors Tr are formed on the front surface side of the semiconductor substrate 311 on the lower side, and the logic side wiring layer 312 is formed.
  • the logic side wiring layer 312 has a metal pad 351 and a metal pad 352, and an interlayer insulating film 353.
  • the metal pad 351 is electrically and physically connected to the metal pad 331 of the sensor side wiring layer 212 by a metal joint such as Cu-Cu.
  • the metal pad 352 is electrically and physically connected to the metal pad 332 of the sensor-side wiring layer 212 by a metal joint such as Cu-Cu.
  • a constant current source 22, a transistor 23, and an inverter 24 are formed by a plurality of MOS transistors Tr formed on the semiconductor substrate 311 and a plurality of layers of metal wiring (not shown).
  • a read-out control circuit for controlling the signal read-out of the pixel 10 and a logic circuit corresponding to the pixel drive unit 511, the MUX 513, the time measurement unit 514 (FIG. 31), and the like are formed.
  • the power supply VSPAD supplied to the anode of the SPAD 21 of the pixel 10 passes through the metal pad 352 of the logic side wiring layer 312, the metal pad 332 of the sensor side wiring layer 212, and the contact electrode 52. Therefore, it is supplied to the high-concentration p-type semiconductor region 46.
  • the power supply voltage VE supplied to the cathode of the SPAD 21 of the pixel 10 is a high-concentration n-type via the metal pad 351 of the logic side wiring layer 312, the metal pad 331 of the sensor side wiring layer 212, and the contact electrode 51. It is supplied to the semiconductor region 43.
  • the circuit configuration of the pixel 10 shown in FIG. 1 is a configuration of a passive circuit that performs passive quenching, but an active circuit configuration that performs active quenching, active recharge, and holdoff can also be adopted.
  • FIG. 30 shows the circuit configuration of the pixel 10 as an active circuit that performs active quenching, active recharging, and holdoff.
  • the pixel 10 in FIG. 30 is of an inverter 401, a variable inverter 402, a NOR circuit 403, an inverter 404, and a P-type. It includes a MOS transistor 405.
  • the detection signal PFout output by the inverter 24 is also input to the inverter 401 and the variable inverter 402.
  • the inverter 401 reverses and outputs the detection signal PFout
  • the variable inverter 402 reverses and outputs the detection signal PFout after a lapse of a predetermined time.
  • the NOR circuit 403 executes the NOR calculation of the inverter 401 and the variable inverter 402, and outputs the execution result to the gates of the inverter 404 and the transistor 23.
  • the inverter 404 inverts the output of the NOR circuit 403 and outputs it to the gate of the P-type MOS transistor.
  • the hold pulse (hold_pulse) output by the NOR circuit 403 is Hi. It becomes.
  • the hold pulse of Hi the transistor 23 is turned on and connected to GND to perform active quenching, and the P-type MOS transistor 405 is turned on to maintain (hold off) the cathode voltage VS at 0V (GND). ..
  • the hold pulse of Hi When the hold pulse of Hi is held for a predetermined time and then the hold pulse is controlled to Lo by a hold control circuit (not shown), the transistor 23 and the P-type MOS transistor 405 are turned off, so that the cathode voltage VS is restored again. It returns to the power supply voltage VE of, and is ready to detect the next new photon (active recharge operation).
  • Control to make the pixel 10 an active pixel or an inactive pixel is performed by turning on / off the transistor 23 by a hold control circuit (not shown) controlling the hold pulse, as in the case of the passive circuit of FIG.
  • the inverter 401, the variable inverter 402, the NOR circuit 403, the inverter 404, and the P-type MOS transistor 405 for performing active quenching and active recharging are part of the read control circuit that controls the signal read of the pixel 10. ..
  • Configuration example of light receiving element> The pixels 10 according to the first to tenth pixel structures described above can be applied to, for example, the pixels of the light receiving element shown in FIG. 31.
  • FIG. 31 is a block diagram of a light receiving element including the above-mentioned pixel 10.
  • the light receiving element 501 of FIG. 31 includes a pixel drive unit 511, a pixel array 512, a MUX (multiplexer) 513, a time measurement unit 514, and an input / output unit 515.
  • the pixel array 512 has a configuration in which pixels 521 that detect the incident of photons and output the detection signal PFout indicating the detection result as a pixel signal are two-dimensionally arranged in a matrix in the row direction and the column direction.
  • the row direction means the arrangement direction of the pixels 521 in the pixel row, that is, the horizontal direction
  • the column direction means the arrangement direction of the pixels 521 in the pixel row, that is, the vertical direction.
  • the pixel array 512 is shown in a pixel array configuration of 10 rows and 12 columns due to space limitations, but the number of rows and columns of the pixel array 512 is not limited to this, and is arbitrary.
  • a pixel drive line 522 is wired along the horizontal direction for each pixel row with respect to the matrix-like pixel array of the pixel array 512.
  • the pixel drive line 522 transmits a drive signal for driving the pixel 521.
  • the pixel drive unit 511 drives each pixel 521 by supplying a predetermined drive signal to each pixel 521 via the pixel drive line 522.
  • the pixel drive unit 511 is a part of a plurality of pixels 521 arranged two-dimensionally in a matrix at a predetermined timing according to a light emission timing signal supplied from the outside via the input / output unit 515. Control is performed so that the pixel 521 is an active pixel and the remaining pixel 521 is an inactive pixel.
  • An active pixel is a pixel that detects the incident of a photon
  • an inactive pixel is a pixel that does not detect the incident of a photon.
  • any one of the first to tenth pixel structures of the pixel 10 described above can be adopted.
  • the pixel drive line 522 is shown as one wiring in FIG. 31, it may be composed of a plurality of wirings. One end of the pixel drive line 522 is connected to the output end corresponding to each pixel row of the pixel drive unit 511.
  • MUX513 selects the output from the active pixel according to the switching between the active pixel and the inactive pixel in the pixel array 512. Then, the MUX 513 outputs the pixel signal input from the selected active pixel to the time measurement unit 514.
  • the time measuring unit 514 is active after the light emitting source emits light based on the pixel signal of the active pixel supplied from the MUX 513 and the light emitting timing signal indicating the light emitting timing of the light emitting source (light source 632 in FIG. 32). Generates a count value that corresponds to the time it takes for a pixel to receive light.
  • the light emission timing signal is supplied from the outside (control unit 642 of the image pickup apparatus 622 in FIG. 32) via the input / output unit 515.
  • the input / output unit 515 outputs the count value of the active pixel supplied from the time measurement unit 514 to the outside (signal processing circuit 653 in FIG. 32) as a pixel signal. Further, the input / output unit 515 supplies the light emission timing signal supplied from the outside to the pixel drive unit 511 and the time measurement unit 514.
  • FIG. 32 is a block diagram showing a configuration example of an embodiment of a distance measuring system incorporating the light receiving element 501 of FIG. 31.
  • the distance measuring system 611 is, for example, a system that captures a distance image using the ToF method.
  • the distance image is an image composed of a distance pixel signal based on the detected distance obtained by detecting the distance in the depth direction from the distance measuring system 611 to the subject for each pixel.
  • the distance measuring system 611 includes a lighting device 621 and an imaging device 622.
  • the lighting device 621 includes a lighting control unit 631 and a light source 632.
  • the illumination control unit 631 controls the pattern in which the light source 632 irradiates light under the control of the control unit 642 of the image pickup device 622. Specifically, the illumination control unit 631 controls the pattern in which the light source 632 irradiates light according to the irradiation code included in the irradiation signal supplied from the control unit 642.
  • the irradiation code consists of two values of 1 (High) and 0 (Low), and the illumination control unit 631 turns on the light source 632 when the value of the irradiation code is 1, and the light source when the value of the irradiation code is 0. Turn off 632.
  • the light source 632 emits light in a predetermined wavelength range under the control of the illumination control unit 631.
  • the light source 632 comprises, for example, an infrared laser diode.
  • the type of the light source 632 and the wavelength range of the irradiation light can be arbitrarily set according to the application of the ranging system 611 and the like.
  • the image pickup device 622 is a device in which the light (irradiation light) emitted from the lighting device 621 receives the reflected light reflected by the subject 612, the subject 613, and the like.
  • the image pickup device 622 includes an image pickup unit 641, a control unit 642, a display unit 643, and a storage unit 644.
  • the imaging unit 641 includes a lens 651, a light receiving element 652, and a signal processing circuit 653.
  • the lens 651 forms an image of incident light on the light receiving surface of the light receiving element 652.
  • the configuration of the lens 651 is arbitrary, and for example, the lens 651 can be configured by a plurality of lens groups.
  • the light receiving element 652 includes, for example, a sensor using SPAD for each pixel.
  • the light receiving element 652 receives the reflected light from the subject 612, the subject 613, and the like under the control of the control unit 642, and supplies the pixel signal obtained as a result to the signal processing circuit 653.
  • This pixel signal represents a digital count value that counts the time from when the lighting device 621 irradiates the irradiation light to when the light receiving element 652 receives the light.
  • the light emission timing signal indicating the timing at which the light source 632 emits light is also supplied from the control unit 642 to the light receiving element 652.
  • the light receiving element 501 of FIG. 31 having the above-mentioned pixel 10 is adopted.
  • the signal processing circuit 653 processes the pixel signal supplied from the light receiving element 652 under the control of the control unit 642. For example, the signal processing circuit 653 detects the distance to the subject for each pixel based on the pixel signal supplied from the light receiving element 652, and generates a distance image showing the distance to the subject for each pixel. Specifically, the signal processing circuit 653 sets the time (count value) from the light source 632 emitting light to each pixel of the light receiving element 652 receiving light a plurality of times (for example, several thousand to several times) for each pixel. Get it (tens of thousands of times). The signal processing circuit 653 creates a histogram corresponding to the acquired time.
  • the signal processing circuit 653 determines the time until the light emitted from the light source 632 is reflected by the subject 612 or the subject 613 and returned by detecting the peak of the histogram. Further, the signal processing circuit 653 performs an operation to obtain the distance to the object based on the determined time and the speed of light. The signal processing circuit 653 supplies the generated distance image to the control unit 642.
  • the control unit 642 is composed of, for example, a control circuit such as an FPGA (Field Programmable Gate Array), a DSP (Digital Signal Processor), a processor, or the like.
  • the control unit 642 controls the illumination control unit 631 and the light receiving element 652. Specifically, the control unit 642 supplies an irradiation signal to the illumination control unit 631 and also supplies a light emission timing signal to the light receiving element 652.
  • the light source 632 emits irradiation light according to the irradiation signal.
  • the light emission timing signal may be an irradiation signal supplied to the illumination control unit 631.
  • the control unit 642 supplies the distance image acquired from the imaging unit 641 to the display unit 643 and causes the display unit 643 to display the distance image. Further, the control unit 642 stores the distance image acquired from the image pickup unit 641 in the storage unit 644. Further, the control unit 642 outputs the distance image acquired from the image pickup unit 641 to the outside.
  • the display unit 643 includes, for example, a panel-type display device such as a liquid crystal display device or an organic EL (ElectroLuminescence) display device.
  • a panel-type display device such as a liquid crystal display device or an organic EL (ElectroLuminescence) display device.
  • the storage unit 644 can be configured by any storage device, storage medium, or the like, and stores a distance image or the like.
  • the distance measuring system 611 described above can be mounted on electronic devices such as smartphones, tablet terminals, mobile phones, personal computers, game machines, television receivers, wearable terminals, digital still cameras, and digital video cameras.
  • FIG. 33 is a block diagram showing a configuration example of a smartphone as an electronic device equipped with a distance measuring system 611.
  • the smartphone 701 the distance measuring module 702, the image pickup device 703, the display 704, the speaker 705, the microphone 706, the communication module 707, the sensor unit 708, the touch panel 709, and the control unit 710 are connected via the bus 711. Is connected and configured. Further, the control unit 710 has functions as an application processing unit 721 and an operating system processing unit 722 by executing a program by the CPU.
  • the distance measuring system 611 of FIG. 32 is applied to the distance measuring module 702.
  • the distance measuring module 702 is arranged in front of the smartphone 701, and by performing distance measurement for the user of the smartphone 701, the depth value of the surface shape of the user's face, hand, finger, etc. is measured as a distance measurement result. Can be output as.
  • the image pickup device 703 is arranged in front of the smartphone 701, and by taking an image of the user of the smartphone 701 as a subject, the image taken by the user is acquired. Although not shown, the image pickup device 703 may be arranged on the back surface of the smartphone 701.
  • the display 704 displays an operation screen for performing processing by the application processing unit 721 and the operation system processing unit 722, an image captured by the image pickup device 703, and the like.
  • the communication module 707 communicates via the communication network.
  • the sensor unit 708 senses speed, acceleration, proximity, etc., and the touch panel 709 acquires a touch operation by the user on the operation screen displayed on the display 704.
  • the application processing unit 721 performs processing for providing various services by the smartphone 701.
  • the application processing unit 721 can create a face by computer graphics that virtually reproduces the user's facial expression based on the depth map supplied from the distance measuring module 702, and can perform a process of displaying the face on the display 704. .
  • the application processing unit 721 can perform a process of creating, for example, three-dimensional shape data of an arbitrary three-dimensional object based on the depth map supplied from the distance measuring module 702.
  • the operation system processing unit 722 performs processing for realizing the basic functions and operations of the smartphone 701. For example, the operation system processing unit 722 can perform a process of authenticating the user's face and unlocking the smartphone 701 based on the depth map supplied from the distance measuring module 702. Further, the operation system processing unit 722 performs, for example, a process of recognizing a user's gesture based on the depth map supplied from the distance measuring module 702, and performs a process of inputting various operations according to the gesture. Can be done.
  • the smartphone 701 configured in this way, by applying the distance measuring system 1 described above, for example, a depth map can be generated with high accuracy and high speed. As a result, the smartphone 701 can detect the distance measurement information more accurately.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 34 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the vehicle. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 35 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, 12105 as imaging units 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the image pickup unit 12101 provided on the front nose and the image pickup section 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 35 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is used via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and a pattern matching process for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the vehicle exterior information detection unit 12030 and the vehicle interior information detection unit 12040 among the configurations described above.
  • processing for recognizing the driver's gesture is performed, and various types according to the gesture (for example, It can perform operations on audio systems, navigation systems, air conditioning systems) and detect the driver's condition more accurately.
  • the distance measurement by the distance measurement system 1 can be used to recognize the unevenness of the road surface and reflect it in the control of the suspension.
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be collectively configured as one device (or processing unit).
  • a configuration other than the above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of one device (or processing unit) may be included in the configuration of another device (or other processing unit). ..
  • the system means a set of a plurality of components (devices, modules (parts), etc.), and it does not matter whether all the components are in the same housing. Therefore, a plurality of devices housed in separate housings and connected via a network, and a device in which a plurality of modules are housed in one housing are both systems. ..
  • the present technology can have the following configurations.
  • a multiplying region is formed at a region where the first semiconductor region of the first conductive type and the second semiconductor region of the second conductive type opposite to the first semiconductor region are joined to form the first A light receiving element including pixels having a large planar region of the second semiconductor region formed at a position closer to the light receiving surface than the semiconductor region of the above.
  • the pixel further includes a third semiconductor region of the second conductive type on a surface opposite to the light receiving surface and a side surface near the boundary portion of the pixel.
  • the first conductive type fourth semiconductor region is provided between the second semiconductor region and the third semiconductor region formed on the side surface near the boundary portion of the pixel (2) or.
  • the pixel further includes a fixed charge film having a fixed charge on a surface outside the third semiconductor region.
  • the pixel further includes a pixel separating portion for separating pixels at the pixel boundary portion outside the third semiconductor region.
  • a predetermined voltage is applied to the pixel separation unit.
  • the first contact portion of the first semiconductor region connected to one electrode of the anode or cathode and the second contact portion of the third semiconductor region connected to the other electrode.
  • the light receiving element according to (8) further comprising the second conductive type fifth semiconductor region between the separation layer and the third semiconductor region.
  • the first contact portion of the first semiconductor region connected to one electrode of the anode or the cathode and the second contact portion of the third semiconductor region connected to the other electrode are located at different depth positions.
  • a fourth semiconductor region having the same conductive type as the second semiconductor region and having a lower impurity concentration than the second semiconductor region, and the fourth semiconductor.
  • the relative distance between the first semiconductor region and the second semiconductor region in the depth direction is 1000 nm or less.
  • the light receiving element is A multiplying region is formed at a region where the first semiconductor region of the first conductive type and the second semiconductor region of the second conductive type opposite to the first semiconductor region are joined to form the first A distance measuring system including pixels having a large planar region of the second semiconductor region formed at a position closer to the light receiving surface than the semiconductor region of the semiconductor region.

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Abstract

本技術は、エッジブレイク防ぎつつ、高PDEを実現できるようにする受光素子および測距システムに関する。 受光素子は、第１の導電型の第１の半導体領域と、第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域を形成し、第１の半導体領域よりも受光面に近い位置に形成された第２の半導体領域の平面領域が大きく形成された画素を備える。本技術は、例えば、被写体までの奥行き方向の距離を検出する測距システム等に適用できる。

Description

受光素子および測距システム
　本技術は、受光素子および測距システムに関し、特に、エッジブレイク防ぎつつ、高PDEを実現できるようにした受光素子および測距システムに関する。
　近年、ToF（Time-of-Flight）法により距離計測を行う測距センサが注目されている。測距センサには、例えば、受光用の画素に、SPAD（Single Photon Avalanche Diode）を用いたものがある。SPADでは、降伏電圧よりも大きい電圧（以下、過剰バイアス（ExcessBias）と称する。）を印加した状態で、高電界のPN接合領域へ１個の光子が入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れたタイミングを検出することで、高精度に距離を計測することができる。
　例えば、特許文献１には、アバランシェ増幅が発生する増倍領域の端部での強電界（エッジブレイク）を低減するため、ｎ型半導体領域とｐ型半導体領域とでなる増倍領域のｐ型半導体領域の面積を、ｎ型半導体領域より小さく形成した画素構造が開示されている。
国際公開第２０１８／０７４５３０号
　しかしながら、特許文献１の画素構造は、内部抵抗が高くなり、大きな過剰バイアスが必要であり、改善の余地があった。
　本技術は、このような状況に鑑みてなされたものであり、エッジブレイク防ぎつつ、高PDE（Photon Detection Efficiency）を実現できるようにするものである。
　本技術の第１の側面の受光素子は、第１の導電型の第１の半導体領域と、前記第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域を形成し、前記第１の半導体領域よりも受光面に近い位置に形成された前記第２の半導体領域の平面領域が大きく形成された画素を備える。
　本技術の第２の側面の測距システムは、照射光を照射する照明装置と、前記照射光に対する反射光を受光する受光素子とを備え、前記受光素子は、第１の導電型の第１の半導体領域と、前記第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域を形成し、前記第１の半導体領域よりも受光面に近い位置に形成された前記第２の半導体領域の平面領域が大きく形成された画素を備える。
　本技術の第１および第２の側面においては、第１の導電型の第１の半導体領域と、前記第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域が形成され、前記第１の半導体領域よりも受光面に近い位置に形成された前記第２の半導体領域の平面領域が大きく形成されている。
　受光素子及び測距システムは、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
SPADを用いた画素の回路構成例を示す図である。 図１の画素の動作を説明する図である。 SPADを用いた画素の第１の画素構造を示す図である。 第１の画素構造の作用効果を説明する図である。 第１の画素構造の作用効果を説明する図である。 第１の画素構造に係る画素の第１の変形例を示す断面図である。 第１の画素構造に係る画素の第２の変形例を示す断面図である。 第１の画素構造に係る画素の平面図である。 第１の画素構造に係る画素の第３の変形例を示す平面図である。 SPADを用いた画素の第２の画素構造を示す断面図である。 第２の画素構造に係る画素の変形例を示す断面図である。 SPADを用いた画素の第３の画素構造を示す断面図である。 SPADを用いた画素の第４の画素構造を示す断面図である。 SPADを用いた画素の第５の画素構造を示す断面図である。 SPADを用いた画素の第６の画素構造を示す断面図である。 SPADを用いた画素の第７の画素構造を示す図である。 半導体領域内の電子の流れを説明する図である。 図１７のカソードコンタクト周辺領域の拡大図である。 分離層および低濃度ｎ型半導体領域の基板厚み方向の深さを説明する図である。 第７の画素構造に係る画素の変形例を示す平面図である。 第７の画素構造に係る画素の分離層の製造方法を説明する図である。 第７の画素構造に係る画素の分離層の製造方法を説明する図である。 第７の画素構造に係る画素の第１の変形例を示す図である。 第７の画素構造に係る画素の第２及び第３の変形例を示す断面図である。 第７の画素構造に係る画素の効果を説明する図である。 SPADを用いた画素の第８の画素構造を示す図である。 SPADを用いた画素の第９の画素構造を示す図である。 SPADを用いた画素の第１０の画素構造を示す図である。 積層構造の画素構造例を示す断面図である。 アクティブクエンチを行う画素の回路構成例を示す図である。 本技術を適用した受光素子の構成例を示すブロック図である。 本技術を適用した測距システムの構成例を示すブロック図である。 本技術を適用した電子機器としてのスマートフォンの構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、添付図面を参照しながら、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。説明は以下の順序で行う。
１．SPADを用いた画素回路
２．画素の第１の画素構造
３．画素の第１の画素構造の変形例
４．画素の第２の画素構造
５．画素の第３の画素構造
６．画素の第４の画素構造
７．画素の第５の画素構造
８．画素の第６の画素構造
９．画素の第７の画素構造
１０．第７の画素構造の製造方法
１１．画素の第７の画素構造の変形例
１２．画素の第８の画素構造
１３．画素の第９の画素構造
１４．画素の第１０の画素構造
１５．積層構造の構成例
１６．アクティブクエンチを行う画素回路
１７．受光素子の構成例
１８．測距システムの構成例
１９．電子機器への適用例
２０．移動体への応用例
　なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．SPADを用いた画素回路＞
　図１は、ToF（Time-of-Flight）法により距離計測を行う測距センサの受光素子に適用可能なSPAD（Single Photon Avalanche Diode）を用いた画素回路を示している。
　図１の画素１０は、SPAD２１、定電流源２２、トランジスタ２３、及び、インバータ２４を備える。
　SPAD２１のカソードは、定電流源２２に接続されるとともに、インバータ２４の入力端子、及び、トランジスタ２３のドレインに接続されている。SPAD２１のアノードは、電源VSPADに接続されている。
　SPAD２１は、入射光が入射されたとき、発生する電子をアバランシェ増幅させてカソード電圧VSの信号を出力するフォトダイオード（単一光子アバランシェフォトダイオード）である。SPAD２１のアノードに供給される電源VSPADは、例えば、SPAD２１の降伏電圧VBDと同じ電圧の負バイアス（負の電位）とされる。
　定電流源２２は、例えば、飽和領域で動作するP型のMOSトランジスタで構成され、クエンチング抵抗として働くことにより、パッシブクエンチを行う。定電流源２２には、電源電圧VE（VE>0）が供給されている。なお、定電流源２２は、P型のMOSトランジスタの代わりに、プルアップ抵抗などを用いることもできる。
　SPAD２１には、十分な効率で光（フォトン）を検出するため、SPAD２１の降伏電圧VBDよりも大きな電圧（以下、過剰バイアス（ExcessBias）と称する。）が印加される。
　トランジスタ２３のドレインは、SPAD２１のカソード、インバータ２４の入力端子、および、定電流源２２に接続され、トランジスタ２３のソースは、グランド（GND）に接続されている。トランジスタ２３のゲートには、ゲーティング制御信号VGが、画素を駆動する画素駆動部から供給される。
　画素１０がアクティブ画素とされる場合には、Lo（Low）のゲーティング制御信号VGが、画素駆動部からトランジスタ２３のゲートに供給される。一方、画素１０が非アクティブ画素とされる場合には、Hi(High)のゲーティング制御信号VGが、画素駆動部からトランジスタ２３のゲートに供給される。
　インバータ２４は、入力信号としてのカソード電圧VSがLoのとき、HiのPFout信号を出力し、カソード電圧VSがHiのとき、LoのPFout信号を出力する。
　次に、図２を参照して、画素１０がアクティブ画素とされた場合の動作について説明する。図２は、光子の入射に応じたSPAD２１のカソード電圧VSの変化と検出信号PFoutを示すグラフである。
　まず、画素１０がアクティブ画素である場合、トランジスタ２３は、Loのゲーティング制御信号VGにより、オフに設定される。
　図２の時刻t0より前の時刻では、SPAD２１のカソードには電源電圧VEが供給され、アノードには電源VSPADが供給されることから、SPAD２１１に降伏電圧VBDより大きい逆電圧が印加されることにより、SPAD２１がガイガーモードに設定される。この状態では、SPAD２１のカソード電圧VSは、電源電圧VEと同じである。
　ガイガーモードに設定されたSPAD２１に光子が入射すると、アバランシェ増倍が発生し、SPAD２１に電流が流れる。
　時刻t0において、アバランシェ増倍が発生し、SPAD２１に電流が流れたとすると、時刻t0以降、SPAD２１に電流が流れることにより、定電流源２２としてのP型のMOSトランジスタにも電流が流れ、MOSトランジスタの抵抗成分により電圧降下が発生する。
　時刻t2において、SPAD２１のカソード電圧VSが0Vよりも低くなると、降伏電圧VBDよりも低い状態となるので、アバランシェ増幅が停止する。ここで、アバランシェ増幅により発生する電流が定電流源２２に流れることで電圧降下を発生させ、発生した電圧降下に伴って、カソード電圧VSが降伏電圧VBDよりも低い状態となることで、アバランシェ増幅を停止させる動作がクエンチ動作である。
　アバランシェ増幅が停止すると定電流源２２（P型のMOSトランジスタ）に流れる電流が徐々に減少して、時刻t4において、カソード電圧VSが再び元の電源電圧VEまで戻り、次の新たなフォトンを検出できる状態となる（リチャージ動作）。
　インバータ２４は、入力電圧であるカソード電圧VSが所定の閾値電圧Vth（＝VE/2）以上のとき、Lo（Low）のPFout信号を出力し、カソード電圧VSが所定の閾値電圧Vth未満のとき、HiのPFout信号を出力する。図４の例では、時刻t1から時刻t3の期間、Hi(High)のPFout信号が出力される。
　なお、画素１０が非アクティブ画素とされる場合には、Hiのゲーティング制御信号VGが、画素駆動部からトランジスタ２３のゲートに供給され、トランジスタ２３がオンされる。これにより、SPAD２１のカソード電圧VSが０V(GND)となり、SPAD２１のアノード・カソード間電圧が降伏電圧VBD以下となるので、SPAD２１に光子が入ってきても反応しない。
＜２．画素の第１の画素構造＞
　図３は、上述したSPAD２１を用いた画素１０の第１の画素構造を示す図である。
　図３は、シリコン等で構成される半導体基板３１に対して形成された複数画素のうちの１画素に相当する部分の画素構造を示しており、図３のAは、画素１０の断面図である。
　図３のAに示される画素１０の断面図では、半導体基板３１の構造のみが示されており、図３のAの下側が半導体基板３１の裏面側であり、オンチップレンズ等が形成されるとともに、物体から反射されてきた反射光が入射される入射面側となる。
　一方、図３のAの上側が半導体基板３１のおもて面側であり、図示は省略されているが、画素を駆動する回路などを含む配線層が形成されている。
　図３のBは、図３のAの画素１０を半導体基板３１のおもて面側から見た平面図である。
　画素１０は、図３のAに示されるように、ｎウェル４１、ｎ型半導体領域４２、高濃度ｎ型半導体領域４３、ｐ型半導体領域４４、ホール蓄積領域４５、および、高濃度ｐ型半導体領域４６を含む。そして、ｎ型半導体領域４２とｐ型半導体領域４４とが接合する領域に形成される空乏層によって、アバランシェ増倍領域４７が形成される。
　ｎウェル４１は、半導体基板３１の不純物濃度が薄いｎ型（ｎ－－）に制御されることにより形成され、画素１０における光電変換により発生する電子をアバランシェ増倍領域４７へ転送する電界を形成する。なお、ｎウェル４１に替えて、半導体基板３１の不純物濃度をｐ型に制御したｐウェルを形成してもよい。
　ｎ型半導体領域４２は、図３のBに示されるように、画素領域の中央部に、半導体基板３１の表面側から所定の深さで形成された濃いｎ型（第１導電型）の半導体領域（第１の半導体領域）である。そして、ｎ型半導体領域４２の、特に、中央部分の表面近傍が高濃度（ｎ＋）の不純物濃度に制御され、高濃度ｎ型半導体領域４３とされている。高濃度ｎ型半導体領域４３は、アバランシェ増倍領域４７を形成するための負電圧を供給するためのカソードとしてのコンタクト電極５１と接続されるコンタクト部（第１コンタクト部）である。高濃度ｎ型半導体領域４３には、コンタクト電極５１から電源電圧VEが印加される。
　ｐ型半導体領域４４は、半導体基板３１内のｎ型半導体領域４２の底面と接する深さ位置から、所定の厚み（深さ）で画素領域の全面に亘るように形成された濃いｐ型（第２導電型）の半導体領域（第２の半導体領域）である。
　ここで、ｎウェル４１の不純物濃度は、例えば、1E＋14／cm3以下の低濃度とされ、アバランシェ増倍領域４７を形成するｎ型半導体領域４２とｐ型半導体領域４４のそれぞれの不純物濃度は、1E＋16／cm3以上の高濃度に制御することが望ましい。
　ホール蓄積領域４５は、ｎウェル４１の側面および底面を囲うように形成されるｐ型の半導体領域（ｐ）であり、光電変換により発生したホールを蓄積する。また、ホール蓄積領域４５は、画素分離部４８との界面で発生した電子をトラップし、DCR（ダークカウントレート）を抑制する効果も奏する。ホール蓄積領域４５の基板おもて面側の近傍領域は、特に、不純物濃度が高濃度（ｐ＋）に制御され、高濃度ｐ型半導体領域４６とされている。高濃度ｐ型半導体領域４６は、SPAD２１のアノードとしてのコンタクト電極５２と接続されるコンタクト部（第２コンタクト部）である。高濃度ｐ型半導体領域４６には、コンタクト電極５２から電源VSPADが印加される。ホール蓄積領域４５は、イオン注入により形成することができ、固相拡散により形成してもよい。
　隣接画素との境界である画素１０の画素境界部には、画素間を分離する画素分離部４８が形成されている。画素分離部４８は、例えば、シリコン酸化膜などの絶縁層のみで構成されてもよいし、タングステンなどの金属層の外側（ｎウェル４１側）を、シリコン酸化膜などの絶縁層で覆う２重構造でもよい。
　以上のように、第１の画素構造に係る画素１０では、アバランシェ増倍領域４７が形成されるｎ型半導体領域４２とｐ型半導体領域４４の平面領域に関し、ｎ型半導体領域４２の平面領域に対して、ｐ型半導体領域４４の平面領域が大きく形成されている。また、ｎ型半導体領域４２とｐ型半導体領域４４の基板おもて面からの深さ位置に関しては、ｎ型半導体領域４２の深さ位置に対して、ｐ型半導体領域４４が深い位置に形成されている。換言すれば、ｐ型半導体領域４４が、ｎ型半導体領域４２よりも受光面に近い位置に形成されている。
　なお、図３のBで示した、画素１０を半導体基板３１のおもて面側から見た平面図において、ｎ型半導体領域４２と高濃度ｐ型半導体領域４６との間の領域は、正確にはｎウェル４１となっているが、ｎ型半導体領域４２とｐ型半導体領域４４との領域サイズの違いを示すため、ｎウェル４１より下層のｐ型半導体領域４４を示している。
　図３の第１の画素構造は、信号電荷（キャリア）として電子を読み出す構造の例であるが、ホールを読み出す構造とすることもできる。この場合には、平面サイズの小さいｎ型半導体領域４２がｐ型半導体領域に変更され、高濃度ｎ型半導体領域４３は高濃度ｐ型半導体領域に変更される。平面サイズの大きいｐ型半導体領域４４はｎ型半導体領域に変更され、高濃度ｐ型半導体領域４６は高濃度ｎ型半導体領域に変更される。高濃度ｎ型半導体領域４３から高濃度ｐ型半導体領域に変更されたコンタクト部には、コンタクト電極５１から電源VSPADが印加され、高濃度ｐ型半導体領域４６から高濃度ｎ型半導体領域に変更されたコンタクト部には、コンタクト電極５２から電源電圧VEが印加される。
＜第１の画素構造の作用効果＞
　図４および図５を参照して、アバランシェ増倍領域４７が形成されるｎ型半導体領域４２の平面領域に対して、ｐ型半導体領域４４の平面領域を大きく形成した構造の効果について説明する。
　図４の説明では、理解を容易にするために、図３と同一の符号を付して説明する。
　一般に、アバランシェ増倍領域４７が形成されるｎ型半導体領域４２とｐ型半導体領域４４は、図４のAに示されるように、接続領域が重なるように同一の平面領域で形成される構造が考えられる。
　この場合、図４のAの下側の電界グラフに示されるように、アバランシェ増倍領域４７の端部が強電界となり、エッジブレイクダウンが発生する。
　そこで、図４のBに示されるように、アバランシェ増倍領域４７が形成されるｎ型半導体領域４２とｐ型半導体領域４４の平面サイズを小さくすることにより、いわば、図４のAの端部のみの強電界部分のみを用いた、強電界かつ電界が均一なアバランシェ増倍領域４７を形成することができる。このような電界均一なアバランシェ増倍領域４７を形成するためには、例えば、ｎ型半導体領域４２の直径を２μｍ以下とし、ｎ型半導体領域４２とｐ型半導体領域４４の深さ方向の相対距離を１０００ｎｍ以下とすることが好ましい。
　したがって、アバランシェ増倍領域４７の平面サイズを小さくすることにより、電界を均一にし、エッジブレイクダウンを防止することができるが、図３の第１画素構造では、ｐ型半導体領域４４が、画素周辺部のホール蓄積領域４５まで延びている。
　図５を参照して、ｐ型半導体領域４４が画素周辺部のホール蓄積領域４５まで延びていることの効果について説明する。
　アバランシェ増幅により発生したホールは、ｐ型半導体領域４４を経由して、ホール蓄積領域４５へ移動する。平面方向においてｎ型半導体領域４２よりも外側のｐ型半導体領域４４の領域である外周領域６１は、ホール電流経路を形成し、内部抵抗を改善（ホール抵抗を低減）する効果を奏する。
　また、平面方向において、アバランシェ増倍領域４７の外周領域６１に、ｐ型半導体領域４４が形成されていることにより、入射光が入射されることによりｎウェル４１で発生した電子は、外周領域６１よりも内側のアバランシェ増倍領域４７へ移動する。すなわち、外周領域６１のｐ型半導体領域４４が遮蔽効果となって、ｎウェル４１の電子がアバランシェ増倍領域４７へバリアレスに移動する。ｎウェル４１からアバランシェ増倍領域４７へのバリアレス構造により、高い電荷収集効率を実現する。
　したがって、図３に示した画素１０の第１の画素構造によれば、エッジブレイク防ぎつつ、高PDEを実現することができる。高PDEの実現により、低い過剰バイアスも可能となる。
＜３．画素の第１の画素構造の変形例＞
　図６は、第１の画素構造に係る画素１０の第１の変形例を示す断面図である。
　なお、図６以降において、図３に示した第１の画素構造と対応する部分については同一の符号を付すこととし、その部分の説明は適宜省略する。
　図６の第1の変形例では、図３に示した第１の画素構造においてアバランシェ増倍領域４７を形成するｐ型半導体領域４４が、ｐ型半導体領域４４’に変更されている。
　図３に示した第１の画素構造では、ｐ型半導体領域４４の平面領域が、画素周辺部のホール蓄積領域４５に到達するまで延びていたが、図６の第1の変形例のｐ型半導体領域４４’は、ホール蓄積領域４５に到達するほど延びておらず、ｐ型半導体領域４４’とホール蓄積領域４５との間に、ｎウェル４１（第４の半導体領域）が形成されている。ただし、ｐ型半導体領域４４’の平面領域は、ｎ型半導体領域４２の平面領域よりも大きく形成されている。
　このように、ｐ型半導体領域４４’がホール蓄積領域４５に接するところまで大きく形成されていない場合であっても、少なくともｎ型半導体領域４２よりも大きく形成されることにより、平面方向においてｎ型半導体領域４２よりも外側のｐ型半導体領域４４の領域（図５の外周領域６１）が、ホール電流経路を形成するので、内部抵抗を改善（ホール抵抗を低減）する効果を奏する。
　図７は、第１の画素構造に係る画素１０の第２の変形例を示す断面図である。
　図３に示した第１の画素構造では、画素１０の画素境界部には、画素間を分離する画素分離部４８が形成され、画素分離部４８の画素中心側の側面（画素境界部近傍）にホール蓄積領域４５が形成されていた。
　一方、図７の第２の変形例では、図３の画素分離部４８が省略されている。これにより、図３の第１の画素構造と比較すると、ホール蓄積領域４５が隣接画素との境界部に接するように外周部に設けられ、ｎウェル４１の領域が、図３の第１の画素構造よりも広く形成されている。
　このように、画素分離部４８は省略することができる。
　図８のAは、図３に示した第１の画素構造に係る画素１０が２ｘ２で配列された４個の画素領域を、半導体基板３１のおもて面側から見た平面図を示している。
　図８のBは、図７に示した第２の変形例に係る画素１０が２ｘ２で配列された４個の画素領域を、半導体基板３１のおもて面側から見た平面図を示している。
　図８のAおよびBにおいて、破線は画素１０の境界を示している。
　画素１０の境界部に画素分離部４８が形成されている場合には、図８のAに示されるように、画素分離部４８が画素１０の周囲に配置され、複数画素の配列では、画素分離部４８が格子状に配置されている。
　一方、画素１０の境界部に画素分離部４８が形成されていない場合には、図８のBに示されるように、ホール蓄積領域４５が画素１０の周囲に配置され、複数画素の配列では、ホール蓄積領域４５が格子状に配置されている。
　図９は、第１の画素構造に係る画素１０の第３の変形例であって、ｎ型半導体領域４２の平面形状の変形例を示している。ｎ型半導体領域４２以外の構造は、図３に示した第１の画素構造と同様である。
　図３に示した第１の画素構造では、ｎ型半導体領域４２の平面形状を円形状としたが、ｎ型半導体領域４２の平面形状は、円形状に限らず、四角形、五角形その他の多角形状としてもよい。
　図９のAは、ｎ型半導体領域４２の平面形状を四角形状とした例を示している。
　図９のBは、ｎ型半導体領域４２の平面形状を五角形状とした例を示している。
＜４．画素の第２の画素構造＞
　図１０は、SPAD２１を用いた画素１０の第２の画素構造を示す断面図である。なお、第２の画素構造に係る画素１０を半導体基板３１のおもて面側から見た平面図は、第１の画素構造における図３のBと同様であるので省略する。
　図１０の第２の画素構造に係る画素１０を、図３に示した第１の画素構造に係る画素１０と比較すると、アバランシェ増倍領域４７を形成するｎ型半導体領域４２とｐ型半導体領域４４よりも深い（受光面に近い）領域に、ｎウェル４１よりも不純物濃度が濃いｎ型（ｎ－）のｎ型半導体領域８１（第４の半導体領域）が形成されている。
　換言すれば、図３に示した第１の画素構造に係る画素１０において、ｐ型半導体領域４４とホール蓄積領域４５とで囲まれたｎウェル４１が、不純物濃度が薄いｎウェル４１と、それよりも不純物濃度が濃いｎ型半導体領域８１とに置き換えられ、ｎ型半導体領域８１が、ｎウェル４１とｐ型半導体領域４４との間に配置される。
　これにより、ｎウェル４１において発生したキャリア（電子）がアバランシェ増倍領域４７に向かってドリフトし易くなるようなポテンシャルの勾配が形成されている。
　なお、ポテンシャル勾配の設計によっては、ｎウェル４１と同じ導電型のｎ型半導体領域８１ではなく、図１１に示されるように、ｎウェル４１と異なる導電型で、ｐ型半導体領域４４よりも薄い不純物濃度のｐ型半導体領域８１’（第４の半導体領域）とする場合もある。
　ｎ型半導体領域８１およびｐ型半導体領域８１’は、ｎ型またはｐ型のイオンを注入するイオン注入により形成することができる。
＜５．画素の第３の画素構造＞
　図１２は、SPAD２１を用いた画素１０の第３の画素構造を示す断面図である。
　図１２の第３の画素構造に係る画素１０を、図３に示した第１の画素構造に係る画素１０と比較すると、画素境界部に形成されていた画素分離部４８が、半導体基板３１をおもて面側から裏面側まで貫通する画素間トレンチ部１０１と絶縁層１０２とに置き換えられている。画素間トレンチ部１０１は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等の金属材料や、ポリシリコンなどの導電材料で形成されており、配線層が形成されている半導体基板３１のおもて面側から、SPAD２１のアノード電極（コンタクト電極５２）よりも大きな負電圧が印加される。絶縁層１０２は、例えば、SiO2で構成される。
　画素間トレンチ部１０１と絶縁層１０２の平面配置は、図８のAに示した画素分離部４８と同様の格子状である。
　このような画素間トレンチ部１０１および絶縁層１０２を形成することにより、隣接画素の影響をより低減させることができ、クロストークをさらに低減させることができる。また、横方向電界の形成により高電界領域にキャリアを集めやすくすることができ、PDEを向上させることができる。
＜６．画素の第４の画素構造＞
　図１３は、SPAD２１を用いた画素１０の第４の画素構造を示す断面図である。
　図１３の第４の画素構造に係る画素１０を、図３に示した第１の画素構造に係る画素１０と比較すると、画素境界部に形成されていた画素分離部４８とホール蓄積領域４５との間に、固定電荷膜１２１が形成されている。固定電荷膜１２１は、画素分離部４８とホール蓄積領域４５との間の側面の他、半導体基板３１の裏面側のホール蓄積領域４５の外側にも形成されている。
　固定電荷膜１２１は、負の固定電荷膜とされる。固定電荷膜１２１によるホール(Hole)の誘起により、ホール蓄積領域が、固定電荷膜１２１の内側に形成される。固定電荷膜１２１により形成されるホール蓄積領域と、その内側に形成されたホール蓄積領域４５とを合わせて暗電流を抑制し、DCRの抑制することができる。また、クロストークの低減、横方向電界の形成により高電界領域にキャリアを集めやすくすることができ、PDEを向上させることができる。
＜７．画素の第５の画素構造＞
　図１４のAは、SPAD２１を用いた画素１０の第５の画素構造を示す断面図であり、図１４のBは、図１４のAの画素１０を半導体基板３１のおもて面側から見た平面図である。
　図１４の第５の画素構造に係る画素１０を、図３に示した第１の画素構造に係る画素１０と比較すると、STI（Shallow Trench Isolation）で形成された絶縁層１４１が新たに追加されている。
　絶縁層１４１は、図１４のBに示されるように、平面方向において、SPAD２１のカソードとしてのコンタクト電極５１と接続されるｎ型半導体領域４２および高濃度ｎ型半導体領域４３の外周に形成され、SPAD２１のアノードとカソードを電気的に分離している。
　なお、絶縁層１４１は、SPAD２１のアノードとカソードを電気的に分離することが目的であるため、必ずしもｎ型半導体領域４２に隣接する周囲に配置する必要はなく、コンタクト電極５１と電気的に接続されるｎ型半導体領域４２および高濃度ｎ型半導体領域４３と、コンタクト電極５２と電気的に接続される高濃度ｐ型半導体領域４６との間であればよい。例えば、絶縁層１４１が、基板おもて面近傍で、高濃度ｐ型半導体領域４６の内周側に形成されてもよい。
　図１４のBにおいて、ｎ型半導体領域４２と高濃度ｐ型半導体領域４６との間の領域は、正確にはｎウェル４１となっているが、ｎウェル４１より下層のｐ型半導体領域４４を示している点は、図３のBと同様である。
＜８．画素の第６の画素構造＞
　図１５のAは、SPAD２１を用いた画素１０の第６の画素構造を示す断面図であり、図１５のBは、図１５のAの画素１０を半導体基板３１のおもて面側から見た平面図である。
　図１４に示した第５の画素構造に係る画素１０は、絶縁層１４１を用いて、SPAD２１のアノードとカソードを平面方向で分離した構成とされていたが、図１５の第６の画素構造に係る画素１０は、SPAD２１のアノードとカソードを、半導体基板３１の異なる深さ位置に配置することにより、SPAD２１のアノードとカソードを分離した構成を有する。
　具体的には、図１５の第６の画素構造に係る画素１０を、図３に示した第１の画素構造に係る画素１０と比較すると、画素１０の画素境界部の画素分離部４８が、半導体基板３１の裏面側または表面側から反対側の基板面に貫通する導電部材１６１と、その両外側（画素内側）に形成された絶縁膜１６２とに置き換えられている。導電部材１６１は、例えば、ポリシリコンや、タングステン（Ｗ）等の金属材料で構成され、絶縁膜１６２は、例えば、SiO2で構成される。
　また、SPAD２１のアノードのコンタクト部である高濃度ｐ型半導体領域４６は、半導体基板３１内に埋め込んで配置されている。図１５のAの例では、高濃度ｐ型半導体領域４６の深さ方向の位置が、ｐ型半導体領域４４と同じ位置に形成されているが、高濃度ｐ型半導体領域４６とｐ型半導体領域４４の深さ方向の位置は、同じである必要はない。アノード側の高濃度ｐ型半導体領域４６と、カソード側のｎ型半導体領域４２および高濃度ｎ型半導体領域４３とが、異なる深さ位置に配置されていればよい。
　導電部材１６１は、半導体基板３１おもて面の上面でコンタクト電極５２と接続され、半導体基板３１内で、高濃度ｐ型半導体領域４６と接続されており、高濃度ｐ型半導体領域４６は、導電部材１６１を介してコンタクト電極５２と電気的に接続されている。高濃度ｐ型半導体領域４６と接続される接続領域以外の導電部材１６１の外周部は、絶縁膜１６２により覆われており、ｎウェル４１およびホール蓄積領域４５とは電気的に分離されている。
　このように、SPAD２１のアノードとカソードを、半導体基板３１の深さ方向で異なる位置に配置し、分離した構成は、画素サイズを小さくした場合に有効となる。すなわち、SPAD２１のアノードとカソードを同一平面上に配置すると、画素サイズを微小化した場合に限界がある。また、SPAD２１のアノードとカソードとが近接するため電気的分離が難しい。深さ方向にずらして配置することにより、同一平面上に配置した場合と比較して、画素サイズをより小さくすることが可能となる。
＜９．画素の第７の画素構造＞
　図１６のAは、SPAD２１を用いた画素１０の第７の画素構造を示す断面図であり、図１６のBは、図１６のAのX-X’線における画素１０の平面図である。
　以下で参照する図１６乃至図２８において、上述した第１の画素構造と共通する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　第７の画素構造に係る画素１０において、カソードとしてのコンタクト電極５１と接続される高濃度ｎ型半導体領域４３と、その下方に形成されたｐ型半導体領域４４との接合領域に形成される空乏層により、アバランシェ増倍領域４７が形成される点は、上述した第１乃至第６の画素構造と同様である。
　図１６のAの断面図では、上述した第１乃至第６の画素構造では省略されていたオンチップレンズ８１６が図示されている。オンチップレンズ８１６は、図１６のAにおいて下側となる、半導体基板３１の裏面側に形成されている。半導体基板３１のおもて面には、カソードとしてのコンタクト電極５１、アノードとしてのコンタクト電極５２などが形成されている。
　カソードとしてのコンタクト電極５１に接続される高濃度ｎ型半導体領域４３と、アノードとしてのコンタクト電極５２に接続される高濃度ｐ型半導体領域４６との基板平面方向（図１６の横方向）の間には、それらを物理的および電気的に分離する分離層８０１が形成されている。この分離層８０１は、例えば、シリコン酸化膜（SiO2）で形成され、図１４に示した第５の画素構造に係る画素１０の絶縁層１４１と同様の機能を有する。すなわち、分離層８０１によってSPAD２１のアノードとカソードを電気的に分離することで、アノードとカソード間の平面方向のエッジブレイクダウンを抑制することができる。特に、画素１０の画素サイズが縮小され、アノードとカソードとの距離が短くなった場合でも確実にエッジブレイクダウンを抑制することができる。
　分離層８０１と高濃度ｎ型半導体領域４３との間には、高濃度ｎ型半導体領域４３と同じ導電型（ｎ型）で、高濃度ｎ型半導体領域４３よりも薄い不純物濃度の低濃度ｎ型半導体領域８０２（第６の半導体領域）が形成されている。さらに、分離層８０１と高濃度ｐ型半導体領域４６との間には、高濃度ｎ型半導体領域４３と反対の導電型（ｐ型）で、ｐ型半導体領域４４よりも濃い不純物濃度の高濃度ｐ型半導体領域８０３（第５の半導体領域）が形成されている。なお、上述した第１乃至第６の画素構造を示した図面（例えば、図１４など）において、高濃度ｐ型半導体領域４６の不純物濃度を「ｐ＋」で表しており、図１６においては高濃度ｐ型半導体領域８０３についても「ｐ＋」で表しているが、高濃度ｐ型半導体領域４６は、高濃度ｐ型半導体領域８０３よりもさらに濃い不純物濃度である。高濃度ｐ型半導体領域４６の不純物濃度を高濃度ｐ型半導体領域８０３との比較で表すと「ｐ＋＋」と表すことができる。
　図１６のAの一点鎖線は、半導体基板３１の平面方向における画素１０の境界を示しており、画素１０の画素境界部には、画素分離部８１１が形成されている。画素分離部８１１は、タングステンなどを用いた金属DTI８１２と、その内側（ｎウェル４１側）に形成されたシリコン酸化膜（絶縁層）８１３とで構成される。この画素分離部８１１は、図３に示した第１の画素構造に係る画素１０等の画素分離部４８の別の形態である。また、金属DTI８１２およびシリコン酸化膜８１３は、図１２に示した第３の画素構造の画素間トレンチ部１０１および絶縁層１０２の別の形態であるとも言える。金属DTI８１２には、図１２に示した第３の画素構造と同様に負電圧を印加してもよい。半導体基板３１の光入射面側の画素境界部には、金属DTI８１２と同一の材料を用いて、画素間遮光膜８１４が形成されている。半導体基板３１の裏面側の界面には、画素分離部８１１を構成するシリコン酸化膜８１３と同時形成されたシリコン酸化膜８１５が成膜されている。
　図１６のBに示されるように、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、および、分離層８０１の平面形状は、円形状となっている。円形状に形成された高濃度ｎ型半導体領域４３の外周を囲むように低濃度ｎ型半導体領域８０２が形成され、さらにその低濃度ｎ型半導体領域８０２の外周を囲むように分離層８０１が形成されている。分離層８０１と、画素境界部に形成された、金属DTI８１２とシリコン酸化膜８１３とからなる画素分離部８１１との間の領域には、高濃度ｐ型半導体領域８０３が形成されている。分離層８０１は、平面方向において、高濃度ｎ型半導体領域４３および低濃度ｎ型半導体領域８０２のｎ型半導体領域と、高濃度ｐ型半導体領域８０３および高濃度ｐ型半導体領域４６のp型半導体領域とを、物理的および電気的に分離している。
　以上のように構成される第７の画素構造に係る画素１０が、図１４に示した第５の画素構造と大きく異なる点は、断面視でｐ型半導体領域４４より上側（基板おもて面側）、かつ、平面視で分離層８０１の外側、換言すれば、分離層８０１と高濃度ｐ型半導体領域４６との間の領域が、ｎウェル４１から、高濃度ｐ型半導体領域８０３に変更されている点である。
　ここで、図１７のAにおいて一点鎖線で示されるY-Y’-Y”線上のポテンシャルを図１７のBに示す。Y-Y’-Y”線は、Y地点を起点、Y”地点を終点とすると、高濃度ｐ型半導体領域８０３、ｐ型半導体領域４４、ｎウェル４１、ｐ型半導体領域４４、高濃度ｎ型半導体領域４３の順に通過し、図１７のBに示されるように、Y地点からY’地点を経由してY”地点へ向かうにしたがい電位が低くなるポテンシャル勾配が形成されている。アバランシェ増倍領域４７のｐ型半導体領域４４は空乏化されている。
　すなわち、高濃度ｐ型半導体領域８０３が、ｐ型半導体領域４４より上側の基板おもて面近傍領域に形成されたことにより、Y地点からY’地点を経由してY”地点へ向かうにしたがい電位が低くなるポテンシャル勾配が形成される。これにより、高濃度ｐ型半導体領域８０３が形成された、半導体基板３１のおもて面近傍領域で光電変換された電子を、画素外へ抜けることなく、アバランシェ増倍領域４７へ移動させることができるので、PDEを向上させることができる。
　なお、高濃度ｐ型半導体領域８０３の不純物濃度は、ｐ型半導体領域４４より濃い不純物濃度ではあるが、アノード（コンタクト電極５２）に接続される高濃度ｐ型半導体領域４６よりは薄い不純物濃度である。換言すれば、高濃度ｐ型半導体領域８０３のエネルギー準位はフェルミ準位よりも低く、高濃度ｐ型半導体領域８０３の不純物濃度は、光電変換した電子とホールが再結合しない濃度値である。フェルミ準位を超える不純物濃度の領域は、アノード（コンタクト電極５２）に接続される高濃度ｐ型半導体領域４６のみである。
　図１７のAの断面図において領域８３１として示される、分離層８０１を含むカソードコンタクト周辺の構造について説明する。
　図１８のAは、図１７のAのカソードコンタクト周辺の領域８３１の拡大図である。
　分離層８０１は、平面方向内側の壁面（内周壁面）において低濃度ｎ型半導体領域８０２に接し、平面方向外側の壁面（外周壁面）において高濃度ｐ型半導体領域８０３に接し、低濃度ｎ型半導体領域８０２と高濃度ｐ型半導体領域８０３とを物理的に分離している。これにより、上述したように、アノードとカソード間の平面方向のエッジブレイクダウンを抑制することができるとともに、半導体基板３１のおもて面近傍領域で光電変換された電子をアバランシェ増倍領域４７へ移動させることができるので、PDEを向上させることができる。
　分離層８０１の内周壁面に接する領域は、アバランシェ増倍領域４７を形成する高濃度ｎ型半導体領域４３よりも不純物濃度の薄い低濃度ｎ型半導体領域８０２とされている。これにより、分離層８０１の内周壁面における電界を緩和することができる。
　また、分離層８０１は、アバランシェ増倍領域４７で発生する放射光が平面方向外側へ拡散し、隣接する画素１０へ入射されることを防止する機能も有している。これにより、アバランシェ増倍領域４７で発生する放射光に起因するクロストークを低減することができる。
　なお、上述した説明では、分離層８０１がシリコン酸化膜で形成されることとしたが、その他の材料で分離層８０１を形成してもよい。例えば、誘電率の低いlow-k膜で分離層８０１を形成してもよい。low-k膜の具体的材料としては、フッ化シリケートガラス、パリレン、SiOC、テフロン（登録商標）、SiLK、ポリイミド、フッ化アモルファスカーボン、ポーラスシリカなどが挙げられる。
　図１８のBおよびCは、分離層８０１のその他の構成例を示す領域８３１の拡大図である。
　図１８のBは、分離層８０１をエアギャップで構成した例を示している。
　図１８のCは、分離層８０１を、単一材料ではなく、複数の材料による二重構造で構成した例を示している。図１８のCの分離層８０１は、内側をエアギャップ８４１とし、外側をシリコン酸化膜８４２とした二重構造で構成されている。シリコン酸化膜８４２は、平面方向内側の壁面（内周壁面）において低濃度ｎ型半導体領域８０２に接し、平面方向外側の壁面（外周壁面）において高濃度ｐ型半導体領域８０３に接し、下方向の底面でｐ型半導体領域４４に接している。
　次に、図１９を参照して、分離層８０１および低濃度ｎ型半導体領域８０２の基板厚み方向の深さについて説明する。
　上述した例では、分離層８０１および低濃度ｎ型半導体領域８０２の基板おもて面からの深さは、例えば、図１８のAに示したように、アバランシェ増倍領域４７が形成される高濃度ｎ型半導体領域４３とｐ型半導体領域４４のｐｎ接合面と同じ深さとされていた。
　しかしながら、分離層８０１の深さは、図１９のAに示されるように、ｐｎ接合面よりも深い位置としてもよい。低濃度ｎ型半導体領域８０２の深さも、分離層８０１と同じ深さで形成することができる。
　なお、低濃度ｎ型半導体領域８０２の深さは、分離層８０１と同じ深さ、換言すれば、分離層８０１の内周壁面の全面に形成される必要はなく、図１９のBに示されるように、分離層８０１よりも浅くてもよい。低濃度ｎ型半導体領域８０２の深さは、内側の高濃度ｎ型半導体領域４３の深さと、外側の分離層８０１の深さとの間の深さであればよい。この範囲の深さで分離層８０１を形成した場合にも、上述した効果と同様の効果を得ることができる。例えば、平面方向のｎ型半導体領域とp型半導体領域との物理的分離によるエッジブレイクダウンの抑制、アバランシェ増倍領域４７で発生する放射光起因のクロストークの低減等に貢献することができる。
　図２０は、第７の画素構造に係る画素１０の変形例であって、高濃度ｎ型半導体領域４３等の平面形状のその他の例を示している。
　図１６に示した第７の画素構造の例では、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、および、分離層８０１の平面形状を円形状としたが、円形状に限らず、四角形、五角形その他の多角形状としてもよい。
　図２０のAは、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、および、分離層８０１それぞれの平面形状を四角形状とした例を示している。
　図２０のBは、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、および、分離層８０１それぞれの平面形状を五角形状とした例を示している。
＜１０．第７の画素構造の製造方法＞
　次に、第７の画素構造に係る画素１０の分離層８０１の製造方法について説明する。
＜分離層が酸化膜で形成される場合の製造方法＞
　初めに、図２１を参照して、分離層８０１をシリコン酸化膜で形成する場合の製造方法について説明する。なお、図２１は、図１７のAに示したカソードコンタクト周辺の領域８３１に対応する部分についてのみ示している。
　初めに、図２１のAに示されるように、シリコン酸化膜８７１が、半導体基板３１のおもて面側の上面に、イオン注入スルー膜として形成される。その後、イオン注入を行うことにより、半導体基板３１のおもて面側近傍領域に、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、および、高濃度ｐ型半導体領域８０３が形成される。
　次に、図２１のBに示されるように、シリコン酸化膜８７１の上に、シリコン窒化膜８７２が形成される。このシリコン窒化膜８７２をハードマスクとして、分離層８０１となる位置の高濃度ｐ型半導体領域８０３をエッチングすることにより、図２１のCに示されるように、分離層８０１の形成位置に開口部８７３が形成される。
　次に、図２１のDに示されるように、例えば熱酸化法により、開口部８７３の底面および側壁面の半導体領域に、シリコン酸化膜８７１が形成される。
　次に、図２１のEに示されるように、例えば、高密度プラズマ（high Density Plasma）を用いたCVD（Chemical Vapor Deposition）により、シリコン酸化膜８７４が開口部８７３に埋め込まれる。このとき、シリコン窒化膜８７２の上面にもシリコン酸化膜８７４が形成される。
　そして、図２１のFに示されるように、シリコン酸化膜８７４をCMP（Chemical Mechanical Polishing）により平坦化することで、シリコン窒化膜８７２の上面に形成されたシリコン酸化膜８７４が除去される。開口部８７３に埋め込まれたシリコン酸化膜８７４とシリコン酸化膜８７１とが、分離層８０１に対応する。
　以上の工程により、半導体基板３１のおもて面側近傍領域に、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、分離層８０１、および、高濃度ｐ型半導体領域８０３が完成する。
＜分離層がエアギャップと酸化膜の二重構造で形成される場合の製造方法＞
　次に、図２２を参照して、分離層８０１をエアギャップ８４１とシリコン酸化膜８４２の二重構造で形成する場合の製造方法について説明する。なお、図２２においても、図１７のAに示したカソードコンタクト周辺の領域８３１に対応する部分についてのみ示している。
　初めに、図２２のAに示されるように、シリコン酸化膜８９１が、半導体基板３１のおもて面側の上面に、イオン注入スルー膜として形成される。その後、イオン注入を行うことにより、半導体基板３１のおもて面側近傍領域に、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、および、高濃度ｐ型半導体領域８０３が形成される。
　次に、図２２のBに示されるように、ドライエッチングを行うことにより、分離層８０１の形成位置に開口部８９２が形成される。この工程は、図２１のCと同様であるが、シリコン窒化膜等のハードマスクが除去された状態である。
　次に、図２２のCに示されるように、例えばCVDにより、シリコン酸化膜８９１Aが開口部８９２の底面および側壁に形成される。このとき、ガス流量を調整することにより、シリコン酸化膜８９１Aをステップカバレッジ不均一で堆積させることができ、開口部８９２の上側の角部における堆積量を多くすることで、図２２のDに示されるように、シリコン酸化膜８９１Bが閉塞され、空洞８９３を形成することができる。これにより、空洞８９３が図１８のCのエアギャップ８４１に対応し、シリコン酸化膜８９１Bが図１８のCのシリコン酸化膜８４２に対応する。
　以上の工程により、半導体基板３１のおもて面側近傍領域に、高濃度ｎ型半導体領域４３、低濃度ｎ型半導体領域８０２、分離層８０１、および、高濃度ｐ型半導体領域８０３が完成する。
＜１１．画素の第７の画素構造の変形例＞
　図２３は、第７の画素構造に係る画素１０の第１の変形例を示している。
　図２３のAは、第７の画素構造の第１の変形例を示す断面図であり、図２３のBは、図２３のAのX-X’線における画素１０の平面図である。
　図２３に示される第１の変形例を、図１６に示した第７の画素構造に係る画素１０と比較すると、高濃度ｐ型半導体領域８０３の形成領域が異なり、その他の点は共通する。
　すなわち、図１６に示した第７の画素構造では、高濃度ｐ型半導体領域８０３は、分離層８０１の外周壁面から高濃度ｐ型半導体領域４６に到達するまでの平面方向の全領域に形成されていた。これに対して、図２３の第１の変形例では、高濃度ｐ型半導体領域８０３は、分離層８０１の外周壁面から高濃度ｐ型半導体領域４６へ到達する手前までの領域に縮小されており、高濃度ｐ型半導体領域８０３と高濃度ｐ型半導体領域４６との間には、ｎウェル４１が形成されている。
　このように、ｐ型半導体領域４４より基板おもて面側に形成される高濃度ｐ型半導体領域８０３は、分離層８０１と高濃度ｐ型半導体領域４６との間の平面方向全領域に形成されなくてもよい。ただし、ｐ型半導体領域４４については、ｎウェル４１で光電変換された電子が、基板おもて面側に抜けていくことを防止するため、画素分離部８１１（のシリコン酸化膜８１３）より内側の全平面領域に形成されている必要がある。
　図２４のAは、第７の画素構造に係る画素１０の第２の変形例を示す断面図である。
　図２４のAに示される第２の変形例は、高濃度ｐ型半導体領域８０３が、分離層８０１の外周壁面から高濃度ｐ型半導体領域４６へ到達する手前までの領域に形成されており、高濃度ｐ型半導体領域８０３と高濃度ｐ型半導体領域４６との間にｎウェル４１が形成されている点で、図２３に示した第１の変形例と共通する。
　一方、図２３に示した第１の変形例では、高濃度ｐ型半導体領域８０３が基板おもて面側界面からｐ型半導体領域４４の深さまで形成されていたのに対して、図２４のAの第２の変形例では、高濃度ｐ型半導体領域８０３が基板おもて面側界面に接していない。第２の変形例では、高濃度ｐ型半導体領域８０３は、基板おもて面側界面から所定量の深さ位置から、ｐ型半導体領域４４の深さまで形成されている。基板おもて面側界面から、高濃度ｐ型半導体領域８０３が形成されるまでの領域には、ｎウェル４１が形成されている。その他の点は、図２３に示した第１の変形例と同様である。
　このように、高濃度ｐ型半導体領域８０３は、必ずしも基板おもて面側界面に接するように形成されなくてもよい。言い換えれば、高濃度ｐ型半導体領域８０３は、基板おもて面側界面から所定量埋め込んだ領域に形成してもよい。
　図２４のBは、第７の画素構造に係る画素１０の第３の変形例を示す断面図である。
　図２４のBに示される第３の変形例は、高濃度ｐ型半導体領域８０３については、図１６に示した第７の画素構造と同様である。すなわち、高濃度ｐ型半導体領域８０３は、分離層８０１の外周壁面から高濃度ｐ型半導体領域４６に到達するまでの平面方向の全領域に形成されている。
　一方、図２４のBの第３の変形例では、ｐ型半導体領域４４の平面領域が、アバランシェ増倍領域４７を形成する高濃度ｎ型半導体領域４３下方から、分離層８０１下方までの領域となっており、画素分離部８１１より内側の全平面領域には形成されていない。その他の点は、図１６に示した第７の画素構造と同様である。
　このように、高濃度ｐ型半導体領域８０３が基板おもて面側界面に接する全領域に形成されている場合には、ｐ型半導体領域４４を全平面領域に形成せずに、アバランシェ増倍領域４７を中心とする分離層８０１下方程度の平面領域としてもよい。
　以上のように、高濃度ｐ型半導体領域８０３またはｐ型半導体領域４４の一方が、画素１０の画素分離部８１１より内側の全平面領域に形成されていれば、他方は、全平面領域に形成されていなくてもよい。
　仮に、高濃度ｐ型半導体領域８０３およびｐ型半導体領域４４の両方が全平面領域に形成されていない場合には、図２５に示されるように、ｎウェル４１で光電変換された電子が、高濃度ｐ型半導体領域８０３およびｐ型半導体領域４４のどちらも形成されていない領域を通って基板おもて面側へ抜けていってしまう。したがって、高濃度ｐ型半導体領域８０３またはｐ型半導体領域４４の少なくとも一方を全平面領域に形成することで、ｎウェル４１で光電変換された電子をアバランシェ増倍領域４７へ移動させることができ、高PDEを実現することができる。
＜１２．画素の第８の画素構造＞
　図２６のAは、SPAD２１を用いた画素１０の第８の画素構造を示す断面図であり、図２６のBは、図２６のAのX-X’線における画素１０の平面図である。
　図２６において、図１６に示した第７の画素構造と共通する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図２６に示される第８の画素構造に係る画素１０は、ｐ型半導体領域４４より基板おもて面側に形成された高濃度ｐ型半導体領域８０３内に反射構造をさらに備える点で図１６に示した第７の画素構造と相違し、他の点で図１６に示した第７の画素構造と共通する。
　高濃度ｐ型半導体領域８０３内に形成された反射構造は、例えば、図２６に示されるように、基板おもて面界面から、ｐ型半導体領域４４に到達しない所定の深さのピラー９２１を、所定間隔で複数個、グリッド状に配置して構成される。図２６のBの平面図では、ピラー９２１が規則的に配置されているものとして、一部のピラー９２１の図示が省略されている。なお、複数個のピラー９２１は必ずしも規則的に配置する必要はなく、ランダムな間隔で配置してもよい。ピラー９２１は、高濃度ｐ型半導体領域８０３と異なる材料、例えば、シリコン酸化膜により形成することができる。
　第８の画素構造によれば、基板おもて面側界面において、高濃度ｐ型半導体領域８０３と、シリコン酸化膜で形成されたピラー９２１の屈折率の異なる２層が混在した構造となり、オンチップレンズ８１６からｎウェル４１に入射され、基板おもて面側に抜けようとする光を２次回折させ、画素内へ閉じ込めることができる。これにより、半導体基板３１内で光電変換される入射光の量をより多くし、量子効率（QE）を向上させることができる。
＜１３．画素の第９の画素構造＞
　図２７は、SPAD２１を用いた画素１０の第９の画素構造を示す断面図である。図２７では、隣接する２画素分の断面図が示されており、図１６等と同様に一点鎖線が画素境界を示している。
　図２７においても、図１６に示した第７の画素構造と共通する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図２７に示される第９の画素構造に係る画素１０は、図１６に示した第７の画素構造において画素境界部に形成されていた画素分離部８１１が省略されている点で第７の画素構造と相違し、他の点で図１６に示した第７の画素構造と共通する。
　図２７に示される画素１０は、アバランシェ増倍領域４７を形成する高濃度ｎ型半導体領域４３の外周に分離層８０１を備えることで、アバランシェ増倍領域４７で発生する放射光の影響を抑制することができる。そのため、この第９の画素構造のように、画素境界部の画素分離部８１１を省略してもよい。画素分離部８１１を省略したことにより、画素分離部８１１を構成する金属DTI８１２による入射光の吸収をなくすことができるので、PDEをさらに向上させることができる。
＜１４．画素の第１０の画素構造＞
　図２８のAは、SPAD２１を用いた画素１０の第１０の画素構造を示す断面図であり、図２８のBは、図２８のAのX-X’線における画素１０の平面図である。図２８においても一点鎖線は画素境界を示している。
　図２８においても、図１６に示した第７の画素構造と共通する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図２８に示される第１０の画素構造に係る画素１０は、図１６に示した第７の画素構造に係る画素１０の極性を反転させた構造である。換言すれば、図１６に示した第７の画素構造に係る画素１０は、信号電荷（キャリア）として電子を読み出す構造の例であったが、図２８の第１０の画素構造に係る画素１０は、信号電荷としてホールを読み出す構造の例である。この場合、カソードとしてのコンタクト電極５１に接続される半導体領域と、アノードとしてのコンタクト電極５２に接続される半導体領域の導電型が反対となる。
　より具体的には、カソードとしてのコンタクト電極５１には、高濃度ｎ型半導体領域４３に代えて、高濃度ｐ型半導体領域１０４３が形成され、アノードとしてのコンタクト電極５２には、高濃度ｐ型半導体領域４６に代えて、高濃度ｎ型半導体領域１０４６が形成されている。
　図２８のBの平面視において、高濃度ｐ型半導体領域１０４３の外周には、高濃度ｐ型半導体領域１０４３よりも薄い不純物濃度の低濃度ｐ型半導体領域１８０２が形成されている。低濃度ｐ型半導体領域１８０２の外周には、分離層８０１が形成される。分離層８０１のさらに外周には、高濃度ｐ型半導体領域８０３に代えて、高濃度ｎ型半導体領域１８０３が形成されている。
　図２８のAに示されるように、高濃度ｐ型半導体領域１０４３、低濃度ｐ型半導体領域１８０２、分離層８０１、および、高濃度ｎ型半導体領域１８０３の形成領域の下方には、全平面領域に、ｎ型半導体領域１０４４が所定の厚みで形成されており、高濃度ｐ型半導体領域１０４３と、その下方に形成されたｎ型半導体領域１０４４との接合領域に形成される空乏層により、アバランシェ増倍領域４７が形成される。
　また、カソードとしてのコンタクト電極５１から高濃度ｐ型半導体領域１０４３に印加される電圧と、アノードとしてのコンタクト電極５２から高濃度ｎ型半導体領域１０４６に印加される電圧も反対となる。すなわち、高濃度ｐ型半導体領域１０４３には、カソードとしてのコンタクト電極５１から電源VSPADが印加され、高濃度ｎ型半導体領域１０４６には、アノードとしてのコンタクト電極５２から電源電圧VEが印加される。
　図２８の第１０の画素構造に係る画素１０のその他の構成は、図１６に示した第７の画素構造に係る画素１０と同様であるので、説明は省略する。
　図２８の第１０の画素構造に係る画素１０の効果は、図１６に示した第７の画素構造で説明した効果と同様である。
　以上のように、図３で示した第１の画素構造の説明において、信号電荷（キャリア）を電子またはホールのどちらとすることも可能であることを述べたが、第１の画素構造に限らず、上述した第２乃至第９の画素構造のいずれにおいても、電子またはホールのどちらを信号電荷とすることができる。
＜１５．積層構造の構成例＞
　SPAD２１を用いた複数の画素１０が形成された受光素子は、１枚の半導体基板を用いて形成することもできるし、複数の半導体基板を積層して形成することもできる。
　図２９は、２枚の半導体基板の積層により受光素子を構成する場合の積層構造の例を示す断面図である。
　図２９の画素１０は、第１の基板２０１と第２の基板２０２とが貼り合わされて構成されている。第１の基板２０１は、シリコン等で構成される半導体基板３１と、配線層２１２とを有する。一方、第２の基板２０２は、シリコン等で構成される半導体基板３１１と、配線層３１２とを有する。第１の基板２０１と第２の基板２０２との貼り合わせ面が、一点鎖線で示されている。
　以下、配線層２１２を、第２の基板２０２側の配線層３１２と容易に区別するため、センサ側配線層２１２と称する。第２の基板２０２側の配線層３１２は、ロジック側配線層３１２と称する。半導体基板３１に対して、センサ側配線層２１２が形成された面がおもて面であり、図中、センサ側配線層２１２が形成されていない下側の面が、半導体基板３１の裏面であって、入射光が入射される受光面である。半導体基板３１の構造は、図３に示した第１の画素構造と同様であるので、説明は省略する。
　センサ側配線層２１２は、コンタクト電極５１、コンタクト電極５２、メタルパッド３３１、メタルパッド３３２、および、層間絶縁膜３３３を有する。メタルパッド３３１は、ロジック側配線層３１２のメタルパッド３５１と、Cu-Cu等の金属接合により、電気的および物理的に接続されている。メタルパッド３３２は、ロジック側配線層３１２のメタルパッド３５２と、Cu-Cu等の金属接合により、電気的および物理的に接続されている。
　図中、下側となる半導体基板３１１のおもて面側には、複数のMOSトランジスタTr（Tr1、Tr2など）が形成されるとともに、ロジック側配線層３１２が形成されている。ロジック側配線層３１２は、メタルパッド３５１、メタルパッド３５２、および、層間絶縁膜３５３を有する。
　メタルパッド３５１は、センサ側配線層２１２のメタルパッド３３１と、Cu-Cu等の金属接合により、電気的および物理的に接続されている。メタルパッド３５２は、センサ側配線層２１２のメタルパッド３３２と、Cu-Cu等の金属接合により、電気的および物理的に接続されている。
　第２の基板２０２には、半導体基板３１１に形成された複数のMOSトランジスタTrと、複数層のメタル配線（不図示）とにより、例えば、定電流源２２、トランジスタ２３、インバータ２４（図１）などのような、画素１０の信号読み出しを制御する読み出し制御回路や、画素駆動部５１１、MUX５１３、時間計測部５１４（図３１）などに対応するロジック回路が形成されている。
　このような配線構造により、例えば、画素１０のSPAD２１のアノードに供給される電源VSPADは、ロジック側配線層３１２のメタルパッド３５２、センサ側配線層２１２のメタルパッド３３２、および、コンタクト電極５２を介して、高濃度ｐ型半導体領域４６に供給される。また、画素１０のSPAD２１のカソードに供給される電源電圧VEは、ロジック側配線層３１２のメタルパッド３５１、センサ側配線層２１２のメタルパッド３３１、および、コンタクト電極５１を介して、高濃度ｎ型半導体領域４３に供給される。
　図２９の例では、図３に示した第１の画素構造を採用して積層構造とした例について説明したが、その他の第２乃至第１０の画素構造についても同様に積層構造とすることができることは言うまでもない。
＜１６．アクティブクエンチを行う画素回路＞
　図１で示した画素１０の回路構成は、パッシブクエンチを行うパッシブ回路の構成であったが、アクティブクエンチ、アクティブリチャージ、および、ホールドオフを行うアクティブ回路の構成を採用することもできる。
　図３０は、アクティブクエンチ、アクティブリチャージ、および、ホールドオフを行うアクティブ回路としての画素１０の回路構成を示している。
　図３０の画素１０は、図１と同様の、SPAD２１、定電流源２２、トランジスタ２３、及び、インバータ２４に加えて、インバータ４０１、可変インバータ４０２、NOR回路４０３、インバータ４０４、及び、P型のMOSトランジスタ４０５を備える。
　インバータ２４が出力する検出信号PFoutが、インバータ４０１と可変インバータ４０２にも入力される。インバータ４０１は、検出信号PFoutを反転して出力し、可変インバータ４０２は、検出信号PFoutを所定時間経過後に反転して出力する。
　NOR回路４０３は、インバータ４０１と可変インバータ４０２のNOR演算を実行し、実行結果をインバータ４０４およびトランジスタ２３のゲートへ出力する。インバータ４０４は、NOR回路４０３の出力を反転し、P型のMOSトランジスタのゲートへ出力する。
　図３０の画素１０において、アバランシェ増倍が発生し、Hiの検出信号PFoutが出力されてから、可変インバータ４０２によって決定される所定時間経過後、NOR回路４０３が出力するホールドパルス（hold_pulse）がHiとなる。Hiのホールドパルスにより、トランジスタ２３がオンしてGNDへ接続し、アクティブクエンチを行うとともに、P型のMOSトランジスタ４０５がオンして、カソード電圧VSが０V(GND)に維持（ホールドオフ）される。
　Hiのホールドパルスが所定時間保持された後、図示せぬ保持制御回路によってホールドパルスがLoに制御されると、トランジスタ２３およびP型のMOSトランジスタ４０５がオフすることで、カソード電圧VSが再び元の電源電圧VEまで戻り、次の新たなフォトンを検出できる状態となる（アクティブリチャージ動作）。
　画素１０をアクティブ画素または非アクティブ画素とする制御は、図１のパッシブ回路の場合と同様に、図示せぬ保持制御回路がホールドパルスを制御してトランジスタ２３をオンオフすることによって行われる。
　アクティブクエンチやアクティブリチャージを行うための、インバータ４０１、可変インバータ４０２、NOR回路４０３、インバータ４０４、及び、P型のMOSトランジスタ４０５は、画素１０の信号読み出しを制御する読み出し制御回路の一部である。
＜１７．受光素子の構成例＞
　上述した第１乃至第１０の画素構造に係る画素１０は、例えば、図３１に示される受光素子の画素に適用することができる。
　図３１は、上述した画素１０を含む受光素子のブロック図である。
　図３１の受光素子５０１は、画素駆動部５１１、画素アレイ５１２、MUX(マルチプレクサ) ５１３、時間計測部５１４、および、入出力部５１５を備える。
　画素アレイ５１２は、光子の入射を検出し、検出結果を示す検出信号PFoutを画素信号として出力する画素５２１が行方向及び列方向の行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素５２１の配列方向、即ち、水平方向を言い、列方向とは画素列の画素５２１の配列方向、即ち、垂直方向を言う。図３１では、紙面の制約上、画素アレイ５１２が１０行１２列の画素配列構成で示されているが、画素アレイ５１２の行数および列数は、これに限定されず、任意である。
　画素アレイ５１２の行列状の画素配列に対して、画素行ごとに画素駆動線５２２が水平方向に沿って配線されている。画素駆動線５２２は、画素５２１の駆動を行うための駆動信号を伝送する。画素駆動部５１１は、画素駆動線５２２を介して所定の駆動信号を各画素５２１に供給することにより、各画素５２１を駆動する。具体的には、画素駆動部５１１は、入出力部５１５を介して外部から供給される発光タイミング信号に合わせた所定のタイミングで、行列状に２次元配置された複数の画素５２１の一部の画素５２１をアクティブ画素とし、残りの画素５２１を非アクティブ画素とする制御を行う。アクティブ画素は、光子の入射を検出する画素であり、非アクティブ画素は、光子の入射を検出しない画素である。この画素５２１の構成として、上述した画素１０の第１乃至第１０の画素構造のいずれかを採用することができる。
　なお、図３１では、画素駆動線５２２を１本の配線として示しているが、複数の配線で構成してもよい。画素駆動線５２２の一端は、画素駆動部５１１の各画素行に対応した出力端に接続されている。
　MUX５１３は、画素アレイ５１２内のアクティブ画素と非アクティブ画素の切替えにしたがい、アクティブ画素からの出力を選択する。そして、MUX５１３は、選択したアクティブ画素から入力される画素信号を時間計測部５１４へ出力する。
　時間計測部５１４は、MUX５１３から供給されるアクティブ画素の画素信号と、発光源（図３２の光源６３２）の発光タイミングを示す発光タイミング信号とに基づいて、発光源が光を発光してからアクティブ画素が光を受光するまでの時間に対応するカウント値を生成する。発光タイミング信号は、入出力部５１５を介して外部（図３２の撮像装置６２２の制御部６４２）から供給される。
　入出力部５１５は、時間計測部５１４から供給されるアクティブ画素のカウント値を、画素信号として外部（図３２の信号処理回路６５３）に出力する。また、入出力部５１５は、外部から供給される発光タイミング信号を、画素駆動部５１１および時間計測部５１４に供給する。
＜１８．測距システムの構成例＞
　図３２は、図３１の受光素子５０１を組み込んだ測距システムの一実施の形態の構成例を示すブロック図である。
　測距システム６１１は、例えば、ToF法を用いて距離画像の撮影を行うシステムである。ここで、距離画像とは、測距システム６１１から被写体までの奥行き方向の距離を画素毎に検出し、検出した距離に基づく距離画素信号からなる画像のことである。
　測距システム６１１は、照明装置６２１及び撮像装置６２２を備える。
　照明装置６２１は、照明制御部６３１及び光源６３２を備える。
　照明制御部６３１は、撮像装置６２２の制御部６４２の制御の下に、光源６３２が光を照射するパターンを制御する。具体的には、照明制御部６３１は、制御部６４２から供給される照射信号に含まれる照射コードに従って、光源６３２が光を照射するパターンを制御する。例えば、照射コードは、１（High）と０（Low）の２値からなり、照明制御部６３１は、照射コードの値が１のとき光源６３２を点灯させ、照射コードの値が０のとき光源６３２を消灯させる。
　光源６３２は、照明制御部６３１の制御の下に、所定の波長域の光を発する。光源６３２は、例えば、赤外線レーザダイオードからなる。なお、光源６３２の種類、及び、照射光の波長域は、測距システム６１１の用途等に応じて任意に設定することが可能である。
　撮像装置６２２は、照明装置６２１から照射された光（照射光）が被写体６１２及び被写体６１３等により反射された反射光を受光する装置である。撮像装置６２２は、撮像部６４１、制御部６４２、表示部６４３、及び、記憶部６４４を備える。
　撮像部６４１は、レンズ６５１、受光素子６５２、及び、信号処理回路６５３を備える。
　レンズ６５１は、入射光を受光素子６５２の受光面に結像させる。なお、レンズ６５１の構成は任意であり、例えば、複数のレンズ群によりレンズ６５１を構成することも可能である。
　受光素子６５２は、例えば、各画素にSPADを用いたセンサからなる。受光素子６５２は、制御部６４２の制御の下に、被写体６１２及び被写体６１３等からの反射光を受光し、その結果得られた画素信号を信号処理回路６５３に供給する。この画素信号は、照明装置６２１が照射光を照射してから、受光素子６５２が受光するまでの時間をカウントしたデジタルのカウント値を表す。光源６３２が発光するタイミングを示す発光タイミング信号は、制御部６４２から受光素子６５２にも供給される。この受光素子６５２の構成として、上述した画素１０を備える図３１の受光素子５０１が採用される。
　信号処理回路６５３は、制御部６４２の制御の下に、受光素子６５２から供給される画素信号の処理を行う。例えば、信号処理回路６５３は、受光素子６５２から供給される画素信号に基づいて、画素毎に被写体までの距離を検出し、画素毎の被写体までの距離を示す距離画像を生成する。具体的には、信号処理回路６５３は、光源６３２が光を発光してから受光素子６５２の各画素が光を受光するまでの時間（カウント値）を画素毎に複数回（例えば、数千乃至数万回）取得する。信号処理回路６５３は、取得した時間に対応するヒストグラムを作成する。そして、信号処理回路６５３は、ヒストグラムのピークを検出することで、光源６３２から照射された光が被写体６１２または被写体６１３で反射して戻ってくるまでの時間を判定する。さらに、信号処理回路６５３は、判定した時間と光速に基づいて、物体までの距離を求める演算を行う。信号処理回路６５３は、生成した距離画像を制御部６４２に供給する。
　制御部６４２は、例えば、ＦＰＧＡ（Field Programmable Gate Array）、ＤＳＰ（Digital Signal Processor）等の制御回路やプロセッサ等により構成される。制御部６４２は、照明制御部６３１、及び、受光素子６５２の制御を行う。具体的には、制御部６４２は、照明制御部６３１に照射信号を供給するとともに、発光タイミング信号を受光素子６５２に供給する。光源６３２は、照射信号に応じて照射光を発光する。発光タイミング信号は、照明制御部６３１に供給される照射信号でもよい。また、制御部６４２は、撮像部６４１から取得した距離画像を表示部６４３に供給し、表示部６４３に表示させる。さらに、制御部６４２は、撮像部６４１から取得した距離画像を記憶部６４４に記憶させる。また、制御部６４２は、撮像部６４１から取得した距離画像を外部に出力する。
　表示部６４３は、例えば、液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置等のパネル型表示装置からなる。
　記憶部６４４は、任意の記憶装置や記憶媒体等により構成することができ、距離画像等を記憶する。
　以上の受光素子５０１および測距システム６１１に、上述した画素１０の構造が採用されることにより、エッジブレイク防ぎつつ、高PDE（Photon Detection Efficiency）を実現した距離画像を生成して出力することができる。
＜１９．電子機器への適用例＞
　上述した測距システム６１１は、例えば、スマートフォン、タブレット型端末、携帯電話機、パーソナルコンピュータ、ゲーム機、テレビ受像機、ウェアラブル端末、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載することができる。
　図３３は、測距システム６１１を搭載した電子機器としてのスマートフォンの構成例を示すブロック図である。
　図３３に示すように、スマートフォン７０１は、測距モジュール７０２、撮像装置７０３、ディスプレイ７０４、スピーカ７０５、マイクロフォン７０６、通信モジュール７０７、センサユニット７０８、タッチパネル７０９、および制御ユニット７１０が、バス７１１を介して接続されて構成される。また、制御ユニット７１０では、CPUがプログラムを実行することによって、アプリケーション処理部７２１およびオペレーションシステム処理部７２２としての機能を備える。
　測距モジュール７０２には、図３２の測距システム６１１が適用される。例えば、測距モジュール７０２は、スマートフォン７０１の前面に配置され、スマートフォン７０１のユーザを対象とした測距を行うことにより、そのユーザの顔や手、指などの表面形状のデプス値を測距結果として出力することができる。
　撮像装置７０３は、スマートフォン７０１の前面に配置され、スマートフォン７０１のユーザを被写体とした撮像を行うことにより、そのユーザが写された画像を取得する。なお、図示しないが、スマートフォン７０１の背面にも撮像装置７０３が配置された構成としてもよい。
　ディスプレイ７０４は、アプリケーション処理部７２１およびオペレーションシステム処理部７２２による処理を行うための操作画面や、撮像装置７０３が撮像した画像などを表示する。スピーカ７０５およびマイクロフォン７０６は、例えば、スマートフォン７０１により通話を行う際に、相手側の音声の出力、および、ユーザの音声の収音を行う。
　通信モジュール７０７は、通信ネットワークを介した通信を行う。センサユニット７０８は、速度や加速度、近接などをセンシングし、タッチパネル７０９は、ディスプレイ７０４に表示されている操作画面に対するユーザによるタッチ操作を取得する。
　アプリケーション処理部７２１は、スマートフォン７０１によって様々なサービスを提供するための処理を行う。例えば、アプリケーション処理部７２１は、測距モジュール７０２から供給されるデプスマップに基づいて、ユーザの表情をバーチャルに再現したコンピュータグラフィックスによる顔を作成し、ディスプレイ７０４に表示する処理を行うことができる。また、アプリケーション処理部７２１は、測距モジュール７０２から供給されるデプスマップに基づいて、例えば、任意の立体的な物体の三次元形状データを作成する処理を行うことができる。
　オペレーションシステム処理部７２２は、スマートフォン７０１の基本的な機能および動作を実現するための処理を行う。例えば、オペレーションシステム処理部７２２は、測距モジュール７０２から供給されるデプスマップに基づいて、ユーザの顔を認証し、スマートフォン７０１のロックを解除する処理を行うことができる。また、オペレーションシステム処理部７２２は、測距モジュール７０２から供給されるデプスマップに基づいて、例えば、ユーザのジェスチャを認識する処理を行い、そのジェスチャに従った各種の操作を入力する処理を行うことができる。
　このように構成されているスマートフォン７０１では、上述した測距システム１を適用することで、例えば、高精度かつ高速にデプスマップを生成することができる。これにより、スマートフォン７０１は、測距情報をより正確に検出することができる。
＜２０．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３５は、撮像部１２０３１の設置位置の例を示す図である。
　図３５では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、車外情報検出ユニット１２０３０や車内情報検出ユニット１２０４０に適用され得る。具体的には、車外情報検出ユニット１２０３０や車内情報検出ユニット１２０４０として測距システム１による測距を利用することで、運転者のジェスチャを認識する処理を行い、そのジェスチャに従った各種（例えば、オーディオシステム、ナビゲーションシステム、エアーコンディショニングシステム）の操作を実行したり、より正確に運転者の状態を検出することができる。また、測距システム１による測距を利用して、路面の凹凸を認識して、サスペンションの制御に反映させたりすることができる。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
　また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
　さらに、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本技術は、以下の構成を取ることができる。
（１）
　第１の導電型の第１の半導体領域と、前記第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域を形成し、前記第１の半導体領域よりも受光面に近い位置に形成された前記第２の半導体領域の平面領域が大きく形成された画素を備える
　受光素子。
（２）
　前記画素は、受光面と反対側の面および前記画素の境界部近傍の側面に、前記第２の導電型の第３の半導体領域をさらに備える
　前記（１）に記載の受光素子。
（３）
　前記第２の半導体領域は、前記画素の境界部近傍の側面に形成された前記第３の半導体領域まで形成されている
　前記（２）に記載の受光素子。
（４）
　前記第２の半導体領域と、前記画素の境界部近傍の側面に形成された前記第３の半導体領域との間に、前記第１の導電型の第４の半導体領域を備える
　前記（２）または（３）に記載の受光素子。
（５）
　前記画素は、前記第３の半導体領域よりも外側の面に、固定電荷を有する固定電荷膜をさらに備える
　前記（２）乃至（４）のいずれかに記載の受光素子。
（６）
　前記画素は、前記第３の半導体領域よりも外側の前記画素境界部に、画素間を分離する画素分離部をさらに備える
　前記（２）乃至（５）のいずれかに記載の受光素子。
（７）
　前記画素分離部には、所定の電圧が印加される
　前記（６）に記載の受光素子。
（８）
　アノードまたはカソードの一方の電極と接続される前記第１の半導体領域の第１コンタクト部と、他方の電極と接続される前記第３の半導体領域の第２コンタクト部との間に、前記第１コンタクト部と前記第２コンタクト部とを電気的に分離する分離層をさらに備える
　前記（２）乃至（７）のいずれかに記載の受光素子。
（９）
　前記分離層と前記第３の半導体領域との間に、前記第２の導電型の第５の半導体領域をさらに備える
　前記（８）に記載の受光素子。
（１０）
　前記第１の半導体領域と前記分離層との間に、前記第１の半導体領域と同じ導電型で前記第１の半導体領域より不純物濃度が薄い第６の半導体領域をさらに備える
　前記（８）または（９）に記載の受光素子。
（１１）
　前記第５の半導体領域の領域内に、前記第５の半導体領域と異なる材料で形成された反射構造をさらに有する
　前記（９）に記載の受光素子。
（１２）
　アノードまたはカソードの一方の電極と接続される前記第１の半導体領域の第１コンタクト部と、他方の電極と接続される前記第３の半導体領域の第２コンタクト部とが、異なる深さ位置に配置されている
　前記（２）乃至（８）のいずれかに記載の受光素子。
（１３）
　前記第２の半導体領域よりも前記受光面に近い位置に、前記第１の導電型の第４の半導体領域と、前記第４の半導体領域と同じ導電型で前記第４の半導体領域より不純物濃度が薄い第５の半導体領域とをさらに備える
　前記（１）乃至（８）のいずれかに記載の受光素子。
（１４）
　前記第２の半導体領域よりも前記受光面に近い位置に、前記第２の半導体領域と同じ導電型で前記第２の半導体領域より不純物濃度が薄い第４の半導体領域と、前記第４の半導体領域と異なる導電型の第５の半導体領域とをさらに備える
　前記（１）乃至（８）のいずれかに記載の受光素子。
（１５）
　前記第１の半導体領域の平面形状は、円形状である
　前記（１）乃至（１４）のいずれかに記載の受光素子。
（１６）
　前記第１の半導体領域の直径は、２μｍ以下である
　前記（１）乃至（１５）のいずれかに記載の受光素子。
（１７）
　前記第１の半導体領域と前記第２の半導体領域の深さ方向の相対距離は、１０００ｎｍ以下である
　前記（１）乃至（１６）のいずれかに記載の受光素子。
（１８）
　前記第１の半導体領域と前記第２の半導体領域それぞれの不純物濃度は、1E＋16／cm3以上である
　前記（１）乃至（１７）のいずれかに記載の受光素子。
（１９）
　第１の半導体基板と第２の半導体基板が積層された積層構造であり、
　前記第１の半導体基板には、前記第１の半導体領域および前記第２の半導体領域が形成され、
　前記第２の半導体基板には、前記画素の信号読み出しを制御する読み出し制御回路が形成されている
　前記（１）乃至（１８）のいずれかに記載の受光素子。
（２０）
　照射光を照射する照明装置と、
　前記照射光が被写体により反射された反射光を受光する受光素子と
　を備え、
　前記受光素子は、
　　第１の導電型の第１の半導体領域と、前記第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域を形成し、前記第１の半導体領域よりも受光面に近い位置に形成された前記第２の半導体領域の平面領域が大きく形成された前記第２の半導体領域の平面領域が大きく形成された画素
　を備える
　測距システム。
　１０　画素，　２１　SPAD，　２２　定電流源，　２３　トランジスタ，　２４　インバータ，　３１　半導体基板，　４１　ｎウェル，　４２　ｎ型半導体領域，　４３　高濃度ｎ型半導体領域，　４４，４４’　ｐ型半導体領域，　４５　ホール蓄積領域，　４６　高濃度ｐ型半導体領域，　４７　アバランシェ増倍領域，　４８　画素分離部，　１０１　画素間トレンチ部，　１０２　絶縁層，　１２１　固定電荷膜，　１４１　絶縁層，　１６１　導電部材，　１６２　絶縁膜，　２０１　第１の基板，　２０２　第２の基板，　３１１　半導体基板，　４０１　インバータ，　４０２　可変インバータ，　４０３　NOR回路，　４０４　インバータ，　４０５　MOSトランジスタ，　５０１　受光素子，　５２１　画素，　６１１　測距システム，　６２１　照明装置，　６２２　撮像装置，　６５２　受光素子，　７０１　スマートフォン，　７０２　測距モジュール，　８０１　分離層，　８０２　低濃度ｎ型半導体領域，　８０３　高濃度ｐ型半導体領域，　８１１　画素分離部，　８１２　金属DTI，　８１３　シリコン酸化膜，　８１６　オンチップレンズ，　８４１　エアギャップ，　８４２　シリコン酸化膜，　９２１　ピラー

Claims (20)

  1. 　第１の導電型の第１の半導体領域と、前記第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域を形成し、前記第１の半導体領域よりも受光面に近い位置に形成された前記第２の半導体領域の平面領域が大きく形成された画素を備える
    　受光素子。
  2. 　前記画素は、前記受光面および前記画素の境界部近傍の側面に、前記第２の導電型の第３の半導体領域をさらに備える
    　請求項１に記載の受光素子。
  3. 　前記第２の半導体領域は、前記画素の境界部近傍の側面に形成された前記第３の半導体領域まで形成されている
    　請求項２に記載の受光素子。
  4. 　前記第２の半導体領域と、前記画素の境界部近傍の側面に形成された前記第３の半導体領域との間に、前記第１の導電型の第４の半導体領域を備える
    　請求項２に記載の受光素子。
  5. 　前記画素は、前記第３の半導体領域よりも外側の面に、固定電荷を有する固定電荷膜をさらに備える
    　請求項２に記載の受光素子。
  6. 　前記画素は、前記第３の半導体領域よりも外側の前記画素境界部に、画素間を分離する画素分離部をさらに備える
    　請求項２に記載の受光素子。
  7. 　前記画素分離部には、所定の電圧が印加される
    　請求項６に記載の受光素子。
  8. 　アノードまたはカソードの一方の電極と接続される前記第１の半導体領域の第１コンタクト部と、他方の電極と接続される前記第３の半導体領域の第２コンタクト部との間に、前記第１コンタクト部と前記第２コンタクト部とを電気的に分離する分離層をさらに備える
    　請求項２に記載の受光素子。
  9. 　前記分離層と前記第３の半導体領域との間に、前記第２の導電型の第５の半導体領域をさらに備える
    　請求項８に記載の受光素子。
  10. 　前記第１の半導体領域と前記分離層との間に、前記第１の半導体領域と同じ導電型で前記第１の半導体領域より不純物濃度が薄い第６の半導体領域をさらに備える
    　請求項８に記載の受光素子。
  11. 　前記第５の半導体領域の領域内に、前記第５の半導体領域と異なる材料で形成された反射構造をさらに有する
    　請求項９に記載の受光素子。
  12. 　アノードまたはカソードの一方の電極と接続される前記第１の半導体領域の第１コンタクト部と、他方の電極と接続される前記第３の半導体領域の第２コンタクト部とが、異なる深さ位置に配置されている
    　請求項２に記載の受光素子。
  13. 　前記第２の半導体領域よりも前記受光面に近い位置に、前記第１の導電型の第４の半導体領域と、前記第４の半導体領域と同じ導電型で前記第４の半導体領域より不純物濃度が薄い第５の半導体領域とをさらに備える
    　請求項１に記載の受光素子。
  14. 　前記第２の半導体領域よりも前記受光面に近い位置に、前記第２の半導体領域と同じ導電型で前記第２の半導体領域より不純物濃度が薄い第４の半導体領域と、前記第４の半導体領域と異なる導電型の第５の半導体領域とをさらに備える
    　請求項１に記載の受光素子。
  15. 　前記第１の半導体領域の平面形状は、円形状である
    　請求項１に記載の受光素子。
  16. 　前記第１の半導体領域の直径は、２μｍ以下である
    　請求項１に記載の受光素子。
  17. 　前記第１の半導体領域と前記第２の半導体領域の深さ方向の相対距離は、１０００ｎｍ以下である
    　請求項１に記載の受光素子。
  18. 　前記第１の半導体領域と前記第２の半導体領域それぞれの不純物濃度は、1E＋16／cm3以上である
    　請求項１に記載の受光素子。
  19. 　第１の半導体基板と第２の半導体基板が積層された積層構造であり、
    　前記第１の半導体基板には、前記第１の半導体領域および前記第２の半導体領域が形成され、
    　前記第２の半導体基板には、前記画素の信号読み出しを制御する読み出し制御回路が形成されている
    　請求項１に記載の受光素子。
  20. 　照射光を照射する照明装置と、
    　前記照射光が被写体により反射された反射光を受光する受光素子と
    　を備え、
    　前記受光素子は、
    　　第１の導電型の第１の半導体領域と、前記第１の半導体領域とは反対の第２の導電型の第２の半導体領域とが接合した領域で増倍領域を形成し、前記第１の半導体領域よりも受光面に近い位置に形成された前記第２の半導体領域の平面領域が大きく形成された画素
    　を備える
    　測距システム。
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