KR100834540B1 - 저잡음 이미지 센서 - Google Patents

Abstract

본 발명은 포토다이오드에서 확산 노드 영역으로의 전하 전송 효율을 증대시킴과 동시에 암전류 발생을 효과적으로 억제할 수 있는 CMOS 이미지 센서에 관한 것이다.

본 발명의 이미지 센서는, 게이트 옥사이드 아래의 일부 또는 전부에 홀 축적을 일으킬 수 있는 구조를 가진 트랜스퍼 트랜지스터를 포함하는 감광 픽셀; 및 상기 트랜스퍼 트랜지스터의 턴오프 구간의 일부 또는 전부의 구간 동안, 상기 게이트에 음(-)의 옵셋 전위를 가하는 센싱 제어부를 포함하는 것을 특징으로 한다.

본 발명은 트랜스퍼 트랜지스터가 오프 상태일 때는 충분한 배리어를 형성하여 포토다이오드에 전자를 잘 모을 수 있고, 온 상태일 때는 배리어를 충분히 낮추어 트랜스퍼 트랜지스터가 문턱 전압에 도달하기 전에 포토다이오드를 충분히 공핍(fully depleted)하는 효과가 있으며, 더불어, 일정한 영역의 트랩을 일정한 시간 동안 불활성화시킴에 따라, 결과적으로 암전류를 줄일 수 있는 효과가 있다.

CMOS, CIS, 이미지 센서, 웰 커패시티, 트랜스퍼 트랜지스터

Description

저잡음 이미지 센서{Low-Noise Image Sensor possessing it}

본 발명은 CMOS 이미지 센서에 관한 것으로, 특히, 포토다이오드에서 확산 노드 영역으로의 전하 전송 효율을 증대시킴과 동시에 암전류 발생을 효과적으로 억제할 수 있는 CMOS 이미지 센서에 관한 것이다.

이미지 센서는 크게 CCD 센서와 CMOS 이미지 센서로 구분할 수 있으며, 이 두 장치는 기본적으로 실리콘 밴드갭보다 큰 에너지의 빛에 의하여 분리된 전자-홀 쌍(pair)을 이용하는데, 일반적으로 어느 한쪽(전자 또는 홀)을 모음으로써 조사된 빛의 양을 추정하는 기법을 이용하고 있다.

그 중에 특히 CMOS 이미지 센서는 MOS 혹은 CMOS 트랜지스터와 같은 능동 소자를 이용하여 센서 칩 내부에 증폭 또는 신호 처리를 하는 블록을 가진 집적화된 센서이다. 즉, CMOS 이미지 센서는 각각의 이미지 픽셀 내부에서 일반적인 CMOS 소자를 이용하여 포토다이오드 및 트랜지스터를 구현함으로써, 기존의 CMOS 공정을 거의 그대로 사용하고 있기 때문에, 픽셀 외부 블럭에 집적화된 이미지 신호 처리 및 검출부를 가지게 할 수 있는 장점이 있다. 이는 CCD가 반드시 별도의 칩에서 이 러한 이미지 신호 처리부를 가져야 하는 단점을 극복하고, 집적화된 구조를 가짐으로써 다양한 이미지 센서 구조를 채택할 수 있을 뿐만 아니라, 다양한 후속 처리를 할 수 있는 방법을 제공할 수 있다.

CMOS 이미지 센서 중에서 많이 사용되는 구조 중에 하나는 도 1과 같이 4개의 트랜지스터로 이루어진 구조이다. 상기 구조에서는 광감지 수단인 포토다이오드(PD)와 4개의 NMOS 트랜지스터가 하나의 단위픽셀을 구성한다. 4개의 NMOS 트랜지스터 중 트랜스퍼 트랜지스터(Tx)는 포토다이오드(PD)에서 생성된 광전하를 확산 노드 영역(FD)으로 운송하는 역할을 하고, 리셋 트랜지스터(Rx)는 신호검출을 위해 상기 확산 노드 영역(FD)에 저장되어 있는 전하를 배출하는 역할을 하고, 드라이브 트랜지스터(Dx)는 소스팔로워(Source Follower)로서 역할하며, 스위치 트랜지스터(Sx)는 스위칭(Switching) 및 어드레싱(Addressing)을 위한 것이다.

상기 트랜스퍼 트랜지스터(Tx)가 턴오프된 상태에서 상기 포토 다이오드(PD) 영역의 표면에 빛이 가해지면 홀과 전자의 분리가 발생하고, 발생된 홀은 연결된 접지로 흘러가 제거되며, 포토 다이오드(PD) 영역에는 전자가 축적된다. 상기 트랜스퍼 트랜지스터(Tx)는 트랜스퍼 트랜지스터 게이트(111)에 적절한 전압을 가함으로써 빛에 의해 상기 포토다이오드 영역(PD)에 축적된 전자를 확산 노드(131)로 옮기는 전송채널로서의 역할을 수행하며, 또한 수광전에 포토다이오드(PD) 영역의 전자를 완전히 제거하는 리셋 기능을 수행한다. 확산 노드(131)는 확산 커패시턴스(114)와 드라이브 트랜지스터(Dx)의 게이트 커패시턴스에 의하여 이루어지는데, 이 노드의 전압은 리셋 트랜지스터(Rx)에 의하여 리셋된다. 즉, 포토다이오드(PD) 영역의 전자를 가져오기 직전에 리셋 되거나, 포토다이오드(PD) 영역을 리셋하기 위해서 확산 노드(131)에 리셋 전압이 가해진다.

2차원의 이미지를 얻기 위해서 하나의 열을 선택하기 위해 스위치 트랜지스터(Sx)의 게이트(141)을 통해 전압을 가하는 방식을 취한다. 특히 하나의 픽셀은 하나의 전류원(150)에 의하여 바이어스 되는데, 이 전류원은 드라이브 트랜지스터(Dx)와 스위치 트랜지스터(Sx)를 동작시켜 확산 노드(131)의 전압값을 출력 노드(142)로 읽어낼 수 있도록 한다.

상기 구조 픽셀의 가장 큰 특징은 빛을 수광하는 부분, 즉, 포토다이오드(PD) 영역과 이를 전압으로 변환하는 부분 즉, 확산 노드(131)가 분리가 되어 있고, 상기 두 영역의 커패시턴스의 비를 활용하여 빛에 대한 감도를 우수하게 조정할 수 있다. 즉, 확산 노드(131)의 커패시턴스를 일정하게 한 상태에서 검출부, 예를 들면 포토다이오드의 면적을 키울 수 있어, 이를 이용하여 상대적으로 빛에 대한 감도가 조정 가능해 진다.

도 2는 이러한 구조의 픽셀의 소자의 단면도이다. 도 1의 구조 중 포토다이오드 영역(PD), 트랜스퍼 트랜지스터(Tx), 확산 노드(131)를 중심으로 나타내었으며, 다른 부분을 제외되어 있다. 트랜스퍼 트랜지스터(Tx)는 게이트(210)과 게이트 산화막(220) 및 p형 기판(260)으로 이루어져 있으며, 포토다이오드(PD) 영역은 포토다이오드 도핑 영역(250)과 표피(surface) p 타입 도핑 영역(230)으로 이루어져 있고, 확산 노드(131)는 n+로 확산 노드(240)으로 이루어져 있다.

Manabe가 "Active pixel cell using negative to positive voltage swing transfer transistor"의 제목의 US2005/0017155A1 특허에서 언급한 바와 같이, 암전류의 원인이 되는 포토 다이오드의 누설 전류를 감소시키는 것은, 다이오드의 표피 포텐셜을 P 웰(well)이나 p 타입 기판(substrate)에 P+층을 이용하여 연결함으로써 달성될 수 있다. 결국 기판(substrate)의 p 도핑 영역보다 더 낮은 포텐셜을 유지하도록 함으로써 표면의 전압을 완전한 접지 전위가 되도록 강제하도, 이에 따라 전위차가 가해지지 않도록 함으로써 암(dark) 전류의 발생을 억제시키는 것이다.

또한, 이러한 구조의 포토다이오드는 광신호의 크기를 크게 하기 위하여 광전자를 최대한 수용할 수 있도록 하여야 하는데, 이를 위하여 포토다이오드에 저장되는 전자의 수를 최대로 하여야 한다. 이 전자 수를 웰 커패시티(well capacity)라고도 한다. 그러나 일반적으로 포토다이오드의 용량을 키우다 보면 전하의 불충분한 전송에 의해 이미지 래그가 발생할 수 있다. 포토다이오드의 용량을 키우는 방법 중에 하나가 바로 완전 공핍시의 전압 즉, 피닝(pinning) 전압을 높이는 방법인데, 이 방법은 전하의 불충분한 전송을 증가키는 요인이 된다.

Teranishi가 IEDM에서 1982년에 발표한 바(N. Teranishi, A. Kohono, Y. Ishihara, E. Oda, and K. Rai, ?No Image Lag Photodiode Structure in the Interline CCD Image Sensor,?In IEDM 1982, pp.324-327)와 같이 게이트 턴온 전압에 비하여 높은 피닝(pinning) 전압은 트랜지스터의 동작을 서브-문턱(subthreshold) 영역으로 만들고, 이 경우 불충분한 리셋 및 트랜스퍼 과정에 의해 이미지 래그(lag) 문제를 발생시키게 된다. 이러한 노이즈 성분은 비교적 일정 한 값을 가지게 되지만, 조도가 감소함에 따라 신호가 작아져서 상대적으로 낮은 조도 상황에서 신호대 잡음비(SNR)를 크게 감소시켜, 이미지 품질을 악화시키는 이유가 된다. 따라서 낮은 조도에서도 이미지 품질의 저하를 막기 위해서는 이미지 래그 현상은 최대한 억제가 되어야 한다. 이러한 현상은 최적화 되지 않은 정션 프로파일(junction profile)에서 더욱 쉽게 발생한다. 그러나 최적화된 정션 프로파일을 가지는 경우라도, 일부 조건에서는 불충분한 리셋 또는 피닝된(pinned) 포토다이오드의 N웰에서의 불충분한 전하 공핍이 발생하고, 이로 인하여 이미지 래그(lag)가 발생한다. 결과적으로 최근까지 포토다이오드의 도핑 조건 및 특히 포토다이오드와 트랜스퍼(TX) 트랜지스터 경계의 설계 및 공정 조건은 이미지 픽셀의 설계에 매우 중요한 설계 파라미터로 인식이 되고 있다.

특히, 저전력 환경에 적용하기 위해 전원 전압을 더욱 낮게 하면서 이러한 CMOS 공정 및 소자의 스케일링은 상기 문제점들을 악화시킨다. 그 중에서도 가장 문제가 되는 것은 낮은 동작 전압, 예를 들면 2.5V 또는 그 보다 낮은 전압 조건에서는 이러한 포토다이오드를 충분히 공핍시키지 못하는 N웰의 불완전 공핍상태가 될 가능성이 매우 높다. 이는 앞서 설명한 이유로 인하여 이미지 래그를 발생시키고, 이러한 이미지 래그는 낮은 조도에서 SNR을 악화시키는 이유가 된다. 따라서 최근 기술은 이러한 낮은 전원 전압에서도 ①높은 전하 수집 능력(charge 축적 capabilities)과 ②저전압 동작에서도 포토 다이오드의 충분한 리셋 방법 개발에 초점이 맞추어져 있다.

좀 더 이 문제를 자세히 서술하면, 특히 스케일링에 의하여 전원전압이 낮아 질 경우, 기존의 구조의 경우 5V나 3.3V에서 충분히 핀드 포토다이오드(PPD)를 공핍시킬 수 있었다고 하더라도, 새로운 집적회로 공정에서 1.8V나 1.3V가 레일(rail) 전압일 경우 충분히 공핍시키지 못할 수 있다. 이 문제는 트랜스퍼 트랜지스터가 포토다이오드의 리셋 전압, 즉 피닝(pinning) 전압 이전에 턴오프되거나 서브문턱 영역으로 들어가면서 포토다이오드 리셋 전압이 더 이상 올라갈 수 없는 조건이 되기 때문이다. 이 문제를 해결하기 위해서 트랜스퍼 트랜지스터의 문턱 전압을 낮게 제공함으로써 이러한 불충분한 리셋 문제를 해결할 수 있지만, 이로 인하여 핀드 포토다이오드의 웰 커패시티(well capacity)는 줄어들고, 동시에 오프될 때의 충분한 임피던스를 발생시키지 못하여, 더욱 웰 커패시티가 줄어들게 된다. 다시 말해 완전하고, 빠르게 전자를 리셋하거나 트랜스퍼하기 위해서 트랜스퍼 트랜지스터의 문턱전압을 낮출 경우 트랜스퍼 트랜지스터를 오프할 때 충분한 배리어를 형성하지 못해 웰 커패시티가 줄어들고, 반대로 트랜스퍼 트래지스터의 문턱전압을 높일 경우 충분한 배리어를 형성하여 웰 커패시티(well capacity)가 크게 늘어날 수 있지만, 이 경우는 전자가 서브 문턱 영역에서 리셋되고 트랜스퍼가 되는 경우이어서, 불충분한 공핍이 발생한다.

상기 문제를 해결하기 위한 제안된 또 다른 종래의 기술은 다음과 같다.

Teranishi의 제안(N. Teranishi, A. Kohono, Y. Ishihara, E. Oda, and K. Rai, "No Image Lag Photodiode Structure in the Interline CCD Image Sensor," In IEDM 1982, pp.324-327)은 포토다이오드의 도핑 농도를 낮추어 트랜스퍼 트랜지 스터가 오프되기 전에 포토다이오드가 완전히 공핍되도록 하는 것이다. 즉, 트랜스퍼 트랜지스터가 높아진 포토다이오드의 전압에 의하여 서브 문턱 영역으로 동작하기 이전에 포토다이오드를 완전히 공핍시킬수 있도록 문턱 전압을 낮추어 이미지 래그와 같은 현상을 없앤 것이다. 더불어 포토다이오드의 표면을 p+로 임플랜트 처리하여 표면의 있는 결함을 최대한 억제하여 암전류(dark current)를 줄이도록 하였다. 이런 방법을 이용함으로써 이미지 래그를 억제하여 낮은 조도에서도 이미지 품질의 악화를 막을 수 있었다. 하지만 이 방법은 낮은 전원 전압에서도 계속적으로 사용할 수 있지 못한다. 왜냐하면 이미 포토다이오드는 낮은 도핑을 가지고 있어, 더 이상 피닝 전압을 낮추기가 힘들 뿐 아니라, 트랜스퍼 트랜지스터에 가해지는 전압 자체도 이미 너무 낮기 때문이다.

또 다른 해결 방법으로 트랜스퍼 트랜지스터의 채널에 추가적으로 n-타입 포펀트로 도핑하여 트랜스퍼 트랜지스터를 공핍(depletion) 모드로 동작시키는 방법이 Manabe에 의하여 제안된 바 있다(US Patent, US2005/0017155A1, ?Active 픽셀 Cell Using Negative to Positive Voltage Swing 트랜스퍼 트랜지스터?). 예를 들어 문턱 전압을 -0.7V라고 하면, -1.8V에서 +1.8V로 스윙(swing)을 하면 on과 off를 전환할 수 있다. 이 방법은 음의 전원이 필요한데, 이 때 필요한 음의 전원은 양의 전원에서 전하 펌핑 방법에 의하여 집적회로에서 생성하여 사용할 수 있다. 이 방법은 문턱 전압을 낮춤으로써 동일 트랜스퍼 트랜지스터의 게이트 전압에도 불구하고 더욱 큰 게이트 오버드라이브 전압이 걸리게 함으로써 안정적으로 포토다이오드와 트랜스퍼 채널 사이의 배리어를 극복하게 할 수 있게 하며, 따라서 포토 다이오드를 충분히 공핍할 수 있도록 한다. 더불어 트랜스퍼 트랜지스터를 오프할 때 채널을 홀에 의하여 축적되도록 만들 수 있어 조건에 따라 채널의 결함으로부터 발생하는 암전류를 줄일 수 있다. 그러나, 제안된 구조는 웰 커패시티의 개선은 이루지 못하고 있으며, 실제 구현에 따라서는 암전류가 증가할 수도 있다는 제한 사항이 존재한다.

동작 전압이 낮아짐에 따라 발생하는 가장 큰 문제는 바로 트랜스퍼 트랜지스터의 턴온 전압이 트랜스퍼 트랜지스터의 문턱 전압보다 충분히 높지 않아 포토다이오드가 충분히 공핍되기 전에 서브문턱(subthreshold) 영역으로 넘어가는 것이 문제이다. 이를 해결하기 위해 트랜스퍼 트랜지스터의 문턱 전압을 낮추면 상기 문제는 해결할 수 있을지 모르나 트랜스퍼 트랜지스터가 오프인 경우에, 트랜스퍼 트랜지스터가 충분한 배리어를 형성하지 못해 포토다이오드에 모을 수 있는 전자의 용량이 줄어든다. 상기 제시된 종래기술들로는 웰 커패시티와 공핍효율을 동시에 개선할 수 없어, 상기 문제점에 대한 적합한 해결책이 될 수 없었다.

또 다른 암 전류의 발생 원인으로 STI(Shallow Trench Isolation)가 있다. 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI)은 화소들, 소자들 또는 회로를 서로 아이솔레이션 시키기 위해 사용될 수 있는 기술의 일종이다. STI의 아이솔레이션 성능을 강화하기 위해서 상기 트렌치의 직하 영역의 실리콘 기판에 이온을 주입한다. 그런데, 상기 트랜치 직하 영역의 이온 주입은 높은 전류 누설을 가져오며, 이는 암 전류로서 작용하게 된다.

상기와 같은 STI에서 발생하는 암 전류 감소 기법이 micron에 의하여 제안되었다(대한민국공개특허공보 10-2005-0061608, "씨모스 이미지 센서들 내에서 암전류를 감소시키기 위한 아이솔레이션 기술"). 일반적으로 STI에서 아이솔레이션을 위하여 트렌치의 직하 영역의 실리콘 기판에 이온을 주입할 수 있다. 하지만 예컨대 "comparative Evaluation of Gap-Fill Dielectrics in Shallow Trench Isolation for sub-0.25um Technologies"라는 제목으로 IEEE IEDM, pp.841-844(1996)에 개시된 S. Nag등의 논문에서 언급된 바와 같이, 트랜치 아래의 이온주입에 관련된 단점은 상기 트렌치 아래의 이온주입이 높은 전류 누설을 가져올 수 있다는 것이다. 특히, 상기 트렌치의 가장자리들에 근접한 기판에 이온을 주입할 때, 전류 누설이 활성 소자 영역들과 트렌치 사이의 접합에서 발생할 가능성이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명의 목적은, 저전압 동작하에서도 포토다이오드를 충분히 공핍시킬 수 있는 트랜스퍼 트랜지스터 및 이를 채용한 이미지 센서를 제공하는데 있다.

또한, 본 발명의 다른 목적은 오프 상태일때 포토다이오드에 대한 충분한 배리어를 부여할 수 있는 트랜스퍼 트랜지스터 및 이를 채용한 이미지 센서를 제공하는데 있다.

또한, 본 발명은 웰 커패시티와 공핍효율을 동시에 개선할 수 있는 트랜스퍼 트랜지스터를 구비하는 이미지 센서를 제공하는데 있다.

또한, 본 발명의 또 다른 목적은 암전류 발생을 억제할 수 있는 구조의 트랜스퍼 트랜지스터 및 이를 채용한 이미지 센서를 제공하는데 있다.

또한, 본 발명은 또 다른 목적은 STI에 의해 발생하는 암 전류를 감소시킬 수 있는 이미지 센서를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 제1 사상을 적용한 이미지 센서는, 게이트 옥사이드 아래의 일부 또는 전부에 홀 축적을 일으킬 수 있는 구조를 가진 트랜스퍼 트랜지스터를 포함하는 감광 픽셀; 및 상기 트랜스퍼 트랜지스터의 턴오프 구간의 일부 또는 전부의 구간 동안, 상기 게이트에 음(-)의 옵셋 전위를 가하는 센싱 제어부를 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제2 사상을 적용한 제1 트랜스퍼 트랜지스터는, 포토다이오드의 표면 p타입 영역 및 포토다이오드에서 확산 노드로의 전하 전송 채널 사이에 형성되며, 포토다이오드의 표면 p타입 영역과 다른 도핑 패턴을 가지는 p타입 도핑부; 상기 p타입 도핑부 및 상기 전하 전송 채널 상부에 위치하는 게이트 옥사이드; 및 상기 메인 게이트 옥사이드 상부에 위치하는 게이트 전극을 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제2 사상을 적용한 제2 트랜스퍼 트랜지스터는, 포토다이오드에서 확산 노드로의 전하 전송 채널 상부에 위치하는 메인 게이트 옥사이드; 상기 메인 게이트 옥사이드 상부에 위치하는 메인 게이트 전극; 상기 메인 게이트 옥사이드에 연속되며 상기 포토다이오드의 일부 영역과 오버랩되도록 위치하는 서브 게이트 옥사이드; 및 상기 메인 게이트 전극에 연속되어 상기 서브 게이트 옥사이드 상부에 위치하는 서브 게이트 전극을 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 제3 사상을 적용한 이미지 센서는, 확산 노드; 포토다이오드; 상기 확산 노드와 포토다이오드간에 전하 전송 채널을 형성하기 위한 트랜스퍼 트랜지스터; 및 상기 트랜스퍼 트랜지스터의 게이트 전극과 전기적으로 연결되며, 상기 포토다이오드 영역 중 암전류가 발생하는 일부 영역과 절연된 상태로 오버랩되는 암전류 제거 전극을 포함하는 것을 특징으로 한다.

본 발명은 암 전류 감소 등의 이미지 센서의 성능 향상을 위해, 다음과 같은 3가지 사상에 따라 개선을 가하였다.

상기 본 발명의 제1 사상에 따른 주요한 개선점은, 포토다이오드에 빛이 가해지는 영역인 광집적(light integration) 영역에 음의 옵셋 전위를 트랜스퍼 트랜지스터 또는 별도로 추가된 그에 상응하는 트랜지스터에 가함으로써 배리어를 높여서 웰 커패시티(well capacity)를 향상시킬 수도 있고, 동시에 부근에 형성된 축적(accumulated)된 홀(hole)에 의하여 이 부근에 위치한 트랩(trap)을 비활성화(deactivate)하여 암전류를 감소시킨데 있다. 낮은 문턱 전압을 사용하는 트랜스퍼 트랜지스터를 이용이 가능하게 함으로써 높은 오버드라이브 전압이 가능한 구조에 의하여 충분한(complete) 포토다이오드 리셋이 가능하다(즉, 트랜스퍼 트랜지스터가 충분한 전하 전달을 수행함). 또한, 포토다이오드를 리셋할 경우 낮은 전압에서 포토다이오드를 일차적으로 공핍시킨(deplete) 후 외부 터미널에 의하여 배리어를 높여서 리셋 하는 방식을 취함으로써, 리셋시 웰 커패시티의 효율을 높일 수 있다.

상기 본 발명의 제2 사상에 따른 주요한 개선점은, 상기 제1 사상에 따른 음의 옵셋 전위의 인가 효과를 극대화하기 위해, 포토다이오드 수광부의 일부 영역과 오버랩되도록 위치하는 트랜스퍼 트랜지스터 형성용 서브 게이트 옥사이드를 구비하는 것이다.

상기 본 발명의 제3 사상에 따른 주요한 개선점은, 포토 다이오드 수광부의 트랜치 부근 영역의 수광을 제한함으로써 트랜치 영역에 의한 암전류를 감소시킨 것이다.

상술한 바와 같이 본 발명에 따라 이미지 센서를 실시하면, 포토다이오드의 암전류의 생성을 억제시킬 수 있을 뿐 아니라, 포토다이오드 주변 트랜지스터, 예를 들면 CMOS 이미지 센서의 트랜스퍼 트랜지스터의 전이(transient) 구간에서 미치는 암(dark) 전자의 영향을 억제할 수 있어 이미지 센서의 최대 특성을 이용할 수 있는 효과가 있다.

즉, 본 발명은 트랜스퍼 트랜지스터가 오프 상태일 때는 충분한 배리어를 형성하여 포토다이오드에 전자를 잘 모을 수 있고, 온 상태일 때는 배리어를 충분히 낮추어 트랜스퍼 트랜지스터가 문턱 전압에 도달하기 전에 포토다이오드를 충분히 공핍(fully depleted)하는 효과가 있다.

특히, 오프 상태에서 충분한 배리어(barrier)를 TX 트랜지스터의 오프 전압에 음의 전압을 가하여 형성할 수 있다는 말은 웰 커패시티(well capacity)의 증가를 의미한다. 소자의 설계 및 공정 구조상 TX 트랜지스터 아래의 배리어가 감소되어 웰 커패시티가 줄어들 수 있는데, 이 경우 본 발명에 따른 음의 전압을 가하는 기술에 의하여 줄어든 웰 커패시티를 다시 증대시킬 수 있다.

더불어, 일정한 영역의 트랩을 일정한 시간 동안 불활성화시킴에 따라, 결과적으로 암전류를 줄일 수 있는 효과가 있다.

또한, 축적에 필요한 게이트를 별도의 트랜지스터 추가없이 바로 기존의 트 랜지스터, 예를 들면 4개의 트랜지스터로 구성된 CMOS 이미지 센서의 트랜스퍼 트랜지스터를 활용함으로써 이미지 센서의 가장 중요한 요소인 필 팩터(fill factor)를 감소시키지 않을 수 있어, 다른 광특성을 유지한 채로 암전류 의 감소 및 웰 커패시티의 증가 효과를 볼 수 있다.

더욱이, 더 우수한 광 특성을 위해서 광 센싱 부분, 예를 들면 CMOS 이미지 센서의 포토다이오드 부근에 별도의 트랜지스터(또는 MOS capacitor)를 두고 이 부분에 신호를 가함으로써 추가적인 특성 개선을 이룰 수 있다. 이때, 게이트의 구조는 그 효과가 실리콘 표면에 축적이 되기 쉬운 구조를 채택하면 된다.

또한 이렇게 기존의 트랜지스터를 이용하는 경우, 또는 추가된 구조를 이용하는 경우에 인가되는 신호를 트랜스퍼 트랜지스터 게이트의 신호와 같이 사용함으로써 픽셀의 드라이브 어드레스 배선을 이전과 같게 유지할 수 있어, 기존의 구조와 같은 칩 높이와 면적을 유지할 수 있는 장점이 있다.

또한, 트랜스퍼 트랜지스터의 채널 도핑을 낮추어 더 낮은 문턱 전압의 트랜스퍼 트랜지스터를 이용하여 픽셀 특성을 개선할 수 있는 효과도 있다.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

( 실시예 1)

도 3은 4 트랜지스터 픽셀 구조에 본 발명의 사상을 적용한 실시예이다. 본 실시예에서는 본 발명의 사상을 트랜스퍼 트랜지스터에 적용한 것으로 구체화하여 설명하지만, 이는 설명의 편의를 위해 가장 효과가 높은 트랜스퍼 트랜지스터를 예시하는 것에 불과하며, 이미지 센서 내 다른 트랜지스터 소자(특히, 전하전달의 기능을 가지는 리셋 트랜지스터)에도 적용이 가능하며, 이 또한 본 발명의 권리범위에 속함은 자명하다.

도 3에서는 4-트랜지스터 픽셀 구조에서 포토다이오드(PD), 트랜스퍼 트랜지스터(Tx) 및 플로팅 확산 영역(131)만을 도시하였으며, 도시한 트랜스퍼 트랜지스터(Tx)는 게이트(310)과 게이트 산화막(320), 그리고 p형 기판(360)으로 이루어져 있으며, 포토다이오드 영역(PD)은 포토다이오드(n타입) 도핑 영역(350)과 표면 p타입 도핑 영역(330)으로 이루어져 있고, 확산 노드(340)는 n+ 타입으로 이루어져 있다. 이때 표면 p타입 도핑 영역(330)과 인접하여 트랜스퍼 트랜지스터에 접한 p타입 도핑 영역(332)을 형성하였는데, 본 실시예에서는 상기 p타입 도핑 영역(332)에 홀을 축적(accumulation)하는 것이 이용하여 이미지 센서의 성능 향상을 추구한다.

상기 홀 축적에 따른 성능 향상을 자세히 설명하기로 한다. 먼저 4-트랜지스터 픽셀 구조에서 트랜스퍼 트랜지스터가 오프 상태인 턴오프 구간 중 포토다이오드에 빛이 가해지는 구간을 집광(integration) 구간이라 정의하겠다.

상기 집광(integration) 구간에 트랜스퍼 트랜지스터의 게이트(310)에 일정 한 음의 옵셋 전위를 가하고, 이에 따라 게이트 산화막(320)을 통하여 트랜스퍼 트랜지스터에 접한 p타입 도핑 영역(332)에 홀을 축적할 수 있도록 한다. 이 경우 트랜스퍼 트랜지스터에 접한 p타입 도핑 영역(332)에서 트랩이 비활성화가 되어 전자-홀 쌍이 감소하여 암 전류는 감소하게 된다. 더불어 트랜스퍼 트랜지스터가 오프되는 구간에 가해진 게이트(310) 전압은 게이트 산화막(320)아래의 포텐셜 배리어를 증가시켜 포토다이오드에 모을 수 있는 전자의 수용량(well capacity)을 증가시키게 된다.

도시한 구조의 트랜스퍼 트랜지스터를 제조하는 방법을 여러가지가 있을 수 있는데, 그 중 종래 기술에 따른 이미지 센서 제조 공정의 수정을 최소화시킬 수 있는 제조 방법은 다음과 같다. 일반적인 포토다이오드의 p타입 레이어(330)는, 게이트 옥사이드의 형성 후, 붕소 같은 p타입 도펀드 물질을 임플란트하여 형성함이 일반적인데, 이때 추후의 열처리 공정 등에 의해 상기 임플란트된 도펀트 물질의 경계부 일부가 게이트 옥사이드 아래로 확산(out diffusion)되는 현상이 발생한다. 종래 기술의 경우에는 상기 도펀트 물질의 확산을 최소화시키려고 노력하였지만, 본 실시예에서는 상기 도펀트 물질의 확산을 최대화시켜 상기 게이트 전극(310)과 오버랩되는 p타입 영역(332)를 형성시킨다. 즉, 상기 포토다이오드의 2개의 p타입 레이어(330, 332) 중 상기 게이트 전극(310)과 오버랩되는 영역(332)을 상기 도펀트 물질의 수평 방향의 확산 작용에 의해 형성되도록 하는 것이다.

본 실시예의 트랜스퍼 트랜지스터의 다른 제조 방법으로, 상기 게이트 전극(320)을 형성하기 전에 별도의 적절한 리소그래피 공정 및 후속하는 적당한 적층 공정에 따라, 상기 게이트 전극(310)과 오버랩되는 p타입 영역(332)을 포토다이오드 본래의 p타입 영역(330)과 일체로 형성하거나, 독립적으로 형성할 수 있다.

후자의 경우, 상기 p타입 도핑영역(332)은 포토다이오드의 표면 p타입 도핑 영역과는 다른 패턴으로 도핑된다. 포토다이오드의 표면 p타입 도핑 영역은 감광 효율 및/또는 리셋 효율을 위해 2중 도핑 이상의 다소 복잡한 도핑으로 형성됨이 일반적이다. 본 발명의 사상에 따른 p타입 도핑영역(332)은 홀의 축적 및 전하전달 효율을 높이기 위한 것이므로, 이에 유리한 방식으로 도핑이 수행되어야 하며, 2중 도핑이 필요하지 않을 수 있으며, 상기 표면 p타입 영역(230)과 같은 얇은 두께를 가질 것을 요구받지 않을 수 있다. 후자의 경우, 게이트 옥사이드(320) 하부 p타입 도핑 영역(332)에 의한 트랩 제거 효과를 최대화할 수 있다.

상기와 같은 구조의 트랜스퍼 트랜지스터의 게이트에 종래 기술과 동일한 스위칭 신호를 인가하면, 상기와 같은 본 발명의 개선 효과가 발생하지 않는다. 상기 트랜스퍼 트랜지스터의 개선 효과를 유발하는 스위칭 신호 파형의 예를 도 4에 도시하였다. 도 4에서는 이해의 편의를 위해 상기 스위칭 신호 파형과 함께 기존의 스위칭 신호 파형을 도시하였다.

기존의 트랜스퍼 트랜지스터의 게이트에 가해지는 신호(TxP_p)와 리셋 트랜지스터에 가해지는 신호(RxP)는 전원 전위(Von)와 접지 전위(Voff)를 가진다. 시간별로 보면 포토다이오드의 리셋 구간(442), 확산 노드 리셋 구간(444), 광자에 의한 전자의 축적 구간(집광구간, 448), 포토다이오드에 누적된 전자를 확산 노드로 옮기는 구간(446)으로 나눌 수 있다. 추가적으로 리드(read) 구간(449)이 존재하는데, 이 때는 여러 픽셀이 차례로 읽어지는 구간에 해당하고, 일반적으로 광자에 의한 전자의 축적 구간(448)보다 짧다.

본 발명의 사상을 구현하기 위한 스위칭 신호의 파형은 트랜스퍼 트랜지스터에 광자에 의한 전자의 축적 구간(448)동안 트랜스퍼 트랜지스터의 게이트에 접지 전위(Voff)가 아닌 음(-)의 옵셋 전위(Vos)를 가하는 것이다. 상기 도면에서는 리드 구간(449)도 같은 옵셋 전위(Vos)를 가했지만, 구현에 따라서는 접지 전위(Voff) 등 다른 전위를 가할 수도 있다. 상기 음의 옵셋 전위는 약 -0.1V와 -1.0V 사이에서 가장 트랩의 비활성화 정도가 우수한 지점으로 확정하는 것이 최적의 성능을 얻을 수 있다.

본 발명에서 사용하는 옵셋 전위는 전원 전위에 비해 작은 절대값의 음의 전위를 요구하므로, 옵셋 전위를 생성하는데 필요한 회로 구성의 부담이 크지 않게 된다.

상기와 같은 스위칭 신호 파형의 변형은 본 발명의 제1 사상에 따른 것인데, 상기 스위칭 신호 파형은 상기 제1 실시예의 트랜스퍼 트랜지스터 뿐만 아니라, 하기 제2 실시예의 트랜스퍼 트랜지스터에도 동일하게 적용할 수 있으며, 게이트 전극 아래에 p타입 영역이 존재하는 형태의 다른 트랜스퍼 트랜지스터에도 적용할 수 있다.

( 실시예 2)

본 실시예는 도 4에 도시한 트랜스퍼 트랜지스터의 제어방법에 보다 적합하도록 최적화된 적층구조를 가지는 트랜스퍼 트랜지스터에 관한 것이다. 본 실시예에서도 본 발명의 사상을 트랜스퍼 트랜지스터에 적용한 것으로 구체화하여 설명하지만, 이는 설명의 편의를 위해 가장 효과가 높은 트랜스퍼 트랜지스터를 예시하는 것에 불과하며, 이미지 센서 내 다른 트랜지스터 소자(특히, 전하전달의 기능을 가지는 리셋 트랜지스터)에도 적용이 가능하며, 이 또한 본 발명의 권리범위에 속함은 자명하다.

도 5에 도시한 트랜스퍼 트랜지스터는 포토다이오드에서 확산 노드로의 전하 전송 채널 상부에 위치하는 메인 게이트 옥사이드(520); 상기 메인 게이트 옥사이드(520) 상부에 위치하는 메인 게이트 전극(510); 상기 메인 게이트 옥사이드(520)에 연속되며 상기 포토다이오드의 일부 영역과 오버랩되도록 위치하는 서브 게이트 옥사이드(522); 및 상기 메인 게이트 전극(510)에 연속되어 상기 서브 게이트 옥사이드(522) 상부에 위치하는 서브 게이트 전극(512)을 포함한다.

상기 도 3의 제1 실시예와 같이 트랜스퍼 트랜지스터는 게이트(510)과 게이트 산화막(520), 그리고 p형 기판(560)으로 이루어져 있으며, 포토다이오드 영역은 포토다이오드 도핑 영역(550)과 표피(surface) p타입 도핑 영역(530)으로 이루어져 있고, 확산 노드는 n+로 확산 노드(540)으로 이루어져 있다. 또한 표피 p타입 도핑 영역(530)과 인접하여 트랜스퍼 트랜지스터에 접한 p타입 도핑 영역(532)이 형성되어 있다. 본 실시예는 트랜스퍼 트랜지스터에 접한 p타입 도핑 영역(532)에 홀 축적을 잘 되게 하고, 더불어 메인 게이트 전극(510)에 가해야되는 옵셋 전위를 0V와 가까운 값을 가지게 하기 위해서 얇은 산화막으로 된 서브 게이트 옥사이드(522)를 구비할 수 있다. 상기 얇은 산화막으로 된 서브 게이트 옥사이드(522)는 빛에 대한 투과성이 높아 덮고있는 하부의 포토다이오드 영역에 빛을 효율적으로 전달할 수 있다.

또한 트랜스퍼 트랜지스터 게이트 전극(510)과 인접 또는 연결된 별도의 서브 게이트 전극(512)을 상기 게이트 전극(510)과 같은 물질로 구현할 수도 있으나, 전도성이 있는 다른 물질, 예를 들면 ITO와 같은 투명 전극으로 구비하여 상대적으로 별도의 게이트(512)아래의 포토다이오드 도핑 영역(550)에서도 광자를 흡수하도록 하여 빛에 대한 감도를 높이는 것이 바람직하다.

본 실시예의 트랜스퍼 트랜지스터의 제조에 있어서, 도시한 바와 같이 2개의 표피 p타입 도핑 영역(530, 532)을 별도로 제조하여 게이트 옥사이드 하부 p타입 도핑 영역(532)에 의한 트랩 제거 효과를 최대화하도록 구현할 수도 있지만, 2개의 표피 p타입 도핑 영역(530, 532)은 일체형으로 하여 종래 기술과 거의 동일한 방식으로 제조하는 것이 제조 효율면에서 바람직하다. 상기 서브 게이트 옥사이드(522) 및 서브 게이트 전극(512)은 적절한 리소그래피 공정 및 후속하는 적당한 적층 공정에 의해 제조될 수 있다.

본 실시예의 트랜스퍼 트랜지스터를 사용하는 4 트랜지스터 CMOS 이미지 센서를 구현하면, 도 4에 도시한 상기 제1 실시예의 경우와 동일한 파형의 스위칭 신호가 게이트로 가해지며, 상기 이미지 센서의 동작도 상기 제1 실시예의 경우와 동일하므로, 이에 대한 상세한 설명은 생략한다.

( 실시예 3)

본 실시예는 본 발명의 제3 사상을 적용하여 암전류를 억제하려는 목적에 최적화된 구조를 가지는 이미지 센서에 관한 것이다. 이와 같은 최적화 변형은 이미지 센서의 전부 혹은 선택적으로 일부가 실시될 수 있다.

도 6에 도시한 이미지 센서는 확산 노드 영역(620); 포토다이오드 영역(610); 상기 확산 노드와 포토다이오드간에 전하 전송 채널을 형성하기 위한 트랜스퍼 트랜지스터; 및 상기 트랜스퍼 트랜지스터의 게이트 전극(630)과 전기적으로 연결되며, 상기 포토다이오드 영역 중 암전류가 발생하는 일부 영역과 절연된 상태로 오버랩되는 암전류 제거 전극(640)을 포함한다.

상기 암전류 제거 전극(640)은 ITO와 같은 투명 전극으로 구비하여 암전류 제거 전극(640) 아래의 포토다이오드 영역(610)에서의 광자 흡수 효율을 높이는 것이 보다 바람직하며, 오버랩된 상기 포토다이오드 영역(610)과의 전기적 절연 상태를 확보하기 위해 그 아래면에 옥사이드층을 형성하는 것이 바람직하다.

확산 노드(620)와 포토다이오드 영역(610) 사이에 트랜스퍼 트랜지스터가 형성된다. 상기 트랜스퍼 트랜지스터의 게이트 전극(630)과 연결되는 부가적인 전극(640)를 형성하여 웰 커패시티를 증가시키커나, 암 전류를 감소시키고자 하는 부위에 연결할 수 있다. 여기에서는 포토다이오드 경계부를 덮는 형태로 암전류 제거 전극(640)을 구현하고, 연결 라인(650)으로 게이트 전극(630)과 연결되도록 형성하였다. 이 밖에도 암전류가 발생할 수 있는 주변 구역에 이와 같은 제거 전극을 형 성할 수 있다. 특히, 도 5의 이미지 센서에 적용하는 경우에는 부가 게이트 전극(522)을 도 6의 암전류 제거 전극(640)으로 구현할 수 있다.

특히, 이미지 센서의 STI(shallow trench isolation)와 같은 구역 위에 형성하여 암전류를 효과적으로 줄일 수 있다. 이와 같이 형성된 이미지 센서의 경우 암전류 제거 전극(640)에 의해 암전류 발생을 효과적으로 방지할 수 있어 트랜치 아래에 높은 도핑을 허용한다. 트랜치 아래에 높은 도핑은 아이솔레이션을 돕는 특징이 있고 CMOS 이미지 센서의 경우 전자의 저장 용량(웰 커패시티)은 더 높아진다. 추가적으로 실리콘을 포함한 충진재를 이용함으로서 그렇지 않을 때보다 2000~2500Å보다도 더 깊게 트랜치를 형성할 수 있어 높은 크로스토크 아이솔레이션을 개선하는 효과도 기대할 수 있다.

상기 암전류 제거 전극(640) 및 그 아래면의 옥사이드층은 적절한 리소그래피 공정 및 후속하는 적당한 적층 공정에 의해 제조될 수 있다. 또한, 본 실시예의 트랜스퍼 트랜지스터를 사용하는 4 트랜지스터 CMOS 이미지 센서를 구현하면, 도 4에 도시한 상기 제1 실시예의 경우와 동일한 전압 파형의 스위칭 신호(TxP_i)가 게이트로 가해지며, 상기 이미지 센서의 동작도 상기 제1 실시예의 경우와 동일하므로, 이에 대한 상세한 설명은 생략한다.

상기 제1 실시예 또는 제2 실시예의 이미지 센서의 개선점과 상기 제3 실시예의 개선점은 서로 양립할 수 있는 관계이므로, 상기 제1 실시예의 특징과 제3 실시예의 특징을 가지는 이미지 센서 또는 상기 제2 실시예의 특징과 제3 실시예의 특징을 가지는 이미지 센서가 제작가능함은 상기 내용으로부터 용이하게 도출되는 사항이며, 그 자세한 설명은 생략하겠다.

다만, 본 실시예의 트랜스퍼 트랜지스터를 상기 제1 또는 제2 실시예에 따른 트랜스퍼 트랜지스터로 구현하고, 상기 트랜스퍼 트랜지스터의 게이트 전극에 도 4의 TxP_p와 같은 스위칭 신호를 인가하는 경우의, 449, 448 구간에서의 음의 옵셋 전위의 인가는, 상기 제1/제2 실시예에 따른 트랩의 비활성화 효과를 얻을 수 있을 뿐만 아니라, 본 실시예의 암전류 제거 전극(640)의 암전류 제거 효과를 더욱 증진시키는 장점이 있음을 밝혀둔다.

도 7은 도 4에 도시한 센싱 제어 방법을 수행하기 위한 감광 픽셀 및 관련 제어 블록을 포함하는 이미지 센서의 구조를 도시하는 바, 도시한 구성들 중 본 실시예의 특징을 구현하는 센싱 제어부는 펄스 형성 블록(2000)이다.

상기 펄스 형성 블록(2000)은 종래의 이미지 센서에 인가되는 RX, TX 신호를 입력받아, 도 4에 도시한 바와 같은 TxP_i, RxP 신호를 생성함으로써, 상기 트랜스퍼 트랜지스터의 게이트에 가해지는 턴오프 전압에 음의 옵셋을 부여하게 된다.

이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

도 1은 일반적인 4 트랜지스터 이미지 센서의 구조를 도시한 회로도.

도 2는 종래기술에 의한 이미지 센서의 트랜스퍼 트랜지스터 부근의 적층 구조를 나타낸 단면도.

도 3은 본 발명의 일실시예에 의한 이미지 센서의 트랜스퍼 트랜지스터 부근의 적층 구조를 나타낸 단면도.

도 4는 본 발명에 따른 트랜스퍼 트랜지스터 게이트에 인가되는 스위칭 신호의 일실시예를 도시한 파형도.

도 5는 본 발명의 다른 일실시예에 의한 이미지 센서의 트랜스퍼 트랜지스터 부근의 적층 구조를 나타낸 단면도.

도 6은 본 발명의 또 다른 일실시예에 의한 이미지 센서의 레이아웃 구조를 나타낸 평면도.

도 7은 본 발명의 일실시예에 따른 CMOS 이미지 센서의 구조를 도시한 회로 블록도.

* 도면의 주요 부분에 대한 부호의 설명

PD : 포토 다이오드 Tx : 트랜스퍼 트랜지스터

131 : 플로팅 확산 노드 Rx : 리셋 트랜지스터

Dx : 드라이빙 트랜지스터 Sx : 스위치 트랜지스터

Claims (8)

1. 포토 다이오드 및 상기 포토 다이오드의 광전하를 운송하기 위한 트랜스퍼 트랜지스터를 포함하는 감광 픽셀; 및

   상기 트랜스퍼 트랜지스터의 턴오프 구간의 일부 또는 전부의 구간 동안, 상기 트랜스퍼 트랜지스터의 게이트에 음(-)의 옵셋 전위를 가하는 센싱 제어부를 포함하고,

   상기 트랜스퍼 트랜지스터의 게이트 전극의 일부 영역이 상기 포토 다이오드를 구성하는 p타입 레이어의 일부 영역과 오버랩되는 것을 특징으로 하는 이미지 센서.
2. 삭제
3. 제2항에 있어서,

   상기 포토다이오드의 p타입 레이어 중 상기 게이트 전극과 오버랩되는 영역은, 상기 포토다이오드의 p타입 레이어 중 오버랩되지 않는 영역을 형성하는 도펀트 물질의 확산 작용에 의해 형성되는 것을 특징으로 하는 이미지 센서.
4. 제1항에 있어서,

   상기 트랜스퍼 트랜지스터의 게이트 전극의 일부 영역의 하부에, 상기 포토 다이오드를 구성하는 p타입 레이어와 연결되는 p타입 도핑부가 위치하는 것을 특징으로 하는 이미지 센서.
5. 제4항에 있어서,

   상기 포토다이오드의 p타입 도핑부는,

   상기 포토다이오드를 구성하는 p타입 레이어를 형성하는 도펀트 물질의 확산 작용에 의해 형성되는 것을 특징으로 하는 이미지 센서.
6. 제1항에 있어서, 상기 센싱 제어부는,

   상기 감광 픽셀의 집광 구간 동안 상기 상기 트랜스퍼 트랜지스터의 게이트에 음(-)의 옵셋 전위를 가하는 것을 특징으로 하는 이미지 센서.
7. 제1항에 있어서, 상기 음의 옵셋 전위는,

   -0.1V와 -1.0V 사이의 레벨을 가지는 것을 특징으로 하는 이미지 센서.
8. 제1항에 있어서,

   상기 트랜스퍼 트랜지스터는 상기 광전하를 상기 포토 다이오드에서 확산 노드로 운송하며,

   상기 감광 픽셀은,

   상기 확산 노드의 전하를 제거하기 위한 리셋 트랜지스터,

   소스팔로워로서 기능하는 드라이브 트랜지스터, 및

   다수개의 감광 픽셀들 중 하나를 선택하기 위한 스위치 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센서.

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