KR20120060912A - 반도체 소자 및 고체 촬상 장치 - Google Patents

반도체 소자 및 고체 촬상 장치 Download PDF

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Abstract

전하의 전송 효율이 좋고, 화소의 구조가 간단하며 고해상도화 및 고속 동작이 가능한 고체 촬상 장치를 제공한다.
p형의 반도체 영역(21), 반도체 영역(21)과 포토 다이오드를 이루는 n형의 매립 영역(23), 매립 영역(23)으로부터 포토 다이오드가 생성한 전하를 배출하는, 매립 영역(23)보다 고불순물 밀도의 n형의 배출 영역(27), 전하를 배출하지 않는 때, 전하를 매립 영역(23)으로부터 전송받아 축적하는, 매립 영역(23)보다 고불순물 밀도의 n형의 판독 영역(28), 매립 영역(23)으로부터 판독 영역(28)에 도달하는 퍼텐셜 프로파일의 전위 구배 및 매립 영역(23)으로부터 배출 영역(27)으로 도달하는 퍼텐셜 프로파일의 전위 구배를 변화시켜 전하의 전송 및 배출을 제어하는 전위 구배 변경 수단(31, 32)을 구비한다.

Description

반도체 소자 및 고체 촬상 장치{SEMICONDUCTOR ELEMENT AND SOLID-STATE IMAGING DEVICE}
본 발명은 광이 생성한 전자의 검출을 시간 영역에서 변조하는 기능을 가진 반도체 소자 및 이 반도체 소자를 1차원 또는 2차원 배열한 고체 촬상 장치에 관한 것이다.
1994년에 발표된 "강도 변조된 조사범위의 검출 및 복조를 위한 장치(특허 문헌 1 참조)" 등에서의 화소 내에 광으로 인해 발생한 전자의 검출을 시간 영역에서 변조하는 기능을 가진 센서 요소는, "록인 픽셀(lock in pixel)"이라고도 불린다. 이와 같은 록인 픽셀로 이루어지는 센서 요소를 최근의 CMOS 이미지 센서에 사용되고 있는 매립 포토 다이오드 구조에 적용하여 록인 이미지 센서를 실현할 수 있다면, 양산성이 뛰어나기 때문에 염가이면서 고성능인 센서를 얻을 수 있을 것으로 기대된다.
예를 들어, CMOS 제조 기술을 사용하여 공통의 IC상에 형성된 픽셀 광 검지 디텍터 및 전용 전자 회로 및 대응 처리 회로의 2차원 어레이를 포함한 3차원 화상화 시스템이 제안되어 있다(특허 문헌 2 참조). 특허 문헌 1의 일 실시예에서는, 각 디텍터가, 시스템에 의하여 방사되고 물체의 점으로부터 반사되며 또한 포커스된 픽셀 디텍터에 의하여 검출된 펄스에 대한 비행 시간(TOF)에 비례하는 클록 펄스 수를 적산하는 대응 고속 카운터를 가지고 있다. TOF 데이터는, 특정 픽셀로부터, 방사된 광 펄스를 반사하는 물체상의 점까지의 거리에 대한 직접적인 디지털 척도를 부여한다. 특허 문헌 2의 제2 실시예에서는, 카운터 및 고속 클록 회로는 설치되지 않고, 그 대신 전하 축적기 및 전자 셔터(S1)가 각 픽셀 디텍터에 설치된다. 각 픽셀 디텍터는 전하를 축적하고, 그 총량이 왕복 TOF의 직접적인 척도를 부여한다.
그러나, 종래의 록인 픽셀을 사용한 이미지 센서는 모두 MOS 트랜지스터의 게이트 구조를 통하여 전하를 1개 이상의 축적 영역에 전송하는 동작을 변조된 광과 동기하여 검출하는 것이다. 그러므로, 종래의 록인 픽셀을 사용한 이미지 센서는 구조가 복잡하며, 또 MOS 트랜지스터의 게이트 구조를 통한 전송의 경우 실리콘(Si)과 실리콘 산화막(SiO2) 계면의 트랩에 전자가 포획되어 전송 지연이 생기는 문제도 발생한다.
그러므로, 본 발명자는 고체 촬상 장치의 각각의 화소로서 기능하는 반도체 소자가, 광이 입사하는 n형의 수광용 표면 매립 영역, 평면 패턴 상에서 수광용 표면 매립 영역과 일부 중복되는 위치에 매립되고 수광용 표면 매립 영역보다 퍼텐셜 우물(전자 우물)의 깊이가 깊고 수광용 표면 매립 영역이 생성한 전하를 축적하는 n형의 전하 축적 영역, 전하 축적 영역이 축적한 전하를 받아들이는 n형의 전하 판독 영역, 및 수광용 표면 매립 영역이 생성한 전자를 배출하도록 평면 패턴 상에서 수광용 표면 매립 영역의 양측에 각각 배치된 n형의 제1 및 제2 배출 드레인 영역을 구비하는 구조를 제안하였다(특허 문헌 3 참조). 여기서, 수광용 표면 매립 영역과 제1 및 제2 배출 드레인 영역은 p형의 반도체 영역의 표면의 일부에 매립되어 있다. 수광용 표면 매립 영역 상에는, p+형 피닝층이 배치되고, p+형 피닝층 상에, p+형 피닝층과 제1 배출 드레인 영역 사이의 반도체 영역 상에, 그리고 p+형 피닝층과 제2 배출 드레인 영역의 사이의 반도체 영역 상에는 게이트 절연막이 형성되어 있다. 그리고, 게이트 절연막 상에는, 수광용 표면 매립 영역이 생성한 전자를 제1 및 제2 배출 드레인 영역으로 각각 배출하기 위해, 평면 패턴 상에, 수광용 표면 매립 영역의 양측에 수광용 표면 매립 영역을 끼우도록 하여 제1 및 제2 배출 게이트 전극이 배치되어 있다.
특허 문헌 3에서 제안한 구조에서는, 전하 축적 영역과 전하 판독 영역 사이에, 전하 축적 영역으로부터 전하 판독 영역에 전하를 전송하는 판독 게이트 전극이 배치되어, 판독 게이트 전극이 게이트 절연막을 통하여 전하 축적 영역과 전하 판독 영역 사이에 형성되는 전송 채널의 전위를 제어하고, 전하 축적 영역으로부터 전하 판독 영역에 전하를 전송한다. 게이트 절연막 및 게이트 절연막 상의 제1 및 제2 배출 게이트 전극으로, 수광용 표면 매립 영역과 제1 배출 드레인 영역 사이의 반도체 영역의 상부 및 수광용 표면 매립 영역과 제2 배출 드레인 영역의 사이의 반도체 영역의 상부에 형성되는 채널의 전위를 각각 제어하여, 수광용 표면 매립 영역으로부터 제1 및 제2 배출 드레인 영역으로 각각 전하를 배출한다.
특허 문헌 3에서 제안한 구조에 의하면, 수광용 표면 매립 영역과 전하 축적 영역 사이에 게이트 구조를 형성하지 않아도, 제1 및 제2 배출 게이트 전극에 인가하는 전압에 의하여 퍼텐셜 형상을 변화시킴으로써, 수광용 표면 매립 영역으로부터 전하 축적 영역에의 전하의 전송을 제어할 수 있다.
특허 문헌
특허 문헌 1: 일본 특허출원 특개평 10-508736호
특허 문헌 2: 일본 특허출원 2003-510561호
특허 문헌 3: 국제 공개 WO2010/074252호
특허 문헌 3에서 제안한 반도체 소자는, 전하 전송 경로의 퍼텐셜 분포(퍼텐셜 형상)를 정전 유도 효과에 의하여 제어하여 제1 및 제2 배출 게이트 전극에 의한 전자의 전송 방향의 변조를 실현하고 있지만, 수광용 표면 매립 영역의 양측에 배출 게이트 전극이 존재하면 구조가 복잡하게 될 뿐 아니라, 전하 전송 경로의 중심 부근에서 퍼텐셜 경사가 0이 되어 전하의 일부가 남을 가능성이 있으므로, 효율적으로 전하를 전송할 수 없다는 문제가 있었다.
본 발명은, 이러한 문제점을 감안하여, 전하의 통로의 중심 부근에서 퍼텐셜 경사가 0이 되는 문제를 해소하여 전하 전송 경로의 전체 폭에서 퍼텐셜 경사를 생기게 함으로써, 전하의 전송 효율이 좋고 화소의 구조가 간단하며 고해상도화 및 고속 동작이 가능한 고체 촬상 장치 및 이 고체 촬상 장치의 센서 요소(화소)로서 사용하는 것이 가능한 반도체 소자를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 태양은, (a) 제1 도전형 반도체 영역, (b) 반도체 영역의 상부의 일부에 매립되고, 반도체 영역과 포토 다이오드를 이루는 제2 도전형의 매립 영역, (c) 매립 영역으로부터 이격되어 반도체 영역의 일부에 설치되고, 특정 타이밍에서 매립 영역으로부터 포토 다이오드가 생성한 전하를 배출하는, 매립 영역보다 고불순물 밀도를 가진 제2 도전형의 배출 영역, (d) 반도체 영역의 일부에 설치되고, 전하를 배출하지 않는 때, 전하를 매립 영역으로부터 전송받아 판독될 때까지 축적하는, 매립 영역보다 고불순물 밀도를 가진 제2 도전형의 판독 영역, (e) 매립 영역과 배출 영역 사이의 반도체 영역으로 이루어지는 채널의 상부에 설치되고, 채널의 전위를 제어하여, 매립 영역으로부터 판독 영역에 도달하는 퍼텐셜 프로파일 중 적어도 일부의 전위 구배 및 매립 영역으로부터 배출 영역에 도달하는 퍼텐셜 프로파일의 전위 구배를 변화시켜, 전하의 전송 중 적어도 일부 및 전하의 배출을 제어하는 전위 구배 변경 수단을 구비하는 반도체 소자인 것을 요지로 한다.
본 발명의 제2 태양은, 제1 태양에 있어서 상술한 반도체 소자를 화소로서 복수개 배열한 고체 촬상 장치인 것을 요지로 한다.
본 발명에 의하면, 전하의 통로의 중심 부근에서 퍼텐셜 경사가 0이 되는 문제도 없고, 전하 전송 경로의 전체 폭에서 퍼텐셜 경사를 생기게 할 수 있으므로, 전하의 전송 효율이 좋고 화소의 구조가 간단하며 고해상도화 및 고속 동작이 가능한 고체 촬상 장치 및 이 고체 촬상 장치의 센서 요소(화소)로서 사용하는 것이 가능한 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 고체 촬상 장치(2차원 이미지 센서)의 반도체칩 위의 레이아웃을 설명하는 모식적인 평면도이다.
도 2는 제1 실시 형태에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 개략적인 평면도이다.
도 3a는 도 2의 A-A 방향에서 본 모식적인 단면도이다.
도 3b는 전하의 축적 영역에의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 3c는 전하의 배출 영역에의 배출 상태를 설명하는 퍼텐셜 도면이다.
도 4는 제1 실시 형태에 따른 반도체 소자의 제조 방법을 설명하는 모식적인 단면도이다.
도 5는 제1 실시 형태에 따른 고체 촬상 장치의 판독 방법을 배출 게이트 전극에 인가하는 제어 신호 TXD의 반복 주기를 기초로 하여 설명하는 타이밍 차트이다.
도 6은 제1 실시 형태에 따른 고체 촬상 장치의 판독 방법을 1 프레임에 대하여 설명하는 타이밍 차트이다.
도 7은 제1 실시 형태에 관한 고체 촬상 장치를 사용하여 형광의 수명을 측정하는 경우의 타이밍도이다.
도 8은 본 발명의 제2 실시 형태에 관한 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 개략적인 평면도이다.
도 9a는 도 8의 B-B 방향에서 본 모식적인 단면도이다.
도 9b는 전하의 판독 영역에의 전송 상태를 설명하는 퍼텐셜 도면이다.
도 9c는 전하의 배출 영역에의 배출 상태를 설명하는 퍼텐셜 도면이다.
도 10은 광원으로서 LED 조명을 배경 광에 대하여 상대적으로 증강시키는 경우의 타이밍도이다.
도 11은 본 발명의 제3 실시 형태에 따른 고체 촬상 장치의 화소의 일부가 되는 반도체 소자의 구성을 설명하는 개략적인 평면도이다.
이하 도면을 참조하여 본 발명의 제1 ~ 제3 실시 형태를 설명한다. 이하 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여하였다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실과는 상이하다는 것에 유의하여야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계 또는 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한, 이하의 제1 ~ 제3 실시형태는 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로, 염색한 생체 세포로부터의 형광이나 형광 수명을 측정하는 바이오 이미징용 고체 촬상 장치, 또는 각종 계측을 행하는 시간 상관 이미지 센서 등의 각종 고체 촬상 장치에 적용할 수 있다. 또한, 본 발명의 기술적 사상은 구성 부품의 재질, 형상, 구조, 배치 등을 후술하는 것에 특정하는 것이 아니고, 본 발명의 기술적 사상은 특허 청구의 범위에 기재된 기술적 범위 내에서 각종 변경이 가해질 수 있다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 따른 고체 촬상 장치(2차원 이미지 센서)는, 도 1에 나타난 바와 같이 화소 어레이부(1)와 주변 회로부(2, 3, 4, 5, 6)를 동일한 반도체칩 상에 집적화하고 있다. 화소 어레이부(1)에는 2차원 매트릭스형으로 다수의 화소 Xij(i=1~m; j=1~n: m, n은 각각 정수)가 배열되어, 예를 들어 사각형 형태의 촬상 영역을 구성하고 있다. 화소 어레이부(1)의 하변부에는, 화소행 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 방향을 따라 수평 주사 회로(2)가 설치되고, 화소 어레이부의 좌변부에는 화소열 X11 ,......, Xi1, ......, X(n-2)1, X(n-1)1, Xn1, ; X12,......, Xi2, ......, X(n-2)2, X(n-1)2, Xn2 ; X13, ......, Xi3, ......, X(n-2)3, X(n-1)3, Xn3 ; X1j, ......, Xij, ......, X(n-2)j, X(n-1)j, Xnj ; X1m, ......, Xim, ......, X(n-2)m, X(n-1)m, Xnm 방향을 따라 수직 주사 회로(3)가 설치되어 있다. 수직 주사 회로(3) 및 수평 주사 회로(2)에는, 타이밍 발생 회로(4)가 연결되어 있다.
타이밍 발생 회로 및 수평 주사 회로(2) 및 수직 주사 회로(3)에 의하여 화소 어레이부 내의 단위 화소 Xij가 차례로 주사되어, 화소 신호의 판독이나 전자 셔터 동작이 실행된다. 즉, 제1 실시 형태에 따른 고체 촬상 장치에서는, 화소 어레이부를 각 화소행 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 단위로 수직 방향으로 주사하는 것에 의하여, 각 화소행 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 의 화소 신호를 각 화소열 X11 ,......, Xi1, ......, X(n-2)1, X(n-1)1, Xn1, ; X12,......, Xi2, ......, X(n-2)2, X(n-1)2, Xn2 ; X13, ......, Xi3, ......, X(n-2)3, X(n-1)3, Xn3 ; X1j, ......, Xij, ......, X(n-2)j, X(n-1)j, Xnj ; X1m, ......, Xim, ......, X(n-2)m, X(n-1)m, Xnm 마다 설치된 수직 신호선에 의하여 화소 신호를 판독하는 구성으로 되어 있다.
제1 실시 형태에 따른 고체 촬상 장치의 각각의 화소 X11~X1m ; ......; Xi1~Xim ; ...... ; X(n-2)1~X(n-2)m ; X(n-1)1~X(n-1)m ; Xn1~Xnm 으로서 기능하는 반도체 소자의 평면 구조의 일례를 도 2에 나타내고, 도 2의 평면도에서의 반도체 소자의 A-A 방향에서 본 대응하는 단면도를 도 3a에 나타내었다. 도 3a에 나타난 바와 같이, 화소 Xij의 일부가 되는 반도체 소자는, 제1 도전형(p형)의 반도체 영역(21), 반도체 영역(21)의 상부에 매립되고 광이 입사되는 제2 도전형(n형)의 매립 영역(수광 캐소드 영역)(23), 반도체 영역(21)의 상부의 일부에 매립 영역(수광 캐소드 영역)(23)과 일부가 중첩되고 또한 매립 영역(23)과 인접(연속)하여 매립되며 매립 영역(23)보다 퍼텐셜 골(전자 우물)의 깊이가 깊어서(도 3b 및 도 3c 참조) 매립 영역(23)이 생성한 전하를 축적하는 제2 도전형(n+형)의 축적 영역(24), 축적 영역(24)의 하방에 위치하고 반도체 영역(21)보다 고불순물 밀도를 가진 제1 도전형(p+형)의 블록층(25), 반도체 영역(21)의 상부의 일부에 축적 영역(24)으로부터 우방으로 이격되어 매립되고 축적 영역(24)이 축적된 전하를 받아들이는 제2 도전형(n+형)의 판독 영역(28), 및 반도체 영역(21)의 상부의 일부에 매립 영역(23)으로부터 좌방에 이격되어 매립되고 매립 영역(23)이 생성한 전자를 배출하는 제2 도전형(n+형)의 배출 영역(27)을 구비한다. 매립 영역(23) 위로부터 축적 영역(24) 위에 걸쳐 제1 도전형(p+형)의 피닝층(26)이 배치되어 있다. 피닝층(26)은, 다크(dark) 시(時)의 표면에서의 캐리어의 생성 또는 신호 캐리어의 포획을 억제하는 층으로, 다크 전류 또는 신호 캐리어의 포획을 삭감하기 위해 바람직한 층으로서 사용하고 있다.
도 2에 파선으로 나타난 바와 같이, 피닝층(26), 피닝층(26)의 하방의 매립 영역(23), 판독 영역(28)과 배출 영역(27)을 에워싸도록 반도체 영역(21)보다 고불순물 밀도를 가진 제1 도전형의 웰 영역(p웰)(22)이 형성되어 있다. 도 3a에는, "제1 도전형의 반도체 영역"으로 제1 도전형의 반도체 영역(21)을 사용하는 경우를 예시하고 있지만, 반도체 영역(21)대신 제1 도전형(p형)의 반도체 기판 상에 반도체 기판보다 저불순물 밀도인 제1 도전형(p형)의 실리콘 에피택셜(epitaxial) 성장층을 형성하여 에피택셜 성장층을 제1 도전형의 반도체 영역으로서 채용해도 되고, 제2 도전형(n형)의 반도체 기판 상에 제1 도전형(p형)의 실리콘 에피택셜 성장층을 형성하여 에피택셜 성장층을 제1 도전형의 반도체 영역으로서 채용해도 된다. 제2 도전형(n형)의 반도체 기판 상에 pn접합을 형성하도록 제1 도전형(p형)의 에피택셜 성장층을 형성하면, 긴 파장의 경우 광이 제2 도전형의 반도체 기판의 깊은 곳까지 침입하지만, 제2 도전형의 반도체 기판에서 발생한 광에 의한 캐리어는 pn접합의 빌트인 퍼텐셜에 의한 전위 장벽이기 때문에 제1 도전형의 에피택셜 성장층까지 들어올 수 없으므로, 제2 도전형의 반도체 기판의 깊은 곳에서 발생한 캐리어를 적극적으로 버릴 수 있다. 이에 따라, 깊은 위치에서 발생한 캐리어가 확산하여 돌아와 인접한 화소로 새는 것을 방지하는 것이 가능하게 된다. 특히, RGB의 컬러 필터가 탑재된 단판 컬러 이미지 센서의 경우 색의 혼합을 일으키지 않게 할 수 있는 효과를 얻을 수 있다.
매립 영역(23)과 매립 영역(23)의 바로 아래의 반도체 영역(애노드 영역)(21)으로 제1 매립 포토 다이오드(이하, "포토 다이오드"라 함)(D1)를 구성하고 있다. 축적 영역(캐소드 영역)(24)과 축적 영역(24)의 바로 아래의 반도체 영역(21)으로 제2 매립 포토 다이오드(이하, "전하 축적 다이오드"라 함)(D2)를 구성하고 있다.
피닝층(26) 상의 반도체 영역(21) 위 및 매립 영역(23)과 판독 영역(28) 사이의 반도체 영역(21) 위에는 게이트 절연막(33)이 형성되어 있다. 게이트 절연막(33)으로는 실리콘 산화막(SiO2막)이 매우 적합하지만, 실리콘 산화막 이외의 각종 절연막을 사용한 절연 게이트형 트랜지스터(MIS 트랜지스터)의 절연 게이트 구조를 이루어도 된다. 예를 들어, 실리콘 산화막/실리콘 질화막(Si3N4막)/실리콘 산화막의 3층 적층막으로 이루어지는 ONO막이어도 된다. 또한, 스트론튬(Sr), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 탄탈(Ta), 비스머스(Bi) 중 어느 하나의 원소를 적어도 포함하는 산화물 또는 이들 원소를 포함하는 실리콘 질화물 등이 게이트 절연막(33)으로 사용 가능하다.
게이트 절연막(33)의 상부에는, 축적 영역(24)과 판독 영역(28) 사이에 형성되는 전송 채널의 전위를 제어하여 축적 영역(24)으로부터 판독 영역(28)으로 전하를 전송하는 판독 게이트 전극(32)과, 매립 영역(23)과 배출 영역(27) 사이에 형성되는 배출 채널의 전위를 제어하여 매립 영역(23)으로부터 매립 영역(23)이 생성한 전자를 배출 영역(27)으로 전하를 전송하는 배출 게이트 전극(31)이 매립 영역(23)의 한쪽에만 배치되어 있다. 게이트 절연막(33)과 게이트 절연막(33) 상의 배출 게이트 전극(31)으로, 매립 영역(23)과 배출 영역(27) 사이의 반도체 영역(21)의 상부에 형성되는 채널의 전위를 제어하고, 퍼텐셜 프로파일(전위 구배)을 변경하여, 매립 영역(23)으로부터 배출 영역(27)으로의 전하의 배출/비배출 및 축적 영역(24)으로의 신호 전하의 전송/비전송을 제어하는, 전위 구배 변경 수단(31, 33)을 구성하고 있다. 또한, 게이트 절연막(33)과 게이트 절연막(33) 상의 판독 게이트 전극(32)으로, 축적 영역(24)과 판독 영역(28) 사이의 반도체 영역(21)의 상부에 형성되는 채널의 전위를 제어하여, 축적 영역(24)으로부터 판독 영역(28)으로 전하를 전송하는 전하 전송 제어 수단(32, 33)을 구성하고 있다.
도 3b 및 도 3c는, 도 3a의 단면도에서, 매립 영역(23), 축적 영역(24), 판독 영역(28)을 수평면으로 자른 단면의 퍼텐셜 도면이며, 전하(전자)를 검은 원으로 나타내고 있다. 도 3a에 대응하여, 도 3b 및 도 3c의 중앙의 좌측에 매립 영역(23)의 전도대 단부의 위치를 나타내는 퍼텐셜 골(제1 퍼텐셜 골)(PW1)이 나타나 있다. 또한, 제1 퍼텐셜 골(PW1)의 우측에, 축적 영역(24)의 전도대 단부의 위치를 나타내는 퍼텐셜 골(제2 퍼텐셜 골)(PW2)이 나타나 있다. 또한, 제2 퍼텐셜 골(PW2)의 우측에, 판독 영역(28)의 퍼텐셜 우물의 페르미(Fermi) 레벨 이하의 전자가 충만한 상태가 우상향 해칭(hatching)으로 나타나 있다. 판독 영역(28)의 퍼텐셜 우물의 깊이는 페르미 레벨이 되므로, 도 3b 및 도 3c에서는 우상향 해칭으로 나타난 영역의 상단의 레벨이 퍼텐셜 우물의 깊이를 정의한다. 제2 퍼텐셜 골(PW2)과 판독 영역(28)의 퍼텐셜 우물 사이의 전위 장벽은, 판독 게이트 전극(32) 바로 아래의 반도체 영역(21)의 전도대 단부의 퍼텐셜 분포에 상응한다. 한편, 제1 퍼텐셜 골(PW1)의 좌측에, 배출 영역(27)의 퍼텐셜 우물의 페르미 레벨 이하의 전자가 충만한 상태가 우상향 해칭으로 나타나 있다. 제1 퍼텐셜 골(PW1)과 배출 영역(27)의 퍼텐셜 우물 사이의 전위 장벽은, 매립 영역(23)의 한쪽에만 설치된 배출 게이트 전극(31) 바로 아래의 반도체 영역(21)의 전도대 단부의 퍼텐셜 분포에 상응한다.
도 3b 및 도 3c에 나타난 바와 같이, 매립 영역(23)과 축적 영역(24) 사이에 퍼텐셜 배리어(potential barrier)를 설치하지 않도록 하고, 매립 영역(23)이 완전 공핍화했을 때의 제1 퍼텐셜 골(PW1)의 깊이가 축적 영역(24)이 완전 공핍화했을 때의 제2 퍼텐셜 골(PW2)의 깊이보다 계단형(스텝형)으로 얕아지도록 하기 위해서는, 예를 들어 매립 영역(23)의 불순물 밀도보다 축적 영역(24)의 불순물 밀도가 계단형으로 높아지도록 각각의 불순물 밀도를 선택하면 된다. 매립 영역(23)의 불순물 밀도보다 축적 영역(24)의 불순물 밀도를 계단형으로 높게 설정하는 방법으로는 공지된 각종 방법이 채용 가능하다. 단, 도 2에 나타난 평면 패턴에서의 마스크 위치의 어긋남에 의한 퍼텐셜 배리어가 발생하지 않도록 하기 위해서는, 도 2 및 도 3a에 나타난 바와 같이 축적 영역(24)에는 깊은 제2 퍼텐셜 골(PW2)을 형성하도록 n형의 불순물이 2회 이온 주입되고(불순물 밀도 n1와 불순물 밀도 n2), 얕은 제1 퍼텐셜 골(PW1)을 형성하는 매립 영역(23)에는 1회만 이온 주입되도록(불순물 밀도 n1 뿐) 하면 된다. 즉, 도 2의 평면도에서 매립 영역(23)과 축적 영역(24)의 양쪽을 포함하는 넓은 영역에의 불순물 밀도 n1을 실현하기 위한 이온 주입 마스크와 축적 영역(24)만으로 이루어지는 좁은 영역에의 불순물 밀도 n2의 이온 주입 마스크를 준비하고, 마스크를 맞댐에 따라 선택적으로 1회만 이온 주입되는 영역과 선택적으로 2회 이온 주입되는 영역을 형성하여 계단형의 불순물 밀도 분포를 실현하면 된다.
블록층(25)은, 제1 실시 형태에 따른 고체 촬상 장치에 사용하는 파장이 긴 경우에, 반도체 영역(21)의 깊은 곳에서 발생한 전자가 표면에 확산에 의하여 돌아오는 경우 그 일부가 축적 영역(24)에 받아들여지는 것을 차단(block)할 수 있다. 그러므로, 예를 들어 근 적외광 등 사용하는 광의 파장이 긴 경우라도, 배출 게이트 전극(31)의 전위 제어에 의한 발생 전자의 축적 영역(24)으로 전송의 변조 특성에 대한 반도체 영역(21)의 깊은 곳에서 발생한 전자가 표면에 확산에 의하여 돌아오는 영향을 억제하는 것이 가능하다.
축적 영역(24) 및 블록층(25)은, 도 4에 나타난 바와 같이 반도체 영역(21)을 포토 레지스트(photo resist) 막으로 마스킹하고, 예를 들어 p형의 반도체를 형성하는 붕소 이온(11B+), n형의 반도체를 형성하는 비소 이온(75As+)을 차례로 이온 주입함으로써 형성된다. 블록층(25)을 형성하는 붕소 이온(11B+)은 깊게, 축적 영역(24)을 형성하는 비소 이온(75As+) 등은 얕게 주입한다. 이온 주입의 가속 전압이 높을수록 깊게 주입할 수 있지만, 같은 가속 전압의 경우에는 가벼운 질량의 붕소 쪽이 비소와 비교하여 깊게 주입된다. 축적 영역(24) 및 블록층(25)은 한 종류의 마스크를 사용하여 형성되므로, 포토 레지스트 막의 마스크 어긋남에 의한 퍼텐셜 배리어가 형성되는 것을 방지할 수 있어 퍼텐셜 배리어에 의한 전하의 전송 불량을 없애고, 전송을 고속화할 수 있다.
도 2에 나타난 평면도에 있어서, 매립 영역(23)은 F자형을 이루도록, 상측으로 연신한 끝의 2곳에서 굴절하여 우측으로 2개의 계단식 스트라이프로 연신하고, 2개의 계단식 스트라이프는 각각 우방을 향해 계단형으로 폭이 감소하고 있다. 도 2에 나타난 바와 같이, 매립 영역(23)의 평면 패턴의 일부를 복수개의 가는 스트라이프형으로 하여 서로 대치시킴으로써, 스트라이프형 패턴 사이의 반도체 영역(21)을 용 이하게 공핍화 시킬 수 있다. F자형을 이루는 스트라이프형 패턴에 따라 수광 면적을 확대하고, 또한 제1 퍼텐셜 골(PW1)의 바닥(공핍화 했을 때의 전위)을 실효적으로 제2 퍼텐셜 골(PW2)의 바닥보다 높게 할 수 있어 신호 전하의 완전 전송을 행할 수 있다. 도 2에서는 F자형을 이루도록 우측 상방에 2개의 계단식 스트라이프를 나타내었으나, 이는 예시에 지나지 않고 3개 이상의 스트라이프라도 상관없다. 도 2에 있어서, 배출 게이트 전극(31)은 매립 영역(23)의 좌측 변의 일부와 인접하도록 매립 영역(23)의 한쪽에만 배치되고, 배출 영역(27)은 매립 영역(23)의 좌측에 배출 게이트 전극(31)을 사이에 두고 배출 게이트 전극(31)의 일부로부터 좌측으로 돌출하도록 인접하여 설치되어 있다. 하측 부분에 매립 영역(23)과 일부가 중첩되어 축적 영역(24) 및 블록층(25)이 설치되어 있다. 축적 영역(24)과 블록층(25)은 동일한 마스크를 사용하여 형성되어 있으므로 도 2에 나타난 평면도에서 일치한다.
배출 영역(27)과 배출 게이트 전극(31)은 도시하지 않은 표면 배선에 의하여 서로 연결되어 있다. 매립 영역(23) 상에는 피닝층(26)이 형성되어 있으므로, 반도체 영역(21)의 최상층에 주목하면, 피닝층(26)과 배출 영역(27) 사이의 반도체 영역(21)의 상방에 배출 게이트 전극(31)이 설치되어 있는 것이 된다. 또한, 피닝층(26)과 판독 영역(28) 사이에는 판독 게이트 전극(32)이 설치되어 있다.
도 2 및 도 3a에 나타난 바와 같이, 전하가 매립 영역(23)으로부터 배출되는 때의 전하 유입면의 주면(主面)이 되는 배출 영역(27)의 단부가, 배출 게이트 전극(31) 바로 아래에서 평면 패턴 상의 매립 영역(23)의 단부와 평행으로 대치하고 있다. 그리고, 매립 영역(23)의 한쪽에만 설치된 배출 게이트 전극(31)이 매립 영역(23)의 일부와 중복하고 인접하도록 배치되어 있으므로, 전위 구배 변경 수단(31, 33)에 의하여 퍼텐셜 프로파일(전위 구배)을 변경할 때에는 매립 영역(23)의 배출 영역(27)에 대향하는 부분의 전체에서 배출 영역(27)을 향한 전계(電界)를 배출 게이트 전극(31) 바로 아래의 반도체 영역(21)에 발생시킬 수 있다. 따라서, 제1 실시 형태에 따른 반도체 소자는 전하의 배출 영역(27)으로의 배출 효율을 향상시키고, 또한 매립 영역(23)으로부터 축적 영역(24)으로 이르는 신호 전하의 고속 전송을 실현하는 것이 가능하며, 화소의 구조를 간단화할 수 있다.
도 2의 평면도에 나타난 바와 같이, 매립 영역(23), 축적 영역(24), 판독 영역(28) 및 배출 영역(27)을 에워싸도록 파선으로 나타난 영역의 외측에 제1 도전형의 웰 영역(p웰)(22)이 형성되어 있다. 파선 외측의 피닝층(26)을 둘러싸는 굵은 실선(30)은 소자 분리 영역과의 경계를 나타낸다. 즉, 도 2에 나타내는 굵은 실선(30)의 외측이 LOCOS법이나 STI법 등에 의하여 형성되는 소자 분리 절연막의 영역이다.
예를 들어, 배출 영역(27)에 연결된 배출 게이트 전극(31)에 제어 신호 TXD로서 높은 전압(양의 전압)을 부여하면, 도 3c에 나타난 바와 같은 매립 영역(23)으로부터 배출 영역(27) 쪽으로 향하는 공핍화 전위의 경사가 발생한다. 도 3c에 나타난 바와 같은 경사의 퍼텐셜 분포에 기인하는 전계에 의하여, 매립 영역(23)에서 발생한 대부분의 전자는 배출 영역(27)으로 배출되고, 이로써 축적 영역(24)으로는 전송되지 않게 된다.
한편, 배출 게이트 전극(31)에 제어 신호 TXD로서 낮은 전압(0V, 또는 -1V 정도의 음의 전압)을 부여하면, 도 3b에 나타난 바와 같이, 매립 영역(23)과 배출 영역(27) 사이에 전자에 대한 전위 장벽이 형성되고, 매립 영역(23)으로부터 축적 영역(24) 쪽으로 향하는 공핍화 전위의 경사가 발생한다. 따라서, 매립 영역(23)으로부터 배출 영역(27)으로는 전자는 배출이 멈추고, 도 3b에 나타난 바와 같은 퍼텐셜 분포에 기인하는 전계에 의하여, 매립 영역(23)에서 발생한 대부분의 전자(전하)가 축적 영역(24)으로 전송된다.
이상과 같이, 매립 영역(23)과 축적 영역(24) 사이에 특별한 게이트 구조를 설치하지 않고, 매립 영역(23)의 한쪽에만 설치된 배출 게이트 전극(31)의 전위 제어만으로 광에 의한 발생 전자의 축적 영역(24)으로의 축적량(또는 축적 상태)을 변조할 수 있다. 또한, 배출 게이트 전극(31)에 제어 신호 TXD로서 낮은 전압을 부여하였을 때는, 매립 영역(23)으로부터 축적 영역(24) 쪽으로 향하는 공핍화 전위의 경사가 형성되어 있으므로 매립 영역(23)으로부터 축적 영역(24)으로 모든 전하를 전송하는 완전 전송이 실현될 수 있다. 이 완전 전송에 의하여, 잔상을 방지할 수 있고 잔류 전하에 의한 랜덤 노이즈의 발생을 방지할 수 있다.
이와 같이, 제1 실시 형태에 따른 고체 촬상 장치에 의하면, 매립 영역(23)의 한쪽에만 전위 구배 변경 수단(31, 33)을 이루는 배출 게이트 전극(31)이 설치되고, 배출 게이트 전극(31)의 전위 제어만으로, 축적 영역(24)으로의 신호 전하의 전송/비전송을 제어할 수 있으므로, 특허 문헌 3에서 제안한 구조의 경우와 같은 전하의 통로의 중심 부근에서 퍼텐셜 경사가 0이 되는 문제도 없고, 전하 전송 경로의 모든 폭에서 퍼텐셜 경사를 생기게 할 수 있으므로, 화소의 구조가 간단화되어 전하의 전송 효율이 높아지고, 고해상도화 및 고속 동작이 가능하게 된다. 또한, 매립 영역(23)으로부터 축적 영역(24)으로 이르는 전하 전송 경로에 게이트 구조 또는 스위치가 없기 때문에, 게이트 전극 아래를 전자가 통과할 때의 실리콘/산화막 계면(Si-SiO2 계면)에서의 전자의 트랩이 없고, 고속 전송이 가능해지므로, 시간 분해능이 향상된다. 또한, 매립 영역(23)과 축적 영역(24)이 1개의 매립 포토 다이오드 구조로 되어 있으므로, 암(暗) 전류 노이즈, 전송 노이즈 등의 노이즈 억제에도 유리하게 된다. 또한, 축적 영역(24)의 하방에 블록층(25)를 구비하고 있으므로, 배출 게이트 전극(31)의 전위 제어에 의한 발생 전자의 축적 영역(24) 에의전송의 변조 특성에 대한 반도체 영역(21)의 깊은 위치에서 발생한 전자가 표면에 확산에 의하여 돌아오는 영향을 억제할 수 있다.
한편, 판독 게이트 전극(32)은 게이트 절연막(33)을 통하여 전송 채널의 전위를 정전적으로 제어한다. 예를 들어 판독 게이트 전극(32)에 제어 신호 TX로서 낮은 전압(0V, 또는 음의 전압)을 부여하면, 축적 영역(24)과 판독 영역(28) 사이에 전자에 대한 전위 장벽이 형성되고, 축적 영역(24)으로부터 판독 영역(28)으로 전하는 전송되지 않는다. 한편, 판독 게이트 전극(32)에 제어 신호 TX로서 높은 전압(양의 전압)을 부여하면, 축적 영역(24)과 판독 영역(28) 사이의 전위 장벽의 높이가 감소 또는 소멸하고, 축적 영역(24)으로부터 판독 영역(28)으로 전하가 전송된다.
도 3a에 나타난 바와 같이, 판독 영역(28)에는 판독용 버퍼 앰프를 구성하는 신호 판독 트랜지스터(증폭 트랜지스터)(TAij)의 게이트 전극이 연결되어 있다. 신호 판독 트랜지스터(TAij)의 드레인 전극은 전원(VDD)에 연결되고, 신호 판독 트랜지스터(TAij)의 소스 전극은 화소 선택용 스위칭 트랜지스터(TSij)의 드레인 전극에 연결되어 있다. 화소 선택용 스위칭 트랜지스터(TSij)의 소스 전극은 수직 신호선 (Bj)에 연결되고, 스위칭 트랜지스터(TSij)의 게이트 전극에는 수평 라인의 선택용 제어 신호 S(i)가 수직 주사 회로(3)로부터 부여된다. 선택용 제어 신호 S(i)를 하이(H) 레벨로 함으로써, 스위칭 트랜지스터(TSij)가 도통하고, 신호 판독 트랜지스터(TAij)로 증폭된 판독 영역(28)의 전위에 대응하는 전류가 수직 신호선(Bj)에 흐른다. 또한, 판독 영역(28)에는, 판독용 버퍼 앰프를 구성하는 리셋 트랜지스터(TRij)의 소스 전극이 연결되어 있다. 리셋 트랜지스터(TRij)의 드레인 전극은 전원(VDD)에 연결되고, 리셋 트랜지스터(TRij)의 게이트 전극에는 리셋 신호 R(i)가 부여된다. 리셋 신호 R(i)를 하이(H) 레벨로 하여, 리셋 트랜지스터(TRij)가 판독 영역(28)에 축적된 전하를 토해내고, 판독 영역(28)을 리셋한다.
반도체 영역(21)은, 불순물 밀도 5×1012cm-3 정도 이상, 5×1016cm-3 정도 이하 정도가 바람직하다. 도 3b 및 도 3c에 나타난 바와 같이, 축적 영역(24)의 다수 캐리어에 대한 퍼텐셜 골의 바닥의 전위가 매립 영역(23)이 이루는 퍼텐셜 골의 바닥의 전위보다 깊게 되도록, 축적 영역(24)의 불순물 밀도는 매립 영역(23)보다 높게 설정되어 있다. 예를 들어 매립 영역(23)의 불순물 밀도는 1×1017cm-3 정도 이상, 8×1018cm-3 정도 이하, 바람직하게는 2×1017cm-3 정도 이상, 1×1018cm-3 정도 이하, 대표적으로는, 예를 들어 8×1017cm-3 정도의 비교적 공핍화가 용이한 값이 채용 가능하며, 그 두께는 0.1~3㎛ 정도, 바람직하게는 0.1~0.3㎛ 정도로 하는 것이 가능하다. 한편, 축적 영역(24)의 불순물 밀도는, 1×1017cm-3 정도 이상, 8×1018cm-3 정도 이하, 바람직하게는 4×1017cm-3 정도 이상, 2×1018cm-3 정도 이하, 대표적으로는, 예를 들어 1.6×1018cm-3 정도의 값이 채용 가능하며, 그 두께는 0.1~3㎛ 정도, 바람직하게는 0.1~0.3㎛ 정도로 할 수 있다. 축적 영역(24)의 불순물 밀도는 매립 영역(23)의 불순물 밀도의 1.2~5배, 바람직하게는 1.5~2.5배 정도로 설정하여 두면, 축적 영역(24)의 퍼텐셜 골의 바닥의 전위가 매립 영역(23)이 이루는 퍼텐셜 골의 바닥의 전위보다 적당히 깊어진다.
게이트 절연막(33)을 열산화막으로 형성하는 경우에는, 열산화막의 두께는 150nm 정도 이상, 1000nm정도 이하, 바람직하게는 200nm 정도 이상, 400nm정도 이하로 하면 된다. 게이트 절연막(33)을 열산화막 이외의 유전체막으로 하는 경우에는, 열산화막의 비유전률 εr(1MHz에서 εr=3.8)로 환산한 등가의 두께로 하면 된다. 예를 들어 비유전률 εr=4.4인 CVD 산화막을 사용하는 것이면 상기 두께를 4.4/3.8=1.16배 한 두께를, 비유전률 εr=7인 실리콘 질화물(Si3N4) 막을 게이트 절연막(33)에 사용하는 것이면 상기 두께를 7/3.8=1.84배 한 두께를 채용하면 된다. 단, 표준적인 CMOS 기술로 형성되는 산화막(SiO2 막)을 게이트 절연막(33)에 사용하는 것이 바람직하고, CMOS 기술에서의 필드 산화막을 게이트 절연막(33)에 사용하는 것이 제조 공정의 간략화에 적합하다.
도 3a에 나타난 바와 같이, 차광막(41)의 개구부(42)는 광전하의 발생이 포토 다이오드 D1를 구성하고 있는 매립 영역(23) 바로 아래의 반도체 영역(21)에서 발생하도록 선택적으로 설치되어 있다. 도 3a에서는 게이트 절연막(33)만을 나타내고 있지만, 차광막(41)은 도시하지 않은 다층 배선 구조를 이루는 복수개의 층간 절연막 중 어느 하나의 상부에 설치된 알루미늄(Al) 등의 금속 박막으로 구성하면 된다.
<고체 촬상 장치의 동작: 거리 화상 센서>
도 2 및 도 3a에 개략적인 구성이 나타난 록인 픽셀의 응용을 이하 설명한다. 즉, 광원으로부터 펄스폭 To의 반복 펄스 신호로서 조사된 광이 대상물로 반사되어 렌즈를 통하여 도 1에 나타난 고체 촬상 장치(2차원 이미지 센서)의 각각의 화소 X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm에 입사한다. 즉, 도 3a에 나타낸 바와 같이, 각각의 화소 X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm의 차광막(41)의 개구부(42)를 통하여, 각각의 화소 X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm의 포토 다이오드 D1에 입사한다. 포토 다이오드 D1은 차광막의 개구부(42)를 통하여 입사한 펄스폭 To의 펄스 광을 광신호로서 수광하고, 이 광신호를 전하로 변환한다. 이 때, 도 5에 나타난 타이밍도와 같이, 매립 영역(23)의 한쪽에만 설치된 배출 게이트 전극(31)에, 제어 신호 TXD로서 높은 전압(양의 전압)을, 수신한 펄스폭 To의 광 펄스의 타이밍에서 부여한다.
이미 설명한 바와 같이, 배출 게이트 전극(31)에 제어 신호 TXD로서 높은 전압(양의 전압)을 부여하면, 도 3c에 나타난 바와 같은 경사의 퍼텐셜 분포에 기인하는 전계에 의하여 매립 영역(23)에서 발생한 대부분의 전자는 배출 영역(27)으로 배출된다. 한편, 배출 게이트 전극(31)에 제어 신호 TXD로서 낮은 전압(0V, 또는 -1V 정도의 마이너스 전압)을 부여하면, 도 3b에 나타난 바와 같은 퍼텐셜 분포에 의하여 매립 영역(23)에서 발생한 대부분의 전자(전하)가 축적 영역(24)으로 전송된다.
먼저, 도 5a와 같이, 펄스폭 To의 수신 광 펄스가 배출 게이트 전극(31)에 인가하는 제어 신호 TXD의 상승 에지에, 광 펄스의 지연 시간(Td)만큼 지연된 것과 같은 타이밍에서 발광시켰을 경우, 광 펄스에 의하여 매립 영역(23)에서 발생하고 축적 영역(24)에 축적되는 전하 Q1는
Q1=Ip(To-Td)+QB+QSR ... (1)
에 의하여 부여된다. 여기서 Ip는 수신 광 펄스에 의해 발생하는 광전류, QB는 배경 광에 의한 전하, QSR은 수신 광 펄스에 의해 발생한 전하 중 응답 속도가 늦은, 매립 영역(23) 중에서 오프셋 전하로서 행동하는 성분이다.
도 5b에서는, 계측 대상으로 하는 거리측정 범위에서 펄스폭 To의 수신 광 펄스에 의한 매립 영역(23)에서 발생한 전하는 모두 축적 영역(24)에 축적되도록 광 펄스의 타이밍을 설정하고 있고, 이 경우에 축적되는 전하 Q2는
Q2=IpTo+QB+QSR ... (2)
와 같이 표현된다.
도 5c에서는, 수신한 광 펄스에 의해 매립 영역(23)에서 발생한 성분은 모두 배출 영역(27)으로 배출되도록 광 펄스의 타이밍을 설정하고 있다. 이 경우에, 응답 속도가 늦은 오프셋 전하의 성분 QSR와 배경 광에 의한 성분 QB가 축적 영역(24)에 축적되도록 받아들여져,
Q3=QB+QSR ... (3)
와 같이 표현된다. 식 (3)으로부터, 식 (1), 식 (2)에 포함되는 배경 광에 의한 성분 QB와 전하의 성분 중 응답 속도가 늦은 오프셋 전하의 성분 QSR를 캔슬함으로써, 광 펄스의 지연 시간(Td)를 구할 수 있음을 알 수 있다. 즉, 광 펄스의 지연 시간(Td)는,
Td=To(Q2-Q1)/(Q2-Q3) ... (4)
에 의하여 구할 수 있으므로, 대상물까지의 거리(L)는, 광속(c)을 사용하여,
L=(c/2)Td=(c/2)To(Q2-Q1)/(Q2-Q3) ... (5)
에 의하여 구해진다.
실제로, 도 5에 나타난 배출 게이트 전극(31)에 인가하는 제어 신호 TXD의 반복 주기(TS)를 1 사이클로 하여 여러 번 반복하여 충분한 전자 수를 축적 영역(24)에 축적한 후, 각 화소의 신호를 이미지 센서의 외부에 판독한다. 그 일련의 조작을 도 5a, 5b, 5c에 대하여 차례로 행하고, 판독된 각 전하량에 비례하는 신호 전압 또는 그 신호 전압에 비례하는 디지털 값에 의해 디지털 영역에서의 연산으로, 식 (5)에 상응하는 처리를 행함으로써 거리가 구해진다.
실제 이미지 센서의 판독 타이밍의 예를 도 6에 나타내었다. 도 1에 나타난 고체 촬상 장치(2차원 이미지 센서)에서는 도 2 및 도 3a의 배출 게이트 전극(31)에 모든 화소 공통의 제어 신호 TXD를 부여하고, 같은 타이밍에서 동작시킨다. 또는, 예를 들어 행마다 타이밍이 상이한 신호를 더하여, 판독 동작과 연동시켜 부여해도 된다. 도 6과 같이, "광 조사" 기간에서 배출 게이트 전극(31)에 제어 신호 TXD를 반복 주기 TS로 여러번 반복 인가하고, 전하의 배출 영역(27)으로의 배출과 축적 영역(24)으로의 전송을 반복하여, 충분한 전자 수를 축적 영역(24)에 축적한다. 그 후, "판독" 기간에서 도 1에 나타난 화소 어레이부(1)의 각 행의 배출 게이트 전극(31)에 수직 주사 회로(3)로부터 제어 신호 TX(1), ..., TX(i), ..., TX(n-2), TX(n-1), TX(n)을 도 6에 나타난 바와 같이 차례로 인가하고 축적 영역(24)의 신호 전자를 판독한다. 신호를 이미지 센서의 외부에 판독하는 방법에 대해서는 종래의 매립 포토 다이오드를 사용한 전하 전송형의 CMOS 이미지 센서와 차이가 없으며, 상세한 설명은 생략한다. 도 6에는, 판독 기간에서 각 행마다 부여하는 TX신호의 타이밍만을 나타내고 있다.
제1 실시 형태에 따른 고체 촬상 장치에 의하면, 변조된 광신호와 동기하여 전하의 검출을 행하는 경우에 있어서, 신호 검출을 위한 전하 전송 경로가 한 종류이기 때문에, 예를 들어 포토 다이오드로부터의 복수개의 축적 영역(24)에 게이트 전극 구조를 통하여 전하를 배분하는 종래의 구조와 비교하여 화소마다 특성 불균일을 적게 한 거리 화상 센서를 실현할 수 있다. 또한, 제1 실시 형태에 따른 고체 촬상 장치에 의하면, 매립 영역(23)의 한쪽에만 전위 구배 변경 수단(31, 33)을 이루는 배출 게이트 전극(31)이 설치되고, 배출 게이트 전극(31)의 전위 제어만으로 축적 영역(24)으로의 신호 전하의 전송/비전송을 제어할 수 있으므로, 특허 문헌 3에서 제안한 구조의 경우의 같은 전하의 통로의 중심 부근에서 퍼텐셜 경사가 0이 되는 문제도 없다.
<고체 촬상 장치의 동작: 형광 강도 및 형광의 수명 측정>
이하, 본 발명의 제1 실시 형태에 따른 고체 촬영 장치의 응용 예로, 대상물의 형광의 수명을 화상화하는 방법을 설명한다. 형광 수명의 측정은 바이오 이미징에 있어서 유용하고, 그 계측이 반도체 디바이스와 간단한 광원 및 광학계에 의하여 실현될 수 있다면 형광 수명 측정의 응용범위를 확대할 수 있다.
도 7은 배출 게이트 전극(31)에 제어 신호 TXD로서 낮은 전압(0V, 또는 -1V 정도의 음의 전압)을 인가하는 기간 Tg를 짧게 하고, 그 펄스의 타이밍 Td를 1 프레임마다 변화시킴으로써 형광의 수명을 측정하는 경우의 타이밍도를 나타내고 있다. 기간 ΔT 동안 이외에는, 배출 게이트 전극(31)에 제어 신호 TXD로서 높은 전압을 부여하여, 매립 영역(23)의 전하를 배출 영역(27)으로 배출한다. 반복 펄스의 여기광을 조사했을 때, 여기광이 조사된 대상물로부터의 형광은 지연되어 응답한다.
형광은 지수함수적으로 감쇠하기 때문에, 형광의 강도를 P로 하면, 형광 P와 시간 T와의 관계는, τ를 형광의 수명, P0를 형광의 강도의 초기치로 하여, 식 (6)과 같이 나타낼 수 있다:
P=P0 exp(-t/τ) ... (6)
도 7에서, 타이밍 Td=t1 으로부터 기간 ΔT의 사이에, 제어 신호 TXD로서 낮은 전압을 배출 게이트 전극(31)에 부여하여, 형광에 의한 전하를 축적 영역(24)으로 전송했을 때 형광 전하의 전송의 지연 시간을 무시하면, 전송 전하 Q1은, 식 (7)과 같이, 시각 t1로부터 t1+ΔT의 기간의 적분으로 부여된다:
Figure pct00001
이 전송 동작을 몇번이고 반복한다. 이 때, 형광의 수명이 변화하지 않고, 같은 형광을 반복한다고 하면, N회의 반복에 의해 그 전하는 N 배가 된다.
이와 마찬가지로, 도 11에서 시각 t1과는 상이한 타이밍 Td=t2 로부터 기간 ΔT의 사이에, 제어 신호 TXD로서 낮은 전압을 배출 게이트 전극(31)에 부여하여 형광에 의한 전하를 축적 영역(24)으로 전송했을 때, 형광 전하의 전송의 지연 시간을 무시하면 전송 전하 Q2는 식(8)과 같이 시각 t2로부터 t2+ΔT의 기간의 적분으로 부여된다:
Figure pct00002
식 (7) 및 식 (8)로부터, 형광의 수명 τ는 이하의 식 (9)과 같이 나타낼 수 있다:
τ=(t2-t1)/ln(Q1/Q2) ... (9)
따라서, 형광에 의해 발생한 전하를 상이한 타이밍에서 판독함으로써, 형광의 수명 τ가 측정 가능해진다. 그리고, 이미지 센서로서의 전체적인 판독의 동작은 도 6을 사용하여 설명한 동작과 실질적으로 동일하므로, 중복된 설명을 생략한다.
제1 실시 형태에 따른 고체 촬상 장치에 의하면, 특허 문헌 3에서 제안한 구조의 경우의 같은, 전하의 통로의 중심 부근에서 퍼텐셜 경사가 0이 되는 문제도 없고, 전하 전송 경로의 전체 폭에서 퍼텐셜 경사를 생기게 할 수 있으며, 변조된 광신호와 동기하여 전하의 검출을 행하는 경우 신호 검출을 위한 전하 전송 경로가 한 종류이기 때문에, 예를 들어 포토 다이오드로부터의 복수개의 축적 영역(24)에 게이트 전극 구조를 통하여 전하를 배분하는 종래의 구조와 비교하여 화소마다 특성 불균일을 적게 하고, 형광의 수명을 화상화할 수 있다.
도 7에 나타난 타이밍도는, 형광 수명을 측정하는 경우뿐 아니라, 형광의 강도를 측정하는 데에도 사용할 수 있다. 형광의 강도 측정은, 단지 시간적으로 창(Window)을 설정하여 여기광의 성분을 버리고(배출), 형광이 발생하고 있는 때에만 전송하도록 하면 된다.
그 시간 창의 타이밍은 고정이지만, 형광을 가능한 한 모으고 싶기 때문에, 여기광의 바로 다음에 열기 시작하여 충분히 감쇠할 때까지 시간 창을 넓게, 즉 ΔT를 크게 한다.
따라서, 형광 강도 이미징의 경우에는, 시간 창 ΔT를 고정하고 여기광에 의한 전하를 충분히 배출한 후에 배출 게이트를 닫고, 형광에 의하여 발생한 전하만을 전하 축적부에 전송한다. 종래의 형광 강도 이미징에서는 여기광에 의한 성분과 형광에 의한 성분의 분리는 이들 파장이 상이한 것을 이용하고, 광의 파장에 대해 선택하는 광학 필터만이 사용되어 왔지만, 여기광과 형광의 파장 성분이 일부 서로 겹치기 때문에 여기광이 반드시 충분히 분리될 수 없는 경우가 있다. 본 발명과 같이 시간 창에 의한 선택을 병용함으로써, 보다 분리성이 높아지고 보다 미약한 형광을 검출할 수 있다.
(제2 실시 형태)
제1 실시 형태에 따른 고체 촬상 장치의 화소에서는 판독 게이트 전극(32)의 전위 제어에 의해 축적 영역(24)에 축적된 전하를 판독 영역(28)으로 전송하였으나, 도 8의 평면도에 나타난 바와 같이, 고체 촬상 장치의 화소 Xij의 일부로서의 반도체 소자를 판독 영역(28a)이 매립 영역(23a)의 내부 또한 축적 영역(24a)의 내부에 위치하도록 하고, 판독 게이트 전극을 설치하지 않고 축적 영역(24a)에 축적된 전하를 직접 판독 영역(28)으로 전송하도록 해도 된다.
도 9a의 도 8의 B-B 방향으로부터 본 계단 단면도에 나타난 바와 같이, 본 발명의 제2 실시 형태에 따른 고체 촬상 장치의 화소(반도체 소자)는, 제1 도전형(p형)의 반도체 영역(21), 반도체 영역(21)의 상부의 일부에 매립되고 반도체 영역(21)으로 포토 다이오드를 이루는 제2 도전형(n형)의 매립 영역(수광 캐소드 영역)(23a), 매립 영역(23a)으로부터 이격되어 반도체 영역(21)의 일부에 설치되고, 특정 타이밍에서 매립 영역(23a)으로부터 포토 다이오드가 생성한 전하를 배출하는 매립 영역(23a)보다 고불순물 밀도를 가진 제2 도전형(n+형)의 배출 영역(27), 반도체 영역(21)의 일부에 설치되고, 전하의 비배출 시에 전하를 매립 영역(23a)으로부터 전송받아 판독되기까지 축적하는, 매립 영역(23a)보다 고불순물 밀도를 가진 제2 도전형(n+형)의 판독 영역(28a), 및 매립 영역(23a)과 배출 영역(27) 사이의 반도체 영역(21)으로 이루어지는 채널의 상부에 설치되고, 채널의 전위를 제어하여 매립 영역(23a)으로부터 판독 영역(28a)으로 도달하는 퍼텐셜 프로파일 중 적어도 일부의 전위 구배 및 매립 영역(23a)으로부터 배출 영역(27)으로 도달하는 퍼텐셜 프로파일의 전위 구배를 변화시켜, 전하의 전송 중 적어도 일부 및 전하의 배출을 제어하는 전위 구배 변경 수단(31, 32)을 구비한다.
본 발명의 제2 실시 형태에 따른 고체 촬상 장치의 화소(반도체 소자)는, 판독 영역(28a)을 둘러싸고 판독 영역(28a)에 연속하여 설치되고, 매립 영역(23a)의 다수 캐리어에 대한 매립 영역(23a)이 이루는 퍼텐셜 골의 바닥의 전위보다 깊고, 판독 영역(28a)이 이루는 다수 캐리어에 대한 퍼텐셜 우물의 깊이보다 얕은 퍼텐셜 골을 형성하는 제2 도전형(n형)의 축적 영역(24a)을 추가로 구비한다(도 9b 및 도 9c 참조). 전위 구배 변경 수단(31, 32)은 전하의 전송시에 매립 영역(23a)으로부터 축적 영역(24a)에 향하여 점차 전위가 내려가는 전위 구배를 형성하고, 전하를 매립 영역(23a)으로부터 축적 영역(24a)으로 전송한다. 도 8의 평면도에서, 판독 영역(28a)이 매립 영역(23a)의 내부에 설치되어 있지만, 판독 영역(28a)은 매립 영역(23a)의 내부에 완전하게 포함되어 있을 필요는 없고, 판독 영역(28a)은 매립 영역(23a)과 연속 또는 매립 영역(23a)과 적어도 일부가 중복되어 설치되어 있어도 된다.
도 9a에 나타난 바와 같이, 매립 영역(23a)에 광이 선택적으로 입사되도록, 차광막(41)의 개구부(42)가 설치되어 있다. 차광막(41)의 개구부(42)를 형성함으로써, 광전하의 발생이 포토 다이오드 D1을 구성하고 있는 매립 영역(23a)의 바로 아래의 반도체 영역(21)에서 생긴다. 도 9a에는 게이트 절연막(33)만을 나타내고 있지만, 차광막(41)은 도시하지 않은 다층 배선 구조를 이루는 복수개의 층간 절연막 중 어느 하나의 상부에 설치된 알루미늄(Al) 등의 금속 박막으로 구성하면 되는 것 역시 제1 실시 형태에 따른 고체 촬상 장치와 마찬가지이다.
본 발명의 제2 실시 형태에 따른 고체 촬상 장치의 화소(반도체 소자)는, 제1 실시 형태에 따른 고체 촬상 장치와 마찬가지로, 축적 영역(24a)의 하방에 설치되고 반도체 영역(21)으로부터 고불순물 밀도를 가진 제1 도전형(p+형)의 블록층(25a) 및 매립 영역(23a) 위로부터 축적 영역(24a) 위에 걸쳐 설치된 제1 도전형(p+형)의 피닝층(26a)을 추가로 구비한다. 그리고, 도 8에 파선으로 나타난 바와 같이, 피닝층(26a), 피닝층(26a) 하방의 매립 영역(23a), 배출 영역(27), 축적 영역(24a)을 에워싸도록, 반도체 영역(21)에 의하여 고불순물 밀도를 가진 제1 도전형의 웰 영역(p웰)(22)이 형성되어 있다. 파선 외측의 피닝층(26a)을 둘러싸는 굵은 실선(30a)은 소자 분리 영역과의 경계를 나타낸다. 즉, 도 8에 나타난 굵은 실선(30a)의 외측이 LOCOS법이나 STI법 등에 의해 형성되는 소자 분리 절연막의 영역이다.
제2 실시 형태에 따른 고체 촬상 장치의 화소(반도체 소자)에는 판독 게이트 전극은 없지만, 게이트 절연막(33) 상에는 매립 영역(23a)과 배출 영역(27) 사이에 형성되는 배출 채널의 전위를 제어하고, 매립 영역(23a)으로부터 매립 영역(23a)이 생성한 전자를 배출 영역(27)으로 전송하는, 배출 게이트 전극(31)이 매립 영역(23a)의 한쪽에만 배치되어 있다. 게이트 절연막(33)과 게이트 절연막(33) 상의 배출 게이트 전극(31)으로, 매립 영역(23a)과 배출 영역(27) 사이의 반도체 영역(21) 상부에 형성되는 채널의 전위를 제어하고, 퍼텐셜 프로파일(전위 구배)을 변경하여, 매립 영역(23a)으로부터 배출 영역(27)으로의 전하를 배출/비배출 및 매립 영역(23a)으로부터 축적 영역(24a)으로의 신호 전하의 전송/비전송을 제어하는, 전위 구배 변경 수단(31, 33)을 구성하고 있다.
도 9b 및 도 9c는, 도 9a의 계단 단면도에서 매립 영역(23a), 축적 영역(24a), 판독 영역(28a)을 수평면으로 자른 단면의 퍼텐셜 도면이며, 전하(전자)를 검은 원으로 나타내고 있다. 도 9a에 대응하여, 도 9b 및 도 9c의 좌측에 배출 영역(27)의 퍼텐셜 우물의 페르미레벨 이하의 전자가 충만한 상태가 우측 상승의 해칭으로 나타나 있다. 또한, 배출 영역(27)의 퍼텐셜 우물의 우측에 매립 영역(23a)의 전도대 단부의 위치를 나타내는 퍼텐셜 골(제1 퍼텐셜 골)(PW1)과 제1 퍼텐셜 골(PW1)의 우측에 축적 영역(24a)의 전도대 단부의 위치를 나타내는 퍼텐셜 골(제2 퍼텐셜 골)(PW2)이 나타나 있다. 제2 퍼텐셜 골(PW2)의 중앙부에, 제2 퍼텐셜 골(PW2)의 바닥보다 깊은 판독 영역(28a)의 퍼텐셜 우물이 나타나 있다. 판독 영역(28a)의 퍼텐셜 우물의 깊이는 페르미 레벨이 되므로, 도 9b 및 도 9c에서 우상향 해칭으로 나타낸 영역의 상단의 레벨이 퍼텐셜 우물의 깊이를 정의한다. 판독 영역(28a)으로 나타난 깊은 퍼텐셜 우물 주위의 페르미 레벨의 상방의 위치에는 판독 영역(28a)보다 얕은 제2 퍼텐셜 골(PW2)의 바닥을 나타내는 전도대 단부가 둘러싸고 있고, 제2 퍼텐셜 골(PW2)이 판독 영역(28a)이 이루는 깊은 퍼텐셜 우물에 단조롭게 연속하고 있다. 축적 영역(24a)의 다수 캐리어에 대한 퍼텐셜 골의 바닥의 전위가 매립 영역(23a)이 이루는 퍼텐셜 골의 바닥의 전위보다 깊고, 판독 영역(28a)이 이루는 퍼텐셜 우물의 깊이보다 얕아지도록, 축적 영역(24a)의 불순물 밀도는 매립 영역(23a)보다 높고, 판독 영역(28a)의 불순물 밀도보다 낮게 설정되어 있다.
제1 퍼텐셜 골(PW1)과 그 좌측에 나타낸 배출 영역(27)의 깊은 퍼텐셜 우물 사이의 전위 장벽은 배출 게이트 전극(31) 바로 아래의 반도체 영역(21)의 전도대 단부의 퍼텐셜 분포에 상응한다. 예를 들어 배출 게이트 전극(31)에 제어 신호 TXD로서 낮은 전위(0V, 또는 -1V 정도의 음의 전압)를 부여하면, 도 9b에 나타난 바와 같이 매립 영역(23)과 배출 영역(27) 사이에 전자에 대한 전위 장벽이 형성되고, 매립 영역(23)으로부터 축적 영역(24a) 쪽으로 향하는 공핍화 전위의 경사가 발생한다. 도 9b에 나타난 바와 같은 퍼텐셜 분포에 기인하는 전계에 의하여, 매립 영역(23a)에서 발생한 대부분의 전자(전하)가 축적 영역(24a)으로 전송되고, 또한 축적 영역(24a)을 나타내는 제2 퍼텐셜 골(PW2)을 경유하여, 판독 영역(28a)의 깊은 퍼텐셜 우물에 전송된다.
한편, 배출 영역(27)에 연결된 배출 게이트 전극(31)에 제어 신호 TXD로서 높은 전위(양의 전압)를 부여하면, 도 9c에 나타낸 바와 같이 매립 영역(23a)으로부터 좌측의 배출 영역(27)의 깊은 퍼텐셜 우물을 향한 공핍화 전위의 경사가 발생한다. 도 9c에 나타난 바와 같은 퍼텐셜 분포에 기인하는 전계에 의하여, 매립 영역(23a)에서 발생한 전자는 배출 영역(27)으로 배출되고, 판독 영역(28a)의 깊은 퍼텐셜 우물에는 전송할 수 없게 된다.
도 8 및 도 9a에 나타난 바와 같이, 전하가 매립 영역(23a)으로부터 배출되는 때의 전하 유입면의 주면이 되는 배출 영역(27)의 단부가 배출 게이트 전극(31)바로 아래에서 평면 패턴 상의 매립 영역(23a)의 단부와 평행으로 대치하고 있다. 그리고, 배출 게이트 전극(31)이 매립 영역(23a)의 일부에 중복 또는 인접하도록 배치되어 있으므로, 전위 구배 변경 수단(31, 33)에 의하여 퍼텐셜 프로파일(전위 구배)을 변경할 때는 매립 영역(23a)의 배출 영역(27)에 대향하는 부분의 전체에서 배출 영역(27)을 향한 전계를 배출 게이트 전극(31) 바로 아래의 반도체 영역(21)에 발생시킬 수 있다. 따라서, 제2 실시 형태에 따른 반도체 소자는 전하의 배출 영역(27)으로의 배출 효율을 향상시키고, 또한 매립 영역(23a)으로부터 축적 영역(24a)을 거쳐 판독 영역(28a)으로 도달하는 신호 전하의 고속 전송을 실현하는 것이 가능하고, 화소의 구조를 간단화할 수 있다. 또한, 제2 실시 형태에 따른 반도체 소자는, 판독 영역(28a)으로 전하를 전송하기 위한 판독 게이트 전극을 생략하고 있으므로, 반도체 소자의 구조가 간단화되어 화소의 면적을 작게 할 수 있고, 높은 공간 해상도에서 고속 동작하는 이미지 센서를 실현할 수 있다. 단, 통상의 판독에서는 리셋 노이즈가 캔슬 되지 않는 것과 반도체 표면에서 전하를 축적하는 것으로부터 암(暗) 전류가 커지게 되는 점에 주의가 필요하다.
이와 같이, 제2 실시 형태에 따른 고체 촬상 장치에 의하면, 매립 영역(23a)의 한쪽에만 배출 게이트 전극(31)이 설치되고, 배출 게이트 전극(31)의 전위 제어만으로 축적 영역(24a)으로의 신호 전하의 전송/비전송을 제어할 수 있으므로, 특허 문헌 3에서 제안한 구조와 같은 전하의 통로의 중심 부근에서 퍼텐셜 경사가 0이 되는 문제도 없고, 전하 전송 경로의 전체 폭에 있어서 퍼텐셜 경사를 생기게 할 수 있으므로, 화소의 구조가 간단화되어 전하의 전송 효율이 높아지고, 고해상도화 및 고속 동작이 가능하게 된다.
(제3 실시형태)
또한, 전술한 제2 실시 형태의 설명에서는 도 8 및 도 9에 나타낸 바와 같이 판독 영역(28a)을 축적 영역(24a)의 표면의 중앙 부근에 위치하도록 하고, 축적 영역(24a)의 하방에 반도체 영역(21)보다 고불순물 밀도를 가진 제1 도전형(p+형)의 블록층(25a)을 설치하고, 판독 게이트 전극을 설치하지 않고 축적 영역(24)에 축적된 전하를 직접 판독 영역(28)으로 전송하는 구조를 나타내었으나, 본 발명의 제3 실시형태에 따른 고체 촬상 장치의 화소 Xij의 일부로서의 반도체 소자에서는, 도 11에 나타낸 바와 같이 제2 실시 형태에서 사용한 축적 영역(24a) 및 블록층(25a)의 영역을 없애고, 웰 영역(p웰)(22b)이 판독 영역(28b)과 중첩되는 레이아웃을 채용하고 있다. 도 11의 평면도에서, 파선으로 나타낸 영역 외측이 웰 영역(22b)이다. 도 11은 평면도이므로 게이트 절연막을 도시하지 않고 있지만, 게이트 절연막과 게이트 절연막 상의 배출 게이트 전극(31)으로 매립 영역(23b)과 배출 영역(27) 사이의 반도체 영역(21)의 상부에 형성되는 채널의 전위를 제어하고, 퍼텐셜 프로파일(전위 구배)을 변경하여, 매립 영역(23b)으로부터 배출 영역(27)으로의 전하를 배출/비배출 및 매립 영역(23b)으로부터 판독 영역(28b)으로의 신호 전하의 전송/비전송을 제어하는 전위 구배 변경 수단을 구성하고 있다.
도 11에 나타난 바와 같이, 전하가 매립 영역(23b)으로부터 배출되는 때의 전하 유입면의 주면이 되는 배출 영역(27)의 단부가 배출 게이트 전극(31) 바로 아래에서 평면 패턴 상의 매립 영역(23b)의 단부와 평행으로 대치하고 있다. 그리고, 매립 영역(23b)의 한쪽에서만 배출 게이트 전극(31)이 매립 영역(23b)의 일부에 중복 또는 인접하도록 배치되어 있으므로, 전위 구배 변경 수단에 의해 퍼텐셜 프로파일(전위 구배)을 변경할 때는, 매립 영역(23b)의 배출 영역(27)에 대향하는 부분의 전체에서, 배출 영역(27)을 향한 전계를 배출 게이트 전극(31) 바로 아래의 반도체 영역(21)에 발생시킬 수 있다. 따라서, 제3 실시 형태에 따른 반도체 소자는 전하의 배출 영역(27)으로의 배출 효율을 향상시키고, 또한 매립 영역(23b)으로부터 판독 영역(28b)으로의 신호 전하의 고속 전송을 실현하는 것이 가능하고, 화소의 구조를 간단화할 수 있다. 특히, 제3 실시 형태에 따른 고체 촬상 장치의 화소(반도체 소자)에는 축적 영역(24a)이 없기 때문에, 도 9에 나타낸 제2 퍼텐셜 골(PW2)이 없는 퍼텐셜 프로파일이 된다. 그러므로, 매립 영역(23b)이 이루는 퍼텐셜 골로부터 판독 영역(28b)이 이루는 퍼텐셜 우물에의 전위 구배에 따라 직접 전하가 고효율로 전송되고, 대략 제2 실시예와 마찬가지의 효과를 얻을 수 있다.
도 11에 나타난 제3 실시 형태에 따른 고체 촬상 장치의 화소의 레이아웃에서는 웰 영역(22b)의 평면 패턴과 판독 영역(28b)의 평면 패턴의 일부가 중복되어 있으므로, 웰 영역(22b)에 블록층(25a)과 등가의 기능을 갖게 하는 것이 가능하며, 반도체 영역(21)으로부터의 판독 영역(28b)으로의 광의 누설을 없앨 수 있다. 단, 도 11에 나타난 바와 같이 웰 영역(22b)으로부터 판독 영역(28b)의 일부가 돌출되어 웰 영역(22b)의 평면 패턴과 판독 영역(28b)의 평면 패턴이 중복되는 레이아웃이므로, 웰 영역(22b)에 의하여 매립 영역(23b)이 이루는 퍼텐셜 골로부터 판독 영역(28b)이 이루는 퍼텐셜 우물에의 경로에 퍼텐셜 배리어가 형성될 가능성이 있다. 제3 실시 형태에 따른 고체 촬상 장치의 화소에서 퍼텐셜 배리어가 형성되지 않도록 하기 위해서는, 웰 영역(22b)과 판독 영역(28b)의 불순물 밀도의 관계나 상대적인 위치 관계를 정확하게 결정할 필요가 있다. 웰 영역(22b)을 나타내는 파선 외측의 피닝층(26b)을 둘러싸는 굵은 실선(30b)은 소자 분리 영역과의 경계를 나타낸다. 즉, 도 11에 나타난 굵은 실선(30b)의 외측이 LOCOS법이나 STI법 등에 의해 형성되는 소자 분리 절연막의 영역이다.
이와 같이, 제3 실시 형태에 따른 고체 촬상 장치에 의하면, 매립 영역(23b)의 한쪽에만 배출 게이트 전극(31)이 설치되고, 배출 게이트 전극(31)의 전위 제어만으로 판독 영역(28b)으로의 신호 전하의 전송/비전송을 제어할 수 있으므로, 특허 문헌 3에서 제안한 구조의 경우의 같은 전하의 통로의 중심 부근에서 퍼텐셜 경사가 0이 되는 문제도 없고, 전하 전송 경로의 전폭에 있어서 퍼텐셜 경사를 생기게 할 수 있으므로, 화소의 구조가 간단화되어 전하의 전송 효율이 높아지고, 고해상도화 및 고속 동작이 가능하게 된다.
(그 외의 실시 형태)
상기와 같이, 본 발명은 제1 ~ 제3 실시 형태에 의해 기재하였지만, 이 개시된 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것인 것으로 이해해서는 안 된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명백해 질 것이다.
예를 들어, 본 발명의 제1 ~ 제3 실시 형태 중 어느 하나에서 설명한 구조를 이용하여, 거리 측정 등에 사용하는 광원으로서의 LED 조명을 배경 광에 대하여 상대적으로 증강시킬 수도 있다. 이 경우, 도 10에 나타난 바와 같이 LED가 발광하고 있는 타이밍에 맞추어 배출 게이트 전극(31)에 제어 신호 TXD로서 낮은 전압을 부여하고, LED에 의해 생성된 전하를 축적 영역(24)으로 전송되도록 하여, 그 이외의 기간에서는 발생한 전자가 배출 영역(27)으로 배출되도록 한다. 이 경우, LED를 반복 발광시켰을 때의 발광의 듀티비를 작게 하여, 직류 발광의 경우에 비하여 최대 허용 구동 전류를 크게 할 수 있으므로, 같은 발광 강도를 얻는데 필요한 LED의 수를 줄일 수 있다.
본 발명의 제3 실시 형태에 따른 고체 촬상 장치에서는, 도 11에 나타낸 바와 같이 제2 실시 형태에서 사용한 축적 영역(24a) 및 블록층(25a)의 영역을 없애고 웰 영역(p웰)(22b)을 판독 영역(28b)과 중첩되는 레이아웃을 채용하였으나, 축적 영역(24a)의 평면 패턴을 남기는 레이아웃을 채용해도 된다. 즉, 도 9에 나타난 제2 실시 형태에 따른 고체 촬상 장치의 화소의 블록층(25a)의 패턴을 없애지만, 축적 영역(24a)의 패턴은 이용하여 판독 영역의 평면 패턴의 일부에 웰 영역(22a)의 평면 패턴이 겹치는 레이아웃을 채용해도 된다. 이 경우에는 축적 영역(24a)을 남겨 놓았으므로, 도 9에 나타난 바와 마찬가지로 제2 퍼텐셜 골(PW2)이 남아 매립 영역(23b)이 이루는 제1 퍼텐셜 골(PW1)로부터 제2 퍼텐셜 골(PW2)을 경유하여 판독 영역이 이루는 퍼텐셜 우물에 전하가 차례로 전송되고, 대략 제2 실시예와 마찬가지의 효과를 얻을 수 있다. 그러나, 축적 영역(24a)의 패턴을 남기는 레이아웃의 경우에는 축적 영역(24a)의 영역의 아래에 비교적 고농도의 p층이 없기 때문에, 반도체 영역(21)으로부터 판독 영역에의 전광의 누설 특성이 불리하게 된다. 그러나, 블록층(25a)을 없애는 레이아웃의 채용에 의해 고체 촬상 장치의 제조 공정이 간단하게 된다는 이점이 있다.
또한, 상술한 제1 ~ 제3 실시 형태에 따른 고체 촬상 장치의 설명에서 제1 도전형을 p형, 제2 도전형을 n형으로서 설명하였으나, 제1 도전형을 n형, 제2 도전형을 p형로 하여도, 전기적인 극성을 반대로 하면 마찬가지의 효과가 얻어지는 것은 용이하게 이해할 수 있을 것이다.
또한, 상술한 제1 ~ 제3 실시형태의 설명에 있어서 2차원 고체 촬상 장치(영역 센서)를 예시적으로 설명하였으나, 본 발명의 반도체 소자는 2차원 고체 촬상 장치의 화소에만 사용하도록 한정하여 해석해서는 안된다. 예를 들어, 도 1에 나타난 2차원 매트릭스에 있어서, j=m=1로 한 1차원 고체 촬상 장치(라인 센서)의 화소로서 복수개의 반도체 소자를 1차원으로 배열해도 되는 것은 상기 개시된 내용으로부터 용이하게 이해할 수 있을 것이다.
이와 같이, 본 발명은 여기에는 기재하고 있지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
X11~X1m ; X21~X2m ; ...... ; Xn1~Xnm: 화소
1: 화소 어레이부
2: 수평 주사 회로
3: 수직 주사 회로
4: 타이밍 발생 회로
5: 신호 처리 회로
21: 반도체 영역
22, 22a, 22b: 웰 영역(파선 외측이 웰 영역)
23, 23a, 23b: 매립 영역
24, 24a: 축적 영역
25, 25a: 블록층
26, 26a: 피닝층
27: 배출 영역
28, 28a, 28b: 전하 판독 영역
30: 소자 분리 영역과의 경계를 나타낸 선(두꺼운 실선의 외측이 소자 분리 절연막)
31: 배출 게이트 전극
32: 판독 게이트 전극
33: 게이트 절연막
41: 차광막
42: 개구부

Claims (18)

  1. 제1 도전형의 반도체 영역;
    상기 반도체 영역의 상부의 일부에 매립되고, 상기 반도체 영역과 포토 다이오드를 이루는 제2 도전형의 매립 영역;
    상기 매립 영역으로부터 이격되어 상기 반도체 영역의 일부에 설치되고, 특정 타이밍에서 상기 매립 영역으로부터 상기 포토 다이오드가 생성한 전하를 배출하는, 상기 매립 영역보다 고불순물 밀도의 제2 도전형의 배출 영역;
    상기 반도체 영역의 일부에 설치되고, 상기 전하가 배출되지 않는 때, 상기 전하를 상기 매립 영역으로부터 전송받아 판독되기까지 축적하는, 상기 매립 영역보다 고불순물 밀도의 제2 도전형의 판독 영역; 및
    상기 매립 영역과 상기 배출 영역 사이의 상기 반도체 영역으로 이루어지는 채널의 상부에 설치되고, 상기 채널의 전위를 제어하여 상기 매립 영역으로부터 상기 판독 영역에 도달하는 퍼텐셜 프로파일 중 적어도 일부의 전위 구배 및 상기 매립 영역으로부터 상기 배출 영역에 도달하는 퍼텐셜 프로파일의 전위 구배를 변화시켜, 상기 전하의 전송 중 적어도 일부 및 상기 전하의 배출을 제어하는 전위 구배 변경 수단
    을 구비한 것을 특징으로 하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 판독 영역은 상기 매립 영역으로부터 이격되어 상기 반도체 영역의 일부에 설치되고,
    상기 매립 영역으로부터 상기 판독 영역에 이르는 경로의 일부의 상기 매립 영역 측에 설치되고, 상기 매립 영역의 다수 캐리어에 대한 상기 매립 영역이 이루는 퍼텐셜 골의 바닥의 전위보다 깊고, 상기 판독 영역이 이루는 상기 다수 캐리어에 대한 퍼텐셜 우물의 깊이보다 얕은 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역
    을 더 구비하고,
    상기 전하의 전송시에 상기 매립 영역으로부터 상기 축적 영역으로 향하여 점차 전위가 내려가는 전위 구배를 형성하고, 상기 전하를 상기 매립 영역으로부터 상기 축적 영역으로 전송하는 것을 특징으로 하는, 반도체 소자.
  3. 제1항에 있어서,
    상기 판독 영역은 상기 매립 영역의 내부에, 상기 매립 영역과 연속하여, 또는 상기 매립 영역과 적어도 일부가 중복되어 설치되고,
    상기 판독 영역을 둘러싸고 상기 판독 영역에 연속하여 설치되고, 상기 매립 영역의 다수 캐리어에 대한 상기 매립 영역이 이루는 퍼텐셜 골의 바닥의 전위보다 깊고, 상기 판독 영역이 이루는 상기 다수 캐리어에 대한 퍼텐셜 우물의 깊이보다 얕은 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역
    을 추가로 구비하고,
    상기 전하의 전송시에 상기 매립 영역으로부터 상기 축적 영역으로 향하여 점차 전위가 내려가는 전위 구배를 형성하여, 상기 전하를 상기 매립 영역으로부터 상기 축적 영역으로 전송하는 것을 특징으로 하는, 반도체 소자.
  4. 제2항 또는 제3항에 있어서,
    상기 축적 영역이 상기 매립 영역보다 고불순물 밀도인 것을 특징으로 하는, 반도체 소자.
  5. 제1항에 있어서,
    상기 판독 영역은 상기 매립 영역의 내부에, 상기 매립 영역과 연속하여, 또는 상기 매립 영역과 적어도 일부가 중복되어 설치되고,
    상기 전하의 전송시에, 상기 매립 영역으로부터 상기 축적 영역으로 향하여 점차 전위가 내려가는 전위 구배에 따라, 상기 전하가 상기 매립 영역으로부터 상기 축적 영역으로 직접 전송되는 것을 특징으로 하는, 반도체 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 전하가 상기 매립 영역으로부터 배출되는 때의 전하 유입면의 주면(主面)이 되는 배출 영역의 단부가 평면 패턴 상에서 상기 매립 영역의 단부와 평행으로 대치하고 있는 것을 특징으로 하는, 반도체 소자.
  7. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 축적 영역의 하방에, 제1 도전형이고 상기 반도체 영역보다 고불순물 밀도의 블록층
    을 추가로 구비하는 것을 특징으로 하는, 반도체 소자.
  8. 제5항에 있어서,
    적어도 상기 배출 영역의 일부와 상기 축적 영역의 주위를 둘러싸는 제1 도전형의 웰 영역
    을 더 구비하고,
    상기 판독 영역 중 적어도 일부가, 평면 패턴 상에서 상기 웰 영역의 내부에 포함되는 것을 특징으로 하는, 반도체 소자.
  9. 제1 도전형의 반도체 영역;
    상기 반도체 영역의 상부의 일부에 매립되고, 상기 반도체 영역과 포토 다이오드를 이루는 제2 도전형의 매립 영역;
    상기 매립 영역으로부터 이격되어 상기 반도체 영역의 일부에 설치되고, 특정 타이밍에서 상기 매립 영역으로부터 상기 포토 다이오드가 생성한 전하를 배출하는, 상기 매립 영역보다 고불순물 밀도의 제2 도전형의 배출 영역;
    상기 반도체 영역의 일부에 설치되고, 상기 전하를 배출하지 않는 때, 상기 전하를 상기 매립 영역으로부터 전송받아 판독되기까지 축적하는, 상기 매립 영역보다 고불순물 밀도의 제2 도전형의 판독 영역; 및
    상기 매립 영역과 상기 배출 영역 사이의 상기 반도체 영역으로 이루어지는 채널의 상부에 설치되고, 상기 채널의 전위를 제어하여 상기 매립 영역으로부터 상기 판독 영역에 도달하는 퍼텐셜 프로파일 중 적어도 일부의 전위 구배 및 상기 매립 영역으로부터 상기 배출 영역에 도달하는 퍼텐셜 프로파일의 전위 구배를 변화시켜, 상기 전하의 전송 중 적어도 일부 및 상기 전하의 배출을 제어하는 전위 구배 변경 수단
    을 구비하는 화소를 복수개 배열한 것을 특징으로 하는, 고체 촬상 장치.
  10. 제9항에 있어서,
    상기 판독 영역은 상기 매립 영역으로부터 이격되어 상기 반도체 영역의 일부에 설치되고,
    상기 매립 영역으로부터 상기 판독 영역에 이르는 경로의 일부의 상기 매립 영역 측에 설치되고, 상기 매립 영역의 다수 캐리어에 대한 상기 매립 영역이 이루는 퍼텐셜 골의 바닥의 전위보다 깊고, 상기 판독 영역이 이루는 상기 다수 캐리어에 대한 퍼텐셜 우물의 깊이보다 얕은 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역
    을 더 구비하고,
    상기 전하의 전송시에 상기 매립 영역으로부터 상기 축적 영역으로 향하여 점차 전위가 내려가는 전위 구배를 형성하고, 상기 전하를 상기 매립 영역으로부터 상기 축적 영역으로 전송하는 것을 특징으로 하는, 고체 촬상 장치.
  11. 제9항에 있어서,
    상기 판독 영역은 상기 매립 영역의 내부에, 상기 매립 영역과 연속하여, 또는 상기 매립 영역과 적어도 일부가 중복되어 설치되고,
    상기 판독 영역을 둘러싸고 상기 판독 영역에 연속하여 설치되고, 상기 매립 영역의 다수 캐리어에 대한 상기 매립 영역이 이루는 퍼텐셜 골의 바닥의 전위보다 깊고, 상기 판독 영역이 이루는 상기 다수 캐리어에 대한 퍼텐셜 우물의 깊이보다 얕은 퍼텐셜 골을 형성하는 제2 도전형의 축적 영역
    을 추가로 구비하고,
    상기 전하의 전송시에 상기 매립 영역으로부터 상기 축적 영역으로 향하여 점차 전위가 내려가는 전위 구배를 형성하고, 상기 전하를 상기 매립 영역으로부터 상기 축적 영역으로 전송하는 것을 특징으로 하는, 고체 촬상 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 축적 영역이 상기 매립 영역보다 고불순물 밀도인 것을 특징으로 하는, 고체 촬상 장치.
  13. 제9항에 있어서,
    상기 판독 영역은 상기 매립 영역의 내부에, 상기 매립 영역과 연속하여, 또는 상기 매립 영역과 적어도 일부가 중복되어 설치되고,
    상기 전하의 전송시에 상기 매립 영역으로부터 상기 축적 영역으로 향하여 점차 전위가 내려가는 전위 구배에 따라 상기 전하가 상기 매립 영역으로부터 상기 축적 영역으로 직접 전송되는 것을 특징으로 하는, 고체 촬상 장치.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 전하가 상기 매립 영역으로부터 배출되는 때의, 전하 유입면의 주면(主面)이 되는 배출 영역의 단부가, 평면 패턴 상에서 상기 매립 영역의 단부와 평행으로 대치하고 있는 것을 특징으로 하는, 고체 촬상 장치.
  15. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 축적 영역의 하방에, 제1 도전형이고 상기 반도체 영역보다 고불순물 밀도의 블록층
    을 추가로 구비하는 것을 특징으로 하는, 고체 촬상 장치.
  16. 제13항에 있어서,
    적어도 상기 배출 영역의 일부와 상기 축적 영역의 주위를 둘러싸는 제1 도전형의 웰 영역
    을 더 구비하고,
    상기 판독 영역 중 적어도 일부가 평면 패턴 상에서 상기 웰 영역의 내부에 포함되는 것을 특징으로 하는, 고체 촬상 장치.
  17. 제10항 내지 제16항 중 어느 한 항에 있어서,
    상기 판독 영역은 상기 화소에 각각 설치된 판독 트랜지스터의 게이트 전극에 연결되는 것을 특징으로 하는, 고체 촬상 장치.
  18. 제17항에 있어서,
    상기 판독 영역은,
    상기 리셋 트랜지스터의 소스 전극을 이루거나, 또는 상기 소스 전극에 연결되는 것을 특징으로 하는, 고체 촬상 장치.
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