JP5283216B2 - 高速電荷転送フォトダイオード、ロックインピクセル及び固体撮像装置 - Google Patents

Description

本発明は高速電荷転送フォトダイオード、この高速電荷転送フォトダイオードを有するロックインピクセル、及びこのロックインピクセルを１次元及び２次元配列した固体撮像装置に関する。

１９９４年に発表された「強度変調された照射野の検出及び復調のための装置（特許文献１参照。）」等の画素内に光で発生した電子の検出を時間領域で変調する機能をもったセンサ要素は、「ロックインピクセル」とも呼ばれる。

この様なロックインピクセルからなるセンサ要素を、最近のＣＭＯＳイメージセンサの用いられている埋め込みフォトダイオード構造に適用して、ロックインイメージセンサを実現することができれば、量産性に優れるため、安価で高性能なセンサが得られると期待される。

例えば、ＣＭＯＳ製造技術を用いて共通のＩＣ上に形成されたピクセル光検知ディテクタ及び専用の電子回路及び対応する処理回路の２次元アレイを含んだ３次元画像化システムが提案されている（特許文献１参照。）。特許文献１の一つの実施例においては、各ディテクタは、システムによって放射され、物体の点から反射され、そしてフォーカスされたピクセルディテクタによって検出されたパルスについての飛行時間（ＴＯＦ）に比例するクロックパルス数を積算する対応する高速カウンタを有している。ＴＯＦデータは、特定のピクセルから、放射された光パルスを反射する物体上の点までの距離についての直接のディジタル的な尺度を与える。特許文献１の第２実施例では、カウンタ及び高速クロック回路は設けられず、代わりに電荷蓄積器及び電子シャッタ（ＳＩ）が各ピクセルディテクタに設けられる。各ピクセルディテクタは電荷を蓄積し、その総量が往復のＴＯＦの直接的な尺度を与える。
特表平１０−５０８７３６号公報 特表２００３−５１０５６１号公報

埋め込みフォトダイオードでは、完全空乏化したときのフリンジング電界を利用するとともに、表面がｐ型層でおおわれ、電子の走行チャネルも埋め込まれ、電子がシリコン（Ｓｉ）とシリコン酸化膜（ＳｉＯ₂）の界面に接触することをなくすることによって、界面のトラップによる電子の捕獲を防ぐことができるため、うまく活用すれば高速な電荷転送が可能になると期待される。これにより、ＴＯＦ法による距離画像センサ等多くの新しいイメージセンサの応用が拓けると期待される。

しかし、従来、一般的に利用されている埋め込みフォトダイオードの構造（形状）では、高速な電荷転送ができず、特に微小な光の遅れ時間を検出しなければならないＴＯＦ法により距離画像センサには利用しにくいという不都合がある。それは、従来の埋め込みフォトダイオードでは部分的には、高電界が発生できても、転送路の一部に電界の弱い領域ができてしまうため、そこで転送速度が制限され、転送時間が長くなるためである。

本発明は、以上を鑑みて発案されたものであり、電荷転送方向の電界分布をできるだけ広い範囲にわたって一定で大きな値となるような形状した高速電荷転送フォトダイオード、この高速電荷転送フォトダイオードを有するロックインピクセル、及びこのロックインピクセルをセンサ要素（画素）として用いた固体撮像装置（ロックインイメージセンサ）を提供することを目的とする。

上記目的を達成するために、本発明の第１の態様は、前記電荷生成領域として機能する第１導電型半導体層と、この半導体層の上部の一部に選択的に埋め込まれ、電荷生成領域で生成された電荷の電荷転送領域として機能する第２導電型表面埋込領域とを備えるフォトダイオードであることを要旨とする。そして、このフォトダイオードは、半導体層の表面に平行な面内において定義された表面埋込領域の特定方向を電荷の電荷転送方向とし、この電荷転送方向に対し垂直方向に測った表面埋込領域の幅の変化、及び電荷転送方向に沿った表面埋込領域の不純物密度分布の少なくとも一方が、電荷転送方向の電界分布を一定にするように設定されている。

本発明の第２の態様は、対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換し、該信号電荷を電荷転送領域に注入する高速電荷転送フォトダイオードと、電荷転送領域に接続し、この電荷転送領域と同一の半導体領域からなる電荷収集領域と、電荷収集領域と同一の半導体領域からなる第１及び第２転送チャネルの電位をこの第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成領域において生成した信号電荷を電荷収集領域に収集後、第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、第１及び第２転送ゲート電極により転送された信号電荷を、順次それぞれ蓄積する第１及び第２浮遊拡散領域とを備えることを要旨とする。そして、このロックインピクセルの高速電荷転送フォトダイオードが、前記電荷生成領域として機能する第１導電型半導体層と、この半導体層の上部の一部に選択的に埋め込まれ、電荷生成領域で生成された電荷の電荷転送領域として機能する第２導電型表面埋込領域とを備える。更に、このロックインピクセルは、半導体層の表面に平行な面内において定義された表面埋込領域の特定方向を電荷の電荷転送方向とし、この電荷転送方向に対し垂直方向に測った表面埋込領域の幅の変化、及び電荷転送方向に沿った表面埋込領域の不純物密度分布の少なくとも一方が、電荷転送方向の電界分布を一定にするように設定されており、第１及び第２転送ゲート電極に、パルス光と同期して、順次制御パルス信号を与えて動作させることにより、第１及び第２浮遊拡散領域に蓄積された電荷の配分比から対象物までの距離を測定する。

本発明の第３の態様は、対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換し、該信号電荷を電荷転送領域に注入する高速電荷転送フォトダイオードと、電荷転送領域に接続し、この電荷転送領域と同一の半導体領域からなる電荷収集領域と、電荷収集領域と同一の半導体領域からなる第１及び第２転送チャネルの電位をこの第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成領域において生成した信号電荷を電荷収集領域に収集後、第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、第１及び第２転送ゲート電極により転送された信号電荷を、順次それぞれ蓄積する第１及び第２浮遊拡散領域とを備えるロックインピクセルを１次元方向に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置のロックインピクセルに含まれる高速電荷転送フォトダイオードが、前記電荷生成領域として機能する第１導電型半導体層と、この半導体層の上部の一部に選択的に埋め込まれ、電荷生成領域で生成された電荷の電荷転送領域として機能する第２導電型表面埋込領域とを備える。そして、この固体撮像装置は、半導体層の表面に平行な面内において定義された表面埋込領域の特定方向を電荷の電荷転送方向とし、この電荷転送方向に対し垂直方向に測った表面埋込領域の幅の変化、及び電荷転送方向に沿った表面埋込領域の不純物密度分布の少なくとも一方が、電荷転送方向の電界分布を一定にするように設定され、パルス光と同期して、すべてのロックインピクセルの第１及び第２転送ゲート電極に順次制御パルス信号を与え、それぞれのロックインピクセルにおいて、第１及び第２浮遊拡散領域に蓄積された電荷の配分比から対象物までの距離を測定する。

本発明の第４の態様は、対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換し、該信号電荷を電荷転送領域に注入する高速電荷転送フォトダイオードと、電荷転送領域に接続し、この電荷転送領域と同一の半導体領域からなる電荷収集領域と、電荷収集領域と同一の半導体領域からなる第１及び第２転送チャネルの電位をこの第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成領域において生成した信号電荷を電荷収集領域に収集後、第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、第１及び第２転送ゲート電極により転送された信号電荷を、順次それぞれ蓄積する第１及び第２浮遊拡散領域とを備えるロックインピクセルを２次元マトリクス状に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置のロックインピクセルに含まれる高速電荷転送フォトダイオードが、前記電荷生成領域として機能する第１導電型半導体層と、この半導体層の上部の一部に選択的に埋め込まれ、電荷生成領域で生成された電荷の電荷転送領域として機能する第２導電型表面埋込領域とを備える。そして、この固体撮像装置は、半導体層の表面に平行な面内において定義された表面埋込領域の特定方向を電荷の電荷転送方向とし、この電荷転送方向に対し垂直方向に測った表面埋込領域の幅の変化、及び電荷転送方向に沿った表面埋込領域の不純物密度分布の少なくとも一方が、電荷転送方向の電界分布を一定にするように設定され、パルス光と同期して、すべてのロックインピクセルの第１及び第２転送ゲート電極に順次制御パルス信号を与え、それぞれのロックインピクセルにおいて、第１及び第２浮遊拡散領域に蓄積された電荷の配分比から対象物までの距離を測定し、全ロックインピクセルを２次元アクセスし、測定された距離に対応する２次元画像を得る。

本発明によれば、電荷転送方向の電界分布をできるだけ広い範囲にわたって一定で大きな値となるような形状した高速電荷転送フォトダイオード、この高速電荷転送フォトダイオードを有するロックインピクセル、及びこのロックインピクセルをセンサ要素（画素）として用いた固体撮像装置（ロックインイメージセンサ）を提供できる。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、ＴＯＦ距離画像センサについて例示的に説明するが、本発明の高速電荷転送フォトダイオードは、ＴＯＦ距離画像センサ以外に、染色した生体細胞からの蛍光や蛍光寿命を測定するバイオイメージング用固体撮像装置、或いは、各種の計測を行う時間相関イメージセンサ等の種々の固体撮像装置に適用可能である。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元ロックインイメージセンサ）は、図１に示すように、画素アレイ部（Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm）と周辺回路部（９４，９５，９６，ＮＣ1〜ＮＣm）とを同一の半導体チップ上に集積化している。画素アレイ部には、２次元マトリクス状に多数の高速電荷転送フォトダイオードを備えた単位画素（ロックインピクセル）Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、例えば、おおよそ方形状の撮像領域を構成している。そして、この画素アレイ部の上辺部にはタイミング制御回路９４が、下辺部には水平シフトレジスタ９６が。それぞれ画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm方向に沿って設けられ、画素アレイ部の左辺部には画素列Ｘ11〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nm方向に沿って垂直シフトレジスタ及び垂直走査回路９５が設けられている。

図１の単位画素（ロックインピクセル）Ｘ_njに内部構造を例示したように、それぞれの単位画素（ロックインピクセル）Ｘ_ijは、高速電荷転送フォトダイオード（ＰＤ）、電荷電圧変換回路、積分器、電圧制御パルス遅延回路を備えるＴＯＦ画素回路８１及び電圧読み出し用バッファアンプ８２からなる。これらのタイミング制御回路９４及び水平シフトレジスタ９６及び垂直シフトレジスタ及び垂直走査回路９５によって画素アレイ部内の単位画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm単位で垂直方向に走査することにより、各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmの画素信号を各画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。

各単位画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmからの信号読みだしについては、おおむね通常のＣＭＯＳイメージセンサと同様である。但し、各単位画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmのそれぞれの高速電荷転送フォトダイオードからの電荷転送させるための制御信号ＴＸ１（φ１）、ＴＸ２（φ２）は、タイミング制御回路９４から全画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmに同時に与えられ、しかも高い周波数の信号であるので、その期間には、スイッチングノイズが発生する。したがって画素部からの信号読みだしは、ノイズ処理回路ＮＣ₁〜ＮＣ_mによる処理が終了した後に読みだし期間を設けて行う。

第１の実施の形態に係る固体撮像装置（ＴＯＦ距離画像センサ）のそれぞれの画素（ロックインピクセル）Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１の物理的構造を説明するための平面図の一例を、図２及び図３（ａ）に示す。第１の実施の形態に係るロックインピクセルは、図２及び図３（ａ）に示すように、対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換し、該信号電荷を電荷転送領域に注入する高速電荷転送フォトダイオード２と、電荷転送領域に接続し、この電荷転送領域と同一の半導体領域からなる電荷収集領域２７と、電荷収集領域２７と同一の半導体領域からなる第１及び第２転送チャネルの電位をこの第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成領域において生成した信号電荷を電荷収集領域２７に収集後、第１及び第２転送チャネルを介して交互に転送する第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂと、第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂにより転送された信号電荷を、順次それぞれ蓄積する第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂとを備える。

第１の実施の形態に係るロックインピクセルにおいては、ｎ型表面埋込領域（第２導電型表面埋込領域）２１ａが電荷転送領域として機能するが、ｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの直下だけでなく、遮光膜４１の開口部（アパ−チャ）４２の直下に位置する第１導電型半導体層２０が、第１の実施の形態に係る高速電荷転送フォトダイオード２の電荷生成領域として機能しているので、図２において、開口部（アパ−チャ）４２の直下の領域が高速電荷転送フォトダイオード２として定義される。高速電荷転送フォトダイオード２においては、電荷生成領域で生成されたキャリア（電子）は、電荷生成領域の直上の表面埋込領域２１ａの一部に注入される。

第１の実施の形態に係るロックインピクセルにおいては、図２の中央に示す遮光膜４１の開口部（アパ−チャ）４２の直下に、転送方向（Ｘ方向）に向かってｎ型表面埋込領域２１ａの幅を徐々に拡大している。図２において遮光膜４１の開口部（アパ−チャ）４２の下側に電荷転送領域であるｎ型表面埋込領域２１と同一の半導体領域からなる電荷収集領域２７が形成され、この電荷収集領域２７の下側の両側に、高速電荷転送フォトダイオード２が生成した信号電荷を電荷収集領域２７に収集後、交互に転送する第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂが斜め方向に分岐して配置されている。ｎ型表面埋込領域２１ａの幅を狭くすると電位井戸が浅くなる。そこで、第１の実施の形態に係る高速電荷転送フォトダイオード２では、図２に示すように転送方向（Ｘ方向）に向かってｎ型表面埋込領域２１ａの幅を、階段状に徐々に広くすると、転送方向（Ｘ方向）に向かって電子を加速する方向に電界が発生するので、これを利用して、電荷転送方向の電界分布をできるだけ広い範囲にわたって一定で大きな値となるようにしている。

図１の光源９１から繰り返し制御パルス信号として照射された光は、対象物９２で反射され、図２の遮光膜４１の開口部（アパ−チャ）４２を介して高速電荷転送フォトダイオード２に入射する。即ち、高速電荷転送フォトダイオード２は、遮光膜４１の開口部（アパ−チャ）４２を介して入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。

更に、図２に示すように、第１転送ゲート電極１１ａにより転送された信号電荷を蓄積する第１浮遊拡散領域２３ａが右下側に、第２転送ゲート電極１１ｂにより転送された信号電荷を蓄積する第２浮遊拡散領域２３ｂが左下側に配置されている。図２の右下側には、更に、第１浮遊拡散領域２３ａに隣接し、第１リセットゲート電極（図示省略）と、この第１リセットゲート電極を介して、第１浮遊拡散領域２３ａに対向する第１リセットソース領域（図示省略）が斜め右下方向に沿って配置されている。一方、図２の左下側には第２浮遊拡散領域２３ｂに隣接し、第２リセットゲート電極（図示省略）と、この第２リセットゲート電極を介して、第２浮遊拡散領域２３ｂに対向する第２リセットソース領域（図示省略）が斜め左下方向に沿って配置されている。第１浮遊拡散領域２３ａ、第１リセットゲート電極及び第１リセットソース領域とで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、第２浮遊拡散領域２３ｂ、第２リセットゲート電極及び第２リセットソース領域とで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれの第１リセットゲート電極及び第２リセットゲート電極に対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂに蓄積された電荷を第１リセットソース領域及び第２リセットソース領域にそれぞれ吐き出し、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂをリセットする。

図２に示されるように、第１の実施の形態に係るロックインピクセルにおいては、高速電荷転送フォトダイオード２が生成した信号電荷を、電荷収集領域２７に収集後、互いに異なる分岐方向（右斜め下方向及び左斜め下方向）に転送されるように、平面パターン上、第１転送ゲート電極１１ａと第２転送ゲート電極１１ｂのそれぞれが、図２の２つの転送方向（右斜め下方向及び左斜め下方向）のそれぞれの垂直方向を長手方向（ゲート幅方向）として配置されている。

更に、図２に示されるように、平面パターン上、電荷収集領域２７の下方に、排出ゲート電極１２が図２の縦方向（上下方向）の中心線上に、水平方向を長手方向（ゲート幅方向）として配置されている。排出ゲート電極１２は、背景光が電荷生成領域で生成した背景光電荷を、電荷収集領域２７に収集後、図２の下方向に排出する。排出ゲート電極１２により排出された背景光電荷は、図２の下方向に設けられた排出ドレイン領域２４に受け入れられる。

図３（ａ）は図２に示したロックインピクセルのIII−III方向から見た断面構造であり、図２の中央の遮光膜４１の開口部（アパ−チャ）４２の直下に示した高速電荷転送フォトダイオード２は、ｐ型半導体基板（第１導電型半導体層）２０をアノード領域（第１主電極領域）とし、このアノード領域（第１主電極領域）となるｐ型半導体基板（第１導電型半導体層）２０の上部に設けられたカソード領域（第２主電極領域）となるｎ型表面埋込領域（第２導電型表面埋込領域）２１ａと備えている。なお、本明細書の第１及び第２の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として例示的に説明するが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られる。その場合、ｎ型の第１主電極領域がカソード領域となり、ｐ型の第２主電極領域がアノード領域となることは説明の必要のないことであろう。このｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの上部には、ｐ型ピニング層（第１導電型ピニング層）２２が配置されている。

高速電荷転送フォトダイオード２を構成するｐ型半導体基板（第１導電型半導体層）２０は、電荷生成領域として機能するので、不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０^１５ｃｍ^-3程度以下が好ましい。尚、ｐ型半導体基板２０の代わりに、不純物密度４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下のシリコン基板の上に、不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０^１５ｃｍ^-3程度以下のシリコンエピタキシャル成長層を形成した構造を採用し、シリコンエピタキシャル成長層を電荷生成領域となる第１導電型半導体領域として用いても良い。工業的な意味からは、不純物密度８×１０¹⁷ｃｍ^-3程度以上、１×１０²⁰ｃｍ^-3程度以下のシリコン基板の上に、不純物密度６×１０¹³ｃｍ^-3程度以上、１．５×１０^１５ｃｍ^-3程度以下のシリコンエピタキシャル成長層を形成して第１導電型半導体領域とすれば、市場での入手も容易で好ましい。ｎ型表面埋込領域（第２導電型表面埋込領域）２１ａは、不純物密度２×１０¹⁵ｃｍ^-3〜６×１０¹⁷ｃｍ^-3程度の比較的低濃度のｎ型半導体領域である。より好ましくは、ｎ型表面埋込領域（第２導電型表面埋込領域）２１ａは、不純物密度５×１０¹⁶ｃｍ^-3程度以上、５×１０^１7ｃｍ^-3程度以下、代表的には、例えば４×１０^１6ｃｍ^-3程度の不純物密度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．２〜０．５μｍ程度とすることが可能である。ｐ型ピニング層（第１導電型ピニング層）２２は、不純物密度３×１０¹⁷ｃｍ^-3〜１．５×１０^２０ｃｍ^-3程度の比較的高濃度で、その厚さは２０ｎｍ〜１．０μｍ程度、好ましくは５０ｎｍ〜３００ｎｍ程度とすれば良い。

図３（ａ）に示したゲート絶縁膜３２は、図３（ａ）では図示を省略しているが、図２において遮光膜４１の開口部（アパ−チャ）４２の下側の左右の第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂの下まで延伸している。図３（ａ）では、ゲート絶縁膜３２は、遮光膜４１の開口部（アパ−チャ）４２の直下から図３（ａ）の右方向（図２の下方向に相当する。）の排出ゲート電極１２の下まで延伸している状態を示している。図３（ａ）に示すように、ゲート絶縁膜３２の下には、遮光膜４１の開口部（アパ−チャ）４２の直下から排出ゲート電極１２の左側端部の直下まで左右に延伸するように表面埋込領域２１ａが配置されている。即ち、アパ−チャ４２の直下（電荷生成領域の直上）の表面埋込領域２１ａの右側の電荷収集領域２７の更に右側に隣接した第１導電型半導体層２０の一部で、排出ゲート電極１２の直下に位置する部分が排出チャネルとして機能している。そして、排出ゲート電極１２は、排出チャネルの電位を、この排出チャネルの上部にそれぞれ形成されたゲート絶縁膜３２を介して静電的に制御し、背景光電荷を、排出チャネルを介して、第２導電型（ｎ型）の排出ドレイン領域２４に転送する。排出ドレイン領域２４は、表面埋込領域２１ａより高不純物密度の半導体領域である。

図３（ａ）では図示を省略しているが、図２の平面図から理解できるように、ゲート絶縁膜３２の下には、アパ−チャ４２の直下から第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂの端部の直下まで表面埋込領域２１ａが延伸している。即ち、図２において、アパ−チャ４２の直下（電荷生成領域の直上）の表面埋込領域２１ａの右下側に隣接した第１導電型半導体層２０の一部で、第１転送ゲート電極１１ａの直下に位置する部分が第１転送チャネルとして機能している。一方、アパ−チャ４２の直下（電荷生成領域の直上）の表面埋込領域２１ａの左下側に隣接した第１導電型半導体層２０の他の一部で、第２転送ゲート電極１１ｂの直下に位置する部分が第２転送チャネルとして機能している。そして、第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂは、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成されたゲート絶縁膜３２を介して静電的に制御し、信号電荷を、第１及び第２転送チャネルを介して交互に、第２導電型（ｎ型）の第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂにそれぞれ転送する。第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂは、それぞれ、表面埋込領域２１ａより高不純物密度の半導体領域である。

第１浮遊拡散領域２３ａには、図２に示すように、図１に示した電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のゲート電極が接続され、第２浮遊拡散領域２３ｂには、電圧読み出し用バッファアンプ８２の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳ１のソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳ１のドレイン電極は、垂直信号線Ｂi1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳ２のソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳ２のドレイン電極は、垂直信号線Ｂi₂に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ１，ＭＳ２が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１，ＭＡ２で増幅された第１浮遊拡散領域２３ａ，第２浮遊拡散領域２３ｂの電位に対応する電流が垂直信号線Ｂ_i1，Ｂ_i2に流れる。

図３（ａ）では、ゲート絶縁膜３２とｐウェル２５との間のフィールド絶縁膜３１として、微細化された集積回路の素子分離に用いられるシャロウ・トレンチ・アイソレーション（ＳＴＩ）構造の埋込絶縁膜（埋込酸化膜）を用いた例を示しているが、フィールド絶縁膜３１としては、素子分離に用いられるＬＯＣＯＳ（Local oxidation of silicon）法と称される選択酸化法により形成されたフィールド酸化膜等他の絶縁膜が利用可能である。

フィールド絶縁膜３１及びゲート絶縁膜３２を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。ゲート絶縁膜３２を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率ε_r（１ＭＨｚでε_r＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率ε_r＝４．４であるＣＶＤ酸化膜膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ₂膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。

ゲート絶縁膜３２上に形成した第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂには、図６のような制御パルス信号を与える。例えば制御パルス信号ＴＸ１＝１Ｖを第１転送ゲート電極１１ａに，制御パルス信号ＴＸ２＝−２Ｖを第２転送ゲート電極１１ｂに与えたとき、電荷収集領域２７中の電子に対する電位障壁が下がり、光により発生した電子は、右下側の第１浮遊拡散領域２３ａに転送される。逆に、制御パルス信号ＴＸ１＝−２Ｖを第１転送ゲート電極１１ａに，制御パルス信号ＴＸ２＝１Ｖを第２転送ゲート電極１１ｂに与えると、光により発生した電子は、左下側の第２浮遊拡散領域２３ｂに転送される。

図３（ｂ）は、図３（ａ）に示した第１の実施の形態に係る高速電荷転送フォトダイオード２の断面構造に対応する空乏化電位Ｖ_pのポテンシャル図を示す。図２において、ｙ方向に沿って測られるｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅を狭くすると図３（ｂ）に示される空乏化電位Ｖ_pの電位井戸の深さが浅くなり、最終的に一定のポテンシャルでしめされる電荷収集領域２７に接続される。このため、図３（ｂ）に示すように、電荷の転送方向(X方向)に沿ってｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅(Y方向の幅)を、階段状に徐々に広げることによって、第１の実施の形態に係る高速電荷転送フォトダイオード２では、X方向に対する空乏化電位Ｖ_pが右側方向の電荷収集領域２７に行くに従い、徐々に大きくなる。これによって、第１の実施の形態に係る高速電荷転送フォトダイオード２では、電荷収集領域２７に向かうX方向への大きな電界が広い範囲で形成される。

第１の実施の形態に係る高速電荷転送フォトダイオード２のＸ方向に沿った転送路のすべての領域で、その電界を一定にするには、次のようにすれば良い。図４には、高速電荷転送フォトダイオード２のｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅と電位井戸との関係を求めた結果を示す。図４において、空乏化電位Ｖ_pとｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅Ｗ＝Ｗ（Ｘ）との関係を、

Ｖ_p＝ｆ（Ｗ） ……（１）

とおく。転送方向（Ｘ方向）への電界を一定にしたい場合、

Ｘ＝ｋＶ_p ……（２）

の関係が成り立つようにすれば良い。ここでｋは定数である。又、電界Ｅは、

Ｅ＝−（ｄＶ_p／ｄＸ） ……（３）

であるので、もし、（２）式が成り立っていれば、

Ｅ＝−１／ｋ ……（４）

となる。つまり、図３（ｂ）に示すように空乏化電位Ｖ_pをＸ方向（電荷の転送方向）に沿って変化させるには、ｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの平面形状を、Ｙ方向（電荷の転送方向と直交する方向）に測った幅Ｗ＝Ｗ（Ｘ）が図２の平面図に示したようにＸ方向に沿って徐々に広くなるＸ方向に依存する形状とすれば良い。

図５に、転送方向のｘ＝０μｍから電荷収集領域２７の端部となるｘ＝６μｍにわたり、一定の比率ΔＬ＝１．４μｍ，３．０μｍ，４．０μｍで、ｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅Ｗ＝Ｗ（Ｘ）をそれぞれ変化させた高速電荷転送フォトダイオード２の平面パターンの形状を示す。図６は、図５に示した平面形状の場合について転送方向に沿ったｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの中心軸上の電界分布と転送方向に沿った電子の発生位置との関係を示し、図７は、転送方向に沿った電子の発生位置と電子の転送に要する時間との関係を示している。図７から、転送方向のｘ＝０μｍからｘ＝６μｍにわたり、１ｎｓ以下の転送時間となり、十分高速であることが分かる。しかし、一定のチャネル幅の増加の比率ΔＬ＝１．４μｍ，３．０μｍ，４．０μｍでｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅Ｗ＝Ｗ（Ｘ）を変化させると図６に示すように、一部に電界の弱い領域が発生することが分かる。

このため、図８では、図５のようにチャネル幅の増加の比率ΔＬ＝一定ではなく、チャネル幅の増加の比率ΔＬ＝ΔＬ（Ｘ）を、Ｘ座標と共に変化させた場合のフォトダイオードの形状を示す。図８のチャネル幅の増加の比率ΔＬ＝ΔＬ（Ｘ）は、図４に示した空乏化電位Ｖ_pとｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅Ｗ＝Ｗ（Ｘ）との関係を考慮して変化させている。よって、図８に示した平面形状の場合は、一定の空乏化電位Ｖ_pの増加率ΔＶ＝０．４Ｖ，０．９Ｖ，０．９Ｖとして、内部電界を一定にするようにしている。

図９は、図８に示した平面形状の場合について、電荷収集領域２７に向かう転送方向に沿ったｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの中心軸上の電界分布と転送方向に沿った電子の発生位置との関係を示し、図１０は、転送方向に沿った電子の発生位置と電子の転送に要する時間との関係を示している。図８に示した平面形状の場合は、内部電界が一定で、全体に高い電界が保持されているとともに、転送時間も、図５の形状に対応する図７に比べて短くなっていることが分かる。図５、図８いずれの場合も、階段のステップ幅ΔＬ／２＝ΔＬ（Ｘ）／２を小さくした方が転送時間が全体的に短くなる傾向にあるが、極端な違いはない。

尚、図２，図５及び図８では、ｙ方向に沿って電荷収集領域２７に向かって測られるｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅Ｗ＝Ｗ（Ｘ）を階段状に離散的に変化させているが、リソグラフィー技術で用いられるマスクパターンとして許されれば、連続的に変化させても良い又。リソグラフィー技術におけるパターンの転写プロセスにおける光学的な効果等のプロセス上の問題に依存して、マスクパターンが階段状であっても現実の仕上がりは、パターンのエッジがぼけるので、連続的なパターンにすることも可能である。特に、図８に示すように、（１）式及び（２）式を満足する曲線に沿って、ｎ型表面埋込領域（第２導電型表面埋込領域）２１ａの幅Ｗ＝Ｗ（Ｘ）を連続的に変化させることが好ましい。

図２に示す第１の実施の形態に係るロックインピクセルにおける電荷転送は電荷収集領域２７に向かって電界で加速されることにより高速に行われて、電荷収集領域２７に収集される。例えば、図１１に示すような光パルスが照射されたとき、制御パルス信号ＴＸ１＝１Ｖの期間に照射された光パルスによる電荷は、電荷収集領域２７から右斜め下側の第１浮遊拡散領域２３ａに転送され、制御パルス信号ＴＸ２＝１Ｖの期間に照射された光パルスによる電荷は、電荷収集領域２７から左斜め下側の第２浮遊拡散領域２３ｂに転送される。

図１１に示すタイミングで、図２に示した第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂを交互に開くと、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂにそれぞれ蓄積される電荷Ｑ₁，Ｑ₂は、それぞれ、

Ｑ₁＝Ｉ_p（Ｔ_o−Ｔ_d） ……（５）
Ｑ₂＝Ｉ_pＴ_d ……（６）

となる。ここで、Ｉpはフォトダイオードで発生する光電流、Ｔdは受信光の遅れ時間、Ｔoは光のパルスの幅である。これより、光パルスの遅れ時間が、

Ｔ_d＝Ｔ₀（Ｑ₂／（Ｑ₁＋Ｑ₂）） ……（７）
により求められる。図１に示した対象物９２までの距離Ｌは、ｃを光速として、

Ｌ＝（ｃ／２）Ｔ_d＝（ｃＴ₀／２）（Ｑ₂／（Ｑ₁＋Ｑ₂）） ……（８）

により求められる。実際には、光パルスを繰り返し投影し、十分な量の蓄積電子を得て、ＳＮＲを高くし、距離分解能を向上させることが好ましい。

本発明の第１の実施の形態では、この様な信号電荷Ｑ₁，Ｑ₂の転送の構造に加えて、アクティブな照明との同期による背景光の影響の低減機能を備えている。即ち、背景光の影響をなくすため、図２の平面図の電荷収集領域２７の下方向に、アクティブな照明との同期動作を行う排出ゲート電極１２を設け、排出ゲート電極１２を介して、背景光電荷は、電荷収集領域２７から吐き出口となる排出ドレイン領域２４に排出される。排出ゲート電極１２には、制御パルス信号ＴＸＤを与え、図１１のタイミング図に示したように、排出ゲート電極１２に加える制御パルス信号ＴＸＤの時間幅を、第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂに加える制御パルス信号ＴＸ１，ＴＸ２の時間幅よりも長くしている。即ち、光パルスが投影されていない期間、制御パルス信号ＴＸＤの電位を高くして、背景光で発生した背景光電荷を排出ドレイン領域２４に吐き出す。制御パルス信号ＴＸ１が第１転送ゲート電極１１ａに、制御パルス信号ＴＸ２が第２転送ゲート電極１１ｂに与えられて、左右に信号電荷の振り分けを行っているときには、排出ゲート電極１２に負の電圧（例えばＴＸＤ＝−２Ｖ）を与えて、電位障壁を形成し、排出ドレイン領域２４に電荷収集領域２７から電荷が転送されないようにしておく。一方、背景光電荷を吐き出すときには、排出ゲート電極１２に高い電位（例えば１Ｖ）を与えて、排出ドレイン領域２４に背景光電荷の転送をしやすくする。

以上説明したように、第１の実施の形態に係るロックインピクセルによれば、排出ゲート電極１２に所定の電圧を印加して、排出ドレイン領域２４に背景光電荷の転送を行い、背景光の影響を抑制できる。背景光が信号に含まれると、光にはショットノイズというのがあるので、背景光電荷があると、そのショットノイズによって、距離計測精度が低下するが、第１の実施の形態に係るロックインピクセルによれば、背景光電荷を有効に排除できるので、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。

更に、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂに電荷収集領域２７から背景光電荷が蓄積されるのが防止でき、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

＜固体撮像装置の動作＞
図１１のタイミング図を用いて、図１に概略構成を示した本発明の第１の実施の形態に係る固体撮像装置（２次元ロックインイメージセンサ）の動作を説明する：
（ａ）図１に示したすべての画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmの、それぞれの第１リセットゲート電極及び第２リセットゲート電極に対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂに蓄積された電荷を第１リセットソース領域及び第２リセットソース領域にそれぞれ吐き出し、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂをリセットする。

（ｂ）その後、光源９１からパルス光を出射し、対象物９２で反射されたパルス光は、それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmのアパ−チャ４２を介して、それぞれの高速電荷転送フォトダイオード２に入射する。これに同期して、すべての画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmのそれぞれの第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂに繰り返しパルスＴＸ１，ＴＸ２を、図１１に示すようなタイミングでいっせいに与えて一定期間動作させる。

（ｃ）その後、光源９１からのパルス光の出射を止め、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂの電圧を電圧読み出し用バッファアンプ８２を用いて外部に読み出す。この読み出しの期間の間、背景光信号により生成された電荷が第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂの取り込まれないようにするために、第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂには負電圧を、排出ゲート電極１２には正の高い電圧を与えておく。

（ｄ）読み出しは、１水平ライン毎に、対応するカラムのノイズ処理回路ＮＣ₁〜ＮＣ_mに読み出し、それぞれのノイズ処理回路ＮＣ₁〜ＮＣ_mにおいて、ノイズキャンセル回路８３及びノイズキャンセル回路８４で、ノイズキャンセルを行った後、水平走査を行う。１水平ラインの選択は、制御信号Ｓを画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内の電圧読み出し用バッファアンプ８２の画素選択用のスイッチングトランジスタＭＳ１，ＭＳ２に与えることで行い、垂直信号に対応する水平ラインの信号が現れる。それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内の電圧読み出し用バッファアンプ８２が発生する固定パターンノイズと１／ｆノイズの低減のため、信号レベルと第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂをリセットしたときのレベルの差を取る回路がノイズキャンセル回路８３及びノイズキャンセル回路８４であり、信号レベルとリセット後のレベルをそれぞれφＳ，φＲでサンプルし、差を求める回路になっている。ノイズキャンセル回路自体は本発明の本質とあまり関わりがないので省略する。

以上説明したように、第１の実施の形態に係る固体撮像装置によれば、高速に電荷転送できる効果に加え、それぞれの画素において、排出ゲート電極１２に所定の電圧を印加して、排出ドレイン領域２４に背景光電荷の転送を行い、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。

更に、第１の実施の形態に係る固体撮像装置によれば、それぞれの画素において、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂへの背景光電荷の蓄積が防止でき、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

＜第１の実施の形態の変形例＞
図２に示したように、第１の実施の形態に係るロックインピクセルにおいては、平面パターン上、第１転送ゲート電極１１ａと第２転送ゲート電極１１ｂがそれぞれ右斜め下方向及び左斜め下方向に配置された２つの転送ゲート電極を有する構造を例示的に示しているが、ロックインピクセルの構造は、図２に示すような平面構造に限定されるものではない。

本発明の第１の実施の形態の変形例に係る固体撮像装置（２次元ロックインイメージセンサ）は、図１２に示すように、画素アレイ部（Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm）と周辺回路部（９４，９５，９６，ＮＣ₁〜ＮＣ_m）とを同一の半導体チップ上に集積化しており、画素アレイ部には、２次元マトリクス状に多数の高速電荷転送フォトダイオード２を備えた単位画素（ロックインピクセル）Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されている点では、図１に示した第１の実施の形態に係る固体撮像装置と同様である。しかしながら、図１３に示すように、ロックインピクセルの構造が異なる。

即ち、図１３に示す第１の実施の形態の変形例に係るロックインピクセルは、転送ゲート電極を１個有する構造である点で、図２に示した第１の実施の形態に係るロックインピクセルとは構造が異なる。図１３では、転送ゲート電極１１ｃにより転送された信号電荷を蓄積する浮遊拡散領域２３ｃが右下側にのみ配置された非対称のトポロジーであり、平面パターン上、排出ゲート電極１２ｂが図１３の縦方向（上下方向）の中心線上に、水平方向を長手方向（ゲート幅方向）として配置されている。排出ゲート電極１２ｂは、背景光が電荷生成領域で生成した背景光電荷を、電荷収集領域２７に収集後、図１３の下方向に排出する。排出ゲート電極１２ｂにより排出された背景光電荷は、図１３の下方向に設けられた排出ドレイン領域２４に受け入れられる。

しかしながら、第１の実施の形態の変形例に係るロックインピクセルは、図１４に示すように、排出ゲート電極１２ｃと転送ゲート電極１１ｄとが、図１４の縦方向（上下方向）の中心線に関して対称に配置されるトポロジーでも構わない。

図１３の右下側には、更に、浮遊拡散領域２３ｃに隣接し、リセットゲート電極（図示省略）と、このリセットゲート電極を介して、浮遊拡散領域２３ｃに対向するリセットソース領域（図示省略）が斜め右下方向に沿って配置されている。浮遊拡散領域２３ｃ、リセットゲート電極及びリセットソース領域とでのリセットトランジスタとなるＭＯＳトランジスタが形成されている。リセットゲート電極に対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、浮遊拡散領域２３ｃに蓄積された電荷をリセットソース領域に吐き出し、浮遊拡散領域２３ｃをリセットする。図１３に示されるように、第1の実施の形態の変形例に係るロックインピクセルにおいては、高速電荷転送フォトダイオード２が生成した信号電荷が電荷収集領域２７の右斜め下方向に転送されるように、平面パターン上、転送ゲート電極１１ｃが、図１３の右斜め下方向において、その転送方向の垂直方向を長手方向（ゲート幅方向）として配置されている。浮遊拡散領域２３ｃには、図１３に示すように、図１２に示した電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡのゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡのソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳのソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳのドレイン電極は、垂直信号線Ｂiに接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる（図１２参照。）。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳが導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡで増幅された浮遊拡散領域２３ｃの電位に対応する電流が垂直信号線Ｂiに流れる。

図１４では、浮遊拡散領域２３ｄに隣接し、リセットゲート電極（図示省略）と、このリセットゲート電極を介して、浮遊拡散領域２３ｄに対向するリセットソース領域（図示省略）が配置されている。浮遊拡散領域２３ｄ、リセットゲート電極及びリセットソース領域とでのリセットトランジスタとなるＭＯＳトランジスタが形成されている。リセットゲート電極に対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、浮遊拡散領域２３ｄに蓄積された電荷をリセットソース領域に吐き出し、浮遊拡散領域２３ｄをリセットする。図１４に示されるように、第１の実施の形態の変形例に係るロックインピクセルにおいては、高速電荷転送フォトダイオード２が生成した信号電荷が電荷収集領域２７を介して垂直方向に転送されるように、平面パターン上、転送ゲート電極１１ｄが、水平方向を長手方向（ゲート幅方向）として電荷収集領域２７の下側に配置されている。浮遊拡散領域２３ｄには、図１４に示すように、図１２に示した電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡのゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡのソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳのソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳのドレイン電極は、垂直信号線Ｂｉに接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる（図１２参照。）。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳが導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡで増幅された浮遊拡散領域２３ｄの電位に対応する電流が垂直信号線Ｂｉに流れる。

ゲート絶縁膜３２上に形成した転送ゲート電極１１ｃ，１１ｄには、図１５のような制御パルス信号を与える。例えば制御パルス信号ＴＸ１＝１Ｖを転送ゲート電極１１ｃ，１１ｄに与えたとき、光により発生した電子は、右下側の浮遊拡散領域２３ｃに転送される。この場合、排出ゲート電極１２ｂ，１２ｃは、背景光が電荷生成領域で生成した背景光電荷を図１３及び図１４の電荷収集領域２７の下方向に排出するように機能するので、背景光の影響を抑えることが可能である。

図１３又は図１４に示すように、１つの転送ゲート電極１１ｃ，１１ｄと１つの排出ゲート電極１２ｂ，１２ｃをもつ場合は、図１５のタイミング図に示すように、２つのフレームで、光パルスの遅れ時間に依存した電荷（図１５のＡ）と、遅れ時間に無関係な電荷（図１５のＢ）に相当する信号を交互に読み出して、距離Ｌの計測を行う。遅れ時間に依存した電荷を検出する場合の電荷ＱAは、

Ｑ_A＝Ｉ_pＴ_d ……（９）

となり、遅れ時間に依存しない電荷ＱBは、

Ｑ_B＝Ｉ_pＴ_o ……（１０）

となるので、これらより、

Ｔ_d＝Ｔ₀（Ｑ_A／Ｑ_B） ……（１１）

となり、両者の電荷の比により、光パルスの遅れ時間が求められ、距離Ｌの計測が行える。

第１の実施の形態の変形例に係るロックインピクセルにおいても、第１の実施の形態の変形例に係るロックインピクセルと同様に、高速に電荷転送できる効果に加え、排出ゲート電極１２ｂ，１２ｃに所定の電圧を印加して、排出ドレイン領域２４ｂ，２４ｃに背景光電荷の転送を行い、アクティブな照明との同期により背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。更に、第１の実施の形態の変形例に係るロックインピクセルによれば、浮遊拡散領域２３ｃ，２３ｄへの背景光電荷の蓄積が防止でき、浮遊拡散領域２３ｃ，２３ｄの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

（第２の実施の形態）
本発明の第２の実施の形態に係る固体撮像装置（２次元ロックインイメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略するが、第２の実施の形態に係る固体撮像装置のそれぞれの画素（ロックインピクセル）Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能するロックインピクセルの構造は、図１６及び図１７（ａ）に示すように、第１の実施の形態に係るロックインピクセルの構造とは高速電荷転送フォトダイオード２の構造が異なる。

図１６の中央に示す遮光膜４１のアパ−チャ４２の直下に、高速電荷転送フォトダイオード２が形成され、平面パターンとして、図１６において遮光膜４１のアパ−チャ４２の下側に電荷収集領域２７が設けられ、この電荷収集領域２７の下側の両側に、高速電荷転送フォトダイオード２が生成した信号電荷を交互に電荷収集領域２７から転送する第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂが斜め方向に分岐して配置されている点では、第１の実施の形態に係るロックインピクセルと同様である。しかしながら、第２の実施の形態に係るロックインピクセルの高速電荷転送フォトダイオード２では、図１６及び図１７に示すように転送方向（Ｘ方向）沿って電荷収集領域２７に向かってｎ型表面埋込領域（第２導電型表面埋込領域）の不純物密度Ｎｄ＝Ｎｄ（Ｘ）を、階段状に徐々に高くして転送方向（Ｘ方向）に向かって電子を加速する方向に電界を発生させている。この加速電界を発生する構造を利用して、電荷転送方向の電界分布をできるだけ広い範囲にわたって一定で大きな値となるようにして高速電荷転送フォトダイオード２を構成している点で第１の実施の形態に係るロックインピクセルとは異なる。

第２の実施の形態に係る高速電荷転送フォトダイオード２では、空乏化電位Ｖpとｎ型表面埋込領域（第２導電型表面埋込領域）の不純物密度Ｎｄ＝Ｎｄ（Ｘ）との関係を、

Ｖ_p＝ｆ（Ｎｄ） ……（１２）

とすれば、（２）式と同様に、

Ｘ＝ｋＶ_p＝ｋｆ（Ｎｄ） ……（１３）

の関係が成り立つようにｎ型表面埋込領域（第２導電型表面埋込領域）の不純物密度Ｎｄ＝Ｎｄ（Ｘ）をコントロールすれば、電荷収集領域２７に向かう転送方向（Ｘ方向）への電界を一定にできる。ここでｋは（２）式と同様に定数である。

第１の実施の形態に係るロックインピクセルと同様であるが、図１６に示すように、第１転送ゲート電極１１ａにより転送された信号電荷を蓄積する第１浮遊拡散領域２３ａが電荷収集領域２７の右下側に、第２転送ゲート電極１１ｂにより転送された信号電荷を蓄積する第２浮遊拡散領域２３ｂが電荷収集領域２７の左下側に配置されている。図１６の右下側には、更に、第１浮遊拡散領域２３ａに隣接し、第１リセットゲート電極（図示省略）と、この第１リセットゲート電極を介して、第１浮遊拡散領域２３ａに対向する第１リセットソース領域（図示省略）が斜め右下方向に沿って配置されている。一方、図１６の左下側には第２浮遊拡散領域２３ｂに隣接し、第２リセットゲート電極（図示省略）と、この第２リセットゲート電極を介して、第２浮遊拡散領域２３ｂに対向する第２リセットソース領域（図示省略）が斜め左下方向に沿って配置されている。第１浮遊拡散領域２３ａ、第１リセットゲート電極及び第１リセットソース領域とで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、第２浮遊拡散領域２３ｂ、第２リセットゲート電極及び第２リセットソース領域とで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれの第１リセットゲート電極及び第２リセットゲート電極に対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂに蓄積された電荷を第１リセットソース領域及び第２リセットソース領域にそれぞれ吐き出し、第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂをリセットする。

第１の実施の形態に係るロックインピクセルと同様であるが、図１６に示されるように、平面パターン上、電荷収集領域２７の下方において、排出ゲート電極１２が図１６の縦方向（上下方向）の中心線上に、水平方向を長手方向（ゲート幅方向）として配置されている。排出ゲート電極１２は、背景光が電荷生成領域で生成した背景光電荷を電荷収集領域２７に収集後、図１６の下方向に電荷収集領域２７から排出する。排出ゲート電極１２により電荷収集領域２７から排出された背景光電荷は、図１６の下方向に設けられた排出ドレイン領域２４に受け入れられる。

図１７（ａ）は図１６に示したロックインピクセルのXVII−XVII方向から見た断面構造であり、図１６の中央の遮光膜４１のアパ−チャ４２の直下に示した高速電荷転送フォトダイオード２は、ｐ型半導体基板（第１導電型半導体層）２０をアノード領域（第１主電極領域）とし、このアノード領域（第１主電極領域）となるｐ型半導体基板（第１導電型半導体層）２０の上部に設けられたカソード領域（第２主電極領域）となる第１のｎ型表面埋込領域（第２導電型表面埋込領域）２１１，第２のｎ型表面埋込領域（第２導電型表面埋込領域）２１２及び第３のｎ型表面埋込領域（第２導電型表面埋込領域）２１３と備えている。

第１の実施の形態に係るロックインピクセルと同様に、第１の実施の形態に係るロックインピクセルにおいては、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３が電荷転送領域として機能するが、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３の直下だけでなく、遮光膜４１の開口部（アパ−チャ）４２の直下に位置する第１導電型半導体層２０が、第２の実施の形態に係る高速電荷転送フォトダイオード２の電荷生成領域として機能するので、図１６及び１７（ａ）において、開口部（アパ−チャ）４２の直下の領域が高速電荷転送フォトダイオード２として定義される。高速電荷転送フォトダイオード２においては、電荷生成領域で生成されたキャリア（電子）は、電荷生成領域の直上の第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３にそれぞれ注入される。

上記のように高速電荷転送フォトダイオード２の領域が定義されので、第２の実施の形態に係るロックインピクセルにおいては、図１７（ｂ）に示した遮光膜４１のアパ−チャ４２の右側の縁を境界として、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３の重畳部分の右側を、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３の重畳部分と同一の重畳した半導体領域からなる電荷収集領域２７を形成している。即ち、図１７（ｂ）のアパ−チャ４２の右側の縁を境界とする、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３の重畳部分の左側が高速電荷転送フォトダイオード２の電荷転送領域となる。

ここで、（１３）式の関係が成り立つように、第２のｎ型表面埋込領域２１２の不純物密度Ｎｄ＝ｎ₂は第１のｎ型表面埋込領域２１１の不純物密度Ｎｄ＝ｎ₁よりも高く、第３のｎ型表面埋込領域２１３の不純物密度Ｎｄ＝ｎ₃は第２のｎ型表面埋込領域２１２の不純物密度Ｎｄ＝ｎ₂よりも高い。図１６及び図１７に示すように転送方向（Ｘ方向）に向かってｎ型表面埋込領域の不純物密度Ｎｄを、ｎ₁，ｎ₂，ｎ₃と階段状に徐々に高くする構造は、複数回のイオン注入により、コントロールすることが可能である。或いは、イオンの阻止能の異なるバッファ膜を介して、１回のイオン注入で、複数回のイオン注入と等価なドーズ量の制御をしても良い。この第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３の上部には、ｐ型ピニング層（第１導電型ピニング層）２２が配置されている。高速電荷転送フォトダイオード２を構成するｐ型半導体基板（第１導電型半導体層）２０は、電荷生成領域として機能するので、不純物密度Ｎｄ＝６×１０¹¹ｃｍ^-3程度以上、２×１０^１５ｃｍ^-3程度以下が好ましい。尚、ｐ型半導体基板２０の代わりに、不純物密度Ｎｄ＝４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下のシリコン基板の上に、不純物密度Ｎｄ＝６×１０¹¹ｃｍ^-3程度以上、２×１０^１５ｃｍ^-3程度以下のシリコンエピタキシャル成長層を形成した構造を採用し、シリコンエピタキシャル成長層を電荷生成領域となる第１導電型半導体領域として用いても良い。第１のｎ型表面埋込領域２１１は、不純物密度Ｎｄ＝２×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度、第２のｎ型表面埋込領域２１２は、不純物密度Ｎｄ＝４×１０¹⁵ｃｍ^-3〜３×１０¹⁷ｃｍ^-3程度、第３のｎ型表面埋込領域２１３は、不純物密度Ｎｄ＝８×１０¹⁵ｃｍ^-3〜６×１０¹⁷ｃｍ^-3程度の比較的低濃度のｎ型半導体領域であり、互いに（１３）式の関係が成り立つようにそれぞれ選定される。より好ましくは、第１のｎ型表面埋込領域２１１は、不純物密度Ｎｄ＝５×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度、第２のｎ型表面埋込領域２１２は、不純物密度Ｎｄ＝１×１０¹⁶ｃｍ^-3〜３×１０¹⁷ｃｍ^-3程度、第３のｎ型表面埋込領域２１３は、不純物密度Ｎｄ＝２×１０¹⁶ｃｍ^-3〜６×１０¹⁷ｃｍ^-3程度の比較的低濃度のｎ型半導体領域として（１３）式の関係が成り立つようにすれば良い。代表的には、例えば、 第１のｎ型表面埋込領域２１１は、不純物密度Ｎｄ＝４×１０^１6ｃｍ^-3程度、第２のｎ型表面埋込領域２１２は、不純物密度Ｎｄ＝８×１０^１6ｃｍ^-3程度、第３のｎ型表面埋込領域２１３は、不純物密度Ｎｄ＝１．６×１０¹⁷ｃｍ^-3程度の値が採用して（１３）式の関係が成り立つようにすることが可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．２〜０．５μｍ程度とすることが可能である。第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３の不純物密度Ｎｄは、複数回のイオン注入により、コントロールすることが可能であるが、実際にはイオンのドーズ量だけでなく、図１７（ａ）に示すように、第２のｎ型表面埋込領域２１２のイオン注入の加速電圧を第１のｎ型表面埋込領域２１１よりも高く、第３のｎ型表面埋込領域２１３のイオン注入の加速電圧を第２のｎ型表面埋込領域２１２よりも高くして、イオンの投影射程を変化させるのが実用上好ましい。ｐ型ピニング層（第１導電型ピニング層）２２は、不純物密度Ｎｄ３×１０¹⁷ｃｍ^-3〜１．５×１０^２０ｃｍ^-3程度の比較的高濃度で、その厚さは２０ｎｍ〜１．０μｍ程度、好ましくは５０ｎｍ〜３００ｎｍ程度とすれば良い。

図１７（ａ）に示したゲート絶縁膜３２は、図１７（ａ）では図示を省略しているが、図１６において遮光膜４１のアパ−チャ４２の下側の左右の第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂの下まで延伸している。図１７（ａ）では、ゲート絶縁膜３２は、遮光膜４１のアパ−チャ４２の直下から図１７（ａ）の右方向（図１６の下方向に相当する。）の排出ゲート電極１２の下まで延伸している状態を示している。図１７（ａ）に示すように、ゲート絶縁膜３２の下には、遮光膜４１のアパ−チャ４２の直下から排出ゲート電極１２の左側端部の直下まで左右に延伸するように第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３が配置されている。即ち、第３のｎ型表面埋込領域２１３の右側部分で定義される電荷収集領域２７の右側に隣接した第１導電型半導体層２０の一部で、排出ゲート電極１２の直下に位置する部分が排出チャネルとして機能している。そして、排出ゲート電極１２は、排出チャネルの電位を、この排出チャネルの上部にそれぞれ形成されたゲート絶縁膜３２を介して静電的に制御し、背景光電荷を、排出チャネルを介して、電荷収集領域２７から第２導電型（ｎ型）の排出ドレイン領域２４に転送する。排出ドレイン領域２４は、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３より高不純物密度Ｎｄの半導体領域である。

図１７（ａ）では図示を省略しているが、図１６の平面図から理解できるように、ゲート絶縁膜３２の下には、アパ−チャ４２の直下から第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂの端部の直下まで第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３が延伸している。即ち、図１６において、電荷収集領域２７となる第３のｎ型表面埋込領域２１３の右下側に隣接した第１導電型半導体層２０の一部で、第１転送ゲート電極１１ａの直下に位置する部分が第１転送チャネルとして機能している。一方、アパ−チャ４２の直下（電荷生成領域の直上）の電荷収集領域２７となる第３のｎ型表面埋込領域２１３の左下側に隣接した第１導電型半導体層２０の他の一部で、第２転送ゲート電極１１ｂの直下に位置する部分が第２転送チャネルとして機能している。そして、第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂは、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成されたゲート絶縁膜３２を介して静電的に制御し、信号電荷を、第１及び第２転送チャネルを介して交互に、電荷収集領域２７から第２導電型（ｎ型）の第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂにそれぞれ転送する。第１浮遊拡散領域２３ａ及び第２浮遊拡散領域２３ｂは、それぞれ、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３より高不純物密度Ｎｄの半導体領域である。

第１浮遊拡散領域２３ａには、図１６に示すように、図１に示した電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のゲート電極が接続され、第２浮遊拡散領域２３ｂには、電圧読み出し用バッファアンプ８２の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳ１のソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳ１のドレイン電極は、垂直信号線Ｂi1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳ２のソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳ２のドレイン電極は、垂直信号線Ｂ_i2に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ１，ＭＳ２が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１，ＭＡ２で増幅された第１浮遊拡散領域２３ａ，第２浮遊拡散領域２３ｂの電位に対応する電流が垂直信号線Ｂ_i1，Ｂ_i2に流れる。

図１７（ａ）では、ゲート絶縁膜３２とｐウェル２５との間のフィールド絶縁膜３１として、微細化された集積回路の素子分離に用いられるシャロウ・トレンチ・アイソレーション（ＳＴＩ）構造の埋込絶縁膜（埋込酸化膜）を用いた例を示しているが、フィールド絶縁膜３１としては、素子分離に用いられるＬＯＣＯＳ法と称される選択酸化法により形成されたフィールド酸化膜等他の絶縁膜が利用可能である。

フィールド絶縁膜３１及びゲート絶縁膜３２を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。ゲート絶縁膜３２を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率ε_r（１ＭＨｚでε_r＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率εr＝４．４であるＣＶＤ酸化膜膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ₂膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。

ゲート絶縁膜３２上に形成した第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂには、第１の実施の形態に係る固体撮像装置で説明したような図６のような制御パルス信号を与える。例えば制御パルス信号ＴＸ１＝１Ｖを第１転送ゲート電極１１ａに，制御パルス信号ＴＸ２＝−２Ｖを第２転送ゲート電極１１ｂに与えたとき、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３中の電子に対する電位障壁が下がり、光により発生した電子は、右下側の第１浮遊拡散領域２３ａに転送される。逆に、制御パルス信号ＴＸ１＝−２Ｖを第１転送ゲート電極１１ａに，制御パルス信号ＴＸ２＝１Ｖを第２転送ゲート電極１１ｂに与えると、光により発生した電子は、左下側の第２浮遊拡散領域２３ｂに転送される。

図１７（ｂ）は、図１７（ａ）に示した第２の実施の形態に係る高速電荷転送フォトダイオード２の断面構造に対応する空乏化電位Ｖ_pのポテンシャル図を示す。図１７（ｂ）に示すように、電荷の転送方向(X方向)に沿って電荷収集領域２７に向かうにしたがい、ｎ型表面埋込領域の不純物密度Ｎｄ＝Ｎｄ（Ｘ）を、階段状に徐々に高くすることによって、（１３）式の関係が近似的に成り立つようにしているので、第２の実施の形態に係る高速電荷転送フォトダイオード２では、X方向に対する空乏化電位Ｖ_pが右側の電荷収集領域２７方向に行くに従い、徐々に大きくなる。これによって、第２の実施の形態に係る高速電荷転送フォトダイオード２では、電荷収集領域２７へ向かうX方向への大きな電界が広い範囲で形成される。

尚、図１６及び図１７では、第１のｎ型表面埋込領域２１１，第２のｎ型表面埋込領域２１２及び第３のｎ型表面埋込領域２１３の３つのｎ型表面埋込領域を設けて、電荷収集領域２７に向かう転送方向（Ｘ方向）に沿ってｎ型表面埋込領域の不純物密度Ｎｄ＝Ｎｄ（Ｘ）を、階段状に徐々に高くする場合を例示的に示したが、３つのｎ型表面埋込領域に限定されるものではない。（１３）式の関係がほぼ近似的に成り立つようにして転送方向（Ｘ方向）に向かって電子を加速する方向に電界を発生させることができるのであれば、ｎ型表面埋込領域の個数は４つ以上でも構わない。

工程が複雑になる問題があるが、転送方向（Ｘ方向）に沿ってｎ型表面埋込領域の個数を増やすことにより、互いに隣接するｎ型表面埋込領域の不純物密度の増加率ΔＮｄをできるだけ小さくして、電荷転送方向の電界分布をできるだけ広い範囲にわたって一定で大きな値となるようにして高速電荷転送フォトダイオード２を構成するのが好ましい。即ち、図１６及び図１７では、ｎ型表面埋込領域の不純物密度Ｎｄ＝Ｎｄ（Ｘ）を階段状に離散的に変化させているが、理想的には、（１２）式及び（１３）式を満足する曲線に沿って、ｎ型表面埋込領域の不純物密度Ｎｄ＝Ｎｄ（Ｘ）を連続的に変化させることが好ましい。不純物密度Ｎｄ＝Ｎｄ（Ｘ）を連続的に変化させるには、イオンの阻止能が連続的に変化するように、厚みが連続的に変化したバッファ膜を介して、イオン注入をすることも有効である。

図１６に示す第２の実施の形態に係るロックインピクセルにおける電荷転送は、第１の実施の形態に係るロックインピクセルと同様に、電荷収集領域２７に向かって電界で加速されることにより高速に行われ、例えば、第１の実施の形態に係る固体撮像装置で説明した図１１に示すような光パルスが照射されたとき、制御パルス信号ＴＸ１＝１Ｖの期間に照射された光パルスによる電荷は、電荷収集領域２７から右斜め下側の第１浮遊拡散領域２３ａに転送され、制御パルス信号ＴＸ２＝１Ｖの期間に照射された光パルスによる電荷は、電荷収集領域２７から左斜め下側の第２浮遊拡散領域２３ｂに転送され、式（８）により、図１に示した対象物９２までの距離Ｌが求められる。本発明の第２の実施の形態では、第１の実施の形態に係る固体撮像装置と同様に、信号電荷Ｑ₁，Ｑ₂の転送の構造に加えて、アクティブな照明との同期による背景光の影響の低減機能を備えている。即ち、背景光の影響をなくすため、図１６の平面図の電荷収集領域２７の下方向に、アクティブな照明との同期動作を行う排出ゲート電極１２を設け、排出ゲート電極１２を介して、背景光電荷は、吐き出口となる排出ドレイン領域２４に排出される。排出ゲート電極１２には、制御パルス信号ＴＸＤを与え、図１１のタイミング図に示したように、排出ゲート電極１２に加える制御パルス信号ＴＸＤの時間幅を、第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂに加える制御パルス信号ＴＸ１，ＴＸ２の時間幅よりも長くしている。即ち、光パルスが投影されていない期間、制御パルス信号ＴＸＤの電位を高くして、背景光で発生した背景光電荷を電荷収集領域２７から排出ドレイン領域２４に吐き出す。制御パルス信号ＴＸ１が第１転送ゲート電極１１ａに、制御パルス信号ＴＸ２が第２転送ゲート電極１１ｂに与えられて、左右に信号電荷の振り分けを行っているときには、排出ゲート電極１２に負の電圧（例えばＴＸＤ＝−２Ｖ）を与えて、電位障壁を形成し、排出ドレイン領域２４に電荷収集領域２７から電荷が転送されないようにしておく。一方、背景光電荷を吐き出すときには、排出ゲート電極１２に高い電位（例えば１Ｖ）を与えて、電荷収集領域２７から排出ドレイン領域２４に背景光電荷の転送をしやすくする。

他は、第１の実施の形態に係るロックインピクセルと実質的に同様であるので、重複した説明を省略するが、第１の実施の形態に係るロックインピクセルと同様に、第２の実施の形態に係るロックインピクセルによっても、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジを達成できる。

又、第２の実施の形態に係るロックインピクセルを画素として構成した場合の２次元アレイによる固体撮像装置においても、第１の実施の形態に係る固体撮像装置と同様に、高速に電荷転送できる効果に加え、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジが達成できる。

（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、図２に示した第１の実施の形態において、電荷収集領域２７の下側の両側に、高速電荷転送フォトダイオード２が生成した信号電荷を電荷収集領域２７に収集後、交互に転送する第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂが斜め方向に分岐して配置し、更に、第１転送ゲート電極１１ａにより転送された信号電荷を蓄積する第１浮遊拡散領域２３ａが右下側に、第２転送ゲート電極１１ｂにより転送された信号電荷を蓄積する第２浮遊拡散領域２３ｂが左下側に配置した構造を例示した。しかし、図２に示した平面構造において、第１浮遊拡散領域２３ａに転送された電荷を更に転送する第３転送ゲート電極及び第２浮遊拡散領域２３ｂに転送された電荷を更に転送する第４転送ゲート電極をそれぞれ、斜め右方向及び斜め左に分岐して配置し、第３転送ゲート電極により転送された信号電荷を蓄積する第３浮遊拡散領域をその右下側に、第４転送ゲート電極により転送された信号電荷を蓄積する第４浮遊拡散領域をその左下側に配置して２段に転送する構造でもよい。図１３，図１４及び図１６等に示した構造でも同様にタンデムに２段で転送する構造を採用可能である。

更に、既に述べた第１及び第２の実施の形態とを組み合わせて、ｎ型表面埋込領域２１ａの幅Ｗ＝Ｗ（Ｘ）を徐々に広くすると同時に、ｎ型表面埋込領域の不純物密度Ｎｄ＝Ｎｄ（Ｘ）を徐々に高くして、両者の相乗効果により、転送方向（Ｘ方向）に向かって電子を加速する方向に電界を発生させ、これを利用して、電荷転送方向の電界分布をできるだけ広い範囲にわたって一定で大きな値となるようにしていも良い。

更に、既に述べた第１及び第２の実施の形態の説明では、アクティブな照明との同期による背景光の影響の低減機能を備えた固体撮像装置について例示的に説明したが、目的とする固体撮像装置の仕様等の要請によっては、排出ゲート電極１２，１２ｂ，１２ｃを省略して、アクティブな照明との同期による背景光の影響の低減機能を有さないようにすることも可能である。

更に、既に述べた第１及び第２の実施の形態の説明では、ＴＯＦ距離画像センサについて例示的に説明したが、本発明の高速電荷転送フォトダイオード２は、ＴＯＦ距離画像センサ以外に、染色した生体細胞からの蛍光や蛍光寿命を測定するバイオイメージング用固体撮像装置や各種の計測を行う時間相関イメージセンサ等の種々の固体撮像装置に適用可能である。蛍光の測定は、特開２００８−１０３６４７号に記載されているのと同様に、対象物で反射した励起光パルスと、この励起光パルスを受けて対象物から発生した蛍光とを本発明の固体撮像装置で測定し、励起光パルスの立ち下がり後の一定期間において信号電荷を選択的にｎ型表面埋込領域から浮遊拡散領域へ転送し、励起光照射時においてはｎ型表面埋込領域から電荷を排出ドレイン領域に排出するようにすれば良い。或いは、特開２００８−１０３６４７号に記載されているのと同様に、対象物で反射した励起光パルスと、この励起光パルスを受けて対象物から発生した蛍光とを本発明の固体撮像装置で測定し、励起光パルスの立ち下がり後の第１の期間内において信号電荷の一部をｎ型表面埋込領域から浮遊拡散領域へ転送し、浮遊拡散領域に蓄積した信号電荷を第１の蓄積電荷量として読み出し、第１の期間後の第２の期間において信号電荷の他の一部をｎ型表面埋込領域から浮遊拡散領域へ転送し、浮遊拡散領域に蓄積した信号電荷を第２の蓄積電荷量として読み出し、第１及び第２の蓄積電荷量の比から、蛍光の寿命を測定するようにすれば良い。

更に、既に述べた第１及び第２の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。

その他の実施の形態に係る固体撮像装置（２次元ロックインイメージセンサ）として、図１８に示すように、画素アレイ部（Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm）と周辺回路部（９４，９５，９６，ＮＣ₁〜ＮＣ_m）とを同一の半導体チップ上に集積化し、画素アレイ部には、２次元マトリクス状に多数の高速電荷転送フォトダイオード２を備えた単位画素（ロックインピクセル）Ｘ_ijが配列した構成も採用可能である。図１８に示す固体撮像装置は、基本的には図１に示した第１の実施の形態に係る固体撮像装置と同様であるが、図１９に示すように、ロックインピクセルの構造が異なる。即ち、図１９に示すように、中央に示す遮光膜４１の矩形のアパ−チャ４２の下側の辺に電荷蓄積ゲート１３を設けて、アパ−チャ４２の直下の電荷生成領域で生成されたキャリア（電子）を一旦、ｎ型表面埋込領域２１ａとは分離したｎ型の浮遊拡散領域である電荷収集領域２７に蓄積した後、第１転送ゲート電極１１ａ及び第２転送ゲート電極１１ｂに制御パルス信号を与えて、電荷収集領域２７に蓄積したキャリア（電子）を右下側の第１浮遊拡散領域２３ａ及び左下側の第２浮遊拡散領域２３ｂに交互に転送するようにしても良い。電荷蓄積ゲート１３には図１８に示すように、タイミング制御回路から電荷蓄積信号ＴＸ３が印加される。

又、既に述べた第１及び第２の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）としてのＴＯＦ型距離画像センサを例示的に説明したが、本発明のロックインピクセルは２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数のロックインピクセルを１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。

この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る固体撮像装置（２次元ロックインイメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。 本発明の第１の実施の形態に係る固体撮像装置の画素（ロックインピクセル）の構成を説明する概略的な平面図である。 図３（ａ）は、図２のIII−III方向から見た模式的な断面図で、図３（ｂ）は、図３（ａ）に対応するポテンシャル図である。 本発明の第１の実施の形態に係る高速電荷転送フォトダイオードのｎ型表面埋込領域の空乏化電位Ｖ_pとｎ型表面埋込領域の幅Ｗ＝Ｗ（Ｘ）との関係を示す図である。 本発明の第１の実施の形態に係る高速電荷転送フォトダイオードにおいて、転送方向のｘ＝０μｍからｘ＝６μｍにわたり、一定の比率ΔＬ＝１．４μｍ，３．０μｍ，４．０μｍで、ｎ型表面埋込領域の幅Ｗ＝Ｗ（Ｘ）をそれぞれ変化させた平面パターンの形状を説明する模式図である。 図５に示したｎ型表面埋込領域の平面形状の場合において、転送方向に沿ったｎ型表面埋込領域の中心軸上の電界分布と転送方向に沿った電子の発生位置との関係を示す図である。 図５に示したｎ型表面埋込領域の平面形状の場合において、転送方向に沿った電子の発生位置と電子の転送に要する時間との関係を示す図である。 本発明の第１の実施の形態に係る高速電荷転送フォトダイオードにおいて、チャネル幅の増加の比率ΔＬ＝ΔＬ（Ｘ）を、Ｘ座標と共に変化させた場合のｎ型表面埋込領域の平面パターンの形状を説明する模式図である。 図８に示したｎ型表面埋込領域の平面形状の場合において、転送方向に沿ったｎ型表面埋込領域の中心軸上の電界分布と転送方向に沿った電子の発生位置との関係を示す図である。 図８に示したｎ型表面埋込領域の平面形状の場合において、転送方向に沿った電子の発生位置と電子の転送に要する時間との関係を示す図である。 第１の実施の形態に係るロックインピクセルの受光ゲート電極に入射するパルス光と、第１転送ゲート電極、第２転送ゲート電極及び排出ゲート電極に印加する制御パルス信号との動作タイミングの関係を説明するタイミングチャートである。 本発明の第１の実施の形態の変形例に係る固体撮像装置（２次元ロックインイメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。 本発明の第１の実施の形態の変形例に係る固体撮像装置の画素の一部となるロックインピクセルの構成を説明する概略的な平面図である。 本発明の第１の実施の形態の変形例に係る固体撮像装置の画素の一部となるロックインピクセルの他の構成を説明する概略的な平面図である。 本発明の第１の実施の形態の変形例に係るロックインピクセルの受光ゲート電極に入射するパルス光と、第１転送ゲート電極、第２転送ゲート電極及び排出ゲート電極に印加する制御パルス信号との動作タイミングの関係を説明するタイミングチャートである。 本発明の第２の実施の形態に係る固体撮像装置の画素（ロックインピクセル）の構成を説明する概略的な平面図である。 図１７（ａ）は、図１６のXVII−XVII方向から見た模式的な断面図で、図１７（ｂ）は、図１７（ａ）に対応するポテンシャル図である。 本発明の他の実施の形態に係る固体撮像装置（２次元ロックインイメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。 図１８に示した他の実施の形態に係る固体撮像装置の画素（ロックインピクセル）の構成を説明する概略的な平面図である。

符号の説明

Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm…画素（ロックインピクセル）
２…高速電荷転送フォトダイオード
１１ａ…第１転送ゲート電極
１１ｂ…第２転送ゲート電極
１１ｃ，１１ｄ…転送ゲート電極
１２，１２ｂ，１２ｃ…排出ゲート電極
１３…電荷蓄積ゲート
２０…第１導電型半導体層
２１ａ…ｎ型表面埋込領域
２２…ｐ型ピニング層（第１導電型ピニング層）
２３ａ…第１浮遊拡散領域
２３ｂ…第２浮遊拡散領域
２３ｃ，２３ｄ…浮遊拡散領域
２４，２４ｂ，２４ｃ…排出ドレイン領域
２５…ｐウェル
２７…電荷収集領域
３１…フィールド絶縁膜
３２…ゲート絶縁膜
４１…遮光膜
８１…ＴＯＦ画素回路
８２…電圧読み出し用バッファアンプ
８３…ノイズキャンセル回路
８４…ノイズキャンセル回路
９１…光源
９２…対象物
９４…タイミング制御回路
９５…垂直走査回路
９６…水平シフトレジスタ
２１１…第１のｎ型表面埋込領域
２１２…第２のｎ型表面埋込領域
２１３…第３のｎ型表面埋込領域

Claims (11)

1. 高速電荷転送フォトダイオードを２次元マトリクス状に配列し、各高速電荷転送フォトダイオードが水平シフトシフトレジスタ及び垂直シフトレジスタを用いて２次元アクセスされる固体撮像装置に用いられる高速電荷転送フォトダイオードであって、
   電荷生成領域として機能する第１導電型半導体層と、
   該半導体層の上部の一部に選択的に埋め込まれ、前記電荷生成領域で生成された電荷の電荷転送領域として機能する第２導電型表面埋込領域とを備え、
   前記半導体層の表面に平行な面内において定義された前記表面埋込領域の特定方向を前記電荷の電荷転送方向とし、該電荷転送方向に対し垂直方向に測った前記表面埋込領域の幅を前記電荷転送方向に沿ってステップ状に増大させ、
   該ステップ状に増大させる前記表面埋込領域の幅の増加率を前記荷転送方向に沿って増大させることにより、前記表面埋込領域の幅の変化の関数として表される前記表面埋込領域中の空乏化電位が、前記関数の前記転送方向への距離による１次微分係数が一定となるようにして、
   前記電荷転送方向の電界分布を一定にするように設定されていることを特徴とする高速電荷転送フォトダイオード。
2. ロックインピクセルを２次元マトリクス状に配列し、各ロックインピクセルが水平シフトレジスタ及び垂直シフトレジスタを用いて２次元アクセスされる固体撮像装置に用いられる２次元アクセスする固体撮像装置において、対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換し、該信号電荷を電荷転送領域に注入する高速電荷転送フォトダイオードと、前記電荷転送領域に接続し、前記電荷転送領域と同一の半導体領域からなる電荷収集領域と、前記電荷収集領域と同一の半導体領域からなる第１及び第２転送チャネルの電位を該第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記電荷生成領域において生成した信号電荷を前記電荷収集領域に収集後、前記第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、前記第１及び第２転送ゲート電極により転送された前記信号電荷を、順次それぞれ蓄積する第１及び第２浮遊拡散領域とを備えるロックインピクセルであって、前記高速電荷転送フォトダイオードが、
   前記電荷生成領域として機能する第１導電型半導体層と、
   該半導体層の上部の一部に選択的に埋め込まれ、前記信号電荷を転送する前記電荷転送領域として機能する第２導電型表面埋込領域とを備え、
   前記半導体層の表面に平行な面内において定義された前記表面埋込領域の特定方向を前記電荷の電荷転送方向とし、該電荷転送方向に対し垂直方向に測った前記表面埋込領域の幅を前記電荷転送方向に沿ってステップ状に増大させ、
   該ステップ状に増大させる前記表面埋込領域の幅の増加率を前記荷転送方向に沿って増大させることにより、前記表面埋込領域の幅の変化の関数として表される前記表面埋込領域中の空乏化電位が、前記関数の前記転送方向への距離による１次微分係数が一定となるようにして、前記電荷転送方向の電界分布を一定にするように設定されており、
   前記第１及び第２転送ゲート電極に、前記パルス光と同期して、順次制御パルス信号を与えて動作させることにより、前記第１及び第２浮遊拡散領域に蓄積された電荷の配分比から前記対象物までの距離を測定することを特徴とするロックインピクセル。
3. 前記電荷収集領域と同一の半導体領域からなる排出チャネルの電位を該排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光して前記電荷生成領域が生成した背景光電荷を前記電荷収集領域に収集後、排出する排出ゲート電極と、
   前記排出ゲート電極により排出された前記背景光電荷を受け入れる排出ドレイン領域とを更に備え、前記第１、第２転送ゲート電極及び前記排出ゲート電極に、前記パルス光と同期して、順次制御パルス信号を与えて動作させることにより、前記第１及び第２浮遊拡散領域に蓄積された電荷の配分比から前記対象物までの距離を測定することを特徴とする請求項２に記載のロックインピクセル。
4. 前記排出ゲート電極に加える制御パルス信号の時間幅が、前記第１及び第２転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項３に記載のロックインピクセル。
5. 対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換し、該信号電荷を電荷転送領域に注入する高速電荷転送フォトダイオードと、前記電荷転送領域に接続し、前記電荷転送領域と同一の半導体領域からなる電荷収集領域と、前記電荷収集領域と同一の半導体領域からなる第１及び第２転送チャネルの電位を該第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記電荷生成領域において生成した信号電荷を前記電荷収集領域に収集後、前記第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、前記第１及び第２転送ゲート電極により転送された前記信号電荷を、順次それぞれ蓄積する第１及び第２浮遊拡散領域とを備えるロックインピクセルを１次元方向に配列した固体撮像装置であって、前記高速電荷転送フォトダイオードが、
   前記電荷生成領域として機能する第１導電型半導体層と、
   該半導体層の上部の一部に選択的に埋め込まれ、前記信号電荷を転送する前記電荷転送領域として機能する第２導電型表面埋込領域とを備え、
   前記半導体層の表面に平行な面内において定義された前記表面埋込領域の特定方向を前記電荷の電荷転送方向とし、該電荷転送方向に対し垂直方向に測った前記表面埋込領域の幅を前記電荷転送方向に沿ってステップ状に増大させ、
   該ステップ状に増大させる前記表面埋込領域の幅の増加率を前記荷転送方向に沿って増大させることにより、前記表面埋込領域の幅の変化の関数として表される前記表面埋込領域中の空乏化電位が、前記関数の前記転送方向への距離による１次微分係数が一定となるようにして前記電荷転送方向の電界分布を一定にするように設定され、
   前記パルス光と同期して、すべてのロックインピクセルの前記第１及び第２転送ゲート電極に順次制御パルス信号を与え、それぞれのロックインピクセルにおいて、前記第１及び第２浮遊拡散領域に蓄積された電荷の配分比から前記対象物までの距離を測定することを特徴とする固体撮像装置。
6. 前記ロックインピクセルのそれぞれが、
   前記電荷収集領域と同一の半導体領域からなる排出チャネルの電位を該排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光して前記電荷生成領域が生成した背景光電荷を前記電荷収集領域に収集後排出する排出ゲート電極と、
   前記排出ゲート電極により排出された前記背景光電荷を受け入れる排出ドレイン領域とを更に備え、前記第１、第２転送ゲート電極及び前記排出ゲート電極に、前記パルス光と同期して、順次制御パルス信号を与えて動作させることにより、前記第１及び第２浮遊拡散領域に蓄積された電荷の配分比から前記対象物までの距離を測定することを特徴とする請求項５に記載の固体撮像装置。
7. 対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換し、該信号電荷を電荷転送領域に注入する高速電荷転送フォトダイオードと、前記電荷転送領域に接続し、前記電荷転送領域と同一の半導体領域からなる電荷収集領域と、前記電荷収集領域と同一の半導体領域からなる第１及び第２転送チャネルの電位を該第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記電荷生成領域において生成した信号電荷を前記電荷収集領域に収集後、前記第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、前記第１及び第２転送ゲート電極により転送された前記信号電荷を、順次それぞれ蓄積する第１及び第２浮遊拡散領域とを備えるロックインピクセルを２次元マトリクス状に配列した固体撮像装置であって、前記高速電荷転送フォトダイオードが、
   前記電荷生成領域として機能する第１導電型半導体層と、
   該半導体層の上部の一部に選択的に埋め込まれ、前記信号電荷を転送する前記電荷転送領域として機能する第２導電型表面埋込領域とを備え、
   前記半導体層の表面に平行な面内において定義された前記表面埋込領域の特定方向を前記電荷の電荷転送方向とし、該電荷転送方向に対し垂直方向に測った前記表面埋込領域の幅を前記電荷転送方向に沿ってステップ状に増大させ、
   該ステップ状に増大させる前記表面埋込領域の幅の増加率を前記荷転送方向に沿って増大させることにより、前記表面埋込領域の幅の変化の関数として表される前記表面埋込領域中の空乏化電位が、前記関数の前記転送方向への距離による１次微分係数が一定となるようにして前記電荷転送方向の電界分布を一定にするように設定され、前記パルス光と同期して、すべてのロックインピクセルの前記第１及び第２転送ゲート電極に順次制御パルス信号を与え、それぞれのロックインピクセルにおいて、前記第１及び第２浮遊拡散領域に蓄積された電荷の配分比から前記対象物までの距離を測定し、全ロックインピクセルを２次元アクセスし、前記測定された距離に対応する２次元画像を得ることを特徴とする固体撮像装置。
8. 前記ロックインピクセルのそれぞれが、
   前記電荷収集領域と同一の半導体領域からなる排出チャネルの電位を該排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光して前記電荷生成領域が生成した背景光電荷を前記電荷収集領域に収集後排出する排出ゲート電極と、前記排出ゲート電極により排出された前記背景光電荷を受け入れる排出ドレイン領域とを更に備え、前記パルス光と同期して、すべてのロックインピクセルの前記第１、第２転送ゲート電極及び前記排出ゲート電極に、順次制御パルス信号を与え、それぞれのロックインピクセルにおいて、前記第１及び第２浮遊拡散領域に蓄積された電荷の配分比から前記対象物までの距離を測定し、全ロックインピクセルを２次元アクセスし、前記測定された距離に対応する２次元画像を得ることを特徴とする請求項７に記載の固体撮像装置。
9. 前記排出ゲート電極に加える制御パルス信号の時間幅が、前記第１及び第２転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項５〜８のいずれか１項に記載の固体撮像装置。
10. 前記光信号は対象物で反射した励起光パルスと、該励起光パルスを受けて前記対象物から発生した蛍光とを含み、前記励起光パルスの立ち下がり後の一定期間において前記信号電荷を選択的に前記表面埋込領域から前記第１及び第２浮遊拡散領域へ転送し、
    前記励起光照射時においては前記表面埋込領域から電荷を前記排出ドレイン領域に排出することを特徴とする請求項６又は８に記載の固体撮像装置。
11. 前記光信号は対象物で反射した励起光パルスと、該励起光パルスを受けて前記対象物から発生した蛍光とを含み、前記励起光パルスの立ち下がり後の第１の期間内において前記信号電荷の一部を前記表面埋込領域から前記第１及び第２浮遊拡散領域へ転送し、前記第１及び第２浮遊拡散領域に蓄積した前記信号電荷を第１の蓄積電荷量として読み出し、
    前記第１の期間後の第２の期間において前記信号電荷の他の一部を前記表面埋込領域から前記第１及び第２浮遊拡散領域へ転送し、前記第１及び第２浮遊拡散領域に蓄積した前記信号電荷を第２の蓄積電荷量として読み出し、
    前記第１及び第２の蓄積電荷量の比から、前記蛍光の寿命を測定することを特徴とする請求項６又は８に記載の固体撮像装置。

Images