JP5110520B2 - 半導体測距素子及び固体撮像装置 - Google Patents

Description

本発明は半導体測距素子及び半導体測距素子を１次元及び２次元配列した固体撮像装置に関する。

Ｒ．宮川（R. Miyagawa)他１名，「ＣＣＤを用いた距離測定センサ（CCD-based range-finding sensor），米国電子電気学会（IEEE）トランズアクション・オン・エレクトロン・デバイセス(Ｔransaction on Electron Devices）,米国，１９９７年１０月，第４４巻，第１０号， ｐ．１６４８−１６５２に記載のように、１９９７年に発表されたＣＣＤを用いた１次元の距離画像センサを発端とし、光の飛行時間を用いて距離画像を取得する光飛行時間型（ＴＯＦ）型距離センサの開発が多方面で進んでいる。

しかしながら、現在実現されているＴＯＦ型距離センサの解像度は、２万画素以内程度に留まっている。又、ＣＣＤを用いた方式の場合、画素数が大きくなると画素の駆動が難しくなり、ＣＭＯＳとＣＣＤの混在プロセスを用いた方式では、製作コストが高くなる。

一方、参照して本明細書に繰り込む特開２００４−２９４４２０号公報に記載のように、本発明者の一人は、高感度化に有効で且つ電荷転送を高速に行うＣＭＯＳ技術に基づく手法を既に提案している。

しかし従来のＴＯＦ型距離画像センサは、背景光の影響を有効に低減できないものであった。背景光が信号に含まれると、光にはショットノイズがあるので、背景光によるバイアス電荷があると、そのショットノイズによって、距離計測精度が低下する。又、例えば、もし、光飛行時間型（ＴＯＦ）型距離センサの浮遊ドレイン領域に、１００００電子溜められるとしたときに、背景電荷が５０００個分占められたとすると、信号電荷分としては、５０００個分しか溜められないことになり、ダイナミックレンジが減る。ダイナミックレンジが、信号との最大値と、ノイズレベルということで表されたとすればノイズが増えることによってもダイナミックレンジが減る。

本発明は、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジを有したＴＯＦ型半導体測距素子及びこのＴＯＦ型半導体測距素子を１次元及び２次元配列したＴＯＦ型固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の第１の態様は、（イ）対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換する半導体光電変換素子と、（ロ）電荷生成領域と同一の半導体領域からなる第１及び第２転送チャネルの電位をこの第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成領域において生成した信号電荷を、第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、（ハ）第１及び第２転送ゲート電極により転送された信号電荷を、順次それぞれ蓄積する第１及び第２浮遊ドレイン領域と、（ニ）電荷生成領域と同一の半導体領域からなる第１排出チャネルの電位をこの第１排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光が電荷生成領域で生成した背景光電荷を排出する第１排出ゲート電極と、（ホ）第１排出ゲート電極により排出された背景光電荷を受け入れる第１排出ドレイン領域とを備える半導体測距素子であることを要旨とする。そして、この半導体測距素子は、第１、第２転送ゲート電極及び第１排出ゲート電極に、パルス光と同期して、順次制御パルス信号を与えて動作させることにより、第１及び第２浮遊ドレイン領域に蓄積された電荷の配分比から対象物までの距離を測定することを特徴とする。ここで、「絶縁膜」としては、シリコン酸化膜（ＳｉＯ₂膜）が好適であるが、シリコン酸化膜（ＳｉＯ₂膜）以外の種々の絶縁膜の使用を妨げるものではない。即ち、第１及び第２転送ゲート電極は、より一般的には、種々の絶縁膜を有する絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしている。例えば、シリコン酸化膜（ＳｉＯ₂膜）／シリコン窒化膜（Ｓｉ₃Ｎ₄膜）／シリコン酸化膜（ＳｉＯ₂膜）の３層積層膜からなるＯＮＯ膜とすれば、比誘電率ε_r＝５〜５．５と同程度が得られる。更に、ε_r＝６であるストロンチウム酸化物（ＳｒＯ）膜、ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜、ε_r＝８〜１１であるアルミニウム酸化物（Ａｌ₂Ｏ₃）膜、ε_r＝１０であるマグネシウム酸化物（ＭｇＯ）膜、ε_r＝１６〜１７であるイットリウム酸化物（Ｙ₂Ｏ₃）膜、ε_r＝２２〜２３であるハフニウム酸化物（ＨｆＯ₂）膜、ε_r＝２２〜２３であるジルコニウム酸化物（ＺｒＯ₂）膜、ε_r＝２５〜２７であるタンタル酸化物（Ｔａ₂Ｏ₅）膜、ε_r＝４０であるビスマス酸化物（Ｂｉ₂Ｏ₃）膜のいずれか一つの単層膜或いはこれらの複数を積層した複合膜がＭＩＳトランジスタのゲート絶縁膜として使用可能である。Ｔａ₂Ｏ₅やＢｉ₂Ｏ₃は多結晶シリコンとの界面における熱的安定性に欠ける（尚、ここで例示したそれぞれの比誘電率ε_rの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更に、シリコン酸化膜とこれらの複合膜のゲート絶縁膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率ε_rが５〜６以上の材料を含むゲート絶縁膜が好ましい。但し、複合膜の場合はゲート絶縁膜全体として測定される実効的な比誘電率ε_reffが５〜６以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなるゲート絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物がゲート絶縁膜として使用可能である。尚、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ₃）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ₃）等も高誘電率のゲート絶縁膜して使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。

本発明の第２の態様は、（イ）対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換する半導体光電変換素子と、（ロ）電荷生成領域と同一の半導体領域からなる第１及び第２転送チャネルの電位をこの第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成領域において生成した信号電荷を、第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、（ハ）第１及び第２転送ゲート電極により転送された信号電荷を、順次それぞれ蓄積する第１及び第２浮遊ドレイン領域と、（ニ）電荷生成領域と同一の半導体領域からなる第１排出チャネルの電位をこの第１排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光が電荷生成領域で生成した背景光電荷を排出する第１排出ゲート電極と、（ホ）第１排出ゲート電極により排出された背景光電荷を受け入れる第１排出ドレイン領域とを備える画素を１次元方向に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置は、パルス光と同期して、すべての画素の第１、第２転送ゲート電極及び第１排出ゲート電極に、順次制御パルス信号を与え、それぞれの画素において、第１及び第２浮遊ドレイン領域に蓄積された電荷の配分比から対象物までの距離を測定することを特徴とする。

本発明の第３の態様は、（イ）対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換する半導体光電変換素子と、（ロ）電荷生成領域と同一の半導体領域からなる第１及び第２転送チャネルの電位をこの第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、電荷生成領域において生成した信号電荷を、第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、（ハ）第１及び第２転送ゲート電極により転送された信号電荷を、順次それぞれ蓄積する第１及び第２浮遊ドレイン領域と、（ニ）電荷生成領域と同一の半導体領域からなる第１排出チャネルの電位をこの第１排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光が電荷生成領域で生成した背景光電荷を排出する第１排出ゲート電極と、（ホ）第１排出ゲート電極により排出された背景光電荷を受け入れる第１排出ドレイン領域とを備える画素を２次元マトリクス状に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置は、パルス光と同期して、すべての画素の第１、第２転送ゲート電極及び第１排出ゲート電極に、順次制御パルス信号を与え、それぞれの画素において、第１及び第２浮遊ドレイン領域に蓄積された電荷の配分比から対象物までの距離を測定し、全画素を２次元アクセスし、測定された距離に対応する２次元画像を得ることを特徴とする。

図１は、本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。 図２は、本発明の第１の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図である。 図３は、図２のＡ−Ａ方向から見た模式的な断面図である。 図４は、図２のＢ−Ｂ方向から見た模式的な断面図である。 図５は、制御パルス信号ＴＸ１＝１Ｖを第１転送ゲート電極に，制御パルス信号ＴＸ２＝−２Ｖを第２転送ゲート電極に与えたときの表面埋込領域中の電位分布と第１浮遊ドレイン領域への信号電荷の転送の様子を説明する模式図である。 図６は、第１の実施の形態に係る半導体測距素子の受光ゲート電極に入射するパルス光と、第１転送ゲート電極及び第２転送ゲート電極に印加する制御パルス信号との動作タイミングの関係を説明するタイミングチャートである。 図７は、図１に示した第１の実施の形態に係る固体撮像装置の動作を説明するタイミングチャートである。 図８は、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図（その１）である。 図９は、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図（その２）である。 図１０は、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図（その３）である。 図１１は、本発明の第１の実施の形態の変形例に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図である。 図１２は、本発明の第２の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図である。 図１３は、第２の実施の形態に係る半導体測距素子の受光ゲート電極に入射するパルス光と、第１転送ゲート電極、第２転送ゲート電極及び第３転送ゲート電極に印加する制御パルス信号との動作タイミングの関係を説明するタイミングチャートである。 図１４は、本発明の第３の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の概略構成を説明する模式的な断面図である。 図１５は、本発明の第４の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の概略構成を説明する模式的な断面図である。 図１６は、本発明の他の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の概略構成を説明する模式的な断面図である。

次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、以下に示す第１〜第４の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部（Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm）と周辺回路部（９４，９５，９６，ＮＣ₁〜ＮＣ_m）とを同一の半導体チップ上に集積化している。画素アレイ部には、２次元マトリクス状に多数の単位画素Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部の上辺部にはタイミング制御回路９４が、下辺部には水平シフトレジスタ９６が。それぞれ画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm方向に沿って設けられ、画素アレイ部の左辺部には画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nm方向に沿って垂直シフトレジスタ及び垂直走査回路９５が設けられている。単位画素Ｘ_njに内部構造を例示したように、それぞれの単位画素Ｘ_ijは、フォトダイオード（ＰＤ）、電荷電圧変換回路、積分器、電圧制御パルス遅延回路を備えるＴＯＦ画素回路８１及び電圧読み出し用バッファアンプ８２からなる。これらのタイミング制御回路９４及び水平シフトレジスタ９６及び垂直シフトレジスタ及び垂直走査回路９５によって画素アレイ部内の単位画素Ｘ_ijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm単位で垂直方向に走査することにより、各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmの画素信号を各画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；・・・・・；Ｘ_1j〜Ｘ_nj；・・・・・；Ｘ_1m〜Ｘ_nm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。

各単位画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmからの信号読みだしについては、おおむね通常のＣＭＯＳイメージセンサと同様である。但し、各単位画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmのそれぞれのフォトダイオードからの電荷転送させるための制御信号ＴＸ１（φ１）、ＴＸ２（φ２）は、タイミング制御回路９４から全画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmに同時に与えられ、しかも高い周波数の信号であるので、その期間には、スイッチングノイズが発生する。したがって画素部からの信号読みだしは、ノイズ処理回路ＮＣ₁〜ＮＣ_mによる処理が終了した後に読みだし期間を設けて行う。

第１の実施の形態に係る固体撮像装置（ＴＯＦ距離画像センサ）のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１の物理的構造を説明するための平面図の一例を、図２に示す。図２の中央に示す受光ゲート電極１１の直下に、半導体光電変換素子が形成され、受光ゲート電極１１の両側に、半導体光電変換素子が生成した信号電荷を交互に左右に転送する第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂが配置されている。

図１の光源９１から繰り返し制御パルス信号として照射された光は、対象物９２で反射され、図２の受光ゲート電極１１の周辺を周回する一点鎖線で示した遮光膜（図３には遮光膜４１が示されている。）の開口部４２を介して半導体光電変換素子に入射する。即ち、半導体光電変換素子は、遮光膜４１の開口部４２を介して入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。

更に、図２に示すように、第１転送ゲート電極１６ａにより転送された信号電荷を蓄積する第１浮遊ドレイン領域２３ａが右側に、第２転送ゲート電極１６ｂにより転送された信号電荷を蓄積する第２浮遊ドレイン領域２３ｂが左側に配置されている。図２の右側には、更に、第１浮遊ドレイン領域２３ａに隣接し、第１リセットゲート電極１３ａと、この第１リセットゲート電極１３ａを介して、第１浮遊ドレイン領域２３ａに対向する第１リセットソース領域２４ａが配置されている。一方、図２の左側には第２浮遊ドレイン領域２３ｂに隣接し、第２リセットゲート電極１３ｂと、この第２リセットゲート電極１３ｂを介して、第２浮遊ドレイン領域２３ｂに対向する第２リセットソース領域２４ｂが更に配置されている。第１浮遊ドレイン領域２３ａ、第１リセットゲート電極１３ａ及び第１リセットソース領域２４ａとで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、第２浮遊ドレイン領域２３ｂ、第２リセットゲート電極１３ｂ及び第２リセットソース領域２４ｂとで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれの第１リセットゲート電極１３ａ及び第２リセットゲート電極１３Ｂに対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂに蓄積された電荷を第１リセットソース領域２４ａ及び第２リセットソース領域２４ｂにそれぞれ吐き出し、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂをリセットする。

図２に示されるように、第１の実施の形態に係る半導体測距素子においては、半導体光電変換素子が生成した信号電荷が互いに反対方向（左右方向）に転送されるように、平面パターン上、第１転送ゲート電極１６ａと第２転送ゲート電極１６ｂのそれぞれの中心線（図示省略）が、図２の横方向（左右方向）に同一直線Ａ−Ａ上に配置されている。そして、信号電荷の転送方向に直交する方向（図２において、上下方向）に測った第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂのそれぞれの幅が、直交する方向に測った受光ゲート電極１１の幅よりも狭くすることにより、受光ゲート電極１１の直下の受光部の面積を大きくしても、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによる信号電荷の完全転送が行えるようにしている。

信号電荷の転送方向と直交する方向に沿って、コの字型の第１排出ゲート電極１２ａと第２排出ゲート電極１２ｂとが対向配置されている。即ち、図２に示されるように、平面パターン上、第１排出ゲート電極１２ａと第２排出ゲート電極１２ｂのそれぞれの中心線（図示省略）が、図２の縦方向（上下方向）に同一直線Ｂ−Ｂ上に配置されている。第１排出ゲート電極１２ａは、背景光が電荷生成領域で生成した背景光電荷を図２の上方向に排出し、第２排出ゲート電極１２ｂは、背景光が電荷生成領域で生成した背景光電荷を図２の下方向に排出する。第１排出ゲート電極１２ａにより排出された背景光電荷は、図２の上方向に設けられた第１排出ドレイン領域２１ａに受け入れられ、第２排出ゲート電極１２ｂにより排出された背景光電荷は、図２の下方向に設けられた第２排出ドレイン領域２１ｂに受け入れられる。

図３は図２に示した半導体測距素子のＡ−Ａ方向から見た断面構造であり、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置された第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０と、半導体層（エピタキシャル成長層）２０の上に配置された第２導電型（ｎ型）の表面埋込領域２２が示されている。中央部の受光ゲート電極１１の直下の絶縁膜３１と、表面埋込領域２２と、半導体層（エピタキシャル成長層）２０と半導体基板１９とで半導体光電変換素子を構成している。受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０の一部が、半導体光電変換素子の電荷生成領域として機能している。電荷生成領域で生成されたキャリア（電子）は、電荷生成領域の直上の表面埋込領域２２の一部に注入される。

絶縁膜３１は、受光ゲート電極１１の直下から左右の第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの下まで延伸し、この絶縁膜３１の下には、受光ゲート電極１１の直下から第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの下まで左右に延伸するように表面埋込領域２２が配置されている。即ち、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域２２の右側に隣接した表面埋込領域（表面埋込領域２２の他の一部）２２で、第１転送ゲート電極１６ａの直下に位置する部分が第１転送チャネルとして機能している。一方、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域２２の左側に隣接した表面埋込領域（表面埋込領域２２の他の一部）２２で、第２転送ゲート電極１６ｂの直下に位置する部分が第２転送チャネルとして機能している。そして、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂは、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、信号電荷を、第１及び第２転送チャネルを介して交互に、第２導電型（ｎ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送する。第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂは、それぞれ、表面埋込領域２２より高不純物密度の半導体領域である。図３から明らかなように、表面埋込領域２２は左右の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂに接触するように形成している。

第１浮遊ドレイン領域２３ａには、図３に示すように、電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のゲート電極が接続され、第２浮遊ドレイン領域２３ｂには、電圧読み出し用バッファアンプ８２の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳ１のソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳ１のドレイン電極は、垂直信号線Ｂ_i2に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のソース電極は電源ＶＤＤに接続され、ドレイン電極は画素選択用のスイッチングトランジスタＭＳ２のソース電極に接続されている。画素選択用のスイッチングトランジスタＭＳ２のドレイン電極は、垂直信号線Ｂ_i1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ１，ＭＳ２が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１，ＭＡ２で増幅された第１浮遊ドレイン領域２３ａ，第２浮遊ドレイン領域２３ｂの電位に対応する電流が垂直信号線Ｂ_i2，Ｂ_i1に流れる。

図４は図２に示した半導体測距素子のＢ−Ｂ方向から見た断面構造であり、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置された第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０と、半導体層（エピタキシャル成長層）２０の上に配置された第２導電型（ｎ型）の表面埋込領域２２が示されている。中央部の受光ゲート電極１１の直下の絶縁膜３１と、表面埋込領域２２と、半導体層（エピタキシャル成長層）２０と半導体基板１９とで半導体光電変換素子を構成し、受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０の一部が、半導体光電変換素子の電荷生成領域として機能し、電荷生成領域で生成されたキャリア（電子）が、電荷生成領域の直上の表面埋込領域２２の一部に注入されることは図３で説明したとおりである。

絶縁膜３１は、受光ゲート電極１１の直下から図４の左右（図２の上下方向に相当する。）の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂの下まで延伸し、この絶縁膜３１の下には、受光ゲート電極１１の直下から第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂの下まで左右に延伸するように表面埋込領域２２が配置されている。即ち、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域２２の右側に隣接した表面埋込領域（表面埋込領域２２の他の一部）２２で、第１排出ゲート電極１２ａの直下に位置する部分が第１排出チャネルとして機能している。一方、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域２２の左側に隣接した表面埋込領域（表面埋込領域２２の他の一部）２２で、第２排出ゲート電極１２ｂの直下に位置する部分が第２排出チャネルとして機能している。そして、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂは、第１及び第２排出チャネルの電位を、この第１及び第２排出チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、背景光電荷を、第１及び第２排出チャネルを介して、第２導電型（ｎ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送する。第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂは、それぞれ、表面埋込領域２２より高不純物密度の半導体領域である。図４から明らかなように、表面埋込領域２２は左右の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂに接触するように形成している。

図３及び図４に示した断面構造において、半導体基板１９の不純物密度よりも電荷生成領域となる半導体層２０の不純物密度の方が低い。即ち、半導体基板１９は、不純物密度４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下、電荷生成領域となる半導体層（エピタキシャル成長層）２０が不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０¹⁵ｃｍ^-3程度以下程度が好ましい。特に、半導体基板１９を不純物密度４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下のシリコン基板、半導体層（エピタキシャル成長層）２０を不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０¹⁵ｃｍ^-3程度以下のシリコンエピタキシャル成長層２０とすれば、通常のＣＭＯＳプロセスが採用できる。工業的な意味からは、不純物密度８×１０¹⁷ｃｍ^-3程度以上、１×１０²⁰ｃｍ^-3程度以下のシリコン基板１９、不純物密度６×１０¹³ｃｍ^-3程度以上、１．５×１０¹⁵ｃｍ^-3程度以下のシリコンエピタキシャル成長層２０とすれば、市場での入手も容易で好ましい。シリコンエピタキシャル成長層２０の厚さは４〜２０μｍ程度、好ましくは６〜１０μｍ程度とすれば良い。受光ゲート電極１１の直下、及び左右の第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの直下に位置する半導体層（エピタキシャル成長層）２０は、通常のＣＭＯＳプロセスにおけるｐウェルやｎウェルが配置されていない領域である。一方、表面埋込領域２２は、不純物密度５×１０¹⁴ｃｍ^-3程度以上、５×１０^１6ｃｍ^-3程度以下、代表的には、例えば１×１０^１5ｃｍ^-3程度の不純物密度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。

図３及び図４では、絶縁膜３１として、微細化された集積回路の素子分離に用いられるシャロウ・トレンチ・アイソレーション（ＳＴＩ）構造の埋込絶縁膜（埋込酸化膜）を用いた例を示しているが、絶縁膜３１としては、素子分離に用いられるＬＯＣＯＳ（Local oxidation of silicon）法と称される選択酸化法により形成されたフィールド酸化膜等他の絶縁膜が利用可能である。

絶縁膜３１を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。絶縁膜３１を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率ε_r（１ＭＨｚでε_r＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率ε_r＝４．４であるＣＶＤ酸化膜膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ₂膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。

絶縁膜（フィールド酸化膜）３１上に形成した第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂには、図６のような制御パルス信号を与える。中央の受光ゲート電極１１には、一定電圧、例えば０Ｖを与える。例えば制御パルス信号ＴＸ１＝１Ｖを第１転送ゲート電極１６ａに，制御パルス信号ＴＸ２＝−２Ｖを第２転送ゲート電極１６ｂに与えたとき、表面埋込領域２２中の電位分布は、図５のようになり、光により発生した電子は、右側の第１浮遊ドレイン領域２３ａに転送される。逆に、制御パルス信号ＴＸ１＝−２Ｖを第１転送ゲート電極１６ａに，制御パルス信号ＴＸ２＝１Ｖを第２転送ゲート電極１６ｂに与えると、光により発生した電子は、左側の第２浮遊ドレイン領域２３ｂに転送される。

この電荷転送は高速に行われ、例えば、図６に示すような光パルスが照射されたとき、制御パルス信号ＴＸ１＝１Ｖの期間に照射された光パルスによる電荷は、右側の第１浮遊ドレイン領域２３ａに転送され、制御パルス信号ＴＸ２＝１Ｖの期間に照射された光パルスによる電荷は、左側の第２浮遊ドレイン領域２３ｂに転送される。図６において、光パルスがＡに示す波形のときには、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂに転送される電子の量は等量であり、光パルスが遅れてＢの波形のように入射したときには、左側の第２浮遊ドレイン領域２３ｂに転送される量が増える。したがって、これらの処理を繰り返し行い、右側の第１浮遊ドレイン領域２３ａと左側の第２浮遊ドレイン領域２３ｂの蓄積された電子の量の差を求めれば、光パルスの遅れ時間を推定することができる。左側の第２浮遊ドレイン領域２３ｂに転送され蓄積された信号電荷をＱ₁、右側の第１浮遊ドレイン領域２３ａに転送され、蓄積された信号電荷をＱ₂とすれば、推定距離Ｌは次式で与えられる：
Ｌ＝（ｃＴ₀／２）（Ｑ₂／（Ｑ₁＋Ｑ₂）） ・・・・・（１）
ここで、ｃは光速、Ｔ₀は光パルスの幅である。

本発明の第１の実施の形態では、この様な信号電荷Ｑ₁，Ｑ₂の転送の構造に加えて、背景光の影響をなくすため、図２の平面図の上下方向に第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを設けている。即ち、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを介して、背景光電荷は、吐き出口となる第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに排出される。上下の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂには、制御パルス信号ＴＸＤを与え、図６のタイミング図に示したように、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに加える制御パルス信号ＴＸＤの時間幅が、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂに加える制御パルス信号ＴＸ１，ＴＸ２の時間幅よりも長くしている。即ち、光パルスが投影されていない期間、制御パルス信号ＴＸＤの電位を高くして、背景光で発生した背景光電荷を第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに吐き出す。

その動作を図４に示す。制御パルス信号ＴＸ１が第１転送ゲート電極１６ａに、制御パルス信号ＴＸ２が第２転送ゲート電極１６ｂに与えられて、左右に信号電荷の振り分けを行っているときには、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに負の電圧（例えばＴＸＤ＝−２Ｖ）を与えて、図４に実線で示すように電位障壁を形成し、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに電荷が転送されないようにしておく。

一方、背景光電荷を吐き出すときには、図４の破線で示すように、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに高い電位（例えば１Ｖ）を与えて、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送をしやすくする。

尚、図４に示した電圧の印加方法は例示であり、図４の左右の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに印加する電圧ＴＸＤは、特に同じ電圧である必要はなく、互いに±の電圧を加えても排出できる。又、図４のとおり同じプラスの電圧を加えても背景光電荷を排出できる。即ち、図４の左右の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに印加する電圧ＴＸＤには、柔軟性を持った種々の電圧の与え方が可能であり、種々の電圧を印加することにより、効果的に背景光電荷の影響を除去できる。

以上説明したように、第１の実施の形態に係る半導体測距素子によれば、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに所定の電圧を印加して、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送を行い、背景光の影響を抑制できる。背景光が信号に含まれると、光にはショットノイズというのがあるので、背景光電荷があると、そのショットノイズによって、距離計測精度が低下するが、第１の実施の形態に係る半導体測距素子によれば、背景光電荷を有効に排除できるので、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。

更に、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂに背景光電荷が蓄積されるのが防止でき、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

＜固体撮像装置の動作＞
図７のタイミング図を用いて、図１に概略構成を示した本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作を説明する：
（ａ）図１に示したすべての画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmの、それぞれの第１リセットゲート電極１３ａ及び第２リセットゲート電極１３Ｂに対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂに蓄積された電荷を第１リセットソース領域２４ａ及び第２リセットソース領域２４ｂにそれぞれ吐き出し、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂをリセットする。

（ｂ）その後、光源９１からパルス光を出射し、対象物９２で反射されたパルス光は、それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmの遮光膜４１の開口部４２を介して、それぞれの半導体光電変換素子に入射する。これに同期して、すべての画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nmのそれぞれの第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂに繰り返しパルスＴＸ１，ＴＸ２を、図７に示すようなタイミングでいっせいに与えて一定期間動作させる。

（ｃ）その後、光源９１からのパルス光の出射を止め、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂの電圧を電圧読み出し用バッファアンプ８２を用いて外部に読み出す。この読み出しの期間の間、背景光信号により生成された電荷が第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂの取り込まれないようにするために、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂには負電圧を、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂには正の高い電圧を与えておく。

（ｄ）読み出しは、１水平ライン毎に、対応するカラムのノイズ処理回路ＮＣ₁〜ＮＣ_mに読み出し、それぞれのノイズ処理回路ＮＣ₁〜ＮＣ_mにおいて、ノイズキャンセル回路８３及びノイズキャンセル回路８４で、ノイズキャンセルを行った後、水平走査を行う。１水平ラインの選択は、制御信号Ｓを画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内の電圧読み出し用バッファアンプ８２の画素選択用のスイッチングトランジスタＭＳ１，ＭＳ２に与えることで行い、垂直信号に対応する水平ラインの信号が現れる。それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内の電圧読み出し用バッファアンプ８２が発生する固定パターンノイズと１／ｆノイズの低減のため、信号レベルと第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂをリセットしたときのレベルの差を取る回路がノイズキャンセル回路８３及びノイズキャンセル回路８４であり、信号レベルとリセット後のレベルをそれぞれφＳ，φＲでサンプルし、差を求める回路になっている。ノイズキャンセル回路自体は本発明の本質とあまり関わりがないので省略する。

以上説明したように、第１の実施の形態に係る固体撮像装置によれば、それぞれの画素において、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに所定の電圧を印加して、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送を行い、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。

更に、第１の実施の形態に係る固体撮像装置によれば、それぞれの画素において、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂへの背景光電荷の蓄積が防止でき、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

＜半導体測距素子及び固体撮像装置の製造方法＞
図８〜図１０を用いて、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する。尚、以下に述べる半導体測距素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。

（ａ）まず、図８（ａ）に示すように、０．０７〜０．００１２Ωｃｍ程度（不純物密度８×１０¹⁷ｃｍ^-3程度以上、１×１０²⁰ｃｍ^-3程度）の（１００）面を主表面とするｐ型半導体基板１９上に、厚さ４〜２０μｍ程度で、不純物密度６×１０¹³〜１．５×１０¹⁵ｃｍ^-3程度以下のｐ型シリコンエピタキシャル成長層２０を形成したエピタキシャル基板を用意する。このｐ型シリコンエピタキシャル成長層２０の主表面に１５０ｎｍ程度の熱酸化膜（ＳｉＯ_２）を形成後、フォトレジスト膜を塗布し、これをフォトリソグラフィー技術によりパターニングしてｐウェル形成領域を開口する。次に、ｐウェル形成領域に熱酸化膜を通して１０^１２〜１０^１３ｃｍ^−２程度のドーズ量でボロン（¹¹Ｂ⁺）をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散して図８（ｂ）に示すようにｐウェル２５を形成する。図示を省略しているが、図８（ｂ）の紙面の前後にも、図４に示した第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂを形成するためのｐウェル２５が形成される。更に、このとき図示を省略した周辺回路部及びそれぞれの単位画素Ｘ_ijの内部に配置される読み出し用バッファアンプ８２にも、同時にｐウェル２５が形成される。又、図示を省略した周辺回路部には、同様にしてｎウェルも形成される。

（ｂ）次に、ｐ型シリコンエピタキシャル成長層２０の主表面の熱酸化膜をすべて除去して剥離してから、再び膜厚１００ｎｍ程度のパッド酸化膜（ＳｉＯ_２）５１をシリコンエピタキシャル成長層２０の主表面に熱酸化法で形成する。その後、ＣＶＤ法を用いて膜厚２００ｎｍ程度の窒化膜（Ｓｉ_３Ｎ_４）５２を成長させる。この窒化膜５２の上にフォトリソグラフィー技術によりパターニングされたフォトレジスト膜５３を形成し、これをマスクに反応性イオンエッチング（ＲＩＥ）を行って、図８（ｃ）に示すように、ｐ型シリコンエピタキシャル成長層２０に６×１０^１0〜３×１０^１1ｃｍ^−２程度のドーズ量で燐（³¹Ｐ⁺）をイオン注入し、ｐ型シリコンエピタキシャル成長層２０の表面に表面埋込領域用イオン注入層５４を形成する。一方、図示を省略した周辺回路及びそれぞれの単位画素Ｘ_ijの内部に配置される読み出し用バッファアンプ８２では、窒化膜５２は素子分離領域に反転防止不純物イオンを形成するチャネルストップイオン注入用のマスクになる。そのため、素子分離領域に反転防止不純物イオンを注入するときに、図８（ｃ）に示した表面埋込領域用イオン注入層５４には、反転防止不純物イオンが入らないようにする必要がある。そのため、フォトレジスト膜５３を除去後、図８（ｃ）に示す表面埋込領域用イオン注入層５４の上部の窒化膜５２の開口部をフォトリソグラフィー技術により別のフォトレジスト膜で被覆し、周辺回路及び読み出し用バッファアンプ８２のｎＭＯＳ形成領域のみに６×１０^１4〜２×１０^１5ｃｍ^−２程度のドーズ量で燐（³¹Ｐ⁺）をチャネルストップイオン注入する。ついでフォトレジスト膜を除去してから、フォトリソグラフィー技術により、更に新たなフォトレジスト膜を形成し、周辺回路のｐＭＯＳ形成領域のみにボロン（¹¹Ｂ⁺）をチャネルストップイオン注入する。

（ｃ）その後、フォトレジスト膜を除去し、所定の清浄化工程を終えてから、約１１００℃〜１１５０℃熱処理し、イオン注入された燐（³¹Ｐ⁺）を熱拡散して図８（ｄ）に示すように表面埋込領域２２を形成する。同時に、周辺回路のｐＭＯＳ形成領域を囲む素子分離領域にｐ^＋反転防止層（チャネルストップ領域）が、周辺回路及び読み出し用バッファアンプ８２のｎＭＯＳ形成領域を囲む素子分離領域にｎ^＋反転防止層（チャネルストップ領域）が形成されるが、これらの図示は省略している。

（ｄ）次に、ｐウェル２５の表面、表面埋込領域２２の表面を含んで、ｐ型シリコンエピタキシャル成長層２０の主表面全面に２５０ｎｍ〜５００ｎｍ程度の新たな熱酸化膜（ＳｉＯ_２）を形成し、更にその後、フォトレジスト膜を塗布し、これをフォトリソグラフィー技術によりパターニングして素子分離溝形成用エッチングマスク（第１エッチングマスク）を形成する。フォトレジスト膜をマスクとして、熱酸化膜（ＳｉＯ_２）をＲＩＥでエッチングする。そして、フォトレジスト膜を除去し、熱酸化膜（ＳｉＯ_２）からなる素子分離溝形成用エッチングマスク（第２エッチングマスク）を形成する。この熱酸化膜（ＳｉＯ_２）からなる素子分離溝形成用エッチングマスクを用いて、表面埋込領域２２の表面をＲＩＥで深さ１５０ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上、７００ｎｍ以下程度の素子分離溝を形成する。図示を省略しているが、周辺回路及び読み出し用バッファアンプ８２の素子分離領域にも同様に、素子分離溝が形成される。更にＣＶＤ法を用い、図９（ｅ）に示すように、素子分離溝の深さよりも５０〜１００ｎｍ厚くなるように絶縁膜３１を全面に堆積し、素子分離溝を埋め尽くす。更に化学的機械研磨（ＣＭＰ）により、ｐウェル２５の表面が露出するまで研磨し、図９（ｆ）に示すように、素子分離溝に絶縁膜３１を埋込む。図示を省略しているが、周辺回路及び読み出し用バッファアンプ８２の素子分離領域にも同様に、素子分離溝に絶縁膜３１が埋込まれ、フィールド酸化膜となる。

（ｄ）次に、ｐウェル２５の表面に膜厚が数１０ｎｍのダミー酸化膜を形成する。このとき、周辺回路のｐウェル／ｎウェル及び読み出し用バッファアンプ８２のｐウェルの素子形成領域にもダミー酸化膜が形成される。次に、ゲートしきい値電圧制御（Ｖ_ｔｈ制御）イオン注入を行う。まずフォトリソグラフィー技術により、周辺回路のｐウェル２５をフォトレジスト膜で被覆してからｐＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。次に、フォトレジスト膜を除去してからｐウェル２５以外の領域上に、フォトリソグラフィー技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路の周辺回路及び読み出し用バッファアンプ８２のｐウェルと同時に、ｐウェル２５にｎＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する。更に、Ｖ_ｔｈ制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。

（ｅ）次に、図９（ｇ）に示すように、ｐウェル２５の表面を熱酸化し、ゲート酸化膜３２を形成する。更に、図９（ｈ）に示すように、ゲート酸化膜３２の上の全面にＣＶＤ法によりポリシリコン膜１０を２００〜４００ｎｍ程度堆積する。そして、フォトリソグラフィー技術によりパターニングされたフォトレジスト膜５５をポリシリコン膜１０上に形成する。そして、このフォトレジスト膜５５をマスクとして、図１０（ｉ）に示すように反応性イオンエッチング（ＲＩＥ）などによりポリシリコン膜１０をエッチングして、受光ゲート電極１１、第１転送ゲート電極１６ａ、第２転送ゲート電極１６ｂ、第１リセットゲート電極１３ａ及び第２リセットゲート電極１３ｂを形成する。図示を省略しているが、図１０（ｉ）の紙面の前後に、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂが同時に形成される。その後、フォトレジスト膜５５を除去する。

（ｆ）次に、周辺回路のｎウェルにソース／ドレイン領域を形成する。まず、フォトリソグラフィー技術を用いて、図１０（ｊ）に示すｐウェル２５や周辺回路の周辺回路及び読み出し用バッファアンプ８２のｐウェルとそれらの上の第１リセットゲート電極１３ａ及び第２リセットゲート電極１３ｂなどの上を、新たなフォトレジスト膜で被覆する。そして、ｎウェルのポリシリコンゲート電極をマスクとして、自己整合的に、ボロン（¹¹Ｂ⁺）をドーズ量１０¹⁵ｃｍ^−２のオーダーでイオン注入する。このとき、ｎウェルのポリシリコンゲート電極にもボロン（¹¹Ｂ⁺）がイオン注入される。ついでフォトレジスト膜を除去してから、フォトリソグラフィー技術を用いて、ｐウェル２５以外の領域上に他のフォトレジスト膜を被覆する。そして、図１０（ｊ）に示すように第１リセットゲート電極１３ａ及び第２リセットゲート電極１３ｂをマスクとして、自己整合的に、ｐウェル２５に砒素（⁷⁵Ａｓ⁺）を１０¹⁵ｃｍ^−２のオーダーでイオン注入する。同時に、周辺回路の周辺回路及び読み出し用バッファアンプ８２のｐウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、第１リセットゲート電極１３ａ及び第２リセットゲート電極１３ｂや図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にも砒素（⁷⁵Ａｓ⁺）がイオン注入される。図示を省略しているが、図１０（ｉ）の紙面の前後において、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂにも砒素（⁷⁵Ａｓ⁺）がイオン注入される。その後、フォトレジスト膜を除去する。

（ｇ）ついで、ｐ型半導体基板１９を加熱処理する。ｐ型半導体基板１９を加熱処理することにより、不純物が拡散し、図示を省略した周辺回路のｎウェルにはｐ型ソース／ドレイン領域、図１０（ｋ）に示すｐウェル２５には、第１浮遊ドレイン領域２３ａ、第２浮遊ドレイン領域２３ｂ、第１リセットソース領域２４ａ及び第２リセットソース領域２４ｂが形成される。図示を省略しているが、図１０（ｋ）の紙面の前後のｐウェル２５にも、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂが形成される。同様に、図示を省略した周辺回路のｐウェル等にｎ型ソース／ドレイン領域が形成される。このとき、第１リセットゲート電極１３ａ，第２リセットゲート電極１３ｂ、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂにも砒素（⁷⁵Ａｓ⁺）がイオン注入される。に注入された砒素（⁷⁵Ａｓ⁺）も活性化されるので、第１リセットゲート電極１３ａ及び第２リセットゲート電極１３ｂが低抵抗化する。図示を省略した周辺回路のｎウェルのゲート電極も同様に低抵抗化する。

（ｈ）次に、図示を省略するが、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜を堆積させる。この層間絶縁膜は、ＣＶＤ法により堆積された膜厚０．５μｍ程度の酸化膜（ＣＶＤ−ＳｉＯ_２）と、この酸化膜（ＣＶＤ−ＳｉＯ_２）の上に、ＣＶＤ法により堆積された膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜等種々の誘電体膜が使用可能である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて層間絶縁膜の表面が平坦化される。この表面に、フォトリソグラフィー技術を用いてパターニングされたフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコンなどを含有するアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィー技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、ＲＩＥにより、アルミニウム合金膜をパターニングするという一連の処理を順次繰り返し、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層を形成する。更に、金属配線層の上に他の層間絶縁膜を堆積させ、フォトリソグラフィー技術を用いて、各画素の受光ゲート電極１１の直上に開口部４２を有する金属膜を形成し、遮光膜４１とする。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜を遮光膜４１の上にＣＶＤ法により積層すれば、本発明の第１の実施の形態に係る固体撮像装置が完成する。パッシベーション膜にはＰＳＧ膜や窒化膜などが利用される。

以上説明したように、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法によれば、第１排出ゲート電極１２ａ、第２排出ゲート電極１２ｂ、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂ等は、標準的なＣＭＯＳイメージセンサの製造工程において、素子分離領域のパターンやゲート電極のパターンを変更するだけで、何ら、追加工程を伴うことなく製造できる。又、表面埋込領域２２の形成は、標準的なＣＭＯＳイメージセンサの製造工程に、追加工程として、表面埋込領域２２をイオン注入などで形成するだけで良く、簡単な工程の追加で実現できる。

この様に、本発明の第１の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法によれば、標準ＣＭＯＳプロセスを基本としながら、第１排出ゲート電極１２ａ、第２排出ゲート電極１２ｂ、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂを同時になし、背景光に起因した背景電荷を有効に除去できる構造を簡単に製造できる。又、転送チャネルとなるｎ型表面埋込領域２２を形成する工程を追加するだけで、ＣＣＤと同様に高速信号転送が可能なＴＯＦ型距離画像センサを標準的なＣＭＯＳプロセスで実現可能である。

＜第１の実施の形態の変形例＞
図２に示したように、第１の実施の形態に係る半導体測距素子においては、平面パターン上、第１転送ゲート電極１６ａと第２転送ゲート電極１６ｂのそれぞれの中心線（図示省略）が、図２の横方向（左右方向）に同一直線Ａ−Ａ上に配置され、信号電荷の転送方向に直交する方向（図２において、上下方向）に測った第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂのそれぞれの幅が、直交する方向に測った受光ゲート電極１１の幅よりも狭くしている。この構造は、受光ゲート電極１１の直下の受光部の面積を大きくしても、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによる信号電荷の完全転送が行える点で有利であるが、図２に示すような平面構造に限定されるものではない。例えば、図11に示す第１の実施の形態の変形例に係る半導体測距素子のように、信号電荷の転送方向に直交する方向（図11において、上下方向）に測った第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂのそれぞれの幅と、この直交する方向に測った受光ゲート電極１１の幅とが等しいトポロジーも、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによる信号電荷の完全転送の点では難があるものの可能である。図11に示す平面構造では、信号電荷の転送方向と直交する方向に沿って、長方形の第１排出ゲート電極１２ａと第２排出ゲート電極１２ｂとが対向配置されることになる。この様な長方形の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを採用した場合であっても、第１排出ゲート電極１２ａは、背景光が電荷生成領域で生成した背景光電荷を図11の上方向に排出し、第２排出ゲート電極１２ｂは、背景光が電荷生成領域で生成した背景光電荷を図11の下方向に排出するように機能するので、背景光の影響を抑えることが可能である。

この様に、第１の実施の形態の変形例に係る半導体測距素子においても、第１の実施の形態の変形例に係る半導体測距素子と同様に、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに所定の電圧を印加して、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送を行い、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。

更に、第１の実施の形態の変形例に係る半導体測距素子によれば、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂへの背景光電荷の蓄積が防止でき、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

（第２の実施の形態）
本発明の第２の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略するが、第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能する半導体測距素子の構造は、図１２に平面構造を示すように、第１の実施の形態に係る半導体測距素子の平面構造とは異なる。

即ち、本発明の第２の実施の形態に係る半導体測距素子は、背景光による成分も外部に読み出して背景光成分をキャンセルする機能を備えている。このため、図１２に示すように、第１転送ゲート電極１６ａにより転送された信号電荷を蓄積する第１浮遊ドレイン領域２３ａが右側に、第２転送ゲート電極１６ｂにより転送された信号電荷を蓄積する第２浮遊ドレイン領域２３ｂが左側に配置されている。図１２の右側には、更に、第１浮遊ドレイン領域２３ａに隣接し、第１リセットゲート電極１３ａと、この第１リセットゲート電極１３ａを介して、第１浮遊ドレイン領域２３に対向する第１リセットソース領域２４ａが配置されている。一方、図１２の左側には第２浮遊ドレイン領域２３ｂに隣接し、第２リセットゲート電極１３ｂと、この第２リセットゲート電極１３ｂを介して、第２浮遊ドレイン領域２３に対向する第２リセットソース領域２４ｂが更に配置されている。

図１２に示されるように、第２の実施の形態に係る半導体測距素子においては、半導体光電変換素子が生成した信号電荷が互いに反対方向（左右方向）に転送されるように、平面パターン上、第１転送ゲート電極１６ａと第２転送ゲート電極１６ｂのそれぞれの中心線（図示省略）が、図１２の横方向（左右方向）に同一直線上に配置されている。図１２から明らかなように、第１転送ゲート電極１６ａと第２転送ゲート電極１６ｂのそれぞれの中心線は、受光ゲート電極１１の中心線とは一致せず、受光ゲート電極１１の中心線よりも、上方にその中心線が位置している。

但し、図１２においても、信号電荷の転送方向に直交する方向（図１２において、上下方向）に測った第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂのそれぞれの幅が、直交する方向に測った受光ゲート電極１１の幅よりも狭くすることにより、受光ゲート電極１１の直下の受光部の面積を大きくしても、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによる信号電荷の完全転送が行えるようにしている点は、図２の平面図に示した第１の実施の形態に係る半導体測距素子の構造と同一設計思想に依拠している。

図１２では、図１２の上方に、信号電荷の転送方向と直交する方向に沿って、第３転送ゲート電極１６ｅが配置されている。即ち、図１２に示されるように、平面パターン上、第３転送ゲート電極１６ｅの中心線（図示省略）が、図１２の縦方向（上下方向）に沿った直線上に配置されている。第３転送ゲート電極１６ｅは、図３及び図４に示した電荷生成領域と同一の半導体領域である表面埋込領域２２からなる第３転送チャネルの電位をこの第３転送チャネルの上部に形成された絶縁膜３１を介して静電的に制御し、背景光電荷を、第３転送チャネルを介して転送する。第３転送ゲート電極１６ｅにより転送された背景光電荷は、第３浮遊ドレイン領域２３ｃに蓄積される。

一方、図１２の下方に、信号電荷の転送方向と直交する方向に沿って、且つ第３転送ゲート電極１６ｅのパターンに対向して、上向きコの字型の排出ゲート電極１２が配置されている。排出ゲート電極１２は、第１の実施の形態に係る半導体測距素子で説明したように、背景光が電荷生成領域で生成した背景光電荷を図１２の下方向に排出する。排出ゲート電極１２により排出された背景光電荷は、図１２の下方向に設けられた排出ドレイン領域２１に受け入れられる。

第２の実施の形態に係る半導体測距素子に与える制御パルスのタイミング図は、図１３に示すとおりである。受光ゲート電極１１下で発生した光パルス信号による信号電荷は、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによってそれぞれ第１浮遊ドレイン領域２３ａ，第２浮遊ドレイン領域２３ｂに転送される。

光パルス信号が当たっていない期間は、まず排出ゲート電極１２によって排出ドレイン領域２１に、背景光による背景光電荷を排出する。ついで、制御パルス信号ＴＸ１，制御パルス信号ＴＸ２と同じ時間幅で、制御パルス信号ＴＸ３を第３転送ゲート電極１６ｅに印加し、背景光電荷を第３浮遊ドレイン領域２３ｃに転送する。そして、第３浮遊ドレイン領域２３ｃにおける背景光電荷による電圧変化を、第１浮遊ドレイン領域２３ａ，第２浮遊ドレイン領域２３ｂとともに外部に読み出す。第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによる信号電荷の取り込みの際にも背景光が存在し、第３転送ゲート電極１６ｅによる取りこまれる背景光電荷と同じ強度であるとすれば、第３転送ゲート電極１６ｅによる背景光電荷を第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによる信号電荷成分から差し引くことによって背景光の影響を軽減することができる。

以上説明したように、第２の実施の形態に係る半導体測距素子によれば、排出ゲート電極１２に所定の電圧を印加して、排出ドレイン領域２１に背景光電荷の転送を行うと共に、第３転送ゲート電極１６ｅを用いて、背景光電荷を第３浮遊ドレイン領域２３ｃに転送し、この背景光電荷を第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂによる信号電荷成分から差し引くことが可能なため、背景光の影響を軽減することができる。このため、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。

更に、第２の実施の形態に係る半導体測距素子によれば、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂへの背景光電荷の蓄積が防止でき、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジが達成できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

尚、第２の実施の形態に係る半導体測距素子を画素として構成した場合の２次元アレイによる距離画像センサ全体の構成及び、その全体の動作は、第１の実施の形態における図１及び図７に、背景光成分を読み出す回路を追加すれば良く、詳細は省略するが、第１の実施の形態に係る固体撮像装置と同様に、それぞれの画素において、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。更に、第２の実施の形態に係る固体撮像装置によれば、それぞれの画素において、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂへの背景光電荷の蓄積が防止でき、第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

（第３の実施の形態）
本発明の第３の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略するが、第３の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能する半導体測距素子の構造は、図１４に断面構造を示すように、第１の実施の形態に係る半導体測距素子の断面構造とは、表面埋込領域２２を備えない点で、異なる。但し、平面構造は、図２に示した第１の実施の形態に係る半導体測距素子の平面構造と同様であるので、重複した説明を省略する。

図１４（ａ）は図２に示した半導体測距素子のＡ−Ａ方向から見た断面構造に対応し、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置された第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０が示されている。中央部の受光ゲート電極１１の直下の絶縁膜３１と、半導体層（エピタキシャル成長層）２０と半導体基板１９とで半導体光電変換素子を構成している。受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０の一部が、半導体光電変換素子の電荷生成領域として機能している。

絶縁膜３１は、受光ゲート電極１１の直下から左右の第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの下まで延伸し、この絶縁膜３１の下には、受光ゲート電極１１の直下から第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの下まで左右に延伸するように半導体層（エピタキシャル成長層）２０が配置されている。即ち、受光ゲート電極１１の直下の電荷生成領域となる半導体層（エピタキシャル成長層）２０の右側の半導体層（エピタキシャル成長層）２０の一部の第１転送ゲート電極１６ａの直下に位置する部分が第１転送チャネルとして機能している。一方、受光ゲート電極１１の直下（電荷生成領域の直上）の半導体層（エピタキシャル成長層）２０の左側に隣接した半導体層（エピタキシャル成長層）２０の他の一部の第２転送ゲート電極１６ｂの直下に位置する部分が第２転送チャネルとして機能している。そして、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂは、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、信号電荷を、第１及び第２転送チャネルを介して交互に、第２導電型（ｎ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送する。

図１４（b）は図２に示した半導体測距素子のＢ−Ｂ方向から見た断面構造であり、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置された第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０が示されている。中央部の受光ゲート電極１１の直下の絶縁膜３１と、半導体層（エピタキシャル成長層）２０と半導体基板１９とで半導体光電変換素子を構成し、受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０の一部が、半導体光電変換素子の電荷生成領域として機能している。

絶縁膜３１は、受光ゲート電極１１の直下から図１４（b）の左右（図２の上下方向に相当する。）の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂの下まで延伸し、この絶縁膜３１の下には、受光ゲート電極１１の直下から第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂの下まで左右に延伸するように半導体層（エピタキシャル成長層）２０が配置されている。即ち、受光ゲート電極１１の直下（電荷生成領域の直上）の半導体層（エピタキシャル成長層）２０の右側に隣接した半導体層（エピタキシャル成長層）２０の他の一部が、第１排出ゲート電極１２ａの直下に位置する部分が第１排出チャネルとして機能している。一方、受光ゲート電極１１の直下（電荷生成領域の直上）の半導体層（エピタキシャル成長層）２０の左側に隣接した半導体層（エピタキシャル成長層）２０の他の一部で、第２排出ゲート電極１２ｂの直下に位置する部分が第２排出チャネルとして機能している。そして、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂは、第１及び第２排出チャネルの電位を、この第１及び第２排出チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、背景光電荷を、第１及び第２排出チャネルを介して、第２導電型（ｎ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送する。

図１４（ａ）及び図１４（b）に示した断面構造において、半導体基板１９の不純物密度よりも電荷生成領域となる半導体層２０の不純物密度の方が低い。即ち、半導体基板１９は、不純物密度４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下、電荷生成領域となる半導体層（エピタキシャル成長層）２０が不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０¹⁵ｃｍ^-3程度以下程度が好ましい。特に、半導体基板１９を不純物密度４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下のシリコン基板、半導体層（エピタキシャル成長層）２０を不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０¹⁵ｃｍ^-3程度以下のシリコンエピタキシャル成長層２０とすれば、通常のＣＭＯＳプロセスが採用できる。工業的な意味からは、不純物密度８×１０¹⁷ｃｍ^-3程度以上、１×１０²⁰ｃｍ^-3程度以下のシリコン基板１９、不純物密度６×１０¹³ｃｍ^-3程度以上、１．５×１０¹⁵ｃｍ^-3程度以下のシリコンエピタキシャル成長層２０とすれば、市場での入手も容易で好ましい。シリコンエピタキシャル成長層２０の厚さは４〜２０μｍ程度、好ましくは６〜１０μｍ程度とすれば良い。受光ゲート電極１１の直下、及び左右の第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの直下に位置する半導体層（エピタキシャル成長層）２０は、通常のＣＭＯＳプロセスにおけるｐウェルやｎウェルが配置されていない領域である。

他は、第１の実施の形態に係る半導体測距素子と実質的に同様であるので、重複した説明を省略するが、第１の実施の形態に係る半導体測距素子と同様に、第３の実施の形態に係る半導体測距素子によっても、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジを達成できる。

又、第３の実施の形態に係る半導体測距素子を画素として構成した場合の２次元アレイによる固体撮像装置においても、第１の実施の形態に係る固体撮像装置と同様に、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジが達成できる。

（第４の実施の形態）
本発明の第４の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略するが、第４の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能する半導体測距素子の構造は、図１５に断面構造を示すように、第３の実施の形態に係る半導体測距素子の断面構造とは、「半導体基板１９の上に配置された半導体層（エピタキシャル成長層）２０」の代わりに第１導電型（ｐ型）の半導体基板１８を用いている点で異なる。但し、平面構造は、図２に示した第１の実施の形態に係る半導体測距素子の平面構造と同様であるので、重複した説明を省略する。図１５に示した断面構造において、半導体基板１８は、不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０¹⁵ｃｍ^-3程度以下程度が好ましい。

図１５（ａ）は図２に示した半導体測距素子のＡ−Ａ方向から見た断面構造に対応し、中央部の受光ゲート電極１１の直下の絶縁膜３１と、半導体基板１８とで半導体光電変換素子を構成している。受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体基板１８の一部が、半導体光電変換素子の電荷生成領域として機能している。そして、受光ゲート電極１１の直下の電荷生成領域となる半導体基板１８の右側の半導体基板１８の一部で、第１転送ゲート電極１６ａの直下に位置する部分が第１転送チャネルとして機能している。一方、受光ゲート電極１１の直下の半導体基板１８の左側に隣接した半導体基板１８の他の一部で、第２転送ゲート電極１６ｂの直下に位置する部分が第２転送チャネルとして機能している。そして、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂは、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、信号電荷を、第１及び第２転送チャネルを介して交互に、第２導電型（ｎ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送する。

図１５（ｂ）は図２に示した半導体測距素子のＢ−Ｂ方向から見た断面構造であり、受光ゲート電極１１の直下の半導体基板１８の右側に隣接した半導体基板１８の他の一部で、第１排出ゲート電極１２ａの直下に位置する部分が第１排出チャネルとして機能し、受光ゲート電極１１の直下の半導体基板１８の左側に隣接した半導体基板１８の他の一部で、第２排出ゲート電極１２ｂの直下に位置する部分が第２排出チャネルとして機能している。そして、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂは、第１及び第２排出チャネルの電位を、この第１及び第２排出チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、背景光電荷を、第１及び第２排出チャネルを介して、第２導電型（ｎ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送する。

他は、第１の実施の形態に係る半導体測距素子と実質的に同様であるので、重複した説明を省略するが、第１の実施の形態に係る半導体測距素子と同様に、第４の実施の形態に係る半導体測距素子によっても、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジを達成できる。

又、第４の実施の形態に係る半導体測距素子を画素として構成した場合の２次元アレイによる固体撮像装置においても、第１の実施の形態に係る固体撮像装置と同様に、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジが達成できる。

（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、既に述べた第１〜第４の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、図１６に示すように第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。図１６に示す半導体測距素子を画素とした固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略する。又、平面構造は、図２に示した第１の実施の形態に係る半導体測距素子の平面構造と同様であるので、重複した説明を省略する。

図１６は第１の実施の形態に係る固体撮像装置の説明において用いた図２に示した半導体測距素子のＡ−Ａ方向から見た断面構造に対応し、第１導電型（ｎ型）の半導体基板６１と、半導体基板６１の上に配置された第１導電型（ｎ型）の半導体層（エピタキシャル成長層）６２と、半導体層（エピタキシャル成長層）６２の上に配置された第２導電型（ｐ型）の表面埋込領域６３が示されている。中央部の受光ゲート電極１１の直下の絶縁膜３１と、表面埋込領域６３と、半導体層（エピタキシャル成長層）６２と半導体基板６１とで半導体光電変換素子を構成している。受光ゲート電極１１の直下に位置する第１導電型（ｎ型）の半導体層（エピタキシャル成長層）６２の一部が、半導体光電変換素子の電荷生成領域として機能している。電荷生成領域で生成されたキャリア（正孔）は、電荷生成領域の直上の表面埋込領域６３の一部に注入される。

絶縁膜３１は、受光ゲート電極１１の直下から左右の第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの下まで延伸し、この絶縁膜３１の下には、受光ゲート電極１１の直下から第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの下まで左右に延伸するように表面埋込領域６３が配置されている。即ち、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域６３の右側に隣接した表面埋込領域（表面埋込領域６３の他の一部）６３で、第１転送ゲート電極１６ａの直下に位置する部分が第１転送チャネルとして機能している。一方、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域６３の左側に隣接した表面埋込領域（表面埋込領域６３の他の一部）６３で、第２転送ゲート電極１６ｂの直下に位置する部分が第２転送チャネルとして機能している。そして、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂは、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、信号電荷を、第１及び第２転送チャネルを介して交互に、第２導電型（ｐ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送する。第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂは、それぞれ、表面埋込領域６３より高不純物密度の半導体領域である。図１６から明らかなように、表面埋込領域６３は左右の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂに接触するように形成している。

図２に示した半導体測距素子のＢ−Ｂ方向から見た断面構造の図示は省略するが、図４と同様に、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域６３の右側に隣接した表面埋込領域（表面埋込領域６３の他の一部）で、第１排出ゲート電極１２ａの直下に位置する部分が第１排出チャネルとして機能している。一方、受光ゲート電極１１の直下（電荷生成領域の直上）の表面埋込領域６３の左側に隣接した表面埋込領域（表面埋込領域６３の他の一部）で、第２排出ゲート電極１２ｂの直下に位置する部分が第２排出チャネルとして機能している。そして、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂは、第１及び第２排出チャネルの電位を、この第１及び第２排出チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、背景光電荷を、第１及び第２排出チャネルを介して、第２導電型（ｐ型）の第１浮遊ドレイン領域２３ａ及び第２浮遊ドレイン領域２３ｂにそれぞれ転送することは容易に理解できるであろう。

又、既に述べた第１〜第４の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）としてのＴＯＦ型距離画像センサを例示的に説明したが、本発明の半導体測距素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。

例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体測距素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。

この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

産業上の利用の可能性

本発明によれば、背景光の影響を有効に低減でき、これにより高い距離計測精度（距離分解能）、広い最大測距範囲及び広いダイナミックレンジを有したＴＯＦ型半導体測距素子及びこのＴＯＦ型半導体測距素子を１次元及び２次元配列したＴＯＦ型固体撮像装置を提供できるので、自動車用の距離センサの分野や３次元画像の取得や生成の分野に応用可能である。更に３次元画像を利用した運動競技選手の動作解析やゲーム機の分野にも利用可能である。

Claims (18)

1. パルス光を出射する光源と、
   対象物が反射した前記パルス光を光信号として受光し、電荷生成領域で信号電荷に変換する半導体光電変換素子と、
   前記電荷生成領域と同一の半導体領域からなる第１及び第２転送チャネルの電位を該第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記電荷生成領域において生成した信号電荷を、前記第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、
   前記第１及び第２転送ゲート電極により転送された前記信号電荷を、順次それぞれ蓄積する第１及び第２浮遊ドレイン領域と、
   前記電荷生成領域と同一の半導体領域からなる第１排出チャネルの電位を該第１排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記パルス光以外に起因する背景光を受光して前記電荷生成領域が生成した背景光電荷を排出する第１排出ゲート電極と、
   前記第１排出ゲート電極により排出された前記背景光電荷を受け入れる第１排出ドレイン領域
   とを備え、 前記電荷生成領域、前記第１転送チャネル、前記第２転送チャネル及び前記第１排出チャネルが、半導体基板より低不純物密度で該半導体基板と同一導電型のエピタキシャル成長層を介して、該半導体基板上に配置された該半導体基板と反対導電型の表面埋込領域からなり、
   前記第１浮遊ドレイン領域、前記第２浮遊ドレイン領域及び前記第１排出ドレイン領域が、前記半導体基板と反対導電型で、前記表面埋込領域よりも高不純物密度の半導体領域からなり、
   前記第１、第２転送ゲート電極及び第１排出ゲート電極に、前記パルス光と同期して、順次制御パルス信号を与えて動作させることにより、前記第１及び第２浮遊ドレイン領域に蓄積された電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定することを特徴とする半導体測距素子。
2. 前記第１排出ゲート電極に加える制御パルス信号の時間幅が、前記第１及び第２転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項１に記載の半導体測距素子。
3. 前記信号電荷の転送方向と前記背景光電荷の排出方向が直交することを特徴とする請求項１又は２に記載の半導体測距素子。
4. 前記信号電荷の転送方向と直交する方向において前記第１排出ゲート電極と対向し、前記電荷生成領域と同一の半導体領域からなる第２排出チャネルの電位を該第２排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電荷を前記第１排出チャネルを走行する前記背景光電荷とは逆方向に排出する第２排出ゲート電極と、
   前記第２排出ゲート電極により排出された前記背景光電荷を受け入れる第２排出ドレイン領域
   とを更に備え、前記第１排出ゲート電極と同時に前記第２排出ゲート電極を駆動して、前記背景光電荷を排出することを特徴とする請求項１〜３のいずれか１項に記載の半導体測距素子。
5. 前記電荷生成領域と同一の半導体領域からなる第３転送チャネルの電位を該第３転送チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電荷を、前記第３転送チャネルを介して転送する第３転送ゲート電極と、
   前記第３転送ゲート電極により転送された前記背景光電荷を蓄積する第３浮遊ドレイン領域
   とを更に備え、前記第１排出ゲート電極が駆動されるタイミングとは異なるタイミングにおいて、前記第１及び第２転送ゲート電極を駆動する制御パルス信号の時間幅と同じ時間幅のパルスで、前記第３転送ゲート電極を駆動して、前記背景光電荷を前記第３浮遊ドレイン領域に排出し、前記第３浮遊ドレイン領域に蓄積された電荷量を、前記第１及び第２浮遊ドレイン領域に蓄積された電荷から差し引くことを特徴とする請求項１〜３のいずれか１項に記載の半導体測距素子。
6. 前記第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜の厚さが、熱酸化膜の比誘電率換算で１５０ｎｍ以上、１０００ｎｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体測距素子。
7. 前記電荷生成領域、前記第１転送チャネル、前記第２転送チャネル及び前記第１排出チャネルが、半導体基板上の該半導体基板より低不純物密度で該半導体基板と同一導電型のエピタキシャル成長層からなり、
   前記第１浮遊ドレイン領域、前記第２浮遊ドレイン領域及び前記第１排出ドレイン領域が、前記半導体基板と反対導電型の半導体領域からなることを特徴とする請求項１〜６のいずれか１項に記載の半導体測距素子。
8. 対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換する半導体光電変換素子と、
   前記電荷生成領域と同一の半導体領域からなる第１及び第２転送チャネルの電位を該第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記電荷生成領域において生成した信号電荷を、前記第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、
   前記第１及び第２転送ゲート電極により転送された前記信号電荷を、順次それぞれ蓄積する第１及び第２浮遊ドレイン領域と、
   前記電荷生成領域と同一の半導体領域からなる第１排出チャネルの電位を該第１排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記パルス光以外に起因する背景光を受光して前記電荷生成領域が生成した背景光電荷を排出する第１排出ゲート電極と、
   前記第１排出ゲート電極により排出された前記背景光電荷を受け入れる第１排出ドレイン領域
   とを備える画素を１次元方向に配列した半導体チップと、
   前記パルス光を出射する光源と
   を備え、前記電荷生成領域、前記第１転送チャネル、前記第２転送チャネル及び前記第１排出チャネルが、半導体基板より低不純物密度で該半導体基板と同一導電型のエピタキシャル成長層を介して、該半導体基板上に配置された該半導体基板と反対導電型の表面埋込領域からなり、
   前記第１浮遊ドレイン領域、前記第２浮遊ドレイン領域及び前記第１排出ドレイン領域が、前記半導体基板と反対導電型で、前記表面埋込領域よりも高不純物密度の半導体領域からなり、
   前記パルス光と同期して、すべての画素の前記第１、第２転送ゲート電極及び第１排出ゲート電極に、順次制御パルス信号を与え、
   それぞれの画素において、前記第１及び第２浮遊ドレイン領域に蓄積された電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定することを特徴とする固体撮像装置。
9. 対象物が反射したパルス光を光信号として受光し、電荷生成領域で信号電荷に変換する半導体光電変換素子と、
   前記電荷生成領域と同一の半導体領域からなる第１及び第２転送チャネルの電位を該第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記電荷生成領域において生成した信号電荷を、前記第１及び第２転送チャネルを介して交互に転送する第１及び第２転送ゲート電極と、
   前記第１及び第２転送ゲート電極により転送された前記信号電荷を、順次それぞれ蓄積する第１及び第２浮遊ドレイン領域と、
   前記電荷生成領域と同一の半導体領域からなる第１排出チャネルの電位を該第１排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記パルス光以外に起因する背景光を受光して前記電荷生成領域が生成した背景光電荷を排出する第１排出ゲート電極と、
   前記第１排出ゲート電極により排出された前記背景光電荷を受け入れる第１排出ドレイン領域
   とを備える画素を２次元マトリクス状に配列した半導体チップと、
   前記パルス光を出射する光源と
   を備え、前記電荷生成領域、前記第１転送チャネル、前記第２転送チャネル及び前記第１排出チャネルが、半導体基板より低不純物密度で該半導体基板と同一導電型のエピタキシャル成長層を介して、該半導体基板上に配置された該半導体基板と反対導電型の表面埋込領域からなり、
   前記第１浮遊ドレイン領域、前記第２浮遊ドレイン領域及び前記第１排出ドレイン領域が、前記半導体基板と反対導電型で、前記表面埋込領域よりも高不純物密度の半導体領域からなり、
   、前記パルス光と同期して、すべての画素の前記第１、第２転送ゲート電極及び第１排出ゲート電極に、順次制御パルス信号を与え、
   それぞれの画素において、前記第１及び第２浮遊ドレイン領域に蓄積された電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定し、全画素を２次元アクセスし、前記測定された距離に対応する２次元画像を得ることを特徴とする固体撮像装置。
10. 前記第１排出ゲート電極に加える制御パルス信号の時間幅が、前記第１及び第２転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項８又は９に記載の固体撮像装置。
11. 前記信号電荷の転送方向と前記背景光電荷の排出方向が直交することを特徴とする請求項８〜１０のいずれか１項に記載の固体撮像装置。
12. 前記信号電荷の転送方向と直交する方向において前記第１排出ゲート電極と対向し、前記電荷生成領域と同一の半導体領域からなる第２排出チャネルの電位を該第２排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電荷を前記第１排出チャネルを走行する前記背景光電荷とは逆方向に排出する第２排出ゲート電極と、
    前記第２排出ゲート電極により排出された前記背景光電荷を受け入れる第２排出ドレイン領域
    とを更に備え、前記第１排出ゲート電極と同時に前記前記第２排出ゲート電極を駆動して、前記背景光電荷を排出することを特徴とする請求項８〜１０のいずれか１項に記載の固体撮像装置。
13. 前記電荷生成領域と同一の半導体領域からなる第３転送チャネルの電位を該第３転送チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電荷を、前記第３転送チャネルを介して転送する第３転送ゲート電極と、
    前記第３転送ゲート電極により転送された前記背景光電荷を蓄積する第３浮遊ドレイン領域
    とを更に備え、前記第１排出ゲート電極が駆動されるタイミングとは異なるタイミングにおいて、前記第１及び第２転送ゲート電極を駆動する制御パルス信号の時間幅と同じ時間幅のパルスで、前記第３転送ゲート電極を駆動して、前記背景光電荷を前記第３浮遊ドレイン領域に排出し、前記第３浮遊ドレイン領域に蓄積された電荷量を、前記第１及び第２浮遊ドレイン領域に蓄積された電荷から差し引くことを特徴とする請求項８〜１０のいずれか１項に記載の固体撮像装置。
14. 前記第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜の厚さが、熱酸化膜の比誘電率換算で１５０ｎｍ以上、１０００ｎｍ以下であることを特徴とする請求項８〜１３のいずれか１項に記載の固体撮像装置。
15. 前記電荷生成領域、前記第１転送チャネル、前記第２転送チャネル及び前記第１排出チャネルが、半導体基板上の該半導体基板より低不純物密度で該半導体基板と同一導電型のエピタキシャル成長層からなり、
    前記第１浮遊ドレイン領域、前記第２浮遊ドレイン領域及び前記第１排出ドレイン領域が、前記半導体基板と反対導電型の半導体領域からなることを特徴とする請求項８〜１４のいずれか１項に記載の固体撮像装置。
16. 前記絶縁膜をＣＭＯＳ集積回路のフィールド酸化膜の工程で同時に形成される酸化膜とし、前記半導体光電変換素子、前記第１転送ゲート電極、前記第２転送ゲート電極、前記第１浮遊ドレイン領域及び前記第２浮遊ドレイン領域をＣＭＯＳ集積回路の製造工程の一部の工程として形成することを特徴とする請求項８〜１５のいずれか１項に記載の固体撮像装置。
17. 前記画素が、前記第１及び第２浮遊ドレイン領域にそれぞれ接続され、前記第１及び第２浮遊ドレイン領域に蓄積された電荷をそれぞれ読み出す電圧読み出し用バッファアンプを更に備えることを特徴とする請求項８〜１６のいずれか１項に記載の固体撮像装置。
18. 前記画素が、
    前記第１浮遊ドレイン領域に平面パターン上隣接した第１リセットゲート電極と、
    該第１リセットゲート電極を介して、前記第１浮遊ドレイン領域に対向する第１リセットソース領域と、
    前記第２浮遊ドレイン領域に平面パターン上隣接した第２リセットゲート電極と、
    該第２リセットゲート電極を介して、前記第２浮遊ドレイン領域に対向する第２リセットソース領域とを更に備え、
    前記第１及び第２リセットゲート電極にリセット信号を印加して前記第１及び前記第２浮遊ドレイン領域に蓄積された電荷を前記第１及び第２リセットソース領域にそれぞれ吐き出し、前記第１及び前記第２浮遊ドレイン領域をリセットすることを特徴とする請求項８〜１７のいずれか１項に記載の固体撮像装置。

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