WO2007026777A1 - 半導体測距素子及び固体撮像装置 - Google Patents

半導体測距素子及び固体撮像装置 Download PDF

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WO2007026777A1
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semiconductor
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Shoji Kawahito
Mitsuru Homma
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National University Corporation Shizuoka University
Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor distance measuring element, and more particularly to a solid-state imaging device in which a plurality of semiconductor distance measuring elements are arranged.
  • the resolution of the TOF type distance sensor that is currently realized remains within about 20,000 pixels.
  • one of the inventors of the present invention is based on CMOS technology that is effective for high sensitivity and performs charge transfer at high speed as described in Japanese Patent Application Laid-Open No. 2004-294420, which is incorporated herein by reference. Propose a method and hit one.
  • Japanese Unexamined Patent Application Publication No. 2002-368205 discloses an impurity density of 2 serving as a photoelectric conversion portion on an n-type substrate.
  • a p-type impurity region of about X 10 15 cm 3 and a p-type impurity region of about 2 X 10 16 cm 3 to 2 X 10 17 cm 3 sandwiching this photoelectric conversion part are formed, and the impurity density of the photoelectric conversion part
  • a TOF-type range image sensor designed to achieve a high sensitivity by arbitrarily setting the photoelectric conversion depth by adjusting the above has been proposed.
  • a photoelectric conversion part is formed on an n-type substrate, and electrons existing in a deep region of the photoelectric conversion part are absorbed by the substrate electrode to cause charge crosstalk. The purpose is to reduce this.
  • the TOF type distance image sensor described in JP-A-2002-368205 is disclosed.
  • an impurity density of about 2 X 10 15 cm 3 to 5 X 10 17 cm 3 is provided near the center of each of the transfer switches divided in two, so that this region is fully depleted.
  • the n-type impurity region is formed, and the effect of the fringe electric field is the smallest in the transfer switch section! /
  • the electric field due to the built-in potential is generated near the center of the transfer switch section, increasing the transfer speed and charge transfer.
  • a structure has been proposed to reduce crosstalk.
  • the conventional TOF type distance image sensor should be improved in terms of distance resolution and spatial resolution. Accordingly, there is a need for a TOF range image sensor that is low in cost and has high range resolution and spatial resolution.
  • the present invention provides a semiconductor ranging element capable of high-speed charge transfer, and a solid-state imaging device using the semiconductor ranging element as a pixel at low cost and having high distance resolution and spatial resolution. With the goal.
  • the first aspect of the present invention is: (i) a first conductivity type charge generation region, a part of a second conductivity type surface buried region on the charge generation region; A semiconductor photoelectric conversion element that receives the pulsed light reflected by the object as an optical signal and converts the optical signal into a signal charge in the charge generation region; and (one) one of the surface buried region immediately above the charge generation region.
  • the potentials of the first and second transfer channels which are another partial force of the surface buried region adjacent to the part, are electrostatically passed through the insulating films formed on the first and second transfer channels, respectively.
  • the first and second floats of the second conductivity type which have higher impurity density than the surface buried region, are sequentially stored. And summarized in that a semiconductor range-finding element and a drain region.
  • the semiconductor ranging element accumulates in the first and second floating drain regions by operating the first and second transfer gate electrodes by sequentially applying pulse signals in synchronization with the pulsed light. It is characterized by measuring the distance to the object from the distribution ratio of the charged charges.
  • the first conductivity type and the second conductivity type are opposite to each other.
  • the second conductivity type is p-type
  • the first conductivity type is p-type
  • the second conductivity type is n-type.
  • an “insulating film” A silicon oxide film (SiO film) is suitable, but there are various types other than silicon oxide film (SiO film).
  • the first and second transfer gate electrodes more generally have an insulated gate structure of an insulated gate transistor (MIS transistor) having various insulating films.
  • MIS transistor insulated gate transistor
  • a composite film in which these multiple layers are stacked can be used as the gate insulating film of the MIS transistor.
  • Ta O and Bi O lack thermal stability at the interface with polycrystalline silicon.
  • each of the specific dielectric constants ⁇ illustrated here can vary depending on the manufacturing method, these value forces may deviate in some cases.
  • a silicon oxide film and a gate insulating film of these composite films may be used.
  • the composite film may have a laminated structure of three or more layers. That is, a gate insulating film containing at least a part of the above-mentioned relative dielectric constant ⁇ force ⁇ 6 or more is preferable. However, in the case of a composite film, it is preferable to select a combination having an effective relative dielectric constant ⁇ force of 6 reff or more measured as the whole gate insulating film.
  • a gate insulating film having a ternary compound force such as a hafnium 'aluminate (Hf AlO) film may be used. That is, strontium (Sr), aluminum (A1), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), bismuth (Bi)!
  • An oxide containing at least one element or silicon nitride containing these elements can be used as the gate insulating film.
  • Ferroelectric materials such as strontium titanate (SrTiO), norlium strontium titanate
  • UM BaSrTiO 3
  • UM BaSrTiO 3
  • the second aspect of the present invention is (i) a charge generation region of the first conductivity type, on the charge generation region. It has a part of the surface embedded region of the second conductivity type opposite to the first conductivity type, receives the pulsed light reflected by the object as an optical signal, and converts the optical signal into a signal charge in the charge generation region
  • the potentials of the first and second transfer channels which are the other partial forces of the semiconductor buried photoelectric conversion element and the other part of the surface buried region adjacent to the part of the surface buried region immediately above the (port) charge generation region,
  • the first and second transfer channels are controlled electrostatically through an insulating film formed on the first and second transfer channels, respectively, and the signal charges are transferred alternately through the first and second transfer channels.
  • first and second floating drains of the second conductivity type and having a higher impurity density than the surface buried region which sequentially store signal charges transferred by the first and second transfer gate electrodes, respectively.
  • This is a solid-state imaging device in which pixels with regions are arranged in a one-dimensional direction. And The solid-state imaging device sequentially applies pulse signals to the first and second transfer gate electrodes of all the pixels in synchronization with the noise light, and the first and second floating drain regions in each pixel. It is characterized by measuring the distance from the distribution ratio of the accumulated charge to the object.
  • a first conductivity type charge generation region and a part of a second conductivity type surface buried region of the opposite conductivity type to the first conductivity type on the charge generation region are formed.
  • a semiconductor photoelectric conversion element that receives the pulsed light reflected by the object as an optical signal and converts the optical signal into a signal charge in the charge generation region, and (port) a part of the surface buried region directly above the charge generation region.
  • the potentials of the first and second transfer channels which are another partial force of the surface buried region adjacent to the first transfer channel, are electrostatically passed through insulating films formed on the first and second transfer channels, respectively.
  • First and second transfer gate electrodes that control and alternately transfer signal charges via the first and second transfer channels; and (c) signal charges transferred by the first and second transfer gate electrodes.
  • the first and second floating drains of the second conductivity type which have higher impurity density than the surface buried region, accumulate sequentially.
  • the gist of the invention is a solid-state imaging device in which pixels having an in-region are arranged in a two-dimensional matrix. The solid-state imaging device sequentially applies pulse signals to the first and second transfer gate electrodes of all pixels in synchronization with the pulsed light,
  • the distance to the object is measured from the distribution ratio of the charges accumulated in the first and second floating drain regions, and all pixels are accessed two-dimensionally, and a two-dimensional image corresponding to the measured distance. It is characterized by obtaining.
  • FIG. 1 is a schematic plan view for explaining a layout on a semiconductor chip of a solid-state imaging device (two-dimensional image sensor) according to a first embodiment of the present invention.
  • FIG. 2 is a schematic plan view illustrating the configuration of a semiconductor distance measuring element that is part of a pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view seen from the direction AA in FIG.
  • FIG. 6 is a schematic diagram for explaining a state of transfer of signal charges to a floating drain region.
  • FIG. 5 shows operations of pulse light incident on the light receiving gate electrode of the semiconductor distance measuring device according to the first embodiment and pulse signals applied to the first transfer gate electrode and the second transfer gate electrode. It is a timing chart explaining the relationship of timing.
  • FIG. 6 is a timing chart for explaining the operation of the solid-state imaging device according to the first embodiment shown in FIG.
  • FIG. 7 is a process cross-sectional view (part 1) for explaining the method of manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 8 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 9 is a process cross-sectional view (part 3) illustrating the method of manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view illustrating a schematic configuration of a semiconductor distance measuring element that is a part of a pixel of a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 11 is a process cross-sectional view (part 1) for explaining the method of manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 12 is a process cross-sectional view (part 2) illustrating the method of manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 13 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 14 is a schematic cross-sectional view illustrating a schematic configuration of a TOF type distance image sensor proposed in Japanese Patent Laid-Open No. 2005-235893, which is incorporated herein by reference.
  • FIG. 15 is a schematic plan view illustrating the configuration of a semiconductor distance measuring element that is a part of a pixel of a solid-state imaging device according to another embodiment of the present invention.
  • FIG. 16 is a schematic cross-sectional view seen from the BB direction in FIG.
  • FIG. 14 One of the inventors has already disclosed a region of the p-type semiconductor substrate 18 under the field oxide film 31 as shown in FIG. 14 in Japanese Patent Application Laid-Open No. 2005-235893, which is incorporated herein by reference.
  • the structure shown in FIG. 14 is a TOF type distance image sensor that can be realized in the manufacturing process of a standard CMOS image sensor.
  • the field oxide film 31 is transparent to light, for example, has a polysilicon force.
  • the gate electrodes 11, 16a, 16b are formed.
  • FIG. 14 The structure shown in FIG. 14 is a TOF type distance image sensor that can be realized in the manufacturing process of a standard CMOS image sensor.
  • the field oxide film 31 is transparent to light, for example, has a polysilicon force.
  • the gate electrodes 11, 16a, 16b are formed.
  • the structure shown in FIG. 14 has two problems in obtaining a high-performance TOF type distance image sensor.
  • One is that when near-infrared light is used as a light source for a TOF type distance image sensor, the surface of the p-type semiconductor substrate 18 slowly reaches the surface due to the diffusion of electron force generated at a very deep location. The response of charge detection to the substrate is slow, and the other is that the surface trapped electrons allow electrons captured at the interface between the p-type semiconductor substrate 18 and the field oxide film 31 to pass after a certain period of time. The release causes a delay in the response.
  • the characteristics of the TOF type distance sensor proposed in Japanese Patent Laid-Open No. 2005-235893 are further improved.
  • a pixel structure that enables higher-speed operation is provided.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the first conductivity type is n-type
  • the second conductivity type is n-type. It can be easily understood that even if the conductivity type is p-type, the same effect can be obtained if the electrical polarity is reversed.
  • the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention includes a pixel array unit (X to X; X to X;; X to X) and a peripheral circuit unit. (94,
  • a timing control circuit 94 is provided on the upper side of the pixel array part, and a horizontal shift register 96 is provided on the lower side.
  • X nl X nm is provided along the direction of the pixel array X to X; X to x;; X to x
  • a vertical shift register and a vertical scanning circuit 95 are provided along the direction nj lm nm. Internal to pixel X
  • each pixel X includes a TOF pixel circuit 81 including a semiconductor photoelectric conversion element and a charge transfer unit, and a voltage readout buffer amplifier 82.
  • the timing control circuit 94, the horizontal shift register 96, the vertical shift register, and the vertical scanning circuit 95 sequentially scan the pixels X in the pixel array unit, and the pixel signal reading electronic shotter operation is executed. That is, in the solid-state imaging device according to the first embodiment of the present invention, the pixel array unit is arranged in units of pixel rows X to X; X to X;; X to X.
  • the pixel signal is read out by a vertical signal line provided every lm x nm.
  • Control signal ni nm for transferring charge from each photodiode x to x
  • Ding 1 (0 1) and Ding 2 (() 2) are all pixels from the timing control circuit 94;
  • signal readout from the pixel portion is performed after a readout period is provided after the processing by the noise processing circuits NC to NC is completed.
  • FIG. 2 An example is shown in Figure 2.
  • a semiconductor photoelectric conversion element is formed directly under the light receiving gate electrode 11 shown in the center of FIG. 2, and the first transfer that alternately transfers the signal charges generated by the semiconductor photoelectric conversion element to the left and right sides of the light receiving gate electrode 11 is shown.
  • a gate electrode 16a and a second transfer gate electrode 16b are disposed.
  • the light irradiated as a repetitive pulse signal from the light source 91 in FIG. 1 is reflected by the object 92, and is indicated by a one-dot chain line that goes around the periphery of the light receiving gate electrode 11 in FIG. 41 enters the semiconductor photoelectric conversion element through the opening 42 of FIG.
  • the semiconductor photoelectric conversion element receives the pulsed light incident through the opening 42 of the light shielding film 41 as an optical signal, and converts the optical signal into a signal charge.
  • the first floating drain region 23a for accumulating the signal charge transferred by the first transfer gate electrode 16a is on the right side
  • the signal charge transferred by the second transfer gate electrode 16b is on the right side
  • the second floating drain region 23b for storing is disposed on the left side.
  • the right side of FIG. 2 further shows a first reset gate electrode adjacent to the first floating drain region 23a and facing the first floating drain region 23a via the first reset gate electrode 13a and the first reset gate electrode 13a.
  • Source area 24a is located.
  • the second reset gate electrode 13b and the second reset gate facing the second floating drain region 23b via the second reset gate electrode 13b is adjacent to the second floating drain region 23b
  • the second reset gate electrode 13b and the second reset gate facing the second floating drain region 23b via the second reset gate electrode 13b.
  • a source region 24b is further arranged.
  • the first floating drain region 23a, the first reset gate electrode 13a, and the first reset source region 24a form a MOS transistor that becomes the first reset transistor, and the second floating drain region 23b, the second reset gate electrode 13b, 2
  • the MOS transistor that forms the second reset transistor is formed by the reset source region 24b.
  • the control signals R are all set to a high (H) level with respect to 13a and the second reset gate electrode 13B, and the charges accumulated in the first floating drain region 23a and the second floating drain region 23b are transferred to the first reset source region.
  • 24a and the second reset source region 24b are respectively discharged to reset the first floating drain region 23a and the second floating drain region 23b.
  • the signal charges generated by the semiconductor photoelectric conversion element are transferred in opposite directions (left and right directions).
  • the center lines (not shown) of the first transfer gate electrode and the second transfer gate electrode are arranged on the same straight line.
  • the light receiving gate measured in the direction perpendicular to the width force of each of the first transfer gate electrode 16a and the second transfer gate electrode 16b measured in the direction (vertical direction in FIG. 2) perpendicular to the signal charge transfer direction.
  • FIG. 3 is a cross-sectional structure of the semiconductor ranging element shown in FIG. 2.
  • the first conductive type (p-type) semiconductor substrate 19 and the first conductive type (p ) Type semiconductor layer (epitaxial growth layer) 20 and a second conductivity type (n type) surface buried region 22 disposed on the semiconductor layer (epitaxial growth layer) 20 are shown. .
  • the insulating film 31 immediately below the light receiving gate electrode 11 in the center, the surface buried region 22, the semiconductor layer (epitaxial growth layer) 20, and the semiconductor substrate 19 constitute a semiconductor photoelectric conversion element.
  • a part of the first conductivity type (P-type) semiconductor layer (epitaxial growth layer) 20 located immediately below the light receiving gate electrode 11 functions as a charge generation region of the semiconductor photoelectric conversion element. Carriers (electrons) generated in the charge generation region are injected into a part of the surface buried region 22 immediately above the charge generation region.
  • the insulating film 31 extends from immediately below the light receiving gate electrode 11 to the left and right first transfer gate electrodes 16a and the second transfer gate electrode 16b, and below the insulating film 31, the light receiving gate electrode 11
  • the surface buried region 22 is arranged so that the direct force also extends to the left and right below the first transfer gate electrode 16a and the second transfer gate electrode 16b. That is, in the surface buried region 22 (the other part of the surface buried region 22) adjacent to the right side of the surface buried region 22 immediately below the light receiving gate electrode 11 (just above the charge generation region), the first transfer gate electrode The part directly under 16a is the first It functions as a transfer channel.
  • the second transfer gate electrode 16b statically transfer the potentials of the first and second transfer channels through the insulating films 31 formed on the upper portions of the first and second transfer channels, respectively. Electrically controlled to transfer the signal charge to the second conductivity type (n-type) first floating drain region 23a and second floating drain region 23b alternately via the first and second transfer channels, respectively.
  • the first floating drain region 23a and the second floating drain region 23b are semiconductor regions having a higher impurity density than the surface buried region 22, respectively. As apparent from FIG. 3, the surface buried region 22 is formed so as to be in contact with the left and right first floating drain regions 23a and second floating drain regions 23b.
  • the first floating drain region 23a is connected to the gate electrode of a signal reading transistor (amplifying transistor) MA1 constituting the voltage reading buffer amplifier 82, and the second floating drain region 23b is connected to the first floating drain region 23a.
  • the signal read transistor (amplification transistor) of the voltage read buffer amplifier 82 is connected to the gate electrode of MA2.
  • Signal read transistor (amplification transistor) The source electrode of MA1 is connected to the power supply VDD, and the drain electrode is connected to the source electrode of switching transistor MS1 for pixel selection.
  • the drain electrode of the pixel selection switching transistor MS1 is connected to the vertical signal line B, and the horizontal line selection control signal s is supplied from the vertical shift register and the vertical scanning circuit 95 to the gate electrode.
  • the signal readout transistor (amplification transistor) MA2 has its source electrode connected to the power supply VDD and its drain electrode connected to the source electrode of the switching transistor MS2 for pixel selection.
  • the drain electrode of the pixel selection switching transistor MS2 is connected to the vertical signal line B, and the horizontal electrode is selected as the gate electrode.
  • a selection control signal S is supplied from the vertical shift register and vertical scanning circuit 95.
  • the selection control signal S is set to the high level, the switching transistors MS1 and MS2 are conducted, and the first floating drain region 23a and the second floating drain region amplified by the signal readout transistors (amplification transistors) MAI and MA2 A current corresponding to the potential of 23b flows in the vertical signal lines B and B.
  • the impurity density of the semiconductor layer 20 serving as a charge generation region is lower than the impurity density of the semiconductor substrate 19.
  • the semiconductor substrate 19 has an impurity density of about 4 ⁇ 10 17 cm 3 or more and about 1 ⁇ 10 21 cm ′′ 3 or less
  • the semiconductor layer (epitaxial growth layer) 20 serving as a charge generation region has an impurity density of 6 ⁇ 10 u cm. It is preferably about 3 or more and about 2 X 10 15 cm 3 or less.
  • the semiconductor substrate 19 impurity density 4 X 10 17 cm 3 less than approximately, 1 X 10 21 cm 3 of about or less of the silicon substrate, the semiconductor layer (Epitakisharu growth layer) 20 with an impurity density 6 X 10 n cm " If the silicon epitaxial growth layer 20 is not less than 3 ° C. and not more than 2 X 10 15 cm 3 , a normal CMOS process can be adopted, and the insulating film 31 is LOCOS (Local oxidation of silicon) used for element isolation.
  • LOCOS Local oxidation of silicon
  • a field oxide film formed by a selective oxidation method called “method” can be used.
  • the industrial meaning is silicon with an impurity density of about 8 X 10 17 cm 3 or more and 1 X 10 0 2 Q cm 3 or less.
  • substrate 19 the impurity density 6 X 10 13 cm 3 of about or more, 1. if 5 X 10 1 5 cm 3 of about less silicon
  • E pita key interstitial growth layer 20 is easy preferable to obtain at ⁇ .
  • the thickness of the layer 20 is about 4 to 20 m, preferably about 6 to 10 / zm.
  • the semiconductor layer (epitaxial growth layer) 20 located immediately below the light receiving gate electrode 11 and directly below the first transfer gate electrode 16a and the second transfer gate electrode 16b on the left and right sides is a p-well in a normal CMOS process. It is an area where no n-wells are placed.
  • the surface buried region 22 has an impurity density of about 5 ⁇ 10 14 cm 3 or more and about 5 ⁇ 10 16 cm 3 or less, typically, for example, an impurity density value of about 1 ⁇ 10 15 cm 3.
  • the thickness can be about 0.1 to 3111, preferably about 0.5 to 1.5 m.
  • the thickness of the thermal oxide film may be about 150 nm or more and lOOOnm or less, preferably about 200 nm or more and about 400 nm or less.
  • the first transfer gate electrode 16a formed on the insulating film (field oxide film) 31 has the pulse signal TX1 in FIG. 5 and the second transfer gate electrode 16b has the pulse signal TX2 in FIG. give.
  • a constant voltage PG for example, 0V is applied to the central light receiving gate electrode 11.
  • the potential distribution in the surface buried region 22 is as shown in FIG.
  • the electrons generated by the optical signal are transferred to the right floating drain region 23a.
  • the electrons generated by the optical signal are transferred to the left floating drain region. Forwarded to 23b.
  • carriers (electrons) are transported in the barrier deeper than the interface with the insulating film (field oxide film) 31 using the surface buried region 22. Since it travels, it is not affected by the interfacial order or surface scattering at the interface between the insulating film (field oxide film) 31 and the semiconductor, so it is performed at high speed.
  • the n-type surface buried region 22 is formed on the upper portion of the p-type silicon epitaxial growth layer 20, it is close to the interface between the n-type surface buried region 22 and the p-type silicon epitaxial growth layer 20. Since a potential potential in the depth direction is formed so that carriers (electrons) can travel in the region, the carriers (electrons) generated by light are not trapped at the level of the interface between the semiconductor region and the insulating film 31. it can.
  • the signal charge is transferred to the right floating drain region 23a, and the signal charge due to the pulsed light irradiated during the period IV of the pulse signal TX2 is transferred to the left floating drain region 23b.
  • the pulsed light has a waveform A shown in FIG. 5
  • the amounts of electrons (signal charges) transferred to the first floating drain region 23a and the second floating drain region 23b are equal.
  • the Norse light is delayed and incident as shown by the waveform B shown by the broken line in FIG.
  • the delay time of the pulsed light can be estimated by obtaining the difference in the amount of electrons (signal charges) accumulated in the first floating drain region 23a on the right side and the second floating drain region 23b on the left side.
  • the estimated distance L by the semiconductor distance measuring device is equal to the signal charge Q transferred to and accumulated in the floating drain region 23b on the left side as shown in the equation (1).
  • c is the speed of light
  • T is the panorace width of the panoramic light.
  • Equation (1) the signal charge power generated by the optical signal in the semiconductor layer 20 serving as the charge generation region of the semiconductor photoelectric conversion element is compared with the pulse width T of the pulsed light.
  • a sufficiently large lateral fringing electric field can be formed in the surface buried region 22 immediately below the first transfer gate electrode 16a and the second transfer gate electrode 16b. It is designed in a simple structure. That is, an insulating film (field oxide film) 31 made of a thick oxide film is formed on the p-type silicon epitaxial growth layer 20 having a low impurity density, and the light receiving gate electrode 11 and the first transfer gate electrode are formed thereon. A parallel plate capacitor is formed by the structure in which 16a and the second transfer gate electrode 16b are formed.
  • the insulating film (field oxide film) 31 corresponding to the position of each end of the first transfer gate electrode 16a and the second transfer gate electrode 16b is used.
  • the approximate force of the parallel plate capacitor also shifts at the fringe portion directly below, so the vertical electric field generated by the potential applied to the first transfer gate electrode 16a and the second transfer gate electrode 16b becomes weak, and the direction of the direction other than the vertical direction A fringing electric field that also has an electric field force is generated.
  • the fringing electric field component tends to increase as the insulating film (field acid film) 31 is thicker.
  • a fringing electric field (lateral electric field) that causes carriers (electrons) to run parallel to the surface of the substrate is generated by setting the thickness of the thermal oxide film to about 150 nm or more and lOOOnm or less in terms of the relative permittivity conversion. It's easy to do.
  • a fringing electric field that is, a lateral electric field at the end of the electrode
  • the insulating film (field oxide film) 31 becomes too thick. In this case, the electric field itself becomes weaker and the lateral electric field at the end of the electrode becomes smaller.
  • a thickness of about lOOOnm or more in terms of the relative permittivity of the thermal oxide film is not preferable. Therefore, if the thickness of the thermal oxide film is about 200 nm or more and about 400 nm or less in terms of relative dielectric constant, the fringing electric field will increase, which is preferable!
  • the gap between the light receiving gate electrode 11 and the first transfer gate electrode 16a shown in FIGS. 2 and 3 and the gap between the light receiving gate electrode 11 and the second transfer gate electrode 16b are preferably 1 ⁇ m or less.
  • CCD and other technologies use two layers of polysilicon to reduce the gap between adjacent transfer gate electrodes and prevent potential barriers at the gap.
  • the semiconductor measurement according to the first embodiment Also in the distance element, the gap between the light receiving gate electrode 11 and the first transfer gate electrode 16a and the gap between the light receiving gate electrode 11 and the second transfer gate electrode 16b are narrowed to the minimum gap size allowed by the current microfabrication technology. I prefer that.
  • a gap of 60nm or less or 50nm or less is possible even with light exposure by using double exposure technology or aperture reduction technology using TEOS (tetraethyl orthosilicate) film deposited by CVD.
  • TEOS tetraethyl orthosilicate
  • a thick insulating film (field oxide film) 31 having a thickness of about 150 nm or more and lOOOnm or less in terms of relative permittivity of the thermal oxide film is used and sufficient.
  • the surface buried region is directly below the gap between the light receiving gate electrode 11 and the first transfer gate electrode 16a and directly below the gap between the light receiving gate electrode 11 and the second transfer gate electrode 16b.
  • a potential fluctuation can be formed in 22 so as not to cause a potential barrier.
  • all the control signals R are set to the (H) level and accumulated in the first floating drain region 23a and the second floating drain region 23b. Charge is discharged to the first reset source region 24a and the second reset source region 24b, respectively, and the first floating drain region 23a and the second floating drain region 23b are reset.
  • the repetitive pulses TX1 and TX2 are given to the transmission gate electrode 16b at the timing shown in FIG.
  • noise cancellation circuit 84 perform noise scanning, and then perform horizontal scanning. 1
  • the selection of the horizontal line is determined by applying the control signal S to the pixels X to X; X to X;; X to X
  • a voltage on the horizontal line corresponding to the vertical signal appears by applying to the switching transistor MSI, MS 2 for pixel selection of the buffer amplifier 82 for pressure reading.
  • the force S noise cancellation circuit 83 and the noise cancellation circuit 84 are circuits that sample the signal level and the reset level by ⁇ S and ⁇ R, respectively, and obtain the difference.
  • the noise canceling circuit itself is not so much related to the essence of the present invention, and will be omitted.
  • the transfer channel through which electrons (signal charges) are transferred Is embedded at a deep position close to the interface between the p-type silicon epitaxial growth layer 20 and the n-type surface buried region 22 rather than at the interface between the semiconductor region and the insulating film 31, thereby (Signal charge) is not captured.
  • electrons (signal charges) are trapped at the interface state, they are emitted after a lapse of time, and the response becomes slow, so that the distance resolution decreases.
  • the semiconductor ranging elements according to the first embodiment are arranged in a two-dimensional matrix as shown in FIG. 1, low cost and high distance resolution can be obtained, and the structure is simple.
  • a high spatial resolution, TOF type distance image sensor with a large number of pixels can be realized.
  • Conventionally developed TOF type distance image sensors have about 20,000 pixels or less, but the solid-state imaging device (TOF type distance image sensor) according to the first embodiment is 320 X 240 pixels, that is, About 77,000 pixels can be easily manufactured, and the resolution can be greatly improved compared to the conventional method.
  • FIGS. A method of manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention will be described with reference to FIGS. Note that the manufacturing method of the semiconductor distance measuring element and the solid-state imaging device described below is an example, and it is needless to say that it can be realized by various other manufacturing methods including this modified example.
  • nitride film (Si N) 52 having a thickness of about 200 nm is grown by using the CVD method. Photolithoda on the nitride film 52
  • a photoresist film 53 patterned by the fee technology is formed, and by using this as a mask, reactive ion etching (RIE) is performed.
  • RIE reactive ion etching
  • a p-type silicon epitaxial growth layer 20 6 X 10 1 (> ⁇ 3 X ⁇ 11 ⁇ !! — Phosphorus ( 31 P +) is ion-implanted at a dose of about 2 and the surface of the p-type silicon epitaxial growth layer 20 is ion-implanted.
  • the nitride film 52 becomes a channel stop ion implantation mask for forming inversion preventing impurity ions in the element isolation region.
  • photoresist film After removing 53, the opening of the nitride film 52 above the ion implantation layer 54 for the surface buried region shown in FIG. 7 (c) is covered with another photoresist film by a photolithography technique, and the peripheral circuit and the reading buffer are covered.
  • nMOS forming area of Aanpu 82 only 6 X 10 " ⁇ 2 X 10 15 cm_ phosphorus (31 P +) in 2 dose of about channel stop implant.
  • full Oto lithography by further forming a new photoresist film, boron (+ U B) only pMOS S formation region of the peripheral circuit channel stop implant. then removed photoresists film.
  • the thickness 15 A field oxide film 31 having a thickness of about Onm or more, lOOOnm or less, about 200 nm or more and about 400 nm or less is formed.
  • the nitride film 52 covering the element formation region is used as an anti-oxidation film because its oxidation rate is significantly slower than that of silicon.
  • a surface buried region 22 is formed at the interface between the field oxide film 31 and the p-type silicon epitaxial growth layer 20 as shown in FIG. 7 (d).
  • the pwell 25 of the circuit is covered with a photoresist film, and then an impurity for controlling the gate threshold voltage of the pMOS is ion-implanted.
  • the photoresist film is removed and a pattern of the photoresist film is formed on the region other than the p-well 25 by photolithography technique, and then the peripheral circuit of the peripheral circuit and the p of the read buffer amplifier 82 are formed.
  • an impurity for controlling the gate threshold voltage of the nMOS is ion-implanted into the pwel 25 shown in FIG. 8 (e). Thereafter, the photoresist film is removed.
  • V the photoresist film
  • Th control ion implantation Dummy oxide film used as a protective film during ion implantation is removed.
  • the surface of the p-well 25 is thermally oxidized to form a gate oxide film 32.
  • a polysilicon film 10 is deposited to a thickness of about 200 to 400 nm on the entire surface of the gate oxide film 32 by the CVD method.
  • a photoresist film 55 patterned by the photolithography technique is formed on the polysilicon film 10.
  • the polysilicon film 10 is etched by reactive ion etching (RIE) or the like as shown in FIG. 8 (g), so that the light receiving gate electrode 11, the first transfer gate electrode 16a, A second transfer gate electrode 16b, a first reset gate electrode 13a, and a second reset gate electrode 13b are formed. Thereafter, the photoresist film 55 is removed.
  • RIE reactive ion etching
  • source / drain regions are formed in the n-well of the peripheral circuit.
  • the puer 25 shown in Fig. The p-well of the protruding buffer amplifier 82 and the first reset gate electrode 13a and the second reset gate electrode 13b on the p-well are covered with a new photoresist film.
  • a polysilicon gate electrode of the n Ueru as a mask in a self-alignment manner, ion implantation of boron (+ U B) at a dose of 10 15 CM_ 2 orders.
  • boron (+ U B) is ion-implanted in the polysilicon gate electrodes of the n Ueru.
  • arsenic ( 75 As +) force S ions are also implanted into the polysilicon gate electrode on the polysilicon first reset gate electrode 13a and the second reset gate electrode 13b and the p-well of the peripheral circuit not shown. Thereafter, the photoresist film is removed.
  • the p-type semiconductor substrate 19 is heat-treated.
  • impurities are diffused, and the n-well in the peripheral circuit (not shown) is the p-type source Z drain region, and the p-well 25 shown in FIG.
  • a first floating drain region 23a, a second floating drain region 23b, a first reset source region 24a, and a second reset source region 24b are formed.
  • an n-type source Z drain region is formed in a p-well or the like of a peripheral circuit (not shown).
  • note inlet and arsenic to the first reset gate electrode 13a and the second reset gate electrode 13b (75 As +) is also because it is activated, the first reset gate electrode 13a and the second reset gate electrode 13b have lower resistance To do.
  • the resistance of the n-well gate electrode in the peripheral circuit (not shown) is also reduced.
  • This interlayer insulating film consists of an oxide film (CVD—SiO) with a thickness of about 0.5 m deposited by the CVD method, and this oxide film (CVD—S).
  • Various dielectric films such as a composite film composed of a two-layer structure can be used.
  • Deposit by CVD method After the deposition, the BPSG film on the upper layer of the composite film is reflowed by heat treatment to flatten the surface of the interlayer insulating film.
  • the interlayer insulating film On this surface, using a photoresist film patterned by photolithography as a mask, the interlayer insulating film is etched by RIE or ECR ion etching to form a contact hole for connecting the metal wiring layer and the transistor. Form. Thereafter, the photoresist film used for forming the contact hole is removed.
  • an aluminum alloy film Al—Si, Al—Cu—Si
  • silicon or the like is formed by sputtering or electron beam vacuum deposition.
  • a photoresist film mask is formed, and using this mask, an aluminum-alloy alloy film is patterned by RIE.
  • a metal wiring layer is formed to connect the vertical signal lines and horizontal scanning lines connecting the pixels, or the transistors of the peripheral circuits. Further, another interlayer insulating film is deposited on the metal wiring layer, and a metal film having an opening 42 is formed immediately above the light receiving gate electrode 11 of each pixel by using a photolithography technique. To do.
  • the first embodiment of the present invention is implemented.
  • the solid-state imaging device according to the embodiment is completed.
  • a PSG film or a nitride film is used for the passivation film.
  • the formation of the surface buried region 22 is performed using a standard CMOS image sensor.
  • CMOS image sensor As an additional process to this manufacturing process, it can be realized by adding a simple process which is sufficient if the surface buried region 22 is formed by ion implantation or the like.
  • the n-type surface buried region 22 is a force formed so as to be in contact with the left and right first floating drain regions 23a and second floating drain regions 23b.
  • the first floating drain region 23a and the second floating drain region 23b are As explained above, it can be formed at the same time as the source and drain regions of the nMOS transistor, and no additional process is required.
  • the light is detected and the signal charge is calculated based on the standard CMOS process.
  • a TOF type distance image sensor capable of high-speed signal transfer similar to a CCD just by adding a process to form an n-type surface buried region 22 that will be a transfer channel for transfer It can be realized by MOS process.
  • the overall configuration of the solid-state imaging device (two-dimensional image sensor) according to the second embodiment of the present invention is the same as the block diagram shown in FIG. Also, each pixel X of the solid-state imaging device according to the second embodiment;
  • planar structure of the semiconductor ranging element that functions as the TOF pixel circuit 81 in ⁇ X is also the first nm.
  • FIG. 2 shown as an example of the planar structure of the semiconductor distance measuring element according to the embodiment, a duplicate description is omitted.
  • FIG. 10 is a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2. Similar to the semiconductor distance measuring element according to the first embodiment, the first conductive type (p-type) semiconductor substrate 19 and The first conductivity type (p-type) semiconductor layer (epitaxial growth layer) 20 disposed on the semiconductor substrate 19 and the second conductivity type (epitaxial growth layer) 20 disposed on the semiconductor substrate (epitaxial growth layer) ( n-type) with a surface buried region 2 2 as a basic structure, an insulating film 31 directly under the light receiving gate electrode 11 in the center, a surface buried region 22, a semiconductor layer (epitaxial growth layer) 20, and a semiconductor
  • the substrate 19 constitutes a semiconductor photoelectric conversion element.
  • a part of the first conductivity type (P-type) semiconductor layer (epitaxial growth layer) 20 located immediately below the light receiving gate electrode 11 functions as a charge generation region of the semiconductor photoelectric conversion element, and is generated in the charge generation region.
  • the carriers (electrons) are injected into a part of the surface buried region 22 immediately above the charge generation region, similar to the semiconductor distance measuring device according to the first embodiment.
  • the structure in which the insulating film (field oxide film) 31 is formed by the LOCOS method is illustrated, but the cross-sectional structure shown in FIG. The difference is that a shallow trench isolation (STI) structure is used for element isolation.
  • the insulating film 31 extends directly below the first transfer gate electrode 16a and the second transfer gate electrode 16b on the left and right of the light receiving gate electrode 11, Under this insulating film 31, a surface buried region 22 is disposed so as to extend right and left to a force directly below the light receiving gate electrode 11 and below the first transfer gate electrode 16a and the second transfer gate electrode 16b.
  • a portion of the surface buried region 22 adjacent to the right side of the surface buried region 22 immediately below the light receiving gate electrode 11 (immediately above the charge generation region) is located immediately below the first transfer gate electrode 16a. Functions as the first transfer channel, and the portion of the surface buried region 22 adjacent to the left side of the surface buried region 22 directly below the light receiving gate electrode 11 is located immediately below the second transfer gate electrode 16b.
  • the semiconductor ranging element according to the second embodiment forms an electron ( The transfer channel to which the signal charge is transferred is buried at a deep position close to the interface between the p-type silicon epitaxial growth layer 20 and the n-type surface buried region 22 that is not at the interface between the semiconductor region and the insulating film 31. As a result, electrons (signal charges) are not trapped at the interface state.
  • the semiconductor distance measuring elements according to the second embodiment are arranged in a two-dimensional matrix as shown in FIG. 1, low cost and high distance resolution can be obtained, the structure is simple, and many The high spatial resolution TOF type distance image sensor in which these pixels are arranged can be realized in the same manner as described in the solid-state imaging device according to the first embodiment.
  • FIGS. 11 to 13 A manufacturing method of the semiconductor distance measuring element and the solid-state imaging device according to the second embodiment of the present invention will be described with reference to FIGS. 11 to 13.
  • the first embodiment shown in FIGS. It has the same process as the manufacturing method of the semiconductor ranging element and solid-state imaging device concerning a form.
  • FIG. 11 (a) First, as shown in FIG. 11 (a), an epitaxial substrate having a p-type silicon epitaxial growth layer 20 formed on a p-type semiconductor substrate 19 is prepared, and FIG. P-well 25 is formed, and a nitride film (Si N) 52 is grown on the main surface of the p-type silicon epitaxial growth layer 20 via a pad oxide film 51.
  • Photolithography technology Photolithography technology
  • phosphorus ( 31 P +) is ion-implanted into the p-type silicon epitaxial growth layer 20 and p-type silicon epitaxial growth is performed.
  • the steps until the surface-implanted region ion-implanted layer 54 is formed on the surface of the layer 20 are the same as those in the semiconductor ranging device and solid-state imaging device according to the first embodiment shown in FIGS. This is exactly the same as the manufacturing method.
  • a p + inversion prevention layer (channel stop region) is formed in the element isolation region surrounding the pMOS formation region of the peripheral circuit, and an n + inversion prevention layer (channel stop region) is formed in the element isolation region surrounding the nMOS formation region of the peripheral circuit and the read buffer amplifier 82. Region) is formed, but these are not shown.
  • a photoresist film is applied, and this is patterned by a photolithography technique to form an element isolation groove forming etching mask (first etching mask).
  • the thermal oxide film (SiO 2) is etched by RIE using the photoresist film as a mask. So
  • thermal oxide film SiO 2
  • An element isolation groove forming etching mask (second etching mask) consisting of 2 is formed.
  • an element isolation groove having a depth of 150 ⁇ m or more and lOOOnm or less, preferably 200 nm or more and 700 nm or less is formed by RIE on the surface of the surface buried region 22.
  • element isolation grooves are formed in the element isolation regions of the force peripheral circuit and the read buffer amplifier 82 which are not shown.
  • the insulating film 31 is deposited on the entire surface so as to be 50 to LOonm thicker than the depth of the element isolation groove, and the element isolation groove is filled.
  • polishing is performed by chemical mechanical polishing (CMP) until the surface of the p-well 25 is exposed, and an insulating film 31 is embedded in the element isolation trench as shown in FIG. Although not shown, in the same manner, the insulating film 31 is embedded in the element isolation trench in the element isolation region of the peripheral circuit and the read buffer amplifier 82 to form a field oxide film.
  • CMP chemical mechanical polishing
  • the surface of P-well 25 is thermally oxidized to form a gate oxide film 32.
  • a polysilicon film 10 is deposited by the method. Then, using the photoresist film 55 as a mask, the polysilicon film 10 is etched by reactive ion etching (RIE) or the like as shown in FIG. 13 (i) to obtain the light receiving gate electrode 11, the first transfer gate electrode 16a, (2)
  • RIE reactive ion etching
  • the steps of forming the transfer gate electrode 16b, the first reset gate electrode 13a, and the second reset gate electrode 13b include the semiconductor ranging element according to the first embodiment shown in FIGS. This is basically the same as the method for manufacturing the solid-state imaging device.
  • arsenic ( 75 As +) is applied to p-well 25 in a self-aligning manner using first reset gate electrode 13a and second reset gate electrode 13b as a mask.
  • the p-type semiconductor substrate 19 is heat-treated by ion implantation, and the p-well 25 ⁇ ⁇ shown in Fig. 13 (k) is the first floating drain region 23a, the second floating drain region 23b, and the first reset source region 24a.
  • a series of procedures formed by the second reset source region 24b are a series of procedures of the method for manufacturing the semiconductor distance measuring device and the solid-state imaging device according to the first embodiment shown in FIGS. 9 (h) to (i). And basically the same.
  • the subsequent multi-layer wiring process such as a vertical signal line connecting each pixel, a horizontal scanning line, or a metal wiring layer connecting each transistor of the peripheral circuit, and a nodding process are also performed according to the semiconductor device according to the first embodiment. This is basically the same as the manufacturing method of the distance measuring element and the solid-state imaging device, and redundant description is omitted.
  • the formation of the surface buried region 22 is a standard having an STI structure.
  • As an additional process to the manufacturing process of a CMOS image sensor it is possible to realize it by adding a simple process that can be performed simply by forming the surface buried region 22 by ion implantation or the like.
  • the n-type surface buried region 22 is formed so as to contact the left and right first floating drain regions 23a and second floating drain regions 23b, but the first floating drain region 23a and the second floating drain region 23b are As described above, it can be formed at the same time as the source and drain regions of the nMOS transistor, and no additional process is required.
  • the present invention is the force described by the first and second embodiments. It should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. This disclosure will be apparent to those skilled in the art in various alternative embodiments, examples and operational techniques.
  • a U-shape is formed along the direction orthogonal to the signal charge transfer direction.
  • the first discharge gate electrode 12a and the second discharge gate electrode 12b may be added so as to face each other.
  • each of the first transfer gate electrode 16a and the second transfer gate electrode 16b is arranged on the plane pattern so that the signal charges generated by the semiconductor photoelectric conversion elements are transferred in opposite directions (left and right directions).
  • the center line (not shown) is arranged on the same straight line AA in the horizontal direction (left-right direction) in FIG.
  • the light receiving gate electrode measured in the direction perpendicular to the width force of each of the first transfer gate electrode 16a and the second transfer gate electrode 16b measured in the direction orthogonal to the signal charge transfer direction (vertical direction in FIG. 15).
  • the signal charge can be completely transferred by the first transfer gate electrode 16a and the second transfer gate electrode 16b even if the area of the light receiving portion immediately below the light receiving gate electrode 11 is increased. I have to.
  • the center lines (not shown) of the first discharge gate electrode 12a and the second discharge gate electrode 12b are collinear in the vertical direction (vertical direction) in FIG. B is placed on.
  • the first discharge gate electrode 12a discharges background light generated by background light in the charge generation region in the upward direction of FIG.
  • the second discharge gate electrode 12b generates background light generated by the background light in the charge generation region.
  • the electric charge is discharged downward in FIG.
  • the background photocharge discharged by the first discharge gate electrode 12a is received by the first discharge drain region 21a provided in the upper direction of FIG. 15, and the background photocharge discharged by the second discharge gate electrode 12b is 15 is received by the second drain region 21b provided in the downward direction.
  • the cross-sectional structure of the semiconductor distance measuring element shown in FIG. 15 as seen from the AA direction is the same as that in FIG. 3 described in the first embodiment, and thus a duplicate description is omitted.
  • 16 is a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 15 as viewed in the direction of the B-B direction, and is a first conductivity type (p-type) semiconductor.
  • a buried surface 22 of conductivity type (n-type) is shown.
  • a semiconductor photoelectric conversion element is constituted by the insulating film 31 immediately below the light receiving gate electrode 11 in the center, the surface buried region 22, the semiconductor layer (epitaxial growth layer) 20, and the semiconductor substrate 19, and the light receiving gate.
  • Part of the first conductivity type (P-type) semiconductor layer (epitaxial growth layer) 20 located immediately below the electrode 11 functions as a charge generation region of the semiconductor photoelectric conversion element, and is generated in the charge generation region.
  • carriers are injected into a part of the surface buried region 22 immediately above the charge generation region.
  • the insulating film 31 extends from directly below the light-receiving gate electrode 11 to the lower side of the first discharge gate electrode 12a and the second discharge gate electrode 12b on the left and right in FIG. 16 (corresponding to the vertical direction in FIG. 15).
  • the surface buried region 22 is disposed so that the force directly below the light receiving gate electrode 11 extends to the left and right to the lower side of the first discharge gate electrode 12a and the second discharge gate electrode 12b. That is, in the surface buried region (other part of the surface buried region 22) 22 adjacent to the right side of the surface buried region 22 immediately below the light receiving gate electrode 11 (just above the charge generation region), the first discharge gate The part located directly below the electrode 12a functions as the first discharge channel.
  • the second A portion located immediately below the discharge gate electrode 12b functions as a second discharge channel.
  • the first discharge gate electrode 12a and the second discharge gate electrode 12b pass the potentials of the first and second discharge channels through insulating films 31 formed on the upper portions of the first and second discharge channels, respectively.
  • background light charges are transferred to the first conductivity drain region 23a and the second conductivity drain region 23b of the second conductivity type (n-type) through the first and second discharge channels, respectively. .
  • the first floating drain region 23a and the second floating drain region 23b are semiconductor regions having a higher impurity density than the surface buried region 22, respectively. As is apparent from FIG. 16, the surface buried region 22 is formed so as to be in contact with the left and right first floating drain regions 23a and second floating drain regions 23b.
  • the signal charges Q and Q described in the first embodiment In addition to the transfer structure, in order to eliminate the influence of background light, the first discharge gate electrode 12a and the second discharge gate electrode 12b are provided in the vertical direction of the plan view of FIG. That is, the background photocharge is discharged to the first discharge drain region 21a and the second discharge drain region 21b serving as the discharge outlet through the first discharge gate electrode 12a and the second discharge gate electrode 12b.
  • the control pulse signal TXD is given to the upper and lower first discharge gate electrodes 12a and 2b and the time width force of the control pulse signal TXD applied to the first discharge gate electrode 12a and the second discharge gate electrode 12b.
  • a high potential for example, IV
  • the first discharge gate electrode 12a and the second discharge gate electrode 12b are applied to the first discharge gate electrode 12a and the second discharge gate electrode 12b, so that the first discharge drain is discharged. It facilitates the transfer of background photocharges to the region 21a and the second drain region 21b.
  • the voltage application method shown in FIG. 16 is an example, and the voltage TXD applied to the left and right first discharge gate electrodes 12a and second discharge gate electrodes 12b in FIG. 16 is particularly the same voltage. If necessary, it can be discharged even if the earth voltage is increased. As shown in Fig. 16, the background photocharge can be discharged even if the same positive voltage is applied. That is, the voltage TXD applied to the left and right first discharge gate electrodes 12a and second discharge gate electrodes 12b in FIG. 16 can be applied with various voltages with flexibility. By applying it, the influence of the background photocharge can be effectively removed.
  • a predetermined voltage is applied to the first discharge gate electrode 12a and the second discharge gate electrode 12b! , 1st discharge drain
  • the background light charge is transferred to the drain region 21a and the second discharge drain region 21b, so that the influence of the background light can be suppressed. If background light is included in the signal, there is shot noise in the light. If there is background light charge, the distance measurement accuracy decreases due to the shot noise.
  • the semiconductor distance measuring device according to other embodiments According to the element, the background photocharge can be effectively eliminated, so that high distance measurement accuracy (distance resolution) and maximum distance measurement range can be achieved.
  • the force which exemplarily described the TOF type distance image sensor as the two-dimensional solid-state imaging device (area sensor) is described.
  • the distance element should not be interpreted as being limited to being used only for pixels in 2D solid-state imaging devices.
  • line sensor solid-state imaging device
  • a semiconductor distance measuring element capable of performing high-speed charge transfer, and a solid-state imaging device using the semiconductor distance measuring element as a pixel and having low cost and high distance resolution and spatial resolution. Since it can be provided, it can be applied to the field of automotive distance sensors and the field of 3D image acquisition and generation. It can also be used in the field of motion analysis and game consoles for athletes using 3D images.

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Abstract

　受光ゲート電極（１１）の直下の半導体層（２０）の一部が、電荷生成領域として機能し、電荷生成領域で生成された電子は、電荷生成領域の直上の表面埋込領域（２２）の一部に注入される。第１転送ゲート電極（１６ａ）の直下の表面埋込領域（２２）が第１転送チャネルとして、第２転送ゲート電極（１６ｂ）の直下の表面埋込領域（２２）が第２転送チャネルとして機能し、信号電荷は、第１及び第２転送チャネルを介して交互に、ｎ型の第１浮遊ドレイン領域（２３ａ）及び第２浮遊ドレイン領域（２３ｂ）にそれぞれ転送される。

Description

明 細 書
半導体測距素子及び固体撮像装置
技術分野
[0001] 本発明は半導体測距素子に係り、更には半導体測距素子を複数個を配列した固 体撮像装置に関する。
背景技術
[0002] R.宫川（R. Miyagawa)他 1名， 「CCDを用いた距離測定センサ（CCD- based range -finding sensor) ,米国電子電気学会（IEEE)トランズアクション.オン.エレクトロン.デ バイセス (Transaction on Electron Devices) ,米国， 1997年 10月 ,第 44卷，第 10号 , p. 1648— 1652に記載のように、 1997年に発表された CCDを用いた 1次元の距 離画像センサを発端とし、光の飛行時間を用いて距離画像を取得する光飛行時間 型 (TOF)型距離センサの開発が多方面で進んで 、る (非特許文献 1参照。 )。
[0003] し力しながら、現在実現されている TOF型距離センサの解像度は、 2万画素以内 程度に留まっている。又、 CCDを用いた方式の場合、画素数が大きくなると画素の 駆動が難しくなり、 CMOSと CCDの混在プロセスを用いた方式では、製作コストが高 くなる。
[0004] 一方、本発明者の一人は、参照して本明細書に組み込む特開 2004— 294420号 公報に記載のように、高感度化に有効で且つ電荷転送を高速に行う CMOS技術に 基づく手法を既に提案して 1ヽる。
[0005] 特開 2002— 368205号公報には、 n型基板上に光電変換部となる不純物密度 2
X 1015cm 3程度の p型不純物領域と、この光電変換部を挟む不純物密度 2 X 1016c m 3〜2 X 1017cm 3程度の p型不純物領域を構成し、光電変換部の不純物密度を調 節することにより光電変換深さを任意に設定し、高感度となるように設計した TOF型 距離画像センサが提案されている。特開 2002— 368205号公報に記載された TOF 型距離画像センサでは、 n型基板上に光電変換部が形成して、光電変換部の深い 領域に存在する電子を基板電極に吸収させ電荷クロストークを低減することを目的と している。さらに、特開 2002— 368205号公報に記載された TOF型距離画像セン サでは、 2つに分割された転送スィッチ部のそれぞれの中央付近に不純物密度 2 X 1015cm 3〜5 X 1017cm 3程度の、動作電圧において、この領域が完全空乏化するよ うな条件の n型不純物領域を形成し、転送スィッチ部にぉ ヽて最もフリンジ電界の効 果が小さ!/、転送スィッチ部の中央付近にビルトインポテンシャルによる電界を生じさ せ、転送速度を高め、電荷転送クロストークを低減せんとするものであり構造が提案 されている。
[0006] しかし従来の TOF型距離画像センサは、距離分解能や空間解像度の点で改善す べき点もある。したがって、低コストで、且つ高い距離分解能と空間解像度を有する T OF型距離画像センサが待望されて ヽる。
発明の開示
[0007] 本発明は、高速電荷転送を行える半導体測距素子、及びこの半導体測距素子を 画素として用いた、低コストで、且つ高い距離分解能と空間解像度を有する固体撮 像装置を提供することを目的とする。
[0008] 上記目的を達成するために、本発明の第 1の態様は、（ィ)第 1導電型の電荷生成 領域、この電荷生成領域上の第 2導電型の表面埋込領域の一部を備え、対象物が 反射したパルス光を光信号として受光し、電荷生成領域で光信号を信号電荷に変換 する半導体光電変換素子と、（口）電荷生成領域の直上の表面埋込領域の一部に隣 接した表面埋込領域の他の一部力 なる第 1及び第 2転送チャネルの電位を、この 第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制 御し、信号電荷を第 1及び第 2転送チャネルを介して交互に転送する第 1及び第 2転 送ゲート電極と、（ハ)第 1及び第 2転送ゲート電極により転送された信号電荷を順次 それぞれ蓄積する、第 2導電型で表面埋込領域より高不純物密度の第 1及び第 2浮 遊ドレイン領域とを備える半導体測距素子であることを要旨とする。そして、この半導 体測距素子は、第 1及び第 2転送ゲート電極に、パルス光と同期して、順次パルス信 号を与えて動作させることにより、第 1及び第 2浮遊ドレイン領域に蓄積された電荷の 配分比から対象物までの距離を測定することを特徴とする。ここで、第 1導電型と第 2 導電型とは互いに反対導電型である。即ち、第 1導電型が n型であれば、第 2導電型 は p型であり、第 1導電型が p型であれば、第 2導電型は n型である。「絶縁膜」として は、シリコン酸ィ匕膜 (SiO膜)が好適であるが、シリコン酸ィ匕膜 (SiO膜)以外の種々
2 2
の絶縁膜の使用を妨げるものではない。即ち、第 1及び第 2転送ゲート電極は、より 一般的には、種々の絶縁膜を有する絶縁ゲート型トランジスタ (MISトランジスタ）の 絶縁ゲート構造をなしている。例えば、シリコン酸ィ匕膜 (SiO膜) Zシリコン窒化膜 (Si
2
N膜) Zシリコン酸ィ匕膜 (SiO膜)の 3層積層膜からなる ONO膜とすれば、比誘電
3 4 2
率 ε = 5〜5. 5と同程度が得られる。更に、 ε = 6であるストロンチウム酸化物（SrO )膜、 ε = 7であるシリコン窒化物（Si Ν )膜、 ε = 8〜： L 1であるアルミニウム酸ィ匕物 r 3 4 r
(AI O )膜、 ε = 10であるマグネシウム酸化物（MgO)膜、 ε = 16〜17であるイツ
2 3 r r
トリウム酸ィ匕物 (Y O )膜、 ε = 22〜23であるハフニウム酸ィ匕物 (HfO )膜、 ε = 22
2 3 r 2 r
〜23であるジルコニウム酸化物（ZrO )膜、 ε = 25〜27であるタンタル酸化物（Ta
2 r 2
O )膜、 ε =40であるビスマス酸ィ匕物（Bi O )膜のいずれか一つの単層膜或いはこ
5 r 2 3
れらの複数を積層した複合膜が MISトランジスタのゲート絶縁膜として使用可能であ る。 Ta Oや Bi Oは多結晶シリコンとの界面における熱的安定性に欠ける（なお、こ
2 5 2 3
こで例示したそれぞれの比誘電率 ε の値は、製造方法により変化しうるので、場合 によりこれらの値力も逸脱しうるものである。 ) ο更に、シリコン酸ィ匕膜とこれらの複合膜 のゲート絶縁膜でも良い。複合膜は 3層以上の積層構造でも良い。即ち、少なくとも、 一部に上記の比誘電率 ε 力 〜 6以上の材料を含むゲート絶縁膜が好ましい。但し 、複合膜の場合はゲート絶縁膜全体として測定される実効的な比誘電率 ε 力 〜 6 reff 以上になる組み合わせを選択することが好ましい。又、ハフニウム 'アルミネート (Hf A lO)膜のような 3元系の化合物力もなるゲート絶縁膜でも良い。即ち、ストロンチウム（ Sr)、アルミニウム（A1)、マグネシウム（Mg)、イットリウム（Y)、ハフニウム（Hf)、ジル コ -ゥム（Zr)、タンタル (Ta)、ビスマス（Bi)の!、ずれか一つの元素を少なくとも含む 酸化物、又はこれらの元素を含むシリコン窒化物がゲート絶縁膜として使用可能であ る。なお、強誘電体のチタン酸ストロンチウム（SrTiO )、ノ リウム 'チタン酸ストロンチ
3
ゥム（BaSrTiO )等も高誘電率のゲート絶縁膜して使用可能であるが、多結晶シリコ
3
ンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する 考慮が必要になる。
本発明の第 2の態様は、（ィ)第 1導電型の電荷生成領域、この電荷生成領域上の 第 1導電型とは反対導電型の第 2導電型の表面埋込領域の一部を備え、対象物が 反射したパルス光を光信号として受光し、電荷生成領域で光信号を信号電荷に変換 する半導体光電変換素子と、（口）電荷生成領域の直上の表面埋込領域の一部に隣 接した表面埋込領域の他の一部力 なる第 1及び第 2転送チャネルの電位を、この 第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制 御し、信号電荷を第 1及び第 2転送チャネルを介して交互に転送する第 1及び第 2転 送ゲート電極と、（ハ)第 1及び第 2転送ゲート電極により転送された信号電荷を順次 それぞれ蓄積する、第 2導電型で表面埋込領域より高不純物密度の第 1及び第 2浮 遊ドレイン領域とを備える画素を 1次元方向に配列した固体撮像装置であることを要 旨とする。そして、この固体撮像装置は、ノ ルス光と同期して、すべての画素の第 1 及び第 2転送ゲート電極に、順次パルス信号を与え、それぞれの画素において、第 1 及び第 2浮遊ドレイン領域に蓄積された電荷の配分比カゝら対象物までの距離を測定 することを特徴とする。
本発明の第 3の態様は、（ィ)第 1導電型の電荷生成領域、この電荷生成領域上の 第 1導電型とは反対導電型の第 2導電型の表面埋込領域の一部を備え、対象物が 反射したパルス光を光信号として受光し、電荷生成領域で光信号を信号電荷に変換 する半導体光電変換素子と、（口）電荷生成領域の直上の表面埋込領域の一部に隣 接した表面埋込領域の他の一部力 なる第 1及び第 2転送チャネルの電位を、この 第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制 御し、信号電荷を第 1及び第 2転送チャネルを介して交互に転送する第 1及び第 2転 送ゲート電極と、（ハ)第 1及び第 2転送ゲート電極により転送された信号電荷を順次 それぞれ蓄積する、第 2導電型で表面埋込領域より高不純物密度の第 1及び第 2浮 遊ドレイン領域とを備える画素を 2次元マトリクス状に配列した固体撮像装置であるこ とを要旨とする。そして、この固体撮像装置は、パルス光と同期して、すべての画素の 第 1及び第 2転送ゲート電極に、順次パルス信号を与え、
それぞれの画素において、第 1及び第 2浮遊ドレイン領域に蓄積された電荷の配分 比から対象物までの距離を測定し、全画素を 2次元アクセスし、測定された距離に対 応する 2次元画像を得ることを特徴とする。 図面の簡単な説明
[図 1]図 1は、本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ )の半導体チップ上のレイアウトを説明する模式的平面図である。
[図 2]図 2は、本発明の第 1の実施の形態に係る固体撮像装置の画素の一部となる半 導体測距素子の構成を説明する概略的な平面図である。
[図 3]図 3は、図 2の A— A方向から見た模式的な断面図である。
[図 4]図 4は、パルス信号 TX1 = IVを第 1転送ゲート電極に，パルス信号 ΤΧ2=— 2 Vを第 2転送ゲート電極に与えたときの表面埋込領域中の電位分布と第 1浮遊ドレイ ン領域への信号電荷の転送の様子を説明する模式図である。
[図 5]図 5は、第 1の実施の形態に係る半導体測距素子の受光ゲート電極に入射する パルス光と、第 1転送ゲート電極及び第 2転送ゲート電極に印加するパルス信号との 動作タイミングの関係を説明するタイミングチャートである。
[図 6]図 6は、図 1に示した第 1の実施の形態に係る固体撮像装置の動作を説明する タイミングチャートである。
[図 7]図 7は、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法を説明する工程断面図（その 1)である。
[図 8]図 8は、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法を説明する工程断面図（その 2)である。
[図 9]図 9は、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法を説明する工程断面図（その 3)である。
[図 10]図 10は、本発明の第 2の実施の形態に係る固体撮像装置の画素の一部とな る半導体測距素子の概略構成を説明する模式的な断面図である。
[図 11]図 11は、本発明の第 2の実施の形態に係る半導体測距素子及び固体撮像装 置の製造方法を説明する工程断面図 (その 1)である。
[図 12]図 12は、本発明の第 2の実施の形態に係る半導体測距素子及び固体撮像装 置の製造方法を説明する工程断面図 (その 2)である。
[図 13]図 13は、本発明の第 2の実施の形態に係る半導体測距素子及び固体撮像装 置の製造方法を説明する工程断面図 (その 3)である。 [図 14]図 14は、参照して本明細書に組み込む特開 2005— 235893号公報におい て提案した TOF型距離画像センサので概略構成を説明する模式的な断面図である
[図 15]図 15は、本発明の他の実施の形態に係る固体撮像装置の画素の一部となる 半導体測距素子の構成を説明する概略的な平面図である。
[図 16]図 16は、図 15の B— B方向から見た模式的な断面図である。
発明を実施するための最良の形態
[0012] 既に、本発明者の一人は、参照して本明細書に組み込む特開 2005— 235893号 公報において、図 14に示すような、フィールド酸化膜 31の下の p型半導体基板 18の 領域を活性層として用いる TOF型距離センサを提案した。図 14に示す構造は、標 準的な CMOSイメージセンサの製造工程で実現できる TOF型距離画像センサであ り、フィールド酸ィ匕膜 31上に光に対する透過性のある例えば、ポリシリコン力もなるゲ ート電極 11, 16a, 16bを形成している。図 14に示す構造は、光が照射される中央の ゲート電極 11の直下の領域から、左右の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレ イン領域 23bに高速に電荷が転送できるように、低不純物密度の p型半導体基板 18 を活性層として用い、更に厚いフィールド酸ィ匕膜 31を絶縁膜とする MOS構造とする ことで、十分なフリンジング電界ができるようにしたものである。
[0013] し力しながら、その後の検討において、図 14に示す構造では、高性能な TOF型距 離画像センサを得る上で 2つの課題があることが判明した。一つは、 TOF型距離画 像センサに用いる光源として近赤外光を用いる場合、 p型半導体基板 18の非常に深 い場所で発生した電子力 拡散によってゆっくり表面に達することにより、ノ レス光に 対する電荷検出の応答が遅くなることであり、もう一つは、表面チャネルを用いること により、 p型半導体基板 18とフィールド酸化膜 31の界面で捕獲された電子が、ある時 間経過した後に放出されることにより、応答に遅れが生じることである。そこで、以下 の本発明の第 1及び第 2の実施の形態に係る固体撮像装置（2次元イメージセンサ） において、特開 2005— 235893号公報で提案した TOF型距離センサの特徴を更 に改善し、より高速動作を可能にする画素構造を提供する。
[0014] 第 1及び第 2の実施の形態に係る図面の記載において、同一又は類似の部分には 同一又は類似の符号を付している。もっとも、第 1及び第 2の実施の形態は、本発明 の技術的思想を具体ィ匕するための装置や方法を例示するものであって、本発明の技 術的思想は、回路素子や回路ブロックの構成や配置、或いは半導体チップ上でのレ ィアウト等を下記のものに特定するものでない。本発明の技術的思想は、特許請求 の範囲に記載された技術的範囲内において、種々の変更をカ卩えることができる。
[0015] 尚、以下の第 1及び第 2の実施の形態の説明では、第 1導電型を p型、第 2導電型 を n型として説明するが、第 1導電型が n型、第 2導電型を p型としても、電気的な極性 を反対にすれば同様な効果が得られることは容易に理解できるであろう。
[0016] (第 1の実施の形態）
本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ）は、図 1に 示すように、画素アレイ部（X 〜X ;X 〜X ； ;X 〜X )と周辺回路部（94,
11 lm 21 2m nl nm
95, 96, NC〜NC )とを同一の半導体チップ上に集積化している。画素アレイ部に
1 m
は、 2次元マトリクス状に多数の画素 X (i= l〜m;j = l〜n:m, nはそれぞれ整数で ある。）が配列されており、方形状の撮像領域を構成している。そして、この画素ァレ ィ部の上辺部にはタイミング制御回路 94が、下辺部には水平シフトレジスタ 96が。そ れぞれ画素行 X 〜 〜
11 X lm ;X 〜
21 X ；
2m ;X nl X nm方向に沿って設けられ、画素ァレ ィ部の左辺部には画素列 X 〜X ;X 〜x ； ;X 〜x
11 nl 12 n2 ;x〜
lj x ； 方向 nj lm nm に沿って垂直シフトレジスタ及び垂直走査回路 95が設けられている。画素 Xに内部
nj 構造を例示したように、それぞれの画素 Xは、半導体光電変換素子と電荷転送部を 備える TOF画素回路 81及び電圧読み出し用バッファアンプ 82からなる。
[0017] タイミング制御回路 94及び水平シフトレジスタ 96及び垂直シフトレジスタ及び垂直 走査回路 95によって画素アレイ部内の画素 Xが順次走査され、画素信号の読み出 しゃ電子シャツタ動作が実行される。即ち、本発明の第 1の実施の形態に係る固体撮 像装置では、画素アレイ部を各画素行 X 〜X ;X 〜X ； ;X 〜X 単位で
11 lm 21 2m nl nm 垂直方向に走査することにより、各画素行 X 〜x ;x 〜x ； ;x 〜x の画
11 lm 21 2m nl nm 素信号を各画素列 x 〜
11 x nl ;x 〜
12 x n2； ;x〜
lj x nj； ;X 〜
lm x nm毎に設けら れた垂直信号線によって画素信号を読み出す構成となっている。
[0018] 各画素 X 〜X ;X 〜X ； ;X 〜X からの信号読み出しについては、おお
11 lm 21 2m nl nm むね通常の CMOSイメージセンサと同様である。但し、各画素 X 〜X ;X 〜X ；-
11 lm 21 2m
… ·；x 〜x のそれぞれのフォトダイオードからの電荷転送させるための制御信号 ni nm
丁 1 ( 0 1)、丁 2 ( () 2)は、タィミング制御回路94から全画素 〜 ；Χ 〜Χ ; ·
11 lm 21 2m
• · · · ;x 〜x に同時に与えられ、しかも高い周波数の信号であるので、その期間に ni nm
は、スイッチングノイズが発生する。したがって画素部からの信号読み出しは、ノイズ 処理回路 NC〜NCによる処理が終了した後に読み出し期間を設けて行う。
1 m
[0019] 第 1の実施の形態に係る固体撮像装置のそれぞれの画素 X 〜X ;X 〜X ；…
11 lm 21 2m
•· ;Χ 〜X 内の TOF画素回路 81として機能する半導体測距素子の平面構造の一 nl nm
例を、図 2に示す。図 2の中央に示す受光ゲート電極 11の直下に、半導体光電変換 素子が形成され、受光ゲート電極 11の両側に、半導体光電変換素子が生成した信 号電荷を交互に左右に転送する第 1転送ゲート電極 16a及び第 2転送ゲート電極 16 bが配置されている。図 1の光源 91から繰り返しパルス信号として照射された光は、対 象物 92で反射され、図 2の受光ゲート電極 11の周辺を周回する一点鎖線で示した 遮光膜 (図 3には遮光膜 41が示されている。）の開口部 42を介して半導体光電変換 素子に入射する。即ち、半導体光電変換素子は、遮光膜 41の開口部 42を介して入 射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。
[0020] 更に、図 2に示すように、第 1転送ゲート電極 16aにより転送された信号電荷を蓄積 する第 1浮遊ドレイン領域 23aが右側に、第 2転送ゲート電極 16bにより転送された信 号電荷を蓄積する第 2浮遊ドレイン領域 23bが左側に配置されている。図 2の右側に は、更に、第 1浮遊ドレイン領域 23aに隣接し、第 1リセットゲート電極 13aと、この第 1 リセットゲート電極 13aを介して、第 1浮遊ドレイン領域 23aに対向する第 1リセットソー ス領域 24aが配置されている。一方、図 2の左側には第 2浮遊ドレイン領域 23bに隣 接し、第 2リセットゲート電極 13bと、この第 2リセットゲート電極 13bを介して、第 2浮 遊ドレイン領域 23bに対向する第 2リセットソース領域 24bが更に配置されている。第 1浮遊ドレイン領域 23a、第 1リセットゲート電極 13a及び第 1リセットソース領域 24aと で第 1のリセットトランジスタとなる MOSトランジスタが形成され、第 2浮遊ドレイン領域 23b、第 2リセットゲート電極 13b及び第 2リセットソース領域 24bとで第 2のリセットトラ ンジスタとなる MOSトランジスタが形成されている。それぞれの第 1リセットゲート電極 13a及び第 2リセットゲート電極 13Bに対し、制御信号 Rをすベてハイ（H)レベルにし て、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに蓄積された電荷を第 1 リセットソース領域 24a及び第 2リセットソース領域 24bにそれぞれ吐き出し、第 1浮遊 ドレイン領域 23a及び第 2浮遊ドレイン領域 23bをリセットする。
[0021] 図 2に示されるように、第 1の実施の形態に係る半導体測距素子においては、半導 体光電変換素子が生成した信号電荷が互いに反対方向（左右方向）に転送されるよ うに、平面パターン上、第 1転送ゲート電極と第 2転送ゲート電極のそれぞれの中心 線（図示省略）が、同一直線上に配置されている。そして、信号電荷の転送方向に直 交する方向（図 2において、上下方向）に測った第 1転送ゲート電極 16a及び第 2転 送ゲート電極 16bのそれぞれの幅力 直交する方向に測った受光ゲート電極 11の幅 よりも狭くすることにより、受光ゲート電極 11の直下の受光部の面積を大きくしても、 第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bによる信号電荷の完全転送が 行えるようにしている。
[0022] 図 3は図 2に示した半導体測距素子の断面構造であり、第 1導電型 (p型)の半導体 基板 19と、半導体基板 19の上に配置された第 1導電型 (p型)の半導体層（ェピタキ シャル成長層） 20と、半導体層（ェピタキシャル成長層） 20の上に配置された第 2導 電型 (n型）の表面埋込領域 22が示されて 、る。中央部の受光ゲート電極 11の直下 の絶縁膜 31と、表面埋込領域 22と、半導体層（ェピタキシャル成長層） 20と半導体 基板 19とで半導体光電変換素子を構成している。受光ゲート電極 11の直下に位置 する第 1導電型 (P型)の半導体層（ェピタキシャル成長層） 20の一部が、半導体光電 変換素子の電荷生成領域として機能して 、る。電荷生成領域で生成されたキャリア（ 電子）は、電荷生成領域の直上の表面埋込領域 22の一部に注入される。
[0023] 絶縁膜 31は、受光ゲート電極 11の直下から左右の第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで延伸し、この絶縁膜 31の下には、受光ゲート電極 11 の直下力も第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで左右に延 伸するように表面埋込領域 22が配置されている。即ち、受光ゲート電極 11の直下（ 電荷生成領域の直上)の表面埋込領域 22の右側に隣接した表面埋込領域 (表面埋 込領域 22の他の一部） 22で、第 1転送ゲート電極 16aの直下に位置する部分が第 1 転送チャネルとして機能している。一方、受光ゲート電極 11の直下 (電荷生成領域の 直上)の表面埋込領域 22の左側に隣接した表面埋込領域 (表面埋込領域 22の他の 一部） 22で、第 2転送ゲート電極 16bの直下に位置する部分が第 2転送チャネルとし て機能している。そして、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bは、第 1及び第 2転送チャネルの電位を、この第 1及び第 2転送チャネルの上部にそれぞれ 形成された絶縁膜 31を介して静電的に制御し、信号電荷を第 1及び第 2転送チヤネ ルを介して交互に、第 2導電型 (n型)の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイ ン領域 23bにそれぞれ転送する。第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領 域 23bは、それぞれ、表面埋込領域 22より高不純物密度の半導体領域である。図 3 力も明らかなように、表面埋込領域 22は左右の第 1浮遊ドレイン領域 23a及び第 2浮 遊ドレイン領域 23bに接触するように形成している。
第 1浮遊ドレイン領域 23aには、図 3に示すように、電圧読み出し用バッファアンプ 8 2を構成する信号読み出しトランジスタ (増幅トランジスタ) MA1のゲート電極が接続 され、第 2浮遊ドレイン領域 23bには、電圧読み出し用バッファアンプ 82の信号読み 出しトランジスタ（増幅トランジスタ) MA2のゲート電極が接続されて ヽる。信号読み 出しトランジスタ（増幅トランジスタ） MA1のソース電極は電源 VDDに接続され、ドレ イン電極は画素選択用のスイッチングトランジスタ MS 1のソース電極に接続されてい る。画素選択用のスイッチングトランジスタ MS1のドレイン電極は、垂直信号線 Bに 接続され、ゲート電極には水平ラインの選択用制御信号 sが垂直シフトレジスタ及び 垂直走査回路 95から与えられる。信号読み出しトランジスタ（増幅トランジスタ) MA2 のソース電極は電源 VDDに接続され、ドレイン電極は画素選択用のスイッチングトラ ンジスタ MS2のソース電極に接続されて!、る。画素選択用のスイッチングトランジスタ MS2のドレイン電極は、垂直信号線 Bに接続され、ゲート電極には水平ラインの選
il
択用制御信号 Sが垂直シフトレジスタ及び垂直走査回路 95から与えられる。選択用 制御信号 Sをハイレベルにすることにより、スイッチングトランジスタ MS 1, MS2が導 通し、信号読み出しトランジスタ（増幅トランジスタ) MAI, MA2で増幅された第 1浮 遊ドレイン領域 23a,第 2浮遊ドレイン領域 23bの電位に対応する電流が垂直信号線 B , Bに流れる。 [0025] 電荷生成領域となる半導体層 20の不純物密度は、半導体基板 19の不純物密度よ りも低い。即ち、半導体基板 19は、不純物密度 4 X 1017cm 3程度以上、 1 X 1021cm" 3程度以下、電荷生成領域となる半導体層（ェピタキシャル成長層） 20が不純物密度 6 X 10ucm 3程度以上、 2 X 1015cm 3程度以下程度が好ましい。
[0026] 特に、半導体基板 19を不純物密度 4 X 1017cm 3程度以上、 1 X 1021cm 3程度以下 のシリコン基板、半導体層（ェピタキシャル成長層） 20を不純物密度 6 X 10ncm"¾ 度以上、 2 X 1015cm 3程度以下のシリコンェピタキシャル成長層 20とすれば、通常の CMOSプロセスが採用でき、絶縁膜 31としては、素子分離に用いられる LOCOS (L ocal oxidation of silicon)法と称される選択酸化法により形成されたフィールド酸化膜 が利用可能である。工業的な意味力もは、不純物密度 8 X 1017cm 3程度以上、 1 X 1 02Qcm 3程度以下のシリコン基板 19、不純物密度 6 X 1013cm 3程度以上、 1. 5 X 101 5cm 3程度以下のシリコンェピタキシャル成長層 20とすれば、巿場での入手も容易で 好ましい。シリコンェピタキシャル成長層 20の厚さは 4〜20 m程度、好ましくは 6〜 10 /z m程度とすれば良い。受光ゲート電極 11の直下、及び左右の第 1転送ゲート電 極 16a及び第 2転送ゲート電極 16bの直下に位置する半導体層（ェピタキシャル成 長層） 20は、通常の CMOSプロセスにおける pゥエルや nゥエルが配置されていない 領域である。
[0027] 一方、表面埋込領域 22は、不純物密度 5 X 1014cm 3程度以上、 5 X 1016cm 3程度 以下、代表的には、例えば 1 X 1015cm 3程度の不純物密度の値が採用可能であり、 その厚さは 0. 1〜3 111程度、好ましくは0. 5〜1. 5 m程度とすることが可能であ る。
[0028] 絶縁膜 31を熱酸化膜で形成する場合は、熱酸化膜の厚さは、 150nm程度以上、 lOOOnm程度以下、好ましくは 200nm程度以上、 400nm程度以下とすれば良い。 絶縁膜 31を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率 ε ( 1M Hzで ε = 3. 8)で換算した等価な厚さとすれば良い。例えば、比誘電率 ε =4. 4 である CVD酸ィ匕膜膜を用いるのであれば上記厚さを 4. 4/3. 8 = 1. 16倍した厚さ を、比誘電率 ε = 7であるシリコン窒化物（Si N )膜を用いるのであれば上記厚さを r 3 4
7/3. 8 = 1. 84倍した厚さを採用すれば良い。但し、標準的な CMOS技術で形成 される酸化膜 (SiO膜)を用いるのが好ましぐ CMOS技術におけるフィールド酸ィ匕
2
膜を用いるのが製造工程の簡略ィ匕に適している。
[0029] 絶縁膜 (フィールド酸ィ匕膜) 31上に形成した第 1転送ゲート電極 16aには、図 5のパ ルス信号 TX1を、第 2転送ゲート電極 16bには、図 5のパルス信号 TX2を与える。中 央の受光ゲート電極 11には、一定電圧 PG、例えば 0Vを与える。例えばパルス信号 TX1 = IVを第 1転送ゲート電極 16aに，パルス信号 TX2=— 2Vを第 2転送ゲート 電極 16bに与えたとき、表面埋込領域 22中の電位分布は、図 4 (b)のようになり、光 信号により生成された電子は、右側の浮遊ドレイン領域 23aに転送される。逆に、パ ルス信号 TX1 =— 2Vを第 1転送ゲート電極 16aに，パルス信号 TX2= IVを第 2転 送ゲート電極 16bに与えると、光信号により生成された電子は、左側の浮遊ドレイン 領域 23bに転送される。第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bによる 電荷転送は、表面埋込領域 22を用いて、絶縁膜 (フィールド酸ィ匕膜) 31との界面より 深いバルタ中をキャリア (電子）が走行するので、絶縁膜 (フィールド酸ィ匕膜) 31と半 導体との界面における界面順位や表面散乱の影響を受けないため、高速に行われ る。即ち、 n型表面埋込領域 22を p型シリコンェピタキシャル成長層 20の上部に形成 しているので、 n型表面埋込領域 22と p型シリコンェピタキシャル成長層 20の界面に 近 ヽ深 、領域をキャリア (電子）が走行できるような深さ方向の電位ポテンシャルが形 成されるので、半導体領域と絶縁膜 31との界面の準位に光で発生したキャリア (電子 )が捕獲されないようにできる。
[0030] 更に、表面埋込領域 22がない場合は、 p型シリコンェピタキシャル成長層 20の深 V、位置での中性領域で発生した電子が拡散で絶縁膜 (フィールド酸ィ匕膜) 31近傍の 半導体表面付近に達するまでには、長い時間を要し、これによつてパルス光と発生 する電子の検出のタイミングのずれとなる。しかし、表面埋込領域 22を設けることによ り、電荷生成領域として機能する p型シリコンェピタキシャル成長層 20の深 、位置で の中性領域で発生した電子は、表面埋込領域 22に短時間で注入され、これによつ てノ ルス光と発生する電子の検出のタイミングのずれの影響は軽減される。
[0031] 第 1の実施の形態に係る半導体測距素子においては、例えば、図 5に示すようなパ ルス光が照射されたときパルス信号 TX1 = IVの期間に照射されたパルス光による 信号電荷は、右側の浮遊ドレイン領域 23aに転送され、パルス信号 TX2が IVの期 間に照射されたパルス光による信号電荷は、左側の浮遊ドレイン領域 23bに転送さ れる。このとき、パルス光が図 5に示す Aの波形のときには、第 1浮遊ドレイン領域 23a 及び第 2浮遊ドレイン領域 23bにそれぞれ転送される電子 (信号電荷)の量は等量で ある。一方、ノ ルス光が遅れて、図 5の破線で示す Bの波形のように入射したときには 、左側の浮遊ドレイン領域 23bに転送される信号電荷量が増える。したがって、右側 の第 1浮遊ドレイン領域 23aと左側の第 2浮遊ドレイン領域 23bの蓄積された電子 (信 号電荷）の量の差を求めれば、パルス光の遅れ時間を推定することができる。
[0032] つまり、第 1の実施の形態に係る半導体測距素子による推定距離 Lは、式（1)で示 されるように、左側の浮遊ドレイン領域 23bに転送され蓄積された信号電荷 Qと、右
1 側の浮遊ドレイン領域 23aに転送され、蓄積された信号電荷 Qとの配分比から与え
2
られる：
L= (cT /2) (Q / (Q +Q ) ) (1)
0 2 1 2
ここで、 cは光速、 Tは、パノレス光のパノレス幅である。
0
[0033] 式（1)が成り立つためには、半導体光電変換素子の電荷生成領域となる半導体層 20において光信号により生成された信号電荷力 パルス光のパルス幅 Tに比べて
0 遥かに短い時間で、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに振り 分けられる構造を作る必要がある。そのため、第 1の実施の形態に係る半導体測距 素子においては、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16b直下の表面 埋込領域 22中に十分大きな横方向のフリンジング電界ができるような構造に設計さ れている。即ち、低不純物密度の p型シリコンェピタキシャル成長層 20上に、厚い酸 化膜からなる絶縁膜 (フィールド酸ィ匕膜) 31を形成し、その上に受光ゲート電極 11、 第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bを形成した構造により平行平板 コンデンサを形成している。ガウスの法則から明らかなように、この平行平板コンデン サにおいては、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bのそれぞれの 端の位置に対応する絶縁膜 (フィールド酸ィ匕膜) 31の直下のフリンジ部分で、平行平 板コンデンサの近似力もずれるので、第 1転送ゲート電極 16a及び第 2転送ゲート電 極 16bに与えた電位で発生する垂直方向電界が弱くなり、垂直方向以外の方向の 電界力もなるフリンジング電界が発生する。このフリンジング電界の成分は、絶縁膜（ フィールド酸ィ匕膜) 31が厚い方が、大きくなりやすい。特に、熱酸化膜の比誘電率換 算で 150nm程度以上、 lOOOnm程度以下の厚さとすることで、キャリア（電子）を基 板の表面に平行に走行させるフリンジング電界 (横方向電界）が発生しやすい。但し 、絶縁膜 (フィールド酸ィ匕膜) 31が厚くなると、フリンジング電界 (つまり電極端部での 横方向電界）はできやすくなるが、絶縁膜 (フィールド酸ィ匕膜) 31を厚くしすぎると、今 度は、電界そのものが弱くなり、力えって、電極端部での横方向電界が小さくなるの で、熱酸ィ匕膜の比誘電率換算で lOOOnm程度以上の厚さは好ましくない。したがつ て、熱酸化膜の比誘電率換算で 200nm程度以上、 400nm程度以下の厚さとすれ ば、フリンジング電界が大きくなるので好まし!/、。
[0034] 図 2及び 3に示した受光ゲート電極 11と第 1転送ゲート電極 16aとの間のギャップ、 及び受光ゲート電極 11と 2転送ゲート電極 16bギャップは 1 μ m以下とするのが好ま しい。 CCDなどは、ポリシリコンを 2層用いて、隣接した転送ゲート電極間のギャップ を小さくし、ギャップ部の電位障壁ができないようにする技術は周知である力 第 1の 実施の形態に係る半導体測距素子においても、受光ゲート電極 11と第 1転送ゲート 電極 16aとの間のギャップ、及び受光ゲート電極 11と 2転送ゲート電極 16bギャップ は、現在の微細加工技術が許容する最小ギャップ寸法まで狭くすることが好ま 、。 二重露光技術や CVDで堆積した TEOS (テトラェチルオルソシリケート)膜等を用い た開口の縮小技術を用いれば、光露光でも 60nm以下或いは 50nm以下のギャップ は可能である。第 1の実施の形態に係る半導体測距素子では、熱酸化膜の比誘電 率換算で 150nm程度以上、 lOOOnm程度以下の厚さの厚い絶縁膜 (フィールド酸 化膜) 31を用いかつ、十分な微細加工技術による受光ゲート電極 11と第 1転送ゲー ト電極 16aとの間のギャップ、及び受光ゲート電極 11と 2転送ゲート電極 16bギャップ の微細化により、図 3に示すような 1層電極構造 (例えば 1層のポリシリコン電極構造） でも、受光ゲート電極 11と第 1転送ゲート電極 16aとの間のギャップの直下、及び受 光ゲート電極 11と 2転送ゲート電極 16bギャップの直下の表面埋込領域 22にポテン シャルの揺らぎを形成し、電位障壁を生じさせな ヽよう〖こすることができる。
[0035] <固体撮像装置の動作 > 図 6を用いて、図 1に概略構成を示した本発明の第 1の実施の形態に係る固体撮 像装置（2次元イメージセンサ）の動作を説明する：
(a)図 1に示したすべての画素 X 〜X ;X 〜X ； ;X 〜X の、それぞれの
11 lm 21 2m nl nm
第 1リセットゲート電極 13a及び第 2リセットゲート電極 13Bに対し、制御信号 Rをすベ てノ、ィ (H)レベルにして、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに 蓄積された電荷を第 1リセットソース領域 24a及び第 2リセットソース領域 24bにそれ ぞれ吐き出し、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bをリセットする
[0036] (b)その後、光源 91からパルス光を出射し、対象物 92で反射されたパルス光は、そ れぞれの画素 X 〜X ;X 〜X ； ;X 〜X の遮光膜 41の開口部 42を介し
11 lm 21 2m nl nm
て、それぞれの半導体光電変換素子に入射する。これに同期して、すべての画素 X
1
〜X ;X 〜X ； ;X 〜X のそれぞれの第 1転送ゲート電極 16a及び第 2転
1 lm 21 2m nl nm
送ゲート電極 16bに繰り返しパルス TX1, TX2を、図 6に示すようなタイミングでいつ せいに与えて一定期間動作させる。
[0037] (c)その後、光源 91からのパルス光の出射を止め、第 1浮遊ドレイン領域 23a及び 第 2浮遊ドレイン領域 23bの電圧を電圧読み出し用バッファアンプ 82を用いて外部 に読み出す。この読み出しの期間の間、背景光信号により生成された電荷が第 1浮 遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bの取り込まれな ヽようにするために 、第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bには負電圧を与えておく。
[0038] (d)読み出しは、 1水平ライン毎に、対応するカラムのノイズ処理回路 NC〜NCに
1 m 読み出し、それぞれのノイズ処理回路 NC〜NCにおいて、ノイズキャンセル回路 8
I m
3及びノイズキャンセル回路 84で、ノイズキャンセルを行った後、水平走査を行う。 1 水平ラインの選択は、制御信号 Sを画素 X 〜X ;X 〜X ； ;X 〜X 内の電
II lm 21 2m nl nm 圧読み出し用バッファアンプ 82の画素選択用のスイッチングトランジスタ MSI, MS 2に与えることで行い、垂直信号に対応する水平ラインの信号が現れる。それぞれの 画素 X 〜X ;X 〜X ； ;X 〜X 内の電圧読み出し用バッファアンプ 82が
11 lm 21 2m nl nm
発生する固定パターンノイズと 1/fノイズの低減のため、信号レベルと第 1浮遊ドレイ ン領域 23a及び第 2浮遊ドレイン領域 23bをリセットしたときのレベルの差を取る回路 力 Sノイズキャンセル回路 83及びノイズキャンセル回路 84であり、信号レベルとリセット 後のレベルをそれぞれ φ S, φ Rでサンプルし、差を求める回路になっている。ノイズ キャンセル回路自体は本発明の本質とあまり関わりがないので省略する。
[0039] 以上説明したように、第 1の実施の形態に係る半導体測距素子によれば、 n型表面 埋込領域 22を形成しているので、電子 (信号電荷）が転送される転送チャネルが、半 導体領域と絶縁膜 31との界面ではなく、 p型シリコンェピタキシャル成長層 20と n型 表面埋込領域 22の界面に近い、深い位置に埋め込まれることにより、界面準位で電 子 (信号電荷)が捕獲されることがなくなる。界面準位で電子 (信号電荷)が捕獲され ると、これが時間を経過したのちに放出されることになり、応答が遅くなることから、距 離分解能が低下する。
[0040] 更に、第 1の実施の形態に係る半導体測距素子を図 1に示すように 2次元マトリクス 状に配列すれば、低コスト且つ高い距離分解能が得られ、構造も単純であるため、 多数の画素を配置した空間解像度の高 、TOF型距離画像センサが実現できる。従 来開発されている TOF型距離画像センサは、 2万画素程度以下であるが、第 1の実 施の形態に係る固体撮像装置 (TOF型距離画像センサ）は、 320 X 240画素、つま り、約 7. 7万画素程度が簡単に製造可能であり、従来に比べて大きく解像度を向上 させることがでさる。
[0041] <半導体測距素子及び固体撮像装置の製造方法 >
図 7〜図 9を用いて、本発明の第 1の実施の形態に係る半導体測距素子及び固体 撮像装置の製造方法を説明する。なお、以下に述べる半導体測距素子及び固体撮 像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方 法により、実現可能であることは勿論である。
[0042] (a)先ず、図 7 (a)に示すように、 0. 07〜0. 0012 Ω cm程度（不純物密度 8 X 10" cm 3程度以上、 1 X 102Qcm 3程度)の（100)面を主表面とする p型半導体基板 19上 に、厚さ 4〜20 m程度で、不純物密度 6 X 1013〜1. 5 X 1015cm 3程度以下の p型 シリコンェピタキシャル成長層 20を形成したェピタキシャル基板を用意する。この p型 シリコンェピタキシャル成長層 20の主表面に 150nm程度の熱酸化膜（SiO )を形成
2 後、フォトレジスト膜を塗布し、これをフォトリソグラフィー技術によりパターユングして p ゥエル形成領域を開口する。次に、 pゥエル形成領域に熱酸化膜を通して Ιθ ΙΟ1 3cm_2程度のドーズ量でボロン（UB+)をイオン注入する。次に、熱酸化膜のゥエル形 成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工 程を終えてから、約 1200°Cでイオン注入されたボロンを熱拡散して図 7 (b)に示すよ うに pゥエル 25を形成する。このとき図示を省略した周辺回路部及びそれぞれの画素 Xの内部に配置される読み出し用バッファアンプ 82にも、同時に pゥエル 25が形成さ れる。又、図示を省略した周辺回路部には、同様にして nゥエルも形成される。
[0043] (b)次に、 p型シリコンェピタキシャル成長層 20の主表面の熱酸ィ匕膜をすベて除去 して剥離してから、再び膜厚 lOOnm程度のパッド酸ィ匕膜 (SiO ) 51をシリコンェピタ
2
キシャル成長層 20の主表面に熱酸化法で形成する。その後、 CVD法を用いて膜厚 200nm程度の窒化膜 (Si N ) 52を成長させる。この窒化膜 52の上にフォトリソダラ
3 4
フィー技術によりパターユングされたフォトレジスト膜 53を形成し、これをマスクに反応 性イオンエッチング (RIE)を行って、図 7 (c)に示すように、 p型シリコンェピタキシャ ル成長層 20に 6 X 101(>〜3 X ΙΟ11^!!—2程度のドーズ量で燐 (31P+)をイオン注入し、 p型シリコンェピタキシャル成長層 20の表面に表面埋込領域用イオン注入層 54を形 成する。一方、図示を省略した周辺回路及び読み出し用バッファアンプ 82では、窒 化膜 52は素子分離領域に反転防止不純物イオンを形成するチャネルストップイオン 注入用のマスクになる。そのため、素子分離領域に反転防止不純物イオンを注入す るときに、図 7 (c)に示した表面埋込領域用イオン注入層 54には、反転防止不純物ィ オンが入らないようにする必要がある。そのため、フォトレジスト膜 53を除去後、図 7 ( c)に示す表面埋込領域用イオン注入層 54の上部の窒化膜 52の開口部をフォトリソ グラフィー技術により別のフォトレジスト膜で被覆し、周辺回路及び読み出し用バッフ ァアンプ 82の nMOS形成領域のみに 6 X 10"〜2 X 1015cm_2程度のドーズ量で燐 (31P+)をチャネルストップイオン注入する。ついでフォトレジスト膜を除去してから、フ オトリソグラフィー技術により、更に新たなフォトレジスト膜を形成し、周辺回路の pMO S形成領域のみにボロン（UB+)をチャネルストップイオン注入する。その後、フォトレジ スト膜を除去する。
[0044] (c)次に、 LOCOS法を用いて窒化膜 52の開口部に図 7 (d)に示すように、厚さ 15 Onm程度以上、 lOOOnm程度以下、 200nm程度以上、 400nm程度以下のフィー ルド酸ィ匕膜 31を形成する。素子形成領域を覆う窒化膜 52は、シリコンに比較して酸 化速度が著しく遅いので酸ィ匕防止膜として用いられる。この結果、図 7 (d)に示すよう にフィールド酸ィ匕膜 31と p型シリコンェピタキシャル成長層 20との界面には、表面埋 込領域 22が形成される。同時に、周辺回路の pMOS形成領域を囲む素子分離領域 に P+反転防止層（チャネルストップ領域）力 周辺回路及び読み出し用バッファアン プ 82の nMOS形成領域を囲む素子分離領域に n+反転防止層（チャネルストップ領 域）が形成されるが、これらの図示は省略している。
[0045] (d)次に、図 8 (e)に示すようにパッド酸ィ匕膜 51及びその上の窒化膜 52を除去して から、素子形成領域に膜厚が数 lOnmのダミー酸化膜を形成する。次に、ゲートしき い値電圧制御 (V 制御)イオン注入を行う。先ずフォトリソグラフィー技術により、周辺
th
回路の pゥエル 25をフォトレジスト膜で被覆してから pMOSのゲートしきい値電圧制 御用の不純物をイオン注入する。次に、フォトレジスト膜を除去して力も pゥエル 25以 外の領域上に、フォトリソグラフィー技術により、フォトレジスト膜のパターンを形成し、 続いて周辺回路の周辺回路及び読み出し用バッファアンプ 82の pゥエルと同時に、 図 8 (e)に示した pゥエル 25に nMOSのゲートしきい値電圧制御用の不純物をイオン 注入する。その後、フォトレジスト膜を除去する。更に、 V
th制御イオン注入イオン注入 時の保護膜として使用されたダミー酸化膜を剥離する。
[0046] (e)次に、 pゥエル 25の表面を熱酸ィ匕し、ゲート酸化膜 32を形成する。更に、図 8 (f )に示すように、ゲート酸ィ匕膜 32の上の全面に CVD法によりポリシリコン膜 10を 200 〜400nm程度堆積する。そして、フォトリソグラフィー技術によりパターユングされた フォトレジスト膜 55をポリシリコン膜 10上に形成する。そして、このフォトレジスト膜 55 をマスクとして、図 8 (g)に示すように反応性イオンエッチング (RIE)などによりポリシリ コン膜 10をエッチングして、受光ゲート電極 11、第 1転送ゲート電極 16a、第 2転送 ゲート電極 16b、第 1リセットゲート電極 13a及び第 2リセットゲート電極 13bを形成す る。その後、フォトレジスト膜 55を除去する。
[0047] (g)次に、周辺回路の nゥエルにソース/ドレイン領域を形成する。先ず、フォトリソ グラフィー技術を用いて、図 9 (h)に示す pゥエル 25や周辺回路の周辺回路及び読 み出し用バッファアンプ 82の pゥエルとそれらの上の第 1リセットゲート電極 13a及び 第 2リセットゲート電極 13bなどの上を、新たなフォトレジスト膜で被覆する。そして、 n ゥエルのポリシリコンゲート電極をマスクとして、自己整合的に、ボロン（UB+)をドーズ 量 1015cm_2のオーダーでイオン注入する。このとき、 nゥエルのポリシリコンゲート電 極にもボロン（UB+)がイオン注入される。ついでフォトレジスト膜を除去してから、フォ トリソグラフィー技術を用いて、 pゥエル 25以外の領域上に他のフォトレジスト膜を被 覆する。そして、図 9 (h)に示すように第 1リセットゲート電極 13a及び第 2リセットゲー ト電極 13bをマスクとして、自己整合的に、 pゥエル 25に砒素 (75As+)を 1015cm_2のォ ーダ一でイオン注入する。同時に、周辺回路の周辺回路及び読み出し用バッファァ ンプ 82の pゥエルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にィ オン注入する。このとき、ポリシリコン第 1リセットゲート電極 13a及び第 2リセットゲート 電極 13bや図示を省略した周辺回路の pゥエル等の上のポリシリコンゲート電極にも 砒素 (75As+)力 Sイオン注入される。その後、フォトレジスト膜を除去する。
[0048] (h)つ ヽで、 p型半導体基板 19を加熱処理する。 p型半導体基板 19を加熱処理す ることにより、不純物が拡散し、図示を省略した周辺回路の nゥエルには p型ソース Z ドレイン領域、図 9 (i)に示す pゥエル 25には、第 1浮遊ドレイン領域 23a、第 2浮遊ド レイン領域 23b、第 1リセットソース領域 24a及び第 2リセットソース領域 24bが形成さ れる。同様に、図示を省略した周辺回路の pゥエル等に n型ソース Zドレイン領域が 形成される。このとき、第 1リセットゲート電極 13a及び第 2リセットゲート電極 13bに注 入された砒素 (75As+)も活性化されるので、第 1リセットゲート電極 13a及び第 2リセット ゲート電極 13bが低抵抗化する。図示を省略した周辺回路の nゥエルのゲート電極も 同様に低抵抗化する。
[0049] (i)次に、図示を省略するが、各画素を接続する垂直信号線や水平走査線、或 、 は周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシ リコン膜間の絶縁のため、層間絶縁膜を堆積させる。この層間絶縁膜は、 CVD法に より堆積された膜厚 0. 5 m程度の酸ィ匕膜 (CVD— SiO )と、この酸ィ匕膜 (CVD— S
2
iO )の上に、 CVD法により堆積された膜厚 0. 程度の PSG膜又は BPSG膜の
2
2層構造から構成された複合膜等種々の誘電体膜が使用可能である。 CVD法で堆 積後、熱処理することにより、この複合膜の上層の BPSG膜は、リフローされて層間絶 縁膜の表面が平坦ィ匕される。この表面に、フォトリソグラフィー技術を用いてパター- ングされたフォトレジスト膜をマスクにして、 RIE若しくは ECRイオンエッチング等によ り層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形 成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、 スパッタリング法又は電子ビーム真空蒸着法等によりシリコンなどを含有するアルミ- ゥム合金膜 (Al— Si, Al— Cu— Si)を形成する。この上に、フォトリソグラフィー技術 を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、 RIEにより、アルミ -ゥム合金膜をパターユングすると!/、う一連の処理を順次繰り返し、各画素を接続す る垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配 線層を形成する。更に、金属配線層の上に他の層間絶縁膜を堆積させ、フォトリソグ ラフィー技術を用いて、各画素の受光ゲート電極 11の直上に開口部 42を有する金 属膜を形成し、遮光膜 41とする。そして、機械的損傷防止と、水分や不純物の浸入 の防止を目的とした膜厚 1 μ m程度のパッシベーシヨン膜を遮光膜 41の上に CVD法 により積層すれば、本発明の第 1の実施の形態に係る固体撮像装置が完成する。パ ッシベーシヨン膜には PSG膜ゃ窒化膜などが利用される。
[0050] 以上説明したように、本発明の第 1の実施の形態に係る半導体測距素子及び固体 撮像装置の製造方法によれば、表面埋込領域 22の形成は、標準的な CMOSィメー ジセンサの製造工程に、追加工程として、表面埋込領域 22をイオン注入などで形成 するだけで良ぐ簡単な工程の追加で実現できる。この n型表面埋込領域 22は、左 右の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに接触するように形成 される力 第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bは、以上説明した ように、 nMOSトランジスタのソース'ドレイン領域と同時に形成でき、特別な工程の 追加は不要である。
[0051] この様に、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法によれば、標準 CMOSプロセスを基本としながら、光を検出し、信号電 荷を転送を行う転送チャネルとなる n型表面埋込領域 22を形成する工程を追加する だけで、 CCDと同様に高速信号転送が可能な TOF型距離画像センサを標準的な C MOSプロセスで実現可能なものである。
[0052] (第 2の実施の形態）
本発明の第 2の実施の形態に係る固体撮像装置（2次元イメージセンサ)の全体構 成は、図 1にしたブロック図と同一であるため、重複した説明を省略する。又、第 2の 実施の形態に係る固体撮像装置のそれぞれの画素 X ；
11〜X ;X
lm 21〜X ;X
2m nl
〜X 内の TOF画素回路 81として機能する半導体測距素子の平面構造も、第 1の nm
実施の形態に係る半導体測距素子の平面構造の一例として示した図 2と同様となる ので、重複した説明を省略する。
[0053] 図 10は図 2に示した半導体測距素子の断面構造であり、第 1の実施の形態に係る 半導体測距素子と同様に、第 1導電型 (p型)の半導体基板 19と、半導体基板 19の 上に配置された第 1導電型 (p型)の半導体層（ェピタキシャル成長層） 20と、半導体 層（ェピタキシャル成長層） 20の上に配置された第 2導電型 (n型)で表面埋込領域 2 2なる構造を基本構造とし、中央部の受光ゲート電極 11の直下の絶縁膜 31と、表面 埋込領域 22と、半導体層（ェピタキシャル成長層） 20と半導体基板 19とで半導体光 電変換素子を構成している。受光ゲート電極 11の直下に位置する第 1導電型 (P型） の半導体層（ェピタキシャル成長層） 20の一部が、半導体光電変換素子の電荷生成 領域として機能し、電荷生成領域で生成されたキャリア (電子）は、電荷生成領域の 直上の表面埋込領域 22の一部に注入される点は、第 1の実施の形態に係る半導体 測距素子と同様である。
[0054] 但し、第 1の実施の形態に係る半導体測距素子では、 LOCOS法で絶縁膜 (フィ一 ルド酸ィ匕膜) 31を形成した構造を例示したが、図 10に示す断面構造は、素子分離に シャロウ.トレンチ.アイソレーション (STI)構造を用いた点が異なる。絶縁膜 31は、第 1の実施の形態に係る半導体測距素子と同様に、受光ゲート電極 11の直下力 左 右の第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bの下まで延伸し、この絶縁 膜 31の下には、受光ゲート電極 11の直下力 第 1転送ゲート電極 16a及び第 2転送 ゲート電極 16bの下まで左右に延伸するように表面埋込領域 22が配置されている。 そして、受光ゲート電極 11の直下 (電荷生成領域の直上)の表面埋込領域 22の右 側に隣接した表面埋込領域 22で、第 1転送ゲート電極 16aの直下に位置する部分 が第 1転送チャネルとして機能し、受光ゲート電極 11の直下の表面埋込領域 22の左 側に隣接した表面埋込領域 22で、第 2転送ゲート電極 16bの直下に位置する部分 が第 2転送チャネルとして機能して 、る点等、他の特徴やその機能や半導体測距素 子としての動作等は、図 1〜図 6を用いて説明した第 1の実施の形態に係る半導体測 距素子と本質的な違!、はな!/、ので、重複した説明を省略する。
[0055] したがって、第 2の実施の形態に係る半導体測距素子は、第 1の実施の形態に係る 半導体測距素子と同様に、 n型表面埋込領域 22を形成したことにより、電子 (信号電 荷)が転送される転送チャネルが、半導体領域と絶縁膜 31との界面ではなぐ p型シ リコンェピタキシャル成長層 20と n型表面埋込領域 22の界面に近い、深い位置に埋 め込まれることにより、界面準位で電子 (信号電荷)が捕獲されることがなくなるという 効果を奏するものである。
[0056] そして、第 2の実施の形態に係る半導体測距素子を図 1に示すように 2次元マトリク ス状に配列すれば、低コスト且つ高い距離分解能が得られ、構造も単純で、多数の 画素を配置した空間解像度の高!ヽ TOF型距離画像センサが実現できる点は、第 1 の実施の形態に係る固体撮像装置で説明したと同様である。
[0057] <半導体測距素子及び固体撮像装置の製造方法 >
図 11〜図 13を用いて、本発明の第 2の実施の形態に係る半導体測距素子及び固 体撮像装置の製造方法を説明するが、図 7〜図 9に示した第 1の実施の形態に係る 半導体測距素子及び固体撮像装置の製造方法と共通の工程を有している。
[0058] (a)先ず、図 11 (a)に示すように、 p型半導体基板 19上に、 p型シリコンェピタキシャ ル成長層 20を形成したェピタキシャル基板を用意し、図 11 (b)に示すように pゥエル 25を形成し、 p型シリコンェピタキシャル成長層 20の主表面にパッド酸ィ匕膜 51を介し て、窒化膜 (Si N ) 52を成長させ、この窒化膜 52をフォトリソグラフィー技術によりパ
3 4
ターニングされたフォトレジスト膜 53をマスクに RIEで加工し、図 11 (c)に示すように、 p型シリコンェピタキシャル成長層 20に、燐 (31P+)をイオン注入し、 p型シリコンェピタ キシャル成長層 20の表面に表面埋込領域用イオン注入層 54を形成するまでの工程 は、図 7 (a)〜(c)に示した第 1の実施の形態に係る半導体測距素子及び固体撮像 装置の製造方法と全く同様である。 [0059] (b)第 2の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法では 、表面埋込領域用イオン注入層 54を形成後、フォトレジスト膜を除去し、所定の清浄 化工程を終えてから、約 1100°C〜1150°C熱処理し、イオン注入された燐 (31P+)を 熱拡散して図 11 (d)に示すように表面埋込領域 22を形成する。同時に、周辺回路の pMOS形成領域を囲む素子分離領域に p+反転防止層（チャネルストップ領域)が、 周辺回路及び読み出し用バッファアンプ 82の nMOS形成領域を囲む素子分離領域 に n+反転防止層（チャネルストップ領域）が形成されるが、これらの図示は省略して いる。
[0060] (c)次に、 pゥエル 25の表面、表面埋込領域 22の表面を含んで、 p型シリコンェピタ キシャル成長層 20の主表面全面に 250ηπ！〜 500nm程度の新たな熱酸化膜（SiO
2
)を形成し、更にその後、フォトレジスト膜を塗布し、これをフォトリソグラフィー技術に よりパター-ングして素子分離溝形成用エッチングマスク（第 1エッチングマスク）を形 成する。フォトレジスト膜をマスクとして、熱酸化膜 (SiO )を RIEでエッチングする。そ
2
して、フォトレジスト膜を除去し、熱酸化膜 (SiO )
2からなる素子分離溝形成用エッチ ングマスク (第 2エッチングマスク）を形成する。この熱酸化膜 (SiO )からなる素子分
2
離溝形成用エッチングマスクを用いて、表面埋込領域 22の表面を RIEで深さ 150η m以上 lOOOnm以下、好ましくは 200nm以上、 700nm以下程度の素子分離溝を形 成する。図示を省略している力 周辺回路及び読み出し用バッファアンプ 82の素子 分離領域にも同様に、素子分離溝が形成される。更に CVD法を用い、図 12 (e)に示 すように、素子分離溝の深さよりも 50〜： LOOnm厚くなるように絶縁膜 31を全面に堆 積し、素子分離溝を埋め尽くす。更に化学的機械研磨 (CMP)により、 pゥエル 25の 表面が露出するまで研磨し、図 12 (f)に示すように、素子分離溝に絶縁膜 31を埋め 込む。図示を省略しているが、周辺回路及び読み出し用バッファアンプ 82の素子分 離領域にも同様に、素子分離溝に絶縁膜 31が埋め込まれ、フィールド酸ィ匕膜となる
[0061] (d)次に、ゲートしきい値電圧制御 (V 制御)イオン注入を行った後、図 12 (g)に示 th
すように、 Pゥエル 25の表面を熱酸ィ匕し、ゲート酸ィ匕膜 32を形成し、更に、図 12 (h) に示すように、ゲート酸ィ匕膜 32の上の全面に CVD法によりポリシリコン膜 10を堆積し 、フォトレジスト膜 55をマスクとして、図 13 (i)に示すように反応性イオンエッチング (R IE)などによりポリシリコン膜 10をエッチングして、受光ゲート電極 11、第 1転送ゲート 電極 16a、第 2転送ゲート電極 16b、第 1リセットゲート電極 13a及び第 2リセットゲート 電極 13bを形成する工程は、図 8 (f)〜 (g)に示した第 1の実施の形態に係る半導体 測距素子及び固体撮像装置の製造方法と基本的に同様である。
[0062] (e)更に、図 13 (j)に示すように第 1リセットゲート電極 13a及び第 2リセットゲート電 極 13bをマスクとして、自己整合的に、 pゥエル 25に砒素（75As+)をイオン注入し、 p型 半導体基板 19を加熱処理し、図 13 (k)〖こ示す pゥエル 25〖こは、第 1浮遊ドレイン領 域 23a、第 2浮遊ドレイン領域 23b、第 1リセットソース領域 24a及び第 2リセットソース 領域 24bが形成する一連の手順は、図 9 (h)〜 (i)に示した第 1の実施の形態に係る 半導体測距素子及び固体撮像装置の製造方法の一連の手順と基本的に同様であ る。この後の、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各ト ランジスタ間を接続する金属配線層等の多層配線工程や、ノッシベーシヨン工程も 第 1の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法と基本的に 同様であり、重複した説明を省略する。
[0063] 以上説明したように、本発明の第 2の実施の形態に係る半導体測距素子及び固体 撮像装置の製造方法によれば、表面埋込領域 22の形成は、 STI構造を有する標準 的な CMOSイメージセンサの製造工程に、追カ卩工程として、表面埋込領域 22をィォ ン注入などで形成するだけで良ぐ簡単な工程の追加で実現できる。この n型表面埋 込領域 22は、左右の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに接 触するように形成されるが、第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23b は、以上説明したように、 nMOSトランジスタのソース'ドレイン領域と同時に形成でき 、特別な工程の追カ卩は不要である。
[0064] この様に、本発明の第 2の実施の形態に係る半導体測距素子及び固体撮像装置 の製造方法によれば、 STI構造を有する標準 CMOSプロセスを基本としながら、光 を検出し、信号電荷を転送を行う転送チャネルとなる n型表面埋込領域 22を形成す る工程を追加するだけで、 CCDと同様に高速信号転送が可能な TOF型距離画像セ ンサを標準的な CMOSプロセスで実現可能なものである。 [0065] (その他の実施の形態）
上記のように、本発明は第 1及び第 2の実施の形態によって記載した力 この開示 の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。 この開示力 当業者には様々な代替実施の形態、実施例及び運用技術が明らかと なろう。
[0066] 例えば、図 2に示した第 1の実施の形態に係る固体撮像装置の平面図において、 図 15に示されるように、信号電荷の転送方向と直交する方向に沿って、コの字型の 第 1排出ゲート電極 12aと第 2排出ゲート電極 12bとが対向配置するように追加しても 良い。図 15においては、半導体光電変換素子が生成した信号電荷が互いに反対方 向（左右方向）に転送されるように、平面パターン上、第 1転送ゲート電極 16aと第 2 転送ゲート電極 16bのそれぞれの中心線（図示省略）が、図 15の横方向（左右方向） に同一直線 A— A上に配置されている。そして、信号電荷の転送方向に直交する方 向（図 15において、上下方向）に測った第 1転送ゲート電極 16a及び第 2転送ゲート 電極 16bのそれぞれの幅力 直交する方向に測った受光ゲート電極 11の幅よりも狭 くすることにより、受光ゲート電極 11の直下の受光部の面積を大きくしても、第 1転送 ゲート電極 16a及び第 2転送ゲート電極 16bによる信号電荷の完全転送が行えるよう にしている。図 15に示されるように、平面パターン上、第 1排出ゲート電極 12aと第 2 排出ゲート電極 12bのそれぞれの中心線（図示省略）が、図 15の縦方向（上下方向） に同一直線 B— B上に配置されている。第 1排出ゲート電極 12aは、背景光が電荷生 成領域で生成した背景光電荷を図 15の上方向に排出し、第 2排出ゲート電極 12b は、背景光が電荷生成領域で生成した背景光電荷を図 15の下方向に排出する。第 1排出ゲート電極 12aにより排出された背景光電荷は、図 15の上方向に設けられた 第 1排出ドレイン領域 21aに受け入れられ、第 2排出ゲート電極 12bにより排出された 背景光電荷は、図 15の下方向に設けられた第 2排出ドレイン領域 21bに受け入れら れる。
[0067] 図 15に示した半導体測距素子の A— A方向から見た断面構造は、第 1の実施の形 態で説明した図 3と同様であるので重複した説明を省略するが、図 16は図 15に示し た半導体測距素子の B— B方向力 見た断面構造であり、第 1導電型 (p型)の半導 体基板 19と、半導体基板 19の上に配置された第 1導電型 (p型)の半導体層（ェピタ キシャル成長層） 20と、半導体層（ェピタキシャル成長層） 20の上に配置された第 2 導電型 (n型）の表面埋込領域 22が示されて 、る。中央部の受光ゲート電極 11の直 下の絶縁膜 31と、表面埋込領域 22と、半導体層（ェピタキシャル成長層） 20と半導 体基板 19とで半導体光電変換素子を構成し、受光ゲート電極 11の直下に位置する 第 1導電型 (P型)の半導体層（ェピタキシャル成長層） 20の一部が、半導体光電変 換素子の電荷生成領域として機能し、電荷生成領域で生成されたキャリア (電子）が 、電荷生成領域の直上の表面埋込領域 22の一部に注入されることは図 3で説明した とおりである。
[0068] 絶縁膜 31は、受光ゲート電極 11の直下から図 16の左右（図 15の上下方向に相当 する。）の第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bの下まで延伸し、この 絶縁膜 31の下には、受光ゲート電極 11の直下力も第 1排出ゲート電極 12a及び第 2 排出ゲート電極 12bの下まで左右に延伸するように表面埋込領域 22が配置されてい る。即ち、受光ゲート電極 11の直下 (電荷生成領域の直上)の表面埋込領域 22の右 側に隣接した表面埋込領域 (表面埋込領域 22の他の一部） 22で、第 1排出ゲート電 極 12aの直下に位置する部分が第 1排出チャネルとして機能している。一方、受光ゲ ート電極 11の直下 (電荷生成領域の直上）の表面埋込領域 22の左側に隣接した表 面埋込領域 (表面埋込領域 22の他の一部） 22で、第 2排出ゲート電極 12bの直下に 位置する部分が第 2排出チャネルとして機能している。そして、第 1排出ゲート電極 1 2a及び第 2排出ゲート電極 12bは、第 1及び第 2排出チャネルの電位を、この第 1及 び第 2排出チャネルの上部にそれぞれ形成された絶縁膜 31を介して静電的に制御 し、背景光電荷を、第 1及び第 2排出チャネルを介して、第 2導電型 (n型)の第 1浮遊 ドレイン領域 23a及び第 2浮遊ドレイン領域 23bにそれぞれ転送する。第 1浮遊ドレイ ン領域 23a及び第 2浮遊ドレイン領域 23bは、それぞれ、表面埋込領域 22より高不 純物密度の半導体領域である。図 16から明らかなように、表面埋込領域 22は左右 の第 1浮遊ドレイン領域 23a及び第 2浮遊ドレイン領域 23bに接触するように形成して いる。
[0069] 本発明の他の実施の形態では、第 1の実施の形態で説明した信号電荷 Q , Qの 転送の構造に加えて、背景光の影響をなくすため、図 15の平面図の上下方向に第 1 排出ゲート電極 12a及び第 2排出ゲート電極 12bを設けている。即ち、第 1排出ゲー ト電極 12a及び第 2排出ゲート電極 12bを介して、背景光電荷は、吐き出口となる第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21bに排出される。上下の第 1排出 ゲート電極 12a及び第 2排出ゲート電極 12bには、制御パルス信号 TXDを与え、第 1 排出ゲート電極 12a及び第 2排出ゲート電極 12bに加える制御パルス信号 TXDの時 間幅力 第 1転送ゲート電極 16a及び第 2転送ゲート電極 16bに加える制御パルス信 号 TX1, TX2の時間幅よりも長くすれば良い。即ち、光パルスが投影されていない期 間、制御パルス信号 TXDの電位を高くして、背景光で発生した背景光電荷を第 1排 出ドレイン領域 21a及び第 2排出ドレイン領域 21bに吐き出す。
[0070] その動作を図 16に示す。制御パルス信号 TX1が第 1転送ゲート電極 16aに、制御 パルス信号 TX2が第 2転送ゲート電極 16bに与えられて、左右に信号電荷の振り分 けを行っているときには、第 1排出ゲート電極 12a及び第 2排出ゲート電極 12bに負 の電圧 (例えば TXD =— 2V)を与えて、図 16に実線で示すように電位障壁を形成し 、第 1排出ドレイン領域 21a及び第 2排出ドレイン領域 21bに電荷が転送されないよう にしておく。
[0071] 一方、背景光電荷を吐き出すときには、図 16の破線で示すように、第 1排出ゲート 電極 12a及び第 2排出ゲート電極 12bに高い電位 (例えば IV)を与えて、第 1排出ド レイン領域 21a及び第 2排出ドレイン領域 21bに背景光電荷の転送をしやすくする。
[0072] 尚、図 16に示した電圧の印加方法は例示であり、図 16の左右の第 1排出ゲート電 極 12a及び第 2排出ゲート電極 12bに印加する電圧 TXDは、特に同じ電圧である必 要はなぐ互いに土の電圧をカ卩えても排出できる。又、図 16のとおり同じプラスの電 圧を加えても背景光電荷を排出できる。即ち、図 16の左右の第 1排出ゲート電極 12 a及び第 2排出ゲート電極 12bに印加する電圧 TXDには、柔軟性を持った種々の電 圧の与え方が可能であり、種々の電圧を印加することにより、効果的に背景光電荷の 影響を除去できる。
[0073] 以上説明したように、他の実施の形態に係る半導体測距素子によれば、第 1排出ゲ ート電極 12a及び第 2排出ゲート電極 12bに所定の電圧を印力!]して、第 1排出ドレイ ン領域 21a及び第 2排出ドレイン領域 21bに背景光電荷の転送を行い、背景光の影 響を抑制できる。背景光が信号に含まれると、光にはショットノイズというのがあるので 、背景光電荷があると、そのショットノイズによって、距離計測精度が低下するが、他 の実施の形態に係る半導体測距素子によれば、背景光電荷を有効に排除できるの で、高 ヽ距離計測精度 (距離分解能)と最大測距範囲が達成できる。
[0074] 更に、既に述べた第 1及び第 2の実施の形態の説明においては、 2次元固体撮像 装置 (エリアセンサ）としての TOF型距離画像センサを例示的に説明した力 本発明 の半導体測距素子は 2次元固体撮像装置の画素のみに用いられるように限定して解 釈するべきではない。
[0075] 例えば、図 1に示した 2次元マトリクスにおいて、 j =m= lとした 1次元固体撮像装 置 (ラインセンサ）の画素として複数の半導体測距素子を 1次元に配列しても良いこと は、上記開示の内容から、容易に理解できるはずである。
[0076] この様に、本発明はここでは記載して 、な 、様々な実施の形態等を含むことは勿 論である。したがって、本発明の技術的範囲は上記の説明力 妥当な特許請求の範 囲に係る発明特定事項によってのみ定められるものである。
産業上の利用の可能性
[0077] 本発明によれば、高速電荷転送を行える半導体測距素子、及びこの半導体測距素 子を画素として用い、低コストで且つ高!ヽ距離分解能と空間解像度を有する固体撮 像装置を提供できるので、自動車用の距離センサの分野や 3次元画像の取得や生 成の分野に応用可能である。更に 3次元画像を利用した運動競技選手の動作解析 やゲーム機の分野にも利用可能である。

Claims

請求の範囲
[1] 第 1導電型の電荷生成領域、該電荷生成領域上の第 1導電型とは反対導電型の 第 2導電型の表面埋込領域の一部を備え、対象物が反射したパルス光を光信号とし て受光し、前記電荷生成領域で前記光信号を信号電荷に変換する半導体光電変換 素子と、
前記電荷生成領域の直上の前記表面埋込領域の一部に隣接した前記表面埋込 領域の他の一部からなる第 1及び第 2転送チャネルの電位を、該第 1及び第 2転送チ ャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記信号電 荷を、前記第 1及び第 2転送チャネルを介して交互に転送する第 1及び第 2転送ゲー ト電極と、
前記第 1及び第 2転送ゲート電極により転送された前記信号電荷を順次それぞれ 蓄積する、第 2導電型で前記表面埋込領域より高不純物密度の第 1及び第 2浮遊ド レイン領域
とを備え、前記第 1及び第 2転送ゲート電極に、前記パルス光と同期して、順次パル ス信号を与えて動作させることにより、前記第 1及び第 2浮遊ドレイン領域に蓄積され た電荷の配分比から前記対象物までの距離を測定することを特徴とする半導体測距 素子。
[2] 前記電荷生成領域が、第 1導電型で前記電荷生成領域よりも高不純物密度の半 導体基板の上に配置された半導体層の一部力 なることを特徴とする請求項 1に記 載の半導体測距素子。
[3] 前記電荷生成領域が、第 1導電型で前記電荷生成領域よりも高不純物密度の半 導体基板の上に配置されたェピタキシャル成長層の一部からなることを特徴とする請 求項 1に記載の半導体測距素子。
[4] 前記半導体基板が不純物密度 4 X 1017cm 3以上、 1 X 1021cm 3以下、前記電荷生 成領域が不純物密度 6 X 10u Cm 3以上、 2 X 1015cm 3以下であることを特徴とする請 求項 2又は 3のいずれか 1項に記載の半導体測距素子。
[5] 前記半導体基板が不純物密度 4 X 1017cm 3以上、 1 X 1021cm 3以下のシリコン基 板、前記電荷生成領域が不純物密度 6 X 10u Cm 3以上、 2 X 1015cm 3以下のシリコ ンェピタキシャル成長層であることを特徴とする請求項 2又は 3のいずれか 1項に記 載の半導体測距素子。
[6] 前記半導体光電変換素子が、
前記電荷生成領域の直上の表面埋込領域上にまで延伸する前記絶縁膜の一部と 前記電荷生成領域の直上で、前記絶縁膜上の受光ゲート電極
とを更に備えることを特徴とする請求項 1〜5のいずれか 1項に記載の半導体測距 素子。
[7] 前記信号電荷が互いに反対方向に転送されるように、平面パターン上、前記第 1転 送ゲート電極と前記第 2転送ゲート電極のそれぞれの中心線力 同一直線上に配置 されていることを特徴とする請求項 6に記載の半導体測距素子。
[8] 前記信号電荷の転送方向に直交する方向に測った前記第 1及び第 2転送ゲート電 極のそれぞれの幅が、前記直交する方向に測った前記受光ゲート電極の幅よりも狭 いことを特徴とする請求項 7に記載の半導体測距素子。
[9] 前記第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜の厚さが、熱 酸ィ匕膜の比誘電率換算で 150nm以上、 lOOOnm以下であることを特徴とする請求 項 1〜8のいずれか 1項に記載の半導体測距素子。
[10] 前記電荷生成領域と同一の半導体領域力 なる第 1排出チャネルの電位を該第 1 排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光し て前記電荷生成領域が生成した背景光電荷を排出する第 1排出ゲート電極と、 前記第 1排出ゲート電極により排出された前記背景光電荷を受け入れる第 1排出ド レイン領域
とを更に備え、前記第 1、第 2転送ゲート電極及び第 1排出ゲート電極に、前記パル ス光と同期して、順次制御パルス信号を与えて動作させることを特徴とする請求項 1 〜9の 、ずれか 1項に記載の半導体測距素子。
[11] 前記第 1排出ゲート電極に加える制御パルス信号の時間幅が、前記第 1及び第 2 転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項 10に記載の半導体測距素子。
[12] 前記信号電荷の転送方向と直交する方向において前記第 1排出ゲート電極と対向 し、前記電荷生成領域と同一の半導体領域力 なる第 2排出チャネルの電位を該第 2排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電 荷を前記第 1排出チャネルを走行する前記背景光電荷とは逆方向に排出する第 2排 出ゲート電極と、
前記第 2排出ゲート電極により排出された前記背景光電荷を受け入れる第 2排出ド レイン領域
とを更に備えることを特徴とする請求項 10又は 11に記載の半導体測距素子。
[13] 第 1導電型の電荷生成領域、該電荷生成領域上の第 1導電型とは反対導電型の 第 2導電型の表面埋込領域の一部を備え、対象物が反射したパルス光を光信号とし て受光し、前記電荷生成領域で前記光信号を信号電荷に変換する半導体光電変換 素子と、
前記電荷生成領域の直上の前記表面埋込領域の一部に隣接した前記表面埋込 領域の他の一部からなる第 1及び第 2転送チャネルの電位を、該第 1及び第 2転送チ ャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記信号電 荷を、前記第 1及び第 2転送チャネルを介して交互に転送する第 1及び第 2転送ゲー ト電極と、
前記第 1及び第 2転送ゲート電極により転送された前記信号電荷を順次それぞれ 蓄積する、第 2導電型で前記表面埋込領域より高不純物密度の第 1及び第 2浮遊ド レイン領域
とを備える画素を 1次元方向に配列し、前記パルス光と同期して、すべての画素の 前記第 1及び第 2転送ゲート電極に、順次パルス信号を与え、
それぞれの画素において、前記第 1及び第 2浮遊ドレイン領域に蓄積された電荷の 配分比から前記対象物までの距離を測定することを特徴とする固体撮像装置。
[14] 第 1導電型の電荷生成領域、該電荷生成領域上の第 1導電型とは反対導電型の 第 2導電型の表面埋込領域の一部を備え、対象物が反射したパルス光を光信号とし て受光し、前記電荷生成領域で前記光信号を信号電荷に変換する半導体光電変換 素子と、 前記電荷生成領域の直上の前記表面埋込領域の一部に隣接した前記表面埋込 領域の他の一部からなる第 1及び第 2転送チャネルの電位を、該第 1及び第 2転送チ ャネルの上部にそれぞれ形成された絶縁膜を介して静電的に制御し、前記信号電 荷を、前記第 1及び第 2転送チャネルを介して交互に転送する第 1及び第 2転送ゲー ト電極と、
前記第 1及び第 2転送ゲート電極により転送された前記信号電荷を順次それぞれ 蓄積する、第 2導電型で前記表面埋込領域より高不純物密度の第 1及び第 2浮遊ド レイン領域
とを備える画素を 2次元マトリクス状に配列し、前記パルス光と同期して、すべての 画素の前記第 1及び第 2転送ゲート電極に、順次パルス信号を与え、
それぞれの画素において、前記第 1及び第 2浮遊ドレイン領域に蓄積された電荷の 配分比から前記対象物までの距離を測定し、全画素を 2次元アクセスし、前記測定さ れた距離に対応する 2次元画像を得ることを特徴とする固体撮像装置。
[15] 前記電荷生成領域が、第 1導電型で前記電荷生成領域よりも高不純物密度の半 導体基板の上に配置された半導体層の一部力 なることを特徴とする請求項 13又は
14に記載の固体撮像装置。
[16] 前記電荷生成領域が、第 1導電型で前記電荷生成領域よりも高不純物密度の半 導体基板の上に配置されたェピタキシャル成長層の一部からなることを特徴とする請 求項 13又は 14に記載の固体撮像装置。
[17] 前記半導体基板が不純物密度 4 X 1017cm 3以上、 1 X 1021cm 3以下、前記電荷生 成領域が不純物密度 6 X 10u Cm 3以上、 2 X 1015cm 3以下であることを特徴とする請 求項 15又は 16に記載の固体撮像装置。
[18] 前記半導体基板が不純物密度 4 X 1017cm 3以上、 1 X 1021cm 3以下のシリコン基 板、前記電荷生成領域が不純物密度 6 X 10u Cm 3以上、 2 X 1015cm 3以下のシリコ ンェピタキシャル成長層であることを特徴とする請求項 15又は 16に記載の固体撮像 装置。
[19] 前記半導体光電変換素子が、
前記電荷生成領域の直上の表面埋込領域上にまで延伸する前記絶縁膜の一部と 前記電荷生成領域の直上で、前記絶縁膜上の受光ゲート電極
とを更に備えることを特徴とする請求項 13〜18のいずれ力 1項に記載の固体撮像 装置。
[20] 前記信号電荷が互いに反対方向に転送されるように、平面パターン上、前記第 1転 送ゲート電極と前記第 2転送ゲート電極のそれぞれの中心線力 同一直線上に配置 されていることを特徴とする請求項 19に記載の固体撮像装置。
[21] 前記信号電荷の転送方向に直交する方向に測った前記第 1及び第 2転送ゲート電 極のそれぞれの幅が、前記直交する方向に測った前記受光ゲート電極の幅よりも狭 いことを特徴とする請求項 20に記載の固体撮像装置。
[22] 前記第 1及び第 2転送チャネルの上部にそれぞれ形成された絶縁膜の厚さが、熱 酸ィ匕膜の比誘電率換算で 150nm以上、 lOOOnm以下であることを特徴とする請求 項 13〜21のいずれか 1項に記載の固体撮像装置。
[23] 前記絶縁膜を CMOS集積回路のフィールド酸ィ匕膜の工程で同時に形成される酸 化膜とし、前記半導体光電変換素子、前記第 1転送ゲート電極、前記第 2転送ゲート 電極、前記第 1浮遊ドレイン領域及び前記第 2浮遊ドレイン領域を CMOS集積回路 の製造工程の一部の工程として形成することを特徴とする請求項 13〜22のいずれ 力 1項に記載の固体撮像装置。
[24] 前記画素が、前記第 1及び第 2浮遊ドレイン領域にそれぞれ接続され、前記第 1及 び第 2浮遊ドレイン領域に蓄積された電荷をそれぞれ読み出す電圧読み出し用バッ ファアンプを更に備えることを特徴とする請求項 13〜23のいずれか 1項に記載の固 体撮像装置。
[25] 前記画素が、
前記第 1浮遊ドレイン領域に平面パターン上隣接した第 1リセットゲート電極と、 該第 1リセットゲート電極を介して、前記第 1浮遊ドレイン領域に対向する第 1リセット ソース領域と、
前記第 2浮遊ドレイン領域に平面パターン上隣接した第 2リセットゲート電極と、 該第 2リセットゲート電極を介して、前記第 2浮遊ドレイン領域に対向する第 2リセット ソース領域とを更に備え、
前記第 1及び第 2リセットゲート電極にリセット信号を印力!]して前記第 1及び前記第 2 浮遊ドレイン領域に蓄積された電荷を前記第 1及び第 2リセットソース領域にそれぞ れ吐き出し、前記第 1及び前記第 2浮遊ドレイン領域をリセットすることを特徴とする請 求項 13〜24のいずれか 1項に記載の固体撮像装置。
[26] 前記電荷生成領域と同一の半導体領域力 なる第 1排出チャネルの電位を該第 1 排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、背景光を受光し て前記電荷生成領域が生成した背景光電荷を排出する第 1排出ゲート電極と、 前記第 1排出ゲート電極により排出された前記背景光電荷を受け入れる第 1排出ド レイン領域
とを更に備え、前記第 1、第 2転送ゲート電極及び第 1排出ゲート電極に、前記パル ス光と同期して、順次制御パルス信号を与えて動作させることを特徴とする請求項 13 〜25のいずれか 1項に記載の固体撮像装置。
[27] 前記第 1排出ゲート電極に加える制御パルス信号の時間幅が、前記第 1及び第 2 転送ゲート電極に加える制御パルス信号の時間幅よりも長いことを特徴とする請求項 26に記載の固体撮像装置。
[28] 前記信号電荷の転送方向と直交する方向において前記第 1排出ゲート電極と対向 し、前記電荷生成領域と同一の半導体領域力 なる第 2排出チャネルの電位を該第 2排出チャネルの上部に形成された絶縁膜を介して静電的に制御し、前記背景光電 荷を前記第 1排出チャネルを走行する前記背景光電荷とは逆方向に排出する第 2排 出ゲート電極と、
前記第 2排出ゲート電極により排出された前記背景光電荷を受け入れる第 2排出ド レイン領域
とを更に備えることを特徴とする請求項 26又は 27に記載の固体撮像装置。
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